KR20210133125A - Semiconductor device and method - Google Patents
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- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
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Abstract
Description
우선권 주장 및 상호-참조Priority Claims and Cross-References
본 출원은 2020년 4월 27일자로 출원된 미국 가출원 제63/15,775호의 우선권을 주장하며, 이로써, 이 미국 가출원은 인용에 의해 본원에 포함된다.This application claims priority to U.S. Provisional Application No. 63/15,775, filed April 27, 2020, which is hereby incorporated herein by reference.
반도체 산업은 다양한 전자 컴포넌트들(예컨대, 트랜지스터들, 다이오드들, 레지스터들, 커패시터들 등)의 집적 밀도의 지속적인 개선들로 인해 급속히 성장되어 왔다. 대부분의 경우, 집적 밀도의 개선은, 주어진 영역 내에 더 많은 컴포넌트들이 집적될 수 있게 하는, 최소 피처 사이즈의 반복적인 감소로 인한 것이다. 전자 디바이스들의 축소에 대한 요구가 증가됨에 따라, 반도체 다이들의 더 작고 더 창의적인 패키징 기법들이 필요하게 되었다. 이러한 패키징 시스템들의 예는 패키지-온-패키지(Package-on-Package, PoP) 기술이다. PoP 디바이스에서, 상단 반도체 패키지가 하단 반도체 패키지의 상단에 적층되어, 고 레벨의 집적 및 컴포넌트 밀도가 제공된다. 일반적으로, PoP 기술은 인쇄 회로 보드(PCB) 상의 작은 풋프린트들 및 향상된 기능성들을 갖는 반도체 디바이스들의 생산을 가능하게 한다.The semiconductor industry has grown rapidly due to continuous improvements in the integration density of various electronic components (eg, transistors, diodes, resistors, capacitors, etc.). In most cases, the improvement in integration density is due to iterative reduction of the minimum feature size, which allows more components to be integrated within a given area. As the demand for miniaturization of electronic devices increases, smaller and more creative packaging techniques of semiconductor dies are needed. An example of such packaging systems is Package-on-Package (PoP) technology. In PoP devices, a top semiconductor package is stacked on top of a bottom semiconductor package, providing a high level of integration and component density. In general, PoP technology enables the production of semiconductor devices with small footprints and improved functionalities on a printed circuit board (PCB).
본 개시내용의 양태들은 첨부 도면들과 함께 읽을 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라, 다양한 피처들이 실척대로 도시된 것이 아님을 유의한다. 실제로, 다양한 피처들의 치수들은 논의의 명확성을 위해 임의로 증가 또는 감소될 수 있다.
도 1은 일부 실시예들에 따른, 집적 회로의 단면도를 예시한다.
도 2 내지 도 7 및 도 10 내지 도 18은 일부 실시예들에 따른, 패키지 컴포넌트를 형성하기 위한 프로세스 동안의 중간 단계들의 단면도들을 예시한다.
도 8은 일부 실시예들에 따른, 전도성 피처들의 평면도이다.
도 9a 및 도 9b는 일부 실시예들에 따른, 도 8에 예시된 전도성 피처들의 상세한 평면도들이다.
도 19는 일부 실시예들에 따른, 디바이스 스택들의 형성 및 구현의 단면도를 예시한다.Aspects of the present disclosure are best understood from the following detailed description when read in conjunction with the accompanying drawings. It is noted that, in accordance with standard practice in the industry, various features are not drawn to scale. Indeed, the dimensions of the various features may be arbitrarily increased or decreased for clarity of discussion.
1 illustrates a cross-sectional view of an integrated circuit, in accordance with some embodiments.
2-7 and 10-18 illustrate cross-sectional views of intermediate steps during a process for forming a package component, in accordance with some embodiments.
8 is a top view of conductive features, in accordance with some embodiments.
9A and 9B are detailed top views of the conductive features illustrated in FIG. 8 , in accordance with some embodiments.
19 illustrates a cross-sectional view of the formation and implementation of device stacks, in accordance with some embodiments.
다음의 개시내용은 본 발명의 상이한 특징들을 구현하기 위한 다수의 상이한 실시예들 또는 예들을 제공한다. 컴포넌트들 및 배열들의 특정 예들이 본 개시내용을 간략화하기 위해 아래에서 설명된다. 이들은, 당연히, 단지 예들일 뿐이고, 제한적인 것으로 의도되지 않는다. 예컨대, 다음의 설명에서의 제2 피처 위 또는 상으로의 제1 피처의 형성은 제1 및 제2 피처들이 직접적으로 접촉하게 형성되는 실시예들을 포함할 수 있고, 그리고 제1 및 제2 피처들이 직접적으로 접촉하지 않을 수 있도록 제1 및 제2 피처들 사이에 부가적인 피처들이 형성될 수 있는 실시예들을 또한 포함할 수 있다. 부가하여, 본 개시내용은 다양한 예들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 단순성 및 명확성의 목적을 위한 것이고, 그 자체로, 논의되는 다양한 실시예들 및/또는 구성들 사이의 관계를 지시하는 것은 아니다.The following disclosure provides a number of different embodiments or examples for implementing different features of the invention. Specific examples of components and arrangements are described below to simplify the present disclosure. These, of course, are merely examples and are not intended to be limiting. For example, the formation of a first feature on or on a second feature in the following description may include embodiments in which the first and second features are formed in direct contact, and wherein the first and second features are Embodiments may also include wherein additional features may be formed between the first and second features such that they may not be in direct contact. In addition, this disclosure may repeat reference numbers and/or letters in the various examples. This repetition is for the purpose of simplicity and clarity, and in itself does not indicate a relationship between the various embodiments and/or configurations being discussed.
추가로, "밑", "아래", "하부", "위", "상부" 등과 같은 공간적으로 상대적인 용어들은, 도면들에 예시되는 바와 같은, 하나의 엘리먼트 또는 피처와 다른 엘리먼트들(들) 또는 피처(들)의 관계를 설명하기 위한 설명의 편의를 위해 본원에서 사용될 수 있다. 공간적으로 상대적인 용어들은, 도면들에 도시된 배향 이외에, 사용 또는 동작 중인 디바이스의 상이한 배향들을 포함하도록 의도된다. 장치는 달리(90도 회전되거나 또는 다른 배향들로) 배향될 수 있고, 본원에서 사용되는 공간적으로 상대적인 설명자들은 그에 따라 유사하게 해석될 수 있다.Additionally, spatially relative terms, such as "below", "below", "lower", "above", "above", etc., refer to one element or feature and other element(s), as illustrated in the figures. or may be used herein for convenience of description to describe the relationship of the feature(s). Spatially relative terms are intended to encompass different orientations of the device in use or operation, other than the orientation shown in the figures. The apparatus may be otherwise oriented (rotated 90 degrees or at other orientations), and spatially relative descriptors used herein may be interpreted similarly accordingly.
일부 실시예들에 따른, 금속화 패턴들을 포함하는 재배선 구조들 및 이를 형성하는 방법들이 제공된다. 특히, 재배선 구조들은, 파손 없이 휨 및 다른 변형들을 처리하기 위해 금속화 패턴에 더 많은 가요성을 제공하는 형상들을 갖는 금속화 패턴들을 포함한다. 예컨대, 금속화 패턴들은 평면도에서 곡선형, "C"-형 형상, 또는 "U"-형 형상을 가질 수 있다. 재배선 구조들 내의 금속화 패턴들은 반도체 패키지 내의 재료들의 열팽창 계수(CTE) 불일치로 인해 휘어지거나 또는 변형될 수 있다. 이 CTE 불일치는 금속화 패턴들이 휨 및 변형으로 인한 높은 응력을 견디게 할 수 있다. 그러나, 증가된 가요성을 갖는 금속화 패턴들의 개시되는 형상들은 재배선 구조의 신뢰성을 증가시킨다. 이러한 가요성-형상 금속화 패턴들은 폴리머 층들과 같은 일치하는 유전체 층들에 의해 둘러싸인다. 가요성-형상 금속화 패턴들 및 주위의 일치하는 유전체 층들의 조합은 재배선 구조 및 패키지 구조에서 응력을 릴리즈하기 위한 버퍼를 제공한다.According to some embodiments, redistribution structures including metallization patterns and methods of forming the same are provided. In particular, the redistribution structures include metallization patterns having shapes that provide more flexibility to the metallization pattern to handle warpage and other deformations without breakage. For example, the metallization patterns may have a curved, “C”-shaped, or “U”-shaped, in plan view. The metallization patterns in the redistribution structures may warp or deform due to a coefficient of thermal expansion (CTE) mismatch of materials in the semiconductor package. This CTE mismatch can allow metallization patterns to withstand high stresses due to warpage and deformation. However, the disclosed shapes of metallization patterns with increased flexibility increase the reliability of the redistribution structure. These flexible-shape metallization patterns are surrounded by matching dielectric layers, such as polymer layers. The combination of flexible-shape metallization patterns and surrounding matching dielectric layers provides a buffer for releasing stress in the redistribution structure and the package structure.
도 1은 일부 실시예들에 따른, 집적 회로 다이(50)의 단면도를 예시한다. 집적 회로 다이(50)는 집적 회로 패키지를 형성하기 위해 후속 프로세싱에서 패키징될 것이다. 집적 회로 다이(50)는 로직 다이(예컨대, 중앙 프로세싱 유닛(CPU), 그래픽 프로세싱 유닛(GPU), 시스템-온-칩(SoC), 애플리케이션 프로세서(AP), 마이크로제어기 등), 메모리 다이(예컨대, 동적 랜덤 액세스 메모리(DRAM) 다이, 정적 랜덤 액세스 메모리(SRAM) 다이 등), 전력 관리 다이(예컨대, 전력 관리 집적 회로(PMIC) 다이), 라디오 주파수(RF) 다이, 센서 다이, MEMS(micro-electro-mechanical-system) 다이, 신호 프로세싱 다이(예컨대, 디지털 신호 프로세싱(DSP) 다이), 프론트-엔드 다이(예컨대, 아날로그 프론트-엔드(AFE) 다이들) 등, 또는 이들의 조합들일 수 있다.1 illustrates a cross-sectional view of an integrated circuit die 50, in accordance with some embodiments. The integrated circuit die 50 will be packaged in subsequent processing to form an integrated circuit package. The integrated circuit die 50 includes a logic die (eg, a central processing unit (CPU), a graphics processing unit (GPU), a system-on-chip (SoC), an application processor (AP), a microcontroller, etc.), a memory die (eg, , dynamic random access memory (DRAM) die, static random access memory (SRAM) die, etc.), power management die (eg, power management integrated circuit (PMIC) die), radio frequency (RF) die, sensor die, MEMS (micro) die an electro-mechanical-system die, a signal processing die (eg, a digital signal processing (DSP) die), a front-end die (eg, analog front-end (AFE) dies), etc., or combinations thereof .
집적 회로 다이(50)는 복수의 집적 회로 다이들을 형성하기 위해 후속 단계들에서 싱귤레이팅(singulate)되는 상이한 디바이스 구역들을 포함할 수 있는 웨이퍼에 형성될 수 있다. 집적 회로 다이(50)는 집적 회로들을 형성하기 위해 적용 가능한 제조 프로세스들에 따라 프로세싱될 수 있다. 예컨대, 집적 회로 다이(50)는 도핑된 또는 도핑되지 않은 반도체 기판(52), 이를테면 실리콘, 또는 반도체-온-인슐레이터(semiconductor-on-insulator, SOI) 기판의 활성 층을 포함한다. 반도체 기판(52)은 다른 반도체 재료들, 이를테면, 게르마늄; 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함하는 합금 반도체; 또는 이들의 조합들을 포함할 수 있다. 다층 또는 그레이디언트(gradient) 기판들과 같은 다른 기판들이 또한 사용될 수 있다. 반도체 기판(52)은 활성 표면(예컨대, 도 1에서 상방을 향하는 표면)(때로는 전방 면으로 지칭됨), 및 비활성 표면(예컨대, 도 1에서 하방을 향하는 표면)(때로는 후방 면으로 지칭됨)을 갖는다.The
반도체 기판(52)의 전방 표면에 디바이스들(트랜지스터(54)로 표현됨)이 형성될 수 있다. 디바이스들(54)은 능동 디바이스들(예컨대, 트랜지스터들, 다이오드들 등), 커패시터들, 레지스터들 등일 수 있다. 층간 유전체(ILD)(56)가 반도체 기판(52)의 전방 표면 위에 있다. ILD(56)는 디바이스들(54)을 둘러싸고 이들을 덮을 수 있다. ILD(56)는, 포스포-실리케이트 유리(Phospho-Silicate Glass, PSG), 보로-실리케이트 유리(Boro-Silicate Glass, BSG), 붕소-도핑된 포스포-실리케이트 유리(Boron-Doped Phospho-Silicate Glass, BPSG), 도핑되지 않은 실리케이트 유리(undoped Silicate Glass, USG) 등과 같은 재료들로 형성된 하나 이상의 유전체 층들을 포함할 수 있다.Devices (represented by transistors 54 ) may be formed on the front surface of the
전도성 플러그들(58)은 디바이스들(54)을 전기적 및 물리적으로 커플링시키기 위해 ILD(56)를 통해 연장된다. 예컨대, 디바이스들(54)이 트랜지스터들일 때, 전도성 플러그들(58)은 트랜지스터들의 게이트 및 소스/드레인 구역들을 커플링시킬 수 있다. 전도성 플러그들(58)은 텅스텐, 코발트, 니켈, 구리, 은, 금, 알루미늄 등, 또는 이들의 조합들로 형성될 수 있다. 상호 연결 구조(60)는 ILD(56) 및 전도성 플러그들(58) 위에 있다. 상호 연결 구조(60)는 집적 회로를 형성하기 위해 디바이스들(54)을 상호 연결한다. 상호 연결 구조(60)는, 예컨대, ILD(56) 상의 유전체 층들 내의 금속화 패턴들에 의해 형성될 수 있다. 금속화 패턴들은 하나 이상의 로우-k 유전체 층들에 형성된 금속 라인들 및 비아들을 포함한다. 상호 연결 구조(60)의 금속화 패턴들은 전도성 플러그들(58)에 의해 디바이스들(54)에 전기적으로 커플링된다.
집적 회로 다이(50)는 알루미늄 패드들과 같은 패드들(62)을 더 포함하며, 패드들(62)에 외부 연결들이 이루어진다. 패드들(62)은 집적 회로 다이(50)의 활성 측에 있고, 이를테면, 상호 연결 구조(60) 내에 및/또는 상에 있다. 하나 이상의 패시베이션 막들(64)은 집적 회로 다이(50) 상에 있고, 이를테면, 패드들(62) 및 상호 연결 구조(60)의 부분들 상에 있다. 개구들이 패시베이션 막들(64)을 통해 패드들(62)까지 연장된다. (예컨대, 구리와 같은 금속으로 형성된) 전도성 필러(pillar)들과 같은 다이 커넥터들(66)이 패시베이션 막들(64)의 개구들을 통해 연장되고, 패드들(62) 각각에 물리적 및 전기적으로 커플링된다. 다이 커넥터들(66)은, 예컨대, 도금 등에 의해 형성될 수 있다. 다이 커넥터들(66)은 집적 회로 다이(50)의 각각의 집적 회로들을 전기적으로 커플링시킨다.The integrated circuit die 50 further includes
선택적으로, 솔더 구역들(예컨대, 솔더 볼들 또는 솔더 범프들)이 패드들(62) 상에 배치될 수 있다. 솔더 볼들은 집적 회로 다이(50)에 대해 칩 프로브(chip probe, CP) 테스트를 수행하기 위해 사용될 수 있다. CP 테스트는 집적 회로 다이(50)가 알려진 양호한 다이(known good die, KGD)인지를 확인하기 위해 집적 회로 다이(50)에 대해 수행될 수 있다. 따라서, KGD들인 집적 회로 다이들(50)만이 후속 프로세싱를 거쳐 패키징되고, CP 테스트에 실패한 다이들은 패키징되지 않는다. 테스트 후에, 솔더 구역들은 후속 프로세싱 단계들에서 제거될 수 있다.Optionally, solder regions (eg, solder balls or solder bumps) may be disposed on the
유전체 층(68)은 집적 회로 다이(50)의 활성 측에 있을 수 있고(있지 않을 수 있음), 이를테면, 패시베이션 막들(64) 및 다이 커넥터들(66) 상에 있을 수 있다(있지 않을 수 있음). 유전체 층(68)은 다이 커넥터들(66)을 측 방향으로 봉지(encapsulate)하고, 유전체 층(68)은 집적 회로 다이(50)와 측 방향으로 동일 말단을 갖는다. 초기에, 유전체 층(68)은 유전체 층(68)의 최상단 표면이 다이 커넥터들(66)의 최상단 표면들 위에 있도록 다이 커넥터들(66)을 매립할 수 있다. 솔더 구역들이 다이 커넥터들(66) 상에 배치되는 일부 실시예들에서, 유전체 층(68)은 또한 솔더 구역들도 매립할 수 있다. 대안적으로, 솔더 구역들은 유전체 층(68)을 형성하기 전에 제거될 수 있다.
유전체 층(68)은, 폴리머, 이를테면 폴리벤족사졸(polybenzoxazole, PBO), 폴리이미드, 벤조시클로부텐(benzocyclobutene, BCB) 등; 질화물, 이를테면 실리콘 질화물 등; 산화물, 이를테면 실리콘 산화물, 포스포실리케이트 유리(phosphosilicate glass, PSG), 보로실리케이트(borosilicate glass, BSG), 붕소-도핑된 포스포실리케이트 유리(boron-doped phosphosilicate glass, BPSG) 등; 기타 등등, 또는 이들의 조합일 수 있다. 유전체 층(68)은, 예컨대, 스핀 코팅, 라미네이션, 화학 기상 증착(CVD) 등에 의해 형성될 수 있다. 일부 실시예들에서, 다이 커넥터들(66)은 집적 회로 다이(50)의 형성 동안 유전체 층(68)을 통해 노출된다. 일부 실시예들에서, 다이 커넥터들(66)은 매립된 상태로 유지되고, 집적 회로 다이(50)를 패키징하기 위한 후속 프로세스 동안 노출된다. 다이 커넥터들(66)을 노출시키는 것은 다이 커넥터들(66) 상에 있을 수 있는 임의의 솔더 구역들을 제거할 수 있다.The
일부 실시예들에서, 집적 회로 다이(50)는 다수의 반도체 기판들(52)을 포함하는 적층 디바이스이다. 예컨대, 집적 회로 다이(50) 다수의 메모리 다이들을 포함하는 메모리 디바이스, 이를테면, 하이브리드 메모리 큐브(hybrid memory cube, HMC) 모듈, 고 대역폭 메모리(HBM) 모듈 등일 수 있다. 이러한 실시예들에서, 집적 회로 다이(50)는 기판-관통 비아(through-substrate via, TSV)들에 의해 상호 연결된 다수의 반도체 기판들(52)을 포함한다. 반도체 기판들(52) 각각은 상호 연결 구조(60)를 가질 수 있다(또는 갖지 않을 수 있음).In some embodiments, the integrated circuit die 50 is a stacked device including
도 2 내지 도 18은 일부 실시예들에 따른, 제1 패키지 컴포넌트(100)를 형성하기 위한 프로세스 동안의 중간 단계들의 단면도들을 예시한다. 제1 패키지 구역(100A) 및 제2 패키지 구역(100B)이 예시되고, 집적 회로 다이들(50) 중 하나 이상이 패키징되어, 패키지 구역들(100A 및 100B) 각각에 집적 회로 패키지가 형성된다. 집적 회로 패키지들은 또한 InFO(integrated fan-out) 패키지들로 지칭될 수 있다.2-18 illustrate cross-sectional views of intermediate steps during a process for forming the
도 2에서, 캐리어 기판(102)이 제공되고, 릴리즈 층(104)이 캐리어 기판(102) 상에 형성된다. 캐리어 기판(102)은 유리 캐리어 기판, 세라믹 캐리어 기판 등일 수 있다. 캐리어 기판(102)은 다수의 패키지들이 캐리어 기판(102) 상에 동시에 형성될 수 있도록 웨이퍼일 수 있다.In FIG. 2 , a
릴리즈 층(104)은 후속 단계들에서 형성될 상부 구조들로부터 캐리어 기판(102)과 함께 제거될 수 있는 폴리머-기반 재료로 형성될 수 있다. 일부 실시예들에서, 릴리즈 층(104)은 가열될 때 접착 특성을 잃는 에폭시-기반 열-릴리즈 재료, 이를테면 LTHC(light-to-heat-conversion) 릴리즈 코팅이다. 다른 실시예들에서, 릴리즈 층(104)은 UV 광들에 노출될 때 접착 특성을 잃는 자외선(UV) 글루일 수 있다. 릴리즈 층(104)은 액체로서 토출되어 경화될 수 있거나, 캐리어 기판(102) 상에 라미네이팅된 라미네이트 막일 수 있는 등일 수 있다. 릴리즈 층(104)의 상단 표면은 레벨링될 수 있고, 고도의 평탄성을 가질 수 있다.The
도 3 내지 도 7에서, 재배선 구조(120)(도 7 참조)가 릴리즈 층(104) 위에 형성된다. 재배선 구조(120)는 유전체 층들(124, 128, 132, 136, 및 140); 및 금속화 패턴들(126, 130, 134, 및 138)을 포함한다. 금속화 패턴들은 또한, 재배선 층들 또는 재배선 라인들로 지칭될 수 있다. 재배선 구조(120)는 금속화 패턴들의 4개의 층들을 갖는 예로서 도시된다. 재배선 구조(120)에 더 많거나 또는 더 적은 유전체 층들 및 금속화 패턴들이 형성될 수 있다. 더 적은 유전체 층들 및 금속화 패턴들이 형성되어야 하는 경우, 아래에서 논의되는 단계들 및 프로세스가 생략될 수 있다. 더 많은 유전체 층들 및 금속화 패턴들이 형성되어야하는 경우, 아래에서 논의되는 단계들 및 프로세스들이 반복될 수 있다.3-7 , a redistribution structure 120 (see FIG. 7 ) is formed over the
도 3에서, 유전체 층(124)이 릴리즈 층(104) 상에 성막된다. 일부 실시예들에서, 유전체 층(124)은 리소그래피 마스크를 사용하여 패터닝될 수 있는 감광성 재료, 이를테면 PBO, 폴리이미드, BCB 등으로 형성된다. 유전체 층(124)은 스핀 코팅, 라미네이션, CVD 등, 또는 이들의 조합에 의해 형성될 수 있다. 이어서, 유전체 층(124)이 패터닝된다. 패터닝은 릴리즈 층(104)의 부분들을 노출시키는 개구들을 형성한다. 패터닝은 허용 가능한 프로세스에 의해 이루어질 수 있고, 이를테면, 유전체 층(124)이 감광성 재료일 때, 광에 유전체 층(124)을 노출시켜서 현상하는 것에 의해 이루어질 수 있거나, 또는 예컨대 이방성 에칭을 사용하는 에칭에 의해 이루어질 수 있다.In FIG. 3 , a
이어서, 금속화 패턴(126)이 형성된다. 금속화 패턴(126)은 유전체 층(124)의 주 표면을 따라 연장되고 유전체 층(124)을 통해 연장되는 전도성 엘리먼트들을 포함한다. 금속화 패턴(126)을 형성하기 위한 예로서, 시드 층이 유전체 층(124) 위에 그리고 유전체 층(124)을 통해 연장되는 개구들에 형성된다. 일부 실시예들에서, 시드 층은 금속 층이며, 이는 단일 층일 수 있거나, 또는 상이한 재료들로 형성된 복수의 하위-층들을 포함하는 복합 층일 수 있다. 일부 실시예들에서, 시드 층은 티타늄 층, 및 티타늄 층 위의 구리 층을 포함한다. 시드 층은, 예컨대, 물리 기상 증착(PVD) 등을 사용하여 형성될 수 있다. 이어서, 포토레지스트가 시드 층 상에 형성 및 패터닝된다. 포토레지스트는 스핀 코팅 등에 의해 형성될 수 있고, 패터닝을 위해 광에 노출될 수 있다. 포토레지스트의 패턴은 금속화 패턴(126)에 대응한다. 패터닝은 시드 층을 노출시키기 위해 포토레지스트를 통해 개구들을 형성한다. 이어서, 포토레지스트의 개구 및 시드 층의 노출된 부분들 상에 전도성 재료가 형성된다. 전도성 재료는 전기 도금 또는 무전해 도금 등과 같은 도금에 의해 형성될 수 있다. 전도성 재료는 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 금속을 포함할 수 있다. 전도성 재료와 시드 층의 하부 부분들의 조합은 금속화 패턴(126)을 형성한다. 포토레지스트 및 전도성 재료가 상부에 형성되어 있지 않은 시드 층의 부분들이 제거된다. 포토레지스트는 허용 가능한 애싱 또는 박리 프로세스에 의해 제거될 수 있고, 이를테면, 산소 플라즈마 등을 사용하는 것에 의해 제거될 수 있다. 포토레지스트가 제거되면, 이를테면, 허용 가능한 에칭 프로세스를 사용하는 것에 의해, 이를테면 습식 또는 건식 에칭에 의해, 시드 층의 노출된 부분들이 제거된다.A
도 4에서, 유전체 층(128)이 금속화 패턴(126) 및 유전체 층(124) 상에 성막된다. 유전체 층(128)은 유전체 층(124)과 유사한 방식으로 형성될 수 있고, 유전체 층(124)과 유사한 재료로 형성될 수 있다.In FIG. 4 , a
이어서, 금속화 패턴(130)이 형성된다. 금속화 패턴(130)은 유전체 층(128)의 주 표면 상에 있고 유전체 층(128)의 주 표면을 따라 연장되는 부분들을 포함한다. 금속화 패턴(130)은 금속화 패턴(126)을 물리적 및 전기적으로 커플링시키기 위해 유전체 층(128)을 통해 연장되는 부분들을 더 포함한다. 금속화 패턴(130)은 금속화 패턴(126)과 유사한 방식 및 유사한 재료로 형성될 수 있다. 일부 실시예들에서, 금속화 패턴(130)은 금속화 패턴(126)과 상이한 사이즈를 갖는다. 예컨대, 금속화 패턴(130)의 전도성 라인들 및/또는 비아들은 금속화 패턴(126)의 전도성 라인들 및/또는 비아들보다 더 넓거나 또는 더 두꺼울 수 있다. 추가로, 금속화 패턴(130)은 금속화 패턴(126)보다 더 큰 피치로 형성될 수 있다.Then, a
도 5에서, 유전체 층(132)이 금속화 패턴(130) 및 유전체 층(128) 상에 성막된다. 유전체 층(132)은 유전체 층(124)과 유사한 방식으로 형성될 수 있고, 유전체 층(124)과 유사한 재료로 형성될 수 있다.5 , a
이어서, 금속화 패턴(134)이 형성된다. 금속화 패턴(134)은 유전체 층(132)의 주 표면 상에 있고 유전체 층(128)의 주 표면을 따라 연장되는 부분들을 포함한다. 금속화 패턴(134)은 금속화 패턴(130)을 물리적 및 전기적으로 커플링시키기 위해 유전체 층(132)을 통해 연장되는 부분들을 더 포함한다. 금속화 패턴(134)은 금속화 패턴(126)과 유사한 방식 및 유사한 재료로 형성될 수 있다. 일부 실시예들에서, 금속화 패턴(134)은 금속화 패턴들(126 및 130)과 상이한 사이즈를 갖는다. 예컨대, 금속화 패턴(134)의 전도성 라인들 및/또는 비아들은 금속화 패턴들(126 및 130)의 전도성 라인들 및/또는 비아들보다 더 넓거나 또는 더 두꺼울 수 있다. 추가로, 금속화 패턴(134)은 금속화 패턴(130)보다 더 큰 피치로 형성될 수 있다.Then, a
도 6에서, 유전체 층(136)이 금속화 패턴(134) 및 유전체 층(132) 상에 성막된다. 유전체 층(136)은 유전체 층(124)과 유사한 방식으로 형성될 수 있고, 유전체 층(124)과 유사한 재료로 형성될 수 있다.6 , a
이어서, 금속화 패턴(138)이 형성된다. 금속화 패턴(138)은 유전체 층(132)의 주 표면 상에 있고 유전체 층(132)의 주 표면을 따라 연장되는 부분들(138a)(도 9a 및 도 9b에서 아래에서 논의되는 바와 같은 부분들(138a1, 138a2, 및 138a3을 포함함))을 포함한다. 금속화 패턴(138)은 금속화 패턴(134)을 물리적 및 전기적으로 커플링시키기 위해 유전체 층(136)을 통해 연장되는 부분들(138b)을 더 포함한다. 금속화 패턴(138)은 금속화 패턴(126)과 유사한 방식 및 유사한 재료로 형성될 수 있다. 금속화 패턴(138)은 재배선 구조(120)의 최상단 금속화 패턴이다. 일부 실시예들에서, 금속화 패턴(138)은 금속화 패턴들(126, 130, 및 134)과 상이한 형상을 갖는다. 예컨대, 금속화 패턴들(138)의 부분들(138a)은, 평면도에서, 파손되지 않으면서 굴곡되고 변형될 수 있는 곡선형, "C"-형, 또는 "U"-형 형상으로 형성될 수 있다(아래에서 논의되는 바와 같은 도 8, 도 9a, 및 도 9b 참조). 추가로, 금속화 패턴들(134, 130, 및 126)은 금속화 패턴(138)보다 더 큰 피치로 형성될 수 있다.A
도 7에서, 유전체 층(140)이 금속화 패턴(138) 및 유전체 층(136) 상에 성막된다. 유전체 층(140)은 유전체 층(124)과 유사한 방식으로 형성될 수 있고, 유전체 층(124)과 유사한 재료로 형성될 수 있다. 이어서, 유전체 층(140)이 패터닝된다. 패터닝은 금속화 패턴(138)의 부분들을 노출시키는 개구들을 형성한다. 패터닝은 허용 가능한 프로세스에 의해 이루어질 수 있고, 이를테면, 유전체 층(140)이 감광성 재료일 때, 광에 유전체 층(140)을 노출시켜서 현상하는 것에 의해 이루어질 수 있거나, 또는 예컨대 이방성 에칭을 사용하는 에칭에 의해 이루어질 수 있다.In FIG. 7 , a
유전체 층(140)은 두께(T1)를 갖고, 금속화 패턴(138)의 전도성 피처들은 두께(T2)를 갖는다. 일부 실시예들에서, 유전체 층(140)의 두께(T1)는 금속화 패턴(138)의 두께(T2)보다 더 두껍다. 일부 실시예들에서, 두께(T1)는 5 μm 내지 20 μm의 범위이다. 일부 실시예들에서, 두께(T1)는 5 μm 내지 8 μm의 범위이다. 일부 실시예들에서, 두께(T2)는 2 μm 내지 15 μm의 범위이다. 일부 실시예들에서, 두께(T2)는 2 μm 내지 5 μm의 범위이다.The
일부 실시예들에서, 금속화 패턴(138)은 금속화 패턴들(126, 130, 및 134)과 상이한 사이즈를 갖는다. 예컨대, 일부 실시예들에서, 금속화 패턴(138)의 전도성 라인들 및/또는 비아들은 금속화 패턴들(126, 130, 및 134)의 전도성 라인들 및/또는 비아들보다 더 넓거나 또는 더 두꺼울 수 있다. 일부 실시예들에서, 금속화 패턴(138)의 전도성 라인들 및/또는 비아들은 금속화 패턴들(126, 130, 및 134)의 전도성 라인들 및/또는 비아들과 동일한 폭 및/또는 두께로 이루어질 수 있다.In some embodiments, the
일부 실시예들에서, 유전체 층(140)은 유전체 층들(124, 128, 132, 및 136)과 상이한 두께를 갖는다. 예컨대, 일부 실시예들에서, 유전체 층(140)은 유전체 층들(124, 128, 132, 및 136)보다 더 두꺼울 수 있다. 일부 실시예에서, 유전체 층(140)은 유전체 층들(124, 128, 132, 및 136)과 동일한 두께로 이루어질 수 있다.In some embodiments,
이어서, 전도성 비아들(142)이 금속화 패턴(138)을 물리적 및 전기적으로 커플링시키기 위해 유전체 층(140) 내의 개구들에 형성된다. 전도성 비아(142)를 형성하기 위한 예로서, 유전체 층(140)을 통해 연장되는 개구들에 시드 층이 형성된다. 일부 실시예들에서, 시드 층은 금속 층이며, 이는 단일 층일 수 있거나, 또는 상이한 재료들로 형성된 복수의 하위-층들을 포함하는 복합 층일 수 있다. 일부 실시예들에서, 시드 층은 티타늄 층, 및 티타늄 층 위의 구리 층을 포함한다. 시드 층은, 예컨대, PVD 등을 사용하여 형성될 수 있다. 이어서, 전도성 재료가 개구들에서 시드 층 상에 형성된다. 전도성 재료는 전기 도금 또는 무전해 도금 등과 같은 도금에 의해 형성될 수 있다. 전도성 재료는 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 금속을 포함할 수 있다. 전도성 재료와 시드 층의 하부 부분들의 조합은 전도성 비아들(142)을 형성한다. 전도성 비아들(142)과 유전체 층(140)의 실질적으로 평탄한 상단 표면을 형성하기 위해, 평탄화 프로세스가 수행될 수 있다. 평탄화 프로세스는, 예컨대, 화학적 기계적 폴리시(CMP) 프로세스를 포함할 수 있다.
도 8은, 금속화 패턴(138)(즉, 부분들(138a 및 138b)) 및 전도성 비아들(142)을 포함하는, 재배선 구조(120)의 전도성 피처들의 평면도이다. 도 8에 예시된 바와 같이, 금속화 패턴(138)의 부분들(138a)은 평면도에서 곡선형, "C"-형, 또는 "U"-형 형상을 가지며, 여기서, 부분들(138b)은 곡선형 형상의 제1 단부에 위치되고, 전도성 비아들(142)은 곡선형 형상의 제2 단부에 위치된다. 곡선형, "C"-형, 또는 "U"-형 형상은 스프링의 코일과 같이 작용할 수 있고, 파손되지 않으면서 굴곡되고 변형될 수 있다. 재배선 구조들 내의 금속화 패턴들은 반도체 패키지 내의 재료들의 열팽창 계수(CTE) 불일치로 인해 휘어지거나 또는 변형될 수 있다. 이 CTE 불일치는 금속화 패턴들이 휨 및 변형으로 인한 높은 응력을 견디게 할 수 있다. 그러나, 증가된 가요성을 갖는 금속화 패턴들의 개시되는 형상들은 재배선 구조의 신뢰성을 증가시킨다. 가요성-형상 금속화 패턴(138) 및 가요성 유전체 층(140)은, 이들이 재배선 구조 및 패키지 구조에서 응력을 안전하게 릴리즈하기 위한 버퍼를 제공하기 때문에 응력 버퍼 막들로 지칭될 수 있다.8 is a top view of conductive features of
도 9a는 도 8로부터의 금속화 패턴(138)의 "C"-형 전도성 피처의 상세도를 예시한다. 부분(138a)은 비아 부분(138b) 바로 위에 있는 제1 부분(138a1), 제1 부분(138a1)으로부터 연장되는 제2 부분(138a2), 및 전도성 비아(142) 바로 아래에 있는 제3 부분(138a3)을 갖는다. 제1 및 제3 부분들(138a1 및 138a3)은 상부 및 하부 비아들(138 및 142)에 커플링된 패드 부분들이며, 제2 부분(138a2)은 곡선형 또는 우회 패턴을 갖고, 제1 및 제3 부분들(138a1 및 138a3)을 연결한다. 제2 부분(138a2)의 우회 패턴은 금속화 패턴(138)의 전도성 피처들이 재배선 구조 및/또는 패키지 구조에서 응력을 안전하게 릴리즈하는 것을 돕는다.9A illustrates a detailed view of a “C”-shaped conductive feature of the
일부 실시예들에서, 패드 부분들(138a1 및 138a3)은 평면도에서 곡선형 부분(138a2)보다 더 넓다. 이는 패드 부분들(138a1 및 138a3)이 상부 및 하부 비아들에 더 양호하게 연결될 수 있게 하고, 재배선 구조의 신뢰성을 개선할 수 있게 한다.In some embodiments, pad portions 138a1 and 138a3 are wider than curved portion 138a2 in plan view. This allows the pad portions 138a1 and 138a3 to be better connected to the upper and lower vias, and to improve the reliability of the redistribution structure.
도 9a에 예시된 바와 같이, 라인(A)은 전도성 비아(142)의 중심, 및 금속화 패턴(138)의 단일 전도성 피처의 부분(138B)의 중심을 통해 연장되며, 부분(138B)은 금속화 패턴(138)의 동일한 전도성 피처의 부분(138a)에 의해 전도성 비아(142)에 전기적으로 커플링된다. 라인(B)은 동일한 전도성 비아(142)의 중심으로부터, 전도성 비아(142)로부터 연장되는 금속화 패턴의 동일한 전도성 피처의 부분(138a2)의 제1 라인 세그먼트의 중심을 따라 연장된다. 라인(C)은 금속화 패턴(138)의 동일한 전도성 피처의 동일한 부분(138a)의 중심으로부터, 비아 부분(138b)으로부터 연장되는 금속화 패턴의 동일한 전도성 피처의 부분(138a2)의 제1 라인 세그먼트의 중심을 따라 연장된다.As illustrated in FIG. 9A , line A extends through the center of conductive via 142 and the center of portion 138B of a single conductive feature of
일부 실시예들에서, 라인들(A, B, 및 C)은 유전체 층(140)의 주 표면에 평행하다. 각도(θ1)는 라인(A)과 라인(B) 사이에서 이루어진다. 일부 실시예들에서, 각도(θ1)는 30° 내지 150°의 범위이다. 일부 실시예들에서, 각도(θ1)는 30° 내지 90°의 범위이다. 일부 실시예들에서, 각도(θ1)는 40° 내지 50°의 범위이다. 각도(θ2)는 라인(A)과 라인(C) 사이에서 이루어진다. 일부 실시예들에서, 각도(θ2)는 30° 내지 150°의 범위이다. 일부 실시예들에서, 각도(θ2)는 30° 내지 90°의 범위이다. 일부 실시예들에서, 각도(θ2)는 40° 내지 50°의 범위이다. 일부 실시예들에서, 각도들(θ1 및 θ2)은 동일하다. 일부 다른 실시예들에서, 각도들(θ1 및 θ2)은 상이하다. 일부 실시예들에서, 금속화 패턴(138)의 전도성 라인 부분들(138a2)은 곡선형이고, 임의의 첨예한 코너들 또는 방향의 급격한 변화들을 포함하지 않는다. 예컨대, 평면도에서, 전도성 라인 부분들(138a2)은 호들을 활용하여 방향들을 천천히 변화시키지만, 방향들의 급격한 변화들을 갖는 코너들, 이를테면 90° 코너들을 갖지 않는다. 일부 실시예들에서, 개시되는 응력 완화 금속화 패턴들(138) 및 유전체 층(140)은 하부 금속화 패턴들(예컨대, 금속화 패턴(134)) 상의 응력을 15% 내지 35%의 범위, 이를테면 30%만큼 감소시킬 수 있다.In some embodiments, lines A, B, and C are parallel to a major surface of
도 9b는 도 8로부터의 금속화 패턴(138)의 "U"-형 전도성 피처의 상세도를 예시한다. "U"-형 전도성 피처의 주요 컴포넌트들(예컨대, 부분들(138a1, 138a2, 138a3, θ1, 및 θ2)은 도 9a에서 이전에 설명되었고, 여기에서 설명이 반복되지 않는다.9B illustrates a detailed view of a “U”-shaped conductive feature of the
일부 실시예들에서, 제1 패키지 컴포넌트(100) 상의 금속화 패턴(138)의 전도성 피처들 각각은 동일한 형상을 가지며, 이들의 라인들(A) 각각이 평행하고, 이들의 라인들(B) 각각이 평행하고, 이들의 라인들(C) 각각이 평행하게 되도록 각각 동일한 방향으로 배향된다(예컨대, 도 8의 금속화 패턴들 참조). 일부 실시예들에서, 금속화 패턴(138)의 전도성 피처들은 상이한 형상들을 가지며, 이들의 라인들(A)이 평행하지 않고, 이들의 라인들(B)이 평행하지 않고, 그리고/또는 이들의 라인들(C)이 평행하지 않게 되도록 상이하게 배향된다. 일부 실시예들에서, 금속화 패턴(138)의 전도성 피처들은 모두 "C"-형 형상이거나, 모두 "U"-형 형상이거나, 또는 "C"-형 및 "U"-형 형상들의 혼합이다.In some embodiments, each of the conductive features of the
각도들(θ1 및 θ2)이 라인들(A, B, 및 C)을 사용하여 설명되었지만, 라인들(A, B, 및 C)은 평면들(A, B, 및 C)로 대체될 수 있으며, 여기서, 평면들(A, B, 및 C)은 유전체 층(140)의 주 표면과 직각을 이룬다.Although angles θ1 and θ2 have been described using lines A, B, and C, lines A, B, and C may be replaced with planes A, B, and C , where the planes A, B, and C are perpendicular to the major surface of the
도 10에서, UBM(under-bump metallurgy)들(144)이 전도성 비아들(142)에 대한 외부 연결을 위해 형성된다. UMB들(144)은 패드들(144)로 지칭될 수 있다. UBM들(144)은 유전체 층(140)의 주 표면 상에 있고 유전체 층(140)의 주 표면을 따라 연장되는 범프 부분들을 갖고, 전도성 비아들(142)을 물리적 및 전기적으로 커플링시킨다. UBM들(144)은 전도성 비아들(142)과 동일한 재료로 형성될 수 있다. 일부 실시예들에서, UBM들(144)은 금속화 패턴들(126, 130, 134, 및 138)과 상이한 사이즈를 갖는다.In FIG. 10 , under-bump metallurgy (UBMs) 144 are formed for external connections to
예로서, UBM들(144)은 먼저 유전체 층(140) 및 전도성 비아들(142) 위에 시드 층을 형성함으로써 형성될 수 있다. 일부 실시예들에서, 시드 층은 금속 층이며, 이는 단일 층일 수 있거나, 또는 상이한 재료들로 형성된 복수의 하위-층들을 포함하는 복합 층일 수 있다. 일부 실시예들에서, 시드 층은 티타늄 층, 및 티타늄 층 위의 구리 층을 포함한다. 시드 층은, 예컨대, PVD 등을 사용하여 형성될 수 있다. 이어서, 포토레지스트가 시드 층 상에 형성 및 패터닝된다. 포토레지스트는 스핀 코팅 등에 의해 형성될 수 있고, 패터닝을 위해 광에 노출될 수 있다. 포토레지스트의 패턴은 UBM들(144)에 대응한다. 패터닝은 시드 층을 노출시키기 위해 포토레지스트를 통해 개구들을 형성한다. 이어서, 포토레지스트의 개구 및 시드 층의 노출된 부분들 상에 전도성 재료가 형성된다. 전도성 재료는 전기 도금 또는 무전해 도금 등과 같은 도금에 의해 형성될 수 있다. 전도성 재료는 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 금속을 포함할 수 있다. 일부 실시예들에서, UBM들(144)은 무전해 니켈, 무전해 팔라듐, 침지 금(immersion gold)(ENEPIG), 무전해 니켈, 침지 금(ENIG) 등과 같은 합금들을 포함할 수 있다. 전도성 재료와 시드 층의 하부 부분들의 조합은 UBM들(144)을 형성한다. 포토레지스트 및 전도성 재료가 상부에 형성되어 있지 않은 시드 층의 부분들이 제거된다. 포토레지스트는 허용 가능한 애싱 또는 박리 프로세스에 의해 제거될 수 있고, 이를테면, 산소 플라즈마 등을 사용하는 것에 의해 제거될 수 있다. 포토레지스트가 제거되면, 허용 가능한 에칭 프로세스를 사용하여, 이를테면 습식 또는 건식 에칭에 의해, 시드 층의 노출된 부분들이 제거된다.As an example, the
도 11에서, 전도성 커넥터들(146)이 UBM들(144) 상에 형성된다. 전도성 커넥터들(146)은 볼 그리드 어레이(BGA) 커넥터들, 솔더 볼들, 금속 필러들, 제어형 붕괴 칩 연결(C4) 범프들, 마이크로 범프들, 무전해 니켈-무전해 팔라듐-침지 금 기법(ENEPIG) 형성 범프들 등일 수 있다. 전도성 커넥터들(146)은 솔더, 구리, 알루미늄, 금, 니켈, 은, 팔라듐, 주석 등, 또는 이들의 조합과 같은 전도성 재료를 포함할 수 있다. 일부 실시예들에서, 전도성 커넥터들(146)은 증발, 전기 도금, 프린팅, 솔더 전사, 볼 배치 등을 통해 솔더 층을 초기에 형성함으로써 형성된다. 솔더 층이 구조 상에 형성되었으면, 재료를 원하는 범프 형상들로 성형하기 위해 리플로우(reflow)가 수행될 수 있다. 다른 실시예에서, 전도성 커넥터들(146)은 스퍼터링, 프린팅, 전기 도금, 무전해 도금, CVD 등에 의해 형성된 금속 필러들(이를테면, 구리 필러)을 포함한다. 금속 필러들은 솔더가 없을 수 있고, 실질적인 수직 측벽들을 가질 수 있다. 일부 실시예들에서, 금속 캡 층이 금속 필러들의 상단에 형성된다. 금속 캡 층은 니켈, 주석, 주석-납, 금, 은, 팔라듐, 인듐, 니켈-팔라듐-금, 니켈-금 등, 또는 이들의 조합을 포함할 수 있고, 도금 프로세스에 의해 형성될 수 있다.In FIG. 11 ,
도 12에서, 집적 회로 다이들(50)(예컨대, 제1 집적 회로 다이들(50A) 및 제2 집적 회로 다이들(50B))은 도 11의 구조에 부착된다. 원하는 타입 및 양의 집적 회로 다이들(50)이 패키지 구역들(100A 및 100B) 각각에 접착된다. 집적 회로 다이들(50)은 패키지 모듈들(50)로 지칭될 수 있다. 도시된 실시예에서, 제1 패키지 구역(100A) 및 제2 패키지 구역(100B) 각각에서의 제1 집적 회로 다이(50A) 및 제2 집적 회로 다이(50B)를 포함하여, 다수의 집적 회로 다이들(50)이 서로 인접하게 접착된다. 제1 집적 회로 다이(50A)는 로직 디바이스, 이를테면, 중앙 프로세싱 유닛(CPU), 그래픽 프로세싱 유닛(GPU), 시스템-온-칩(SoC), 마이크로제어기 등일 수 있다. 제2 집적 회로 다이(50B)는 메모리 디바이스, 이를테면, 동적 랜덤 액세스 메모리(DRAM) 다이, 정적 랜덤 액세스 메모리(SRAM) 다이, 하이브리드 메모리 큐브(HMC) 모듈, 고 대역폭 메모리(HBM) 등일 수 있다. 일부 실시예들에서, 집적 회로 다이들(50A 및 50B)은 SoC 다이들과 같은 동일한 타입의 다이들일 수 있다. 제1 집적 회로 다이(50A) 및 제2 집적 회로 다이(50B)는 동일한 기술 노드의 프로세스들로 형성될 수 있거나, 또는 상이한 기술 노드들의 프로세스들로 형성될 수 있다. 예컨대, 제1 집적 회로 다이(50A)는 제2 집적 회로 다이(50B)보다 더 진보된 프로세스 노드로 이루어질 수 있다. 집적 회로 다이들(50A 및 50B)은 상이한 사이즈들(예컨대, 상이한 높이들 및/또는 표면적들)을 가질 수 있거나, 또는 동일한 사이즈(예컨대, 동일한 높이들 및/또는 표면적들)를 가질 수 있다.In FIG. 12 , integrated circuit dies 50 (eg, first integrated circuit dies 50A and second integrated circuit dies 50B) are attached to the structure of FIG. 11 . A desired type and amount of integrated circuit dies 50 are adhered to each of
집적 회로 다이들(50)은 전도성 커넥터들(146)에 부착된다. 즉, 집적 회로 다이들(50A 및 50B)의 다이 커넥터들(66)은 UBM들(144)의 반대편에서 전도성 커넥터들(146)에 연결된다.The integrated circuit dies 50 are attached to
일부 실시예들에서, 전도성 커넥터들(146)은 집적 회로 다이들(50)을 UBM들(144)에 부착하기 위해 리플로우된다. 전도성 커넥터들(146)은 재배선 구조(120) 내의 금속화 패턴들을 포함하는 재배선 구조(120)를 집적 회로 다이들(50)에 전기적 및/또는 물리적으로 커플링시킨다. 일부 실시예들에서, 솔더 레지스트(미도시)가 재배선 구조(120) 상에 형성된다. 전도성 커넥터들(146)은 UBM들(144)에 전기적 및 기계적으로 커플링되도록 솔더 레지스트 내의 개구들에 배치될 수 있다. 솔더 레지스트는 재배선 구조(120)의 영역들을 외부 손상으로부터 보호하기 위해 사용될 수 있다.In some embodiments, the
전도성 커넥터들(146)은 이들이 리플로우되기 전에 에폭시 플럭스(미도시)를 가질 수 있으며, 집적 회로 다이들(50)이 재배선 구조(120)에 부착된 후에, 에폭시 플럭스의 에폭시 부분 중 적어도 일부는 유지된다. 이 잔류 에폭시 부분은 전도성 커넥터들(146)을 리플로우시키는 것으로부터 기인하는 조인트들을 보호하고 응력을 감소시키기 위한 언더필(underfill)로서 작용할 수 있다.The
도 13에서, 언더필(150)은, UBM들(144), 전도성 커넥터들(146), 및 다이 커넥터들(66) 사이 및 주위를 포함하여, 유전체 층(140)과 구역들(100A 및 100B) 각각에서의 집적 회로 다이들(50A 및 50B) 사이에 형성된다. 언더필(150)은 집적 회로 다이들(50)이 부착된 후에 모세관 유동 프로세스에 의해 형성될 수 있거나, 또는 집적 회로 다이들(50)이 부착되기 전에 적합한 성막 방법에 의해 형성될 수 있다. 도 13 및 후속 도면들에 도시되지 않지만, 일부 실시예들에서, 언더필(150)은 또한, 인접한 구역들(100A 및 100B)에서의 집적 회로 다이들(50) 사이에 있다.In FIG. 13 , underfill 150 includes
도 14에서, 봉지재(encapsulant)(152)가 집적 회로 다이들(50), 전도성 커넥터들(146), 및 언더필(150) 주위에 형성된다. 형성 후에, 봉지재(152)는 전도성 커넥터들(146) 및 집적 회로 다이들(50)을 봉지한다. 봉지재(152)는 몰딩 화합물, 에폭시 등일 수 있다. 봉지재(152)는 압축 성형, 트랜스퍼 성형 등에 의해 도포될 수 있다. 봉지재(152)는 액체 또는 반-액체 형태로 도포된 후에 경화될 수 있다. 일부 실시예들에서, 봉지재(152)의 상부 표면을 제거 및 평탄화하기 위해 평탄화 단계가 수행될 수 있다. 일부 실시예들에서, 언더필(150), 봉지재(152), 및 집적 회로 다이들(50)의 표면들은 (프로세스 변동 내에서) 동일 평면에 있다.In FIG. 14 , an
도 15에서, 재배선 구조(120), 예컨대 유전체 층(124)으로부터 캐리어 기판(102)을 분리(또는 "디-본딩(de-bond)")하기 위해 캐리어 기판 디-본딩이 수행된다. 일부 실시예들에 따르면, 디-본딩은 레이저 광 또는 UV 광과 같은 광을 릴리즈 층(104) 상에 투사하는 것을 포함하며, 그에 따라, 릴리즈 층(104)이 광의 열 하에서 분해되고, 캐리어 기판(102)이 제거될 수 있다. 이어서, 구조가 뒤집어 지고, 테이프(미도시) 상에 배치된다.In FIG. 15 , carrier substrate de-bonding is performed to separate (or “de-bond”) the
도 16에서, 재배선 구조(120), 예컨대 금속화 패턴(126)에 대한 외부 연결을 위해 UBM들(160)이 형성된다. UBM들(130)은 유전체 층(124)의 주 표면 상에 있고 유전체 층(124)의 주 표면을 따라 연장되는 범프 부분들을 갖는다. UBM들(160)은 금속화 패턴(126)과 동일한 재료로 형성될 수 있다.In FIG. 16 ,
도 17에서, 전도성 커넥터들(162)이 UBM들(160) 상에 형성된다. 전도성 커넥터들(162)은 볼 그리드 어레이(BGA) 커넥터들, 솔더 볼들, 금속 필러들, 제어형 붕괴 칩 연결(C4) 범프들, 마이크로 범프들, 무전해 니켈-무전해 팔라듐-침지 금 기법(ENEPIG) 형성 범프들 등일 수 있다. 전도성 커넥터들(162)은 솔더, 구리, 알루미늄, 금, 니켈, 은, 팔라듐, 주석 등, 또는 이들의 조합과 같은 전도성 재료를 포함할 수 있다. 일부 실시예들에서, 전도성 커넥터들(162)은 증발, 전기 도금, 프린팅, 솔더 전사, 볼 배치 등을 통해 솔더 층을 초기에 형성함으로써 형성된다. 솔더 층이 구조 상에 형성되었으면, 재료를 원하는 범프 형상들로 성형하기 위해 리플로우가 수행될 수 있다. 다른 실시예에서, 전도성 커넥터들(162)은 스퍼터링, 프린팅, 전기 도금, 무전해 도금, CVD 등에 의해 형성된 금속 필러들(이를테면, 구리 필러)을 포함한다. 금속 필러들은 솔더가 없을 수 있고, 실질적인 수직 측벽들을 가질 수 있다. 일부 실시예들에서, 금속 캡 층이 금속 필러들의 상단에 형성된다. 금속 캡 층은 니켈, 주석, 주석-납, 금, 은, 팔라듐, 인듐, 니켈-팔라듐-금, 니켈-금 등, 또는 이들의 조합을 포함할 수 있고, 도금 프로세스에 의해 형성될 수 있다.In FIG. 17 ,
도 18에 예시된 바와 같이, 싱귤레이션 프로세스가, 스크라이브 라인 구역들을 따라, 예컨대, 제1 패키지 구역(100A)과 제2 패키지 구역(100B) 사이에서 소잉(saw)함으로써 수행된다. 소잉은 제2 패키지 구역(100B)으로부터 제1 패키지 구역(100A)을 싱귤레이팅한다. 결과적인 싱귤레이팅된 디바이스 스택은 제1 패키지 구역(100A) 또는 제2 패키지 구역(100B) 중 하나로부터 생성된다. 이어서, 싱귤레이팅된 구조들은 각각 뒤집어 지고, 패키지 기판(200) 상에 탑재된다(도 19 참조).As illustrated in FIG. 18 , the singulation process is performed by sawing along the scribe line regions, eg, between the
도 19에서, 제1 패키지 컴포넌트(100)는 전도성 커넥터들(162)을 사용하여 패키지 기판(200)에 탑재될 수 있다. 패키지 기판(200)은 기판 코어(202), 및 기판 코어(202) 위의 본드 패드들(204)을 포함한다. 기판 코어(202)는 반도체 재료, 이를테면 실리콘, 게르마늄, 다이아몬드 등으로 제조될 수 있다. 대안적으로, 화합물 재료들, 이를테면, 실리콘 게르마늄, 실리콘 탄화물, 갈륨 비소, 인듐 비화물, 인듐 인화물, 실리콘 게르마늄 탄화물, 갈륨 비소 인화물, 갈륨 인듐 인화물, 이들의 조합들 등이 또한 사용될 수 있다. 부가적으로, 기판 코어(202)는 반도체-온-인슐레이터(SOI) 기판일 수 있다. 일반적으로, SOI 기판은 에피택셜 실리콘, 게르마늄, 실리콘 게르마늄, SOI, SGOI, 또는 이들의 조합들과 같은 반도체 재료의 층을 포함한다. 하나의 대안적인 실시예에서, 기판 코어(202)는 유리 섬유 강화 수지 코어와 같은 절연 코어를 기반으로 한다. 하나의 예시적인 코어 재료는 FR4와 같은 유리 섬유 수지이다. 코어 재료에 대한 대안들은 비스말레이미드-트리아진(bismaleimide-triazine, BT)을 포함하거나, 또는 대안적으로, 다른 PCB 재료들 또는 막들을 포함한다. 빌드 업(build up) 막들, 이를테면, ABF 또는 다른 라미네이트들이 기판 코어(202)에 대해 사용될 수 있다.19 , the
기판 코어(202)는 능동 및 수동 디바이스들(미도시)을 포함할 수 있다. 트랜지스터들, 커패시터들, 레지스터들, 이들의 조합들 등과 같은 다양한 디바이스들이 디바이스 스택을 위한 설계의 구조적 및 기능적 요건들을 생성하기 위해 사용될 수 있다. 디바이스들은 임의의 적합한 방법들을 사용하여 형성될 수 있다.The
기판 코어(202)는 또한, 금속화 층들 및 비아들(미도시)를 포함할 수 있으며, 본드 패드들(204)이 금속화 층들 및 비아들에 물리적 및/또는 전기적으로 커플링된다. 금속화 층들은 능동 및 수동 디바이스들 위에 형성될 수 있으며, 기능 회로부를 형성하기 위해 다양한 디바이스들을 연결하도록 설계된다. 금속화 층들은 유전체 재료(예컨대, 로우-k 유전체 재료)와 전도성 재료(예컨대, 구리)의 교번 층들로 형성될 수 있으며(비아들이 전도성 재료의 층들을 상호 연결함), 임의의 적합한 프로세스(이를테면, 성막, 다마신, 이중 다마신 등)를 통해 형성될 수 있다. 일부 실시예들에서, 기판 코어(202)에는 능동 및 수동 디바이스들이 실질적으로 없다.The
일부 실시예들에서, 전도성 커넥터들(162)은 제1 패키지 컴포넌트(100)를 본드 패드들(204)에 부착하기 위해 리플로우된다. 전도성 커넥터들(162)은 기판 코어(202) 내의 금속화 층들을 포함하는 패키지 기판(200)을 제1 패키지 컴포넌트(100)에 전기적 및/또는 물리적으로 커플링시킨다. 일부 실시예들에서, 솔더 레지스트(206)가 기판 코어(202) 상에 형성된다. 전도성 커넥터들(162)은 본드 패드들(204)에 전기적 및 기계적으로 커플링되도록 솔더 레지스트(206) 내의 개구들에 배치될 수 있다. 솔더 레지스트(206)는 기판(202)의 영역들을 외부 손상으로부터 보호하기 위해 사용될 수 있다.In some embodiments, the
전도성 커넥터들(162)은 이들이 리플로우되기 전에 상부에 형성된 에폭시 플럭스(미도시)를 가질 수 있으며, 제1 패키지 컴포넌트(100)가 패키지 기판(200)에 부착된 후에, 에폭시 플럭스의 에폭시 부분의 적어도 일부는 유지된다. 이 잔류 에폭시 부분은 전도성 커넥터들(162)을 리플로우시키는 것으로부터 기인하는 조인트들을 보호하고 응력을 감소시키기 위한 언더필로서 작용할 수 있다. 일부 실시예들에서, 언더필(208)이 제1 패키지 컴포넌트(100)와 패키지 기판(200) 사이 및 전도성 커넥터들(162) 주위에 형성될 수 있다. 언더필(208)은 제2 패키지 컴포넌트(200)가 부착된 후에 모세관 유동 프로세스에 의해 형성될 수 있거나, 또는 제2 패키지 컴포넌트(200)가 부착되기 전에 적합한 성막 방법에 의해 형성될 수 있다.The
다른 피처들 및 프로세스들이 또한 포함될 수 있다. 예컨대, 3D 패키징 또는 3DIC 디바이스들의 검증 테스트를 보조하기 위해 테스트 구조들이 포함될 수 있다. 테스트 구조는, 예컨대, 재배선 층에 또는 기판 상에 형성된 테스트 패드들을 포함할 수 있으며, 이는 3D 패키징 또는 3DIC의 테스트, 프로브들 및/또는 프로브 카드들의 사용 등을 가능하게 한다. 검증 테스트는 중간 구조들 뿐만 아니라 최종 구조에 대해 수행될 수 있다. 부가적으로, 본원에서 개시되는 구조들 및 방법들은, 수율을 증가시키고 비용들을 감소시키기 위해, 알려진 양호한 다이들의 중간 검증을 포함하는 테스트 방법들과 함께 사용될 수 있다.Other features and processes may also be included. For example, test structures may be included to aid in 3D packaging or verification testing of 3DIC devices. The test structure may include, for example, test pads formed in a redistribution layer or on a substrate, which enables 3D packaging or testing of 3DIC, use of probes and/or probe cards, and the like. Verification tests can be performed on the final structures as well as the intermediate structures. Additionally, the structures and methods disclosed herein can be used with test methods that include intermediate verification of known good dies to increase yield and reduce costs.
실시예들은 이점들을 획득할 수 있다. 일부 실시예들에 따른, 금속화 패턴들을 포함하는 재배선 구조들 및 이를 형성하는 방법들이 제공된다. 특히, 재배선 구조들은, 파손 없이 휨 및 다른 변형들을 처리하기 위해 금속화 패턴에 더 많은 가요성을 제공하는 형상들을 갖는 금속화 패턴들을 포함한다. 예컨대, 금속화 패턴들은 곡선형, "C"-형, 또는 "U"-형 형상을 가질 수 있다. 재배선 구조들 내의 금속화 패턴들은 반도체 패키지 내의 재료들의 열팽창 계수(CTE) 불일치로 인해 휘어지거나 또는 변형될 수 있다. 이 CTE 불일치는 금속화 패턴들이 휨 및 변형으로 인한 높은 응력을 견디게 할 수 있다. 그러나, 증가된 가요성을 갖는 금속화 패턴들의 개시되는 형상들은 재배선 구조의 신뢰성을 증가시킨다. 이러한 가요성-형상 금속화 패턴들은 폴리머 층들과 같은 일치하는 유전체 층들에 의해 둘러싸인다. 가요성-형상 금속화 패턴들 및 주위의 일치하는 유전체 층들의 조합은 재배선 구조 및 패키지 구조에서 응력을 릴리즈하기 위한 버퍼를 제공한다.Embodiments may obtain advantages. According to some embodiments, redistribution structures including metallization patterns and methods of forming the same are provided. In particular, the redistribution structures include metallization patterns having shapes that provide more flexibility to the metallization pattern to handle warpage and other deformations without breakage. For example, the metallization patterns may have a curved, “C”-shaped, or “U”-shaped shape. The metallization patterns in the redistribution structures may warp or deform due to a coefficient of thermal expansion (CTE) mismatch of materials in the semiconductor package. This CTE mismatch can allow metallization patterns to withstand high stresses due to warpage and deformation. However, the disclosed shapes of metallization patterns with increased flexibility increase the reliability of the redistribution structure. These flexible-shape metallization patterns are surrounded by matching dielectric layers, such as polymer layers. The combination of flexible-shape metallization patterns and surrounding matching dielectric layers provides a buffer for releasing stress in the redistribution structure and the package structure.
일 실시예는 제1 집적 회로 다이를 포함한다. 패키지 구조는 또한, 제1 집적 회로 다이에 본딩된 재배선 구조를 포함하고, 재배선 구조는 제1 유전체 층을 포함한다. 구조는 또한, 제1 유전체 층 내의 제1 금속화 패턴을 포함하고, 제1 금속화 패턴은 복수의 제1 전도성 피처들을 포함하고, 제1 전도성 피처들 각각은 제1 전도성 비아 및 제1 전도성 라인을 포함하고, 제1 전도성 비아는 제1 유전체 층에 있고, 제1 전도성 라인은 제1 유전체 층 위에 있고 각각의 제1 전도성 비아에 전기적으로 커플링되고, 제1 전도성 라인들 각각은 평면도에서 곡선을 포함한다. 구조는 또한, 제1 유전체 층 및 제1 금속화 패턴 위의 제2 유전체 층을 포함한다. 구조는 또한, 제2 유전체 층 내의 제2 금속화 패턴을 포함하고, 제2 금속화 패턴은 복수의 제2 전도성 피처들을 포함하고, 제2 전도성 피처들 각각은 제2 유전체 층 내의 제2 전도성 비아를 포함하고, 제2 전도성 비아들 각각은 각각의 제1 전도성 라인 위에 있고 각각의 제1 전도성 라인에 전기적으로 커플링된다.One embodiment includes a first integrated circuit die. The package structure also includes a redistribution structure bonded to the first integrated circuit die, wherein the redistribution structure includes a first dielectric layer. The structure also includes a first metallization pattern in the first dielectric layer, the first metallization pattern including a plurality of first conductive features, each of the first conductive features comprising a first conductive via and a first conductive line wherein the first conductive via is in the first dielectric layer, the first conductive line is over the first dielectric layer and is electrically coupled to each first conductive via, each of the first conductive lines being curved in plan view includes The structure also includes a first dielectric layer and a second dielectric layer over the first metallization pattern. The structure also includes a second metallization pattern in the second dielectric layer, the second metallization pattern including a plurality of second conductive features, each of the second conductive features comprising a second conductive via in the second dielectric layer wherein each of the second conductive vias is over the respective first conductive line and is electrically coupled to the respective first conductive line.
실시예들은 다음의 특징들 중 하나 이상을 포함할 수 있다. 제2 금속화 패턴이 제1 금속화 패턴보다 제1 집적 회로 다이에 더 근접해 있는 패키지 구조. 패키지 구조는 재배선 구조의 제1 면에 본딩된 패키지 기판을 더 포함하며, 제1 집적 회로 다이는 재배선 구조의 제2 면에 본딩되고, 제1 금속화 패턴은 제2 금속화 패턴보다 재배선 구조의 제1 면에 더 근접해 있다. 패키지 기판은 제1 세트의 전도성 커넥터들에 의해 재배선 구조의 제1 면에 본딩되며, 제1 집적 회로 다이는 제2 세트의 전도성 커넥터들에 의해 재배선 구조의 제2 면에 본딩된다. 패키지 구조는 제1 집적 회로 다이와 재배선 구조의 제2 면 사이에 언더필 ― 언더필은 제2 세트의 전도성 커넥터들을 둘러쌈 ―, 및 언더필 및 제1 집적 회로 다이의 측벽들 및 재배선 구조의 제2 면 상의 봉지재를 더 포함한다. 제1 평면과 제2 평면 사이에 제1 각도가 이루어지고, 제1 평면 및 제2 평면은 복수의 제1 전도성 피처들 중 첫번째 것과 교차하고, 제1 평면 및 제2 평면은 제2 유전체 층의 주 표면과 직각을 이루고, 제1 평면은 복수의 제1 전도성 피처들 중 첫번째 것의 제1 전도성 비아들의 중심으로부터, 복수의 제1 전도성 피처들 중 첫번째 것 위에 있고 첫번째 것에 커플링된 제2 전도성 비아의 중심까지 연장되고, 제2 평면은, 복수의 제1 전도성 피처들 중 첫번째 것 위에 있고 첫번째 것에 커플링된 제2 전도성 비아의 중심으로부터, 복수의 제1 전도성 피처들 중 첫번째 것의 제1 전도성 라인의 제1 부분을 따라 연장되고, 제1 각도는 30° 내지 150°이다. 복수의 제1 전도성 피처들의 제1 전도성 라인들 각각은 평면도에서 코너들이 없다. 제1 전도성 라인들 각각은 구리를 포함하고, 제2 유전체 층은 폴리머를 포함한다. 제2 유전체 층은 폴리벤족사졸(PBO), 폴리이미드, 또는 벤조시클로부텐(BCB)을 포함한다.Embodiments may include one or more of the following features. A package structure wherein the second metallization pattern is closer to the first integrated circuit die than the first metallization pattern. The package structure further includes a package substrate bonded to a first side of the redistribution structure, wherein the first integrated circuit die is bonded to the second side of the redistribution structure, wherein the first metallization pattern is more grown than the second metallization pattern. closer to the first face of the line structure. The package substrate is bonded to a first side of the redistribution structure by a first set of conductive connectors, and the first integrated circuit die is bonded to a second side of the redistribution structure by a second set of conductive connectors. The package structure comprises an underfill between the first integrated circuit die and a second side of the redistribution structure, the underfill surrounding the second set of conductive connectors, and the underfill and sidewalls of the first integrated circuit die and the second side of the redistribution structure. It further includes an encapsulant on the side. A first angle is made between the first and second planes, the first and second planes intersect a first of the plurality of first conductive features, and the first and second planes are of the second dielectric layer. orthogonal to the major surface, the first plane being from a center of the first conductive vias of the first of the plurality of first conductive features, a second conductive via over and coupled to the first of the plurality of first conductive features extending to a center of , a second plane is a first conductive line of a first of the plurality of first conductive features from a center of a second conductive via over and coupled to the first of the plurality of first conductive features extends along a first portion of , wherein the first angle is between 30° and 150°. Each of the first conductive lines of the plurality of first conductive features has no corners in a plan view. Each of the first conductive lines includes copper and the second dielectric layer includes a polymer. The second dielectric layer includes polybenzoxazole (PBO), polyimide, or benzocyclobutene (BCB).
일 실시예는 제1 모듈 및 제2 모듈을 포함하는 제1 패키지 컴포넌트를 포함하고, 제1 모듈은 로직 칩을 포함하고, 제2 모듈은 메모리 칩을 포함한다. 패키지 구조는 또한 제1 재배선 구조를 포함하며, 제1 재배선 구조는 유전체 층들 내의 금속화 패턴들을 포함하고, 제1 재배선 구조의 제1 면은 제1 모듈 및 제2 모듈에 물리적 및 전기적으로 커플링되고, 금속화 패턴들 중 제1 금속화 패턴은 유전체 층들 중 제1 유전체 층에 있고, 제1 금속화 패턴은 제1 전도성 피처들을 포함하고, 제1 전도성 피처들 각각은 제1 전도성 비아 및 제1 전도성 라인을 포함하고, 제1 전도성 비아는 제1 유전체 층에 있고, 제1 전도성 라인은 제1 유전체 층 위에 있고 각각의 제1 전도성 비아에 전기적으로 커플링되고, 제1 전도성 라인들 각각은 평면도에서 만곡되고 코너들이 없다. 구조는 또한 제2 패캐지 컴포넌트를 포함하며, 제2 패키지 컴포넌트는 제1 재배선 구조의 제2 면에 본딩된 패키지 기판을 포함하고, 제2 면은 제1 면의 반대편에 있다.One embodiment includes a first package component including a first module and a second module, the first module including a logic chip, and the second module including a memory chip. The package structure also includes a first redistribution structure, the first redistribution structure including metallization patterns in dielectric layers, and a first side of the first redistribution structure is physically and electrically connected to the first module and the second module. wherein a first metallization pattern of the metallization patterns is in a first dielectric layer of the dielectric layers, the first metallization pattern comprising first conductive features, each of the first conductive features having a first conductivity a via and a first conductive line, the first conductive via in a first dielectric layer, the first conductive line over the first dielectric layer and electrically coupled to each first conductive via, the first conductive line Each of them is curved in plan view and has no corners. The structure also includes a second package component, the second package component including a package substrate bonded to a second side of the first redistribution structure, the second side opposite the first side.
실시예들은 다음의 특징들 중 하나 이상을 포함할 수 있다. 제1 재배선 구조가 제1 유전체 층 및 제1 금속화 패턴 위의 제2 유전체 층, 및 제2 유전체 층 내의 제2 금속화 패턴을 더 포함하고, 제2 금속화 패턴은 제2 전도성 피처들을 포함하고, 제2 전도성 피처들 각각은 제2 유전체 층 내의 제2 전도성 비아를 포함하고, 제2 전도성 비아들 각각은 각각의 제1 전도성 라인 위에 있고 각각의 제1 전도성 라인에 전기적으로 커플링되는 패키지 구조. 제1 전도성 라인은 제2 전도성 비아에 제1 전도성 비아를 직접적으로 연결한다. 제2 금속화 패턴은 제1 금속화 패턴보다 제1 모듈 및 제2 모듈에 더 근접해 있다. 제1 전도성 라인들 각각은 구리를 포함하고, 제2 유전체 층은 폴리머를 포함한다. 제1 패키지 컴포넌트는, 제1 모듈, 제2 모듈, 및 제1 재배선 구조의 제1 면 사이의 언더필 ― 언더필은 제1 모듈 및 제2 모듈의 제1 측벽들을 따라 연장되고, 제1 모듈 및 제2 모듈의 제1 측벽들은 서로를 향함 ―, 및 제1 모듈 및 제2 모듈의 제2 측벽들, 및 제1 재배선 구조의 제1 면 상의 봉지재를 더 포함하며, 제1 모듈 및 제2 모듈의 제2 측벽들은 서로를 향하지 않는다. 제1 모듈, 제2 모듈, 언더필, 및 봉지재의 상단 표면들은 동일 평면에 있다.Embodiments may include one or more of the following features. The first redistribution structure further comprises a first dielectric layer and a second dielectric layer over the first metallization pattern, and a second metallization pattern in the second dielectric layer, wherein the second metallization pattern comprises second conductive features. wherein each of the second conductive features includes a second conductive via in the second dielectric layer, each of the second conductive vias over a respective first conductive line and electrically coupled to a respective first conductive line package structure. The first conductive line directly connects the first conductive via to the second conductive via. The second metallization pattern is closer to the first module and the second module than the first metallization pattern. Each of the first conductive lines includes copper and the second dielectric layer includes a polymer. The first package component includes an underfill between the first module, the second module, and a first face of the first redistribution structure, the underfill extending along first sidewalls of the first module and the second module, the first module and the first sidewalls of the second module facing each other, and second sidewalls of the first module and the second module, and an encapsulant on the first side of the first redistribution structure, the first module and the second module further comprising: The second sidewalls of the two modules do not face each other. The top surfaces of the first module, the second module, the underfill, and the encapsulant are coplanar.
일 실시예는 기판 위에 제1 유전체 층을 형성하는 단계를 포함한다. 방법은 또한, 제1 유전체 층을 패터닝하는 단계를 포함한다. 방법은 또한, 패터닝된 제1 유전체 층에 그리고 패터닝된 제1 유전체 층의 상부 표면을 따라 제1 금속화 패턴을 형성하는 단계를 포함하며, 제1 금속화 패턴은 제1 전도성 피처들을 포함하고, 제1 전도성 피처들 각각은 제1 전도성 비아 및 제1 전도성 라인을 포함하고, 제1 전도성 비아는 제1 유전체 층에 있고, 제1 전도성 라인은 제1 유전체 층의 상부 표면을 따르고 각각의 제1 전도성 비아에 전기적으로 커플링되고, 제1 전도성 라인들 각각은 평면도에서 만곡되고 코너들이 없다. 방법 또한, 패터닝된 제1 유전체 층 및 제1 금속화 패턴 위에 제2 유전체 층을 형성하는 단계를 포함한다. 방법은 또한, 제2 유전체 층을 패터닝하는 단계를 포함한다. 방법은 또한, 패터닝된 제2 유전체 층에 제2 금속화 패턴을 형성하는 단계를 포함하며, 제2 금속화 패턴은 제2 유전체 층 내의 제2 전도성 비아들을 포함하고, 제2 전도성 비아들 각각은 제1 전도성 피처들의 각각의 제1 전도성 라인에 전기적으로 커플링된다.One embodiment includes forming a first dielectric layer over a substrate. The method also includes patterning the first dielectric layer. The method also includes forming a first metallization pattern in the patterned first dielectric layer and along a top surface of the patterned first dielectric layer, the first metallization pattern comprising first conductive features; Each of the first conductive features includes a first conductive via and a first conductive line, the first conductive via being in a first dielectric layer, the first conductive line being along a top surface of the first dielectric layer and each first conductive line being Electrically coupled to the conductive via, each of the first conductive lines is curved in plan view and has no corners. The method also includes forming a second dielectric layer over the patterned first dielectric layer and the first metallization pattern. The method also includes patterning the second dielectric layer. The method also includes forming a second metallization pattern in the patterned second dielectric layer, the second metallization pattern comprising second conductive vias in the second dielectric layer, each of the second conductive vias comprising: electrically coupled to a first conductive line of each of the first conductive features.
실시예들은 다음의 특징들 중 하나 이상을 포함할 수 있다. 방법은, 제2 유전체 층 및 제2 금속화 패턴 위에 본드 패드들을 형성하는 단계 ― 본드 패드들은 제2 전도성 비아들에 커플링됨 ―, 본드 패드들에 제1 모듈 및 제2 모듈을 본딩하는 단계 ― 제1 모듈은 로직 칩을 포함하고, 제2 모듈은 메모리 칩을 포함함 ―, 봉지재에 제1 모듈 및 제2 모듈을 봉지하는 단계, 기판을 제거하는 단계, 및 봉지재, 제1 금속화 패턴과 제2 금속화 패턴, 및 제1 유전체 층과 제2 유전체 층을 싱귤레이팅하는 단계를 더 포함한다. 방법은, 싱귤레이팅하는 단계 후에, 싱귤레이팅된 구조를 패키지 기판에 본딩하는 단계를 더 포함하며, 패키지 기판은, 제1 금속화 패턴과 제2 금속화 패턴 및 제1 유전체 층과 제2 유전체 층의, 제1 모듈 및 제2 모듈이 있는 측의 반대편 측에 있다. 제1 전도성 라인들 각각은 구리를 포함하고, 제2 유전체 층은 폴리머를 포함한다.Embodiments may include one or more of the following features. The method includes forming bond pads over the second dielectric layer and the second metallization pattern, the bond pads coupled to second conductive vias, bonding the first module and the second module to the bond pads; wherein the first module comprises a logic chip and the second module comprises a memory chip, encapsulating the first module and the second module in an encapsulant, removing the substrate, and encapsulating the first metallization. The method further includes singulating the pattern and the second metallization pattern, and the first dielectric layer and the second dielectric layer. The method further comprises, after singulating, bonding the singulated structure to a package substrate, the package substrate comprising: a first metallization pattern and a second metallization pattern and a first dielectric layer and a second dielectric layer , on the opposite side of the side where the first module and the second module are. Each of the first conductive lines includes copper and the second dielectric layer includes a polymer.
전술된 바는 당업자가 본 개시내용의 양태들을 더 잘 이해할 수 있도록 여러 실시예들의 특징들을 악술한다. 당업자는, 본원에서 도입되는 실시예들의 동일한 이점들을 달성하고 그리고/또는 동일한 목적들을 수행하기 위한 다른 프로세스들 및 구조들을 설계 또는 수정하기 위한 기반으로서 당업자가 본 개시내용을 쉽게 사용할 수 있다는 것을 이해해야 한다. 당업자는 또한, 그러한 등가의 구성들이 본 개시내용의 사상 및 범위로부터 벗어나지 않고, 이들이 본 개시내용의 사상 및 범위로부터 벗어나지 않으면서 본원에 다양한 변화들, 치환들, 및 변경들을 할 수 있다는 것을 인식해야 한다.The foregoing outlines features of several embodiments so that those skilled in the art may better understand aspects of the present disclosure. Those skilled in the art should understand that they may readily use the present disclosure as a basis for designing or modifying other processes and structures for carrying out the same purposes and/or achieving the same advantages of the embodiments introduced herein. . Those skilled in the art should also recognize that such equivalent constructions may make various changes, substitutions, and alterations herein without departing from the spirit and scope of the present disclosure and without departing from the spirit and scope of the present disclosure. do.
실시예들Examples
실시예 1. 패키지 구조물에 있어서,Example 1. A package structure comprising:
제1 집적 회로 다이; 및a first integrated circuit die; and
상기 제1 집적 회로 다이에 본딩(bond)된 재배선 구조물a redistribution structure bonded to the first integrated circuit die
를 포함하며,includes,
상기 재배선 구조물은:The redistribution structure comprises:
제1 유전체 층; a first dielectric layer;
상기 제1 유전체 층 내의 제1 금속화 패턴 ― 상기 제1 금속화 패턴은 복수의 제1 전도성 피처(feature)들을 포함하고, 상기 제1 전도성 피처들 각각은 제1 전도성 비아 및 제1 전도성 라인을 포함하고, 상기 제1 전도성 비아는 상기 제1 유전체 층에 있고, 상기 제1 전도성 라인은 상기 제1 유전체 층 위에 있고 각각의 제1 전도성 비아에 전기적으로 커플링되고, 상기 제1 전도성 라인들 각각은 평면도(plan view)에서 곡선을 포함함 ―; a first metallization pattern in the first dielectric layer, the first metallization pattern comprising a plurality of first conductive features, each of the first conductive features comprising a first conductive via and a first conductive line wherein the first conductive via is in the first dielectric layer, the first conductive line is over the first dielectric layer and electrically coupled to each first conductive via, each of the first conductive lines contains curves in plan view;
상기 제1 유전체 층 및 상기 제1 금속화 패턴 위의 제2 유전체 층; 및 a second dielectric layer over the first dielectric layer and the first metallization pattern; and
상기 제2 유전체 층 내의 제2 금속화 패턴 ― 상기 제2 금속화 패턴은 복수의 제2 전도성 피처들을 포함하고, 상기 제2 전도성 피처들 각각은 상기 제2 유전체 층 내의 제2 전도성 비아를 포함하고, 상기 제2 전도성 비아들 각각은 각각의 제1 전도성 라인 위에 있고 각각의 제1 전도성 라인에 전기적으로 커플링됨 ― a second metallization pattern in the second dielectric layer, the second metallization pattern comprising a plurality of second conductive features, each of the second conductive features comprising a second conductive via in the second dielectric layer; , each of the second conductive vias is over a respective first conductive line and is electrically coupled to a respective first conductive line;
을 포함하는 것인, 패키지 구조물.A package structure comprising a.
실시예 2. 실시예 1에 있어서,Example 2. The method of Example 1,
상기 제2 금속화 패턴은 상기 제1 금속화 패턴보다 상기 제1 집적 회로 다이에 더 근접해 있는 것인, 패키지 구조물.and the second metallization pattern is closer to the first integrated circuit die than the first metallization pattern.
실시예 3. 실시예 1에 있어서,Example 3. The method of Example 1,
상기 재배선 구조물의 제1 면에 본딩된 패키지 기판을 더 포함하며,Further comprising a package substrate bonded to the first surface of the redistribution structure,
상기 제1 집적 회로 다이는 상기 재배선 구조물의 제2 면에 본딩되고, 상기 제1 금속화 패턴은 상기 제2 금속화 패턴보다 상기 재배선 구조물의 제1 면에 더 근접해 있는 것인, 패키지 구조물.wherein the first integrated circuit die is bonded to a second side of the redistribution structure, and wherein the first metallization pattern is closer to the first side of the redistribution structure than the second metallization pattern. .
실시예 4. 실시예 3에 있어서,Example 4. The method of Example 3,
상기 패키지 기판은 제1 세트의 전도성 커넥터들에 의해 상기 재배선 구조물의 제1 면에 본딩되며, 상기 제1 집적 회로 다이는 제2 세트의 전도성 커넥터들에 의해 상기 재배선 구조물의 제2 면에 본딩되는 것인, 패키지 구조물.The package substrate is bonded to a first side of the redistribution structure by a first set of conductive connectors, and the first integrated circuit die is bonded to a second side of the redistribution structure by a second set of conductive connectors. which is bonded, the package structure.
실시예 5. 실시예 4에 있어서,Example 5. The method of Example 4,
상기 제1 집적 회로 다이와 상기 재배선 구조물의 제2 면 사이의 언더필(underfill) ― 상기 언더필은 상기 제2 세트의 전도성 커넥터들을 둘러쌈 ―; 및an underfill between the first integrated circuit die and a second side of the redistribution structure, the underfill surrounding the second set of conductive connectors; and
상기 언더필 및 상기 제1 집적 회로 다이의 측벽들, 및 상기 재배선 구조물의 제2 면 상의 봉지재(encapsulant)sidewalls of the underfill and the first integrated circuit die, and an encapsulant on the second side of the redistribution structure
를 더 포함하는, 패키지 구조물.Further comprising a, package structure.
실시예 6. 실시예 1에 있어서,Example 6. The method of Example 1,
제1 평면과 제2 평면 사이에 제1 각도가 이루어지고, 상기 제1 평면 및 상기 제2 평면은 상기 복수의 제1 전도성 피처들 중 첫번째 것과 교차하고, 상기 제1 평면 및 상기 제2 평면은 상기 제2 유전체 층의 주 표면과 직각을 이루고, 상기 제1 평면은 상기 복수의 제1 전도성 피처들 중 첫번째 것의 제1 전도성 비아들의 중심으로부터, 상기 복수의 제1 전도성 피처들 중 첫번째 것 위에 있고 상기 첫번째 것에 커플링된 상기 제2 전도성 비아의 중심까지 연장되고, 상기 제2 평면은, 상기 복수의 제1 전도성 피처들 중 첫번째 것 위에 있고 상기 첫번째 것에 커플링된 상기 제2 전도성 비아의 중심으로부터, 상기 복수의 제1 전도성 피처들 중 첫번째 것의 제1 전도성 라인의 제1 부분을 따라 연장되고, 상기 제1 각도는 30° 내지 150°인 것인, 패키지 구조물.a first angle is made between a first plane and a second plane, the first plane and the second plane intersect a first one of the plurality of first conductive features, the first plane and the second plane are orthogonal to a major surface of the second dielectric layer, the first plane being above the first of the plurality of first conductive features, from the center of the first conductive vias of the first of the plurality of first conductive features extend to a center of the second conductive via coupled to the first, the second plane being over a first of the plurality of first conductive features and from a center of the second conductive via coupled to the first , extending along a first portion of a first conductive line of a first one of the plurality of first conductive features, wherein the first angle is between 30° and 150°.
실시예 7. 실시예 1에 있어서,Example 7. The method of Example 1,
상기 복수의 제1 전도성 피처들의 제1 전도성 라인들 각각은 상기 평면도에서 코너들이 없는 것인, 패키지 구조물.and each of the first conductive lines of the plurality of first conductive features is free of corners in the plan view.
실시예 8. 실시예 1에 있어서,Example 8. The method of Example 1,
상기 제1 전도성 라인들 각각은 구리를 포함하고, 상기 제2 유전체 층은 폴리머를 포함하는 것인, 패키지 구조물.wherein each of the first conductive lines comprises copper and the second dielectric layer comprises a polymer.
실시예 9. 실시예 8에 있어서,Example 9. The method of Example 8,
상기 제2 유전체 층은 폴리벤족사졸(PBO, polybenzoxazole), 폴리이미드, 또는 벤조시클로부텐(BCB, benzocyclobutene)을 포함하는 것인, 패키지 구조물.wherein the second dielectric layer comprises polybenzoxazole (PBO), polyimide, or benzocyclobutene (BCB).
실시예 10. 패키지 구조물에 있어서,Example 10. A package structure comprising:
제1 패키지 컴포넌트; 및a first package component; and
제2 패키지 컴포넌트second package component
를 포함하며,includes,
상기 제1 패키지 컴포넌트는:The first package component comprises:
제1 모듈 및 제2 모듈 ― 상기 제1 모듈은 로직 칩을 포함하고, 상기 제2 모듈은 메모리 칩을 포함함 ―; 및 a first module and a second module, wherein the first module includes a logic chip and the second module includes a memory chip; and
유전체 층들 내의 금속화 패턴들을 포함하는 제1 재배선 구조물 ― 상기 제1 재배선 구조물의 제1 면은 상기 제1 모듈 및 상기 제2 모듈에 물리적 및 전기적으로 커플링되고, 상기 금속화 패턴들 중 제1 금속화 패턴은 상기 유전체 층들 중 제1 유전체 층에 있고, 상기 제1 금속화 패턴은 제1 전도성 피처들을 포함하고, 상기 제1 전도성 피처들 각각은 제1 전도성 비아 및 제1 전도성 라인을 포함하고, 상기 제1 전도성 비아는 상기 제1 유전체 층에 있고, 상기 제1 전도성 라인은 상기 제1 유전체 층 위에 있고 각각의 제1 전도성 비아에 전기적으로 커플링되고, 상기 제1 전도성 라인들 각각은 평면도에서 만곡되고 코너들이 없음 ― a first redistribution structure comprising metallization patterns in dielectric layers, a first side of the first redistribution structure being physically and electrically coupled to the first module and the second module, a first metallization pattern in a first one of the dielectric layers, the first metallization pattern comprising first conductive features, each of the first conductive features comprising a first conductive via and a first conductive line wherein the first conductive via is in the first dielectric layer, the first conductive line is over the first dielectric layer and electrically coupled to each first conductive via, each of the first conductive lines is curved in plan view and has no corners -
를 포함하고,including,
제2 패키지 컴포넌트는:The second package component is:
상기 제1 재배선 구조물의 제2 면에 본딩된 패키지 기판 The package substrate bonded to the second surface of the first redistribution structure
을 포함하고, 상기 제2 면은 상기 제1 면의 반대편에 있는 것인, 패키지 구조물.wherein the second side is opposite the first side.
실시예 11. 실시예 10에 있어서,Example 11. The method of Example 10,
상기 제1 재배선 구조물은:The first redistribution structure includes:
상기 제1 유전체 층 및 상기 제1 금속화 패턴 위의 제2 유전체 층; 및 a second dielectric layer over the first dielectric layer and the first metallization pattern; and
상기 제2 유전체 층 내의 제2 금속화 패턴 ― 상기 제2 금속화 패턴은 제2 전도성 피처들을 포함하고, 상기 제2 전도성 피처들 각각은 상기 제2 유전체 층 내의 제2 전도성 비아를 포함하고, 상기 제2 전도성 비아들 각각은 각각의 제1 전도성 라인 위에 있고 각각의 제1 전도성 라인에 전기적으로 커플링됨 ― a second metallization pattern in the second dielectric layer, the second metallization pattern comprising second conductive features, each of the second conductive features comprising a second conductive via in the second dielectric layer, wherein each of the second conductive vias is over a respective first conductive line and is electrically coupled to the respective first conductive line;
을 포함하는 것인, 패키지 구조물.A package structure comprising a.
실시예 12. 실시예 11에 있어서,Example 12. The method of Example 11,
상기 제1 전도성 라인은 상기 제2 전도성 비아에 상기 제1 전도성 비아를 직접적으로 연결하는 것인, 패키지 구조물.wherein the first conductive line directly connects the first conductive via to the second conductive via.
실시예 13. 실시예 11에 있어서,Example 13. The method of Example 11,
상기 제2 금속화 패턴은 상기 제1 금속화 패턴보다 상기 제1 모듈 및 상기 제2 모듈에 더 근접해 있는 것인, 패키지 구조물.and the second metallization pattern is closer to the first module and the second module than to the first metallization pattern.
실시예 14. 실시예 11에 있어서,Example 14. The method of Example 11,
상기 제1 전도성 라인들 각각은 구리를 포함하고, 상기 제2 유전체 층은 폴리머를 포함하는 것인, 패키지 구조물.wherein each of the first conductive lines comprises copper and the second dielectric layer comprises a polymer.
실시예 15. 실시예 10에 있어서,Example 15. The method of Example 10,
상기 제1 패키지 컴포넌트는:The first package component comprises:
상기 제1 모듈, 상기 제2 모듈, 및 상기 제1 재배선 구조물의 제1 면 사이의 언더필 ― 상기 언더필은 상기 제1 모듈 및 상기 제2 모듈의 제1 측벽들을 따라 연장되고, 상기 제1 모듈 및 상기 제2 모듈의 제1 측벽들은 서로를 향함 ―; 및 an underfill between the first module, the second module, and a first surface of the first redistribution structure, the underfill extending along first sidewalls of the first module and the second module, the first module and the first sidewalls of the second module face each other; and
상기 제1 모듈 및 상기 제2 모듈의 제2 측벽들, 및 상기 제1 재배선 구조물의 제1 면 상의 봉지재 ― 상기 제1 모듈 및 상기 제2 모듈의 제2 측벽들은 서로를 향하지 않음 ― second sidewalls of the first module and the second module, and an encapsulant on a first side of the first redistribution structure, wherein the second sidewalls of the first module and the second module do not face each other
를 더 포함하는 것인, 패키지 구조물.Which further comprises, the package structure.
실시예 16. 실시예 15에 있어서,Example 16. The method of Example 15,
상기 제1 모듈, 상기 제2 모듈, 상기 언더필, 및 상기 봉지재의 상단 표면들은 동일 평면에 있는 것인, 패키지 구조물.and the top surfaces of the first module, the second module, the underfill, and the encapsulant are coplanar.
실시예 17. 방법에 있어서,Example 17. A method comprising:
기판 위에 제1 유전체 층을 형성하는 단계;forming a first dielectric layer over the substrate;
상기 제1 유전체 층을 패터닝하는 단계;patterning the first dielectric layer;
패터닝된 제1 유전체 층에 그리고 상기 패터닝된 제1 유전체 층의 상부 표면을 따라 제1 금속화 패턴을 형성하는 단계 ― 상기 제1 금속화 패턴은 제1 전도성 피처들을 포함하고, 상기 제1 전도성 피처들 각각은 제1 전도성 비아 및 제1 전도성 라인을 포함하고, 상기 제1 전도성 비아는 상기 제1 유전체 층에 있고, 상기 제1 전도성 라인은 상기 제1 유전체 층의 상부 표면을 따르고 각각의 제1 전도성 비아에 전기적으로 커플링되고, 상기 제1 전도성 라인들 각각은 평면도에서 만곡되고 코너들이 없음 ―;forming a first metallization pattern in the patterned first dielectric layer and along a top surface of the patterned first dielectric layer, the first metallization pattern comprising first conductive features, the first conductive features each of the first conductive vias and a first conductive line, the first conductive via being in the first dielectric layer, the first conductive line being along a top surface of the first dielectric layer and the respective first conductive via being in the first dielectric layer. electrically coupled to a conductive via, each of the first conductive lines being curved in plan view and free of corners;
상기 패터닝된 제1 유전체 층 및 상기 제1 금속화 패턴 위에 제2 유전체 층을 형성하는 단계;forming a second dielectric layer over the patterned first dielectric layer and the first metallization pattern;
상기 제2 유전체 층을 패터닝하는 단계; 및patterning the second dielectric layer; and
패터닝된 제2 유전체 층에 제2 금속화 패턴을 형성하는 단계 ― 상기 제2 금속화 패턴은 상기 제2 유전체 층 내의 제2 전도성 비아들을 포함하고, 상기 제2 전도성 비아들 각각은 상기 제1 전도성 피처들의 각각의 제1 전도성 라인에 전기적으로 커플링됨 ―forming a second metallization pattern in the patterned second dielectric layer, the second metallization pattern comprising second conductive vias in the second dielectric layer, each of the second conductive vias comprising the first conductive via electrically coupled to a first conductive line of each of the features;
를 포함하는, 방법.A method comprising
실시예 18. 실시예 17에 있어서,Example 18. The method of Example 17,
상기 제2 유전체 층 및 상기 제2 금속화 패턴 위에 본드 패드들을 형성하는 단계 ― 상기 본드 패드들은 상기 제2 전도성 비아들에 커플링됨 ―;forming bond pads over the second dielectric layer and the second metallization pattern, the bond pads coupled to the second conductive vias;
상기 본드 패드들에 제1 모듈 및 제2 모듈을 본딩하는 단계 ― 상기 제1 모듈은 로직 칩을 포함하고, 상기 제2 모듈은 메모리 칩을 포함함 ―;bonding a first module and a second module to the bond pads, wherein the first module comprises a logic chip and the second module comprises a memory chip;
봉지재에 상기 제1 모듈 및 상기 제2 모듈을 봉지(encapsulate)하는 단계;encapsulating the first module and the second module in an encapsulant;
상기 기판을 제거하는 단계; 및removing the substrate; and
상기 봉지재, 상기 제1 금속화 패턴과 상기 제2 금속화 패턴, 및 상기 제1 유전체 층과 상기 제2 유전체 층을 싱귤레이팅(singulate)하는 단계singulating the encapsulant, the first metallization pattern and the second metallization pattern, and the first dielectric layer and the second dielectric layer;
를 더 포함하는, 방법.A method further comprising:
실시예 19. 실시예 18에 있어서,Example 19. The method of Example 18,
상기 싱귤레이팅하는 단계 후에, 싱귤레이팅된 구조물을 패키지 기판에 본딩하는 단계를 더 포함하며,After the singulating step, further comprising bonding the singulated structure to the package substrate,
상기 패키지 기판은, 상기 제1 금속화 패턴 및 상기 제2 금속화 패턴과 상기 제1 유전체 층 및 상기 제2 유전체 층의, 상기 제1 모듈 및 상기 제2 모듈이 있는 측의 반대편 측에 있는 것인, 방법.wherein the package substrate is on opposite sides of the first and second metallization patterns and the first dielectric layer and the second dielectric layer opposite to the side where the first module and the second module are. In, way.
실시예 20. 실시예 17에 있어서,Example 20. The method of Example 17,
상기 제1 전도성 라인들 각각은 구리를 포함하고, 상기 제2 유전체 층은 폴리머를 포함하는 것인, 방법.wherein each of the first conductive lines comprises copper and the second dielectric layer comprises a polymer.
Claims (10)
제1 집적 회로 다이; 및
상기 제1 집적 회로 다이에 본딩(bond)된 재배선 구조물
를 포함하며,
상기 재배선 구조물은:
제1 유전체 층;
상기 제1 유전체 층 내의 제1 금속화 패턴 ― 상기 제1 금속화 패턴은 복수의 제1 전도성 피처(feature)들을 포함하고, 상기 제1 전도성 피처들 각각은 제1 전도성 비아 및 제1 전도성 라인을 포함하고, 상기 제1 전도성 비아는 상기 제1 유전체 층에 있고, 상기 제1 전도성 라인은 상기 제1 유전체 층 위에 있고 각각의 제1 전도성 비아에 전기적으로 커플링되고, 상기 제1 전도성 라인들 각각은 평면도(plan view)에서 곡선을 포함함 ―;
상기 제1 유전체 층 및 상기 제1 금속화 패턴 위의 제2 유전체 층; 및
상기 제2 유전체 층 내의 제2 금속화 패턴 ― 상기 제2 금속화 패턴은 복수의 제2 전도성 피처들을 포함하고, 상기 제2 전도성 피처들 각각은 상기 제2 유전체 층 내의 제2 전도성 비아를 포함하고, 상기 제2 전도성 비아들 각각은 각각의 제1 전도성 라인 위에 있고 각각의 제1 전도성 라인에 전기적으로 커플링됨 ―
을 포함하는 것인, 패키지 구조물.In the package structure,
a first integrated circuit die; and
a redistribution structure bonded to the first integrated circuit die
includes,
The redistribution structure comprises:
a first dielectric layer;
a first metallization pattern in the first dielectric layer, the first metallization pattern comprising a plurality of first conductive features, each of the first conductive features comprising a first conductive via and a first conductive line wherein the first conductive via is in the first dielectric layer, the first conductive line is over the first dielectric layer and electrically coupled to each first conductive via, each of the first conductive lines contains curves in plan view;
a second dielectric layer over the first dielectric layer and the first metallization pattern; and
a second metallization pattern in the second dielectric layer, the second metallization pattern comprising a plurality of second conductive features, each of the second conductive features comprising a second conductive via in the second dielectric layer; , each of the second conductive vias is over a respective first conductive line and is electrically coupled to a respective first conductive line;
A package structure comprising a.
상기 제2 금속화 패턴은 상기 제1 금속화 패턴보다 상기 제1 집적 회로 다이에 더 근접해 있는 것인, 패키지 구조물.According to claim 1,
and the second metallization pattern is closer to the first integrated circuit die than the first metallization pattern.
상기 재배선 구조물의 제1 면에 본딩된 패키지 기판을 더 포함하며,
상기 제1 집적 회로 다이는 상기 재배선 구조물의 제2 면에 본딩되고, 상기 제1 금속화 패턴은 상기 제2 금속화 패턴보다 상기 재배선 구조물의 제1 면에 더 근접해 있는 것인, 패키지 구조물.According to claim 1,
Further comprising a package substrate bonded to the first surface of the redistribution structure,
wherein the first integrated circuit die is bonded to a second side of the redistribution structure, and wherein the first metallization pattern is closer to the first side of the redistribution structure than the second metallization pattern. .
상기 패키지 기판은 제1 세트의 전도성 커넥터들에 의해 상기 재배선 구조물의 제1 면에 본딩되며, 상기 제1 집적 회로 다이는 제2 세트의 전도성 커넥터들에 의해 상기 재배선 구조물의 제2 면에 본딩되는 것인, 패키지 구조물.4. The method of claim 3,
The package substrate is bonded to a first side of the redistribution structure by a first set of conductive connectors, and the first integrated circuit die is bonded to a second side of the redistribution structure by a second set of conductive connectors. which is bonded, the package structure.
상기 제1 집적 회로 다이와 상기 재배선 구조물의 제2 면 사이의 언더필(underfill) ― 상기 언더필은 상기 제2 세트의 전도성 커넥터들을 둘러쌈 ―; 및
상기 언더필 및 상기 제1 집적 회로 다이의 측벽들, 및 상기 재배선 구조물의 제2 면 상의 봉지재(encapsulant)
를 더 포함하는, 패키지 구조물.5. The method of claim 4,
an underfill between the first integrated circuit die and a second side of the redistribution structure, the underfill surrounding the second set of conductive connectors; and
an encapsulant on the underfill and sidewalls of the first integrated circuit die, and a second side of the redistribution structure
Further comprising a, package structure.
제1 평면과 제2 평면 사이에 제1 각도가 이루어지고, 상기 제1 평면 및 상기 제2 평면은 상기 복수의 제1 전도성 피처들 중 첫번째 것과 교차하고, 상기 제1 평면 및 상기 제2 평면은 상기 제2 유전체 층의 주 표면과 직각을 이루고, 상기 제1 평면은 상기 복수의 제1 전도성 피처들 중 첫번째 것의 제1 전도성 비아들의 중심으로부터, 상기 복수의 제1 전도성 피처들 중 첫번째 것 위에 있고 상기 첫번째 것에 커플링된 상기 제2 전도성 비아의 중심까지 연장되고, 상기 제2 평면은, 상기 복수의 제1 전도성 피처들 중 첫번째 것 위에 있고 상기 첫번째 것에 커플링된 상기 제2 전도성 비아의 중심으로부터, 상기 복수의 제1 전도성 피처들 중 첫번째 것의 제1 전도성 라인의 제1 부분을 따라 연장되고, 상기 제1 각도는 30° 내지 150°인 것인, 패키지 구조물.According to claim 1,
a first angle is made between a first plane and a second plane, the first plane and the second plane intersect a first one of the plurality of first conductive features, the first plane and the second plane are orthogonal to a major surface of the second dielectric layer, the first plane being above the first of the plurality of first conductive features, from the center of the first conductive vias of the first of the plurality of first conductive features extend to a center of the second conductive via coupled to the first, wherein the second plane is above a first of the plurality of first conductive features and from the center of the second conductive via coupled to the first. , extending along a first portion of a first conductive line of a first one of the plurality of first conductive features, wherein the first angle is between 30° and 150°.
상기 복수의 제1 전도성 피처들의 제1 전도성 라인들 각각은 상기 평면도에서 코너들이 없는 것인, 패키지 구조물.According to claim 1,
and each of the first conductive lines of the plurality of first conductive features is free of corners in the plan view.
상기 제1 전도성 라인들 각각은 구리를 포함하고, 상기 제2 유전체 층은 폴리머를 포함하는 것인, 패키지 구조물.According to claim 1,
wherein each of the first conductive lines comprises copper and the second dielectric layer comprises a polymer.
제1 패키지 컴포넌트; 및
제2 패키지 컴포넌트
를 포함하며,
상기 제1 패키지 컴포넌트는:
제1 모듈 및 제2 모듈 ― 상기 제1 모듈은 로직 칩을 포함하고, 상기 제2 모듈은 메모리 칩을 포함함 ―; 및
유전체 층들 내의 금속화 패턴들을 포함하는 제1 재배선 구조물 ― 상기 제1 재배선 구조물의 제1 면은 상기 제1 모듈 및 상기 제2 모듈에 물리적 및 전기적으로 커플링되고, 상기 금속화 패턴들 중 제1 금속화 패턴은 상기 유전체 층들 중 제1 유전체 층에 있고, 상기 제1 금속화 패턴은 제1 전도성 피처들을 포함하고, 상기 제1 전도성 피처들 각각은 제1 전도성 비아 및 제1 전도성 라인을 포함하고, 상기 제1 전도성 비아는 상기 제1 유전체 층에 있고, 상기 제1 전도성 라인은 상기 제1 유전체 층 위에 있고 각각의 제1 전도성 비아에 전기적으로 커플링되고, 상기 제1 전도성 라인들 각각은 평면도에서 만곡되고 코너들이 없음 ―
를 포함하고,
제2 패키지 컴포넌트는:
상기 제1 재배선 구조물의 제2 면에 본딩된 패키지 기판
을 포함하고, 상기 제2 면은 상기 제1 면의 반대편에 있는 것인, 패키지 구조물.In the package structure,
a first package component; and
second package component
includes,
The first package component comprises:
a first module and a second module, wherein the first module includes a logic chip and the second module includes a memory chip; and
a first redistribution structure comprising metallization patterns in dielectric layers, a first side of the first redistribution structure being physically and electrically coupled to the first module and the second module, a first metallization pattern in a first one of the dielectric layers, the first metallization pattern comprising first conductive features, each of the first conductive features comprising a first conductive via and a first conductive line wherein the first conductive via is in the first dielectric layer, the first conductive line is over the first dielectric layer and electrically coupled to each first conductive via, each of the first conductive lines is curved in plan view and has no corners -
including,
The second package component is:
The package substrate bonded to the second surface of the first redistribution structure
wherein the second side is opposite the first side.
기판 위에 제1 유전체 층을 형성하는 단계;
상기 제1 유전체 층을 패터닝하는 단계;
패터닝된 제1 유전체 층에 그리고 상기 패터닝된 제1 유전체 층의 상부 표면을 따라 제1 금속화 패턴을 형성하는 단계 ― 상기 제1 금속화 패턴은 제1 전도성 피처들을 포함하고, 상기 제1 전도성 피처들 각각은 제1 전도성 비아 및 제1 전도성 라인을 포함하고, 상기 제1 전도성 비아는 상기 제1 유전체 층에 있고, 상기 제1 전도성 라인은 상기 제1 유전체 층의 상부 표면을 따르고 각각의 제1 전도성 비아에 전기적으로 커플링되고, 상기 제1 전도성 라인들 각각은 평면도에서 만곡되고 코너들이 없음 ―;
상기 패터닝된 제1 유전체 층 및 상기 제1 금속화 패턴 위에 제2 유전체 층을 형성하는 단계;
상기 제2 유전체 층을 패터닝하는 단계; 및
패터닝된 제2 유전체 층에 제2 금속화 패턴을 형성하는 단계 ― 상기 제2 금속화 패턴은 상기 제2 유전체 층 내의 제2 전도성 비아들을 포함하고, 상기 제2 전도성 비아들 각각은 상기 제1 전도성 피처들의 각각의 제1 전도성 라인에 전기적으로 커플링됨 ―
를 포함하는, 방법.In the method,
forming a first dielectric layer over the substrate;
patterning the first dielectric layer;
forming a first metallization pattern in the patterned first dielectric layer and along a top surface of the patterned first dielectric layer, the first metallization pattern comprising first conductive features, the first conductive features each of them includes a first conductive via and a first conductive line, the first conductive via being in the first dielectric layer, the first conductive line being along a top surface of the first dielectric layer and the respective first conductive via being in the first dielectric layer. electrically coupled to a conductive via, each of the first conductive lines being curved in plan view and free of corners;
forming a second dielectric layer over the patterned first dielectric layer and the first metallization pattern;
patterning the second dielectric layer; and
forming a second metallization pattern in the patterned second dielectric layer, the second metallization pattern comprising second conductive vias in the second dielectric layer, each of the second conductive vias comprising the first conductive via electrically coupled to a first conductive line of each of the features;
A method comprising
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- 2021-02-04 KR KR1020210016369A patent/KR102473590B1/en active IP Right Grant
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