KR20210128560A - 표시 장치 - Google Patents

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KR20210128560A
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capacitor
hole
line
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박준현
정민재
정준기
조재형
최선영
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삼성디스플레이 주식회사
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Abstract

본 발명의 일 실시예는, 제1방향으로 연장된 스캔라인, 제1방향과 교차하는 제2방향으로 연장된 데이터라인 및 구동전압라인, 구동전압라인에 전기적으로 연결되며 제1게이트전극 및 제1반도체층을 포함하는 제1트랜지스터, 데이터라인 및 스캔라인에 연결되며 제2게이트전극 및 제2반도체층을 포함하는 제2트랜지스터, 제1트랜지스터와 전기적으로 연결되며 제1축전판 및 제2축전판을 포함하는 제1커패시터. 및 제1트랜지스터에 전기적으로 연결된 제3축전판 및 제2트랜지스터에 전기적으로 연결된 제4축전판을 포함하는 제2커패시터를 포함하며, 제2축전판은 제1축전판과 중첩하는 제1홀을 포함하고, 제4축전판은 제3축전판과 중첩하는 제2홀을 포함하되, 제2홀의 사이즈는 제1홀의 사이즈와 다른, 표시 장치를 개시한다.

Description

표시 장치{Display device}
본 발명의 실시예들은 표시 장치에 관한 것이다.
일반적으로 표시 장치는 표시요소 및 표시요소에 인가되는 전기적 신호를 제어하기 위한 전자요소들을 포함한다. 전자요소들은 트랜지스터들 및 커패시터들을 포함할 수 있다.
표시 장치를 구비한 다양한 전자 장치의 개발에 따라, 고속 구동에 적합한, 및/또는 고품질의 이미지를 제공할 수 있는 화소회로의 개발이 요구되고 있다.
본 발명은 상기와 같은 문제점을 포함하여 여러 문제점들을 해결하기 위한 것으로서, 고속 구동, 예컨대, 120Hz이상의 고속 구동에 적절한 화소회로를 포함한 표시 장치를 제공할 수 있다. 그리고/또는 고속 구동시 휘도 변화에 따른 얼룩 발생을 최소화함으로써 고품질의 이미지를 표시하는 표시 장치를 제공할 수 있다.
전술한 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 일 실시예는, 제1방향으로 연장된 스캔라인; 상기 제1방향과 교차하는 제2방향으로 연장된 데이터라인 및 구동전압라인; 상기 구동전압라인에 전기적으로 연결되며, 제1게이트전극 및 제1반도체층을 포함하는 제1트랜지스터; 상기 데이터라인 및 상기 스캔라인에 연결되며, 제2게이트전극 및 제2반도체층을 포함하는 제2트랜지스터; 상기 제1트랜지스터와 전기적으로 연결되며, 제1축전판 및 제2축전판을 포함하는 제1커패시터; 및 상기 제1트랜지스터에 전기적으로 연결된 제3축전판, 및 상기 제2트랜지스터에 전기적으로 연결된 제4축전판을 포함하는 제2커패시터; 를 포함하며, 상기 제2축전판은 상기 제1축전판과 중첩하는 제1홀을 포함하고, 상기 제4축전판은 상기 제3축전판과 중첩하는 제2홀을 포함하되, 상기 제2홀의 사이즈는 상기 제1홀의 사이즈와 다른, 표시 장치를 개시한다.
상기 제2홀의 사이즈는 상기 제1홀의 사이즈 보다 클 수 있다.
상기 제3축전판은 고립된 패턴(isolated pattern)을 포함할 수 있다.
상기 제3축전판 및 상기 제1트랜지스터를 연결하는 제1연결라인을 더 포함하고, 상기 제1연결라인은 상기 제2홀을 통해 상기 제3축전판에 접속될 수 있다.
상기 제3축전판은 상기 제1반도체층의 소스영역 또는 드레인영역 중 하나에 전기적으로 연결되고, 상기 제4축전판은 상기 제2반도체층의 소스영역 또는 드레인영역 중 하나에 전기적으로 연결될 수 있다.
상기 제4축전판은 고립된 패턴(isolated pattern)을 포함할 수 있다.
상기 제4축전판 및 제2트랜지스터를 연결하는 제2연결라인을 더 포함할 수 있다.
상기 제1축전판은 고립된 패턴(isolated pattern)을 포함할 수 있다.
상기 제1커패시터와 전기적으로 연결된 제3트랜지스터; 및 상기 제1커패시터 및 상기 제3트랜지스터를 전기적으로 연결하는 제3연결라인;을 더 포함할 수 있다.
상기 제3연결라인은, 상기 제1홀을 통해 상기 제1축전판에 접속될 수 있다.
상기 제1축전판은 상기 제1트랜지스터의 상기 제1게이트전극을 포함할 수 있다.
상기 제2커패시터 및 상기 제2트랜지스터와 전기적으로 연결된 제4트랜지스터; 및 상기 제2방향을 따라 연장되며, 상기 제4트랜지스터와 전기적으로 연결된 기준전압라인;을 더 포함할 수 있다.
본 발명의 다른 측면은, 제1방향으로 연장된 스캔라인; 상기 제1방향과 교차하는 제2방향으로 연장된 데이터라인 및 구동전압라인; 상기 구동전압라인에 전기적으로 연결되며, 제1게이트전극 및 제1반도체층을 포함하는 제1트랜지스터; 상기 제1트랜지스터와 전기적으로 연결되며, 제1축전판 및 제2축전판을 포함하는 제1커패시터; 상기 데이터라인 및 상기 스캔라인에 연결되며, 제2게이트전극 및 제2반도체층을 포함하는 제2트랜지스터; 및 상기 제1트랜지스터 및 상기 제2트랜지스터와 전기적으로 연결되며, 제3축전판 및 제4축전판을 포함하는 제2커패시터;를 포함하며, 상기 제1커패시터 및 상기 제2커패시터는 평면상에서 서로 이격되고 상기 제2축전판은 상기 제1축전판과 중첩하는 제1홀을 포함하고, 상기 제4축전판은 상기 제3축전판과 중첩하는 제2홀을 포함하되, 상기 제2홀의 사이즈는 상기 제1홀의 사이즈와 다른, 표시 장치를 개시한다.
상기 제2홀의 사이즈는 상기 제1홀의 사이즈 보다 클 수 있다.
상기 제3축전판은 상기 제1반도체층의 소스영역 또는 드레인영역 중 하나에 전기적으로 연결되고, 상기 제4축전판은 상기 제2반도체층의 소스영역 또는 드레인영역 중 하나에 전기적으로 연결될 수 있다.
상기 제2커패시터 및 상기 제1트랜지스터를 연결하는 제1연결라인을 더 포함하고, 상기 제1연결라인은 상기 제2홀을 통해 상기 제3축전판에 접속될 수 있다.
상기 제3축전판은 고립된 패턴(isolated pattern)을 포함할 수 있다.
상기 제2커패시터의 상기 제4축전판과 상기 제2트랜지스터를 연결하는 제2연결라인을 더 포함할 수 있다.
상기 제1커패시터와 전기적으로 연결된 제3트랜지스터; 및 상기 제1커패시터 및 상기 제3트랜지스터를 연결하는 제3연결라인을 더 포함하고, 상기 제3연결라인은 상기 제1홀을 통해 상기 제1축전판에 접속될 수 있다.
상기 제1축전판은 고립된 패턴(isolated pattern)을 포함할 수 있다.
상기 제1축전판은 상기 제1게이트전극을 포함할 수 있다.
상기 제2커패시터 및 상기 제2트랜지스터와 전기적으로 연결된 제4트랜지스터; 및 상기 제2방향을 따라 연장되며, 상기 제4트랜지스터와 전기적으로 연결된 기준전압라인을 더 포함할 수 있다.
전술한 것 외의 다른 측면, 특징, 이점이 이하의 도면, 특허청구범위 및 발명의 상세한 설명으로부터 명확해질 것이다.
본 발명의 실시예들에 관한 표시 장치는, 고속 구동에 적합한 화소회로를 제공할 수 있고, 복수개의 커패시터가 존재하는 화소회로에서 커패시터들의 공정 산포에 의한 휘도 변화를 효과적으로 제어할 수 있으며, 따라서 표시 고품질의 표시 장치를 제공할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 나타낸 면도이다.
도 2는 본 발명의 일 실시예에 따른 표시 장치의 표시요소에 전기적으로 연결된 화소회로의 등가 회로도이다.
도 3은 본 발명의 일 실시예에 따른 표시 장치의 화소회로에 인가되는 신호들을 예시적으로 보여주는 타이밍도이다.
도 4는 도 2의 화소회로의 트랜지스터들 및 커패시터들의 위치를 개략적으로 나타낸 평면도이다.
도 5 내지 도 8 각각은 도 4의 화소회로의 제조 공정에 따른 적층 구조를 나타낸 평면도이다.
도 9는 본 발명의 일 실시예에 따른 표시 장치의 단면도이다.
도 10은 본 발명의 일 실시예에 따른 표시 장치의 단면도이다.
도 11은 본 발명의 제1홀과 제2홀 사이즈에 따른 데이터 전달의 차이를 보여주는 그래프이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다. 도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
이하의 실시예에서, 막, 영역, 구성 요소 등이 연결되었다고 할 때, 막, 영역, 구성 요소들이 직접적으로 연결된 경우뿐만 아니라 막, 영역, 구성요소들 중간에 다른 막, 영역, 구성 요소들이 개재되어 간접적으로 연결된 경우도 포함한다. 예컨대, 본 명세서에서 막, 영역, 구성 요소 등이 전기적으로 연결되었다고 할 때, 막, 영역, 구성 요소 등이 직접 전기적으로 연결된 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 간접적으로 전기적 연결된 경우도 포함한다.
이하의 실시예에서, x축, y축 및 z축은 직교 좌표계 상의 세 축으로 한정되지 않고, 이를 포함하는 넓은 의미로 해석될 수 있다. 예를 들어, x축, y축 및 z축은 서로 직교할 수도 있지만, 서로 직교하지 않는 서로 다른 방향을 지칭할 수도 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 나타낸 면도이다.
도 1을 참조하면, 표시 장치(1)는 표시영역(DA)과 표시영역(DA) 주변의 비표시영역(NDA)을 포함할 수 있다. 표시영역(DA)은 화소(P)들에서 방출되는 빛을 이용하여 소정의 이미지를 제공할 수 있다. 화소(P)들은 각각 소정의 빛(예컨대, 적색, 녹색, 청색의 빛)을 방출하는 표시요소를 포함할 수 있다.
비표시영역(NDA)은 화소들이 배치되지 않는 영역으로서, 표시영역(DA)과 인접하게 배치되며, 표시영역(DA)을 전체적으로 둘러쌀 수 있다. 일 실시예로, 표시영역(DA)은 ±y방향으로의 길이가 직사각형의 형상일 수 있다. 또는, 표시영역(DA)은 ±x방향으로의 길이가 긴 장방형이거나, 정사각형 등의 다각형의 형상을 가지거나, 타원 또는 원형일 수 있다.
도 2는 본 발명의 일 실시예에 따른 표시 장치의 표시요소에 전기적으로 연결된 화소회로의 등가 회로도이다.
도 2를 참조하면, 표시요소, 예컨대 발광다이오드(LED)는 화소회로(PC)와 전기적으로 연결되며, 화소회로(PC)는 복수의 트랜지스터들 및 커패시터들을 포함할 수 있다.
화소회로(PC)는 제1 내지 제8트랜지스터(T1, T2, T3, T4, T5, T6, T7, T8), 제1커패시터(Cst), 및 제2커패시터(Cpr)를 포함할 수 있다.
제1트랜지스터(T1)는 구동 트랜지스터일 수 있다. 제1트랜지스터(T1)의 게이트전극(이하, 제1게이트전극이라 함)은 제1커패시터(Cst)의 제1축전판에 연결되고, 제1트랜지스터(T1)의 제1전극은 제5트랜지스터(T5)를 경유하여 구동전원전압(ELVDD)을 공급하는 구동전압라인(VDL)에 연결되고, 제2전극은 제6트랜지스터(T6)를 경유하여 발광다이오드(LED)의 화소전극(예컨대, 애노드)에 연결될 수 있다. 제1트랜지스터(T1)의 제1전극 및 제2전극 중 하나는 제1트랜지스터(T1)의 소스전극이고 다른 하나는 드레인전극일 수 있다. 제1트랜지스터(T1)는 제1게이트전극과 제1전극 사이의 전압 및 제1트랜지스터(T1)의 문턱전압에 기초하여 크기가 결정되는 구동전류를 생성할 수 있다.
제1커패시터(Cst)는 제1트랜지스터(T1)의 제1게이트전극에 연결되는 제1축전판 및 구동전압라인(VDL)에 연결되는 제2축전판을 갖는다. 제1커패시터(Cst)는 제1트랜지스터(T1)에서 생성되는 구동전류의 크기를 결정하는 전압을 저장할 수 있다.
제2트랜지스터(T2)는 스위칭 트랜지스터일 수 있다. 제2트랜지스터(T2)의 게이트전극(이하, 제2게이트전극이라 함)은 스캔라인(SL)에 연결되고, 제2트랜지스터(T2)의 제1전극은 데이터라인(DL)에 연결되며, 제2트랜지스터(T2)의 제2전극은 제1노드(N1)에 연결될 수 있다. 제2트랜지스터(T2)의 제1전극 및 제2전극 중 하나는 제2트랜지스터(T2)의 소스전극이고 다른 하나는 드레인전극일 수 있다. 제2트랜지스터(T2)는 스캔신호(GW)에 응답하여 데이터 전압(Vdata)을 제1노드(N1)에 전달할 수 있다.
제3트랜지스터(T3)의 게이트전극(이하, 제3게이트전극이라 함)은 제1제어라인(GCL)에 연결될 수 있다. 제3트랜지스터(T3)의 제1전극은 제1트랜지스터(T1)의 제1게이트전극, 및/또는 제1커패시터(Cst)의 제1축전판에 연결될 수 있고, 제3트랜지스터(T3)의 제2전극은 제2노드(N2)에 연결될 수 있다. 제3트랜지스터(T3)의 제1전극 및 제2전극 중 하나는 제3트랜지스터(T3)의 소스전극이고 다른 하나는 드레인전극일 수 있다. 제3트랜지스터(T3)는 제1제어신호(GC)에 응답하여 제1트랜지스터(T1)는 제1게이트전극과 제2전극을 서로 연결하여 제1트랜지스터(T1)를 다이오드-연결(diode-connection)할 수 있다.
제4트랜지스터(T4)의 게이트전극(이하, 제4게이트전극이라 함)은 제2제어라인(EBL1)에 연결될 수 있다. 제4트랜지스터(T4)의 제1전극은 기준전압라인(VRL)에 연결되고, 제4트랜지스터(T4)의 제2전극은 제1노드(N1)에 연결될 수 있다. 제4트랜지스터(T4)의 제1전극 및 제2전극 중 하나는 제4트랜지스터(T4)의 소스전극이고 다른 하나는 드레인전극일 수 있다. 제4트랜지스터(T4)는 제2제어신호(EB1)에 응답하여 기준전압(Vref)을 제1노드(N1)에 인가할 수 있다.
제2커패시터(Cpr)는 제1노드(N1)에 제1축전판 및 제2노드(N2)에 연결되는 제2축전판을 갖는다. 제2커패시터(Cpr)는 보상 구간에 제1트랜지스터(T1)의 문턱전압에 대응하는 전압을 저장하고, 데이터 기입 구간에 전하 공유 방식으로 데이터 전압에 대응하는 전압을 제1커패시터(Cst)에 전달할 수 있다.
제5트랜지스터(T5)의 게이트전극(이하, 제5게이트전극이라 함)은 제3제어라인(EML1)에 연결될 수 있다. 제5트랜지스터(T5)의 제1전극은 구동전압라인(VDL)에 연결되고, 제5트랜지스터(T5)의 제2전극은 제1트랜지스터(T1)의 제1전극에 연결될 수 있다. 제5트랜지스터(T5)의 제1전극 및 제2전극 중 하나는 제5트랜지스터(T5)의 소스전극이고 다른 하나는 드레인전극일 수 있다. 제5트랜지스터(T5)는 제3제어신호(EM1)에 응답하여 구동전압라인(VDL)과 제1트랜지스터(T1)의 제1전극을 서로 연결할 수 있다.
제6트랜지스터(T6)의 게이트전극(이하, 제6게이트전극이라 함)은 제4제어라인(EML2)에 연결될 수 있다. 제6트랜지스터(T6)의 제1전극은 제2노드(N2)에 연결되고, 제6트랜지스터(T6)의 제2전극은 발광다이오드(LED)에 연결될 수 있다. 제6트랜지스터(T6)의 제1전극 및 제2전극 중 하나는 제6트랜지스터(T6)의 소스전극이고 다른 하나는 드레인전극일 수 있다. 제6트랜지스터(T6)는 제4제어신호(EM2)에 응답하여 제1트랜지스터(T1)의 제2전극과 발광다이오드(LED)를 서로 연결할 수 있다.
제7트랜지스터(T7)의 게이트전극(이하, 제7게이트전극이라 함)은 제2제어라인(EBL1)에 연결될 수 있다. 제7트랜지스터(T7)의 제1전극은 초기화전압라인(VIL)에 연결되고, 제7트랜지스터(T7)의 제2전극은 발광다이오드(LED), 예컨대 발광다이오드(LED)의 화소전극(예, 애노드)에 연결될 수 있다. 제7트랜지스터(T7)의 제1전극 및 제2전극 중 하나는 제7트랜지스터(T7)의 소스전극이고 다른 하나는 드레인전극일 수 있다. 제7트랜지스터(T7)는 제2제어신호(EB1)에 응답하여 초기화전압(Vint)을 발광다이오드(LED)의 애노드에 인가할 수 있다.
제8트랜지스터(T8)의 게이트전극(이하, 제8게이트전극이라 함)은 제5제어라인(EBL2)에 연결될 수 있다. 제8트랜지스터(T8)의 제1전극은 제4제어라인(EML2)에 연결될 수 있고, 제8트랜지스터(T8)의 제2전극은 제2노드(N2)에 연결될 수 있다. 제8트랜지스터(T8)는 제5제어신호(EB2)에 응답하여 제4제어라인(EML2)을 제2노드(N2)에 연결하여 제4제어신호(EM2)를 제2노드(N2)에 인가할 수 있다.
도 3은 본 발명의 일 실시예에 따른 표시 장치의 화소회로에 인가되는 신호들을 예시적으로 보여주는 타이밍도이다.
도 3을 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 각 프레임이 문턱 전압 보상 동작을 수행하는 보상 구간 및 데이터 신호를 기입하는 데이터 기입 구간을 포함하되, 전술한 보상 구간 및 데이터 기입 구간이 각각 별개로 존재할 수 있다. 보상 구간과 데이터 기입 구간이 동일한 경우, 즉 화소에 구동 트랜지스터의 문턱 전압을 보상하면서 데이터 전압을 기입하는 경우(비교예), 문턱 전압을 완전히 보상하기 위해 상당한 시간이 필요하다. 반면, 본 실시예에서는 모든 화소의 구동 트랜지스터의 문턱 전압을 동시에 보상하는 보상 구간 후에 각 화소에 데이터 전압을 기입하는 데이터 기입 구간이 존재하기 때문에, 보상 시간을 충분히 확보할 수 있고, 데이터 기입 시간을 짧게 설정할 수 있다. 따라서 본 실시예에 따른 표시 장치는 고속 구동에 보다 유리할 수 있다.
초기화 구간(TP1)에서, 제4제어라인(EML2, 도 2)으로 공급되는 제4제어신호(EM2)가 로우 레벨 전압을 유지하므로, 제6트랜지스터(T6)는 턴 온된 상태이다. 제1제어라인(GCL, 도 2)으로 공급되는 제1제어신호(GC) 및 제2제어라인(EBL1, 도 2)으로 공급되는 제2제어신호(EB1)가 하이 레벨 전압에서 로우 레벨 전압으로 변경되면서, 제3트랜지스터(T3) 및 제4 및 제7트랜지스터(T4, T7)는 턴 온된다.
초기화전압(Vint)은 제7트랜지스터(T7)를 통해 제4노드(N4)에 전달되고, 제4노드(N4)에 연결된 발광다이오드(LED)의 화소전극(애노드)은 초기화전압(Vint)으로 초기화될 수 있다. 초기화전압(Vint)은 제6트랜지스터(T6)를 통해 제2노드(N2)에 전달되고, 다시 제3트랜지스터(T3)를 통해 제3노드(N3)에 전달된다. 제1트랜지스터(T1)의 제1게이트전극은 초기화전압(Vint)으로 초기화될 수 있으며, 제1커패시터(Cst)는 구동전원전압(ELVDD)과 초기화전압(Vint)으로 초기화될 수 있다. 기준전압(Vref)은 제4트랜지스터(T4)를 통해 제1노드(N1)에 전달될 수 있다. 제2커패시터(Cpr)는 기준전압(Vref)과 초기화전압(Vint)으로 초기화될 수 있다.
보상 구간(TP2)에서, 제3제어라인(EML1)으로 공급되는 제3제어신호(EM1)가 하이 레벨 전압에서 로우 레벨 전압으로 변경되면서, 제5트랜지스터(T5)는 턴 온된다. 제4제어신호(EM2)는 로우 레벨 전압에서 하이 레벨 전압으로 변경되고, 제6트랜지스터(T6)는 턴 오프된다.
구동전원전압(ELVDD)은 제5트랜지스터(T5)를 통해 제1트랜지스터(T1)에 전달되고, 제1커패시터(Cst)는 제1트랜지스터의 문턱 전압(Vth)을 저장할 수 있다. 제2기간인 보상 구간(TP)에서, 제1노드(N1)에는 제4트랜지스터(T4)를 통해 초기화전압(Vint)이 계속 인가되고, 제2커패시터(Cpr)는 Vref-(ELVDD-Vth)에 해당하는 전압을 저장할 수 있다.
데이터 기입 구간(또는 제3구간, TP3)에서, 스캔라인(SL)으로 공급되는 스캔신호(GW)가 하이 레벨 전압에서 로우 레벨 전압으로 변경되면서 제2트랜지스터(T2)가 턴 온되고, 데이터라인(DL)을 통해 공급되는 데이터 전압(Vdata)이 제1노드(N1)에 전달된다. 제3제어신호(EM1)가 로우 레벨 전압에서 하이 레벨 전압으로 변경되면서 제5트랜지스터(T5)는 턴 오프되고, 제2제어신호(EB1)가 로우 레벨 전압에서 하이 레벨 전압으로 변경되면서 제4 및 제7트랜지스터(T4, T7)는 턴 오프된다.
제2트랜지스터(T2) 및 제2커패시터(Cpr)를 통해 데이터 전압(Vdata)은 제1노드(N1)에 전달되고, 제1커패시터(Cst)에는 제1커패시터(Cst) 및 제2커패시터(Cpr)의 전하 공유에 의해 데이터 전압(Vdata)에 대응하는 전압이 기입될 수 있다. 예컨대, 제2노드(N2)에는 ELVDD-Vth+CCpr/(CCst+CCpr)*(Vdata- Vref)에 해당하는 전압이 전달될 수 있으며, 제1커패시터(Cst)에는 구동전원전압(ELVDD)과 전술한 제2노드(N2)의 전압 차이에 해당하는 전압이 저장될 수 있다. 여기서, CCst는 제1커패시터(Cst)의 커패시턴스이고, CCpr는 제2커패시터(Cpr)의 커패시턴스이다.
제1트랜지스터(T1)의 온 바이어스(on bias) 구간(또는, 제4구간, TP4)에서, 스캔신호(GW)가 로우 레벨 전압에서 하이 레벨 전압으로 변경되면서 제2트랜지스터(T2)가 턴 오프된다. 제1제어신호(GC)는 로우 레벨 전압에서 하이 레벨 전압으로 변경되면서 제3트랜지스터(T3)는 턴 오프 되고, 제5제어라인(EBL2, 도 2)으로 전달되는 제5제어신호(EB2)는 하이 레벨 전압에서 로우 레벨 전압으로 변경되면서 제8트랜지스터(T8)가 턴 온되어, 제4제어라인(EML2)으로 공급되는 제4제어신호(EM2)가 제2노드(N2)에 전달된다.
하이 레벨 전압의 제4제어신호(EM2)가 제8트랜지스터(T8)를 통해 제2노드(N2), 즉, 제1트랜지스터(T1)의 제2전극으로 전달되면서, 제1트랜지스터(T1)의 제1게이트전극의 전압은 상대적으로 낮아지게 되고, 제1트랜지스터(T1)가 완전히(fully) 턴 온된다. 바꾸어 말하면, 제1트랜지스터(T1)가 발광 구간(TP6)에 구동전류를 생성하기 전에 제1트랜지스터(T1)의 온 바이어스(on bias) 구간(TP4)에 강제로 턴 온됨으로써, 제1트랜지스터(T1)가 이전 프레임에 출력했던 구동전류의 크기가 현재 프레임에 출력하는 구동전류의 크기에 영향을 주는 제1트랜지스터(T1)의 히스테리시스 특성이 제거될 수 있다. 화소들의 제1트랜지스터(T1)의 히스테리시스 편차가 보상될 수 있다.
제1트랜지스터(T1)의 오프 바이어스(off bias) 구간(또는, 제5구간 TP5)에서, 제4제어신호(EM2)가 하이 레벨 전압에서 로우 레벨 전압으로 변경되면서 제6트랜지스터(T6)가 턴 온된다.
로우 레벨 전압의 제4제어신호(EM2)는 제8트랜지스터(T8) 및 제6트랜지스터(T6)를 통해 각각 제1노드(N1) 및 제4노드(N4)에 전달되고, 발광 구간(TP6) 이전에 제1노드(N1)에 연결된 제1트랜지스터(T1)의 제2전극 및 발광다이오드(LED)의 화소전극(예, 애노드)이 로우 레벨 전압으로 초기화될 수 있다.
제1트랜지스터(T1)의 제2전극에 로우 레벨 전압이 인가되면서, 제1트랜지스터(T1)의 제1게이트전극의 전압은 상대적으로 높아지게 되고, 제1트랜지스터(T1)가 완전히(fully) 턴 오프된다. 제1트랜지스터(T1)는 발광 구간(TP6) 전에 제4구간(TP4)에 완전히(fully) 턴 온되었다가 제5구간(TP5)에 완전히(fully) 턴 오프됨으로써, 제1트랜지스터(T1)의 히스테리시스 편차가 추가로 감소될 수 있다.
또한, 발광 구간(TP6) 직전에 발광다이오드(LED)의 화소전극(예, 애노드)에 로우 레벨 전압을 인가함으로써, 풀 블랙(full black)에 대응하는 데이터 전압이 화소에 인가된 경우에 발광 구간(TP6) 동안 발광다이오드(LED)가 미세하게 발광하는 현상이 방지될 수 있다.
발광 구간(TP6)에서, 제5제어신호(EB2)가 로우 레벨 전압에서 하이 레벨 전압으로 변경되면서 제8트랜지스터(T8)는 턴 오프된다. 제3제어신호(EM1)가 하이 레벨 전압에서 로우 레벨 전압으로 변경되면서 제5트랜지스터(T5)가 턴 온되며, 스토리지 커패시터인 제1커패시터(Cst)에 저장된 전압에 기초하여 제1트랜지스터(T1)를 통해 발광다이오드(LED)로 구동전류가 흐를 수 있다.
제3구간(TP3)에 제1커패시터(Cst)에 Vth+CCpr/(CCst+CCpr)*(Vref-Vdata)에 해당하는 전압이 저장되므로, 제1트랜지스터(T1)는 문턱전압(Vth)의 크기와 관계하지 않는 구동전류를 출력할 수 있다. 예컨대, 구동전류는 {CCpr/(CCst+CCpr)*(Vref-Vdata)}2 에 비례하는 크기를 가질 수 있다.
도 4는 도 2의 화소회로의 트랜지스터들 및 커패시터들의 위치를 개략적으로 나타낸 평면도로서, 그 상하좌우 방향을 따라 동일 또는 유사한 구성의 화소회로들이 배치될 수 있다. 예컨대, 화소회로들이 ±x방향 및 ±y방향을 따라 매트릭스 형태로 배열될 수 있으며, 매트릭스 형태로 배열된 화소회로들 중 하나의 화소회로는 도 4에 도시된 바와 같은 구조를 가질 수 있다.
도 5 내지 도 8 각각은 도 4의 화소회로의 제조 공정에 따른 적층 구조를 나타낸 평면도로서, 도 5는 반도체층들 및 게이트전극들이 형성되는 제조 공정에 따른 평면도이고, 도 6은 도 5의 층상 구조 상에 형성되는 축전판들 및 가로전원라인을 나타낸 평면도이며, 도 7은 도 6의 층상 구조 상에 형성된 연결라인들 및 제1방향(예, x방향)으로 연장된 라인들을 나타낸 평면도이며, 도 8은 도 7의 층상 구조 상에 형성된 제2방향(예, y방향)으로 연장된 라인들을 나타낸 평면도이다.
도 5 내지 도 8의 제조 공정에 따라 적층된 층상 구조들 사이에는 적어도 하나의 절연층이 개재될 수 있다. 예컨대, 도 5에 도시된 제1 내지 제8반도체층(A1, A2, A3, A4, A5, A6, A7, A8) 및 제1 내지 제8게이트전극(G1, G2, G3, G4, G5, G6, G7, G8) 사이에는 게이트절연층이 개재될 수 있다. 도 5의 제조 공정과 도 6의 제조 공정 사이에는 제1층간 절연층을 형성하는 공정이 더 추가되고, 도 6의 제조 공정과 도 7의 제조 공정 사이에는 제2층간 절연층을 형성하는 공정이 추가될 수 있다. 그리고, 도 7의 제조 공정과 도 8의 제조 공정 사이에는 제1평탄화절연층을 형성하는 공정이 더 추가될 수 있다. 전술한 절연층들(예, 게이트절연층, 제1층간 절연층, 제2층간 절연층, 및 평탄화 절연층)에는 각각 콘택홀(들)이 형성되어 있으며, 해당 콘택홀(들)을 통해 도 5 내지 도 8의 층상 구조들이 서로 전기적으로 연결될 수 있다.
도 4를 참조하면, 화소회로는 스캔신호(GW, 도 3)를 제공하는 스캔라인(SL), 제1제어신호(GC, 도 3)를 제공하는 제1제어라인(GCL), 제2제어신호(EB1, 도 3)를 제공하는 제2제어라인(EBL1), 제3제어신호(EM1, 도 3)를 제공하는 제3제어라인(EML1), 제4제어신호(EM2, 도 3)를 제공하는 제4제어라인(EML2), 제5제어신호(EB2, 도 3)를 제공하는 제5제어라인(EBL2), 및 초기화전압(Vint, 도 3)을 제공하는 초기화전압라인(VIL)을 포함할 수 있다.
스캔라인(SL), 제1제어라인(GCL), 제2제어라인(EBL1), 제3제어라인(EML1), 제4제어라인(EML2), 제5제어라인(EBL2), 및 초기화전압라인(VIL)은 제1방향(예, x방향)으로 연장될 수 있다. 일부 실시예로, 스캔라인(SL), 제2제어라인(EBL1), 초기화전압라인(VIL), 제3제어라인(EML1), 제1제어라인(GCL), 제5제어라인(EBL2), 및 제4제어라인(EML2)은, 제2방향(예, y방향)을 따라 순차적으로 배열될 수 있다.
화소회로는 데이터신호에 해당하는 데이터 전압(Vdata, 도 3)을 제공하는 데이터라인(DL), 구동전원전압(ELVDD, 도 3)을 제공하는 구동전압라인(VDL), 및 기준전압(Vref, 도 3)을 제공하는 기준전압라인(VRL)을 포함할 수 있다.
데이터라인(DL), 구동전압라인(VDL), 및 기준전압라인(VRL)은 제2방향(예, y방향)을 따라 연장될 수 있다. 일부 실시예에서, 데이터라인(DL), 구동전압라인(VDL), 및 기준전압라인(VRL)은 제1방향(예, x방향)을 따라 순차적으로 배열될 수 있다.
제1 내지 제8트랜지스터(T1, T2, T3, T4, T5, T6, T7, T8)는 반도체층을 따라 형성될 수 있으며, 반도체층은 다양한 형상으로 굴곡질 수 있다. 반도체층은 제1트랜지스터(T1)에 대응하는 제1반도체층(A1), 제2트랜지스터(T2)에 대응하는 제2반도체층(A2), 제3트랜지스터(T3)에 대응하는 제3반도체층(A3), 제4트랜지스터(T4)에 대응하는 제4반도체층(A4), 제5트랜지스터(T5)에 대응하는 제5반도체층(A5), 제6트랜지스터(T6)에 대응하는 제6반도체층(A6), 제7트랜지스터(T7)에 대응하는 제7반도체층(A7), 및 제8트랜지스터(T8)에 대응하는 제8반도체층(A8)을 포함할 수 있다.
도 4 및 도 5를 참조하면, 제1반도체층(A1)은 제1게이트전극(G1)에 중첩하는 제1채널영역, 및 제1채널영역의 양 옆에 배치된 제1 및 제2고농도불순물영역(B1, C1)을 포함할 수 있다. 제2반도체층(A2)은 제2게이트전극(G2)에 중첩하는 제2채널영역, 및 제2채널영역의 양 옆에 배치된 제1 및 제2고농도불순물영역(B2, C2)을 포함할 수 있다. 제3반도체층(A3)은 제3게이트전극(G3)에 중첩하는 제3채널영역, 및 제3채널영역의 양 옆에 배치된 제1 및 제2고농도불순물영역(B3, C3)을 포함할 수 있다. 제4반도체층(A4)은 제4게이트전극(G4)에 중첩하는 제4채널영역, 및 제4채널영역의 양 옆에 배치된 제1 및 제2고농도불순물영역(B4, C4)을 포함할 수 있다. 제5반도체층(A5)은 제5게이트전극(G5)에 중첩하는 제5채널영역, 및 제5채널영역의 양 옆에 배치된 제1 및 제2고농도불순물영역(B5, C5)을 포함할 수 있다. 제6반도체층(A6)은 제6게이트전극(G6)에 중첩하는 제6채널영역, 및 제6채널영역의 양 옆에 배치된 제1 및 제2고농도불순물영역(B6, C6)을 포함할 수 있다. 제7반도체층(A7)은 제7게이트전극(G7)에 중첩하는 제7채널영역, 및 제7채널영역의 양 옆에 배치된 제1 및 제2고농도불순물영역(B7, C7)을 포함할 수 있다. 제8반도체층(A8)은 제8게이트전극(G8)에 중첩하는 제8채널영역, 및 제8채널영역의 양 옆에 배치된 제1 및 제2고농도불순물영역(B8, C8)을 포함할 수 있다.
제1 내지 제8반도체층(A1, A2, A3, A4, A5, A6, A7, A8) 중 일부는 서로 연결될 수 있다. 예컨대, 도 5에 도시된 바와 같이, 제2반도체층(A2)과 제4반도체층(A4)이 서로 연결되어 일체로 형성될 수 있고, 제1반도체층(A1), 제3반도체층(A3), 제5반도체층(A5), 제6반도체층(A6), 제7반도체층(A7), 및 제8반도체층(A8)이 서로 연결되어 일체로 형성될 수 있다.
제1 내지 제8반도체층(A1, A2, A3, A4, A5, A6, A7, A8)은 폴리실리콘을 포함할 수 있다. 전술한 바와 같이 제1 내지 제8반도체층(A1, A2, A3, A4, A5, A6, A7, A8)은 각각의 채널영역, 및 각 채널영역 양 옆의 불순물이 도핑된 고농도불순물영역들을 포함한다. 제1 및 제2고농도불순물영역들은 채널영역 보다 고농도의 불순물을 포함하는 영역으로서, 제1 및 제2고농도불순물영역 중 하나는 소스영역이고 제1 및 제2고농도불순물영역 중 다른 하나는 드레인영역일 수 있다. 소스영역 및 드레인영역은 각각 소스전극 및 드레인전극일 수 있다. 예컨대, 제1트랜지스터(T1)의 제1 및 제2고농도불순물영역(B1, C1)은 각각 소스영역(또는 소스전극) 및 드레인영역(또는 드레인전극)일 수 있다. 유사하게, 제2 내지 제8트랜지스터(T2, T3, T4, T5, T6, T7, T8) 각각의 제1 및 제2고농도불순물영역 중 하나는 소스영역(또는 소스 전극)이고 나머지는 드레인영역(또는 드레인 전극)일 수 있다. 불순물은 트랜지스터의 종류에 따라 달라지며, N형 불순물 또는 P형 불순물을 포함할 수 있다.
도 5에 도시된 제1 내지 제8반도체층(A1, A2, A3, A4, A5, A6, A7, A8) 중 이웃하는 반도체층들 사이의 부분들도 불순물로 도핑되어 트랜지스터들을 전기적으로 연결하는 일종의 배선의 역할을 할 수 있다.
제1커패시터(Cst)는 제1트랜지스터(T1)와 중첩하여 배치될 수 있다. 예컨대, 제1커패시터(Cst)는 도 4 및 도 5에 도시된 바와 같이, 고립된 패턴(또는 아일랜드 패턴)의 제1축전판(CSE1)을 포함할 수 있으며, 제1축전판(CSE1)은 제1트랜지스터(T1)의 제1채널영역과 중첩할 수 있다. 예컨대, 제1축전판(CSE1)은 제1게이트전극(G1)을 포함할 수 있다. 또는, 제1트랜지스터(T1)의 제1게이트전극(G1)이 제1축전판(CSE1)을 포함할 수 있다.
제1커패시터(Cst)는 도 4 및 도 6에 도시된 바와 같이, 제1축전판(CSE1)과 중첩하는 제2축전판(CSE2)을 포함할 수 있다. 제2축전판(CSE2)은 제1축전판(CSE1)과 중첩하며, 제1홀(CH1)을 포함할 수 있다. 제2축전판(CSE2)의 제1홀(CH1)은 제1축전판(CSE1)과 중첩할 수 있다. 제2축전판(CSE2)은 제1방향(예, x방향)따라 연장된 가로전원라인(HDL)의 일부일 수 있다. 예컨대, 가로전원라인(HDL)은 제1커패시터(Cst)의 제2축전판(CSE2)을 포함할 수 있다.
제2커패시터(Cpr)는 도 4의 평면상에서 제1커패시터(Cst)와 상호 이격될 수 있다. 제2커패시터(Cpr) 및 제1커패시터(Cst)는 제2방향(예, y방향)을 따라 배열될 수 있다. 예컨대, 제2커패시터(Cpr)는 제3제어라인(EML1) 및/또는 제5트랜지스터(T5)를 사이에 두고 제1커패시터(Cst)와 이격되어 배치될 수 있다. 제1커패시터(Cst)는 제3제어라인(EML1)과 제1제어라인(GCL) 사이에 배치되고, 제2커패시터(Cpr)는 제3제어라인(EML1)과 제2제어라인(EBL1)사이에 배치될 수 있다.
제2커패시터(Cpr)는 도 4 및 도 5에 도시된 바와 같이 고립된 패턴(또는 아일랜드 패턴)의 제3축전판(CPE1), 및 도 4 및 도 6에 도시된 바와 같이 고립된 패턴(또는 아일랜드 패턴)의 제4축전판(CPE2)을 포함할 수 있다. 제4축전판(CPE2)은 제3축전판(CPE1)과 중첩하며, 제2홀(CH2)을 포함할 수 있다. 제2홀(CH2)은 제3축전판(CPE1)과 중첩할 수 있다. 제2홀(CH2)의 사이즈(또는 폭)은 제1홀(CH1)의 사이즈(또는 폭)와 다를 수 있다. 예컨대, 제2홀(CH2)의 사이즈(또는 폭)은 제1홀(CH1)의 사이즈(또는 폭) 보다 클 수 있다.
도 5에 도시된 제1 내지 제8게이트전극(G1, G2, G3, G4, G5, G6, G7, G8), 제1축전판(CSE1), 및 제3축전판(CPE1)은, 동일한 물질을 포함할 수 있다. 제1 내지 제8게이트전극(G1, G2, G3, G4, G5, G6, G7, G8), 제1축전판(CSE1), 및 제3축전판(CPE1)은, 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크로뮴(Cr), 니켈(Ni), 칼슘(Ca), 몰리브데늄(Mo), 티타늄(Ti), 텅스텐(W), 및 구리(Cu)와 같은 저저항의 도전 물질을 포함할 수 있으며, 전술한 물질을 포함하는 단층 또는 다층 구조를 포함할 수 있다. 일 실시예로, 제3게이트전극(G3)은 도 5에 도시된 바와 같이 듀얼 게이트 전극일 수 있으나, 다른 실시예로 제3게이트전극(G3)은 싱글 게이트 전극일 수 있다.
도 6에 도시된 제2축전판(CSE2), 제4축전판(CPE2), 및 가로전원라인(HDL)은 동일한 물질을 포함할 수 있다. 제2축전판(CSE2), 제4축전판(CPE2), 및 가로전원라인(HDL)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크로뮴(Cr), 니켈(Ni), 칼슘(Ca), 몰리브데늄(Mo), 티타늄(Ti), 텅스텐(W), 및 구리(Cu)와 같은 금속을 포함할 수 있으며, 전술한 물질을 포함하는 단층 또는 다층 구조를 포함할 수 있다.
가로전원라인(HDL)은 제1방향(예, ±x방향)을 따라 연장될 수 있다. 예컨대, 제1방향을 따라 배열된 화소회로들의 가로전원라인(HDL)은 일체로 서로 연결될 수 있다. 가로전원라인(HDL)은 제3홀(CH3)을 포함할 수 있다. 제3홀(CH3)은 제6트랜지스터(T6)와 후술할 제4연결라인(CL4, 도 7)의 전기적 연결을 위한 구멍일 수 있다.
도 7을 참조하면, 도 6의 적층 구조 상에 스캔라인(SL), 제2제어라인(EBL1), 제3제어라인(EML1), 제1제어라인(GCL), 제5제어라인(EBL2), 및 제4제어라인(EML2)이 형성될 수 있다. 스캔라인(SL), 제2제어라인(EBL1), 제3제어라인(EML1), 제1제어라인(GCL), 제5제어라인(EBL2), 및 제4제어라인(EML2)은 각각 전극 또는 반도체층에 접속될 수 있다.
스캔라인(SL)은 제1콘택홀(CT1)을 통해 제2게이트전극(G2)에 접속될 수 있다. 제2제어라인(EBL1)은 제2콘택홀(CT2)을 통해 제4게이트전극(G4)에 접속될 수 있고, 제3콘택홀(CT3)을 통해 제7게이트전극(G7)에 접속될 수 있다. 초기화전압라인(VIL)은 제4콘택홀(CT4)을 통해 제7트랜지스터(T7, 도 4)의 제1 고농도불순물영역(B7)에 접속할 수 있다. 제3제어라인(EML1)은 제5콘택홀(CT5)을 통해 제5게이트전극(G5)에 접속할 수 있고, 제1제어라인(GCL)은 제6콘택홀(CT6)을 통해 제3게이트전극(G3)에 접속할 수 있다. 제5제어라인(EBL2)은 제7콘택홀(CT7)을 통해 제8게이트전극(G8)에 접속할 수 있다. 제4제어라인(EML2)은 제8콘택홀(CT8)을 통해 제6게이트전극(G6)에 접속하고 제9콘택홀(CT9)을 통해 제8트랜지스터(T8, 도 4)의 제1고농도불순물영역(B8)에 접속할 수 있다.
제1 내지 제7연결라인(CL1, CL2, CL3, CL4, CL5, CL6, CL7)은 도 7에 도시된 바와 같이 스캔라인(SL)등과 함께 형성될 수 있다.
제1연결라인(CL1)은 제1트랜지스터(T1, 도 4)의 제1게이트전극(G1) 및 제3트랜지스터(T3, 도 4)의 제1고농도불순물영역(B3)을 전기적으로 연결할 수 있다. 또는, 제1연결라인(CL1)은 제1커패시터(Cst, 도 4)의 제1축전판(CSE1) 및 제3트랜지스터(T3, 도 4)의 제1고농도불순물영역(B3)을 전기적으로 연결할 수 있다. 제1연결라인(CL1)의 일단은 제2축전판(CSE2)에 형성된 제1홀(CH1)을 통해 제1게이트전극(G1) 및/또는 제1축전판(CSE1)에 접속할 수 있다. 이와 관련하여, 도 7은 제1연결라인(CL1)의 일단이 제10콘택홀(CT10)을 통해 제1게이트전극(G1) 및/또는 제1축전판(CSE1)에 접속한 것을 도시하며, 제10콘택홀(CT10)은 제1홀(CH1)과 중첩할 수 있다. 제1연결라인(CL1)의 타단은 제11콘택홀(CT11)을 통해 제3트랜지스터(T3, 도 4)의 제3반도체층, 예컨대 제1고농도불순물영역(B3)에 접속할 수 있다.
제2연결라인(CL2)은 제2커패시터(Cpr, 도 4)의 제3축전판(CPE1)과 제1트랜지스터(T1, 도 4)을 연결하며, 제3연결라인(CL3)은 제2커패시터(Cpr, 도 4)의 제4축전판(CPE2)과 제2트랜지스터(T2, 도 4)를 연결할 수 있다.
제2연결라인(CL2)의 일 단은 제4축전판(CPE2)에 형성된 제2홀(CH2)을 통해 제3축전판(CPE1)에 접속할 수 있다. 이와 관련하여, 도 7은 제2연결라인(CL2)의 일 단이 제12콘택홀(CT12)을 통해 제3축전판(CPE1)에 접속한 것을 도시하며, 제12콘택홀(CT12)은 제2홀(CH2)과 중첩할 수 있다. 제2연결라인(CL2)의 타 단은 제13콘택홀(CT13)을 통해 제1트랜지스터(T1, 도 4)의 제1반도체층, 예컨대 제2고농도불순물영역(C1)에 접속할 수 있다.
제3연결라인(CL3)의 일 단은 제14콘택홀(CT14)을 통해 제2트랜지스터(T2, 도 4)의 제2반도체층, 예컨대 제2고농도불순물영역(C2)에 접속하고, 제3연결라인(CL3)의 타 단은 제15콘택홀(CT15)을 통해 제4축전판(CPE2)에 접속할 수 있다.
제4연결라인(CL4)은 제6트랜지스터(T6, 도 4)와 연결될 수 있다. 예컨대, 제4연결라인(CL4)은 가로전원라인(HDL)에 형성된 제3홀(CH3)을 통해 제6트랜지스터(T6, 도 4)의 제6반도체층에 접속할 수 있다. 이와 관련하여, 도 7은 제4연결라인(CL4)의 일 단이 제16콘택홀(CT16)을 통해 제6반도체층, 예컨대 제1고농도불순물영역(B6)에 접속한 것을 도시한다.
제5연결라인(CL5)은 가로전원라인(HDL)과 접속한 채 가로전원라인(HDL)과 동일한 방향을 따라 연장될 수 있다. 제5연결라인(CL5)은 일종의 보조 가로전원라인일 수 있다. 예컨대, 제1방향을 따라 배열된 화소회로들의 제5연결라인(CL5)은 일체로 서로 연결될 수 있다.
제5연결라인(CL5)은 제17콘택홀(CT17)을 통해 제5트랜지스터(T5, 도 4)의 제5반도체층, 예컨대 제1고농도불순물영역(B5)에 접속될 수 있으며, 제18콘택홀(CT18)을 통해 가로전원라인(HDL)과 접속할 수 있다.
제6연결라인(CL6)은 제18콘택홀(CT18)을 통해 제2트랜지스터(T2, 도 4)의 제2반도체층의 제1고농도불순물영역(B2)에 접속할 수 있다. 제7연결라인(CL7)은 제19콘택홀(CT19)을 통해 제4트랜지스터(T4, 도 4)의 제4반도체층의 제1고농도불순물영역(B4)에 접속할 수 있다.
도 7에 도시된 층, 예컨대, 스캔라인(SL), 제2제어라인(EBL1), 초기화전압라인(VIL), 제3제어라인(EML1), 제1제어라인(GCL), 제5제어라인(EBL2), 제4제어라인(EML2), 및 제1 내지 제7연결라인(CL1, CL2, CL3, CL4, CL5, CL6, CL7)은 동일한 물질을 포함할 수 있다. 스캔라인(SL), 제2제어라인(EBL1), 초기화전압라인(VIL), 제3제어라인(EML1), 제1제어라인(GCL), 제5제어라인(EBL2), 제4제어라인(EML2), 및 제1 내지 제7연결라인(CL1, CL2, CL3, CL4, CL5, CL6, CL7)은 몰리브데늄(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함할 수 있으며, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 다층은, 예컨대 티타늄층, 알루미늄층, 및 티타늄층이 순차적으로 적층(Ti/Al/Ti)된 구조를 가질 수 있다.
도 8을 참조하면, 도 7의 층상 구조 상에 데이터라인(DL), 구동전압라인(VDL), 기준전압라인(VRL), 및 접속메탈층(CML)이 형성될 수 있다.
데이터라인(DL)은 제2트랜지스터(T2)에 전기적으로 연결될 수 있다. 예컨대, 데이터라인(DL)은 제20콘택홀(CT20)을 통해 제6연결라인(CL6, 도 7)에 접속되며, 제6연결라인(CL6, 도 7)을 통해 제2트랜지스터(T2)에 전기적으로 연결될 수 있다.
구동전압라인(VDL)은 제1커패시터(Cst)의 제2축전판(CSE2), 및/또는 가로전원라인(HDL)과 전기적으로 연결될 수 있다. 예컨대, 구동전압라인(VDL)은 제21콘택홀(CT21)을 통해 제5연결라인(CL5, 도 7)에 접속되며, 제5연결라인(CL5, 도 7)을 통해 가로전원라인(HDL) 및/또는 제2축전판(CSE2)에 전기적으로 연결될 수 있다.
기준전압라인(VRL)은 제4트랜지스터(T4)에 전기적으로 연결될 수 있다. 예컨대, 기준전압라인(VRL)은 제22콘택홀(CT22)을 통해 접속된 제7연결라인(CL7, 도 7)을 통해 제4트랜지스터(T4)에 전기적으로 연결될 수 있다.
접속메탈층(CML)은 제23콘택홀(CT23)을 통해 제4연결라인(CL4, 도 7)에 접속될 수 있다. 접속메탈층(CML)은 제6트랜지스터(T6)와 후술할 유기발광다이오드의 화소전극(예, 애노드)을 전기적으로 연결하는 매개의 역할을 할 수 있다.
데이터라인(DL), 구동전압라인(VDL), 기준전압라인(VRL), 및 접속메탈층(CML)은 동일한 물질을 포함할 수 있다. 데이터라인(DL), 구동전압라인(VDL), 기준전압라인(VRL), 및 접속메탈층(CML)은 몰리브데늄(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함할 수 있으며, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 다층은, 예컨대 티타늄층, 알루미늄층, 및 티타늄층이 순차적으로 적층(Ti/Al/Ti)된 구조를 가질 수 있다.
도 9는 본 발명의 일 실시예에 따른 표시 장치의 단면도이다.
도 9를 참조하면, 기판(100) 상에 버퍼층(111)이 형성되고 버퍼층(111) 상에 앞서 도 4를 참조하여 설명한 제1 내지 제8반도체층이 배치될 수 있다. 도 9는 제1반도체층(A1) 및 제6반도체층(A6)을 도시한다.
버퍼층(111)은 기판(100)의 하부로부터 이물, 습기 또는 외기의 침투를 감소 또는 차단할 수 있고, 기판(100) 상에 평탄면을 제공할 수 있다. 버퍼층(111)은 실리콘옥사이드, 실리콘옥시나이트라이드, 실리콘나이트라이드와 같은 무기 절연물을 포함할 수 있으며, 전술한 물질을 포함하는 단일 층 또는 다층 구조로 이루어질 수 있다.
반도체층들 상에는 게이트절연층(112)이 배치되고, 게이트절연층(112) 상에는 도 5를 참조하여 설명한 층상 구조, 예컨대 게이트전극들, 제1축전판(CSE1) 및 제3축전판(CPE1)이 배치될 수 있다. 이와 관련하여, 도 9는 제1게이트전극(G1), 및 제1축전판(CSE1) 및 제3축전판(CPE1)을 도시한다. 게이트절연층(112)은 실리콘옥사이드, 실리콘옥시나이트라이드, 실리콘나이트라이드와 같은 무기절연물을 포함할 수 있으며, 전술한 물질을 포함하는 단일 층 또는 다층 구조일 수 있다.
제1층간 절연층(113)은 게이트전극들, 제1축전판(CSE1) 및 제3축전판(CPE1) 상에 배치될 수 있다. 제1층간 절연층(113)은 실리콘옥사이드, 실리콘옥시나이트라이드, 실리콘나이트라이드와 같은 무기절연물을 포함할 수 있으며, 전술한 물질을 포함하는 단일 층 또는 다층 구조일 수 있다.
제1층간 절연층(113) 상에는 도 6을 참조하여 설명한 층상 구조, 예컨대 가로전원라인(HDL), 제2축전판(CSE2), 및 제4축전판(CPE2)이 배치될 수 있다. 제2층간 절연층(116)은 가로전원라인(HDL), 제2축전판(CSE2), 및 제4축전판(CPE2) 상에 배치될 수 있다. 제2층간 절연층(116)은 실리콘옥사이드, 실리콘옥시나이트라이드, 실리콘나이트라이드와 같은 무기절연물을 포함할 수 있으며, 전술한 물질을 포함하는 단일 층 또는 다층 구조일 수 있다.
제2층간 절연층(116) 상에는 도 7을 참조하여 설명한 층상 구조, 예컨대 스캔라인, 제1 내지 제5제어라인, 및 제1 내지 제7연결라인이 배치될 수 있다. 이와 관련하여, 도 9는 제1연결라인(CL1), 제2연결라인(CL2), 및 제4연결라인(CL4)이 제2층간 절연층(116) 상에 배치된 것을 도시한다.
제1연결라인(CL1)은 제1홀(CH1)을 통해 제1축전판(CSE1)에 접속될 수 있다. 제2연결라인(CL2)의 일단은 제2홀(CH2)을 통해 제3축전판(CPE1)에 접속될 수 있으며, 제2연결라인(CL2)의 타단은 제1반도체층(A1), 예컨대 제2고농도불순물영역(C1)에 접속될 수 있다.
제1평탄화절연층(117)은 제1연결라인(CL1), 제2연결라인(CL2), 및 제4연결라인(CL4) 상에 배치될 수 있다. 제1평탄화절연층(117)은 아크릴, BCB(Benzocyclobutene), 폴리이미드(polyimide) 또는 HMDSO(Hexamethyldis116xane) 등의 유기 절연물을 포함할 수 있다.
제1평탄화절연층(117) 상에는 도 8을 참조하여 설명한 층상 구조, 예컨대 구동전압라인(VDL) 및 접속메탈층(CML) 등이 배치될 수 있다. 접속메탈층(CML)은 제4연결라인(CL4)에 접속하며, 제4연결라인(CL4)은 제3홀(CH3)을 통해 제6반도체층(A6)에 접속될 수 있다.
화소전극(221)은 제2 평탄화절연층(119) 상에 배치되며, 제2 평탄화절연층(119)에 형성된 콘택홀을 통해 접속메탈층(CML)과 전기적으로 연결될 수 있다. 화소전극(221)은 접속메탈층(CML) 및 제4연결라인(CL4)을 통해 제6트랜지스터의 제6반도체층(A6)에 전기적으로 연결될 수 있다. 제2 평탄화절연층(119)은 아크릴, BCB(Benzocyclobutene), 폴리이미드(polyimide) 또는 HMDSO 등의 유기 절연물을 포함할 수 있다.
화소전극(221) 상에는 상부 절연층(120)이 배치될 수 있다. 상부 절연층(120)은 화소전극(221)의 가장자리를 커버하되, 화소전극(221)의 중심부분에 중첩하는 개구를 포함한다. 상부 절연층(120)은 BCB(Benzocyclobutene), 폴리이미드(polyimide) 또는 HMDSO 등의 유기 절연물을 포함할 수 있다.
발광층(222)은 상부 절연층(120)의 개구를 통해 화소전극(221)과 중첩할 수 있다. 발광층(222)은 소정의 색의 빛을 방출할 수 있는 유기물을 포함할 수 있다. 발광층(222b)의 아래 및/또는 위에는 홀 주입층(HIL: Hole Injection Layer), 홀 수송층(HTL: Hole Transport Layer), 전자 수송층(ETL: Electron Transport Layer) 및/또는 전자 주입층(EIL: Electron Injection Layer)을 포함할 수 있다.
대향전극(223)은 비교적 일함수가 낮은 도전성 물질로 이루어질 수 있다. 예컨대, 대향전극(223)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 니켈(Ni), 크로뮴(Cr), 리튬(Li), 칼슘(Ca) 또는 이들의 합금 등을 포함하는 (반)투명층을 포함할 수 있다. 또는, 대향전극(223)은 전술한 물질을 포함하는 (반)투명층 상에 ITO, IZO, ZnO 또는 In2O3과 같은 층을 더 포함할 수 있다. 일 실시예로, 대향전극(223)은 은(Ag) 및 마그네슘(Mg)을 포함할 수 있다.
도 9를 참조하여 설명한 실시예에 따르면, 발광다이오드가 화소전극(221), 발광층(222), 및 대향전극(223)의 적층체를 포함하는 유기발광다이오드(OLED)인 것을 설명하고 있으나, 본 발명의 다른 실시예에서 발광다이오드는 무기물을 포함하는 무기발광다이오드일 수 있다. 무기발광다이오드는 무기물 반도체 기반의 재료들을 포함하는 PN다이오드를 포함할 수 있다. PN 접합 다이오드에 순방향으로 전압을 인가하면 정공과 전자가 주입되고, 그 정공과 전자의 재결합으로 생기는 에너지를 빛 에너지로 변환시켜 소정의 색상의 빛을 방출할 수 있다. 전술한 무기발광다이오드는 수~수백 마이크로미터의 폭을 가질 수 있으며, 일부 실시예에서 무기발광다이오드는 마이크로 LED로 지칭될 수 있다.
도 4 내지 도 9를 참조한 실시형태에 따르면, 제1트랜지스터(T1)의 제1게이트전극(G1)이 제1커패시터(Cst)의 제1축전판(CSE1)을 포함하는 것을 설명하고 있으나, 다른 실시예로서, 제1트랜지스터(T1)의 제1게이트전극(G1)이 제1커패시터(Cst)의 제1축전판(CSE1)은 서로 별개로 형성될 수 있다.
도 10은 본 발명의 다른 실시예에 따른 표시 장치의 단면도이다.
도 10을 참조하면, 제1트랜지스터(T1)의 제1게이트전극(G1)과 제1커패시터(Cst)의 제1축전판(CSE1)은 서로 다른 층 상에 배치될 수 있다. 예컨대, 제1트랜지스터(T1)의 제1게이트전극(G1)은 게이트절연층(112) 상에 배치되며, 제1커패시터(Cst)의 제1축전판(CSE1)은 제1층간 절연층(113) 상에 배치될 수 있다. 제1커패시터(Cst)의 제1축전판(CSE1)은 제1층간 절연층(113)의 콘택홀을 통해 제1트랜지스터(T1)의 제1게이트전극(G1)에 접속될 수 있다.
제1커패시터(Cst)는 제1축전판(CSE1) 및 제2축전판(CSE2)을 포함하며, 제2커패시터(Cpr)는 제3축전판(CPE1) 및 제4축전판(CPE2)을 포함할 수 있다. 제1 및 제3축전판(CSE1, CPE1) 상에는 제1중간절연층(114)이 배치되고, 제2 및 제4축전판(CSE2, CPE2) 상에는 제2중간절연층(115)이 배치될 수 있다.
제1 및 제2중간절연층(114, 115)은 실리콘옥사이드, 실리콘옥시나이트라이드, 실리콘나이트라이드와 같은 무기절연물을 포함할 수 있으며, 전술한 물질을 포함하는 단일 층 또는 다층 구조일 수 있다.
제2중간절연층(115) 상에는 가로전원라인(HDL) 등이 배치될 수 있으며, 가로전원라인(HDL) 상에는 제2층간 절연층(116)이 배치될 수 있다. 제1연결라인(CL1), 제2연결라인(CL2), 및 제4연결라인(CL4) 등이 제2층간 절연층(116) 상에 배치되며, 구동전압라인(VDL) 및 접속메탈층(CML) 등이 제1평탄화절연층(117) 상에 배치될 수 있다.
제1연결라인(CL1)은 제2축전판(CSE2)의 제1홀(CH1), 및 가로전원라인(HDL)의 제4홀(CH4)을 통해 제1축전판(CSE1)에 접속할 수 있다. 제2연결라인(CL2)은 제1보조콘택층(ACL1)을 통해 제1반도체층(A1)의 제2고농도불순물영역(C2)에 접속할 수 있고, 제2홀(CH2)을 통해 제3축전판(CPE1)에 접속할 수 있다. 도 10의 화소전극(221)은 제4연결라인(CL4)에 접속할 수 있으며, 제4연결라인(CL4)은 제2보조콘택층(ACL2)을 통해 제6반도체층(A6)에 접속할 수 있으며, 다른 구성요소들 및 발광다이오드(LED) 등의 구조는 앞서 도 9를 참조하여 설명한 바와 같다.
전술한 실시예들에 따르면, 제1커패시터(Cst)의 제2축전판(CSE2)의 제1홀(CH1)의 사이즈(또는 폭)는 제2커패시터(Cpr)의 제4축전판(CPE2)의 제2홀(CH2)의 사이즈(또는 폭)과 다르게 형성될 수 있다. 예컨대, 제1커패시터(Cst)의 제2축전판(CSE2)의 제1홀(CH1)의 사이즈(또는 폭)는 제2커패시터(Cpr)의 제4축전판(CPE2)의 제2홀(CH2)의 사이즈(또는 폭) 보다 작게 형성될 수 있다. 전술한 특징을 갖는 화소회로의 경우, 표시 장치의 휘도 변화를 최소화하거나 방지할 수 있으며, 얼룩의 발생을 최소화하거나 방지할 수 있다.
예컨대, 도 2를 참조하여 설명한 화소회로에 따르면, 제1커패시터(Cst)에는 구동전원전압(ELVDD)과 전술한 제2노드(N2)의 전압 차이에 해당하는 전압이 저장될 수 있고, 제1커패시터(Cst)에 저장되는 전압은 CCpr/(CCst+CCpr)의 값에 영향을 받을 수 있다. 도 4에 도시된 바와 같은 화소회로의 형성시 공정 산포에 따라 스큐(skew)가 발생, 예컨대, 각각의 전극, 라인, 축전판의 형성 공정에서 이상적인(ideal) 폭 보다 더 작은 폭으로 형성되는 경우, CCpr/(CCst+CCpr)이 공정 산포에 따라 변동되어 휘도 변화 및/또는 얼룩을 야기시킬 수 있다.
그러나, 본 발명의 실시예에 따르면 제1커패시터(Cst)의 제2축전판(CSE2)의 제1홀(CH1)의 사이즈(또는 폭)와 제2커패시터(Cpr)의 제4축전판(CPE2)의 제2홀(CH2)의 사이즈(또는 폭)를 다르게 형성함으로써, 전술한 문제를 방지하거나 최소화할 수 있다. 예컨대, 상대적으로 커패시턴스가 큰 제2커패시터(Cpr)의 제2홀(CH2)의 사이즈(또는 폭)을 제1홀(CH1)의 사이즈(또는 폭) 보다 크게 함으로써, 스큐의 발생에도 불구하고 CCpr/(CCst+CCpr)을 비교적 일정하게 유지할 수 있으며, 따라서 휘도 변화의 가능성 및 얼룩 발생의 가능성을 최소화할 수 있다.
도 11은 본 발명의 제1홀(CH1)과 제2홀(CH2) 사이즈에 따른 데이터 전달의 차이를 보여주는 그래프이다. 도 11에서 Y축은 스큐가 0(ZERO)인 경우 대비 DATA 전달의 차이를 보여주는 값이고, X축은 스큐의 발생 정도를 나타낸다. Y축에서 0은 스큐가 0(ZERO)인 경우를 나타내고, X축에서 skew-0.2(양측)은 스큐의 발생이 폭 방향을 따라 0.2㎛ 정도 발생한 것을, skew-0.4(양측)은 스큐의 발생이 폭 방향을 따라 0.4㎛ 정도 발생한 것 나타낸다.
도 11에서, 비교예는 제1홀(CH1)과 제2홀(CH2)의 사이즈가 동일한 경우를 나타내고, 실시예 1은 제2홀(CH2)의 사이즈, 예컨대 폭이 제1홀(CH1)의 폭 보다 0.2㎛ 큰 경우, 실시예 2는 제2홀(CH2)의 사이즈, 예컨대 폭이 제1홀(CH1)의 폭 보다 0 4㎛ 큰 경우를 나타낸다.
도 11을 참조하면, 공정에 따른 스큐 발생의 경우, 제2홀(CH2)의 사이즈가 제1홀(CH1)의 사이즈 보다 클수록 스큐가 0(ZERO)인 경우 대비 DATA 전달의 차이가 점차 감소하는 것을 확인할 수 있다. 즉, 제2홀(CH2)의 사이즈가 제1홀(CH1)의 사이즈 보다 클수록, DATA 전달의 차이가 이상적(ideal)한 경우에 유사해지는 것을 확인할 수 있다. 스큐가 0(ZERO)인 경우 대비 DATA 전달의 차이가 점차 감소한다고 함은, 공정산포에 의한 휘도 변화 및/또는 얼룩 발생을 최소화할 수 있다는 의미로, 본 발명의 실시예에 표시 장치는 전술한 장점을 갖는 고 품질의 이미지를 제공할 수 있다.
이와 같이 본 발명은 도면에 도시된 일 실시예를 참고로 하여 설명하였으나 이는 예시적인 것에 불과하며 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 실시예의 변형이 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
T1, T2, T3, T4, T5, T6, T7, T8: 제1 내지 제8트랜지스터
Cst: 제1커패시터
CSE1: 제1축전판
CSE2: 제2축전판
CH1: 제1홀
Cpr: 제2커패시터
CPE1: 제3축전판
CPE2: 제4축전판
CH2: 제2홀

Claims (22)

  1. 제1방향으로 연장된 스캔라인;
    상기 제1방향과 교차하는 제2방향으로 연장된 데이터라인 및 구동전압라인;
    상기 구동전압라인에 전기적으로 연결되며, 제1게이트전극 및 제1반도체층을 포함하는 제1트랜지스터;
    상기 데이터라인 및 상기 스캔라인에 연결되며, 제2게이트전극 및 제2반도체층을 포함하는 제2트랜지스터;
    상기 제1트랜지스터와 전기적으로 연결되며, 제1축전판 및 제2축전판을 포함하는 제1커패시터; 및
    상기 제1트랜지스터에 전기적으로 연결된 제3축전판, 및 상기 제2트랜지스터에 전기적으로 연결된 제4축전판을 포함하는 제2커패시터;
    를 포함하며,
    상기 제2축전판은 상기 제1축전판과 중첩하는 제1홀을 포함하고, 상기 제4축전판은 상기 제3축전판과 중첩하는 제2홀을 포함하되, 상기 제2홀의 사이즈는 상기 제1홀의 사이즈와 다른, 표시 장치.
  2. 제1항에 있어서,
    상기 제4축전판의 상기 제2홀의 사이즈는 상기 제1홀의 사이즈 보다 큰, 표시 장치.
  3. 제1항에 있어서,
    상기 제3축전판은 고립된 패턴(isolated pattern)을 포함하는, 표시 장치.
  4. 제3항에 있어서,
    상기 제3축전판 및 상기 제1트랜지스터를 연결하는 제1연결라인을 더 포함하고,
    상기 제1연결라인은 상기 제2홀을 통해 상기 제3축전판에 접속된, 표시 장치.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 제3축전판은 상기 제1반도체층의 소스영역 또는 드레인영역 중 하나에 전기적으로 연결되고, 상기 제4축전판은 상기 제2반도체층의 소스영역 또는 드레인영역 중 하나에 전기적으로 연결된, 표시 장치.
  6. 제1항에 있어서,
    상기 제4축전판은 고립된 패턴(isolated pattern)을 포함하는, 표시 장치.
  7. 제6항에 있어서,
    상기 제4축전판 및 제2트랜지스터를 연결하는 제2연결라인을 더 포함하는, 표시 장치.
  8. 제1항에 있어서,
    상기 제1축전판은 고립된 패턴(isolated pattern)을 포함하는, 표시 장치.
  9. 제8항에 있어서,
    상기 제1커패시터와 전기적으로 연결된 제3트랜지스터; 및
    상기 제1커패시터 및 상기 제3트랜지스터를 전기적으로 연결하는 제3연결라인;을 더 포함하는, 표시 장치.
  10. 제9항에 있어서,
    상기 제3연결라인은, 상기 제1홀을 통해 상기 제1축전판에 접속된, 표시 장치.
  11. 제1항에 있어서,
    상기 제1축전판은 상기 제1트랜지스터의 상기 제1게이트전극을 포함하는, 표시 장치.
  12. 제1항에 있어서,
    상기 제2커패시터 및 상기 제2트랜지스터와 전기적으로 연결된 제4트랜지스터; 및
    상기 제2방향을 따라 연장되며, 상기 제4트랜지스터와 전기적으로 연결된 기준전압라인;을 더 포함하는, 표시 장치.
  13. 제1방향으로 연장된 스캔라인;
    상기 제1방향과 교차하는 제2방향으로 연장된 데이터라인 및 구동전압라인;
    상기 구동전압라인에 전기적으로 연결되며, 제1게이트전극 및 제1반도체층을 포함하는 제1트랜지스터;
    상기 제1트랜지스터와 전기적으로 연결되며, 제1축전판 및 제2축전판을 포함하는 제1커패시터;
    상기 데이터라인 및 상기 스캔라인에 연결되며, 제2게이트전극 및 제2반도체층을 포함하는 제2트랜지스터; 및
    상기 제1트랜지스터 및 상기 제2트랜지스터와 전기적으로 연결되며, 제3축전판 및 제4축전판을 포함하는 제2커패시터;
    를 포함하며,
    상기 제1커패시터 및 상기 제2커패시터는 평면상에서 서로 이격되고
    상기 제2축전판은 상기 제1축전판과 중첩하는 제1홀을 포함하고, 상기 제4축전판은 상기 제3축전판과 중첩하는 제2홀을 포함하되, 상기 제2홀의 사이즈는 상기 제1홀의 사이즈와 다른, 표시 장치.
  14. 제13항에 있어서,
    상기 제4축전판의 상기 제2홀의 사이즈는 상기 제1홀의 사이즈 보다 큰, 표시 장치.
  15. 제13항에 있어서,
    상기 제3축전판은 상기 제1반도체층의 소스영역 또는 드레인영역 중 하나에 전기적으로 연결되고, 상기 제4축전판은 상기 제2반도체층의 소스영역 또는 드레인영역 중 하나에 전기적으로 연결된, 표시 장치.
  16. 제15항에 있어서,
    상기 제2커패시터 및 상기 제1트랜지스터를 연결하는 제1연결라인을 더 포함하고,
    상기 제1연결라인은 상기 제2홀을 통해 상기 제3축전판에 접속된, 표시 장치.
  17. 제15항에 있어서,
    상기 제3축전판은 고립된 패턴(isolated pattern)을 포함하는, 표시 장치.
  18. 제16항에 있어서,
    상기 제2커패시터의 상기 제4축전판과 상기 제2트랜지스터를 연결하는 제2연결라인을 더 포함하는, 표시 장치.
  19. 제13항에 있어서,
    상기 제1커패시터와 전기적으로 연결된 제3트랜지스터; 및
    상기 제1커패시터 및 상기 제3트랜지스터를 연결하는 제3연결라인을 더 포함하고,
    상기 제3연결라인은 상기 제1홀을 통해 상기 제1축전판에 접속된, 표시 장치.
  20. 제19항에 있어서,
    상기 제1축전판은 고립된 패턴(isolated pattern)을 포함하는, 표시 장치.
  21. 제13항에 있어서,
    상기 제1축전판은 상기 제1게이트전극을 포함하는, 표시 장치.
  22. 제13항에 있어서,
    상기 제2커패시터 및 상기 제2트랜지스터와 전기적으로 연결된 제4트랜지스터; 및
    상기 제2방향을 따라 연장되며, 상기 제4트랜지스터와 전기적으로 연결된 기준전압라인;을 더 포함하는, 표시 장치.
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