KR20210125594A - 캐스코드 증폭기에서 3차 인터셉트 포인트의 최적화를 위한 트랜지스터 바이어스 조정 - Google Patents

캐스코드 증폭기에서 3차 인터셉트 포인트의 최적화를 위한 트랜지스터 바이어스 조정 Download PDF

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Abstract

적어도 2개의 이득 상태에 따라 입력 RF 신호를 증폭하기 위한 방법 및 디바이스가 설명된다. 일 양태에 따르면, 트랜지스터의 스택을 갖는 저잡음 증폭기를 포함하는 다중 이득 증폭기 회로가 입력 RF 신호의 증폭을 위해 사용된다. 저이득 상태로부터 고이득 상태로 스위칭할 때, 스택의 출력 트랜지스터의 드레인-대-소스 전압이 증가하여 출력 트랜지스터의 동작 영역에 영향을 미치며, 이에 의해 증폭기의 출력에서의 비선형성을 감소시킨다. 고이득 상태로부터 저이득 상태로 스위칭할 때, 스택의 입력 트랜지스터의 드레인-대-소스 전압이 증가하여 입력 트랜지스터의 동작 영역에 영향을 미치며, 이에 의해 증폭기의 출력에서의 비선형성을 감소시킨다.

Description

캐스코드 증폭기에서 3차 인터셉트 포인트의 최적화를 위한 트랜지스터 바이어스 조정
관련 출원에 대한 상호 참조
본 출원은 발명의 명칭이 "Transistor Bias Adjustment For Optimization Of Third Order Intercept Point In A Cascode Amplifier"이고 2019년 3월 6일자로 출원된 미국 특허 출원 제16/294,637호에 대한 우선권을 주장하며, 그 내용은 전체가 본원에 참조로 통합된다.
본 출원은 발명의 명칭이 "LNA with Programmable Linearity"이고 2018년 3월 27일자로 발행된 미국 특허 제9,929,701 B1호와 관련될 수 있으며, 그 개시는 전체가 본원에 참조로 통합된다. 본 출원은 또한 발명의 명칭이 "Programmable Optimized Band Switching LNA for Operation in Multiple Narrow-Band Frequency Ranges"이고 2018년 4월 10일자로 발행된 미국 특허 제9,941,849 B1호와 관련될 수 있으며, 그 개시는 전체가 본원에 참조로 통합된다. 본 출원은 또한 발명의 명칭이 "LNA with Variable Gain and Switched Degeneration Inductor"이고 2018년 10월 23일자로 발행된 미국 특허 제10,110,166호와 관련될 수 있으며, 그 개시는 전체가 본원에 참조로 통합된다. 본 출원은 또한 발명의 명칭이 "Merged Active Devices on a Common Substrate"이고 2015년 3월 24일자로 발행된 미국 특허 제8,987,792 B2호와 관련될 수 있으며, 그 개시는 전체가 본원에 참조로 통합된다. 본 출원은 또한 발명의 명칭이 "Stacked Transistor Method and Apparatus"이고 2007년 7월 24일자로 발행된 미국 특허 제7,248,120 B2호와 관련될 수 있으며, 그 개시는 전체가 본원에 참조로 통합된다. 본 출원은 또한 발명의 명칭이 "Bias Control for Stacked Transistor Configuration"이고 2015년 9월 24일자로 공개된 미국 공개 출원 제2015/0270806 A1호와 관련될 수 있으며, 그 개시는 전체가 본원에 참조로 통합된다.
기술분야
본 교시는 RF(무선 주파수) 회로에 관한 것이다. 보다 구체적으로, 본 교시는 적어도 2개의 이득 상태에 따라 동작하는, 복수의 적층 트랜지스터를 포함하는 캐스코드 증폭기(cascode amplifier)에서 3차 인터셉트 포인트(IP3)를 최적화하기 위한 방법 및 장치에 관한 것이다.
셀 전화 수신기와 같은 무선 주파수(RF) 디바이스는 예를 들어, 추가 주파수 대역, 더 복잡한 변조 스킴, 더 높은 변조 대역폭, 및 동일하거나 상이한, 그러나 밀접하게 이격된 대역 또는 대역 내의 채널(예를 들어, 음성, 데이터) 내의 동시 RF 송신 및/또는 수신, 및 정보가 병렬 RF 송신을 통해 다중화되는 집합 수신과 같은 데이터 스루풋 개선 스킴의 도입과 연관된 다른 동작 모드에 따라 동작하기 위한 요건으로 인해 점점 더 복잡해지고 있다.
이러한 다른 동작 모드를 지원하기 위해, 모드 특정 증폭기(mode specific amplifier)들의 사용이 하나의 옵션일 수 있으며, 여기서 증폭기의 성능은 특정 모드에 따라 튜닝될 수 있다. 이러한 하나의 튜닝은 증폭기의 이득에 관한 것일 수 있으며, 여기서 이득은 증폭기를 통한 다른 증폭 레벨을 얻기 위해 증폭기의 특정 동작 모드에 따라 튜닝되거나 변경된다.
하나의 잘 알려진 증폭기 구성은 캐스코드 구성이며, 여기서 복수의 직렬 접속된 트랜지스터(입력 트랜지스터와 하나 이상의 캐스코드 트랜지스터를 포함하는 적층 트랜지스터)는 입력 RF 신호를 증폭하는 데 사용된다. 도 1a 및 도 1b는 각각 2개의 스택(입력 트랜지스터 M1 및 캐스코드 트랜지스터 M2, 여기서 M2는 출력 트랜지스터)과 N개의 스택(입력 트랜지스터 M1 및 캐스코드 트랜지스터 M2, ..., MN, 여기서 MN은 출력 트랜지스터)을 사용하는 종래 기술의 RF 증폭기의 단순화된 개략도를 나타내며, 직렬 접속된 트랜지스터는 캐스코드 구성으로 배열되고, 각각은 공통 소스 입력 트랜지스터 M1을 갖는다. 적층 트랜지스터 및 관련 바이어싱을 포함하는 이러한 캐스코드 구성에 대한 더 많은 설명은 예를 들어, 위에 참조된 미국 8,987,792 B2호, 미국 7,248,120 B2호 및 미국 2015/0270806 A1에서 찾을 수 있으며, 그 개시는 전체가 본원에 참조로 통합된다.
도 1c의 예시적인 증폭기 구성(100C)에 나타낸 바와 같이, 축퇴 인덕터, LDEG는 증폭기로서 동작하는 트랜지스터 스택의 입력 트랜지스터 M1의 소스 노드에 커플링될 수 있다. 본 기술 분야의 통상의 기술자는 증폭기 구성(100C)의 선형 성능 및 잡음 지수 성능뿐만 아니라 입력 임피던스 매칭에 대한 이점을 포함하는 이러한 구성 및 관련 이점을 잘 알고 있다. 특히, 이러한 이점은 증폭기 구성(100C)을 예를 들어, RF 프론트 엔드 통신 시스템(예를 들어, 도 2에 나타낸 200)의 수신기 섹션에서 사용되는 저잡음 증폭기(LNA)의 구현을 위한 설계 선택으로 만든다.
LNA는 통신 시스템에 의해 수신된 신호에 1단계 증폭을 제공하는 것을 담당한다. LNA의 작동 사양은 통신 시스템의 수신기 섹션의 전체 품질에 중요하다. LNA에 의해 도입된 임의의 잡음이나 왜곡은 전체 수신기 성능의 저하를 야기할 수 있다. 즉, 수신기의 감도는 대부분 LNA의 품질에 의해 결정될 수 있다. 수신기의 감도는 결국 사전 결정된 비트 에러율에서 사전 결정된 시간량(예를 들어, 초 당 비트의 비트율)에서 (예를 들어, 송신기를 통해) 송신될 수 있는 정보의 양을 결정할 수 있다.
LNA의 품질은 종종 이득, 선형성(즉, 입력 IP3(IIP3) 또는 출력 IP3(OIP3)에 의해 측정되는 3차 인터셉트 포인트(IP3) 및 1 dB 압축 포인트(P1 dB)), 잡음 지수(NF), 입력 임피던스 정합, 출력 임피던스 정합 및 전력 소비(즉, 공급 전압 및 전류)와 같은 파라미터에 의해 특징화된다. 이러한 특징은 통신 시스템의 수신기 섹션에 의해 수신 및 프로세싱되는 신호에 부과될 수 있는 왜곡의 양, 얼마나 강한 신호가 필요한지, 그리고 특정 데이터 레이트에서 송신된 정보를 복구하는 데 필요한 신호 대 간섭 플러스 잡음비(SINR: signal-to-interference-plus-noise ratio)를 나타낸다. 더욱 더 높은 데이터 레이트에 대한 요구가 계속 증가함에 따라, 이러한 더 높은 데이터 레이트는 수신기에 의해 수신된 신호의 복조에서 더 높은 정확도를 요구할 수 있다. 수신된 신호에 과도한 왜곡을 부과하지 않고 적용될 수 있는 이득의 양에 대한 제한은 신호에 변조된 정보가 수신된 신호로부터 정확하게 복조될 수 있는 데이터 레이트를 제한할 수 있다.
셀룰러 전화 내의 수신기와 같은 무선 통신 시스템(예를 들어, 도 2에 나타낸 200)에서 사용되는 수신기의 경우, 이러한 수신기는 또한 광범위한 입력 신호 레벨을 처리할 수 있어야 한다. 따라서, 이러한 수신기에 사용되는 LNA는 프로그래밍 가능한 이득, 전류 및/또는 선형성을 가질 수 있다. 또한, 이러한 LNA는 프로그래밍 가능한 이득 상태의 각각에 대한 이득, 선형성 및 잡음 지수뿐만 아니라 특정 입력 및 출력 정합 요건을 충족할 것으로 예상된다. 프로그래밍 가능한 이득 및/또는 선형성 제어를 갖는 이러한 LNA의 일부 예시적인 구현은 예를 들어, 위의 참조된 미국 9,929,701 B1호, 미국 9,941,849 B1호 및 미국 10,110,166 B1호에서 찾을 수 있으며, 그 개시는 전체가 본원에 참조로 통합된다. 이러한 참조로부터 알 수 있는 바와 같이, LNA의 이득 및 선형성 조정은 LNA의 적층 트랜지스터를 통한 조정 가능한 바이어스 전류 레벨을 통해, 및/또는 LNA의 입력 및/또는 출력에 커플링된 조정 가능한/스위칭 가능한 감쇠기 스테이지를 통해, 및/또는 LNA의 적층 트랜지스터의 게이트 및/또는 소스에 커플링된 조정 가능한/스위칭 가능한 커패시턴스를 통해, 및/또는 LNA의 적층 트랜지스터의 입력 트랜지스터에 커플링된 조정 가능한/스위칭 가능한 축퇴 임피던스를 통해 제공될 수 있다.
LNA의 다른 이득 상태에 대한 LNA의 선형성 성능을 최적화하는 데 사용되는 다수의 조정 가능한/스위칭 가능한 요소는 대응 회로의 설계, 최적화 및 물리적 레이아웃에서 증가된 복잡성을 필요로 할 수 있기 때문에, 이러한 복잡성을 줄여야 할 필요성이 있을 수 있다. 이하의 본 개시의 목적은 이러한 조정 가능한/스위칭 가능한 요소에 대한 필요 없이 LNA의 다른 이득 상태에 대한 선형성 성능의 최적화를 위한 간단한 해결책을 제공하는 것이다.
본 개시에 따른 교시는 LNA의 저이득 상태(low gain-state)에서 비선형성, 따라서 IP3에 대한 주요 기여자는 입력 트랜지스터(예를 들어, 도 1c의 M1)인 반면, LNA의 고이득 상태(high gain-state)에서 비선형성에 대한 주요 기여자는 출력 트랜지스터(예를 들어, 도 1c의 M2)라는 출원인의 관찰에 기초한다. 이러한 관찰에 기초하고 본 개시의 다양한 실시예에 따르면, 비선형성의 감소 및 그에 따른 증가된 IP3를 위한 LNA 성능의 최적화는 저이득 상태에서 동작하는 동안 스택의 입력 트랜지스터의 드레인-대-소스 전압을 증가시킴으로써, 그리고 고이득 상태에서 동작하는 동안 출력 트랜지스터의 드레인-대-소스 전압을 증가시킴으로써 제공될 수 있다. 본 개시의 추가 실시예에 따르면, 드레인-대-소스 전압의 이러한 제어는 입력 트랜지스터에 커플링된 스택의 제1 캐스코드 트랜지스터에 대한 게이트 전압의 제어 및/또는 출력 트랜지스터인 스택의 최종 캐스코드 트랜지스터에 대한 게이트 전압의 제어에 의해 제공될 수 있다. LNA가 2개의 트랜지스터, 입력 트랜지스터 및 캐스코드 출력 트랜지스터의 스택을 포함하는 경우, 비선형성 감소를 위한 LNA 성능의 최적화는 고이득 상태의 동작으로부터 저이득 상태의 동작으로 스위칭할 때 입력 트랜지스터의 드레인 및 소스 노드에 걸쳐 스택에 공급 전압의 더 큰 비율을 제공하기 위해 캐스코드 출력 트랜지스터에 대한 게이트 전압을 제어하고, 저이득 상태의 동작으로부터 고이득 상태의 동작으로 스위칭할 때 출력 트랜지스터의 드레인 및 소스 노드에 걸쳐 스택에 공급 전압의 더 큰 비율을 제공하기 위해 캐스코드 출력 트랜지스터에 대한 게이트 전압을 제어함으로써 제공될 수 있다.
본 개시의 제1 양태에 따르면, 적어도 저이득 상태 및 고이득 상태에 따라 동작하기 위한 다중 이득 상태 증폭기 회로(multi-gain-state amplifier circuit)가 제공되며, 다중 이득 증폭기 회로는: i) 저잡음 증폭기(LNA: low noise amplifier)로서, 저잡음 증폭기는 입력 트랜지스터 및 출력 트랜지스터를 포함하는 하나 이상의 캐스코드 트랜지스터를 포함하는 복수의 직렬 접속된 트랜지스터의 스택을 포함하고, 스택은 실질적으로 고정된 공급 전압과 기준 접지 사이에 커플링된, 저잡음 증폭기; 및 ii) 저이득 상태 및 고이득 상태에 따른 동작을 위해 하나 이상의 캐스코드 트랜지스터의 게이트에 대한 바이어싱 전압을 선택적으로 생성하도록 구성된 이득 디코더 및 바이어스 제어 회로를 포함하고, 저이득 상태로부터 고이득 상태로 스위칭할 때, 바이어싱 전압은 고이득 상태에 따라 동작하기 위해 출력 트랜지스터의 드레인-대-소스 전압을 증가시키고, 고이득 상태로부터 저이득 상태로 스위칭할 때, 바이어싱 전압은 저이득 상태에 따라 동작하기 위해 입력 트랜지스터의 드레인-대-소스 전압을 증가시킨다.
본 개시의 제2 양태에 따르면, 적어도 저이득 상태 및 고이득 상태를 포함하는 다중 이득 상태 증폭기에서 3차 인터셉트 포인트(IP3)를 최적화하기 위한 방법이 제공되며, 본 방법은 저이득 상태에서 동작할 때, IP3의 최적화된 값을 위해 다중 이득 상태 증폭기의 캐스코드 트랜지스터를 바이어싱하는 단계; 고이득 상태에서 동작할 때, IP3의 최적화된 값을 위해 다중 이득 상태 증폭기의 캐스코드 트랜지스터를 바이어싱하는 단계를 포함하고; 저이득 상태로부터 고이득 상태로 스위칭할 때, 고이득 상태에서 동작할 때의 IP3의 최적화된 값은 출력 트랜지스터의 드레인-대-소스 전압을 증가시킴으로써 획득되고, 고이득 상태로부터 저이득 상태로 스위칭할 때, 저이득 상태에서 동작할 때의 IP3의 최적화된 값은 입력 트랜지스터의 드레인-대-소스 전압을 증가시킴으로써 획득되고, 다중 이득 상태 증폭기는 입력 트랜지스터 및 출력 트랜지스터를 포함하는 하나 이상의 캐스코드 트랜지스터를 포함하는 복수의 직렬 접속된 트랜지스터의 스택을 포함하는 저잡음 증폭기(LNA)를 포함하고, 스택은 실질적으로 고정된 공급 전압과 기준 접지 사이에 커플링된다.
본 명세서에 통합되고 본 명세서의 일부를 구성하는 첨부 도면은 본 개시의 하나 이상의 실시예를 예시하고, 예시적인 실시예의 설명과 함께 본 개시의 원리 및 구현을 설명하는 역할을 한다.
도 1a는 캐스코드 구성으로 배열된 2개의 직렬 접속된 트랜지스터의 스택을 사용하는 종래 기술의 RF 공통 소스 증폭기 회로의 단순화된 개략도를 나타낸다.
도 1b는 캐스코드 구성으로 배열된 복수의(N) 직렬 접속된 트랜지스터의 스택을 사용하는 종래 기술의 RF 공통 소스 증폭기 회로의 단순화된 개략도를 나타낸다.
도 1c는 도 1a의 캐스코드 구성에 기초한 종래 기술의 공통 소스 축퇴 증폭기 구성의 단순화된 개략도를 나타낸다.
도 1d는 3개의 직렬 접속된 트랜지스터의 경우 도 1b의 캐스코드 구성에 기초한 종래 기술의 공통 소스 축퇴 증폭기 구성의 단순화된 개략도를 나타낸다.
도 2는 예를 들어, 셀룰러 전화에서 사용되는 RF 디바이스의 종래 기술의 다중 모드 RF 프론트 엔드 통신 시스템의 수신 경로의 블록도를 나타내며, 여기서 대역 특정 저잡음 증폭기(LNA)가 대응하는 수신 경로에서 사용된다.
도 3은 LNA를 포함하는 다중 이득 상태 증폭기 회로의, 본 개시의 예시적인 실시예에 따른 블록도를 나타낸다.
도 4a는 도 3에 나타낸 다중 이득 상태 증폭기 회로의 본 개시에 따른 예시적인 실시예를 나타내며, 여기서 LNA는 도 1c의 공통 소스 축퇴 증폭기이다.
도 4b는 도 4a에 나타낸 다중 이득 상태 증폭기 회로의 본 개시에 따른 예시적인 실시예를 나타내며, 여기서 LNA의 출력은 임피던스 정합 회로에 커플링된다.
도 4c는 증폭기의 출력 트랜지스터에 대한 가변 게이트 전압의 함수로서 고이득 상태에 대한 도 4a의 다중 이득 상태 증폭기 회로의 입력 IP3을 나타내는 그래프를 나타낸다.
도 4d는 증폭기의 출력 트랜지스터에 대한 가변 게이트 전압의 함수로서 저이득 상태에 대한 도 4a의 다중 이득 상태 증폭기 회로의 입력 IP3을 나타내는 그래프를 나타낸다.
도 5는 도 3에 나타낸 다중 이득 상태 증폭기 회로의 본 개시에 따른 예시적인 실시예를 나타내며, 여기서 LNA는 캐스코드 구성으로 배열된 3개의 직렬 접속된 트랜지스터의 스택을 포함하는 공통 소스 축퇴 증폭기이다.
도 6은 적어도 저이득 상태 및 고이득 상태를 포함하는 다중 이득 상태 증폭기에서 3차 인터셉트 포인트(IP3)를 최적화하기 위한 방법을 나타내는 프로세스 차트이다.
본 설명 전체에 걸쳐, 실시예 및 변형은 본 발명의 개념의 사용 및 구현을 예시하기 위한 목적으로 설명된다. 예시적인 설명은 본원에 개시된 개념의 범위를 제한하는 것이 아니라, 본 발명의 개념의 예를 제시하는 것으로 이해되어야 한다.
본 개시는 예를 들어, 트랜지스터(예를 들어, MOSFET)와 같은 복수의 디바이스를 갖는 전자 디바이스(예를 들어, 셀 전화, 라디오)의 전기 회로(회로 배열)를 설명한다. 본 기술 분야의 통상의 기술자는 트랜지스터를 포함하는 이러한 전기 회로가 증폭기로서 배열될 수 있음을 이해할 것이다.
본 개시에서 사용되는 "증폭기"라는 용어는 증폭기로서 구성된 적층 트랜지스터를 포함하는 증폭기를 지칭하려고 의도되며, 예를 들어, 전력 증폭기(PA) 및/또는 저잡음 증폭기(LNA)로서 사용될 수 있다. 증폭기는 입력 신호의 크기보다 더 큰 크기의 출력 신호를 생성하기 위해 디바이스에 입력된 신호를 증폭하도록 구성된 디바이스를 지칭할 수 있다. 적층 트랜지스터 증폭기, 특히 캐스코드 구성으로서 동작하는 적층 트랜지스터 증폭기는 예를 들어, 발명의 명칭이 "Stacked Transistor Method and Apparatus"이고 2007년 7월 24일자로 발행된 미국 특허 출원 제7,248,120호에 설명되어 있으며, 그 개시는 전체가 본원에 참조로 통합된다. 본원에 사용되는 바와 같이, "증폭기"라는 용어는 또한 본 기술 분야의 통상의 기술자에게 알려진 바와 같이, 임의의 수의 스테이지(예를 들어, 사전-구동기, 구동기, 최종)를 갖는 증폭기 모듈 및/또는 전력 증폭기 모듈에 적용될 수 있다. 본원에 사용되는 바와 같이, "저잡음 증폭기" 또는 "LNA"라는 용어는 인덕터를 포함하는 축퇴 임피던스를 포함하는 증폭기를 지칭하도록 의도된다. 본 발명의 기술은 공통 게이트 입력 토폴로지에도 적용될 수 있다.
도 1a는 캐스코드 구성으로 배열된 2개의 직렬 접속된 트랜지스터(M1, M2)의 스택을 사용하는 종래 기술의 RF 증폭기 회로(100A)의 단순화된 개략도를 나타낸다. 도 1a에서 알 수 있는 바와 같이, RF 증폭기(100A)는 직렬로 접속된 입력 트랜지스터(M1) 및 출력(캐스코드) 트랜지스터(M2)를 포함한다. 스택 구성을 사용하는 이러한 RF 증폭기(100A)는 본 기술 분야의 통상의 기술자에게 공지되어 있으며, 그 개시가 전체로 본원에 참조로 통합되는 위의 참조에서 널리 논의된다. 특히, 본 기술 분야의 통상의 기술자는 본 개시의 범위를 벗어나는 도 1a에 나타낸 캐스코드 구성의 동작 원리를 잘 알고 있다.
계속해서 도 1a를 참조하면, 커플링 커패시터, C10을 통해 증폭기(100A)의 입력 트랜지스터(M1)의 게이트 단자에 제공된 입력 RF, RFIN은 증폭기(100A)에 의해 증폭된다. 대응하는 증폭된 출력 RF 신호, RFOUT은 출력 트랜지스터, M2의 드레인에 제공되고 커플링 커패시터, C20을 통해 증폭기의 출력 단자로 라우팅된다. 커플링 커패시터 C10 및 C20은 RFIN 및 RFOUT 신호로부터 트랜지스터의 스택(트랜지스터 스택)에 제공된 저주파(예를 들어, DC) 바이어싱 전압을 커플링 해제하는 데 사용될 수 있다. 공급 전압, VDD는 인덕터, L20을 통해 출력 트랜지스터, M2의 드레인에 제공되고, 기준 전압(예를 들어, GND)은 입력 트랜지스터 M1의 소스에 접속된다. 공급 전압 VDD는 고정되거나 실질적으로 고정된 조절된 전압일 수 있다.
RF 증폭기(100A)의 노드에서의 바이어싱 전압(Vg1, Vg2)은 적층 트랜지스터(M1, M2)의 각 게이트에 제공된다. 이러한 바이어싱 전압은 원하는 동작 조건(예를 들어, 포인트)에 따라 각 트랜지스터를 바이어싱하거나, 심지어 예를 들어, 증폭기(100A)가 사용되지 않는 경우(예를 들어, 동작 대기 모드) 각 트랜지스터를 완전히 비활성화(즉, 실질적으로 전류 전도 없음)하는 데 사용될 수 있다. 특히, 본 기술 분야의 통상의 기술자에게 알려진 바와 같이, 입력 트랜지스터의 게이트에 대한 바이어싱 전압 Vg1은 적층 트랜지스터를 통한 DC 전류 및 그에 따른 RF 증폭기(100A)의 출력 전력(예를 들어, 이득)을 확립할 수 있다. RF 증폭기(100A)에 대해 이러한 바이어싱 전압을 생성하는 다양한 바이어싱 회로는 예를 들어, 위에서 참조된 미국 특허 제9,219,445호, 미국 특허 제8,487,706 B2호, 미국 공개 출원 제2014/0184335 A1호, 미국 공개 출원 제2014/0184336 A1호, 미국 공개 출원 제2014/0184337 A1호 및 미국 공개 출원 제2015/0270806호에 설명되어 있다.
도 1b는 캐스코드 구성으로 배열된 복수의(N) 직렬 접속된 트랜지스터(M1, ..., MN)의 스택을 사용하는 종래 기술의 RF 증폭기 회로(100B)의 단순화된 개략도를 나타낸다. 구성(100B)의 동작 원리는 도 1a의 구성(100A)과 관련하여 상술한 것과 유사하다. 본 기술 분야의 통상의 기술자는 정수 N으로 규정되는 RF 증폭기의 더 큰 스택 높이(여기서 N = 2, 3, 4, ..., 8, ...)는 이러한 전압이 N개의 적층 트랜지스터에 걸쳐 분배될 수 있으므로, 출력 트랜지스터, MN의 드레인에서 더 큰 전압을 허용할 수 있음을 이해할 것이다. 출력 트랜지스터, MN의 드레인에서의 전압의 분배는 결국 스택의 트랜지스터의 임의의 두 노드(소스, 드레인, 게이트)에 걸친 전압을 안전한 동작 범위 내로(예를 들어, 트랜지스터의 내전압 내로) 제한할 수 있다.
도 1c는 예시적인 종래 기술의 공통 소스 축퇴 증폭기 구성(100C)의 단순화된 개략도를 나타낸다. 이러한 예시적인 구성은 입력 트랜지스터, M1의 소스 노드를 축퇴 인덕터, LDEG를 통해 접지에 커플링하고 입력 RF 신호, RFIN을 입력 인덕터, L10을 통해 커플링 커패시터, C1O에 커플링하는 증폭기(100A)를 사용한다. 상술한 바와 같이, 증폭기 구성(100C)은 예를 들어, 후술하는 도 2에 도시된 바와 같은 RF 시스템의 수신 경로에서 사용되는 LNA의 구현을 위한 설계 선택이다. 구성(100C)의 적층 트랜지스터의 수는 예를 들어, 출력 트랜지스터의 드레인 노드에서의 최대 전압에 따라 도 1b를 참조하여 상술한 바와 같이 정수 N(여기서 N = 2, 3, 4, ..., 8)일 수 있다는 점에 유의해야 한다. 도 1d는 N = 3인 하나의 예시적인 경우를 나타낸다.
도 2는 안테나(260)를 통한 다중 모드 및 다중 주파수 대역 신호의 RF 수신에 사용될 수 있는 종래 기술의 RF 프론트 엔드 통신 시스템(200)의 단순화된 블록도를 나타낸다. 본 기술 분야의 통상의 기술자는 도 2에 도시된 블록도는 또한 동일한 안테나(260)를 통한 다중 모드 및 다중 주파수 대역 신호의 RF 송신을 위해 안테나(260)에 커플링된 송신 경로(미도시)를 포함할 수 있다는 것을 이해할 것이다.
도 2에서 알 수 있는 바와 같이, 안테나 스위치(250)는 안테나(260)에서 검출된 입력 RF 신호, RFIN을 각각 예를 들어, 필터(2301, ..., 230n) 및 저잡음 증폭기, LNA, (2101, ..., 210p)를 포함하여 복수의 선택 가능한 수신 경로 중 하나로 스위칭하는 데 사용될 수 있으며, 여기서 복수의 선택 가능한 수신 경로의 각각은 대응하는 모드 및/또는 동작 대역에 따라 검출된 RFIN 신호를 프로세싱한다. 각각의 수신 경로에 의해 프로세싱된 출력은 출력 스위치(260)를 통해 하류 프로세싱을 위해 (예를 들어, 나타내지 않은 트랜시버를 통해) 선택적으로 라우팅될 수 있다. 제어 신호, CTL을 통한 안테나 스위치(250) 및 출력 스위치(260)의 제어는 예를 들어, 트랜시버 유닛(미도시)과 같은 RF 프론트 엔드 통신 시스템(200A)의 선택된 모드 및/또는 동작 대역을 인식하는 컨트롤러를 통해 제공될 수 있다. 일부 경우에, 도 2에 나타낸 바와 같이, 동일한 LNA(예를 들어, 2101)가 다른 모드 및/또는 주파수 대역에 따른 프로세싱을 위해 예를 들어, 스위치(255)를 통해 검출된 RF 신호, RFIN을 선택적으로 프로세싱하는 데 사용될 수 있다.
상술한 바와 같이, 광범위한 RF 신호 레벨을 지원하기 위해, 시스템(200)의 LNA(2101, ..., 210p)는 프로그래밍 가능한 이득을 가질 수 있다. 본원에서 사용되는 바와 같이, 프로그래밍 가능한 이득은 LNA와 같은 증폭기가 적어도 2개의 이득 상태 중 하나에서 동작하도록 선택적으로 구성되는 능력을 지칭하며, 각각의 이득 상태는 증폭기의 출력에 제공된, 증폭기에 대한 입력 신호의 상이한 증폭에 대응한다. 따라서, 다중 이득 상태 증폭기는 복수, N개의 이득 상태를 갖는 프로그래밍 가능한 이득 증폭기를 지칭할 수 있으며, N은 2 이상의 정수이다.
도 3은 본 개시의 실시예에 따른 다중 이득 증폭기 회로(300)의 블록도를 나타낸다. 도 3에서 알 수 있는 바와 같이, 다중 이득 증폭기 회로(300)는 입력 RF 신호 RFIN을 수신하기 위한 입력 단자, 및 입력 RF 신호의 증폭된 버전, RFOUT을 출력하기 위한 출력 단자를 포함하는 저잡음 증폭기, LNA(305)를 포함한다. 본 개시의 추가 실시예에 따르면, 다중 이득 증폭기 회로(300)의 증폭 레벨(이득)의 제어는 블록(310)에 대한 입력 제어 신호, GainState에 응답하여 LNA(305)의 트랜지스터에 대한 게이트 바이어싱 전압(315, 325)을 생성하도록 구성된 블록(310)에 의해 제공된다.
계속해서 도 3을 참조하면, 본 개시의 예시적인 실시예에 따르면, 다중 이득 증폭기 회로(300)는 적어도 저이득 상태 및 고이득 상태에 따라 동작하도록 제어될 수 있다. 본 개시의 일부 비제한적인 예시적인 실시예에 따르면, 저이득 상태는 약 6 dB 이하의 이득(RFOUT_POWER/RFIN_POWER)에 대응할 수 있으며, 고이득 상태는 약 16 dB 이상의 이득에 대응할 수 있다. 본 개시의 일부 실시예에 따르면, 본 교시에 따른 블록(310)은 입력 제어 신호, GainState로부터 LNA(305)에 대한 타겟 이득 상태를 디코딩하고 타겟 이득 상태에 특정된 LNA(325)의 출력에서 비선형성(예를 들어, IP3 증가)을 최소화/감소시키면서 타겟 이득 상태에 따라 LNA(305)를 동작시키기 위해 대응하는 게이트 바이어싱 전압(315, 325)을 생성하는 이득 디코더 및 바이어스 제어 회로로서 기능할 수 있다.
본 기술 분야의 통상의 기술자는 도 3의 다중 이득 증폭기 회로(300)에 대한 입력 제어 신호, GainState는, 다중 이득 증폭기 회로(300)의 복수의 이득 상태로부터 원하는 그리고 고유한 이득 상태가 GainState 신호에 의해 설명/인코딩될 수 있고 블록(310) 내의 이득 상태 디코더 회로(도 3에서 이득 디코더로서 라벨링)에 의해 정확하게/고유하게 디코딩될 수 있는 한, 하나 이상의 아날로그 신호, 하나 이상의 디지털 신호, 또는 이들의 조합일 수 있음을 명확하게 이해할 것이다.
도 3의 다중 이득 증폭기 회로(300)를 추가로 참조하면, 블록(310)은 a) 입력 제어 신호, GainState로 표시되는 이득 상태(증폭 레벨)에 따라 LNA(305)를 구성하고, b) 이득 상태의 제공을 위해 LNA(305)의 상이한 바이어싱 조건(예를 들어, 바이어싱 전압)과 연관된 출력 RF 신호, RFOUT에서의 비선형성을 최소화/감소시키기 위해 게이트 바이어싱 전압(315, 325)을 생성할 수 있다. 상술한 바와 같이, 이러한 비선형성은 입력 IP3(IIP3) 또는 출력 IP3(OIP3)에서 측정된 IP3 파라미터 값에 기초할 수 있다.
본 개시의 일부 예시적인 실시예에 따르면, 게이트 바이어싱 전압(315)은 예를 들어, LNA(305)를 통한 대기(DC) 전류의 제어를 통해 LNA(305)의 이득을 제어할 수 있고, 게이트 바이어싱 전압(325)은 이득에 특정된 비선형성을 제어/최소화할 수 있다. 게이트 바이어싱 전압(325)은 또한 LNA(305)를 통한 전류를 어느 정도 변화시킬 수 있지만, 게이트 바이어싱 전압(315)과 비교할 때 더 낮은 효율을 갖는다는 점에 유의한다. 본 개시의 추가 실시예에 따르면, 다중 이득 증폭기 회로(300)의 다중 프로그래밍 가능한 증폭 레벨 각각에 대한 이러한 게이트 바이어싱 전압(315, 325)의 전압 레벨의 생성은 입력 제어 신호, GainState를 우선 디코딩한 후 디코딩에 기초하여 게이트 바이어싱 전압(315, 325)의 대응 레벨을 생성함으로써 제공될 수 있다. 본 기술 분야의 통상의 기술자는 디코딩된 이득 상태에 기초하여 이러한 전압 레벨을 생성하기 위한 많은 회로를 알 수 있다는 점에 유의해야 한다. 일부 비제한적인 예시적인 회로는 디코딩된 입력 제어 신호, GainState를 취하여 게이트 바이어싱 전압(315, 325)의 적절하고 대응하는 레벨을 생성하는 아날로그-대-디지털 변환 회로, 디지털-대-아날로그 변환 회로, 디지털 회로, 아날로그 회로 및 메모리 회로 중 하나 이상의 조합을 사용할 수 있다. 본 개시의 바람직한 실시예에 따르면, 입력 제어 신호, GainState는 다중 이득 증폭기 회로(300)에 의해 지원되는 복수의 이득 상태로부터 이득 상태를 고유하게 특정하는 디지털 신호일 수 있다.
도 4a는 도 3에 나타낸 다중 이득 상태 증폭기 회로의 본 개시에 따른 예시적인 실시예(400A)를 나타내며, 여기서 LNA(305)는 소스가 축퇴 인덕터, LDEG를 통해 기준 전압(예를 들어, GND)에 커플링되는 입력 트랜지스터 M1, 및 드레인이 인덕터, L20을 통해 공급 전압 VDD에 커플링되는 출력 캐스코드 트랜지스터 M2의 2개의 트랜지스터의 스택을 포함하는 도 1c의 공통 소스 축퇴 증폭기(100C)이다. 게이트 바이어싱 전압 Vg2 및 공급 전압 VDD가 조합되어 트랜지스터 M1 및 M2 각각에 대한 드레인-대-소스 전압 Vds1 및 Vds2를 결정한다는 것은 본 기술 분야의 통상의 기술자에게 명백할 것이다. 특히, 공급 전압 VDD의 실질적으로 고정된/조절된 레벨에 대해, 드레인-대-소스 전압 Vds1 및 Vds2는 게이트 바이어싱 전압 Vg2에 의해 주로 결정된다.
도 4a에서 알 수 있는 바와 같이, 게이트 바이어싱 전압(315)은 입력 트랜지스터, M1의 게이트에 바이어싱을 제공하고, 게이트 바이어싱 전압(325)은 캐스코드 출력 트랜지스터, M2의 게이트에 바이어싱을 제공한다. 상술한 바와 같이, 게이트 바이어싱 전압(315)은 LNA(100C)의 이득(예를 들어, 대기 전류 IDD)을 제어할 수 있고, 게이트 바이어싱 전압(325)은 출력 RF 신호, RFOUT에서 비선형성을 제어/감소시킬 수 있다. 일부 예시적인 실시예에 따르면, 그리고 도 4b에 나타낸 바와 같이, LNA(100C)의 출력은 LNA(100C)의 출력 임피던스를 부하 임피던스, ZL에 정합시키도록 설계된 임피던스 정합 회로(430)에 커플링될 수 있다. 이러한 경우에, 원하는 경우, 게이트 바이어싱 전압(315, 325)은 이득을 제어하고 부하 ZL에서 비선형성을 제어/감소시키도록 설정될 수 있다. 또한, 본 기술 분야에 공지된 바와 같이, 임피던스 정합 회로(430)는 예를 들어, 수신된 RF 신호, RFIN과 연관된 동작의 모드 및/또는 주파수 대역뿐만 아니라 LNA(100C)의 이득에 기초하여 튜닝될 수 있는 튜닝 가능 회로일 수 있다.
계속해서 도 4a를 참조하면, 본 개시의 출원인은 LNA(100C)의 저이득 상태에서 비선형성에 대한 주요 기여자, 따라서 IP3가 입력 트랜지스터, M1인 반면, LNA의 고이득 상태에서 비선형성에 대한 주요 기여자는 출력 트랜지스터, M2라는 것을 관찰하였다. 저이득 상태 및 고이득 상태에서의 동작 사이의 비선형성에 기여하는 이러한 플립(flip)은 축퇴 인덕터(임피던스), LDEG의 존재로 인한 것일 수 있다. 일반적으로, 축퇴 인덕터 LDEG는 상이한 이득 상태에 대한 M1 및 M2의 선형성 및 상대적 기여도에 영향을 미칠 수 있다. 본 기술 분야의 통상의 기술자는 캐스코드 트랜지스터 M2의 소스가 축퇴 인덕턴스, LDEG에 직접 접속되지 않더라도 M2의 소스가 부분적으로 축퇴 인덕턴스, LDEG에 기초하지만, 또한 입력 트랜지스터 M1의 동작 영역(예를 들어, I-V 곡선에 의해 설정)에 기초하는 M1의 출력 임피던스를 기초한 축퇴 임피던스를 효과적으로 본다는 것을 명확하게 인식할 것이다. 입력 트랜지스터 M1의 동작 영역은 LNA(100C)의 이득 상태에 기초하여, 이 경우에는 게이트 바이어싱 전압 Vg1에 기초하여 변할 수 있으므로, 출원인에 의해 관찰된 바와 같이, 캐스코드 트랜지스터 M2로부터의 비선형성에 대한 기여는 LNA(100C)의 이득에 기초하여 상이한, 그리고 입력 트랜지스터 M1로부터의 다소의 기여에 대한 것일 수 있다. LNA(lOOC)의 저이득 상태와 고이득 상태 사이의 비선형성(예를 들어, IP3)에 대한 주요 기여자를 식별한 출원인은 시뮬레이션 및 회로 분석을 통해 비선형성을 감소시키는 게이트 바이어싱 전압 Vg2의 값의 범위를 결정했다. 대표적인 그래프가 고이득 상태에 대해 도 4c에, 그리고 저이득 상태에 대해 도 4d에 나타내어져 있다.
도 4c는 증폭기의 출력(캐스코드) 트랜지스터, M2에 대한 가변 게이트 전압, Vg2의 함수로서 증폭기 회로(400A)의 고이득 상태에 대해, 그리고 1.2 볼트와 동일한 고정된 공급 전압, VDD에 대해 도 4a의 다중 이득 상태 증폭기 회로(400A)의 IIP3(즉, 입력 IP3)을 나타내는 그래프를 나타낸다. 하나의 비제한적인 실시예에 따르면, 게이트 전압, Vg2의 변화는 약 0.78 볼트로부터 약 1 볼트로 변하도록 Vg2 전압을 제어하기 위해 0의 값으로부터 15의 값까지 이산 단계로 변할 수 있는 도 4c에 도시된 그래프의 예시적인 경우에 Vg2_Control 신호(예를 들어, 바이트(byte), 워드(word) 또는 다른 디지털 코드)를 통해 제공될 수 있다. Vg2의 이러한 제어는 입력 제어 신호, GainState의 일부로서 또는 도면에 나타내지 않은 별도의 제어 신호를 통해 블록(310) 내에서 제공될 수 있다. 본 기술 분야의 통상의 기술자는 실질적으로 고정된 공급 전압 VDD에 대해 게이트 전압, Vg2를 변화시키는 것이 또한 도 4c에 나타낸 바와 같이, 입력 트랜지스터 M1의 드레인 전압, Vd1의 동일한 변화를 야기할 것이라는 것을 이해할 것이다. 마지막으로, 공급 전압이 실질적으로 고정(예를 들어, 조절)되기 때문에, 드레인 전압, Vd1의 변화는 또한 도 4c에 나타낸 바와 같이, M2의 드레인-대-소스 전압, Vds2의 동일한 변화(동일한 진폭, 반대 부호) 및 M1의 드레인-대-소스 전압, Vds1의 상보적 변화를 야기하여, 언제나 Vds1 + Vds2 = VDD가 될 것이다.
상술한 바와 같이 도 4c를 추가로 참조하면, 고이득 상태에서, 비선형성(예를 들어, IP3)은 캐스코드 트랜지스터, M2에 의해 지배된다. 따라서, 캐스코드 디바이스, M2에 의해 기여되는 비선형성의 감소는 M2의 소스에 의해 보여지는 임피던스(즉, 축퇴 임피던스) 및/또는 M2의 동작 영역에 기초할 수 있다. 도 4c에서 알 수 있는 바와 같이, 게이트 전압, Vg2를 약 0.78 볼트로부터 1 볼트로 (선형적으로) 변하게 하는 Vg2_Control 신호를 0으로부터 15로 스위핑(sweeping)함으로써, IIP3은 Vg2_Control의 제1 스위핑된 값으로 향상되고(더 낮은 비선형성을 나타내는 더 높은 값), 마지막 스위핑된 값으로 드로핑(dropping)된다. Vg2_Control이 0과 같을 때, 드레인 전압 Vd1은 낮고 따라서 입력 트랜지스터, M1은 트라이오드 동작 영역 부근에서 동작한다. 트라이오드 동작 영역에서 동작할 때, M1은 낮은 출력 임피던스를 가지므로 캐스코드 트랜지스터, M2는 더 높은 비선형성(더 낮은 IIP3)에 기여할 수 있는 더 낮은 축퇴 임피던스를 본다. 게이트 전압, Vg2가 Vg2_Control의 더 높은 값, 따라서 Vd1의 더 높은 값에 따라 증가함에 따라, 입력 트랜지스터, M1의 동작 영역은 점진적으로 트라이오드 영역으로부터 포화 영역으로 천이하고, 따라서 입력 트랜지스터, M1의 출력 임피던스는 실질적으로(적어도 10배) 증가한다. 차례로, 캐스코드 디바이스, M2는 Vg2_Control의 값 7(즉, 약 0.88의 Vg2)에서 관찰된 IIP3의 피크 값과 함께 M2에 의해 기여되는 비선형성을 결국 낮추는(더 높은 IIP3) 더 높은 축퇴 임피던스를 본다. 마지막으로, Vg2_Control의 더 높은 값으로 게이트 전압, Vg2를 추가로 증가시키면 M2의 게이트-대-소스 전압, Vgs2와 M2의 드레인-대-소스 전압, Vds2 사이의 차이가 감소되게 하고, 따라서 더 많은 비선형 구성 요소에 직접 기여하는 트라이오드 동작 영역에 더 가깝게 동작하도록 M2를 구동하므로, 도 4c의 그래프에 대한 IIP3의 축퇴가 관찰된다.
도 4d는 증폭기의 출력(캐스코드) 트랜지스터, M2에 대한 가변 게이트 전압, Vg2의 함수로서 증폭기 회로(400A)의 저이득 상태에 대해, 그리고 1.2 볼트와 동일한 고정된 공급 전압, VDD에 대해 도 4a의 다중 이득 상태 증폭기 회로(400A)의 IIP3(즉, 입력 IP3)을 나타내는 그래프를 나타낸다. 도 4d의 그래프는 상술한, 그러나 저이득 상태의 경우에 대해 설명된 도 4c의 그래프에서와 동일한 파라미터를 나타낸다. 상술한 바와 같이, 게이트 전압, Vg2의 변화는 예를 들어, 0의 값으로부터 15의 값으로 스위핑되는 Vg2_Control 신호를 통해 제공될 수 있다.
도 4d를 추가로 참조하면, 상술한 바와 같이, 저이득 상태에서, 비선형성(예를 들어, IP3)은 입력 디바이스, M1에 의해 지배된다. 도 4c를 참조하여 상술한 고이득 상태의 M2의 경우와 상이하게, M1의 소스(축퇴) 임피던스는 순수 수동(즉, LDEG)이고, M1의 출력 임피던스에 의해 영향을 받지 않는다. 따라서, 입력 디바이스, M1에 의해 기여되는 비선형성의 감소는 M1의 동작 영역에만 기초할 수 있다. 도 4d에서 알 수 있는 바와 같이, 게이트 전압, Vg2를 약 0.78 볼트로부터 1 볼트로 변하도록 하는 Vg2_Control 신호를 0에서 15로 스위핑함으로써, IIP3은 9와 동일한 Vg2_Control의 값에서 피크에 도달하는 Vg2_Control의 첫 번째 스위핑된 값으로 실질적으로 향상되고(더 낮은 비선형성을 나타내는 더 높은 값), 마지막 스위핑된 값(예를 들어, 10 내지 15의 Vg2_Control)을 드로핑한다. 전체적으로, 0.4 볼트보다 높은 드레인 전압, Vd1의 경우(즉, 6 이상의 Vg2_Control), 0.4 볼트보다 낮은 드레인 전압, Vd1(즉, 0 내지 5의 Vg2_Control)에 비해 더 나은 IP3 성능(IIP3의 더 높은 값)이 획득된다.
계속해서 도 4d를 참조하면, Vg2_Control이 0과 같을 때(더 낮은 게이트 전압 Vg2), Vd1은 낮고, 입력 트랜지스터 M1은 트라이오드 동작 영역에서 동작하므로, 도 4d의 그래프에 나타낸 바와 같이 IIP3의 축퇴를 야기하는 더 많은 비선형 구성 요소에 직접적으로 기여한다. 게이트 전압 Vg2가 Vg2_Control의 더 높은 값으로, 따라서 Vd1의 더 높은 값으로 증가함에 따라(Vg2_Control > 0 내지 9), 입력 트랜지스터, M1의 동작 영역은 점진적으로 트라이오드 영역으로부터 포화 영역으로 천이하고, 따라서 더 나은 IP3 성능을 위해 비선형성에 대한 기여를 낮춘다. 게이트 전압, Vg2의 추가 증가(Vg2_Control > 9)와 그에 따른 드레인 전압, Vd1의 추가 증가로, 캐스코드 트랜지스터, M2의 비선형 구성 요소가 영향을 받고, 따라서 M2는 더 많은 비선형 구성 요소에 직접적으로 기여하므로, 도 4d의 그래프에 대한 IIP3의 축퇴가 관찰된다. 본 단락에 따른 설명은 제어될 수 있고 선형성에 영향을 미치는 관찰된 효과에 관한 것임에 유의해야 한다. 그러나, 본 기술 분야의 통상의 기술자는 본 개시에서 설명되지 않은 RF 증폭기의 선형성에 대한 다른 기여자가 있을 수 있음을 명확하게 이해할 것이다.
도 4c 및 도 4d를 참조하면, 비선형성을 감소시키거나 더 낮은 가능한 값으로 비선형성을 유지하기 위해 더 낮은 Vg2 값(예를 들어, Vg2_Control = 7에 대응)이 고이득 상태에서 사용되어야 하고, 더 높은 Vg2 값(예를 들어, Vg2_Control = 9에 대응)이 다중 이득 상태 증폭기 회로(400A)의 저이득 상태에서 사용되어야 한다는 것이 본 기술 분야의 통상의 기술자에게 명백할 것이다. 이하 본 개시의 실시예에 따르면, 도 4a의 블록(310)은 고이득 상태로부터 저이득 상태로 스위칭할 때 게이트 바이어싱 전압, Vg2를 증가시키고, 저이득 상태로부터 고이득 상태로 스위칭할 때 게이트 바이어싱 전압, Vg2를 감소시킨다. 따라서, 입력 트랜지스터, M1의 드레인 전압, Vd1, 따라서 드레인-대-소스 전압 Vds1은 고이득 상태로부터 저이득 상태로 스위칭할 때 증가하고 저이득 상태로부터 고이득 상태로 스위칭할 때 감소한다. 마찬가지로, Vds1 + Vds2가 일정하므로, 출력 캐스코드 트랜지스터, M2의 드레인-대-소스 전압 Vds2는 고이득 상태로부터 저이득 상태로 스위칭할 때 감소하고 저이득 상태로부터 고이득 상태로 스위칭할 때 증가한다.
고이득 상태에서 비선형성에 대한 주요 기여자는 출력 캐스코드 트랜지스터, M2이고, 저이득 상태에서 비선형성에 대한 주요 기여자는 입력 트랜지스터, M1이므로, 위의 내용에 기초하여, 본 기술 분야의 통상의 기술자는 이득 상태를 스위칭할 때 비선형성에 대한 주요 기여자인 하나의 트랜지스터의 드레인-대-소스 전압을 증가시키기 위해 본 교시의 블록(310)이 게이트 바이어싱 전압, Vg2를 생성한다는 것을 명확하게 이해할 것이다. 즉, 저이득 상태로부터 출력 캐스코드 트랜지스터, M2가 주요 기여자인 고이득 상태로 스위칭할 때, M2의 드레인-대-소스 전압, Vds2가 증가하고, 고이득 상태로부터 입력 트랜지스터, M1이 주요 기여자인 저이득 상태로 스위칭할 때, M1의 드레인-대-소스 전압 Vds1이 증가한다. 당연히, 도 4a에 대해 스택(M1, M2)과 같은 2개의 트랜지스터의 스택의 예시적인 경우에, Vds1 + Vds2는 일정하므로, Vds1 및 Vds2 중 하나를 증가시키거나 감소시키면 동일한 양만큼(그러나 반대 부호) 다른 하나에 변함없이 영향을 미칠 것이다.
Vds1 및 Vds2가 각각 M1 및 M2의 동작 영역에 영향을 미치므로, 본 교시는 타겟 스위칭 이득 상태에서 비선형성에 대한 주요 기여자인 하나의 디바이스의 동작 영역을 변경/영향을 미치는 것을 설명한다. 즉, 저이득 상태로부터 출력 캐스코드 트랜지스터, M2가 주요 기여자인 고이득 상태로 스위칭할 때, M2의 동작 영역은 더욱 포화 영역에 있도록 변화되며, 고이득 상태로부터 입력 트랜지스터, M1이 주요 기여자인 저이득 상태로 스위칭할 때, M1의 동작 영역은 더욱 포화 영역에 있도록 변화된다. 또한, 고이득 상태에서, M2가 완전히 포화 영역으로 들어갈 때, M2에 의해 보이는 소스 임피던스도 중요해지고 M1의 작동 영역(동작 영역)도 중요해진다는 점에 유의해야 한다. 따라서, Vds1과 Vds2 사이의 트레이드-오프가 제공될 수 있다.
상술한 바와 같이, 본 개시에 따른 교시는 LNA가 2개 초과의 직렬 접속 트랜지스터를 포함하는 구성에 동일하게 적용될 수 있다. 도 5는 도 3에 나타낸 다중 이득 상태 증폭기 회로의 본 개시에 따른 예시적인 실시예(500)를 나타내며, 여기서 LNA(305)는 캐스코드 구성으로 배열된 3개의 직렬 접속 트랜지스터(M1, M2, M3)의 스택을 포함하는 도 1d의 공통 소스 축퇴 증폭기(100D)이다. 도 5에서 알 수 있는 바와 같이, 다중 이득 상태 증폭기 회로(500)는 소스가 축퇴 인덕터, LDEG, 및 직렬 접속된 캐스코드 트랜지스터 M2 및 M3을 통해 기준 전압(예를 들어, GND)에 커플링되는 입력 트랜지스터 M1을 포함한다. 출력 캐스코드 트랜지스터인 트랜지스터 M3은 인덕터, L20을 통해 공급 전압 VDD에 커플링된다. 공급 전압 VDD와 조합하여 게이트 바이어싱 전압 Vg2 및 Vg3이 각 트랜지스터 M1, M2 및 M3에 대한 드레인-대-소스 전압 Vds1, Vds2 및 Vds3을 결정한다는 것이 본 기술 분야의 통상의 기술자에게 명백할 것이다. 특히, 공급 전압 VDD의 실질적으로 고정된/조절된 레벨에 대해, 드레인-대-소스 전압 Vds1, Vds2 및 Vds3은 게이트 바이어싱 전압 Vg2 및 Vg3에 의해 결정된다.
계속해서 도 5를 참조하면, 도 4a를 참조하여 상술한 2개의 스택의 경우와 유사하게, 본 개시의 출원인은 LNA(100D)의 저이득 상태에서 비선형성, 따라서 IP3에 대한 주요 기여자는 입력 트랜지스터, M1인 반면, LNA(100D)의 고이득 상태에서 비선형성에 대한 주요 기여자는 출력 트랜지스터, M3이라는 것을 관찰하였다. 즉, 중간 캐스코드 트랜지스터, M2는 LNA(100D)의 저이득 상태 또는 고이득 상태에서 비선형성(예를 들어, IP3)에 실질적으로 영향을 미치지 않으므로 중간 캐스코드 트랜지스터, M2는 이득 상태 비선형성을 감소시키는 데 사용되는 M1 및 M3에 대한 제어 전압(예를 들어, Vg2, Vg3)의 효과를 격리하는 수단으로서 사용될 수 있다. 즉, 드레인-대-소스 전압 Vds1 및 Vds3을 변경하여 이득 상태 비선형성이 감소될 수 있으므로, 중간 트랜지스터, M2의 드레인-대-소스 Vds2가 Vds1과 Vds3 사이의 버퍼로서 사용될 수 있어, Vds1 및 Vds3은 M1 및 M3의 동작 영역을 제어하기 위해 자유롭고 독립적으로 사용될 수 있고, 따라서 서로 영향을 미치지 않으면서 각각의 비선형성을 감소시킨다. 이는 Vds1 및 Vds2가 본질적으로 관련되는 도 4a를 참조하여 설명된 2개의 트랜지스터의 적층의 경우와 상이하다. 따라서, M1 및 M3의 각각의 동작 영역을 제어하는 데 있어 더 많은 자유도와, 타겟 이득 상태에 대한 대응하는 비선형성의 가능한 더 많은 감소가 획득될 수 있다. 본 기술 분야의 통상의 기술자는 자유의 양이 공급 전압, VDD의 레벨에 의해 부과되는 이용 가능한 헤드룸에 의해 제한될 수 있음을 명백히 인식할 것이다. 즉, 공급 전압, VDD의 더 높은 레벨은 M2의 동작에 영향을 미치지 않으면서 M1 및 M3의 각각의 동작 영역의 제어에 더 많은 자유를 제공할 수 있는 반면, 공급 전압의 더 낮은 레벨은 가능한 제한된 Vds2로 인해 각각의 동작 영역의 제어를 제한할 수 있다.
계속해서 도 5를 참조하면, 위의 내용에 기초하여, 고이득 상태에서 비선형성에 대한 주요 기여자는 출력 캐스코드 트랜지스터, M3이고, 저이득 상태에서 비선형성에 대한 주요 기여자는 입력 트랜지스터, M1이므로, 본 기술 분야의 통상의 기술자는 본 교시의 블록(310)이 고이득 상태로부터 저이득 상태로 스위칭할 때 입력 트랜지스터 M1의 드레인-대-소스 전압, Vds1을 증가시키기 위해 게이트 바이어싱 전압, Vg2를 생성하고, 저이득 상태로부터 고이득 상태로 스위칭할 때 출력 캐스코드 트랜지스터 M3의 드레인-대-소스 전압, Vds3을 증가시키기 위해 게이트 바이어싱 전압, Vg3을 생성한다는 것을 명확하게 이해할 것이다. Vds1 및 Vds3의 제어는 중간 캐스코드 트랜지스터, M2의 존재로 인해 독립적으로 제공될 수 있으므로, 고이득 상태로 스위칭할 때의 Vds1 및 저이득 상태로 스위칭할 때의 Vds3의 추가 트위킹(tweaking)이 제공될 수 있다. 이러한 추가 스위칭은 필요한 경우 다중 이득 증폭기 회로(500)의 다른 성능을 조정하기 위한 것일 수 있다.
Vds1 및 Vds3은 각각 M1 및 M3의 동작 영역에 영향을 미치기 때문에, 본 교시는 타겟 스위칭 이득 상태에서 비선형성에 대한 주요 기여자인 하나의 디바이스의 동작 영역을 변경/영향을 미치는 것을 설명한다. 즉, 저이득 상태로부터 출력 캐스코드 트랜지스터, M3이 주요 기여자인 고이득 상태로 스위칭할 때, M3의 동작 영역은 더욱 포화 영역에 있도록 변하며, 고이득 상태로부터 입력 트랜지스터, M1이 주요 기여자인 저이득 상태로 스위칭할 때, M1의 동작 영역은 더욱 포화 영역에 있도록 변한다.
도 6은 본 교시에 따른 다중 이득 상태 증폭기에서 3차 인터셉트 포인트(IP3)를 최적화하기 위한 방법의 다양한 단계를 나타내는 프로세스 차트(600)이다. 프로세스 차트(600)에서 알 수 있는 바와 같이, 본 방법은 단계(610)에서, 적어도 저이득 상태 및 고이득 상태를 포함하는 다중 이득 상태 증폭기를 제공하는 단계; 단계(620)에서, 저이득 상태에서 동작할 때, IP3의 최적화된 값을 위해 다중 이득 상태 증폭기의 캐스코드 트랜지스터를 바이어싱하는 단계, 단계(630)에서, 고이득 상태에서 동작할 때, IP3의 최적화된 값을 위해 다중 이득 상태 증폭기의 캐스코드 트랜지스터를 바이어싱하는 단계를 포함하고, 여기서 단계(640)에서, 저이득 상태로부터 고이득 상태로 스위칭할 때, 고이득 상태에서 동작할 때의 IP3의 최적화된 값은 출력 트랜지스터의 드레인-대-소스 전압을 증가시킴으로써 획득되고, 단계(650)에서, 고이득 상태로부터 저이득 상태로 스위칭할 때, 저이득 상태에서 동작할 때의 IP3의 최적화된 값은 입력 트랜지스터의 드레인-대-소스 전압을 증가시킴으로써 획득된다.
위의 설명에 기초하여, 본 기술 분야의 통상의 기술자는 상술한 다중 이득 증폭기 회로가 다중 대역 및/또는 다중 모드 RF 통신 시스템의 수신 경로뿐만 아니라 상이한 이득에 따라 하나 이상의 (약한) RF 신호를 증폭하는 것이 필요한 경우 임의의 RF 시스템에서 사용될 수 있음을 인식할 것이다.
본 교시에 따른 구성에 의해 제공되는 감소된 레이아웃 크기의 이점은 이러한 구성을 사용하는 모놀리식으로 집적된 회로의 추가 감소를 허용할 수 있다. 본 기술 분야의 통상의 기술자는 원하는 구현 목적에 따라, 전체적으로 또는 부분적으로 상술한 임의의 구성의 모놀리식 통합이 또한 가능할 수 있음을 인식할 것이다.
다양한 실시예의 새로운 장치 및 시스템을 포함할 수 있는 어플리케이션은 고속 컴퓨터에 사용되는 전자 회로, 통신 및 신호 프로세싱 회로, 모뎀, 단일 또는 다중 프로세서 모듈, 단일 또는 다중 임베디드 프로세서, 데이터 스위치 및 다층, 다중 칩 모듈을 포함하는 어플리케이션 특정 모듈을 포함한다. 이러한 장치 및 시스템은 텔레비전, 셀룰러 전화, 개인용 컴퓨터(예를 들어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 휴대용 컴퓨터, 태블릿 컴퓨터 등), 워크스테이션, 라디오, 비디오 플레이어, 오디오 플레이어(예를 들어, mp3 플레이어), 차량, 의료 디바이스(예를 들어, 심장 모니터, 혈압 모니터 등) 및 기타와 같은 다양한 전자 시스템 내의 하위 구성요소로서 추가로 포함될 수 있다. 일부 실시예는 다수의 방법을 포함할 수 있다.
본 개시에서 사용된 "MOSFET"이라는 용어는 절연된 게이트를 갖고 금속 또는 금속 유사물, 절연체 및 반도체 구조체를 포함하는 임의의 전계 효과 트랜지스터(FET)를 의미한다. "금속" 또는 "금속 유사물"이라는 용어는 (알루미늄, 구리 또는 다른 금속, 또는 고도로 도핑된 폴리실리콘, 그래핀 또는 다른 전기 도전체와 같은) 적어도 하나의 전기 도전성 재료를 포함하고, "절연체"는 (실리콘 산화물 또는 다른 유전 재료와 같은) 적어도 하나의 절연 재료를 포함하고, "반도체"는 적어도 하나의 반도체 재료를 포함한다.
본 기술 분야의 통상의 기술자에게 용이하게 명백한 바와 같이, 본 발명의 다양한 실시예는 광범위하게 다양한 사양을 충족하도록 구현될 수 있다. 위에서 달리 언급하지 않는 한, 적절한 구성 요소 값의 선택은 설계 선택의 문제이고, 본 발명의 다양한 실시예는 임의의 적절한 IC 기술(MOSFET 구조를 포함하지만 이에 제한되지 않음), 또는 하이브리드 또는 이산 회로 형태로 구현될 수 있다. 집적 회로 실시예는 표준 벌크 실리콘, 실리콘-온-절연체(SOI: silicon-on-insulator) 및 실리콘-온-사파이어(SOS: silicon-on-sapphire)를 포함하지만 이에 제한되지 않는 임의의 적절한 기판 및 프로세스를 사용하여 제조될 수 있다. 위에서 달리 언급하지 않는 한, 본 발명은 바이폴라, GaAs HBT, GaN HEMT, GaAs pHEMT 및 MESFET 기술과 같은 다른 트랜지스터 기술로 구현될 수 있다. 그러나, 상술한 본 발명의 개념은 SOI 기반 제조 프로세스(SOS 포함) 및 유사한 특성을 갖는 제조 프로세스에 특히 유용하다. SOI 또는 SOS 상의 CMOS로의 제작은 저전력 소모, FET 적층으로 인해 동작 중 고전력 신호를 견딜 수 있는 능력, 우수한 선형성 및 고주파 동작(즉, 50 GHz까지 그리고 이를 초과하는 무선 주파수)을 가능하게 한다. 모놀리식 IC 구현은 일반적으로 신중한 설계에 의해 기생 커패시턴스가 낮게 유지될 수 있기 때문에(또는 최소한으로, 모든 유닛에 걸쳐 균일하게 유지되어 이를 보상될 수 있게 함), 특히 유용하다.
특정 사양 및/또는 구현 기술(예를 들어, NMOS, PMOS 또는 CMOS, 및 증강 모드 또는 공핍 모드 트랜지스터 디바이스)에 따라 전압 레벨이 조정되거나 전압 및/또는 논리 신호 극성이 반전될 수 있다. 구성 요소 전압, 전류 및 전력 처리 기능은 필요에 따라 예를 들어, 디바이스 크기를 조정하고, 더 큰 전압을 견디기 위해 구성 요소(특히 FET)를 직렬로 "적층"하고/하거나 더 많은 전류를 처리하기 위해 복수의 구성 요소를 병렬로 사용함으로써 적응될 수 있다. 개시된 회로의 기능을 향상시키기 위해 및/또는 개시된 회로의 기능을 상당히 변경하지 않고 추가 기능을 제공하기 위해 추가 회로 구성 요소가 추가될 수 있다.
본 개시에 따른 다수의 실시예가 설명되었다. 이러한 실시예의 사상 및 범위를 벗어나지 않고 다양한 수정이 이루어질 수 있음을 이해해야 한다. 예를 들어, 상술한 단계 중 일부는 순서 독립적일 수 있으므로 설명된 순서와 다른 순서로 수행될 수 있다. 또한, 상술한 단계 중 일부는 선택적일 수 있다. 위에서 식별된 방법과 관련하여 설명된 다양한 활동은 반복적, 직렬 또는 병렬 방식으로 실행될 수 있다.
위의 설명은 이하의 청구항의 범위에 의해 규정되는 본 개시의 범위를 제한하려는 것이 아니라 예시하도록 의도되며, 다른 실시예가 청구항의 범위 내에 있다는 것을 이해해야 한다(청구항 요소에 대한 괄호 레이블은 이러한 요소를 쉽게 참조하기 위한 것으로, 그 자체로 요소의 특정 필수 순서 또는 열거를 나타내지 않으며; 도한, 이러한 레이블은 충돌하는 라벨링 시퀀스를 시작하는 것으로 간주되지 않고 추가 요소에 대한 참조로서 종속 청구항에서 재사용될 수 있음).

Claims (20)

  1. 적어도 저이득 상태 및 고이득 상태에 따라 동작하기 위한 다중 이득 상태 증폭기 회로로서, 상기 다중 이득 상태 증폭기 회로는:
    i) 저잡음 증폭기(LNA: low noise amplifier)로서, 상기 저잡음 증폭기는:
    입력 트랜지스터 및 출력 트랜지스터를 포함하는 하나 이상의 캐스코드 트랜지스터를 포함하는 복수의 직렬 접속된 트랜지스터의 스택을 포함하고, 상기 스택은 실질적으로 고정된 공급 전압과 기준 접지 사이에 커플링된, 저잡음 증폭기; 및
    ii) 상기 저이득 상태 및 상기 고이득 상태에 따른 동작을 위해 상기 하나 이상의 캐스코드 트랜지스터의 게이트들에 대한 바이어싱 전압들을 선택적으로 생성하도록 구성된 이득 디코더 및 바이어스 제어 회로;를 포함하고,
    상기 저이득 상태로부터 상기 고이득 상태로 스위칭할 때, 상기 바이어싱 전압은 상기 고이득 상태에 따라 동작하기 위해 상기 출력 트랜지스터의 드레인-대-소스 전압을 증가시키고,
    상기 고이득 상태로부터 상기 저이득 상태로 스위칭할 때, 상기 바이어싱 전압은 상기 저이득 상태에 따라 동작하기 위해 상기 입력 트랜지스터의 드레인-대-소스 전압을 증가시키는, 다중 이득 상태 증폭기 회로.
  2. 제1항에 있어서,
    상기 출력 트랜지스터의 상기 드레인-대-소스 전압의 증가는 상기 고이득 상태에서 동작하는 동안 상기 LNA에 의해 증폭된 RF 신호의 비선형성을 감소시키고,
    상기 입력 트랜지스터의 상기 드레인-대-소스 전압의 증가는 상기 저이득 상태에서 동작하는 동안 상기 LNA에 의해 증폭된 상기 RF 신호의 비선형성을 감소시키는, 다중 이득 상태 증폭기 회로.
  3. 제2항에 있어서,
    상기 비선형성은 상기 비선형성이 감소할 때 증가하는 3차 인터셉트 포인트(IP3)를 포함하는, 다중 이득 상태 증폭기 회로.
  4. 제1항에 있어서,
    상기 하나 이상의 캐스코드 트랜지스터는 상기 출력 트랜지스터인 하나의 캐스코드 트랜지스터로 구성되며,
    상기 저이득 상태로부터 상기 고이득 상태로 스위칭할 때, 상기 이득 디코더 및 상기 바이어스 제어 회로는 상기 출력 트랜지스터의 게이트에 대한 바이어싱 전압을 감소시키고,
    상기 고이득 상태로부터 상기 저이득 상태로 스위칭할 때, 상기 이득 디코더 및 상기 바이어스 제어 회로는 상기 출력 트랜지스터의 상기 게이트에 대한 상기 바이어싱 전압을 증가시키는, 다중 이득 상태 증폭기 회로.
  5. 제4항에 있어서,
    상기 실질적으로 고정된 공급 전압은 약 1.2 볼트와 동일한 조절된 전압인, 다중 이득 상태 증폭기 회로.
  6. 제1항에 있어서,
    상기 하나 이상의 캐스코드 트랜지스터는 상기 출력 트랜지스터 및 상기 입력 트랜지스터에 커플링된 적어도 하나의 추가 캐스코드 트랜지스터를 포함하고,
    상기 저이득 상태로부터 상기 고이득 상태로 스위칭할 때, 상기 이득 디코더 및 상기 바이어스 제어 회로는 상기 출력 트랜지스터의 게이트에 대한 바이어싱 전압을 감소시키는, 다중 이득 상태 증폭기 회로.
  7. 제1항에 있어서,
    상기 하나 이상의 캐스코드 트랜지스터는 상기 출력 트랜지스터 및 상기 입력 트랜지스터에 커플링된 적어도 하나의 추가 캐스코드 트랜지스터를 포함하고,
    상기 고이득 상태로부터 상기 저이득 상태로 스위칭할 때, 상기 이득 디코더 및 상기 바이어스 제어 회로는 상기 적어도 하나의 추가 캐스코드 트랜지스터의 게이트에 대한 바이어싱 전압을 증가시키는, 다중 이득 상태 증폭기 회로.
  8. 제1항에 있어서,
    상기 하나 이상의 캐스코드 트랜지스터는 상기 출력 트랜지스터 및 상기 입력 트랜지스터에 커플링된 적어도 하나의 추가 캐스코드 트랜지스터를 포함하고,
    상기 저이득 상태로부터 상기 고이득 상태로 스위칭할 때, 상기 이득 디코더 및 상기 바이어스 제어 회로는 상기 출력 트랜지스터의 게이트에 대한 바이어싱 전압을 감소시키고,
    상기 고이득 상태로부터 상기 저이득 상태로 스위칭할 때, 상기 이득 디코더 및 상기 바이어스 제어 회로는 상기 적어도 하나의 추가 캐스코드 트랜지스터의 게이트에 대한 바이어싱 전압을 증가시키는, 다중 이득 상태 증폭기 회로.
  9. 제8항에 있어서,
    상기 실질적으로 고정된 공급 전압은 약 1.8 볼트와 동일한 조절된 전압인, 다중 이득 상태 증폭기 회로.
  10. 제2항에 있어서,
    상기 저이득 상태로부터 상기 고이득 상태로 스위칭할 때, 상기 바이어싱 전압은 상기 입력 트랜지스터를 대응하는 포화 동작 영역으로 추가로 구동하여 상기 비선형성 감소를 위해 상기 출력 트랜지스터에서 보이는 축퇴 임피던스를 증가시키는, 다중 이득 상태 증폭기 회로.
  11. 제1항에 있어서,
    상기 저이득 상태에서 동작하는 동안의 상기 다중 이득 상태 증폭기의 이득은 6 dB 이하이고, 상기 고이득 상태에서 동작하는 동안의 상기 이득은 16 dB 이상인, 다중 이득 상태 증폭기 회로.
  12. 제1항에 있어서,
    상기 저이득 상태 및 상기 고이득 상태에서 동작하는 동안 상기 다중 이득 상태 증폭기의 각각의 이득은 상기 이득 디코더 및 상기 바이어스 제어 회로에 의해 선택적으로 생성되는 상기 입력 트랜지스터의 게이트에 대한 바이어싱 전압을 통해 제공되는, 다중 이득 상태 증폭기 회로.
  13. 제1항에 있어서,
    상기 이득 디코더 및 상기 바이어스 제어 회로는 a) 디지털 신호; b) 아날로그 신호; 및 c) a)와 b)의 조합; 중 하나인 입력 제어 신호에 기초하여 상기 바이어싱 전압들을 선택적으로 생성하는, 다중 이득 상태 증폭기 회로.
  14. 제13항에 있어서,
    상기 이득 디코더 및 상기 바이어스 제어 회로는,
    a) 상기 입력 제어 신호를 상기 저이득 상태 및 상기 고이득 상태를 포함하는 타겟 이득 상태로 디코딩하는 이득 디코더 회로; 및
    b) 상기 타겟 이득 상태에 기초하여 상기 바이어싱 전압들을 생성하는 바이어스 제어 회로로서, 상기 바이어스 제어 회로는 bl) 아날로그-대-디지털 변환 회로, b2) 디지털-대-아날로그 변환 회로, b3) 디지털 회로, b4) 아날로그 회로 및 b5) 메모리 회로 중 하나 이상을 포함하는, 바이어스 제어 회로;를 포함하는, 다중 이득 상태 증폭기 회로.
  15. 제1항에 있어서,
    상기 복수의 직렬 접속된 트랜지스터는 금속-산화물-반도체(MOS: metal-oxide-semiconductor) 전계 효과 트랜지스터(FET: field effect transistor)들인, 다중 이득 상태 증폭기 회로.
  16. 제15항에 있어서,
    상기 트랜지스터들은 a) 실리콘-온-절연체(SOI: silicon-on-insulator) 기술, b) 실리콘-온-사파이어(SOS: silicon-on-sapphire) 기술 및 c) 벌크 실리콘(Si) 기술 중 하나를 사용하여 제조되는, 다중 이득 상태 증폭기 회로.
  17. 제1항의 다중 이득 상태 증폭기 회로를 포함하는, 전자 모듈.
  18. 무선 주파수(RF: radio-frequency) 프론트 엔드(front-end) 통신 시스템으로서,
    RF 신호를 수신하기 위한 수신기 섹션으로서, 상기 수신기 섹션은 제17항의 전자 모듈을 포함하는, 수신기 섹션을 포함하는, 무선 주파수 프론트 엔드 통신 시스템.
  19. 다음을 포함하는 방법:
    a) 텔레비전, b) 셀룰러 전화, c) 퍼스널 컴퓨터, d) 워크스테이션, e) 라디오, f) 비디오 플레이어, g) 오디오 플레이어, h) 차량, i) 의료 디바이스 및 j) 다른 전자 시스템을 포함하는 하나 이상의 전자 시스템에서 제17항의 전자 모듈을 사용하는 단계를 포함하는, 방법.
  20. 적어도 저이득 상태 및 고이득 상태를 포함하는 다중 이득 상태 증폭기에서 3차 인터셉트 포인트(IP3)를 최적화하기 위한 방법으로서,
    상기 저이득 상태에서 동작할 때, 상기 IP3의 최적화된 값을 위해 상기 다중 이득 상태 증폭기의 캐스코드 트랜지스터들을 바이어싱하는 단계;
    상기 고이득 상태에서 동작할 때, 상기 IP3의 최적화된 값을 위해 상기 다중 이득 상태 증폭기의 캐스코드 트랜지스터들을 바이어싱하는 단계;를 포함하고,
    상기 저이득 상태로부터 상기 고이득 상태로 스위칭할 때, 상기 고이득 상태에서 동작할 때의 상기 IP3의 상기 최적화된 값은 출력 트랜지스터의 드레인-대-소스 전압을 증가시킴으로써 획득되고,
    상기 고이득 상태로부터 상기 저이득 상태로 스위칭할 때, 상기 저이득 상태에서 동작할 때의 상기 IP3의 상기 최적화된 값은 입력 트랜지스터의 드레인-대-소스 전압을 증가시킴으로써 획득되고,
    상기 다중 이득 상태 증폭기는 상기 입력 트랜지스터 및 상기 출력 트랜지스터를 포함하는 하나 이상의 캐스코드 트랜지스터를 포함하는 복수의 직렬 접속된 트랜지스터의 스택을 포함하는 저잡음 증폭기(LNA)를 포함하고, 상기 스택은 실질적으로 고정된 공급 전압과 기준 접지 사이에 커플링되는, 방법.
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