KR20210064012A - Single crystal semiconductor structure and method of fabricating the same - Google Patents

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최준희
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한주헌
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Abstract

단결정 반도체 구조체는 비정질 기판, 비정질 기판 상에 제공되는 단결정 반도체 층, 및 비정질 기판과 단결정 반도체 층 사이에 제공되는 방향 제어 박막을 포함하되, 방향 제어 박막은 단결정 박막이고, 방향 제어 박막의 두께는 0 나노미터(nm)보다 크되, 임계 두께(critical thickness)(hc)의 열배와 같거나 그보다 작다.The single crystal semiconductor structure includes an amorphous substrate, a single crystal semiconductor layer provided on the amorphous substrate, and a direction controlling thin film provided between the amorphous substrate and the single crystal semiconductor layer, wherein the direction controlling thin film is a single crystal thin film, and the thickness of the direction controlling thin film is 0 greater than nanometers (nm), but less than or equal to ten times the critical thickness (h c ).

Description

단결정 반도체 구조체 및 그 제조 방법{SINGLE CRYSTAL SEMICONDUCTOR STRUCTURE AND METHOD OF FABRICATING THE SAME}Single crystal semiconductor structure and manufacturing method thereof
본 개시는 단결정 반도체 구조체 및 그 제조 방법에 관한 것이다.The present disclosure relates to a single crystal semiconductor structure and a method for manufacturing the same.
단결정 III-V족 화합물 반도체 층의 에피 성장을 위해 단결정 기판이 사용된다. 예를 들어, GaN 단결정 층의 성장을 위해서 c-plane 사파이어(sapphire) 기판 또는 (111) 방향을 갖는 실리콘 단결정 기판이 이용된다. 단결정 기판은 제한된 크기를 가지므로, 에피 성장된 단결정 III-V족 화합물 반도체 층의 크기가 제한된다. 그리고 단결정 기판은 고가이므로, 단결정 III-V족 화합물 반도체 층을 형성하기 위한 에피 성장 공정은 높은 비용이 요구된다. 단결정 III-V족 화합물 반도체 층을 형성하기 위한 에피 성장 공정의 비용을 낮추고, 단결정 III-V족 화합물 반도체 층의 크기를 자유롭게 결정하기 위해, 단결정이 아닌 기판을 이용하는 에피 성장 공정이 요구된다.A single-crystal substrate is used for epi-growth of a single-crystal III-V compound semiconductor layer. For example, a c-plane sapphire substrate or a silicon single crystal substrate having a (111) orientation is used for the growth of the GaN single crystal layer. Since the single-crystal substrate has a limited size, the size of the epi-grown single-crystal III-V compound semiconductor layer is limited. And since the single crystal substrate is expensive, the epitaxial growth process for forming the single crystal group III-V compound semiconductor layer requires high cost. In order to lower the cost of the epitaxial growth process for forming a single crystal group III-V compound semiconductor layer and to freely determine the size of the single crystal group III-V compound semiconductor layer, an epitaxial growth process using a substrate other than a single crystal is required.
해결하고자 하는 과제는 비정질 기판 상에 제공된 단결정 반도체 층을 포함하는 단결정 반도체 구조체를 제공하는 것에 있다.An object to be solved is to provide a single crystal semiconductor structure including a single crystal semiconductor layer provided on an amorphous substrate.
해결하고자 하는 과제는 비정질 기판 상에 단결정 반도체 층을 형성하는 방법을 제공하는 것에 있다. An object to be solved is to provide a method of forming a single crystal semiconductor layer on an amorphous substrate.
다만, 해결하고자 하는 과제는 상기 개시에 한정되지 않는다. However, the problem to be solved is not limited to the above disclosure.
일 측면에 있어서, 비정질 기판; 상기 비정질 기판 상에 제공되는 단결정 반도체 층; 및 상기 비정질 기판과 상기 단결정 반도체 층 사이에 제공되는 방향 제어 박막;을 포함하되, 상기 방향 제어 박막은 단결정 박막이고, 상기 방향 제어 박막의 두께는 0 나노미터(nm)보다 크되, 임계 두께(critical thickness)(hc)의 열배와 같거나 그보다 작으며, 상기 임계 두께(hc)는 아래의 식에 의해 결정되는 단결정 반도체 구조체가 제공될 수 있다.In one aspect, the amorphous substrate; a single crystal semiconductor layer provided on the amorphous substrate; and a direction controlling thin film provided between the amorphous substrate and the single crystal semiconductor layer, wherein the direction controlling thin film is a single crystal thin film, and the thickness of the direction controlling thin film is greater than 0 nanometers (nm), a critical thickness (critical) thickness) (h c ) equal to or less than ten times, the critical thickness (h c ) may be provided by a single crystal semiconductor structure determined by the following equation.
Figure pat00001
Figure pat00001
(b: 버거스 벡터(vergers vector), μ 푸아송 비(Poisson's ratio), ε0 는 상기 방향 제어 박막과 상기 단결정 반도체 층의 격자 불일치(lattice misfit) 정도)(b: Bergers vector, μ Poisson's ratio, ε 0 is the degree of lattice misfit between the direction control thin film and the single crystal semiconductor layer)
상기 단결정 반도체 층은: 하부 단결정 층; 및 상부 단결정 층;을 포함하되, 상기 하부 단결정 층은 상기 상부 단결정 층에 대한 핵 생성층일 수 있다.The single crystal semiconductor layer includes: a lower single crystal layer; and an upper single crystal layer; wherein the lower single crystal layer may be a nucleation layer for the upper single crystal layer.
상기 상부 단결정 층의 결정성은 상기 하부 단결정 층의 결정성보다 높을 수 있다.The crystallinity of the upper single-crystal layer may be higher than that of the lower single-crystal layer.
상기 하부 단결정 층과 상기 상부 단결정 층 사이에 제공되는 마스크 패턴;을 더 포함하되, 상기 마스크 패턴은 하부 단결정 층을 노출하는 홀들을 포함하고, 상기 상부 단결정 층은 상기 마스크 패턴 상에 제공되어, 상기 홀들을 채울 수 있다.and a mask pattern provided between the lower single crystal layer and the upper single crystal layer, wherein the mask pattern includes holes exposing the lower single crystal layer, and the upper single crystal layer is provided on the mask pattern, Holes can be filled.
상기 방향 제어 박막의 격자 구조는 상기 하부 단결정 층의 격자 구조와 일치할 수 있다.The lattice structure of the direction control thin film may match the lattice structure of the lower single crystal layer.
상기 방향 제어 박막은 (001) 방향 또는 (111) 방향을 갖는 단결정 박막이고, 상기 단결정 반도체 층은 (001) 방향 또는 (111) 방향을 가질 수 있다.The direction control thin film may be a single crystal thin film having a (001) direction or a (111) direction, and the single crystal semiconductor layer may have a (001) direction or a (111) direction.
상기 방향 제어 박막은 (111) 방향을 갖는 CeO2 박막 또는 (111) 방향을 갖는 Sc2O3 박막이고, 상기 단결정 반도체 층은 (001) 방향을 갖는 GaN 층일 수 있다.The direction control thin film may be a CeO 2 thin film having a (111) direction or a Sc 2 O 3 thin film having a (111) direction, and the single crystal semiconductor layer may be a GaN layer having a (001) direction.
상기 방향 제어 박막은 (100) 방향을 갖고, 상기 단결정 반도체 층은 (100) 방향을 가질 수 있다.The direction control thin film may have a (100) direction, and the single crystal semiconductor layer may have a (100) direction.
상기 방향 제어 박막은 (100) 방향을 갖는 MgO 박막이고, 상기 단결정 반도체 층은 (100) 방향을 갖는 GaAs 층일 수 있다. The direction control thin film may be an MgO thin film having a (100) direction, and the single crystal semiconductor layer may be a GaAs layer having a (100) direction.
상기 방향 제어 박막과 상기 비정질 기판 사이에 제공되는 상부 열전달 층;을 더 포함할 수 있다. It may further include an upper heat transfer layer provided between the direction control thin film and the amorphous substrate.
상기 상부 열전달 층은 금속을 포함할 수 있다.The upper heat transfer layer may include a metal.
상기 상부 열전달 층과 상기 방향 제어 박막 사이에 제공되는 평탄화 층;을 더 포함하되, 상기 방향 제어 박막과 마주하는 상기 평탄화 층의 상면의 표면 거칠기는 상기 상부 열전달 층과 마주하는 상기 평탄화 층의 바닥면의 표면 거칠기보다 작을 수 있다. and a planarization layer provided between the upper heat transfer layer and the direction control thin film, wherein a surface roughness of an upper surface of the planarization layer facing the direction controlling thin film is a bottom surface of the planarizing layer facing the upper heat transfer layer may be smaller than the surface roughness of
상기 평탄화 층은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다.The planarization layer may include silicon oxide or silicon nitride.
상기 비정질 기판에 대해 상기 방향 제어 박막의 반대편에 제공되는 하부 열전달 층;을 더 포함할 수 있다. It may further include; a lower heat transfer layer provided on the opposite side of the direction control thin film with respect to the amorphous substrate.
상기 하부 열전달 층은 금속을 포함할 수 있다.The lower heat transfer layer may include a metal.
일 측면에 있어서, 비정질 기판 상에 방향 제어 박막을 형성하는 것; 상기 방향 제어 박막 상에 하부 단결정 층을 형성하는 것; 및 상기 하부 단결정 층 상에 상부 단결정 층을 형성하는 것;을 포함하되, 상기 방향 제어 박막은 0 나노미터(nm)보다 크되, 임계 두께(critical thickness)(hc)의 열배와 같거나 그보다 작은 두께를 갖도록 형성되고, 상기 임계 두께(hc)는 아래의 식에 의해 결정되는 단결정 반도체 구조체 제조 방법이 제공될 수 있다.In one aspect, forming a direction control thin film on the amorphous substrate; forming a lower single crystal layer on the direction control thin film; and forming an upper single-crystal layer on the lower single-crystal layer, wherein the direction-controlling thin film is greater than 0 nanometers (nm), and is less than or equal to ten times a critical thickness (h c ). It is formed to have a thickness, and the critical thickness (h c ) may be provided with a single crystal semiconductor structure manufacturing method determined by the following equation.
Figure pat00002
Figure pat00002
(b: 버거스 벡터(vergers vector), μ 푸아송 비(Poisson's ratio), ε0 는 상기 방향 제어 박막과 상기 하부 단결정 층의 격자 불일치(lattice misfit) 정도)(b: Bergers vector, μ Poisson's ratio, ε 0 is the degree of lattice misfit between the direction control thin film and the lower single crystal layer)
상기 방향 제어 박막은 이온 빔 보조 증착(Ion Beam Assisted Deposition, IBAD) 공정에 의해 형성될 수 있다.The direction control thin film may be formed by an ion beam assisted deposition (IBAD) process.
상기 하부 단결정 층은 제1 에피탁시 성장(Epitaxy Growth) 공정에 의해 형성되고, 상기 상부 단결정 층은 제2 에피탁시 성장 공정에 의해 형성되며, 상기 제1 에피탁시 성장 공정은 상기 제2 에피탁시 성장 공정보다 낮은 온도에서 수행될 수 있다. The lower single crystal layer is formed by a first epitaxy growth process, the upper single crystal layer is formed by a second epitaxial growth process, and the first epitaxial growth process is performed by the second It can be carried out at a lower temperature than the epitaxial growth process.
상기 제1 에피탁시 성장 공정 종료 후, 상기 하부 단결정 층을 열처리하는 것;을 더 포함할 수 있다.The method may further include, after completion of the first epitaxial growth process, heat treatment of the lower single crystal layer.
상기 제1 에피탁시 성장 공정은 800 도(℃) 이하의 온도에서 수행되고, 상기 제2 에피탁시 성장 공정은 900 도(℃) 이상의 온도에서 수행될 수 있다.The first epitaxial growth process may be performed at a temperature of 800 degrees C or less, and the second epitaxial growth process may be performed at a temperature of 900 degrees C or more.
상기 비정질 기판의 바닥면 상에 하부 열전달 층을 형성하는 것;을 더 포함하되, 상기 하부 열전달 층은 상기 비정질 기판의 상기 바닥면 상에 금속을 증착하는 것에 의해 형성될 수 있다.Forming a lower heat transfer layer on the bottom surface of the amorphous substrate; further comprising, wherein the lower heat transfer layer may be formed by depositing a metal on the bottom surface of the amorphous substrate.
상기 비정질 기판과 상기 방향 제어 박막 사이에 상부 열전달 층을 형성하는 것;을 더 포함하되, 상기 상부 열전달 층은 상기 비정질 기판의 상면 상에 금속을 증착하는 것에 의해 형성될 수 있다.The method may further include forming an upper heat transfer layer between the amorphous substrate and the direction control thin film, wherein the upper heat transfer layer may be formed by depositing a metal on the upper surface of the amorphous substrate.
상기 방향 제어 박막과 상기 상부 열전달 층 사이에 평탄화 층을 형성하는 것;을 더 포함하되, 상기 평탄화 층은 상기 상부 열전달 층의 상면 상에 실리콘 질화물 또는 실리콘 산화물을 증착하는 것에 의해 형성될 수 있다.The method may further include forming a planarization layer between the direction control thin film and the upper heat transfer layer, wherein the planarization layer may be formed by depositing silicon nitride or silicon oxide on the upper surface of the upper heat transfer layer.
상기 하부 단결정 층과 상기 상부 단결정 층 사이에 마스크 패턴을 형성하는 것;을 더 포함하되, 상기 마스크 패턴은 하부 단결정 층을 노출하는 홀들을 포함하고, 상기 상부 단결정 층은 상기 홀들을 채우고, 상기 마스크 패턴의 상면을 덮도록 형성될 수 있다.forming a mask pattern between the lower single crystal layer and the upper single crystal layer, wherein the mask pattern includes holes exposing the lower single crystal layer, the upper single crystal layer fills the holes, and the mask It may be formed to cover the upper surface of the pattern.
상기 마스크 패턴은 인-시츄(in-situ) 공정에 의해 형성되고, SiN을 포함할 수 있다.The mask pattern is formed by an in-situ process and may include SiN.
상기 마스크 패턴은 엑스-시츄(ex-situ) 공정에 의해 형성되고, SiO2 또는 SiN을 포함할 수 있다.The mask pattern is formed by an ex-situ process, and may include SiO2 or SiN.
일 측면에 있어서, 비정질 기판 상에 방향 제어 박막을 형성하는 것; 상기 방향 제어 박막의 상면에 결함(defect)을 형성하는 것; 및 상기 방향 제어 박막 상에 단결정 반도체 층을 형성하는 것;을 포함하되, 상기 방향 제어 박막은 0 나노미터(nm)보다 크되, 임계 두께(critical thickness)(hc)의 열배와 같거나 그보다 작은 두께를 갖도록 형성되고, 상기 임계 두께(hc)는 아래의 식에 의해 결정되는 단결정 반도체 구조체 제조 방법이 제공될 수 있다.In one aspect, forming a direction control thin film on the amorphous substrate; forming a defect on the top surface of the direction control thin film; and forming a single crystal semiconductor layer on the direction controlling thin film, wherein the direction controlling thin film is greater than 0 nanometers (nm), but less than or equal to ten times a critical thickness (h c ). It is formed to have a thickness, and the critical thickness (h c ) may be provided with a single crystal semiconductor structure manufacturing method determined by the following equation.
Figure pat00003
Figure pat00003
(b: 버거스 벡터(vergers vector), μ 푸아송 비(Poisson's ratio), ε0 는 상기 방향 제어 박막과 상기 단결정 반도체 층의 격자 불일치(lattice misfit) 정도)(b: Bergers vector, μ Poisson's ratio, ε 0 is the degree of lattice misfit between the direction control thin film and the single crystal semiconductor layer)
상기 방향 제어 박막의 상기 상면에 상기 결함을 형성하는 것은, 상기 방향 제어 박막의 상기 상면에 플라즈마 표면 처리 공정을 수행하는 것을 포함할 수 있다.Forming the defect on the upper surface of the direction controlling thin film may include performing a plasma surface treatment process on the upper surface of the direction controlling thin film.
상기 단결정 반도체 층은 에피탁시 성장 공정에 의해 형성될 수 있다.The single crystal semiconductor layer may be formed by an epitaxial growth process.
상기 에피탁시 성장 공정은 900 도(℃) 이상에서 수행될 수 있다.The epitaxial growth process may be performed at 900 degrees (°C) or higher.
본 개시는 비정질 기판 상에 제공된 단결정 반도체 층을 포함하는 단결정 반도체 구조체를 제공할 수 있다. The present disclosure may provide a single crystal semiconductor structure including a single crystal semiconductor layer provided on an amorphous substrate.
본 개시는 비정질 기판 상에 단결정 반도체 층을 형성하는 방법을 제공할 수 있다.The present disclosure may provide a method of forming a single crystal semiconductor layer on an amorphous substrate.
다만, 발명의 효과는 상기 개시에 한정되지 않는다.However, the effect of the invention is not limited to the above disclosure.
도 1은 예시적인 실시예들에 따른 단결정 반도체 구조체의 단면도이다.
도 2는 도 1의 단결정 반도체 구조체의 제조 방법을 설명하기 위한 순서도이다.
도 3은 도 1의 단결정 반도체 구조체의 제조 방법을 설명하기 위한 공정 개념이다.
도 4는 도 1의 단결정 반도체 구조체의 제조 방법을 설명하기 위한 단면도이다.
도 5는 예시적인 실시예들에 따른 단결정 반도체 구조체의 단면도이다.
도 6은 예시적인 실시예들에 따른 단결정 반도체 구조체의 단면도이다.
도 7은 예시적인 실시예들에 따른 단결정 반도체 구조체의 단면도이다.
도 8은 예시적인 실시예들에 따른 단결정 반도체 구조체의 단면도이다.
도 9는 예시적인 실시예들에 따른 단결정 반도체 구조체의 단면도이다.
도 10은 예시적인 실시예들에 따른 단결정 반도체 구조체의 단면도이다.
1 is a cross-sectional view of a single crystal semiconductor structure according to example embodiments.
FIG. 2 is a flowchart illustrating a method of manufacturing the single crystal semiconductor structure of FIG. 1 .
FIG. 3 is a process concept for explaining a method of manufacturing the single crystal semiconductor structure of FIG. 1 .
FIG. 4 is a cross-sectional view illustrating a method of manufacturing the single crystal semiconductor structure of FIG. 1 .
5 is a cross-sectional view of a single crystal semiconductor structure according to example embodiments.
6 is a cross-sectional view of a single crystal semiconductor structure according to example embodiments.
7 is a cross-sectional view of a single crystal semiconductor structure according to example embodiments.
8 is a cross-sectional view of a single crystal semiconductor structure according to example embodiments.
9 is a cross-sectional view of a single crystal semiconductor structure according to example embodiments.
10 is a cross-sectional view of a single crystal semiconductor structure in accordance with example embodiments.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들에 대해 상세히 설명하기로 한다. 이하의 도면들에서 동일한 참조부호는 동일한 구성요소를 지칭하며, 도면상에서 각 구성요소의 크기는 설명의 명료성과 편의상 과장되어 있을 수 있다. 한편, 이하에 설명되는 실시예는 단지 예시적인 것에 불과하며, 이러한 실시예들로부터 다양한 변형이 가능하다. Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. In the following drawings, the same reference numerals refer to the same components, and the size of each component in the drawings may be exaggerated for clarity and convenience of description. Meanwhile, the embodiments described below are merely exemplary, and various modifications are possible from these embodiments.
이하에서, "상부" 나 "상"이라고 기재된 것은 접촉하여 바로 위에 있는 것뿐만 아니라 비접촉으로 위에 있는 것도 포함할 수 있다.Hereinafter, what is described as "top" or "top" may include not only those directly above by contact, but also those that are above non-contact.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.Singular expressions include plural expressions unless the context clearly indicates otherwise. In addition, when a part "includes" a certain component, it means that other components may be further included rather than excluding other components unless specifically stated to the contrary.
또한, 명세서에 기재된 "..부" 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어 또는 소프트웨어로 구현되거나 하드웨어와 소프트웨어의 결합으로 구현될 수 있다.In addition, terms such as “.. unit” described in the specification mean a unit for processing at least one function or operation, which may be implemented as hardware or software, or a combination of hardware and software.
도 1은 예시적인 실시예들에 따른 단결정 반도체 구조체의 단면도이다. 1 is a cross-sectional view of a single crystal semiconductor structure according to example embodiments.
도 1을 참조하면, 단결정 반도체 구조체(10)가 제공될 수 있다. 단결정 반도체 구조체(10)는 기판(100), 방향 제어 박막(200), 하부 단결정 층(300), 및 상부 단결정 층(400)을 포함할 수 있다. 기판(100)은 비정질 기판일 수 있다. 예를 들어, 기판(100)은 글라스(glass) 또는 비정질 층으로 코팅된 금속층을 포함할 수 있다. Referring to FIG. 1 , a single crystal semiconductor structure 10 may be provided. The single crystal semiconductor structure 10 may include a substrate 100 , a direction control thin film 200 , a lower single crystal layer 300 , and an upper single crystal layer 400 . The substrate 100 may be an amorphous substrate. For example, the substrate 100 may include a metal layer coated with glass or an amorphous layer.
방향 제어 박막(200)은 기판(100) 상에 제공될 수 있다. 방향 제어 박막(200)은 단결정 박막일 수 있다. 예를 들어, 방향 제어 박막(200)은 (111) 방향, (001) 방향, 또는 (100) 방향을 가질 수 있다. 방향 제어 박막(200)이 (111) 방향을 갖는 경우, 방향 제어 박막(200)은 CeO2 박막 또는 Sc2O3 박막일 수 있다. 방향 제어 박막(200)이 (100) 방향을 갖는 경우, 방향 제어 박막(200)은 MgO 박막일 수 있다. The direction control thin film 200 may be provided on the substrate 100 . The direction control thin film 200 may be a single crystal thin film. For example, the direction control thin film 200 may have a (111) direction, a (001) direction, or a (100) direction. When the direction control thin film 200 has a (111) direction, the direction control thin film 200 may be a CeO 2 thin film or a Sc 2 O 3 thin film. When the direction controlling thin film 200 has a (100) direction, the direction controlling thin film 200 may be an MgO thin film.
방향 제어 박막(200)의 두께는 충분히 작아서, 방향 제어 박막(200) 상에 하부 단결정 층(300)이 열역학적으로 안정하게 제공될 수 있다. 예를 들어, 방향 제어 박막(200)은 임계 두께(Critical Thickness)(hc)의 10배 이하의 두께를 가질 수 있다. 임계 두께(hc)는 아래의 식으로 표현될 수 있다.The thickness of the direction controlling thin film 200 is sufficiently small, so that the lower single crystal layer 300 can be provided thermodynamically and stably on the direction controlling thin film 200 . For example, the direction control thin film 200 may have a thickness of 10 times or less of a critical thickness (h c ). The critical thickness h c may be expressed by the following equation.
Figure pat00004
Figure pat00004
(b: 어긋남(dislocation)의 버거스 벡터(vergers vector), μ: 푸아송 비(Poisson's ratio), ε0: 방향 제어 박막(200)과 하부 단결정 층(300)의 격자 불일치(lattice misfit) 정도)(b: bergers vector of dislocation, μ: Poisson's ratio, ε0: degree of lattice misfit between the direction control thin film 200 and the lower single crystal layer 300)
하부 단결정 층(300)은 방향 제어 박막(200) 상에 제공될 수 있다. 하부 단결정 층(300)은 방향 제어 박막(200)과 직접 접할 수 있다. 다시 말해, 하부 단결정 층(300)의 바닥면은 방향 제어 박막(200)의 상면과 직접 접할 수 있다. 하부 단결정 층(300)은 III-V족 화합물 반도체 층일 수 있다. 예를 들어, 방향 제어 박막(200)이 (111) 방향을 갖는 CeO2 박막 또는 (111) 방향을 갖는 Sc2O3 박막인 경우, 하부 단결정 층(300)은 (001) 방향을 갖는 단결정 GaN 층 또는 (001) 방향을 갖는 단결정 InGaN 층 일 수 있다. 예를 들어, 방향 제어 박막(200)이 (100) 방향을 갖는 MgO 박막인 경우, 하부 단결정 층(300)은 (100) 방향을 갖는 GaAs 층, (100) 방향을 갖는 AlGaAs 층, 또는 (100) 방향을 갖는 AlGaInP 층일 수 있다. 하부 단결정 층(300)은 핵 생성층(nucleation layer)일 수 있다. 하부 단결정 층(300)은 상대적으로 저온에서 형성된 에피탁시 층일 수 있다. 하부 단결정 층(300)의 형성 공정은 후술된다. The lower single crystal layer 300 may be provided on the direction control thin film 200 . The lower single crystal layer 300 may directly contact the direction control thin film 200 . In other words, the bottom surface of the lower single crystal layer 300 may be in direct contact with the top surface of the direction control thin film 200 . The lower single crystal layer 300 may be a group III-V compound semiconductor layer. For example, when the direction control thin film 200 is a CeO 2 thin film having a (111) direction or a Sc 2 O 3 thin film having a (111) direction, the lower single crystal layer 300 is a single crystal GaN having a (001) direction. It can be a layer or a single crystal InGaN layer with (001) orientation. For example, when the direction control thin film 200 is an MgO thin film having a (100) direction, the lower single crystal layer 300 is a GaAs layer having a (100) direction, an AlGaAs layer having a (100) direction, or (100). ) direction of the AlGaInP layer. The lower single crystal layer 300 may be a nucleation layer. The lower single crystal layer 300 may be an epitaxial layer formed at a relatively low temperature. A process of forming the lower single crystal layer 300 will be described later.
상부 단결정 층(400)은 하부 단결정 층(300) 상에 제공될 수 있다. 상부 단결정 층(400)은 하부 단결정 층(300)과 실질적으로 동일한 물질 및 동일한 격자 구조를 가질 수 있다. 예를 들어, 하부 단결정 층(300)이 (001) 방향을 갖는 단결정 GaN 층인 경우, 상부 단결정 층(400)은 (001) 방향을 갖는 단결정 GaN 층일 수 있다. 예를 들어, 하부 단결정 층(300)이 (001) 방향을 갖는 단결정 GaN 층, (001) 방향을 갖는 단결정 InGaN 층, (100) 방향을 갖는 GaAs 층, (100) 방향을 갖는 AlGaAs 층, 또는 (100) 방향을 갖는 AlGaInP 층인 경우, 상부 단결정 층(400)은 각각 (001) 방향을 갖는 단결정 GaN 층, (001) 방향을 갖는 단결정 InGaN 층, (100) 방향을 갖는 GaAs 층, (100) 방향을 갖는 AlGaAs 층, 또는 (100) 방향을 갖는 AlGaInP 층일 수 있다. 상부 단결정 층(400)은 상대적으로 고온에서 형성된 에피탁시 층일 수 있다. 상부 단결정 층(400)의 형성 공정은 후술된다. The upper single crystal layer 400 may be provided on the lower single crystal layer 300 . The upper single crystal layer 400 may have substantially the same material and the same lattice structure as the lower single crystal layer 300 . For example, when the lower single crystal layer 300 is a single crystal GaN layer having a (001) direction, the upper single crystal layer 400 may be a single crystal GaN layer having a (001) direction. For example, the lower single crystal layer 300 is a single crystal GaN layer having a (001) direction, a single crystal InGaN layer having a (001) direction, a GaAs layer having a (100) direction, an AlGaAs layer having a (100) direction, or In the case of an AlGaInP layer having a (100) orientation, the upper single crystal layer 400 is a single crystal GaN layer having a (001) orientation, a single crystal InGaN layer having a (001) orientation, a GaAs layer having a (100) orientation, (100) It can be an AlGaAs layer with orientation, or an AlGaInP layer with (100) orientation. The upper single crystal layer 400 may be an epitaxial layer formed at a relatively high temperature. A process of forming the upper single crystal layer 400 will be described later.
하부 단결정 층(300)이 방향 제어 박막(200) 상에 안정적으로 제공되지 않을 경우, 방향 제어 박막(200)과 하부 단결정 층(300) 사이의 격자 상수 차이에 의한 스트레인(strain)을 완화하는 스트레인 엔지니어링(strain engineering)용 막들이 요구된다. When the lower single-crystal layer 300 is not stably provided on the direction-controlling thin film 200 , the strain relieves strain due to the lattice constant difference between the direction-controlling thin film 200 and the lower single-crystal layer 300 . Films for strain engineering are required.
본 개시의 방향 제어 박막(200)은 방향 제어 박막(200) 상에 하부 단결정 층(300)이 안정적으로 제공되도록 충분히 얇은 두께를 가질 수 있다. 이에 따라, 방향 제어 박막(200) 상에 상기 방향 제어 박막(200)과 직접 접하는 하부 단결정 층(300)이 제공될 수 있다. 다시 말해, 방향 제어 박막(200)과 하부 단결정 층(300) 사이의 격자 상수 차이에 의한 스트레인을 완화하기 위한 막들이 요구되지 않을 수 있다. The direction control thin film 200 of the present disclosure may have a sufficiently thin thickness so that the lower single crystal layer 300 is stably provided on the direction control thin film 200 . Accordingly, the lower single crystal layer 300 in direct contact with the direction controlling thin film 200 may be provided on the direction controlling thin film 200 . In other words, films for alleviating strain due to a difference in lattice constant between the direction control thin film 200 and the lower single crystal layer 300 may not be required.
도 2는 도 1의 단결정 반도체 구조체의 제조 방법을 설명하기 위한 순서도이다. 도 3은 도 1의 단결정 반도체 구조체의 제조 방법을 설명하기 위한 공정 개념이다. 도 4는 도 1의 단결정 반도체 구조체의 제조 방법을 설명하기 위한 단면도이다. 설명의 간결함을 위해, 도 1을 참조하여 설명된 것과 실질적으로 동일한 내용은 설명되지 않을 수 있다. FIG. 2 is a flowchart illustrating a method of manufacturing the single crystal semiconductor structure of FIG. 1 . FIG. 3 is a process concept for explaining a method of manufacturing the single crystal semiconductor structure of FIG. 1 . FIG. 4 is a cross-sectional view illustrating a method of manufacturing the single crystal semiconductor structure of FIG. 1 . For brevity of description, contents substantially the same as those described with reference to FIG. 1 may not be described.
도 2 및 도 3을 참조하면, 기판(100) 상에 방향 제어 박막(200)이 형성될 수 있다.(S100) 기판(100)은 비정질 기판일 수 있다. 예를 들어, 기판(100)은 글라스(glass) 또는 비정질 층으로 코팅된 금속층을 포함할 수 있다. 2 and 3 , the direction control thin film 200 may be formed on the substrate 100 . ( S100 ) The substrate 100 may be an amorphous substrate. For example, the substrate 100 may include a metal layer coated with glass or an amorphous layer.
방향 제어 박막(200)을 형성하는 것은 기판(100) 상에 방향 제어 박막(200)을 형성하는 물질들(20)을 증착하는 것을 포함할 수 있다. 방향 제어 박막(200)의 증착 공정 동안, 방향 제어 박막(200)에 불활성 원소들(30)이 주사될 수 있다. 예를 들어, 방향 제어 박막(200)은 이온빔 보조 증착(Ion Beam Assisted Deposition, IBAD) 공정에 의해 형성될 수 있다. Forming the direction controlling thin film 200 may include depositing materials 20 forming the direction controlling thin film 200 on the substrate 100 . During the deposition process of the direction controlling thin film 200 , the inert elements 30 may be injected into the direction controlling thin film 200 . For example, the direction control thin film 200 may be formed by an ion beam assisted deposition (IBAD) process.
방향 제어 박막(200)은 단결정 박막으로 형성될 수 있다. 예를 들어, 방향 제어 박막(200)은 (111) 방향, (001) 방향, 또는 (100) 방향을 가도록 형성될 수 있다. 예를 들어, 방향 제어 박막(200)은 (111) 방향을 갖는 CeO2 박막, (111) 방향을 갖는 Sc2O3 박막, 또는 (100) 방향을 갖는 MgO 박막일 수 있다. 방향 제어 박막(200)은 임계 두께(hc)의 10배 이하의 두께를 갖도록 형성될 수 있다. 임계 두께(hc)는 도 1을 참조하여 설명된 것과 같다. 예를 들어, 방향 제어 박막(200)은 약 50 나노미터(nm) 이하의 두께를 가질 수 있다. The direction control thin film 200 may be formed of a single crystal thin film. For example, the direction control thin film 200 may be formed to go in a (111) direction, a (001) direction, or a (100) direction. For example, the direction control thin film 200 may be a CeO 2 thin film having a (111) direction, a Sc 2 O 3 thin film having a (111) direction, or an MgO thin film having a (100) direction. The direction control thin film 200 may be formed to have a thickness of 10 times or less of the critical thickness h c . The critical thickness h c is as described with reference to FIG. 1 . For example, the direction control thin film 200 may have a thickness of about 50 nanometers (nm) or less.
도 2 및 도 4를 참조하면, 방향 제어 박막(200) 상에 하부 단결정 층(300)이 형성될 수 있다.(S200) 예를 들어, 하부 단결정 층(300)은 제1 에피탁시 성장(Epitaxy Growth) 공정에 의해 형성될 수 있다. 하부 단결정 층(300)은 상대적으로 저온에서 형성될 수 있다. 예를 들어, 제1 에피탁시 성장 공정은 약 800 도(℃) 이하의 온도에서 수행될 수 있다. 예를 들어, 제1 에피탁시 성장 공정은 약 530 도(℃)의 온도에서 수행될 수 있다. 하부 단결정 층(300)은 핵 생성층(nucleation layer)일 수 있다. 하부 단결정 층(300)은 방향 제어 박막(200)과 격자 구조가 일치하도록 형성될 수 있다. 예를 들어, 방향 제어 박막(200)이 (111) 방향을 갖는 CeO2 박막 또는 (111) 방향을 갖는 Sc2O3 박막인 경우, 하부 단결정 층(300)은 (001) 방향을 갖는 단결정 GaN 층 또는 (001) 방향을 갖는 단결정 InGaN 층일 수 있다. 예를 들어, 방향 제어 박막(200)이 (100) 방향을 갖는 MgO 박막인 경우, 하부 단결정 층(300)은 (100) 방향을 갖는 GaAs 층, (100) 방향을 갖는 AlGaAs 층, 또는 (100) 방향을 갖는 AlGaInP 층일 수 있다. 에피탁시 성장 공정 종료 후, 하부 단결정 층(300)은 열처리될 수 있다. 2 and 4 , a lower single crystal layer 300 may be formed on the direction control thin film 200 ( S200 ). For example, the lower single crystal layer 300 may be grown by first epitaxial growth ( S200 ). Epitaxy Growth) process may be formed. The lower single crystal layer 300 may be formed at a relatively low temperature. For example, the first epitaxial growth process may be performed at a temperature of about 800 degrees (°C) or less. For example, the first epitaxial growth process may be performed at a temperature of about 530 degrees (℃). The lower single crystal layer 300 may be a nucleation layer. The lower single crystal layer 300 may be formed so that the direction control thin film 200 and the lattice structure match. For example, when the direction control thin film 200 is a CeO 2 thin film having a (111) direction or a Sc 2 O 3 thin film having a (111) direction, the lower single crystal layer 300 is a single crystal GaN having a (001) direction. It can be a layer or a single crystal InGaN layer with a (001) orientation. For example, when the direction control thin film 200 is an MgO thin film having a (100) direction, the lower single crystal layer 300 is a GaAs layer having a (100) direction, an AlGaAs layer having a (100) direction, or (100). ) orientation of the AlGaInP layer. After the epitaxial growth process is completed, the lower single crystal layer 300 may be heat-treated.
도 2 및 도 1을 참조하면, 하부 단결정 층(300) 상에 상부 단결정 층(400)이 형성될 수 있다.(S300) 예를 들어, 상부 단결정 층(400)은 제2 에피탁시 성장 공정에 의해 형성될 수 있다. 상부 단결정 층(400)은 상대적으로 고온에서 형성될 수 있다. 예를 들어, 제2 에피탁시 성장 공정은 약 900 도(℃) 이상의 온도에서 수행될 수 있다. 예를 들어, 제2 에피탁시 성장 공정은 약 1040 도(℃)에서 수행될 수 있다. 상부 단결정 층(400)의 결정성은 하부 단결정 층(300)의 결정성보다 높을 수 있다. 상부 단결정 층(400)은 하부 단결정 층(300)과 실질적으로 동일한 물질 및 동일한 격자 구조를 가질 수 있다. 예를 들어, 하부 단결정 층(300)이 (001) 방향을 갖는 단결정 GaN 층, (001) 방향을 갖는 단결정 InGaN 층, (100) 방향을 갖는 GaAs 층, (100) 방향을 갖는 AlGaAs 층, 또는 (100) 방향을 갖는 AlGaInP 층인 경우, 상부 단결정 층(400)은 각각 (001) 방향을 갖는 단결정 GaN 층, (001) 방향을 갖는 단결정 InGaN 층, (100) 방향을 갖는 GaAs 층, (100) 방향을 갖는 AlGaAs 층, 또는 (100) 방향을 갖는 AlGaInP 층일 수 있다.2 and 1 , the upper single crystal layer 400 may be formed on the lower single crystal layer 300 ( S300 ). For example, the upper single crystal layer 400 may be formed by the second epitaxial growth process. can be formed by The upper single crystal layer 400 may be formed at a relatively high temperature. For example, the second epitaxial growth process may be performed at a temperature of about 900 degrees (°C) or higher. For example, the second epitaxial growth process may be performed at about 1040 degrees (°C). The crystallinity of the upper single crystal layer 400 may be higher than that of the lower single crystal layer 300 . The upper single crystal layer 400 may have substantially the same material and the same lattice structure as the lower single crystal layer 300 . For example, the lower single crystal layer 300 is a single crystal GaN layer having a (001) direction, a single crystal InGaN layer having a (001) direction, a GaAs layer having a (100) direction, an AlGaAs layer having a (100) direction, or In the case of an AlGaInP layer having a (100) orientation, the upper single crystal layer 400 is a single crystal GaN layer having a (001) orientation, a single crystal InGaN layer having a (001) orientation, a GaAs layer having a (100) orientation, (100) It can be an AlGaAs layer with orientation, or an AlGaInP layer with (100) orientation.
본 개시는 방향 제어 박막(200) 상에 바로 하부 단결정 층(300)을 성장시키는 단결정 반도체 구조체의 제조 방법을 제공할 수 있다. 방향 제어 박막(200)은 방향 제어 박막(200) 상에 하부 단결정 층(300)이 안정적으로 형성되도록 충분히 얇은 두께를 가질 수 있다. 이에 따라, 방향 제어 박막(200)과 하부 단결정 층(300) 사이의 격자 상수 차이에 의한 스트레인을 완화하기 위한 막들이 요구되지 않을 수 있다.The present disclosure may provide a method of manufacturing a single crystal semiconductor structure in which the lower single crystal layer 300 is directly grown on the direction control thin film 200 . The direction controlling thin film 200 may have a sufficiently thin thickness so that the lower single crystal layer 300 is stably formed on the direction controlling thin film 200 . Accordingly, films for alleviating strain due to a difference in lattice constant between the direction control thin film 200 and the lower single crystal layer 300 may not be required.
도 5는 예시적인 실시예들에 따른 단결정 반도체 구조체의 단면도이다. 설명의 간결함을 위해, 도 1을 참조하여 설명된 것과 실질적으로 동일한 내용은 설명되지 않을 수 있다.5 is a cross-sectional view of a single crystal semiconductor structure according to example embodiments. For brevity of description, contents substantially the same as those described with reference to FIG. 1 may not be described.
도 5를 참조하면, 단결정 반도체 구조체(11)가 제공될 수 있다. 단결정 반도체 구조체(11)는 기판(100), 방향 제어 박막(200), 하부 단결정 층(300), 마스크 패턴(600), 및 상부 단결정 층(400)을 포함할 수 있다. 기판(100), 방향 제어 박막(200), 하부 단결정 층(300), 및 상부 단결정 층(400)은 도 1을 참조하여 설명된 것들과 실질적으로 동일할 수 있다.Referring to FIG. 5 , a single crystal semiconductor structure 11 may be provided. The single crystal semiconductor structure 11 may include a substrate 100 , a direction control thin film 200 , a lower single crystal layer 300 , a mask pattern 600 , and an upper single crystal layer 400 . The substrate 100 , the direction control thin film 200 , the lower single crystal layer 300 , and the upper single crystal layer 400 may be substantially the same as those described with reference to FIG. 1 .
마스크 패턴(600)은 하부 단결정 층(300)과 상부 단결정 층(400) 사이에 제공될 수 있다. 마스크 패턴(600)은 하부 단결정 층(300)의 상면을 덮을 수 있다. 마스크 패턴(600)은 복수의 홀들을 포함할 수 있다. 마스크 패턴(600)의 홀들은 하부 단결정 층(300)을 노출할 수 있다. 상부 단결정 층(400)은 홀들에 의해 노출된 하부 단결정 층(300)의 상면으로부터 에피탁시 성장될 수 있다. 마스크 패턴(600)의 홀들은 상부 단결정 층(400)에 의해 채워질 수 있다.The mask pattern 600 may be provided between the lower single crystal layer 300 and the upper single crystal layer 400 . The mask pattern 600 may cover the upper surface of the lower single crystal layer 300 . The mask pattern 600 may include a plurality of holes. The holes of the mask pattern 600 may expose the lower single crystal layer 300 . The upper single crystal layer 400 may be epitaxially grown from the upper surface of the lower single crystal layer 300 exposed by the holes. The holes of the mask pattern 600 may be filled by the upper single crystal layer 400 .
마스크 패턴(600)은 인-시츄(in-situ) 공정 또는 엑스-시츄(ex-situ) 공정으로 형성될 수 있다. 마스크 패턴(600)이 인-시츄 공정으로 형성되는 경우, 마스크 패턴(600)은 실리콘 질화물(예를 들어, SiN 또는 Si3N4)을 포함할 수 있다. 마스크 패턴(600)이 엑스-시츄 공정으로 형성되는 경우, 마스크 패턴(600)은 실리콘 산화물(예를 들어, SiO2) 또는 실리콘 질화물(예를 들어, SiN 또는 Si3N4)을 포함할 수 있다. The mask pattern 600 may be formed by an in-situ process or an ex-situ process. When the mask pattern 600 is formed by an in-situ process, the mask pattern 600 may include silicon nitride (eg, SiN or Si 3 N 4 ). When the mask pattern 600 is formed by an ex-situ process, the mask pattern 600 may include silicon oxide (eg, SiO 2 ) or silicon nitride (eg, SiN or Si 3 N 4 ). have.
본 개시의 마스크 패턴(600)은 하부 단결정 층(300)과 상부 단결정 층(400)의 스트레스(stress)를 감소시킬 수 있다. 이에 따라, 하부 단결정 층(300)과 상부 단결정 층(400)의 결정성이 향상될 수 있다. The mask pattern 600 of the present disclosure may reduce the stress of the lower single crystal layer 300 and the upper single crystal layer 400 . Accordingly, the crystallinity of the lower single crystal layer 300 and the upper single crystal layer 400 may be improved.
도 6은 예시적인 실시예들에 따른 단결정 반도체 구조체의 단면도이다. 설명의 간결함을 위해, 도 1을 참조하여 설명된 것과 실질적으로 동일한 내용은 설명되지 않을 수 있다.6 is a cross-sectional view of a single crystal semiconductor structure according to example embodiments. For brevity of description, contents substantially the same as those described with reference to FIG. 1 may not be described.
도 6을 참조하면, 단결정 반도체 구조체(12)가 제공될 수 있다. 단결정 반도체 구조체(12)는 기판(100), 방향 제어 박막(200), 하부 단결정 층(300), 상부 단결정 층(400), 및 하부 열 확산층(710)을 포함할 수 있다. 기판(100), 방향 제어 박막(200), 하부 단결정 층(300), 및 상부 단결정 층(400)은 도 1을 참조하여 설명된 것들과 실질적으로 동일할 수 있다.Referring to FIG. 6 , a single crystal semiconductor structure 12 may be provided. The single crystal semiconductor structure 12 may include a substrate 100 , a direction control thin film 200 , a lower single crystal layer 300 , an upper single crystal layer 400 , and a lower heat diffusion layer 710 . The substrate 100 , the direction control thin film 200 , the lower single crystal layer 300 , and the upper single crystal layer 400 may be substantially the same as those described with reference to FIG. 1 .
하부 열 확산층(710)은 기판(100)을 사이에 두고 방향 제어 박막(200)의 반대편에 제공될 수 있다. 예를 들어, 하부 열 확산층(710)은 기판(100)의 바닥면 상에 제공될 수 있다. 하부 열 확산층(710)은 열 전달 특성이 우수한 물질을 포함할 수 있다. 예를 들어, 하부 열 확산층(710)은 금속층을 포함할 수 있다. 예를 들어, 하부 열 확산층(710)은 몰리브데넘(Mo)을 포함할 수 있다. The lower heat diffusion layer 710 may be provided on the opposite side of the direction control thin film 200 with the substrate 100 interposed therebetween. For example, the lower heat diffusion layer 710 may be provided on the bottom surface of the substrate 100 . The lower heat diffusion layer 710 may include a material having excellent heat transfer properties. For example, the lower heat diffusion layer 710 may include a metal layer. For example, the lower heat diffusion layer 710 may include molybdenum (Mo).
하부 열 확산층(710)은 증착 공정에 의해 형성될 수 있다. 예를 들어, 하부 열 확산층(710)은 스퍼터링 공정에 의해 기판(100)의 바닥면 상에 몰리브데넘(Mo) 막을 형성하는 것에 의해 형성될 수 있다.The lower heat diffusion layer 710 may be formed by a deposition process. For example, the lower heat diffusion layer 710 may be formed by forming a molybdenum (Mo) layer on the bottom surface of the substrate 100 by a sputtering process.
본 개시의 하부 열 확산층(710)은 단결정 반도체 구조체(12)의 온도를 균일하게 유지시킬 수 있다. 이에 따라, 단결정 반도체 구조체(12)의 열화가 감소 또는 방지될 수 있다. The lower heat diffusion layer 710 of the present disclosure may uniformly maintain the temperature of the single crystal semiconductor structure 12 . Accordingly, deterioration of the single crystal semiconductor structure 12 can be reduced or prevented.
도 7은 예시적인 실시예들에 따른 단결정 반도체 구조체의 단면도이다. 설명의 간결함을 위해, 도 1 및 도 6을 참조하여 설명된 것과 실질적으로 동일한 내용은 설명되지 않을 수 있다.7 is a cross-sectional view of a single crystal semiconductor structure according to example embodiments. For brevity of description, contents substantially the same as those described with reference to FIGS. 1 and 6 may not be described.
도 7을 참조하면, 단결정 반도체 구조체(13)가 제공될 수 있다. 단결정 반도체 구조체(13)는 기판(100), 방향 제어 박막(200), 하부 단결정 층(300), 상부 단결정 층(400), 하부 열 확산층(710), 상부 열 확산층(720), 및 평탄화 층(500)을 포함할 수 있다. 기판(100), 방향 제어 박막(200), 하부 단결정 층(300), 및 상부 단결정 층(400)은 도 1을 참조하여 설명된 것들과 실질적으로 동일할 수 있다. 하부 열 확산층(710)은 도 6을 참조하여 설명된 것과 실질적으로 동일할 수 있다. Referring to FIG. 7 , a single crystal semiconductor structure 13 may be provided. The single crystal semiconductor structure 13 includes a substrate 100 , a direction control thin film 200 , a lower single crystal layer 300 , an upper single crystal layer 400 , a lower heat diffusion layer 710 , an upper heat diffusion layer 720 , and a planarization layer. (500). The substrate 100 , the direction control thin film 200 , the lower single crystal layer 300 , and the upper single crystal layer 400 may be substantially the same as those described with reference to FIG. 1 . The lower heat diffusion layer 710 may be substantially the same as described with reference to FIG. 6 .
상부 열 확산층(720)은 방향 제어 박막(200)과 기판(100) 사이에 제공될 수 있다. 예를 들어, 상부 열 확산층(720)은 기판(100)의 상면 상에 제공될 수 있다. 상부 열 확산층(720)은 열 전달 특성이 우수한 물질을 포함할 수 있다. 예를 들어, 상부 열 확산층(720)은 금속층을 포함할 수 있다. 예를 들어, 상부 열 확산층(720)은 몰리브데넘(Mo)을 포함할 수 있다.The upper heat diffusion layer 720 may be provided between the direction control thin film 200 and the substrate 100 . For example, the upper heat diffusion layer 720 may be provided on the upper surface of the substrate 100 . The upper heat diffusion layer 720 may include a material having excellent heat transfer properties. For example, the upper heat diffusion layer 720 may include a metal layer. For example, the upper heat diffusion layer 720 may include molybdenum (Mo).
상부 열 확산층(720)은 증착 공정에 의해 형성될 수 있다. 예를 들어, 상부 열 확산층(720)은 스퍼터링 공정에 의해 기판(100)의 상면 상에 몰리브데넘(Mo) 막을 형성하는 것에 의해 형성될 수 있다.The upper heat diffusion layer 720 may be formed by a deposition process. For example, the upper heat diffusion layer 720 may be formed by forming a molybdenum (Mo) film on the upper surface of the substrate 100 by a sputtering process.
상부 열 확산층(720)과 상기 방향 제어 박막(200) 사이에 평탄화 층(500)이 제공될 수 있다. 평탄화 층(500)의 상면의 표면 거칠기는 평탄화 층(500)의 바닥면의 표면 거칠기보다 작을 수 있다. 평탄화 층(500)은 실리콘 산화물(예를 들어, SiO2) 또는 실리콘 질화물(예를 들어, SiN)을 포함할 수 있다. A planarization layer 500 may be provided between the upper heat diffusion layer 720 and the direction control thin film 200 . The surface roughness of the top surface of the planarization layer 500 may be smaller than the surface roughness of the bottom surface of the planarization layer 500 . The planarization layer 500 may include silicon oxide (eg, SiO 2 ) or silicon nitride (eg, SiN).
본 개시의 상부 열 확산층(720) 및 하부 열 확산층(710)은 단결정 반도체 구조체(13)의 온도를 균일하게 유지시킬 수 있다. 이에 따라, 단결정 반도체 구조체(13)의 열화가 감소 또는 방지될 수 있다. The upper heat diffusion layer 720 and the lower heat diffusion layer 710 of the present disclosure may maintain a uniform temperature of the single crystal semiconductor structure 13 . Accordingly, deterioration of the single crystal semiconductor structure 13 can be reduced or prevented.
도 8은 예시적인 실시예들에 따른 단결정 반도체 구조체의 단면도이다. 설명의 간결함을 위해, 도 1, 도 5, 및 도 6을 참조하여 설명된 것과 실질적으로 동일한 내용은 설명되지 않을 수 있다.8 is a cross-sectional view of a single crystal semiconductor structure according to example embodiments. For brevity of description, contents substantially the same as those described with reference to FIGS. 1, 5, and 6 may not be described.
도 8을 참조하면, 단결정 반도체 구조체(14)가 제공될 수 있다. 단결정 반도체 구조체(14)는 기판(100), 방향 제어 박막(200), 하부 단결정 층(300), 마스크 패턴(600), 상부 단결정 층(400), 및 하부 열 확산층(710)을 포함할 수 있다. 기판(100), 방향 제어 박막(200), 하부 단결정 층(300), 및 상부 단결정 층(400)은 도 1을 참조하여 설명된 것들과 실질적으로 동일할 수 있다. 마스크 패턴(600)은 도 5를 참조하여 설명된 것과 실질적으로 동일할 수 있다. 하부 열 확산층(710)은 도 6을 참조하여 설명된 것과 실질적으로 동일할 수 있다. Referring to FIG. 8 , a single crystal semiconductor structure 14 may be provided. The single crystal semiconductor structure 14 may include a substrate 100 , a direction control thin film 200 , a lower single crystal layer 300 , a mask pattern 600 , an upper single crystal layer 400 , and a lower heat diffusion layer 710 . have. The substrate 100 , the direction control thin film 200 , the lower single crystal layer 300 , and the upper single crystal layer 400 may be substantially the same as those described with reference to FIG. 1 . The mask pattern 600 may be substantially the same as described with reference to FIG. 5 . The lower heat diffusion layer 710 may be substantially the same as described with reference to FIG. 6 .
본 개시의 마스크 패턴(600)은 하부 단결정 층(300)과 상부 단결정 층(400)의 스트레스(stress)를 감소시킬 수 있다. 이에 따라, 하부 단결정 층(300)과 상부 단결정 층(400)의 결정성이 향상될 수 있다.The mask pattern 600 of the present disclosure may reduce the stress of the lower single crystal layer 300 and the upper single crystal layer 400 . Accordingly, the crystallinity of the lower single crystal layer 300 and the upper single crystal layer 400 may be improved.
본 개시의 하부 열 확산층(710)은 단결정 반도체 구조체(14)의 온도를 균일하게 유지시킬 수 있다. 이에 따라, 단결정 반도체 구조체(14)의 열화가 감소 또는 방지될 수 있다. The lower heat diffusion layer 710 of the present disclosure may uniformly maintain the temperature of the single crystal semiconductor structure 14 . Accordingly, deterioration of the single crystal semiconductor structure 14 can be reduced or prevented.
도 9는 예시적인 실시예들에 따른 단결정 반도체 구조체의 단면도이다. 설명의 간결함을 위해, 도 1, 도 5, 도 6, 및 도 7을 참조하여 설명된 것과 실질적으로 동일한 내용은 설명되지 않을 수 있다.9 is a cross-sectional view of a single crystal semiconductor structure according to example embodiments. For brevity of description, contents substantially the same as those described with reference to FIGS. 1, 5, 6, and 7 may not be described.
도 9를 참조하면, 단결정 반도체 구조체(15)가 제공될 수 있다. 단결정 반도체 구조체(15)는 기판(100), 방향 제어 박막(200), 하부 단결정 층(300), 마스크 패턴(600), 상부 단결정 층(400), 하부 열 확산층(710), 상부 열 확산층(720), 및 평탄화 층(500)을 포함할 수 있다. 기판(100), 방향 제어 박막(200), 하부 단결정 층(300), 및 상부 단결정 층(400)은 도 1을 참조하여 설명된 것들과 실질적으로 동일할 수 있다. 마스크 패턴(600)은 도 5를 참조하여 설명된 것과 실질적으로 동일할 수 있다. 하부 열 확산층(710)은 도 6을 참조하여 설명된 것과 실질적으로 동일할 수 있다. 상부 열 확산층(720) 및 평탄화 층(500)은 도 7을 참조하여 설명된 것과 실질적으로 동일할 수 있다. Referring to FIG. 9 , a single crystal semiconductor structure 15 may be provided. The single crystal semiconductor structure 15 includes a substrate 100, a direction control thin film 200, a lower single crystal layer 300, a mask pattern 600, an upper single crystal layer 400, a lower heat diffusion layer 710, an upper heat diffusion layer ( 720 , and a planarization layer 500 . The substrate 100 , the direction control thin film 200 , the lower single crystal layer 300 , and the upper single crystal layer 400 may be substantially the same as those described with reference to FIG. 1 . The mask pattern 600 may be substantially the same as described with reference to FIG. 5 . The lower heat diffusion layer 710 may be substantially the same as described with reference to FIG. 6 . The upper heat diffusion layer 720 and the planarization layer 500 may be substantially the same as those described with reference to FIG. 7 .
본 개시의 마스크 패턴(600)은 하부 단결정 층(300)과 상부 단결정 층(400)의 스트레스(stress)를 감소시킬 수 있다. 이에 따라, 하부 단결정 층(300)과 상부 단결정 층(400)의 결정성이 향상될 수 있다.The mask pattern 600 of the present disclosure may reduce the stress of the lower single crystal layer 300 and the upper single crystal layer 400 . Accordingly, the crystallinity of the lower single crystal layer 300 and the upper single crystal layer 400 may be improved.
본 개시의 상부 열 확산층(720) 및 하부 열 확산층(710)은 단결정 반도체 구조체(15)의 온도를 균일하게 유지시킬 수 있다. 이에 따라, 단결정 반도체 구조체(15)의 열화가 감소 또는 방지될 수 있다. The upper heat diffusion layer 720 and the lower heat diffusion layer 710 of the present disclosure may maintain a uniform temperature of the single crystal semiconductor structure 15 . Accordingly, deterioration of the single crystal semiconductor structure 15 may be reduced or prevented.
도 10은 예시적인 실시예들에 따른 단결정 반도체 구조체의 단면도이다. 설명의 간결함을 위해, 도 1을 참조하여 설명된 것과 실질적으로 동일한 내용은 설명되지 않을 수 있다.10 is a cross-sectional view of a single crystal semiconductor structure in accordance with example embodiments. For brevity of description, contents substantially the same as those described with reference to FIG. 1 may not be described.
도 10을 참조하면, 단결정 반도체 구조체(16)가 제공될 수 있다. 단결정 반도체 구조체(16)는 기판(100), 방향 제어 박막(200), 및 상부 단결정 층(400)을 포함할 수 있다. 기판(100) 및 상부 단결정 층(400)은 도 1을 참조하여 설명된 것들과 실질적으로 동일할 수 있다.Referring to FIG. 10 , a single crystal semiconductor structure 16 may be provided. The single crystal semiconductor structure 16 may include a substrate 100 , a direction control thin film 200 , and an upper single crystal layer 400 . The substrate 100 and the upper single crystal layer 400 may be substantially the same as those described with reference to FIG. 1 .
도 10을 참조하면, 도 1을 참조하여 설명된 것과 달리, 방향 제어 박막(200) 상에 상부 단결정 층(400)이 바로(또는 직접) 형성될 수 있다. 상부 단결정 층(400)을 형성하는 공정 전에 방향 제어 박막(200)의 상면에 결함(defect)이 형성될 수 있다. 방향 제어 박막(200)이 그 상면에 결함을 가짐으로써 핵 생성층없이 방향 제어 박막(200) 상에 상부 단결정 층(400)이 바로 형성될 수 있다. 상기 결함은 방향 제어 박막의 상면에 수행되는 플라즈마 표면 처리 공정에 의해 형성될 수 있다. 상부 단결정 층(400)은 상대적으로 고온에서 수행되는 에피탁시 성장 공정에 의해 형성될 수 있다. 예를 들어, 에피탁시 성장 공정은 약 900 도(℃) 이상의 온도에서 수행될 수 있다. 예를 들어, 에피탁시 성장 공정은 약 1040 도(℃)에서 수행될 수 있다. 상부 단결정 층(400)의 형성 공정은 도 1 및 도 2를 참조하여 설명된 것과 실질적으로 동일할 수 있다.Referring to FIG. 10 , unlike described with reference to FIG. 1 , the upper single crystal layer 400 may be directly (or directly) formed on the direction control thin film 200 . A defect may be formed on the upper surface of the direction control thin film 200 before the process of forming the upper single crystal layer 400 . Since the direction control thin film 200 has a defect on its upper surface, the upper single crystal layer 400 can be directly formed on the direction control thin film 200 without a nucleation layer. The defect may be formed by a plasma surface treatment process performed on the upper surface of the direction control thin film. The upper single crystal layer 400 may be formed by an epitaxial growth process performed at a relatively high temperature. For example, the epitaxial growth process may be performed at a temperature of about 900 degrees (°C) or higher. For example, the epitaxial growth process may be performed at about 1040 degrees (°C). The process of forming the upper single crystal layer 400 may be substantially the same as described with reference to FIGS. 1 and 2 .
상부 단결정 층(400)이 방향 제어 박막(200) 상에 안정적으로 제공되지 않을 경우, 상부 단결정 층(400)과 방향 제어 박막(200) 사이의 격자 상수 차이에 의한 스트레인(strain)을 완화하는 스트레인 엔지니어링(strain engineering)용 막들이 요구된다. When the upper single-crystal layer 400 is not stably provided on the direction-controlling thin film 200 , the strain relieves strain due to the lattice constant difference between the upper single-crystal layer 400 and the direction-controlling thin film 200 . Films for strain engineering are required.
본 개시의 방향 제어 박막(200)은, 방향 제어 박막(200) 상에 상부 단결정 층(400)이 안정적으로 제공되도록 충분히 얇은 두께를 가질 수 있다. 이에 따라, 방향 제어 박막(200) 상에 상기 방향 제어 박막(200)과 직접 접하는 상부 단결정 층(400)이 제공될 수 있다. 다시 말해, 방향 제어 박막(200)과 상부 단결정 층(400) 사이의 격자 상수 차이에 의한 스트레인을 완화하기 위한 막들이 요구되지 않을 수 있다. The direction control thin film 200 of the present disclosure may have a sufficiently thin thickness so that the upper single crystal layer 400 is stably provided on the direction control thin film 200 . Accordingly, the upper single crystal layer 400 in direct contact with the direction controlling thin film 200 may be provided on the direction controlling thin film 200 . In other words, films for alleviating strain due to a difference in lattice constant between the direction control thin film 200 and the upper single crystal layer 400 may not be required.
본 발명의 기술적 사상의 실시예들에 대한 이상의 설명은 본 발명의 기술적 사상의 설명을 위한 예시를 제공한다. 따라서 본 발명의 기술적 사상은 이상의 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 기술 분야의 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.The above description of embodiments of the technical idea of the present invention provides an example for the description of the technical idea of the present invention. Therefore, the technical spirit of the present invention is not limited to the above embodiments, and within the technical spirit of the present invention, a person skilled in the art may combine and implement various modifications and changes. It is clear that this is possible.
10, 11, 12, 13, 14, 15, 16: 단결정 반도체 구조체
100: 기판 200: 방향 제어 박막
300: 하부 단결정 층 400: 상부 단결정 층
500: 평탄화 층 600: 마스크 패턴
710: 하부 열 확산층 720: 상부 열 확산층
10, 11, 12, 13, 14, 15, 16: single crystal semiconductor structure
100: substrate 200: direction control thin film
300: lower single crystal layer 400: upper single crystal layer
500: planarization layer 600: mask pattern
710: lower heat diffusion layer 720: upper heat diffusion layer

Claims (30)

  1. 비정질 기판;
    상기 비정질 기판 상에 제공되는 단결정 반도체 층; 및
    상기 비정질 기판과 상기 단결정 반도체 층 사이에 제공되는 방향 제어 박막;을 포함하되,
    상기 방향 제어 박막은 단결정 박막이고,
    상기 방향 제어 박막의 두께는 0 나노미터(nm)보다 크되, 임계 두께(critical thickness)(hc)의 열배와 같거나 그보다 작으며,
    상기 임계 두께(hc)는 아래의 식에 의해 결정되는 단결정 반도체 구조체.
    Figure pat00005

    (b: 버거스 벡터(vergers vector), μ: 푸아송 비(Poisson's ratio), ε0 : 상기 방향 제어 박막과 상기 단결정 반도체 층의 격자 불일치(lattice misfit) 정도)
    amorphous substrate;
    a single crystal semiconductor layer provided on the amorphous substrate; and
    A direction control thin film provided between the amorphous substrate and the single crystal semiconductor layer; including,
    The direction control thin film is a single crystal thin film,
    The thickness of the direction control thin film is greater than 0 nanometers (nm), equal to or less than ten times the critical thickness (h c ),
    The critical thickness (h c ) is a single crystal semiconductor structure determined by the following equation.
    Figure pat00005

    (b: bergers vector, μ: Poisson's ratio, ε 0 : degree of lattice misfit between the direction control thin film and the single crystal semiconductor layer)
  2. 제 1 항에 있어서,
    상기 단결정 반도체 층은:
    하부 단결정 층; 및
    상부 단결정 층;을 포함하되,
    상기 하부 단결정 층은 상기 상부 단결정 층에 대한 핵 생성층인 단결정 반도체 구조체.
    The method of claim 1,
    The single crystal semiconductor layer comprises:
    lower single crystal layer; and
    an upper single-crystal layer; including,
    The lower single crystal layer is a single crystal semiconductor structure that is a nucleation layer for the upper single crystal layer.
  3. 제 2 항에 있어서,
    상기 상부 단결정 층의 결정성은 상기 하부 단결정 층의 결정성보다 높은 단결정 반도체 구조체.
    The method of claim 2,
    A single crystal semiconductor structure in which the crystallinity of the upper single crystal layer is higher than that of the lower single crystal layer.
  4. 제 2 항에 있어서,
    상기 하부 단결정 층과 상기 상부 단결정 층 사이에 제공되는 마스크 패턴;을 더 포함하되,
    상기 마스크 패턴은 하부 단결정 층을 노출하는 홀들을 포함하고,
    상기 상부 단결정 층은 상기 마스크 패턴 상에 제공되어, 상기 홀들을 채우는 단결정 반도체 구조체.
    The method of claim 2,
    A mask pattern provided between the lower single-crystal layer and the upper single-crystal layer; further comprising,
    The mask pattern includes holes exposing the lower single crystal layer,
    The upper single crystal layer is provided on the mask pattern to fill the holes.
  5. 제 2 항에 있어서,
    상기 방향 제어 박막의 격자 구조는 상기 하부 단결정 층의 격자 구조와 일치하는 단결정 반도체 구조체.
    The method of claim 2,
    A lattice structure of the direction control thin film coincides with a lattice structure of the lower single crystal layer.
  6. 제 1 항에 있어서,
    상기 방향 제어 박막은 (001) 방향 또는 (111) 방향을 갖는 단결정 박막이고,
    상기 단결정 반도체 층은 (001) 방향 또는 (111) 방향을 갖는 단결정 반도체 구조체.
    The method of claim 1,
    The direction control thin film is a single crystal thin film having a (001) direction or a (111) direction,
    The single crystal semiconductor layer is a single crystal semiconductor structure having a (001) direction or a (111) direction.
  7. 제 6 항에 있어서,
    상기 방향 제어 박막은 (111) 방향을 갖는 CeO2 박막 또는 (111) 방향을 갖는 Sc2O3 박막이고,
    상기 단결정 반도체 층은 (001) 방향을 갖는 GaN 층인 단결정 반도체 구조체.
    The method of claim 6,
    The direction control thin film is a CeO 2 thin film having a (111) direction or a Sc 2 O 3 thin film having a (111) direction,
    The single crystal semiconductor layer is a GaN layer having a (001) direction.
  8. 제 1 항에 있어서,
    상기 방향 제어 박막은 (100) 방향을 갖고,
    상기 단결정 반도체 층은 (100) 방향을 갖는 단결정 반도체 구조체.
    The method of claim 1,
    The direction control thin film has a (100) direction,
    The single crystal semiconductor layer is a single crystal semiconductor structure having a (100) direction.
  9. 제 8 항에 있어서,
    상기 방향 제어 박막은 (100) 방향을 갖는 MgO 박막이고,
    상기 단결정 반도체 층은 (100) 방향을 갖는 GaAs 층인 단결정 반도체 구조체.
    The method of claim 8,
    The direction control thin film is a MgO thin film having a (100) direction,
    The single-crystal semiconductor layer is a GaAs layer having a (100) orientation.
  10. 제 1 항에 있어서,
    상기 방향 제어 박막과 상기 비정질 기판 사이에 제공되는 상부 열전달 층;을 더 포함하는 단결정 반도체 구조체.
    The method of claim 1,
    The single crystal semiconductor structure further comprising a; an upper heat transfer layer provided between the direction control thin film and the amorphous substrate.
  11. 제 10 항에 있어서,
    상기 상부 열전달 층은 금속을 포함하는 단결정 반도체 구조체.
    The method of claim 10,
    The upper heat transfer layer is a single crystal semiconductor structure including a metal.
  12. 제 10 항에 있어서,
    상기 상부 열전달 층과 상기 방향 제어 박막 사이에 제공되는 평탄화 층;을 더 포함하되,
    상기 방향 제어 박막과 마주하는 상기 평탄화 층의 상면의 표면 거칠기는 상기 상부 열전달 층과 마주하는 상기 평탄화 층의 바닥면의 표면 거칠기보다 작은 는 단결정 반도체 구조체.
    The method of claim 10,
    a planarization layer provided between the upper heat transfer layer and the direction control thin film;
    A single crystal semiconductor structure in which a surface roughness of an upper surface of the planarization layer facing the direction control thin film is smaller than a surface roughness of a bottom surface of the planarization layer facing the upper heat transfer layer.
  13. 제 12 항에 있어서,
    상기 평탄화 층은 실리콘 산화물 또는 실리콘 질화물을 포함하는 단결정 반도체 구조체.
    The method of claim 12,
    The planarization layer is a single crystal semiconductor structure including silicon oxide or silicon nitride.
  14. 제 10 항에 있어서,
    상기 비정질 기판에 대해 상기 방향 제어 박막의 반대편에 제공되는 하부 열전달 층;을 더 포함하는 단결정 반도체 구조체.
    The method of claim 10,
    The single crystal semiconductor structure further comprising a; a lower heat transfer layer provided on the opposite side of the direction control thin film with respect to the amorphous substrate.
  15. 제 14 항에 있어서,
    상기 하부 열전달 층은 금속을 포함하는 단결정 반도체 구조체.
    The method of claim 14,
    The lower heat transfer layer is a single crystal semiconductor structure including a metal.
  16. 비정질 기판 상에 방향 제어 박막을 형성하는 것;
    상기 방향 제어 박막 상에 하부 단결정 층을 형성하는 것; 및
    상기 하부 단결정 층 상에 상부 단결정 층을 형성하는 것;을 포함하되,
    상기 방향 제어 박막은 0 나노미터(nm)보다 크되, 임계 두께(critical thickness)(hc)의 열배와 같거나 그보다 작은 두께를 갖도록 형성되고,
    상기 임계 두께(hc)는 아래의 식에 의해 결정되는 단결정 반도체 구조체 제조 방법.
    Figure pat00006

    (b: 버거스 벡터(vergers vector), μ: 푸아송 비(Poisson's ratio), ε0 : 상기 방향 제어 박막과 상기 하부 단결정 층의 격자 불일치(lattice misfit) 정도)
    forming a direction control thin film on an amorphous substrate;
    forming a lower single crystal layer on the direction control thin film; and
    Including; forming an upper single-crystal layer on the lower single-crystal layer;
    The direction control thin film is formed to have a thickness greater than 0 nanometers (nm), equal to or less than ten times the critical thickness (h c),
    The critical thickness (h c ) is a single crystal semiconductor structure manufacturing method determined by the following formula.
    Figure pat00006

    (b: bergers vector, μ: Poisson's ratio, ε 0 : degree of lattice misfit between the direction control thin film and the lower single crystal layer)
  17. 제 16 항에 있어서,
    상기 방향 제어 박막은 이온 빔 보조 증착(Ion Beam Assisted Deposition, IBAD) 공정에 의해 형성되는 단결정 반도체 구조체 제조 방법.
    The method of claim 16,
    The direction control thin film is a single crystal semiconductor structure manufacturing method formed by an ion beam assisted deposition (Ion Beam Assisted Deposition, IBAD) process.
  18. 제 16 항에 있어서,
    상기 하부 단결정 층은 제1 에피탁시 성장(Epitaxy Growth) 공정에 의해 형성되고,
    상기 상부 단결정 층은 제2 에피탁시 성장 공정에 의해 형성되며,
    상기 제1 에피탁시 성장 공정은 상기 제2 에피탁시 성장 공정보다 낮은 온도에서 수행되는 단결정 반도체 구조체 제조 방법.
    The method of claim 16,
    The lower single crystal layer is formed by a first epitaxy growth process,
    The upper single crystal layer is formed by a second epitaxial growth process,
    The method of manufacturing a single crystal semiconductor structure wherein the first epitaxial growth process is performed at a lower temperature than the second epitaxial growth process.
  19. 제 18 항에 있어서,
    상기 제1 에피탁시 성장 공정 종료 후, 상기 하부 단결정 층을 열처리하는 것;을 더 포함하는 단결정 반도체 구조체 제조 방법.
    The method of claim 18,
    After completion of the first epitaxial growth process, heat treatment of the lower single crystal layer; Method of manufacturing a single crystal semiconductor structure further comprising a.
  20. 제 18 항에 있어서,
    상기 제1 에피탁시 성장 공정은 800 도(℃) 이하의 온도에서 수행되고,
    상기 제2 에피탁시 성장 공정은 900 도(℃) 이상의 온도에서 수행되는 단결정 반도체 구조체 제조 방법.
    The method of claim 18,
    The first epitaxial growth process is performed at a temperature of 800 degrees (℃) or less,
    The second epitaxial growth process is a single crystal semiconductor structure manufacturing method performed at a temperature of 900 degrees (℃) or more.
  21. 제 16 항에 있어서,
    상기 비정질 기판의 바닥면 상에 하부 열전달 층을 형성하는 것;을 더 포함하되,
    상기 하부 열전달 층은 상기 비정질 기판의 상기 바닥면 상에 금속을 증착하는 것에 의해 형성되는 단결정 반도체 구조체 제조 방법.
    The method of claim 16,
    Further comprising; forming a lower heat transfer layer on the bottom surface of the amorphous substrate;
    The method of manufacturing a single crystal semiconductor structure in which the lower heat transfer layer is formed by depositing a metal on the bottom surface of the amorphous substrate.
  22. 제 16 항에 있어서,
    상기 비정질 기판과 상기 방향 제어 박막 사이에 상부 열전달 층을 형성하는 것;을 더 포함하되,
    상기 상부 열전달 층은 상기 비정질 기판의 상면 상에 금속을 증착하는 것에 의해 형성되는 단결정 반도체 구조체 제조 방법.
    The method of claim 16,
    Forming an upper heat transfer layer between the amorphous substrate and the direction control thin film; further comprising,
    The upper heat transfer layer is a single crystal semiconductor structure manufacturing method formed by depositing a metal on the upper surface of the amorphous substrate.
  23. 제 22 항에 있어서,
    상기 방향 제어 박막과 상기 상부 열전달 층 사이에 평탄화 층을 형성하는 것;을 더 포함하되,
    상기 평탄화 층은 상기 상부 열전달 층의 상면 상에 실리콘 질화물 또는 실리콘 산화물을 증착하는 것에 의해 형성되는 단결정 반도체 구조체 제조 방법.
    The method of claim 22,
    Forming a planarization layer between the direction control thin film and the upper heat transfer layer; further comprising,
    wherein the planarization layer is formed by depositing silicon nitride or silicon oxide on an upper surface of the upper heat transfer layer.
  24. 제 16 항에 있어서,
    상기 하부 단결정 층과 상기 상부 단결정 층 사이에 마스크 패턴을 형성하는 것;을 더 포함하되,
    상기 마스크 패턴은 하부 단결정 층을 노출하는 홀들을 포함하고,
    상기 상부 단결정 층은 상기 홀들을 채우고, 상기 마스크 패턴의 상면을 덮도록 형성되는 단결정 반도체 구조체 제조 방법.
    The method of claim 16,
    Forming a mask pattern between the lower single crystal layer and the upper single crystal layer; further comprising,
    The mask pattern includes holes exposing the lower single crystal layer,
    The upper single crystal layer is formed to fill the holes and to cover an upper surface of the mask pattern.
  25. 제 24 항에 있어서,
    상기 마스크 패턴은 인-시츄(in-situ) 공정에 의해 형성되고, SiN을 포함하는 단결정 반도체 구조체 제조 방법.
    The method of claim 24,
    The mask pattern is formed by an in-situ (in-situ) process, the single crystal semiconductor structure manufacturing method comprising SiN.
  26. 제 24 항에 있어서,
    상기 마스크 패턴은 엑스-시츄(ex-situ) 공정에 의해 형성되고, SiO2 또는 SiN을 포함하는 단결정 반도체 구조체 제조 방법.
    The method of claim 24,
    The mask pattern is formed by an ex-situ process and includes SiO 2 or SiN.
  27. 비정질 기판 상에 방향 제어 박막을 형성하는 것;
    상기 방향 제어 박막의 상면에 결함(defect)을 형성하는 것; 및
    상기 방향 제어 박막 상에 단결정 반도체 층을 형성하는 것;을 포함하되,
    상기 방향 제어 박막은 0 나노미터(nm)보다 크되, 임계 두께(critical thickness)(hc)의 열배와 같거나 그보다 작은 두께를 갖도록 형성되고,
    상기 임계 두께(hc)는 아래의 식에 의해 결정되는 단결정 반도체 구조체 제조 방법.
    Figure pat00007

    (b: 버거스 벡터(vergers vector), μ :푸아송 비(Poisson's ratio), ε0 : 상기 방향 제어 박막과 상기 단결정 반도체 층의 격자 불일치(lattice misfit) 정도)
    forming a direction control thin film on an amorphous substrate;
    forming a defect on the top surface of the direction control thin film; and
    Including; forming a single crystal semiconductor layer on the direction control thin film,
    The direction control thin film is formed to have a thickness greater than 0 nanometers (nm), equal to or less than ten times the critical thickness (h c),
    The critical thickness (h c ) is a single crystal semiconductor structure manufacturing method determined by the following formula.
    Figure pat00007

    (b: bergers vector, μ: Poisson's ratio, ε 0 : degree of lattice misfit between the direction control thin film and the single crystal semiconductor layer)
  28. 제 27 항에 있어서,
    상기 방향 제어 박막의 상기 상면에 상기 결함을 형성하는 것은, 상기 방향 제어 박막의 상기 상면에 플라즈마 표면 처리 공정을 수행하는 것을 포함하는 단결정 반도체 구조체 제조 방법.
    28. The method of claim 27,
    Forming the defect on the upper surface of the direction controlling thin film, single crystal semiconductor structure manufacturing method comprising performing a plasma surface treatment process on the upper surface of the direction controlling thin film.
  29. 제 27 항에 있어서,
    상기 단결정 반도체 층은 에피탁시 성장 공정에 의해 형성되는 단결정 반도체 구조체 제조 방법.
    28. The method of claim 27,
    The single-crystal semiconductor layer is a single-crystal semiconductor structure manufacturing method formed by an epitaxial growth process.
  30. 제 29 항에 있어서,
    상기 에피탁시 성장 공정은 900 도(℃) 이상의 온도에서 수행되는 단결정 반도체 구조체 제조 방법.
    The method of claim 29,
    The epitaxial growth process is a single crystal semiconductor structure manufacturing method performed at a temperature of 900 degrees (℃) or more.
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