KR20210057831A - 오프셋 상쇄 - Google Patents

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KR20210057831A
KR20210057831A KR1020217013875A KR20217013875A KR20210057831A KR 20210057831 A KR20210057831 A KR 20210057831A KR 1020217013875 A KR1020217013875 A KR 1020217013875A KR 20217013875 A KR20217013875 A KR 20217013875A KR 20210057831 A KR20210057831 A KR 20210057831A
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마틴 브록스
볼프강 안톤 스피어클
토마스 하인
미카엘 디이터 리히터
피터 메이어
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마이크론 테크놀로지, 인크
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Abstract

오프셋 상쇄를 위한 시스템들, 방법들, 및 장치들이 설명된다. 메모리 디바이스는 채널이 (예를 들어, 메모리 디바이스에 의해) 채널의 능동 종단(active termination)을 인터럽트시키고 기준 전압의 캘리브레이션을 인에이블하는 상태에 있다고 결정할 수 있다. 예를 들어, 제2 디바이스(예를 들어, 제어기)와의 데이터 통신을 위해 사용되는 채널은 처음에 능동 종단의 상태에 있을 수 있다. 메모리 디바이스는 채널이 능동 종단을 인터럽트시키는 또 다른 상태로 전환했음을 결정할 수 있다. 채널이 다른 상태에 있는 동안, 메모리 디바이스는 채널 상에서 캘리브레이션 신호들을 송신하고 기준 전압과 연관된 오프셋을 검출함으로써 수신기의 기준 전압을 캘리브레이션할 수 있다. 메모리 디바이스는 검출된 오프셋 및 기준 전압을 사용하여 채널을 통해 메모리 디바이스로 송신되는 신호들을 식별할 수 있다.

Description

오프셋 상쇄
상호 참조
본 특허 출원은 Brox 등에 의해 2019년 10월 14일에 출원된 "OFFSET CANCELLATION(오프셋 상쇄)"이라는 명칭의 미국 특허 출원 제16/601,439호, 및 Brox 등에 의해 2018년 10월 16일에 출원된 "OFFSET CANCELLATION(오프셋 상쇄)"이라는 명칭의 미국 가 특허 출원 제62/746,250호에 대한 우선권을 주장하며, 이의 각각은 이의 양수인에 양도되고 이의 각각은 이의 전문이 명시적으로 참고로 통합된다.
다음은 일반적으로 적어도 하나의 메모리 디바이스를 포함하는 시스템 그리고 보다 구체적으로는 오프셋 상쇄에 관한 것이다.
메모리 디바이스들은 컴퓨터들, 무선 통신 디바이스들, 카메라들, 디지털 디스플레이들 등과 같은 다양한 전자 디바이스들에 정보를 저장하기 위해 널리 사용된다. 정보는 메모리 디바이스의 상이한 상태들을 프로그래밍함으로써 저장된다. 예를 들어, 이진 디바이스들은 보통 논리 1 또는 논리 0에 의해 표기되는 두 개의 상태들 중 하나를 저장할 수 있다. 다른 디바이스들에서는, 두 개보다 많은 상태들이 저장될 수도 있다. 저장된 정보에 액세스하기 위해, 디바이스의 구성요소는 메모리 디바이스에서 적어도 하나의 저장된 상태를 판독 또는 감지할 수 있다. 정보를 저장하기 위해, 디바이스의 구성요소는 메모리 디바이스에 상태를 기입, 또는 프로그래밍할 수 있다.
자기 하드 디스크들, 랜덤 액세스 메모리(RAM), 판독 전용 메모리(ROM), 동적 RAM(DRAM), 동기식 동적 RAM(SDRAM), 강유전 RAM(FeRAM), 자기 RAM(MRAM), 저항 RAM(RRAM), 플래시 메모리, 상 변화 메모리(PCM) 등을 포함하여, 다양한 유형들의 메모리 디바이스들이 존재한다. 메모리 디바이스들은 휘발성 또는 비휘발성일 수 있다. 비휘발성 메모리, 예를 들어, FeRAM은 외부 전원이 없을 때에도 장시간 이들의 저장된 논리 상태를 유지할 수 있다. 휘발성 메모리 디바이스들, 예를 들어, DRAM은 외부 전원에 의해 주기적으로 리프레시되지 않는 한 시간이 지나면서 이들의 저장된 상태를 손실할 수 있다.
메모리 디바이스들은 시스템 내의 다른 디바이스들(예를 들어, 제어기)와 정보를 통신하기 위한 다양한 채널들을 포함할 수 있다. 데이터가 다른 디바이스들로부터 효과적이고 그리고 효율적으로 수신되도록 메모리 디바이스의 수신기들을 구성하기 위해 사용되는 절차들이 요구된다.
도 1은 여기서 설명되는 바와 같은 오프셋 상쇄를 지원하는 시스템의 일례를 도시한다.
도 2는 여기서 설명되는 바와 같은 오프셋 상쇄를 지원하는 메모리 다이의 일례를 도시한다.
도 3은 여기서 설명되는 바와 같은 오프셋 상쇄를 지원하는 아이 다이어그램의 일례를 도시한다.
도 4a는 여기서 설명되는 바와 같은 오프셋 상쇄를 지원하는 시스템의 일례를 도시한다.
도 4b는 여기서 설명되는 바와 같은 오프셋 상쇄를 지원하는 상태 전환들의 일례를 도시한다.
도 5는 여기서 설명되는 바와 같은 오프셋 상쇄를 지원하는 시스템에서의 프로세스 흐름의 일례를 도시한다.
도 6 및 도 7은 여기서 설명되는 바와 같은 오프셋 상쇄를 지원하는 방법 또는 방법들을 예시하는 흐름도들을 도시한다.
일부 메모리 시스템들에서, 절차들은 호스트 디바이스 및 메모리 디바이스와 같은 두 개의 디바이스들 사이에서 데이터를 통신하는 수신기들을 조정하기 위해 사용될 수 있다. 예를 들어, 수신기들에 대한 캘리브레이션 절차들은 하나 이상의 액세스 동작(예를 들어, 판독 및 기입 동작들) 동안 발생할 수 있는 에러들을 감소시킬 수 있다. 일부 경우들에서, 입력 신호를 효율적으로 검출할 수 있는 수신기들의 능력은 채널 상에서 송신되는 시그널링의 유형에 영향을 받을 수 있다. 예를 들어, 세 개 이상의 레벨들(예를 들어, 멀티 레벨 시그널링, 적어도 네 개의 전압 레벨들을 갖는 시그널링)을 포함하는 기법에 따라 변조된 신호에 대한 데이터 아이는 최저 및 최고 전압 사이의 중간 전압 레벨들로 인해 상대적으로 작아질 수 있다.
이러한 경우들에서, 수신기가 이러한 신호들의 레벨들(예를 들어, '01'과 '00')을 구별하기 위해 사용하는 전압 분해능은 예를 들어, 두 개의 레벨들을 갖는 신호들에 대한 분해능보다 커야 할 수 있다. 나아가, 수신기의 내재된 특성들 또한 수신기에서로컬 전압의 랜덤 변동이 경험되게 할 수 있다(예를 들어, 입력 트랜지스터들의 변화에 의해 야기됨). 이러한 예측 불가능한 변화는 신호의 값을 정확하게 검출할 수 있는 수신기의 능력에 영향을 미치는 입력 오프셋을 초래할 수 있다. 이에 따라, 캘리브레이션 절차들은 수신기 회로부에 의해 야기되는 이러한 오프셋을 제거하기 위해 사용될 수 있다.
일부 메모리 시스템들은 채널 상에서 송신되는 신호들로부터의 간섭을 감소시키기 위해 종단된 라인들을 이용할 수 있다. 예를 들어, 채널은 채널에 대응하는 전도성 라인의 특성 임피던스와 정합하는 구성요소들을 포함할 수 있으며, 이는 신호들이 송신 디바이스를 향해 다시 반사되고 간섭을 야기하지 못하게 할 수 있다. 일부 경우들에서, 메모리 디바이스와 호스트 디바이스 사이의 액세스 동작들에 이용되지 않을 때, 채널은 계속해서 종단의 전압 레벨로 유지될 수 있고, 예를 들어, 로우 레벨('0') 또는 하이 레벨('1')로 능동 구동될 수 있다.
그러나, 입력 오프셋을 보상하도록 수신기를 캘리브레이션하기 위한 절차들을 수행하기 위해 디바이스(이를테면 메모리 디바이스)에 의해 채널의 비종단(예를 들어, 3 상태) 조건이 요구될 수 있다. 이러한 절차들을 가능하게 하기 위해, 채널이 능동 종단되지 않는 시간 기간이 통신 프로토콜에 삽입될 수 있다. 여기서 설명되는 바와 같이, 채널이 능동 종단되지 않는 동안 메모리 디바이스에 의해 동작들이 수행될 수 있게 하는 채널의 추가 상태가 이용될 수 있다. 이러한 상태에서, 호스트 디바이스는 일례로서, 메모리 디바이스가 일정 시간 기간 동안 채널의 완전한 제어를 이룰 수 있도록 이의 송신기를 3 상태화(tri-state)(예를 들어, 채널의 능동 종단 초래하는 신호들을 구동하는 것을 억제)할 수 있다. 채널이 이러한 상태에 있는 동안, 메모리 디바이스는 하나 이상의 요구되는 동작을 수행할 수 있다.
채널은 다양한 수단들에 의해 비종단된 상태에 진입할 수 있다. 예를 들어, 커맨드가 제1 상태(예를 들어, 종단이 활성)로부터 제2 상태(예를 들어, 종단이 비활성)로의 전환을 트리거할 수 있다. 이러한 경우들에서, (호스트 디바이스와 같은) 디바이스는 채널을 제2 상태로 전환하기로 결정할 수 있고, 전환을 나타낼 수 있는 신호를 메모리 디바이스로 송신할 수 있다. 제2 상태가 (예를 들어, 메모리 디바이스에 의해) 식별되면, 디바이스는 하나 이상의 수신기에 내재될 수 있는 오프셋을 상쇄하기 위한 오프셋 캘리브레이션 절차와 같은 캘리브레이션 절차들을 수행하기 위해 채널 상에서 특정 전압 레벨들을 구동할 수 있는 능력을 가질 수 있다. 일부 경우들에서, 커맨드는 고속 액세스 동작과 같은 액세스 동작이 실행되기 전에 발행될 수 있다. 예를 들어, 커맨드는 액세스 동작의 시작 전에 채널 상에서 캘리브레이션 절차가 수행될 수 있도록 액세스 동작에 앞서 발행될 수 있다.
추가적으로 또는 대안적으로, 채널의 제2 상태는 특정 시간에 진입(예를 들어, 자동으로 진입)될 수 있다. 예를 들어, 채널의 제2 상태는 (예를 들어, 메모리 디바이스가 리셋 상태를 종료한 후에) 시동 시퀀스 동안 또는 시동 시퀀스 후의 특정 시간(예를 들어, 정의된 시간)에 진입될 수 있다. 정의된 수량의 클록 사이클(예를 들어, 수신기들의 캘리브레이션을 가능하게 하기에 충분히 긴) 후에, 채널은 제2 상태에 진입(예를 들어, 제2 상태에 자동으로 진입)할 수 있다. 일부 경우들에서, 제2 상태는 또한 예를 들어, 자동으로(예를 들어, 결정된 수량의 클록 사이클 후에) 종료될 수도 있다. 다른 예들에서, 제어기로부터 메모리 디바이스로의 신호는 제2 상태로부터의 채널의 전환을 나타낼 수 있다.
본 개시의 특징들은 여기서 도 1과 관련하여 대표적인 메모리 시스템 레벨에서 설명되고 또한 도 2와 관련하여 대표적인 메모리 디바이스에 관하여 설명된다. 이어서 도 4a 및 도 4b와 관련하여서는 시스템들의 구체적인 예들 및 채널의 상태 전환이 설명된다. 본 개시의 이러한 및 다른 특징들은 또한 메모리 시스템들에서 향상된 통신 효율을 이루기 위한 오프셋 상쇄에 관한 도 5의 프로세스 흐름 및 도 6 및 도 7의 흐름도들에 의해 예시되고 이것들을 참조하여 설명된다.
도 1은 여기서 개시되는 양태들에 따라 하나 이상의 메모리 디바이스들을 이용하는 시스템(100)의 일례를 도시한다. 시스템(100)은 외부 메모리 제어기(105), 메모리 디바이스(110), 및 외부 메모리 제어기(105)를 메모리 디바이스(110)와 연결하는 복수의 채널들(115)을 포함할 수 있다. 시스템(100)은 하나 이상의 메모리 디바이스를 포함할 수 있지만, 설명의 편의상 하나 이상의 메모리 디바이스가 단일의 메모리 디바이스(110)로서 설명될 수 있다.
시스템(100)은 전자 디바이스, 이를테면 컴퓨팅 디바이스, 모바일 컴퓨팅 디바이스, 무선 디바이스, 또는 그래픽 프로세싱 디바이스의 양태들을 포함할 수 있다. 시스템(100)은 휴대용 전자 디바이스의 일례일 수 있다. 시스템(100)은 컴퓨터, 랩탑 컴퓨터, 태블릿 컴퓨터, 스마트 폰, 셀룰러 폰, 웨어러블 디바이스, 인터넷 접속 디바이스 등의 일례일 수 있다. 메모리 디바이스(110)는 시스템(100)의 하나 이상의 다른 구성요소에 대한 데이터를 저장하도록 구성된 시스템의 구성요소일 수 있다. 일부 예들에서, 시스템(100)은 기지국 또는 액세스 포인트를 사용하여 다른 시스템들 또는 디바이스들과 양방향 무선 통신을 위해 구성된다. 일부 예들에서, 시스템(100)은 MTC(machine-type communication), M2M(machine-to-machine) 통신, 또는 D2D(device-to-device) 통신이 가능할 수 있다.
시스템(100)의 적어도 부분들은 호스트 디바이스의 예들일 수 있다. 이러한 호스트 디바이스는 프로세스들을 실행하기 위해 메모리를 사용하는 디바이스 이를테면 컴퓨팅 디바이스, 모바일 컴퓨팅 디바이스, 무선 디바이스, 그래픽 프로세싱 디바이스, 컴퓨터, 랩탑 컴퓨터, 태블릿 컴퓨터, 스마트 폰, 셀룰러 폰, 웨어러블 디바이스, 인터넷 접속 디바이스, 일부 다른 고정식 또는 휴대용 전자 디바이스 등의 일례일 수 있다. 일부 경우들에서, 호스트 디바이스는 외부 메모리 제어기(105)의 기능들을 구현하는 하드웨어, 펌웨어, 소프트웨어, 또는 이들의 조합을 지칭할 수 있다. 일부 경우들에서, 외부 메모리 제어기(105)는 호스트 또는 호스트 디바이스로서 지칭될 수 있다. 일부 예들에서, 시스템(100)은 그래픽 카드이다.
일부 경우들에서, 메모리 디바이스(110)는 시스템(100)의 다른 구성요소들과 통신하고 시스템(100)에 의해 가능성 있게 사용 또는 참조될 물리적 메모리 어드레스들/공간을 제공하도록 구성된 독립적인 디바이스 또는 구성요소일 수 있다. 일부 예들에서, 메모리 디바이스(110)는 적어도 하나 또는 복수의 상이한 유형의 시스템(100)과 함께 작동하도록 구성 가능할 수 있다. 시스템(100)의 구성요소들과 메모리 디바이스(110) 사이의 시그널링은 신호들을 변조하기 위한 변조 방식들, 신호들을 통신하기 위한 상이한 핀 설계들, 시스템(100) 및 메모리 디바이스(110)의 별개의 패키징, 시스템(100)과 메모리 디바이스(110) 사이의 클록 시그널링 및 동기화, 타이밍 규칙들, 및/또는 다른 요인들을 지원하도록 동작 가능할 수 있다.
메모리 디바이스(110)는 시스템(100)의 구성요소들에 대한 데이터를 저장하도록 구성될 수 있다. 일부 경우들에서, 메모리 디바이스(110)는 시스템(100)에 대해 슬레이브형 디바이스(slave-type device)로서의 역할을 할 수 있다(예를 들어, 외부 메모리 제어기(105)를 통해 시스템(100)에 의해 제공되는 커맨드들에 응답하고 이것들을 실행함). 이러한 커맨드들은 액세스 동작을 위한 액세스 커맨드, 이를테면 기입 동작을 위한 기입 커맨드, 판독 동작을 위한 판독 커맨드, 리프레시 동작을 위한 리프레시 커맨드, 또는 다른 커맨드들을 포함할 수 있다. 메모리 디바이스(110)는 데이터 저장을 위해 요구되는 또는 지정된 용량을 지원하기 위해 두 개 이상의 메모리 다이들(160)(예를 들어, 메모리 칩들)을 포함할 수 있다. 두 개 이상의 메모리 다이들(160)을 포함하는 메모리 디바이스(110)는 멀티 다이 메모리 또는 패키지로서 지칭될 수 있다(또한 멀티 칩 메모리 또는 패키지로서도 지칭됨).
시스템(100)은 프로세서(120), 기본 입력/출력 시스템(BIOS, basic input/output system) 구성요소(125), 하나 이상의 주변 구성요소(130), 및 입력/출력(I/O) 제어기(135)를 또한 포함할 수 있다. 시스템(100)의 구성요소들은 버스(140)를 사용하여 서로 전자 통신할 수 있다.
프로세서(120)는 시스템(100)의 적어도 부분들을 제어하도록 구성될 수 있다. 프로세서(120)는 범용 프로세서, 디지털 신호 프로세서(DSP), 주문형 집적 회로(ASIC), 현장 프로그래밍 가능 게이트 어레이(FPGA) 또는 다른 프로그래밍 가능 논리 디바이스, 별개의 게이트 또는 트랜지스터 논리, 별개의 하드웨어 구성요소들일 수 있거나, 또는 이는 이러한 유형들의 구성요소들의 조합일 수 있다. 이러한 경우들에서, 프로세서(120)는 다른 예들 중에서도 특히, 중앙 프로세싱 유닛(CPU, central processing unit), 그래픽 프로세싱 유닛(GPU, graphics processing unit), 범용 GPU(GPGPU, general purpose GPU), 또는 시스템 온 칩(SoC, system on a chip)의 일례일 수 있다.
BIOS 구성요소(125)는 펌웨어로서 동작되는 BIOS를 포함하는 소프트웨어 구성요소일 수 있으며, 이는 시스템(100)의 다양한 하드웨어 구성요소들을 초기화 및 실행할 수 있다. BIOS 구성요소(125)는 또한 프로세서(120)와 시스템(100)의 다양한 구성요소들, 예를 들어 주변 구성요소들(130), I/O 제어기(135) 등 사이의 데이터 흐름을 관리할 수 있다. BIOS 구성요소(125)는 판독 전용 메모리(ROM), 플래시 메모리, 또는 임의의 다른 비휘발성 메모리에 저장되는 프로그램 또는 소프트웨어를 포함할 수 있다.
주변 구성요소(들)(130)는 임의의 입력 디바이스 또는 출력 디바이스, 또는 이러한 디바이스들을 위한 인터페이스일 수 있으며, 이는 시스템(100)으로 또는 이와 통합될 수 있다. 예들은 디스크 제어기들, 사운드 제어기, 그래픽스 제어기, 이더넷 제어기, 모뎀, USB(universal serial bus) 제어기, 직렬 또는 병렬 포트, 또는 PCI(peripheral component interconnect) 또는 AGP(accelerated graphics port) 슬롯들과 같은 주변 카드 슬롯들을 포함할 수 있다. 주변 구성요소(들)(130)는 또한 해당 기술분야의 통상의 기술자들에 의해 주변 장치들로서 이해되는 다른 구성요소들일 수 있다.
I/O 제어 구성요소(135)는 프로세서(120)와 주변 구성요소(들)(130), 입력 디바이스들(145), 또는 출력 디바이스들(150) 사이의 데이터 통신을 관리할 수 있다. I/O 제어기(135)는 시스템(100)으로 또는 이와 통합되지 않는 주변 장치들을 관리할 수 있다. 일부 경우들에서, I/O 제어기(135)은 외부 주변 구성요소들에 대한 물리적 접속 또는 포트를 나타낼 수 있다.
입력(145)은 시스템(100) 또는 이의 구성요소들에 정보, 신호들, 또는 데이터를 제공하는 시스템(100) 외부의 디바이스 또는 신호를 나타낼 수 있다. 이는 사용자 인터페이스 또는 다른 디바이스들과의 또는 이들 사이의 인터페이스를 포함할 수 있다. 일부 경우들에서, 입력(145)은 하나 이상의 주변 구성요소(130)를 통해 시스템(100)과 인터페이싱하는 주변 장치일 수 있거나 또는 I/O 제어기(135)에 의해 관리될 수 있다.
출력(150)은 시스템(100) 또는 이의 구성요소들 중 어느 하나로부터 출력을 수신하도록 구성된 시스템(100) 외부의 디바이스 또는 신호를 나타낼 수 있다. 출력(150)의 예들은 디스플레이, 오디오 스피커들, 인쇄 디바이스, 또는 인쇄 회로 기판 상의 또 다른 프로세서 등을 포함할 수 있다. 일부 경우들에서, 출력(150)은 하나 이상의 주변 구성요소(130)를 통해 시스템(100)과 인터페이싱하는 주변 장치일 수 있거나 또는 I/O 제어기(135)에 의해 관리될 수 있다.
시스템(100)의 구성요소들은 이들의 기능들을 수행하도록 설계된 범용 또는 전용 회로부로 구성될 수 있다. 이는 여기서 설명되는 기능들을 수행하도록 구성된 다양한 회로 요소들, 예를 들어, 전도성 라인들, 트랜지스터들, 커패시터들, 인덕터들, 저항기들, 증폭기들, 또는 다른 능동 또는 수동 요소들을 포함할 수 있다.
메모리 디바이스(110)는 디바이스 메모리 제어기(155) 및 하나 이상의 메모리 다이(160)를 포함할 수 있다. 각 메모리 다이(160)는 로컬 메모리 제어기(165)(예를 들어, 로컬 메모리 제어기(165-a), 로컬 메모리 제어기(165-b), 및/또는 로컬 메모리 제어기(165-N)) 및 메모리 어레이(170)(예를 들어, 메모리 어레이(170-a), 메모리 어레이(170-b), 및/또는 메모리 어레이(170-N))를 포함할 수 있다. 메모리 어레이(170)는 메모리 셀들의 집합(예를 들어, 그리드)일 수 있으며, 각 메모리 셀은 적어도 1 비트의 디지털 데이터를 저장하도록 구성된다. 메모리 어레이들(170) 및/또는 메모리 셀들의 특징들은 도 2를 참조하여 보다 상세하게 설명된다.
메모리 디바이스(110)는 메모리 셀들의 2차원(2D) 어레이의 일례일 수 있거나 또는 메모리 셀들의 3차원(3D) 어레이의 일례일 수 있다. 예를 들어, 2D 메모리 디바이스는 단일 메모리 다이(160)를 포함할 수 있다. 3D 메모리 디바이스는 두 개 이상의 메모리 다이들(160)(예를 들어, 메모리 다이들(160-a), 메모리 다이들(160-b), 및/또는 임의의 수량의 메모리 다이들(160-N))을 포함할 수 있다. 3D 메모리 디바이스에서, 복수의 메모리 다이들(160-N)은 서로 위에 적층될 수 있다. 일부 경우들에서, 3D 메모리 디바이스에서의 메모리 다이들(160-N)은 데크들, 레벨들, 레이어들, 또는 다이들로서 지칭될 수 있다. 3D 메모리 디바이스는 임의의 수량의 적층된 메모리 다이들(160-N)(예를 들어, 2단, 3단, 4단, 5단, 6단, 7단, 8단)을 포함할 수 있다. 이는 단일 2D 메모리 디바이스와 비교할 때 기판 상에 위치될 수 있는 메모리 셀들의 수량을 증가시킬 수 있으며, 이는 결과적으로 생산 비용을 감소시키거나 메모리 어레이(170)의 성능을 증가시킬 수 있거나, 또는 둘 다일 수 있다. 일부 3D 메모리 디바이스에서, 상이한 데크들은 일부 데크들이 워드 라인, 디지트 라인, 및/또는 플레이트 라인 중 적어도 하나를 공유할 수 있도록 적어도 하나의 공통 액세스 라인을 공유할 수 있다.
디바이스 메모리 제어기(155)는 메모리 디바이스(110)의 동작을 제어하도록 구성되는 회로들 또는 구성요소들을 포함할 수 있다. 이에 따라, 디바이스 메모리 제어기(155)는 메모리 디바이스(110)가 커맨드들을 수행할 수 있게 하는 하드웨어, 펌웨어, 및 소프트웨어를 포함할 수 있고 메모리 디바이스(110)와 관련된 커맨드들, 데이터, 또는 제어 정보를 수신, 송신, 또는 실행하도록 구성될 수 있다. 디바이스 메모리 제어기(155)는 외부 메모리 제어기(105), 하나 이상의 메모리 다이(160), 또는 프로세서(120)와 통신하도록 구성될 수 있다. 일부 경우들에서, 메모리 디바이스(110)는 외부 메모리 제어기(105)로부터 데이터 및/또는 커맨드들을 수신할 수 있다. 예를 들어, 메모리 디바이스(110)는 메모리 디바이스(110)가 시스템(100)의 구성요소(예를 들어, 프로세서(120))를 대신하여 특정 데이터를 저장해야 함을 나타내는 기입 커맨드 또는 메모리 디바이스(110)가 메모리 다이(160)에 저장된 특정 데이터를 시스템(100)의 구성요소(예를 들어, 프로세서(120))에 제공해야 함을 나타내는 판독 커맨드를 수신할 수 있다. 일부 경우들에서, 디바이스 메모리 제어기(155)는 메모리 다이(160)의 로컬 메모리 제어기(165)와 함께 여기서 설명되는 메모리 디바이스(110)의 동작을 제어할 수 있다. 디바이스 메모리 제어기(155) 및/또는 로컬 메모리 제어기(165)에 포함되는 구성요소들의 예들은 외부 메모리 제어기(105)로부터 수신되는 신호들을 복조하기 위한 수신기들, 신호들을 변조하고 외부 메모리 제어기(105)로 송신하기 위한 디코더들, 논리, 디코더들, 증폭기들, 필터들 등을 포함할 수 있다.
로컬 메모리 제어기(165)(예를 들어, 메모리 다이(160)에 로컬인)는 메모리 다이(160)의 동작들을 제어하도록 구성될 수 있다. 또한, 로컬 메모리 제어기(165)는 디바이스 메모리 제어기(155)와 통신(예를 들어, 데이터 및/또는 커맨드들을 수신 및 송신)하도록 구성될 수 있다. 로컬 메모리 제어기(165)는 여기서 설명되는 바와 같은 메모리 디바이스(110)의 동작을 제어하기 위해 디바이스 메모리 제어기(155)를 지원할 수 있다. 일부 경우들에서, 메모리 디바이스(110)는 디바이스 메모리 제어기(155)를 포함하지 않고, 로컬 메모리 제어기(165) 또는 외부 메모리 제어기(105)가 여기서 설명되는 다양한 기능들을 수행할 수 있다. 이에 따라, 로컬 메모리 제어기(165)는 디바이스 메모리 제어기(155)와, 다른 로컬 메모리 제어기(165)와, 또는 직접 외부 메모리 제어기(105) 또는 프로세서(120)와 통신하도록 구성될 수 있다.
외부 메모리 제어기(105)는 시스템(100)의 구성요소들(예를 들어, 프로세서(120))와 메모리 디바이스(110) 사이의 정보, 데이터, 및/또는 커맨드들의 통신을 가능하게 하도록 구성될 수 있다. 외부 메모리 제어기(105)는 시스템(100)의 구성요소들이 메모리 디바이스의 동작에 대한 세목들을 알 필요가 없을 수 있도록 시스템(100)의 구성요소들과 메모리 디바이스(110) 사이의 연결 역할을 할 수 있다. 시스템(100)의 구성요소들은 외부 메모리 제어기(105)가 충족시키는 요청들(예를 들어, 판독 커맨드들 또는 기입 커맨드들)을 외부 메모리 제어기(105)에 제시할 수 있다. 외부 메모리 제어기(105)는 시스템(100)의 구성요소들과 메모리 디바이스(110) 사이에서 교환되는 통신 정보들을 전환 또는 변환할 수 있다. 일부 경우들에서, 외부 메모리 제어기(105)는 공통 (소스) 시스템 클록 신호를 생성하는 시스템 클록을 포함할 수 있다. 일부 경우들에서, 외부 메모리 제어기(105)는 공통 (소스) 시스템 클록 신호를 생성하는 공통 데이터 클록을 포함할 수 있다.
일부 경우들에서, 외부 메모리 제어기(105) 또는 시스템(100)의 다른 구성요소, 또는 여기서 설명되는 이의 기능들은 프로세서(120)에 의해 구현될 수 있다. 예를 들어, 외부 메모리 제어기(105)는 프로세서(120) 또는 시스템(100)의 다른 구성요소에 의해 구현되는 하드웨어, 펌웨어, 또는 소프트웨어, 또는 이들의 일부 조합일 수 있다. 외부 메모리 제어기(105)가 메모리 디바이스(110)의 외부에 있는 것으로서 도시되지만, 일부 경우들에서, 외부 메모리 제어기(105), 또는 여기서 설명되는 이의 기능들은 메모리 디바이스(110)에 의해 구현될 수 있다. 예를 들어, 외부 메모리 제어기(105)는 디바이스 메모리 제어기(155) 또는 하나 이상의 로컬 메모리 제어기(165)에 의해 구현되는 하드웨어, 펌웨어, 또는 소프트웨어, 또는 이들의 일부 조합일 수 있다. 일부 경우들에서, 외부 메모리 제어기(105)는 외부 메모리 제어기(105)의 부분들이 프로세서(120)에 의해 구현되고 다른 부분들이 디바이스 메모리 제어기(155) 또는 로컬 메모리 제어기(165)에 의해 구현되도록 프로세서(120) 및 메모리 디바이스(110)에 걸쳐 분산될 수 있다. 마찬가지로, 일부 경우들에서, 여기서 디바이스 메모리 제어기(155) 또는 로컬 메모리 제어기(165)에 속하는 하나 이상의 기능은 일부 경우들에서 외부 메모리 제어기(105)(프로세서(120)와 별개이거나 이에 포함되는 것으로서)에 의해 수행될 수 있다.
시스템(100)의 구성요소들은 복수의 채널들(115)을 사용하여 메모리 디바이스(110)와 정보를 교환할 수 있다. 일부 예들에서, 채널들(115)은 외부 메모리 제어기(105)와 메모리 디바이스(110) 사이의 통신을 가능하게 할 수 있다. 각 채널(115)은 시스템(100)의 구성요소들과 연관된 단자들 사이의 하나 이상의 신호 경로 또는 송신 매체(예를 들어, 전도체)를 포함할 수 있다. 예를 들어, 채널(115)은 외부 메모리 제어기(105)의 하나 이상의 핀 또는 패드 및 메모리 디바이스(110)의 하나 이상의 핀 또는 패드를 포함하는 제1 단자를 포함할 수 있다. 핀은 시스템(100)의 디바이스의 전도성 입력 또는 출력 지점의 일례일 수 있고, 핀은 채널의 일부로서의 역할을 하도록 구성될 수 있다. 일부 경우들에서, 수신기들의 기준 전압들은 전도성 라인들에 걸친 통신을 개선하도록 조정될 수 있다. 예를 들어, 수신기들은 기준 전압으로부터의 오프셋을 처리(예를 들어, 상쇄(cancel))하도록 캘리브레이션될 수 있으며, 이때 오프셋은 시스템(100)의 구성요소들의 변화(예를 들어, 트랜지스터들의 몬테 카를로 변화)에 의해 야기될 수 있다. 이러한 경우들에서, 오프셋을 처리함으로써, 수신기들은 메모리 디바이스에서 수신되는 신호들을 보다 효율적으로 검출하도록 조정될 수 있다.
일부 경우들에서, 단자의 핀 또는 패드는 채널(115)의 신호 경로의 일부일 수 있다. 추가 신호 경로들이 시스템(100)의 구성요소 내에서 신호들을 라우팅하기 위해 채널의 단자와 연결될 수 있다. 예를 들어, 메모리 디바이스(110)는 채널(115)의 단자로부터 메모리 디바이스(110)의 다양한 구성요소들(예를 들어, 디바이스 메모리 제어기(155), 메모리 다이들(160), 로컬 메모리 제어기들(165), 메모리 어레이들(170))로 신호를 라우팅하는 신호 경로들(예를 들어, 메모리 디바이스(110) 내부, 이를테면 메모리 다이(160) 내부의 신호 경로들 또는 이의 구성요소들)을 포함할 수 있다.
일부 경우들에서, 채널(115)은 전기적으로 종단되는 전도성 라인을 포함할 수 있다. 예를 들어, 채널(115)과 연결되는 디바이스(예를 들어, 메모리 디바이스(110), 외부 메모리 제어기(105))는 채널에 대응하는 전도성 라인의 특성 임피던스와 정합하는 구성요소들을 포함할 수 있다. 일례로서, (예를 들어, 전도성 라인의 단부에서의) 구성요소는 신호들이 송신 디바이스를 향해 다시 반사되고 간섭을 야기하지 못하도록 라인의 임피던스와 정합하는 저항기들(예를 들면, 종단 저항기들)의 세트를 포함할 수 있다. 일부 경우들에서, 구성요소의 전압은 전도성 라인의 능동 전기 종단을 이루기 위해 일정한 값으로 유지될 수 있다. 일부 경우들에서, 외부 메모리 제어기(105)는 시스템(100) 내의 하나 이상의 채널(115)의 능동 종단을 제어할 수 있다. 여기서 설명되는 바와 같이, 외부 메모리 제어기(105)는 능동 종단이 인터럽트되도록 채널(115)을 구동시키는 것을 억제할 수 있음으로써, 채널(115)이 종단되지 않는(예를 들어, 3 상태로 이루어지는) 동안 디바이스(이를테면 메모리 디바이스(110))가 채널(115)을 제어할 수 있게 한다.
채널들(115)(및 관련 신호 경로들 및 단자들)은 특정 유형들의 정보를 통신하는 것에 전용될 수 있다. 일부 경우들에서, 채널(115)은 집합 채널일 수 있고 이에 따라 다수의 개별적인 채널들을 포함할 수 있다. 예를 들어, 데이터 채널(190)은 x4(예를 들어, 네 개의 신호 경로들을 포함함), x8(예를 들어, 여덟 개의 신호 경로들을 포함함), x16(열 여섯 개의 신호 경로들을 포함함) 등일 수 있다.
일부 경우들에서, 채널들(115)은 하나 이상의 커맨드 및 어드레스(CA) 채널(186)을 포함할 수 있다. CA 채널들(186)은 커맨드들과 연관된 제어 정보(예를 들어, 어드레스 정보)를 포함하는 커맨드들을 외부 메모리 제어기(105)와 메모리 디바이스(110) 사이에서 통신하도록 구성될 수 있다. 예를 들어, CA 채널(186)은 요구되는 데이터의 어드레스를 갖는 판독 명령을 포함할 수 있다. 일부 경우들에서, CA 채널들(186)은 상승 클록 신호 에지 및/또는 하강 클록 신호 에지 상에 정합될 수 있다. 일부 경우들에서, CA 채널(186)은 여덟 개 또는 아홉 개의 신호 경로들을 포함할 수 있다.
일부 경우들에서, 채널들(115)은 하나 이상의 클록 신호(CK) 채널(188)을 포함할 수 있다. CK 채널들(188)은 외부 메모리 제어기(105)와 메모리 디바이스(110) 사이에서 하나 이상의 공통 클록 신호를 통신하도록 구성될 수 있다. 각 클록 신호는 하이 상태와 로우 상태 사이에서 조정(예를 들어, 발진)하고 외부 메모리 제어기(105) 및 메모리 디바이스(110)의 동작들을 조정하도록 구성될 수 있다. 일부 경우들에서, 클록 신호는 차동 출력(예를 들어, CK_t 신호 및 CK_c 신호)일 수 있고 이에 따라 CK 채널들(188)의 신호 경로들이 구성될 수 있다. 일부 경우들에서, 클록 신호는 단일 종단될 수 있다. 일부 경우들에서, 클록 신호는 1.5 GHz 신호일 수 있다. CK 채널(188)은 임의의 수량의 신호 경로를 포함할 수 있다. 일부 경우들에서, 클록 신호 CK(예를 들어, CK_t 신호 및 CK_c 신호)는 메모리 디바이스(110)에 대한 명령 및 어드레싱 동작들, 또는 메모리 디바이스(110)에 대한 다른 시스템 전반 동작들에 대한 타이밍 기준을 제공할 수 있다. 이에 따라, 클록 신호(CK)는 제어 클록 신호(CK), 명령 클록 신호(CK), 또는 시스템 클록 신호(CK)로서 다양하게 지칭될 수 있다. 시스템 클록 신호(CK)는 하나 이상의 하드웨어 구성요소(예를 들어, 발진기, 크리스탈, 논리 게이트, 트랜지스터 등)를 포함할 수 있는 시스템 클록에 의해 생성될 수 있다.
일부 경우들에서, 채널들(115)은 하나 이상의 데이터(DQ) 채널(190)을 포함할 수 있다. 데이터 채널들(190)은 외부 메모리 제어기(105)와 메모리 디바이스(110) 사이에서 데이터 및/또는 제어 정보를 통신하도록 구성될 수 있다. 예를 들어, 데이터 채널들(190)은 메모리 디바이스(110)에 기입될 정보 또는 메모리 디바이스(110)로부터 판독된 정보를 통신할 수 있다(예를 들어, 양방향). 데이터 채널들(190)은 다양한 상이한 변조 방식들(예를 들어, NRZ, PAM4)을 사용하여 변조될 수 있는 신호들을 통신할 수 있다.
일부 경우들에서, 채널들(115)은 다른 목적들에 전용될 수 있는 하나 이상의 기타 채널(192)을 포함할 수 있다. 이러한 기타 채널들(192)은 임의의 수량의 신호 경로를 포함할 수 있다. 일부 경우들에서, 기타 채널들(192)은 하나 이상의 기입 클록 신호(WCK) 채널을 포함할 수 있다. WCK에서의 'W'는 명목상 "기입"을 의미할 수 있지만, 기입 클록 신호(WCK(예를 들어, WCK_t 신호 및 WCK_c 신호))는 일반적으로 메모리 디바이스(110)에 대한 액세스 동작들에 대한 타이밍 기준(예를 들어, 판독 및 기입 동작들 양자에 대한 타이밍 기준)을 제공할 수 있다. 이에 따라, 기입 클록 신호(WCK)는 또한 데이터 클록 신호(WCK)로서도 지칭될 수 있다. WCK 채널들은 외부 메모리 제어기(105)와 메모리 디바이스(110) 사이에서 공통 데이터 클록 신호를 통신하도록 구성될 수 있다. 데이터 클록 신호는 외부 메모리 제어기(105)와 메모리 디바이스(110)의 액세스 동작(예를 들어, 기입 동작 또는 판독 동작)을 조정하도록 구성될 수 있다. 일부 경우들에서, 기입 클록 신호는 차동 출력(예를 들어, WCK_t 신호와 WCK_c 신호)일 수 있고 이에 따라 WCK 채널들의 신호 경로들이 구성될 수 있다. WCK 채널은 임의의 수량의 신호 경로를 포함할 수 있다. 데이터 클록 신호(WCK)는 하나 이상의 하드웨어 구성요소(예를 들어, 발진기, 크리스탈, 논리 게이트, 트랜지스터 등)를 포함할 수 있는 데이터 클록에 의해 생성될 수 있다.
일부 경우들에서, 기타 채널들(192)은 하나 이상의 에러 검출 코드(EDC) 채널을 포함할 수 있다. EDC 채널들은 시스템 신뢰성을 개선하기 위해 에러 검출 신호들, 이를테면 체크섬들을 통신하도록 구성될 수 있다. EDC 채널은 임의의 수량의 신호 경로를 포함할 수 있다.
채널들(115)은 다양한 상이한 아키텍처들을 사용하여 외부 메모리 제어기(105)를 메모리 디바이스(110)와 연결할 수 있다. 다양한 아키텍처들의 예들은 버스, 점 대 점 접속, 크로스바, 실리콘 인터포저와 같은 고밀도 인터포저, 또는 유기 기판에 형성된 채널들 또는 이들의 일부 조합을 포함할 수 있다. 예를 들어, 일부 경우들에서, 신호 경로들은 실리콘 인터포저 또는 글래스 인터포저와 같은 고밀도 인터포저를 적어도 부분적으로 포함할 수 있다.
채널들(115)을 통해 통신되는 신호들은 다양한 상이한 변조 방식들을 사용하여 변조될 수 있다. 일부 경우들에서, 이진 심볼(또는 이진 레벨) 변조 방식이 외부 메모리 제어기(105)와 메모리 디바이스(110) 사이에서 통신되는 신호들을 변조하기 위해 사용될 수 있다. 이진 심볼 변조 방식은 M진 변조 방식(여기서 M은 2와 같다)의 일례일 수 있다. 이진 심볼 변조 방식의 각 심볼은 1 비트의 디지털 데이터를 나타내도록 구성될 수 있다(예를 들어, 심볼은 논리 1 또는 논리 0을 나타낼 수 있다). 이진 심볼 변조 방식들의 예들은 비제로 복귀(NRZ, non-return-to-zero), 단극 인코딩, 양극 인코딩, 맨체스터 인코딩, 두 개의 심볼들을 갖는 펄스 진폭 변조(PAM, pulse amplitude modulation)(예를 들어, PAM2), 및/또는 기타를 포함하지만, 이에 제한되지는 않는다.
일부 경우들에서는, 멀티 심볼(또는 멀티 레벨) 변조 방식이 외부 메모리 제어기(105)와 메모리 디바이스(110) 사이에서 통신되는 신호들을 변조하기 위해 사용될 수 있다. 다중 심볼 변조 방식은 M이 3 이상인 M진 변조 방식의 일례일 수 있다. 멀티 심볼 변조 방식의 각 심볼은 1보다 많은 비트의 디지털 데이터를 나타내도록 구성될 수 있다(예를 들어, 심볼은 논리 00, 논리 01, 논리 10 ,또는 논리 11을 나타낼 수 있다). 다중 심볼 변조 방식들의 예들은 PAM4, PAM8 등, 직교 진폭 변조(QAM, quadrature amplitude modulation), 직교 상 편이 키잉(QPSK, quadrature phase shift keying), 및/또는 기타를 포함하지만, 이에 제한되지는 않는다. 멀티 심볼 신호 또는 PAM4 신호는 1보다 많은 비트의 정보를 인코딩하기 위해 적어도 세 개의 레벨들을 포함하는 변조 방식을 사용하여 변조되는 신호일 수 있다. 멀티 심볼 변조 방식들 및 심볼들은 대안적으로 비-이진, 멀티 비트, 또는 더 고차 변조 방식들 및 심볼들로서 지칭될 수 있다.
시스템(100)은 메모리 디바이스(110)의 수신기들에 의해 사용되는 기준 전압들의 정제(refinement)를 가능하게 하기 위한 기술들을 지원할 수 있다. 예를 들어, 채널(115)은 능동 종단될 수 있고 능동 종단을 인터럽트시킴으로써, 메모리 디바이스(110)가 채널을 제어할 수 있게 하는 상태가 사용될 수 있다. 이러한 경우들에서, 메모리 디바이스(110)는 수신기에서의 각 기준 전압과 연관된 오프셋을 식별하기 위해 사용되는 캘리브레이션 신호들(예를 들어, 기준 전압들의 세트를 통해 스위핑하는 신호들)을 능동 구동할 수 있다. 이렇게 함으로써, 메모리 디바이스는 수신기에 대한 검출된 오프셋들을 보상(예를 들어, 상쇄)할 수 있으며, 이는 메모리 디바이스(110)에 의해 수신되는 신호들의 검출을 향상시킬 수 있다.
일부 경우들에서, 채널의 상태(예를 들어, 채널로부터 외부 메모리 제어기(105)의 영향을 제거하는 상태)는 (예를 들어, 외부 메모리 제어기(105)에 의해 전송되는 바와 같은 하나 이상의 커맨드를 통해, 자동으로) 인에이블될 수 있다. 예를 들어, 채널은 메모리 디바이스(110)가 리셋 상태를 종료한 후 정의된 시간에(예를 들어, 시동 동안) 3 상태로 이루어질 수 있다. 추가적으로 또는 대안적으로, 외부 메모리 제어기는 액세스 동작을 식별할 수 있고, 채널이 액세스 동작 전에 3 상태로 전환될 것임을 시그널링할 수 있다. 이에 따라 메모리 디바이스(110)는 채널이 3 상태인 동안 그리고 액세스 동작 전에 오프셋 캘리브레이션을 수행할 수 있다. 어느 경우든, 채널은 자동으로 또는 (예를 들어, 외부 메모리 제어기(105)로부터의) 하나 이상의 커맨드에 기초하여 3 상태에서 벗어나게 전환할 수 있다.
채널의 능동 종단을 인터럽트시키는 상태의 이용은 (예를 들어, 종단 또는 액세스 동작들 중 어느 하나를 위해) 채널이 능동 구동되지 않는 지속 시간을 인에이블할 수 있으며, 이 동안 메모리 디바이스(110)는 채널 상에서 신호들을 송신할 수 있다. 이러한 신호들은 수신기들의 캘리브레이션을 가능하게 하여 기준 전압 레벨과 연관된 오프셋을 처리하고 수신기가 (예를 들어, 기입 동작 동안) 메모리 디바이스에서 수신된 신호를 검출하기 위해 갖는 분해능을 개선할 수 있다. 이러한 기술들은 수신된 데이터에서의 에러들의 양을 감소시킴으로써 시스템(100)의 통신 효율을 개선할 수 있다.
도 2는 본 개시의 다양한 예들에 따른 메모리 다이(200)의 일례를 도시한다. 메모리 디바이스(200)는 도 1을 참조하여 설명된 메모리 다이들(160)의 일례일 수 있다. 일부 경우들에서, 메모리 다이(200)는 메모리 칩, 메모리 디바이스, 또는 전자 메모리 장치로서 지칭될 수 있다. 메모리 다이(200)는 상이한 논리 상태들을 저장하도록 프로그래밍 가능한 하나 이상의 메모리 셀(205)을 포함할 수 있다. 각 메모리 셀(205)은 두 개 이상의 상태들을 저장하도록 프로그래밍 가능할 수 있다. 예를 들어, 메모리 셀(205)은 한 번에 1 비트의 디지털 논리(예를 들어, 논리 0 및 논리 1)를 저장하도록 구성될 수 있다. 일부 경우들에서는, 단일 메모리 셀(205)(예를 들어, 멀티 레벨 메모리 셀)이 한 번에 1보다 많은 비트의 디지털 논리(예를 들어, 논리 00, 논리 01, 논리 10, 또는 논리 11)을 저장하도록 구성될 수 있다.
메모리 셀(205)은 프로그래밍 가능한 상태들을 나타내는 전하를 커패시터(230)에 저장할 수 있다. DRAM 아키텍처들에서, 메모리 셀(예를 들어, 메모리 셀(205))은 프로그래밍 가능한 상태를 나타내는 전하를 저장하기 위한 유전체 재료를 포함하는 커패시터(230)를 포함할 수 있다. 다른 메모리 아키텍처들에서는, 다른 저장 디바이스들 및 구성요소들이 가능하다. 예를 들어, 비선형 유전체 재료들이 채용될 수 있다.
판독 및 기입과 같은 동작들은 액세스 라인들 이를테면 워드 라인(210) 및/또는 디지트 라인(215)을 활성화 또는 선택함으로써 메모리 셀들(205)에 대해 수행될 수 있다. 일부 경우들에서, 디지트 라인들(215)은 또한 비트 라인들로서 지칭될 수 있다. 액세스 라인들, 워드 라인들 및 디지트 라인들, 또는 이들의 유사물들에 대한 언급들은 이해 또는 운용을 잃지 않고 호환 가능하다. 워드 라인(210) 또는 디지트 라인(215)을 활성화 또는 선택하는 것은 각각의 라인에 전압을 인가하는 것을 포함할 수 있다.
메모리 다이(200)는 그리드 유사 패턴으로 배열되는 액세스 라인들(예를 들어, 워드 라인들(210) 및 디지트 라인들(215))을 포함할 수 있다. 메모리 셀들(205)은 워드 라인들(210)과 디지트 라인들(215)의 교차점들에 위치될 수 있다. 워드 라인(210) 및 디지트 라인(215)을 바이어싱(예를 들어, 워드 라인(210) 또는 디지트 라인(215)에 전압을 인가)함으로써, 이들의 교차점의 단일 메모리 셀(205)에 액세스될 수 있다.
메모리 셀들(205)에 액세스하는 것은 로우 디코더(220) 또는 컬럼 디코더(225)를 통해 제어될 수 있다. 예를 들어, 로우 디코더(220)는 로컬 메모리 제어기(260)로부터 로우 어드레스를 수신하고 수신된 로우 어드레스에 기초하여 워드 라인(210)을 활성화시킬 수 있다. 컬럼 디코더(225)는 로컬 메모리 제어기(260)로부터 컬럼 어드레스를 수신할 수 있고 수신된 컬럼 어드레스에 기초하여 디지트 라인(215)을 활성화시킬 수 있다. 예를 들어, 메모리 다이(200)는 WL_1 내지 WL_M으로 라벨링된 다수의 워드 라인들(210), 및 DL_1 내지 DL_N으로 라벨링된 다수의 디지트 라인들(215)을 포함할 수 있으며, 여기서 M 및 N은 메모리 어레이의 크기에 따른다. 이에 따라, 워드 라인(210) 및 디지트 라인(215), 예를 들어, WL_1 및 DL_3를 활성화시킴으로써, 이들의 교차점의 메모리 셀(205)에 액세스될 수 있다. 2차원 또는 3차원 구성 중 어느 하나에서, 워드 라인(210)과 디지트 라인(215)의 교차점이 메모리 셀(205)의 어드레스로서 지칭될 수 있다.
메모리 셀(205)은 커패시터(230) 및 스위칭 구성요소(235)와 같은 논리 저장 구성요소를 포함할 수 있다. 커패시터(230)는 유전체 커패시터 또는 강유전체 커패시터의 일례일 수 있다. 커패시터(230)의 제1 노드는 스위칭 구성요소(235)와 연결될 수 있고 커패시터(230)의 제2 노드는 전압원(240)과 연결될 수 있다. 일부 경우들에서, 전압원(240)은 셀 플레이터 기준 전압, 이를테면 Vpl일 수 있거나, 접지, 이를테면 Vss일 수 있다. 일부 경우들에서, 전압원(240)은 플레이트 라인 구동기와 연결되는 플레이트 라인의 일례일 수 있다. 스위칭 구성요소(235)는 두 개의 구성요소들 사이의 전자 통신을 선택적으로 설정하거나 설정 해제(예를 들어, 중지)하는 트랜지스터 또는 임의의 다른 유형의 스위치 디바이스의 일례일 수 있다.
메모리 셀(205)을 선택 또는 선택 해제하는 것은 스위칭 구성요소(235)를 활성화 또는 비활성화함으로써 실현될 수 있다. 커패시터(230)는 스위칭 구성요소(235)를 사용하여 디지트 라인(215)과 전자 통신할 수 있다. 예를 들어, 스위칭 구성요소(235)가 비활성화될 때 커패시터는(230) 디지트 라인(215)과 단리될 수 있고, 스위칭 구성요소(235)가 활성화될 때 커패시터(230)는 디지트 라인(215)과 연결될 수 있다. 일부 경우들에서, 스위칭 구성요소(235)는 트랜지스터이거나 이를 포함할 수 있고 이의 동작은 전압을 트랜지스터 게이트에 인가함으로써 제어될 수 있으며, 여기서 트랜지스터 게이트와 트랜지스터 소스 사이의 전압차는 트랜지스터의 임계 전압보다 크거나 적을 수 있다. 일부 경우들에서, 스위칭 구성요소(235)는 p형 트랜지스터 또는 n형 트랜지스터이거나 이를 포함할 수 있다. 워드 라인(210)은 스위칭 구성요소(235)의 게이트와 전자 통신할 수 있고, 워드 라인(210)에 인가되는 전압에 기초하여 스위칭 구성요소(235)를 활성화/비활성화시킬 수 있다.
워드 라인(210)은 메모리 셀(205)에 대한 액세스 동작들을 수행하기 위해 사용될 수 있는 메모리 셀(205)과 전자 통신하는 전도성 라인일 수 있다. 일부 아키텍처들에서, 워드 라인(210)은 메모리 셀(205)의 스위칭 구성요소(235)의 게이트와 전자 통신할 수 있고 메모리 셀(205)의 스위칭 구성요소(235)를 제어하도록 구성될 수 있다. 일부 아키텍처들에서, 워드 라인(210)은 메모리 셀(205)의 커패시터(230)의 노드와 전자 통신할 수 있고, 메모리 셀(205)은 스위칭 구성요소(235)를 포함하지 않을 수 있다.
디지트 라인(215)은 메모리 셀(205)을 감지 구성요소(245)와 접속시키는 전도성 라인일 수 있다. 일부 아키텍처들에서, 메모리 셀(205)은 액세스 동작의 부분들 동안 디지트 라인(215)과 선택적으로 연결될 수 있다. 예를 들어, 메모리 셀(205)의 워드 라인(210) 및 스위칭 구성요소(235)는 메모리 셀(205)의 커패시터(230) 및 디지트 라인(215)를 연결 및/또는 단리시키도록 구성될 수 있다. 일부 아키텍처들에서, 메모리 셀(205)은 디지트 라인(215)과 전자 통신할 수 있다(예를 들어, 일정하게).
감지 구성요소(245)는 메모리 셀(205)의 커패시터(230) 상에 저장된 상태(예를 들어, 전하)를 검출하고, 저장된 상태에 기초하여 메모리 셀(205)의 논리 상태를 결정하도록 구성될 수 있다. 일부 경우들에서, 메모리 셀(205)에 의해 저장되는 전하는 극히 작을 수 있다. 이에 따라, 감지 구성요소(245)는 메모리 셀(205)에 의해 출력되는 신호를 증폭하기 위한 하나 이상의 감지 증폭기를 포함할 수 있다. 감지 증폭기들은 판독 동작 동안 디지트 라인(215)의 전하의 작은 변화를 검출할 수 있고, 검출된 전하에 기초하여 논리 상태 0 또는 논리 상태 1에 대응하는 신호들을 생성할 수 있다. 판독 동작 동안, 메모리 셀(205)의 커패시터(230)는 신호를 이의 대응하는 디지트 라인(215)에 출력(예를 들어, 전하를 방전)할 수 있다. 신호는 디지트 라인(215)의 전압이 변화하게 할 수 있다. 감지 구성요소(245)는 메모리 셀(205)로부터 디지트 라인(215)에 걸쳐 수신되는 신호를 기준 신호(250)(예를 들어, 기준 전압)와 비교하도록 구성될 수 있다. 감지 구성요소(245)는 비교에 기초하여 메모리 셀(205)의 저장된 상태를 결정할 수 있다. 예를 들어, 이진 시그널링에 있어서, 디지트 라인(215)이 기준 전압(250)보다 높은 전압을 갖는다면, 감지 구성요소(245)는 메모리 셀(205)의 저장된 상태가 논리 1이라고 결정할 수 있고, 디지트 라인(215)이 기준 전압(250)보다 낮은 전압을 갖는다면, 감지 구성요소(245)는 메모리 셀(205)의 저장된 상태가 논리 0이라고 결정할 수 있다. 감지 구성요소(245)는 다양한 트랜지스터들 또는 증폭기들을 포함하여 신호들의 차이를 검출 및 증폭시킬 수 있다. 메모리 셀(205)의 검출된 논리 상태는 컬럼 디코더(225)를 통해 출력(255)으로서 출력될 수 있다. 일부 경우들에서, 감지 구성요소(245)는 또 다른 구성요소(예를 들어, 컬럼 디코더(225), 로우 디코더(220))의 부분일 수 있다. 일부 경우들에서, 감지 구성요소(245)는 로우 디코더(220) 또는 컬럼 디코더(225)와 전자 통신할 수 있다.
로컬 메모리 제어기(260)는 다양한 구성요소들(예를 들어, 로우 디코더(220), 컬럼 디코더(225), 및 감지 구성요소(245))을 통해 메모리 셀들(205)의 동작을 제어할 수 있다. 로컬 메모리 제어기(260)는 도 1을 참조하여 설명된 로컬 메모리 제어기(165)의 일례일 수 있다. 일부 경우들에서, 로우 디코더(220), 컬럼 디코더(225), 및 감지 구성요소(245) 중 하나 이상은 메모리 제어기(260)와 함께 위치될 수 있다. 로컬 메모리 제어기(260)는 외부 메모리 제어기(105)(또는 도 1을 참조하여 설명된 디바이스 메모리 제어기(155))로부터 커맨드들 및/또는 데이터를 수신하고, 커맨드들 및/또는 데이터를 메모리 다이(200)에 의해 사용될 수 있는 정보로 변환하고, 메모리 다이(200)에 대해 하나 이상의 동작을 수행하며, 하나 이상의 동작을 수행하는 것에 응답하여 메모리 다이(200)로부터 외부 메모리 제어기(105)(또는 디바이스 메모리 제어기(155))로 데이터를 통신하도록 구성될 수 있다. 로컬 메모리 제어기(260)는 타겟 워드 라인(210) 및 타겟 디지트 라인(215)을 활성화시키기 위한 로우 및 컬럼 어드레스 신호들을 생성할 수 있다. 로컬 메모리 제어기(260)는 또한 메모리 다이(200)의 동작 동안 사용되는 다양한 전압들 또는 전류들을 생성 및 제어할 수 있다. 일반적으로, 여기서 논의되는 인가되는 전압 또는 전류의 진폭, 형상 또는 지속 기간은 조정 또는 변경될 수 있고 메모리 다이(200)를 동작시키는 것에서 논의되는 다양한 동작들에 대해 상이할 수 있다. 일부 경우들에서, 외부 메모리 제어기(260)는 메모리 다이(200)의 하나 이상의 구성요소의 캘리브레이션을 제어할 수 있다. 예를 들어, 로컬 메모리 제어기(260)는 수신기들의 세트의 캘리브레이션을 위해 사용되는 신호들의 송신을 트리거할 수 있다. 일부 경우들에서, 신호들은 데이터 채널이 (예를 들어, 외부 메모리 제어기에 의해) 능동 구동되지 않을 때 시간 기간 동안 송신될 수 있다.
일부 경우들에서, 로컬 메모리 제어기(260)는 메모리 다이(200)의 하나 이상의 메모리 셀(205)에 대해 기입 동작(예를 들어, 프로그래밍 동작)을 수행하도록 구성될 수 있다. 기입 동작 동안, 메모리 다이(200)의 메모리 셀(205)은 요구되는 논리 상태를 저장하도록 프로그래밍될 수 있다. 일부 경우들에서, 단일 기입 동작 동안 복수의 메모리 셀들(205)이 프로그래밍될 수 있다. 로컬 메모리 제어기(260)는 기입 동작을 수행할 타겟 메모리 셀(205)을 식별할 수 있다. 로컬 메모리 제어기(260)는 타겟 메모리 셀(205)(예를 들어, 타겟 메모리 셀(205)의 어드레스)과 전자 통신하는 타겟 워드 라인(210) 및 타겟 디지트 라인(215)을 식별할 수 있다. 로컬 메모리 제어기(260)는 타겟 메모리 셀(205)에 액세스하기 위해, 타겟 워드 라인(210) 및 타겟 디지트 라인(215)을 활성화(예를 들어, 워드 라인(210) 또는 디지트 라인(215)에 전압을 인가)할 수 있다. 로컬 메모리 제어기(260)는 기입 동작 동안 디지트 라인(215)에 특정 신호(예를 들어, 전압)를 인가하여 메모리 셀(205)의 커패시터(230)에 특정 상태(예를 들어, 전하)를 저장할 수 있으며, 특정 상태(예를 들어, 전하)는 요구되는 논리 상태를 나타낼 수 있다.
일부 경우들에서, 로컬 메모리 제어기(260)는 메모리 다이(200)의 하나 이상의 메모리 셀(205)에 대해 판독 동작(예를 들어, 감지 동작)을 수행하도록 구성될 수 있다. 판독 동작 동안에는, 메모리 다이(200)의 메모리 셀(205)에 저장된 논리 상태가 결정될 수 있다. 일부 경우들에서, 단일 판독 동작 동안 복수의 메모리 셀들(205)이 감지될 수 있다. 로컬 메모리 제어기(260)는 판독 동작을 수행할 타겟 메모리 셀(205)을 식별할 수 있다. 로컬 메모리 제어기(260)는 타겟 메모리 셀(205)(예를 들어, 타겟 메모리 셀(205)의 어드레스)과 전자 통신하는 타겟 워드 라인(210) 및 타겟 디지트 라인(215)을 식별할 수 있다. 로컬 메모리 제어기(260)는 타겟 메모리 셀(205)에 액세스하기 위해, 타겟 워드 라인(210) 및 타겟 디지트 라인(215)을 활성화(예를 들어, 워드 라인(210) 또는 디지트 라인(215)에 전압을 인가)할 수 있다. 타겟 메모리 셀(205)은 액세스 라인들을 바이어싱하는 것에 응답하여 신호를 감지 구성요소(245)로 전달할 수 있다. 감지 구성요소(245)는 신호를 증폭시킬 수 있다. 로컬 메모리 제어기(260)는 감지 구성요소(245)를 발화(예를 들어, 감지 구성요소를 래칭)하고 이에 의해 메모리 셀(205)로부터 수신되는 신호를 기준 신호(250)와 비교할 수 있다. 비교에 기초하여, 감지 구성요소(245)는 메모리 셀(205)에 저장된 논리 상태를 결정할 수 있다. 로컬 메모리 제어기(260)는 판독 동작의 부분으로서 메모리 셀(205) 상에 저장된 논리 상태를 외부 메모리 제어기(105)(또는 디바이스 메모리 제어기(155))로 통신할 수 있다.
일부 메모리 아키텍처들에서, 메모리 셀(205)에 액세스하는 것은 메모리 셀(205)에 저장된 논리 상태를 저하 또는 파기할 수 있다. 예를 들어, DRAM 아키텍처들에서 수행되는 판독 동작은 타겟 메모리 셀(205)의 커패시터(230)를 부분적으로 또는 완전히 방전시킨 수 있다. 로컬 메모리 제어기(260)는 메모리 셀(205)을 이의 원래 논리 상태로 복귀시키기 위해 재기입 동작 또는 리프레시 동작을 수행할 수 있다. 로컬 메모리 제어기(260)는 판독 동작 후에 타겟 메모리 셀에 논리 상태를 재기입할 수 있다. 일부 경우들에서, 재기입 동작은 판독 동작의 부분인 것으로 고려될 수 있다. 추가적으로, 워드 라인(210)과 같은 단일 액세스 라인을 활성화하는 것은 이러한 액세스 라인과 전자 통신하는 일부 메모리 셀들(205)에 저장된 상태를 저해시킬 수 있다. 이에 따라, 재기입 동작 또는 리프레시 동작이 액세스되지 않았을 수 있는 하나 이상의 메모리 셀(205)에 대해 수행될 수 있다.
도 3은 여기서 설명되는 바와 같은 오프셋 상쇄를 지원하는 아이 다이어그램(300)의 일례를 도시한다. 아이 다이어그램(300)은 오버레이된 데이터 송신들을 도시할 수 있고 도 1 및 도 2를 참조하여 설명된 시스템(100) 및 메모리 다이(200)의 양태들의 구현을 도시할 수 있다. 일부 예들에서, 아이 다이어그램(300)은 세 개 이상의 레벨들(305)을 포함하는 기법에 따라 변조된 신호(예를 들어, 멀티 레벨 신호)를 나타낼 수 있다.
아이 다이어그램(300)은 고속 송신에서 신호들의 품질을 나타내기 위해 사용될 수 있고 신호의 네 개의 심볼들(예를 들어, '00', '01', '10', 및 '11')을 나타낼 수 있다. 일부 예들에서, 네 개의 심볼들 각각은 상이한 전압 진폭(예를 들어, 전압 레벨들(305-a, 305-b, 305-c, 및 305-d))에 의해 나타내어질 수 있다. 다른 예들에서, 아이 다이어그램(300)은 메모리 디바이스(이를테면 도 1을 참조하여 설명된 바와 같은 메모리 디바이스(110))에서의 데이터를 통신하기 위해 사용될 수 있는 PAM 신호(예를 들어, PAM4 신호)를 나타낼 수 있다. 아이 다이어그램(300)은 신호의 무결성 및 상태의 시각적 표시를 제공하기 위해 사용될 수 있고 데이터 신호의 잡음 마진들을 또한 나타낼 수 있다. 잡음 마진은 예를 들어, 신호가 레벨들(305)의 이상적인 경계들을 초과하는 양을 지칭할 수 있다. 본 예에서, 아이 다이어그램(300)은 네 개의 별개의 전압 레벨들(305)(예를 들어, 제1 전압 레벨(305-a), 제2 전압 레벨(305-b), 제3 전압 레벨(305-c), 및 제4 전압 레벨(305-d)) 또는 예를 들어, PAM4 시그널링을 사용하여 (예를 들어, 전도체에 걸쳐) 통신될 수 있는 심볼들을 도시한다.
아이 다이어그램(300)을 생성하기 위해, 오실로스코프 또는 다른 컴퓨팅 디바이스가 샘플 기간(310)(예를 들어, 단위 간격 또는 비트 기간)에 따라 디지털 신호를 샘플링할 수 있다. 샘플 기간(310)은 측정된 신호의 송신과 연관된 클록에 의해 정의될 수 있다. 일부 예들에서, 오실로스코프 또는 다른 컴퓨팅 디바이스는 샘플 기간(310) 동안 신호의 전압 레벨을 측정하여 트레이스(315)를 형성할 수 있다. 잡음 및 다른 요인들은 신호로부터 측정된 트레이스들(315)이 이상적인 계단 함수들로부터 벗어나게 할 수 있다. 다수의 트레이스들(315)를 오버레이함으로써, 측정된 신호에 대한 다양한 특성들이 결정될 수 있다. 예를 들어, 아이 다이어그램(300)은 지터, 누화, 왜곡, 전자기 간섭(EMI, electromagnetic interference), 신호 손실, 신호 대 잡음비(SNR, signal-to-noise ratio), 다른 특성들, 또는 이들의 조합들과 같은 통신 신호들의 상이한 특성들을 식별하기 위해 사용될 수 있다. 닫힌 아이는 잡음 및/또는 예측 불가능한 신호를 나타낼 수 있다.
아이 다이어그램(300)의 '아이'는 트레이스들(315) 사이의 공간을 지칭할 수 있고 폭, 이를테면 폭(320), 및 개구, 이를테면 개구(330)를 포함할 수 있다. 신호들이 다수의 전압 레벨들(305-a 내지 305-d) 중 하나를 향해 수렴함에 따라, 트레이스들(315)이 없는 레벨들(305-a 내지 305-d) 사이의 영역들이 아이 다이어그램(300)의 아이들로서 지칭될 수 있다. 아이 다이어그램(300)에서의 각 아이는 측정된 신호의 특성들에 기초하여 고유한 폭(320)을 가질 수 있다. 측정된 신호의 폭(320)을 변경하기 위해 다양한 인코딩 및 디코딩 기술들이 사용될 수 있다.
신호를 디코딩할 때 상이한 전압 레벨들(305)을 구별하기 위해, 각각의 기준 전압들(340)은 트레이스들(315)에 의해 나타내어지는 상이한 레벨들(305) 사이에 위치될 수 있다. 예를 들어, 낮은 레벨 기준 전압(340-a)은 제1 전압 레벨(305-a)과 제2 전압 레벨(305-b) 사이에 위치될 수 있고; 중간 레벨 기준 전압(340-b)은 제2 전압 레벨(305-b)과 제3 전압 레벨(305-c) 사이에 위치될 수 있으며; 높은 레벨 기준 전압(340-c)은 제3 전압 레벨(305-c)과 제4 전압 레벨(305-d) 사이에 위치될 수 있다. 디코딩할 때, 트레이스들(315)에 의해 나타내어지는 신호들은 샘플 기간(310)의 중간 부근에서 발생할 수 있는 샘플링 시간에서의 기준 전압들(340) 과 비교될 수 있다. 각 기준 전압(340)과 연관된 아이가 작을수록, 에러들이 검출로 도입될 가능성이 커진다. 이에 따라, 수신기는 특정 신호가 기준 전압(340)보다 높은지 또는 낮은지를 구별하기 위해 이상적으로 (기준 전압(340)에 대한) 최소 전압차를 사용할 수 있다. 그러나 실제로, 데이터 아이는 예를 들어, 교차 연결(cross coupling), 잡음, 불안정한 전압 등으로 인해 더 작을 수 있다. 이에 따라 샘플링 시간이 발생할 때 제1 전압 레벨(305-a)을 전달하도록 의도된 신호가 낮은 레벨 기준 전압(340-a) 위에 정착하거나 또는 의도치 않게 낮은 레벨 기준 전압(340-a)과 교차하는 경우 에러(예를 들어, 부정확한 값)가 검출될 수 있다. 결과적으로, 수신기는 실제로 제1 전압 레벨(305-a)이 시그널링되었을 때, 제2 전압 레벨(305-b)이 시그널링된 것으로 결정할 수 있다.
고속 데이터 송신들(예를 들어, 임계치를 충족시키는 데이터 전송 레이트를 갖는 송신들)에 대해, 신호가 각각의 기준 전압(340) 미만인지 초과인지를 수신기가 구별하기 점점 어려워질 수 있다. 나아가, 일부 수신기들은 수신된 신호들을 감지할 때 가변 오프셋(350)을 받을 수 있다. 오프셋(350)은 (예를 들어, 랜덤 도펀트 배치로부터 로컬 전압 변화를 초래할 수 있는 제조 프로세스로 인해) 수신기 자체의 특정 내재된 특성들에 의해 야기될 수 있다. 예를 들어, 수신기의 회로부는 수신된 신호를 기준 전압(340)과 비교하는 상보형 금속 산화물 반도체(CMOS, complimentary metal-oxide-semiconductor) 트랜지스터를 포함할 수 있다(예를 들어, 차동 증폭기와 유사). CMOS 트랜지스터들은 동일하게 제조될 수 있지만, 각각의 CMOS 트랜지스터들의 내재된 특성들 및 거동은 달라질 수 있다(몬테 카를로 변화서로 지칭될 수 있는 효과). 이에 따라, 수신기는 수신된 신호들의 감지된 전압 레벨의 변화를 경험할 수 있으며, 이는 CMOS 트랜지스터의 영역에 기초할 수 있다. 이러한 변화는 신호가 기준 전압(340)보다 높은지 또는 낮은지를 정확하게 결정할 수 있는 수신기의 능력에 영향을 미치는 기준 전압(340)으로부터의 오프셋(350)을 초래할 수 있다. 작은 데이터 아이들에 더하여, 전압 변화를 초래하는 이러한 수신기 특성들은 고속 송신 상황들에서 에러 없이 데이터를 효과적으로 수신하기 어렵게 할 수 있다.
그러나, 여기서 개시되는 바와 같이, 채널의 상태는 수신기 회로부에 의해 생성되는 내재된 변화에 의해 야기되는 오프셋(350)을 보상하기 위해 캘리브레이션 절차를 수행하도록 인에이블될 수 있다. 예를 들어, 이 상태는 수신 디바이스와 같은 디바이스에 채널 상에서 캘리브레이션 신호들을 구동할 기회를 제공하는 시간 기간 동안 채널(예를 들어, 통상적으로 능동 종단되는 채널) 상에서 인에이블될 수 있다. 이러한 캘리브레이션 신호들은 디바이스가 기준 전압(340)과 연관된 오프셋(350)을 검출하고 (예를 들어, 연관된 기준 전압(340)을 변경하거나, 또는 수신기 회로부의 일부 다른 특성을 변경함으로써) 오프셋(350)을 보상(예를 들어, 상쇄)할 수 있게 할 수 있다. 결과적으로, 오프셋(350)은 수신된 신호들의 값을 검출하는 분해능 및 신뢰성을 개선하도록 보상될 수 있다. 오프셋(350)이 시간 또는 온도 종속적이지 않은 경우들에서, 오프셋 상쇄는 수신된 데이터의 정확한 식별을 보장하기 위해 액세스 동작(예를 들어, 판독 동작 또는 기입 동작) 전에 한 번 수행될 수 있다.
도 4a 및 도 4b는 각각, 여시서 설명되는 바와 같은 오프셋 상쇄를 지원하는 채널의 시스템(401) 및 상태 전환들(402)의 예 또는 예들을 도시한다. 시스템(401)은 제어기(405) 및 메모리 디바이스(410)를 포함할 수 있으며, 이들 각각은 설명된 기술들의 양태들을 구현할 수 있다. 여기서의 개시는 제어기, 또는 메모리 디바이스, 또는 양자를 포함하는 예들로 제한되지 않는다. 여기서 설명되는 동작들 및 양태들은 이러한 구성요소들의 사용으로 제한되지 않고, 다른 대안들이 고려된다.
제어기(405)는 도 1을 참조하여 여기서 설명된 바와 같은 제어기(105)(예를 들어, CPU, GPU, GPGPU 등)의 일례일 수 있다. 추가적으로 또는 대안적으로, 메모리 디바이스(410)는 도 1 내지 도 3을 참조하여 설명된 바와 같은 메모리 디바이스(110)(예를 들어, 그래픽스 더블 데이터 레이트(GDDR, graphics double data rate) 메모리 디바이스)의 일례일 수 있다.
메모리 디바이스(410)는 하나 이상의 채널(415)을 통해 제어기(405)와 통신할 수 있다. 이러한 채널들(415)(예를 들어, 전도성 라인들)은 메모리 디바이스(410)의 핀을 다른 디바이스의 핀과 연결할 수 있다. 예를 들어, 채널(415)은 메모리 디바이스(410)의 데이터(DQ) 핀을 제어기(405)의 대응하는 핀과 연결할 수 있고, 메모리 디바이스(410)와 제어기(405) 사이에서 데이터가 통신될 수 있다. 제어기(405)는 메모리 디바이스(410)와 액세스 동작들을 수행할 수 있으며, 이때 데이터는 기입 동작 동안 메모리 디바이스(410)로 송신되고, 이에 따라 메모리 디바이스(410)는 하나 이상의 수신기(420)를 사용하여 데이터를 수신할 수 있다.
수신기(420)와 같은 수신기들은 채널(415) 상에서 송신되는 시그널링의 유형에 영향을 받을 수 있다. 예를 들어, 멀티 레벨 시그널링을 위한 데이터 아이는 최저와 최고 진폭 사이(예를 들어, 도 3을 참조하여 설명된 바와 같은, 제1 전압 레벨(305-a)과 제4 전압 레벨(305-d) 사이)의 중간 진폭들로 인해 상대적으로 작아질 수 있다. 결과적으로, 수신기(420)가 멀티 레벨 신호들(예를 들어, '01'과 '00')을 구별하기 위해 사용하는 전압 분해능은 두 개의 레벨들을 갖는 신호들에 대한 분해능보다 더 커야 할 수 있다. 나아가, 수신기(420)의 특성들은 수신기(420)에서 경험되는 로컬 전압의 랜덤 변화을 야기할 수 있어(예를 들어, 입력 트랜지스터들의 몬테 카를로 변화에 의해 야기됨), 신호의 값을 정확하게 검출할 수 있는 수신기(420)의 능력에 영향을 미치는 입력 오프셋을 초래한다.
시스템(401)은 채널(415) 상에서 송신되는 신호들로부터의 간섭을 감소시키기 위해 종단 라인들을 구현할 수 있다. 이러한 예들에서, 채널(415)은 채널(415)에 대응하는 전도성 라인의 특성 임피던스와 정합하는 구성요소들을 포함할 수 있으며, 이는 신호들이 송신 디바이스를 향해 다시 반사되고 간섭을 야기하지 못하게 할 수 있다. 채널(415)은 종단의 전압 레벨로 유지될 수 있고, 예를 들어, 로우 레벨('0') 또는 하이 레벨('1')로 능동 구동될 수 있다.
그러나, 메모리 디바이스(410)가 상술된 입력 오프셋을 보상하도록 수신기(420)를 캘리브레이션하기 위한 절차들을 수행할 경우 채널(415)의 비종단(예를 들어, 3 상태) 조건이 요구될 수 있다. 구체적으로, 다른 시스템들에서, 메모리 디바이스(410)는 단지 액세스 동작들을 위해 제어기(405)로부터 수신되는 명령어들에만 반응할 수 있기 때문에 메모리 디바이스(410)는 채널(415)을 제어할 수 없다. 액세스 동작을 수행하지 않을 때, 제어기(405)는 채널(415)을 능동 종단 상태로 구동할 수 있고, 채널(415)은 언제든 메모리 디바이스(410)에 이용 가능하지 않을 수 있다. 예를 들어, 오프셋 캘리브레이션 절차는, 메모리 디바이스(410)에 의해, 수신기 기준 전압과 연관된 전압(예를 들어, 도 3을 참조하여 설명된 바와 같은 기준 전압들(340) 중 하나에 대응하는 전압)을 구동하여 임의의 수신기 오프셋을 식별하는 것을 포함할 수 있다. 그러나, 다른 종단된 시스템들에서, 오프셋 캘리브레이션은 메모리 디바이스(410)가 채널(415)을 제어하고 이러한 신호들을 구동할 기회를 갖지 못한다면 가능하지 않을 수 있다.
이러한 동작들을 가능하게 하기 위해, 채널(415)이 능동 종단되지 않는 시간 기간이 통신 프로토콜에 삽입될 수 있다. 여기서 설명되는 바와 같이, 메모리 디바이스(410)에 의해 수행될 동작들을 가능하게 하기 위한 채널(415)의 추가 상태가 도입될 수 있다. 이러한 상태에서, 제어기(405)는 메모리 디바이스(410)가 채널(415)의 완전한 제어를 이룰 수 있도록 이의 송신기를 3 상태화(예를 들어, 채널(415)의 능동 종단 초래하는 신호들을 구동하는 것을 억제)할 수 있다. 채널(415)이 이러한 상태에 있는 동안, 메모리 디바이스(410)는 채널(415)의 독립적인 제어가 요구될 때 이의 요구되는 동작들을 수행할 수 있다. 일례로서, 수신기(420)에 대한 오프셋 캘리브레이션이 수행될 수 있다. 이러한 경우들에서, 메모리 디바이스(410)의 프로세서(425)는 종단이 더 이상 활성이 아닌 상태에 채널이 진입했음을 식별할 수 있고, 수신기(420)의 기준 전압 범위 내의 전압들이 구동기(430)에 의해 채널(415) 상으로 구동될 수 있다. 메모리 디바이스(410)에 의해 채널(415) 상에서 구동되는 전압들은 제어기 측 상의 종단에 의해 변경되지 않을 수 있어, 프로세서(425)가 전압들의 세트를 통해 스위핑하여 수신기(420)로부터의 임의의 입력 오프셋을 식별할 수 있게 한다.
도 4b의 상태 전환들(402)에 도시된 바와 같이, 채널(415)은 능동 종단, 비종단(예를 들어, 3 상태), 및 데이터 통신들을 인에이블하는 것에 각각 대응하는 상이한 상태들 사이에서 전환할 수 있다. 예를 들어, 채널(415)은 처음에 종단이 활성인 제1 상태에 있을 수 있고, 시간 T0에서, 채널은 3 상태에 대응하는 제2 상태로 전환할 수 있다. 3 상태인 동안, 메모리 디바이스(410)는 채널(415)을 사용하여 동작들을 수행할 수 있으며, 이는 채널(415) 상에서 신호들을 송신하는 것을 포함할 수 있다. 일정 시간 기간 후에, 채널(415)은 시간 T1에서, 액세스 동작을 수행하기 위해 제2 상태에서 벗어나 전환할 수 있으며, 이때 데이터는 채널(415) 상에서 제어기(405)와 메모리 디바이스(410) 사이에서 통신될 수 있다. 시간(T3)에서의 액세스 동작의 종료 후에, 채널(415)은 다시 종단 활성인 제1 상태로 전환할 수 있다. 상태 전환들(402)은 채널(415)이 취할 수 있는 상이한 상태들의 단지 예시적인 일례일 뿐이고, 추가의 또는 상이한 상태들이 사용될 수 있다는 점이 유의된다. 예를 들어, 시간(T1)에서, 채널(415)은 제2 상태로부터 다시 제1 상태(종단 활성) 전환할 수 있다. 추가적으로, 상태 전환들(402)이 높은 레벨에서의 능동 종단을 도시하지만, 채널(415)은 또한 여기서 설명된 바와 같이, 낮은 레벨에서 능동 종단될 수도 있다는 것이 이해된다.
채널(415)은 다양한 수단들에 의해 비종단된 상태에 진입할 수 있다. 예를 들어, 커맨드가 제1 상태(예를 들어, 종단이 활성)로부터 제2 상태(예를 들어, 종단이 비활성)로의 전환을 트리거할 수 있다. 이러한 경우들에서, (제어기(405)와 같은) 디바이스는 채널(415)을 제2 상태로 전환하기로 결정할 수 있고, 전환을 나타낼 수 있는 신호를 메모리 디바이스(410)로 송신할 수 있다. 프로세서(425)는 채널(415)의 상태가 전환할 것임을 식별할 수 있고(그리고 채널(415)이 3 상태가 될 시간 기간을 또한 식별할 수 있고), 구동기(430)가 제2 상태에 있는 동안 채널(415) 상에서 신호들을 구동하게 할 수 있다. 즉, 제2 상태가 메모리 디바이스(410)에 의해 식별되면, 메모리 디바이스(410)는 하나 이상의 수신기(420)에 내재될 수 있는 오프셋을 상쇄하기 위한 오프셋 캘리브레이션과 같은 캘리브레이션 절차들을 수행하기 위해 채널(415) 상에서 특정 전압 레벨들을 구동할 수 있는 능력을 가질 수 있다. 일부 경우들에서, 채널(415)은 일정 기간 후에 제2 상태에서 벗어나 전환(예를 들어, 자동으로 전환)할 수 있거나, 또는 채널(415)이 제2 상태로부터 전환하고 있음을 나타내는 신호가 전송될 수 있다. 채널(415)의 상태 전환들을 표시하는 시그널링은 채널(415) 자체 상에서 또는 상이한 채널을 사용하여 메모리 디바이스(410)로 송신될 수 있다.
일부 경우들에서, 커맨드는 고속 액세스 동작과 같은 액세스 동작 전에 발행될 수 있다. 즉, 시스템(401)은 처음에 저속 모드(예를 들어, 하나 이상의 액세스 동작이 임계치 미만의 데이터 전송 레이트를 갖는)와 같은 제1 모드로 시작할 수 있고, 이러한 모드에서 오프셋 캘리브레이션은 요구되지 않을 수 있다. 예를 들어, 정상 동작 하에서, 제어기(405)는 제한된 동작들을 수행하도록 구성될 수 있다. 그러나, (예를 들어, 3D 게임, 복합 그래픽 시각화 또는 조작을 위한) 고속 모드와 같은 제2 모드에 진입할 때, 시스템(401) 및 메모리 디바이스(410)는 상이한 모드로 진입할 수 있다. 이러한 경우들에서, 채널(415)을 3 상태로 전환시키기 위한 커맨드가 고속 모드로 진입하기 전에 발행될 수 있다. 이에 따라, 메모리 디바이스(410)의 수신기(들)(420)는 뒤따르는 액세스 동작들 동안 효율적인 데이터 통신을 가능하게 하도록 충분히 캘리브레이션될 수 있다.
추가적으로 또는 대안적으로, 제2 상태는 특정 시간에 자동으로 진입될 수 있다. 예를 들어, 채널(415)의 3 상태는 (예를 들어, 메모리 디바이스가 리셋 상태를 종료한 후에) 시동 시퀀스 동안 또는 시동 시퀀스 후의 정의된 시간에 진입될 수 있다. 정의된 수량의 클록 사이클(예를 들어, 시간 T0에 대응하는) 후에, 채널(415)은 제2 상태에 자동으로 진입할 수 있다. 예시적인 일례로서, 클록 사이클들이 리셋 상태로부터의 종료 후에 카운트될 수 있고, 리셋 종료 후 2000 클록 사이클들로부터 리셋 종료 후 3000 클록 사이클들까지 카운트될 수 있으며, 메모리 디바이스(410)는 채널(415)을 제어할 수 있다. 클록 사이클들의 상이한 값들이 가능할 수 있고, 주어진 것들은 단지 설명의 편의를 위한 것이다. 프로세서(425)는 클록 사이클들의 양을 인식할 수 있고, 구동기(430)가 (예를 들어, 시간 T0 후에) 채널(415) 상에서 오프셋 캘리브레이션을 수행하게 할 수 있다.
일부 경우들에서, 제2 상태는 자동으로(예를 들어, 결정된 수량의 클록 사이클 후에) 종료될 수 있다. 다른 예들에서, 제어기(405)는 제2 상태로부터의 채널(415)의 전환을 나타내는 신호 또는 커맨드를 송신할 수 있다. 채널(415)의 3 상태에 자동으로 진입(및/또는 종료)함으로써, 시스템(401) 내에서 커맨드 엔트리 및 연관된 오버헤드가 회피될 수 있다. 추가적으로, 채널(415)의 3 상태는 액세스 동작을 수행하기 전에 자동으로 진입될 수 있고, 채널(415)이 제2 상태에 있는 동안 수행되는 오프셋 캘리브레이션은 메모리 디바이스(410)가 시동되는 한 효율적인 데이터 통신을 가능하게 할 수 있다(예를 들어, 오프셋이 시간 및/또는 온도에 의존하지 않을 때와 같이, 다수의 오프셋 캘리브레이션들이 요구되지 않을 수 있다).
도 5는 여기서 설명되는 바와 같은 오프셋 상쇄를 지원하는 시스템에서의 프로세스 흐름(500)의 일례를 도시한다. 일부 예들에서, 프로세스 흐름(500)의 양태들은 제어기(505) 및 메모리 디바이스(510)에 의해 구현될 수 있으며, 이것들은 도 1 내지 도 3, 도 4a 및 도 4b를 참조하여 설명된 대응하는 디바이스들의 예들일 수 있다. 여기서의 개시는 제어기, 또는 메모리 디바이스, 또는 양자를 포함하는 예들로 제한되지 않는다. 여기서 설명되는 동작들 및 양태들은 이러한 구성요소들의 사용으로 제한되지 않고, 다른 대안들이 고려된다.
예를 들어, 제어기(505)는 도 1을 참조하여 설명된 외부 메모리 제어기(105)(예를 들어, GPU)의 일례일 수 있다. 추가적으로, 메모리 디바이스(510)는 도 1을 참조하여 설명된 메모리 디바이스(110)의 일례일 수 있다. 프로세스 흐름(500)은 능동 종단 상태를 인터럽트시킴으로써, 메모리 디바이스(510)가 오프셋 캘리브레이션을 수행할 수 있게 하기 위한 채널의 상이한 상태의 사용을 도시할 수 있다. 이러한 기법들은 메모리 디바이스(510)의 수신기들의 신뢰성을 개선하고 통신 효율을 개선할 수 있다(예를 들어, 이 경우 수신된 신호를 식별할 때 더 적은 에러들이 발생할 수 있다).
515에서, 제어기(505)는 데이터를 통신하기 위한 채널을 채널의 능동 종단을 야기하는 제1 상태로 구동시킬 수 있다. 예를 들어, 채널은 로우 레벨('0') 또는 하이 레벨('1')에서 구동되어 능동 종단을 이룰 수 있다. 520에서, 메모리 디바이스(510)는 채널이 제1 상태에 있고 능동 종단됨을 식별할 수 있다.
525에서, 제어기(505)는 능동 종단을 인터럽트시키는 제2 상태를 인에이블할 수 있으며, 이는 메모리 디바이스(510)가 채널에 대해 오프셋 캘리브레이션을 수행할 수 있게 할 수 있다. 이러한 경우들에서, 제어기(505)는 채널을 구동시키는 것을 억제할 수 있다. 일부 경우들에서, 제어기(505)는 이의 송신기들이 3 상태(tri-state)로 진입하게 할 수 있으며, 이는 채널에 대한 제어기(505)의 영향을 제거할 수 있다. 일부 경우들에서, 제어기(505)는 메모리 디바이스(510)가 리셋 상태를 종료한 후에 제1 시간 기간, 제2 시간 기간, 또는 양자를 식별할 수 있고, 제1 시간과 제2 기간 사이에서 채널을 구동하는 것을 억제함으로써 제2 상태를 인에이블할 수 있다. 또는 다른 방법으로 제어기는 제1 또는 제2 시간 기간들 중 어느 하나 또는 양자 동안 채널을 관리하거나 구동할 수 있다. 제1 및 제2 시간 기간들은 결정되거나 사전 구성될 수 있고, 채널은 이러한 결정된 시간 기간들에 기초하여 제2 상태로 전환(예를 들어, 자동으로 전환)할 수 있다. 다른 예들에서, 제어기(505)는 채널을 통해 액세스 동작을 실행하기 위한 커맨드를 식별할 수 있다. 이어서 제어기(505)는 액세스 동작이 시작되기 전에, 채널이 제2 상태로 전환하고 있음을 나타내기 위한 신호를 송신할 수 있다.
530에서, 메모리 디바이스(510)는 채널이 제1 상태로부터 제2 상태로 전환되었음을 결정할 수 있고 이에 따라 능동 종단이 인터럽트되었음을 식별할 수 있다. 이에 따라 535에서, 메모리 디바이스(510) 연결된 수신기에 대해 그리고 채널이 제2 상태에 있는 동안, 채널 상에서 수신되는 신호들을 식별하기 위한 기준 전압과 연관된 오프셋을 캘리브레이션할 수 있다. 이러한 경우들에서, 오프셋 캘리브레이션은 채널 상에서의 다양한 캘리브레이션 신호들의 송신을 포함할 수 있다.
예시적인 일례로서, 제어기(505)가 이의 구동기들을 턴오프하여 채널을 3 상태로 진입시키면, 메모리 디바이스는 이것이 채널을 제어한다고 결정할 수 있다. 비종단 채널 상에서 오프셋 캘리브레이션을 수행함에 있어서, 메모리 디바이스(510)는 제어기 측 상의 종단에 의해 변경되지 않을 채널 상의 전압들을 구동할 수 있다. 예를 들어, 메모리 디바이스(510)는 기준 전압 레벨들을 결정할 수 있고, 이어서 메모리 디바이스(510)의 구동기는 채널 상에서 결정된 기준 전압 레벨들을 구동할 수 있다. 메모리 디바이스(510)는 (예를 들어, 종단이 인터럽트되었기 때문에) 다양한 변경되지 않은 전압들을 통해 스위핑할 수 있고, 메모리 디바이스(510)의 수신기는 이러한 전압들을 검출할 수 있다. 이에 따라, 메모리 디바이스(510)는 0에서 1로 전환되는 전압 레벨을 식별할 수 있다. 즉, 메모리 디바이스(510)는 수신기가 한 레벨에서 다른 레벨로 전환하는 곳을 식별할 수 있다. 이러한 레벨들은 이상적으로 결정된 기준 전압 레벨에 있을 수 있지만, 수신기의 특성들에 기초하여 약간의 오프셋이 있을 수 있다.
수신기에 대한 오프셋이 식별되는 경우들에서, 수신기는 오프셋에 기초하여 변경될 수 있다. 예를 들어, 메모리 디바이스는 신호들이 수신되는 레벨(예를 들어, 0으로부터 1로의 전환이 식별될 수 있는), 또는 수신기의 일부 다른 특성들을 변경할 수 있다. 예를 들어, 수신기는 차동 증폭기와 유사하게 수행할 수 있으며, 여기서 기준 전압과 채널 상의 입력이 비교된다. 추가의 트랜지스터들을 턴온함으로써, 임의의 식별된 오프셋에 대항할 수 있는 프로그래밍 가능한 불균형이 생성될 수 있다.
545에서, 오프셋 캘리브레이션의 완료 후에, 제어기(505)는 채널을 제2 상태에서 벗어나 전환시킬 수 있다. 일부 경우들에서, 제2 상태에서 벗어난 전환은 자동일 수 있다. 추가적으로 또는 대안적으로, 전환은 제어기(505)로부터의 커맨드에 기초할 수 있다. 일부 경우들에서, 채널은 다시 채널의 능동 종단과 연관된 제1 상태로 전환될 수 있다. 550에서, 제어기(505) 및 메모리 디바이스(510)는 채널을 제2 상태에서 벗어나 전환시키는 것에 기초하여, 채널을 통해 액세스 동작을 수행할 수 있다.
도 6은 여기서 개시된 양태들에 따라 누화를 감소시키기 위한 송신 실패 피드백 기법들을 지원하는 방법(600)을 도시하는 흐름도를 도시한다. 방법(600)의 동작들은 도 1 내지 도 5를 참조하여 설명된 바와 같은, 메모리 디바이스 또는 이의 구성요소들에 의해 구현될 수 있다. 예를 들어, 방법(600)의 동작들은 도 4를 참조하여 설명된 바와 같은 메모리 디바이스(410) 또는 도 5를 참조하여 설명된 바와 같은 메모리 디바이스(510) 에 의해 수행될 수 있다. 일부 예들에서, 메모리 디바이스는 메모리 디바이스의 기능적 요소들을 여기서 설명된 기능들을 수행하도록 제어하기 위한 명령어 또는 코드 집합을 실행할 수 있다.
605에서, 메모리 디바이스는 제어기와 데이터를 통신하기 위한 채널의 제1 상태를 식별할 수 있다. 제1 상태는 채널의 능동 종단에 대응할 수 있다. 즉, 채널은 송신된 신호들이 전도성 라인의 수신단에서 반사하지 못하도록 능동 종단될 수 있다. 605의 동작들은 도 1 내지 도 5를 참조하여 설명된 방법들에 따라 수행될 수 있다.
610에서, 메모리 디바이스는 채널이 제1 상태로부터 능동 종단을 인터럽트시키는 것에 대응하는 제2 상태로 전환했음을 결정할 수 있다. 예를 들어, 제2 상태는 (예를 들어, 3 상태 논리에 따른) 채널의 3 상태일 수 있다. 채널이 제어기에 의해 더 이상 능동 구동되지 않는 경우들에서, 채널이 3 상태로 이루어지는 동안 메모리 디바이스는 신호들을 송신할 수 있다. 일부 경우들에서, 채널의 제1 상태로부터 제2 상태로의 전환은 (예를 들어, 재시작 상태를 종료한 후에) 결정된 시간 기간에 기초할 수 있다. 610의 동작들은 도 1 내지 도 5를 참조하여 설명된 방법들에 따라 수행될 수 있다.
615에서, 메모리 디바이스는 채널과 연결된 수신기에 대해 그리고 채널이 제2 상태에 있는 동안, 채널 상에서 수신되는 신호들을 식별하기 위한 기준 전압과 연관된 오프셋을 캘리브레이션할 수 있다. 일부 경우들에서, 채널이 제2 상태에 있는 지속 기간은 적어도 오프셋 캘리브레이션의 지속 기간과 동일할 수 있다. 615의 동작들은 도 1 내지 도 5를 참조하여 설명된 방법들에 따라 수행될 수 있다.
일부 예들에서, 여기서 설명된 바와 같은 장치는 방법(600)과 같은, 방법 또는 방법들을 수행할 수 있다. 장치는 제어기와 데이터를 통신하기 위한 채널의 제1 상태를 식별하고 - 제1 상태는 상기 채널의 능동 종단에 대응함 -, 채널이 제1 상태로부터 능동 종단을 인터럽트시키는 것에 대응하는 제2 상태로 전환했음을 결정하며, 채널과 연결된 수신기에 대해 그리고 채널이 제2 상태에 있는 동안, 채널 상에서 수신되는 신호들을 식별하기 위한 기준 전압과 연관된 오프셋을 캘리브레이션하기 위한 특징부들, 수단들, 또는 명령어들(예를 들어, 프로세서에 의해 실행 가능한 명령어들을 저장하는 비일시적인 컴퓨터 판독 가능한 매체)을 포함할 수 있다.
여기서 설명되는 방법(600), 장치들, 및 비일시적인 컴퓨터 판독 가능한 매체의 일부 예들은 리셋 상태를 종료한 후의 제1 시간 기간 동안 채널이 제1 상태로부터 제2 상태로 전환했음을 결정하고, 채널이 제1 상태로부터 제2 상태로 전환했음을 결정하는 것에 기초하여, 채널이 제1 상태로부터 제2 상태로 전환한 후에 제2 시간 기간 동안 오프셋을 캘리브레이션하고, 제2 시간 기간이 경과했을 수 있는 후에, 채널이 제2 상태에서 벗어나 전환했음을 결정하며, 채널이 제2 상태로부터 전환했음을 결정하는 것에 기초하여 액세스 동작을 수행하기 위한 동작들, 특징부들, 수단들, 또는 명령어들을 또한 포함할 수 있다.
여기서 설명되는 방법(600), 장치들, 및 비일시적인 컴퓨터 판독 가능한 매체의 일부 예들에서, 제1 시간 기간은 제1 수량의 클록 사이클을 포함하고, 제2 시간 기간은 제2 수량의 클록 사이클을 포함한다. 여기서 설명된 방법(600), 장치들, 및 비일시적인 컴퓨터 판독 가능한 매체의 일부 예들은 채널이 제1 상태로부터 제2 상태로 전환했음을 나타내는 신호를 수신하며, 이때 캘리브레이션은 신호에 기초하여 수행될 수 있기 위한 동작들, 특징부들, 수단들, 또는 명령어들을 또한 포함할 수 있다.
여기서 설명되는 방법(600), 장치들, 및 비일시적인 컴퓨터 판독 가능한 매체의 일부 예들은 제1 수량의 클록 사이클이 경과했을 수 있는 후에, 채널이 상기 제2 상태에서 벗어나 전환했음을 결정하고 채널이 제2 상태로부터 전환했음을 결정하는 것에 적어도 부분적으로 기초하여 채널을 통해 제어기와 액세스 동작을 수행하기 위한 동작들, 특징부들, 수단들, 또는 명령어들을 또한 포함할 수 있다.
여기서 설명되는 방법(600), 장치들, 및 비일시적인 컴퓨터 판독 가능한 매체의 일부 예들은 제어기로부터, 채널이 제2 상태에서 벗어나 전환했음을 나타내는 제2 신호를 수신하기 위한 동작들, 특징부들, 수단들, 또는 명령어들을 또한 포함할 수 있다. 여기서 설명되는 방법(600), 장치들, 및 비일시적인 컴퓨터 판독 가능한 매체의 일부 예들에서, 신호는 채널과 상이할 수 있는 제2 채널을 통해 수신될 수 있다.
여기서 설명되는 방법(600), 장치들, 및 비일시적인 컴퓨터 판독 가능한 매체의 일부 예들에서, 채널은 임계치를 충족시키는 데이터 전송 레이트를 갖는 액세스 동작 전에 제1 상태로부터 제2 상태로 전환한다. 여기서 설명되는 방법(600), 장치들, 및 비일시적인 컴퓨터 판독 가능한 매체의 일부 예들에서, 제2 상태는 버스가 임계치를 충족시키는 임피던스를 갖는 것에 대응한다.
도 7은 여기서 개시된 양태들에 따라 오프셋 상쇄를 지원하는 방법(700)을 도시하는 흐름도를 도시한다. 방법(700)의 동작들은 도 1 내지 도 5를 참조하여 설명된 바와 같은 제어기 또는 이의 구성요소들에 의해 구현될 수 있다. 예를 들어, 방법(700)의 동작들은 도 4를 참조하여 설명된 바와 같은 제어기(405) 또는 도 5를 참조하여 설명된 바와 같은 제어기(505) 에 의해 수행될 수 있다. 일부 예들에서, 제어기는 디바이스(예를 들어, 메모리 디바이스(110)를 포함할 수 있는, 메모리 디바이스(410))의 기능적 요소들을 여기서 설명된 기능들을 수행하도록 제어하기 위한 코드 집합을 실행할 수 있다.
705에서, 제어기(505)는 데이터를 통신하기 위한 채널을 채널의 능동 종단에 대응하는 제1 상태로 구동시킬 수 있다. 예를 들어, 채널은 종단 저항기들의 세트에 의해 사용되는 전압이 일정한 값(예를 들어, 로우(0) 또는 하이(1) 중 어느 하나)으로 유지되도록 능동 구동될 수 있다. 705의 동작들은 도 1 내지 도 5를 참조하여 설명된 방법들에 따라 수행될 수 있다.
710에서, 제어기는 채널을 구동하는 것을 억제함으로써 능동 종단을 인터럽트시키는 제2 상태를 인에이블할 수 있으며, 제2 상태는 채널에 대한 오프셋 캘리브레이션에 대응할 수 있다. 예를 들어, 제2 상태는 채널이 더 이상 제어기에 의해 능동 구동되지 않도록 (예를 들어, 3 상태 논리에 따른) 채널의 3 상태일 수 있다. 이에 따라 메모리 디바이스는 더 이상 제어기에 의해 구동되지 않는 채널 상에서 예를 들어, 캘리브레이션 신호들을 송신하기 위해, 채널이 3 상태일 때 채널의 제어를 취할 수 있다. 710의 동작들은 도 1 내지 도 5를 참조하여 설명된 방법들에 따라 수행될 수 있다.
715에서, 제어기는 오프셋 캘리브레이션 이후, 채널을 제2 상태에서 벗어나 전환시킬 수 있다. 이러한 경우들에서, 수행될 오프셋 캘리브레이션에 대한 정의된 지속 기간이 발생할 수 있고, 제어기는 정의된 지속 기간 후에 채널을 3 상태에서 벗어나 전환시킬 수 있다. 일부 경우들에서, 채널은 오프셋 캘리브레이션 후에 제1 상태(예를 들어, 능동 종단 상태)로 복귀할 수 있다. 715의 동작들은 도 1 내지 도 5를 참조하여 설명된 방법들에 따라 수행될 수 있다.
720에서, 제어기는 채널을 제2 상태에서 벗어나 전환하시키는 것에 기초하여, 채널을 통해 메모리 디바이스와 액세스 동작을 수행할 수 있다. 예를 들어, 기입 데이터는 제어기로부터 채널을 통해 메모리 디바이스로 송신될 수 있다. 이러한 경우들에서, 메모리 디바이스는 채널이 3 상태로 있었던 동안 수행된 오프셋 캘리브레이션에 기초하여 캘리브레이션되었던 기준 전압을 사용하여 이의 수신기(들)를 동작시킬 수 있다. 720의 동작들은 도 1 내지 도 5를 참조하여 설명된 방법들에 따라 수행될 수 있다.
일부 예들에서, 여기서 설명된 바와 같은 장치는 방법(700)과 같은, 방법 또는 방법들을 수행할 수 있다. 장치는 데이터를 통신하기 위한 채널을 채널의 능동 종단에 대응하는 제1 상태로 구동시키고, 채널을 구동하는 것을 억제함으로써 능동 종단을 인터럽트시키는 제2 상태를 인에이블하고 - 제2 상태는 채널에 대한 오프셋 캘리브레이션에 대응함 -, 오프셋 캘리브레이션 후에, 채널을 제2 상태에서 벗어나 전환시키며, 채널을 제2 상태에서 벗어나 전환시키는 것에 기초하여, 채널을 통해 메모리 디바이스와 액세스 동작을 수행하기 위한 특징부들, 수단들, 또는 명령어들(예를 들어, 프로세서에 의해 실행 가능한 명령어들을 저장하는 비일시적인 컴퓨터 판독 가능한 매체)을 포함할 수 있다.
여기서 설명되는 방법(700), 장치들, 및 비일시적인 컴퓨터 판독 가능한 매체의 일부 예들은 리셋 상태를 종료한 후의 제1 시간 기간 및 리셋 상태를 종료한 후의 제2 시간 기간을 식별하고 제1 시간 기간과 제2 시간 기간 사이에서 채널을 구동하는 것을 억제함으로써 제2 상태를 인에이블하기 위한 동작들, 특징부들, 수단들, 또는 명령어들을 또한 포함할 수 있다.
여기서 설명되는 방법(700), 장치들, 및 비일시적인 컴퓨터 판독 가능한 매체의 일부 예들에서, 제1 시간 기간은 제1 수량의 클록 사이클을 포함하고, 제2 시간 기간은 제2 수량의 클록 사이클을 포함한다. 여기서 설명되는 방법(700), 장치들, 및 비일시적인 컴퓨터 판독 가능한 매체의 일부 예들은 수신기로, 채널이 제2 상태에서 벗어나 전환했음을 나타내는 제2 신호를 송신하기 위한 동작들, 특징부들, 수단들, 또는 명령어들을 또한 포함할 수 있다.
여기서 설명되는 방법(700), 장치들, 및 비일시적인 컴퓨터 판독 가능한 매체의 일부 예들은 제1 신호를 송신한 후에, 오프셋 캘리브레이션의 지속 기간에 대응하는 시간 기간 동안 제2 상태를 인에이블하고 시간 기간의 만료 후에 채널을 제2 상태에서 벗어나 전환시키기 위한 동작들, 특징부들, 수단들, 또는 명령어들을 또한 포함할 수 있다.
여기서 설명되는 방법(700), 장치들, 및 비일시적인 컴퓨터 판독 가능한 매체의 일부 예들은 수신기로, 채널이 제2 상태에서 벗어나 전환했음을 나타내는 제2 신호를 송신하기 위한 동작들, 특징부들, 수단들, 또는 명령어들을 또한 포함할 수 있다.
여기서 설명되는 방법(700), 장치들, 및 비일시적인 컴퓨터 판독 가능한 매체의 일부 예들은 채널을 통해 액세스 동작을 실행하기 위한 커맨드를 식별하고, 액세스 동작 전에 제1 신호를 송신하며, 오프셋 캘리브레이션은 액세스 동작의 시작 전에 수행될 수 있기 위한 동작들, 특징부들, 수단들, 또는 명령어들을 또한 포함할 수 있다.
여기서 설명되는 방법(700), 장치들, 및 비일시적인 컴퓨터 판독 가능한 매체의 일부 예들은 수신기로, 채널이 제2 상태에서 벗어나 전환했음을 나타내는 제2 신호를 송신하기 위한 동작들, 특징부들, 수단들, 또는 명령어들을 또한 포함할 수 있다.
여기서 설명된 방법들은 가능한 구현 예들을 설명한 것이고, 동작들 및 단계들이 재배열되거나 달리 변경될 수 있으며, 다른 구현 예들이 가능하다는 점을 유의해야 한다. 나아가, 방법들 중 둘 이상으로부터의 양태들이 조합될 수 있다.
일부 예들에서, 장치 또는 디바이스는 범용 또는 전용 하드웨어를 사용하여 여기서 설명된 기능들의 양태들을 수행할 수 있다. 장치 또는 디바이스는 채널의 능동 종단에 대응하는 제1 상태 및 능동 종단을 인터럽트시키는 제2 상태로 동작하도록 구성된 데이터를 통신하기 위한 채널과 연결된 수신기, 채널이 제1 상태로부터 제2 상태로 전환했음을 결정하도록 구성된 프로세서, 및 채널이 제2 상태에 있는 동안 채널 상에서 캘리브레이션 신호들의 세트를 구동하도록 구성된 출력 구동기를 포함하되, 수신기는 캘리브레이션 신호들의 세트에 기준 전압과 연관된 오프셋을 검출하도록 구성된다.
일부 예들에서, 프로세서는 장치가 리셋 상태를 종료한 후의 시간 기간을 식별하도록 구성될 수 있고, 이때 프로세서는 시간 기간 동안 채널이 제1 상태로부터 제2 상태로 전환했음을 결정하도록 구성될 수 있다.
일부 예들에서, 장치 또는 디바이스는 장치가 리셋 상태를 종료한 후에 클록 사이클들의 세트를 카운트하도록 구성된 카운터를 포함할 수 있으며, 이때 프로세서는 카운터에 의해 카운트된 제1 수량의 클록 사이클에 채널이 제1 상태로부터 제2 상태로 전환했음을 결정하도록 구성될 수 있고, 이때 출력 구동기는 카운터에 의해 제2 수량의 클록 사이클이 카운트될 수 있을 때까지 캘리브레이션 신호들의 세트를 구동하도록 구성될 수 있다.
일부 예들에서, 수신기는 제어기로부터, 채널이 제1 상태로부터 제2 상태로 전환했음을 나타내는 제1 신호를 수신하도록 구성된다. 일부 경우들에서, 수신기는 채널이 제2 상태로부터 채널을 통해 액세스 동작을 수행하는 것에 대응하는 제3 상태로 전환했음을 나타내는 제2 신호를 수신하도록 구성된다. 일부 예들에서, 수신기는 임계치를 충족시키는 데이터 전송 레이트를 갖는 액세스 동작의 수행 전에 상기 오프셋을 검출하도록 구성된다. 일부 경우들에서, 프로세서는 채널이 제2 상태로부터 일정 시간 기간 후에 채널을 통해 통신하는 것에 대응하는 제3 상태로 전환했음을 결정하도록 구성된다.
여기서 설명된 정보 및 신호들은 다양한 상이한 기술들 및 기법들 중 어느 하나를 사용하여 나타내어질 수 있다. 예를 들어, 상기한 설명 전반에 걸쳐 언급될 수 있는 데이터, 명령어들, 커맨드들, 정보, 신호들, 비트들, 심볼들, 및 칩들은 전압, 전류, 전자기파, 자기장 또는 입자, 광학장 또는 입자, 또는 이들의 임의의 조합에 의해 나타내어질 수 있다. 일부 도면들은 신호들을 단일의 신호로서 도시할 수 있지만, 당해 기술분야의 통상의 기술자에 의해 신호는 신호들의 버스를 나타낼 수 있으며, 이때 버스는 다양한 비트 폭들을 가질 수 있다는 것이 이해될 것이다.
여기서 사용될 때, "가상 접지"라는 용어는 대략 제로 볼트(0V)의 전압으로 유지되지만 접지와 직접 연결되지는 않는 전기 회로의 노드를 지칭한다. 이에 따라, 가상 접지의 전압은 일시적으로 변동하고 정상 상태에서 대략 0V로 복귀할 수 있다. 가상 접지는 연산 증폭기들 및 저항기들로 이루어지는 전압 분배기와 같은, 다양한 전자 회로 요소들을 사용하여 구현될 수 있다. 다른 구현들도 또한 가능하다. "가상 접지시키는 것" 또는 "가상 접지되는"은 대략 0V에 접속됨을 의미한다.
"전자 통신", "전도성 접촉", "접속된", 및 "연결된"이라는 용어들은 구성요소들 사이의 신호들의 흐름을 지원하는 구성요소들 사이의 관계를 지칭할 수 있다. 구성요소들 사이에 언제든, 구성요소들 사이의 신호들의 흐름을 지원할 수 있는 임의의 전도성 경로가 있는 경우 구성요소들은 서로 전자 통신되는(또는 전도성 접촉하는 또는 접속되는 또는 연결되는) 것으로 고려된다. 임의의 소정의 시간에, 서로 전자 통신하는(또는 전도성 접촉하는 또는 접속되는 또는 연결되는) 구성요소들 사이의 전도성 경로는 접속된 구성요소들을 포함하는 디바이스의 동작에 기초하여 개방 회로 또는 폐쇄 회로일 수 있다. 접속된 구성요소들 사이의 전도성 경로는 구성요소들 사이의 직접 전도성 경로일 수 있거나, 또는 접속된 구성요소들 사이의 전도성 경로는 스위치들, 트랜지스터들, 또는 다른 구성요소들과 같은 중간 구성요소들을 포함할 수 있는 간접 전도성 경로일 수 있다. 일부 경우들에서, 접속된 구성요소들 사이의 신호들의 흐름은 예를 들어, 스위치들 또는 트랜지스터들과 같은 하나 이상의 중간 구성요소를 사용하여, 잠시 인터럽트될 수 있다.
"연결(coupling)"이라는 용어는 신호들이 현재 전도성 경로를 통해 구성요소들 사이에서 통신될 수 없는 구성요소들 사이의 개방 회로 관계로부터 신호들이 전도성 경로를 통해 구성요소들 사이에서 통신될 수 있는 구성요소들 사이의 폐쇄 회로 관계로 이동하는 조건을 나타낸다. 제어기와 같은 구성요소가 다른 구성요소들을 함께 연결시킬 때, 구성요소들은 이전에 신호들이 흐르게 허용하지 않았던 전도성 경로를 통해 다른 구성요소들 사이에서 신호들이 흐를 수 있게 하는 변화를 개시한다.
"단리된(isolated)"이라는 용어는 신호들이 현재 구성요소들 사이에서 흐를 수 없는 구성요소들 사이의 관계를 지칭한다. 구성요소들은 이들 사이에 개방 회로가 있는 경우 서로 단리된다. 예를 들어, 구성요소들 사이에 위치되는 스위치에 의해 단리되는 두 개의 구성요소들은 스위치가 개방될 때 서로 단리될 수 있다. 제어기가 두 구성요소들을 단리시킬 때, 제어기는 이전에 신호들이 흐르게 허용했던 전도성 경로를 사용하여 구성요소들 사이에서 신호들이 흐르지 못하게 하는 변화에 영향을 미친다.
여기서 사용될 때, "실질적으로"라는 용어는 변경된 특성(예를 들어, 실질적으로라는 용어에 의해 변경되는 동사 또는 형용사)이 절대적일 필요는 없지만 특성의 이점들을 달성하기에 충분히 근접함을 의미한다.
여기서 사용될 때, "전극"이라는 용어는 전기 전도체를 지칭할 수 있고 일부 경우들에서, 메모리 셀 또는 메모리 어레이의 다른 구성요소에 대한 전기 접점으로 채용될 수 있다. 전극은 메모리 어레이의 요소들 또는 구성요소들 사이에 전도성 경로를 제공하는 트레이스, 와이어, 전도성 라인, 전도성 층 등을 포함할 수 있다.
메모리 어레이를 포함하여, 여기서 논의된 디바이스들은 실리콘, 게르마늄, 실리콘-게르마늄 합금, 갈륨 비소, 질화 갈륨 등과 같은 반도체 기판 상에 형성될 수 있다. 일부 경우들에서, 기판은 반도체 웨이퍼이다. 다른 경우들에서, 기판은 실리콘-온-절연체(SOI) 기판, 이를테면 실리콘-온-글래스(SOG) 또는 실리콘-온-사파이어(SOP), 또는 또 다른 기판 상의 반도체 물질들의 에피택시얼 층들일 수도 있다. 기판, 또는 기판의 하위 영역들의 전도성은 인, 붕소 또는 비소를 포함하나 이에 제한되지 않는 다양한 화학 종들을 사용한 도핑을 통해 제어될 수 있다. 도핑은 기판의 초기 형성 또는 성장 동안, 이온 주입에 의해, 또는 임의의 다른 도핑 수단에 의해 수행될 수 있다.
여기서 논의된 스위칭 구성요소 또는 트랜지스터는 전계 효과 트랜지스터(FET)를 나타내고 소스, 드레인 및 게이트를 포함하는 3단자 디바이스를 포함할 수 있다. 단자들은 전도성 재료들, 예를 들어, 금속들을 통해 다른 전자 요소들에 접속될 수 있다. 소스 및 드레인은 전도성일 수 있고 과도핑된, 예를 들어, 축퇴 반도체 영역을 포함할 수 있다. 소스 및 드레인은 저도핑된 반도체 영역 또는 채널에 의해 분리될 수 있다. 채널이 n형인 경우라면(즉, 대부분 캐리어들이 신호들이다), FET는 n형 FET로서 지칭될 수 있다. 채널이 p형인 경우라면(즉, 대부분 캐리어들이 홀들이다), FET는 p형 FET로서 지칭될 수 있다. 채널은 절연 게이트 산화물에 의해 캡핑될 수 있다. 채널 전도성은 게이트에 전압을 인가함으로써 제어될 수 있다. 예를 들어, 양의 전압 또는 음의 전압을 각각, n형 FET 또는 p형 FET에 인가하면 채널은 전도성으로 되게 될 수 있다. 트랜지스터는 트랜지스터의 임계 전압 이상의 전압이 트랜지스터 게이트에 인가될 때 "온" 또는 "활성화"될 수 있다. 트랜지스터는 트랜지스터의 임계 전압 미만의 전압이 트랜지스터 게이트에 인가될 때 "오프" 또는 "비활성화"될 수 있다.
첨부된 도면들과 관련하여, 여기서 제시된 설명은 예시적인 구성들을 설명하는 것이고, 구현될 수 있거나 청구항들의 범위 내에 있는 모든 예들을 나타내는 것은 아니다. 여기서 사용된 "대표적인"이라는 용어는 "예, 사례, 또는 예시로서의 역할을 하는"을 의미하고 "바람직한" 또는 "다른 예들에 비해 유리한"을 의미하지는 않는다. 발명을 실시하기 위한 구체적인 내용은 설명된 기술들에 대한 이해를 제공하기 위해 구체적인 세목들을 포함한다. 그러나, 이러한 기술들은 이러한 구체적인 세목들 없이도 실시될 수 있다. 일부 사례들에서, 주지의 구조들 및 디바이스들은 설명된 예들의 개념들을 모호하게 하는 것을 피하기 위해 블록도 형태로 도시된다.
첨부된 도면들에서, 유사한 구성요소들 또는 특징부들은 동일한 참조 라벨을 가질 수 있다. 나아가, 동일한 유형의 다양한 구성요소들은 참조 라벨 다음에 유사한 구성요소들을 구별하는 대시 기호 및 제2 라벨이 뒤따르는 것에 의해 구별될 수 있다. 본 명세서에서 단지 제1 참조 라벨이 사용되는 경우, 구체적인 내용은 제2 참조 라벨과 무관하게 동일한 제1 참조 라벨을 갖는 유사한 구성요소들 중 어느 하나에 적용 가능하다.
여기서 설명된 정보 및 신호들은 다양한 상이한 기술들 및 기법들 중 어느 하나를 사용하여 나타내어질 수 있다. 예를 들어, 상기한 설명 전반에 걸쳐 언급될 수 있는 데이터, 명령어들, 커맨드들, 정보, 신호들, 비트들, 심볼들, 및 칩들은 전압, 전류, 전자기파, 자기장 또는 입자, 광학장 또는 입자, 또는 이들의 임의의 조합에 의해 나타내어질 수 있다.
여기서의 개시와 관련하여 설명된 다양한 예시적인 블록들 및 모듈들은 여기서 설명된 기능들을 수행하도록 설계된 범용 프로세서, DSP, ASIC, FPGA 또는 다른 프로그래밍 가능한 논리 디바이스, 별개의 게이트 또는 트랜지스터 논리, 별개의 하드웨어 구성요소들, 또는 이들의 임의의 조합으로 구현 또는 수행될 수 있다. 범용 프로세서는 마이크로 프로세서일 수 있지만, 대안적으로, 프로세서는 임의의 프로세서, 제어기, 마이크로 제어기, 또는 상태 기계일 수도 있다. 프로세서는 또한 컴퓨팅 디바이스들의 조합(예를 들어, DSP와 마이크로 프로세서, 다수의 마이크로 프로세서들, DSP 코어와 관련된 하나 이상의 마이크로 프로세서, 또는 임의의 다른 이러한 구성의 조합)으로서 구현될 수도 있다.
여기서 설명된 기능들은 하드웨어, 프로세서에 의해 실행되는 소프트웨어, 펌웨어, 또는 이들의 임의의 조합으로 구현될 수 있다. 프로세서에 의해 실행되는 소프트웨어로 구현되는 경우, 기능들은 컴퓨터 판독 가능한 매체 상에 하나 이상의 명령어 또는 코드로서 저장되거나 송신될 수 있다. 다른 예들 및 구현들은 본 개시 및 첨부된 청구항들의 범위 내이다. 예를 들어, 소프트웨어의 성질에 기인하여, 여기서 설명된 기능들은 프로세서, 하드웨어, 펌웨어, 배선 또는 이들 중 임의의 것들의 조합들에 의해 실행되는 소프트웨어를 사용하여 구현될 수 있다. 기능들을 구현하는 특징부들은 또한 기능들의 부분들이 상이한 물리적 위치들에서 구현되도록 분산되는 것을 포함하여, 물리적으로 다양한 위치들에 위치될 수도 있다. 또한, 청구항들을 포함하여, 여기서 사용될 때, 항목들의 리스트에 사용되는 "또는"(예를 들어, "~ 중 적어도 하나" 또는 "~ 중 하나 이상"과 같은 어구에 의해 끝나는 항목들의 리스트)은 예를 들어, A, B, 또는 C 중 적어도 하나의 리스트가 A 또는 B 또는 C 또는 AB 또는 AC 또는 BC 또는 ABC(즉, A 및 B 및 C)를 의미하도록 포괄적인 리스트를 나타낸다. 또한, 여기서 사용될 때, "~에 기초하여"라는 어구는 조건들의 폐집합을 언급하는 것으로 간주되지 않아야 한다. 예를 들어, "조건 A에 기초하여"로서 기술되는 대표적인 단계는 본 개시의 범위로부터 벗어나지 않고 조건 A 및 조건 B 양자에 기초할 수 있다. 다시 말해, 여기서 사용될 때, "~에 기초하여"라는 어구는 "적어도 부분적으로 ~에 기초하여"라는 어구와 동일한 방식으로 간주되어야 한다.
컴퓨터 판독 가능 매체들은 컴퓨터 프로그램을 한 장소에서 다른 장소로 전달하는 것을 가능하게 하는 임의의 매체를 포함하여 비일시적인 컴퓨터 저장 매체들 및 통신 매체들 양자를 포함한다. 비일시적인 저장 매체는 범용 또는 전용 컴퓨터에 의해 액세스될 수 있는 임의의 이용 가능한 매체일 수 있다. 예로서, 그리고 제한 없이, 비일시적인 컴퓨터 판독 가능한 매체는 명령어들 또는 데이터 구조들의 형태로 요구되는 프로그램 코드 수단들을 수송 또는 저장하기 위해 사용될 수 있고 범용 또는 전용 컴퓨터, 또는 범용 또는 전용 프로세서에 의해 액세스될 수 있는 RAM, ROM, 전기적으로 소거 가능한 프로그래밍 가능한 판독 전용 메모리(EEPROM), 컴팩트 디스크(CD) ROM 또는 다른 광학 디스크 저장 장치, 자기 디스크 저장 장치 또는 다른 자기 저장 디바이스들, 또는 임의의 다른 비일시적인 매체를 포함할 수 있다. 또한, 임의의 접속은 적절하게 컴퓨터 판독 가능한 매체라고 칭해진다. 예를 들어, 동축 케이블, 광섬유 케이블, 연선, 디지털 가입자 회선(DSL), 또는 적외선, 라디오, 및 마이크로파와 같은 무선 기술들을 사용하여 웹 사이트, 서버, 또는 다른 원격 소스로부터 소프트웨어가 송신되는 경우라면, 동축 케이블, 광섬유 케이블, 연선, 디지털 가입자 회선(DSL), 또는 적외선, 라디오, 및 마이크로파와 같은 무선 기술들이 매체의 정의에 포함된다. 디스크(disk) 및 디스크(disc)는 여기서 사용될 때, CD, 레이저 디스크, 광 디스크, 디지털 다기능 디스크(DVD), 플로피 디스크 및 블루-레이 디스크를 포함하며 이때 디스크들(disks)은 일반적으로 데이터를 자기적으로 재생하는 한편, 디스크들(discs)은 데이터를 레이저들로 광학적으로 재생한다. 상기한 것들의 조합들 또한 컴퓨터 판독 가능한 매체들의 범위 내에 포함된다.
여기서의 설명은 당해 기술분야의 통상의 기술자가 본 개시 내용을 제조 또는 사용할 수 있게 하기 위해 제공된다. 당해 기술분야의 통상의 기술자들에게 본 개시에 대한 다양한 변경이 이해될 것이고, 여기서 정의된 일반적 원리들은 본 개시의 범위로부터 벗어나지 않고 다른 변형들에 적용될 수 있다. 이에 따라, 본 개시는 여기서 설명된 예들 및 설계들로 제한되는 것이 아니라, 여기서 개시된 원리들 및 신규한 특징들과 일치하는 가장 넓은 범위에 따라야 한다.

Claims (24)

  1. 방법에 있어서,
    제어기와 데이터를 통신하기 위한 채널의 제1 상태를 식별하는 단계로서, 상기 제1 상태는 상기 채널의 능동 종단(active termination)에 대응하는 것인, 상기 제1 상태를 식별하는 단계;
    상기 채널이 상기 제1 상태로부터 상기 능동 종단을 인터럽트시키는 것에 대응하는 제2 상태로 전환했음을 결정하는 단계; 및
    상기 채널과 연결된 수신기에 대해 그리고 상기 채널이 상기 제2 상태에 있는 동안, 상기 채널 상에서 수신되는 신호들을 식별하기 위한 기준 전압과 연관된 오프셋을 캘리브레이션하는 단계를 포함하는, 방법.
  2. 제1항에 있어서, 또한:
    리셋 상태를 종료한 후의 제1 시간 기간 동안 상기 채널이 상기 제1 상태로부터 상기 제2 상태로 전환했음을 결정하는 단계;
    상기 채널이 상기 제1 상태로부터 상기 제2 상태로 전환했음을 결정하는 것에 적어도 부분적으로 기초하여, 상기 채널이 상기 제1 상태로부터 상기 제2 상태로 전환한 후에 제2 시간 기간 동안 상기 오프셋을 캘리브레이션하는 단계;
    상기 제2 시간 기간이 경과한 후에, 상기 채널이 상기 제2 상태에서 벗어나 전환했음을 결정하는 단계; 및
    상기 채널이 상기 제2 상태로부터 전환했음을 결정하는 것에 적어도 부분적으로 기초하여 액세스 동작을 수행하는 단계를 포함하는, 방법.
  3. 제2항에 있어서, 상기 제1 시간 기간은 제1 수량의 클록 사이클을 포함하고, 상기 제2 시간 기간은 제2 수량의 클록 사이클을 포함하는 것인, 방법.
  4. 제1항에 있어서, 또한:
    상기 채널이 상기 제1 상태로부터 상기 제2 상태로 전환했음을 나타내는 신호를 수신하는 단계를 포함하되, 상기 캘리브레이션은 상기 신호에 적어도 부분적으로 기초하여 수행되는 것인, 방법.
  5. 제4항에 있어서, 또한:
    제1 수량의 클록 사이클이 경과한 후에, 상기 채널이 상기 제2 상태에서 벗어나 전환했음을 결정하는 단계; 및
    상기 채널이 상기 제2 상태로부터 전환했음을 결정하는 것에 적어도 부분적으로 기초하여 상기 채널을 통해 상기 제어기와 액세스 동작을 수행하는 단계를 포함하는, 방법.
  6. 제4항에 있어서, 또한:
    상기 제어기로부터, 상기 채널이 상기 제2 상태에서 벗어나 전환했음을 나타내는 제2 신호를 수신하는 단계를 포함하는, 방법.
  7. 제4항에 있어서, 상기 신호는 상기 채널과 상이한 제2 채널을 통해 수신되는 것인, 방법.
  8. 제1항에 있어서, 상기 채널은 임계치를 충족시키는 데이터 전송 레이트를 갖는 액세스 동작 전에 상기 제1 상태로부터 상기 제2 상태로 전환하는 것인, 방법.
  9. 제1항에 있어서, 상기 제2 상태는 버스가 임계치를 충족시키는 임피던스를 갖는 것에 대응하는 것인, 방법.
  10. 방법으로서,
    데이터를 통신하기 위한 채널을 상기 채널의 능동 종단에 대응하는 제1 상태로 구동시키는 단계;
    상기 채널을 구동하는 것을 억제함으로써 상기 능동 종단을 인터럽트시키는 제2 상태를 인에이블하는 단계로서, 상기 제2 상태는 상기 채널에 대한 오프셋 캘리브레이션에 대응하는 것인, 상기 제2 상태를 인에이블하는 단계; 및
    상기 오프셋 캘리브레이션 후에, 상기 채널을 상기 제2 상태에서 벗어나 전환시키는 단계; 및
    상기 채널을 상기 제2 상태에서 벗어나 전환시키는 것에 적어도 부분적으로 기초하여, 상기 채널을 통해 메모리 디바이스와 액세스 동작을 수행하는 단계를 포함하는, 방법.
  11. 제10항에 있어서, 또한:
    리셋 상태를 종료한 후의 제1 시간 기간 및 상기 리셋 상태를 종료한 후의 제2 시간 기간을 식별하는 단계; 및
    상기 제1 시간 기간과 상기 제2 시간 기간 사이에서 상기 채널을 구동하는 것을 억제함으로써 상기 제2 상태를 인에이블하는 단계를 포함하는, 방법.
  12. 제11항에 있어서, 상기 제1 시간 기간은 제1 수량의 클록 사이클을 포함하고, 상기 제2 시간 기간은 제2 수량의 클록 사이클을 포함하는 것인, 방법.
  13. 제10항에 있어서, 또한:
    상기 채널과 연결된 수신기로, 상기 채널이 상기 제1 상태로부터 상기 제2 상태로 전환했음을 나타내는 제1 신호를 송신하는 단계를 포함하는, 방법.
  14. 제13항에 있어서, 또한:
    상기 제1 신호를 송신한 후에 상기 오프셋 캘리브레이션의 지속 기간에 대응하는 시간 기간 동안 상기 제2 상태를 인에이블하는 단계; 및
    상기 시간 기간의 만료 후에 상기 채널을 상기 제2 상태에서 벗어나 전환시키는 단계를 포함하는, 방법.
  15. 제13항에 있어서, 또한:
    상기 수신기로, 상기 채널이 상기 제2 상태에서 벗어나 전환했음을 나타내는 제2 신호를 송신하는 단계를 포함하는, 방법.
  16. 제13항에 있어서, 또한:
    상기 채널을 통해 상기 액세스 동작을 실행하기 위한 커맨드를 식별하는 단계; 및
    상기 액세스 동작 전에 상기 제1 신호를 송신하는 단계를 포함하되, 상기 오프셋 캘리브레이션은 상기 액세스 동작의 시작 전에 수행되는 것인, 방법.
  17. 제10항에 있어서, 또한:
    상기 채널과 연결된 출력 구동기를 비활성화함으로써 상기 채널의 상기 제2 상태를 인에이블하는 단계를 포함하는, 방법.
  18. 장치로서,
    채널의 능동 종단에 대응하는 제1 상태 및 상기 능동 종단을 인터럽트시키는 제2 상태로 동작하도록 구성된 데이터를 통신하기 위한 상기 채널과 연결된 수신기;
    상기 채널이 상기 제1 상태로부터 상기 제2 상태로 전환했음을 결정하도록 구성된 프로세서; 및
    상기 채널이 상기 제2 상태에 있는 동안 상기 채널 상에서 캘리브레이션 신호들의 세트를 구동하도록 구성된 출력 구동기를 포함하되, 상기 수신기는 상기 캘리브레이션 신호들의 세트에 적어도 부분적으로 기초하여, 기준 전압과 연관된 오프셋을 검출하도록 구성되는 것인, 장치.
  19. 제18항에 있어서, 상기 프로세서는 상기 장치가 리셋 상태를 종료한 후의 시간 기간을 식별하도록 구성되고, 상기 프로세서는 상기 시간 기간 동안 상기 채널이 상기 제1 상태로부터 상기 제2 상태로 전환했음을 결정하도록 구성되는 것인, 장치.
  20. 제18항에 있어서, 또한:
    상기 장치가 리셋 상태를 종료한 후에 복수의 클록 사이클들을 카운트하도록 구성된 카운터를 포함하되, 상기 프로세서는 상기 카운터에 의해 카운트된 제1 수량의 클록 사이클에 적어도 부분적으로 기초하여 상기 채널이 상기 제1 상태로부터 상기 제2 상태로 전환했음을 결정하도록 구성되고, 상기 출력 구동기는 상기 카운터에 의해 제2 수량의 클록 사이클이 카운트될 때까지 상기 캘리브레이션 신호들의 세트를 구동하도록 구성되는 것인, 장치.
  21. 제18항에 있어서, 상기 수신기는:
    제어기로부터, 상기 채널이 상기 제1 상태로부터 상기 제2 상태로 전환했음을 나타내는 제1 신호를 수신하도록 구성되는 것인, 장치.
  22. 제21항에 있어서, 상기 프로세서는:
    상기 채널이 상기 제2 상태로부터 일정 시간 기간 후에 상기 채널을 통해 통신하는 것에 대응하는 제3 상태로 전환했음을 결정하도록 구성되는 것인, 장치.
  23. 제21항에 있어서, 상기 수신기는:
    상기 채널이 상기 제2 상태로부터 상기 채널을 통해 액세스 동작을 수행하는 것에 대응하는 제3 상태로 전환했음을 나타내는 제2 신호를 수신하도록 구성되는 것인, 장치.
  24. 제18항에 있어서, 상기 수신기는:
    임계치를 충족하는 데이터 전송 레이트를 갖는 액세스 동작의 수행 전에 상기 오프셋을 검출하도록 구성되는 것인, 장치.
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