KR20210033541A - 프로세싱 챔버들을 위한 코팅 재료 - Google Patents

프로세싱 챔버들을 위한 코팅 재료 Download PDF

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KR20210033541A
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수다 라티
동 형 이
압둘 아지즈 카자
가네쉬 발라수브라마니안
주안 카를로스 로차
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어플라이드 머티어리얼스, 인코포레이티드
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Abstract

본원에서 설명되는 실시예들은, 프로세싱 챔버들에서 사용하기 위한 고 비저항을 갖는 코팅 재료들에 관한 것이다. 열 전도성 지지부의 최상부 표면 근처의 고 전하들에 맞대응하기 위해, 열 전도성 지지부의 최상부 표면은 고 비저항 층으로 코팅될 수 있다. 층의 고 비저항은 열 전도성 엘리먼트의 최상부 표면에서 전하량을 감소시켜서, 정전 척킹 저하를 감소시키는 것과 함께 아킹 사건들을 크게 감소시키거나 또는 방지한다. 고 비저항 층은 또한, 다른 챔버 컴포넌트들에 적용될 수 있다. 본원에서 설명되는 실시예들은 또한, 프로세싱 환경에서 사용하기 위한 챔버 컴포넌트를 제조하기 위한 방법들에 관한 것이다. 컴포넌트는, 챔버 컴포넌트의 바디를 형성하고, 선택적으로 바디를 엑스-시투 시즈닝하고, 챔버 컴포넌트를 프로세싱 챔버 내에 설치하고, 챔버 컴포넌트를 인-시투 시즈닝하며, 프로세싱 챔버에서 증착 프로세스를 수행함으로써 제조될 수 있다.

Description

프로세싱 챔버들을 위한 코팅 재료
[0001] 본원에서 설명되는 실시예들은 일반적으로, 프로세싱 챔버들에서 사용하기 위한 코팅 재료들에 관한 것이고, 더욱 상세하게는, 프로세싱 챔버들에서 사용하기 위한 고 전기 비저항(high electrical resistivity)을 갖는 코팅 재료들에 관한 것이다.
[0002] 반도체 프로세싱 장치들은 통상적으로, 프로세스 챔버를 포함하고, 프로세스 챔버는, 프로세스 챔버의 프로세싱 구역 내에서 지지되는 웨이퍼 또는 기판에 대해 다양한 증착, 에칭 또는 열 프로세싱 단계들을 수행하도록 구성된다. 가스들이 프로세스 챔버의 프로세싱 구역에 제공된다. 가스들이 RF 에너지의 전달에 의해 "여기"되어 가스들이 플라즈마 상태로 전이되어서, 그 후에, 웨이퍼의 표면 상에 층이 형성된다. 통상적으로, 웨이퍼는 프로세싱 챔버의 프로세싱 구역에 배치되는 웨이퍼 지지부에 의해 지지된다. 이하에서 열 전도성 지지부로 불리는 웨이퍼 지지부는 히터로서의 역할을 또한 할 수 있다. 열 전도성 지지부는 AC(alternating current) 전력이 제공되는, 이러한 열 전도성 지지부의 바디 내에 내장된 전극의 사용에 의해 열을 생성한다.
[0003] 더 큰 웨이퍼들을 프로세싱할 때, 더 큰 프로세싱 챔버들이 필요하다. 프로세싱 챔버들이 클수록, 프로세싱 구역 내의 가스를 이 가스의 플라즈마 상태로 "여기"하여 프로세싱 구역 내에서 더 높은 전위를 생성하기 위해 더 많은 전력이 필요하다. 부가적으로, 열 전도성 지지부들은 통상적으로, 누설 전류들이 형성될 수 있게 하는 누설 전류 경로들을 갖는 재료로 만들어진다. 누설 전류는, 전하가 열 전도성 지지부의 최상부 표면으로 흘러 이러한 열 전도성 지지부의 최상부 표면에 하전 구역을 형성하게 한다. 그런 다음, 전하들이 열 전도성 지지부의 최상부 표면 근처에, 그리고 프로세싱 동안 더 높은 온도들이 사용될 때 더욱 엄청난 양으로 축적(build up)되어서, 열 전도성 지지부의 최상부 표면 근처에 더 높은 집중된 전기장이 생성된다.
[0004] 더 높은 전하들이 열 전도성 지지부의 최상부 표면에 생성될 때, 이는 열 전도성 지지부를 더 많은 전기 아킹 사건들에 노출시킨다. 열 전도성 지지부의 최상부 표면 근처의 더 높은 집중된 전기장이 큰 방전 전류를 유도하여 열 전도성 지지부의 하나 이상의 표면들로부터 아크가 형성되게 함으로써, 아킹이 발생된다. 이들 아킹 사건들은 또한, 프로세싱 동안 챔버 벽들의 표면들, 프로세스 키트 스택들 및/또는 다른 챔버 컴포넌트들 상에서 발생할 수 있다. 아킹 이벤트들이 입자 오염, 웨이퍼 스크랩, 수율 손실 및 챔버 다운타임을 초래한다. 부가적으로, DC(direct current) 전압이 정전 척킹을 위해 열 전도성 지지부에 인가될 때, 열 전도성 지지부에서의 누설 전류는 DC 전압에 의해 생성된 전하들이 플라즈마 프로세싱 동안 열 전도성 지지부의 밖으로 누설되게 한다. 이는 불안정한 척킹 성능을 초래하며, 이는 척킹 저하로 이어진다.
[0005] 이에 따라서, 열 전도성 지지부의 최상부 표면에서 그리고 다른 챔버 컴포넌트들의 표면들에서 전하를 감소시킴으로써, 아킹 및 정전 척킹 저하 사건들을 방지하기 위한 필요가 당업계에 있다.
[0006] 본원에서 설명되는 하나 이상의 실시예들은, 기판 프로세싱 챔버들에서 사용하기 위한 고 전기 비저항을 갖는 코팅 재료들에 관한 것이다.
[0007] 일 실시예에서, 프로세스 챔버 컴포넌트는, 제1 표면을 갖는 유전체 바디; 유전체 바디 내에 배치되는 전극; 및 고 비저항 층을 포함하고, 고 비저항 층은 유전체 바디의 제1 표면 상에 배치되며, 고 비저항 층은 약 1 x 109 옴-센티미터(ohm-centimeter) 내지 약 1 x 1017 옴-센티미터의 전기 비저항을 갖는다.
[0008] 다른 실시예에서, 프로세싱 챔버는, 내부 표면을 갖는 프로세스 키트 스택 ―내부 표면은 챔버 바디 내의 프로세싱 구역을 향함―; 열 전도성 지지부 ―열 전도성 지지부는, 기판을 지지하는 최상부 표면을 갖는 유전체 바디, 및 유전체 바디 내에 배치되는 전극을 포함함―; 및 고 비저항 층을 포함하고, 고 비저항 층은 적어도 하나의 프로세스 키트의 내부 표면 상에 그리고 유전체 바디의 최상부 표면 상에 배치되며, 고 비저항 층은 1 x 109 옴-센티미터 내지 1 x 1017 옴-센티미터의 전기 비저항을 갖는다.
[0009] 또한, 본원에서 설명되는 하나 이상의 실시예들은 일반적으로, 프로세싱 환경에서 사용하기 위한 챔버 컴포넌트를 제조하기 위한 방법들에 관한 것이다.
[0010] 일 실시예에서, 프로세싱 환경에서 사용하기 위한 챔버 컴포넌트를 제조하기 위한 방법은, 챔버 컴포넌트의 바디를 형성하는 단계; 챔버 컴포넌트를 프로세싱 챔버 내에 설치하는 단계; 바디의 표면 상에 고 비저항 층을 인-시투(in-situ)로 증착하는 단계 ―약 50 mTorr 내지 약 20 Torr의 압력이 적용되고, 약 10 와트 내지 약 3000 와트의 전력이 인가되고, 온도가 약 섭씨 50 도 내지 약 섭씨 1100 도이고, 실리콘-함유 가스가 약 2 sccm 내지 약 20000 sccm의 가스 유량으로 적용되고, 산소 함유 가스가 약 2 sccm 내지 약 30000 sccm의 가스 유량으로 적용되며, 불활성 가스들이 약 10 sccm 내지 약 20000 sccm의 유량으로 적용됨―; 및 프로세싱 챔버에서 증착 프로세스를 수행하는 단계를 포함한다.
[0011] 본 개시내용의 위에서 언급된 특징들이 상세히 이해될 수 있는 방식으로, 위에서 간략히 요약된 본 개시내용의 더욱 상세한 설명이 실시예들을 참조함으로써 이루어질 수 있으며, 이 실시예들 중 일부는 첨부된 도면들에서 예시된다. 그러나, 첨부된 도면들이 본 개시내용의 통상적인 실시예들만을 예시하며 이에 따라 본 개시내용의 범위를 제한하는 것으로 간주되지 않아야 한다는 것이 주목되어야 하는데, 이는 본 개시내용이 다른 동등하게 유효한 실시예들을 허용할 수 있기 때문이다.
[0012] 도 1은 선행 기술의 프로세싱 챔버의 측단면도이고;
[0013] 도 2a는 본원에서 설명되는 적어도 하나의 실시예에 따른, 프로세싱 챔버의 측단면도이고;
[0014] 도 2b는 도 2a의 프로세싱 챔버의 일부분의 확대 단면도이며; 그리고
[0015] 도 3은 본원에서 설명되는 적어도 하나의 실시예에 따른, 챔버 컴포넌트를 제조하기 위한 방법의 흐름도이다.
[0016] 이해를 용이하게 하기 위해, 도면들에 대해 공통인 동일한 엘리먼트들을 지정하기 위해 가능한 경우 동일한 참조 번호들이 사용되었다. 일 실시예의 엘리먼트들 및 특징들이 추가적인 언급 없이 다른 실시예들에 유익하게 통합될 수 있다는 것이 고려된다.
[0017] 다음의 설명에서, 많은 특정 세부사항들이 본 개시내용의 실시예들의 더욱 완전한 이해를 제공하기 위해 제시된다. 그러나, 본 개시내용의 실시예들 중 하나 이상이 이들 특정 세부사항들 중 하나 이상 없이 실시될 수 있다는 것이 당업자에게 자명할 것이다. 다른 사례들에서, 본 개시내용의 실시예들 중 하나 이상을 모호하게 하는 것을 회피하기 위하여, 잘 알려진 특징들은 설명되지 않았다.
[0018] 본원에서 설명되는 실시예들은 일반적으로, 플라즈마 프로세싱에서 사용하기 위한 고 전기 비저항을 갖는 코팅을 포함하는 프로세스 챔버 컴포넌트들에 관한 것이다. 반도체 기판들을 프로세싱하기 위한 더 높은 온도 및 더 높은 플라즈마 밀도 프로세스들이 개발됨에 따라, 더 많은 양들의 전하가 생성되고, 다양한 노출된 프로세싱 챔버 컴포넌트들로, 이를테면, 프로세스 챔버의 프로세싱 구역 내에 배치된 열 전도성 지지부의 최상부 표면에서 포획될 수 있다. 생성 및 포획된 전하들은 열 전도성 지지부를 더욱 빈번한 아킹 사건들에 노출시킬 것이다. 아킹 이벤트들이 입자 오염, 웨이퍼 스크랩, 수율 손실 및 툴 다운타임을 초래한다. 이들 프로세스 챔버 컴포넌트들, 이를테면, 열 전도성 지지부의 최상부 표면 근처에서 포획되는 더 많은 양들의 전하에 맞대응(counteract)하기 위해, 열 전도성 지지부의 최상부 표면은 고 비저항 층으로 코팅될 수 있다. 형성된 층의 고 전기 비저항이, 정상 프로세싱 동안 프로세싱 챔버의 프로세싱 구역 내에서 프로세스 챔버 컴포넌트(예컨대, 열 전도성 지지부), 플라즈마 그리고 접지 사이에 형성되는 임피던스를 증가시키는 역할을 하여서, 포획된 전하가 챔버 컴포넌트와 접지 사이에 아크를 형성하는 능력을 감소시킨다.
[0019] 전체적으로, 본원에서 설명되는 실시예들은, 아킹 사건들을 크게 감소시키거나 또는 방지할 것이며, 이는 더 적은 툴 다운타임 및 더 큰 프로세싱 효율로 이어질 것이다. 아래에서 추가로 설명될 바와 같이, 코팅의 고 비저항은 또한, 정전 척킹 저하를 방지하는 것을 도울 것이다. 부가적으로, 본원에서 개시되는 방법들을 사용하여 고 비저항 층이 한 번 적용된 후에, 열 전도성 지지부를 제거할 필요 없이, 2,000 개를 초과하는 웨이퍼들, 이를테면, 4,000 개 내지 10,000 개의 웨이퍼들이 프로세싱될 수 있다는 것이 밝혀졌다. 종래 접근법들에서, 아킹 사건 후에 프로세스를 복구하는 유일한 방법은 열 전도성 엘리먼트를 교체하는 것이며, 이는 크게 챔버 업타임(uptime)을 감소시키고 운영비를 증가시킨다. 아래에서 논의될 바와 같이, 고 비저항 층은 또한, 다른 챔버 컴포넌트들에 적용되어서, 그러한 컴포넌트들에서도 또한 아킹 사건들을 방지하는 것을 도울 수 있다.
[0020] 또한, 본원에서 설명되는 실시예들은 일반적으로, 프로세싱 환경에서 사용하기 위한 챔버 컴포넌트를 제조하기 위한 방법들에 관한 것이다. 챔버 컴포넌트는, 챔버 컴포넌트의 바디를 형성하고, 선택적으로 바디를 엑스-시투 시즈닝(ex-situ seasoning)하고, 챔버 컴포넌트를 프로세싱 챔버 내에 설치하고, 챔버 컴포넌트를 인-시투 시즈닝(in-situ seasoning)하며, 프로세싱 챔버에서 복수의 기판 증착 프로세스들을 수행함으로써 제조될 수 있다.
[0021] 도 1은 선행 기술의 프로세싱 챔버(100)의 측단면도를 도시한다. 예로서, 프로세싱 챔버(100 및 200)(아래에서 논의됨)의 실시예들은 플라즈마 증착 챔버의 관점에서 설명되지만, 본원의 개시내용의 기본적인 범위를 벗어나지 않고 임의의 다른 타입의 웨이퍼 프로세싱 챔버가 사용될 수 있다. 프로세싱 챔버(100)는, 프로세싱 구역(101), 페이스플레이트(104), 적어도 하나의 프로세스 키트 스택(106) 및 열 전도성 지지부(114)를 둘러싸는 챔버 측벽들(102)을 포함한다. 페이스플레이트(104)는 도시된 바와 같이 평평할 수 있고, 기판(116)이 배치된 프로세싱 구역(101) 안으로 프로세스 가스들을 균일하게 분배하기 위해 사용되는 복수의 관통-채널(through-channel)들(미도시)을 포함할 수 있다.
[0022] 적어도 하나의 프로세스 키트 스택(106)은 최상부 유전체 스페이서(108), 측면 전극(110) 및 최하부 유전체 스페이서(112)를 포함한다. 가스 입구 채널 및 가스 출구 채널(미도시)이 최상부 유전체 스페이서(108), 측면 전극(110) 및/또는 최하부 유전체 스페이서(112)에 형성될 수 있다. 적어도 하나의 프로세스 키트 스택(106)의 내부 표면(113)이 프로세싱 구역(101)을 향한다. 열 전도성 지지부(114)는 일반적으로, 웨이퍼 프로세싱에 사용되는 페데스탈 히터를 포함할 수 있는 기판 지지 엘리먼트이다. 페데스탈 히터는 세라믹 재료(예컨대, AlN, BN 또는 Al2O3 재료)와 같은 유전체 재료로 형성될 수 있다. 챔버 측벽들(102)은 알루미늄 또는 스테인리스 강과 같은 전기 전도성 및 열 전도성 재료를 포함할 수 있다.
[0023] 기판(116)이 열 전도성 지지부(114)의 바디(115)의 최상부 표면(121) 상에 안착된다. 에지 링(118)이 또한, 열 전도성 지지부(114)의 최상부 표면(121)에 커플링된다. 에지 링(118)의 외부 에지가 열 전도성 지지부(114)의 외부 에지와 정렬될 수 있다. 전극(119)이 열 전도성 지지부(114)의 바디(115) 내에 내장되고, 전력원(120)에 의해 전력을 공급받는다. 일부 실시예들에서, 전력원(120)은 -980 V(volt)의 DC(direct current) 전압을 전극(119)에 제공할 수 있지만, 다른 전압들이 또한 인가될 수 있다. 전력원으로부터 생성된 전력은 원하는 주파수로 동작할 수 있다. 전력원(120)에 의해 생성된 전력은, 예컨대 플라즈마 증착 프로세스 동안 기판(116)의 표면 상에 층을 형성하기 위해, 프로세싱 구역(101) 내의 가스들을 플라즈마 상태로 에너자이징(또는 "여기")하는 역할을 한다.
[0024] 전극(119)에 제공되는 전력은 기판(116)을 "바이어싱"하는 것을 도울 수 있다. 전극(119)은 또한, 정전 척킹 전극의 역할을 하여서, 전극(119)에 전기적으로 커플링되는 별개의 고전압 전력 공급부(미도시)의 사용에 의해 열 전도성 지지부(114)의 최상부 표면(121)에 맞닿은 기판(116)에 적절한 유지력(holding force)을 제공하는 것을 도울 수 있다.
[0025] 도 1에 예시된 바와 같은 선행 기술 실시예들에서, 열 전도성 지지부(114)의 최상부 표면(121)은 프로세싱 구역(101)에 노출된다. 더 큰 사이즈의 기판(116)을 프로세싱할 때, 더 큰 프로세싱 챔버(100)가 필요하다. 프로세싱 챔버(100)가 클수록, 프로세싱 구역(101) 내에 배치된 프로세스 가스들을 이 프로세스 가스들의 플라즈마 상태로 "여기"하기 위해 더 많은 전력이 필요하다. 부가적으로, 열 전도성 지지부(114)는 큰 누설 전류를 생성하는 누설 전류 경로들을 갖는 재료로 만들어질 수 있다. 누설 전류는 전하가 열 전도성 지지부(114)의 최상부 표면(121)으로 흐르게 한다. 그런 다음, 전하들이 프로세싱 동안 더 높은 온도들에서 열 전도성 지지부(114)의 최상부 표면(121) 근처에 축적되어서, 열 전도성 지지부(114)의 최상부 표면(121) 근처에 더 높은 집중된 전기장이 생성된다.
[0026] 더욱 다량의 전하가 열 전도성 지지부(114)의 최상부 표면(121)에 형성되거나 또는 포획될 때, 아크를 생성할 가능성이 크게 증가된다. 다량의 포획된 전하는 열 전도성 지지부(114)의 최상부 표면(121)과 접지 사이에 더 높은 집중된 전기장을 생성하고, 이는 궁극적으로, 생성될 아크 형태의 방전 전류를 유도한다. 아킹 사건들이 발생할 수 있는 곳의 예들이 참조 번호(122)에 의해 도시된다. 도시된 바와 같이, 아킹 사건들은 열 전도성 지지부(114)의 최상부 표면(121) 상에서 그리고 프로세스 키트 스택(106)의 적어도 하나의 부분의 내부 표면(113) 상에서 발생할 수 있다. 이들 아킹 사건들은 또한, 프로세싱 동안 챔버 측벽들(102)의 표면들 상에서 그리고/또는 다른 챔버 컴포넌트들 상에서 발생할 수 있다. 위에서 주목된 바와 같이, 아킹 이벤트들이 입자 오염, 웨이퍼 스크랩, 수율 손실 및 툴 다운타임을 초래할 수 있다.
[0027] 도 2a는 본원에서 설명되는 적어도 하나의 실시예에 따른, 프로세싱 챔버(200)의 측단면도를 도시한다. 본원에서 설명되는 실시예들은, 예컨대 도 1에서 참조 번호(122)에 의해 도시된 선행 기술에서 발생하는 아킹 이벤트들을 크게 감소시키거나 또는 제거하도록 설계된다. 프로세싱 챔버(200)는, 프로세싱 구역(201), 페이스플레이트(204), 적어도 하나의 프로세스 키트 스택(206) 및 열 전도성 지지부(214)를 둘러싸는 챔버 측벽들(202)을 포함한다. 페이스플레이트(204)는 도시된 바와 같이 평평할 수 있고, 프로세싱 구역(201) 안으로 프로세스 가스들을 분배하기 위해 사용되는 복수의 관통-채널들(미도시)을 포함할 수 있다. 프로세싱 가스들은 가스 공급부(203)에 의해 공급된다. 전력원(205)이 페이스플레이트(204)에 전력을 공급하는 역할을 하며, 그리고 예컨대 플라즈마 증착 프로세스 동안 기판(216)의 표면 상에 층을 형성하기 위해, 프로세싱 구역(201) 내의 가스들을 플라즈마 상태로 에너자이징(또는 "여기")한다.
[0028] 프로세스 키트 스택(206)은 최상부 유전체 스페이서(208), 측면 전극(210) 및 최하부 유전체 스페이서(212)를 포함한다. 최상부 유전체 스페이서(208) 및 최하부 유전체 스페이서(212)는 프로세싱 챔버(200)의 바디로부터 측면 전극(210)을 격리시키는 역할을 한다. 유전체 스페이서들(208 및 212)은 세라믹 재료로 만들어질 수 있다. 측면 전극(210)은 알루미늄과 같은 전도성 재료로 만들어질 수 있다. 측면 전극(210)은 가변 커패시터(226)에 전기적으로 커플링되고, 제1 인덕터(228)를 통해 접지에 종결된다. 접지에 대한 저주파수 RF용 경로를 제공하기 위해, 제2 인덕터(230)가 가변 커패시터(226)에 병렬로 전기적으로 커플링된다. 게다가, 측면 전극(210) 및 가변 커패시터(226)를 통한 전류 흐름을 제어하는 데 사용하기 위한 센서(224)가 측면 전극(210)과 가변 커패시터(226) 사이에 포지셔닝된다. 가스 입구 채널 및 가스 출구 채널(미도시)이 최상부 유전체 스페이서(208), 측면 전극(210) 및/또는 최하부 유전체 스페이서(212)에 형성될 수 있다. 적어도 하나의 프로세스 키트 스택(206)의 내부 표면(213)이 프로세싱 구역(201)을 향한다. 열 전도성 지지부(214)는 일반적으로, 기판 프로세싱에 사용되는 페데스탈 히터를 포함할 수 있는 기판 지지 엘리먼트이다. 페데스탈 히터는 세라믹 재료(예컨대, AlN, BN 또는 Al2O3 재료)와 같은 유전체 재료로 형성될 수 있으며, AC 히터 전력 공급부(217A)에 의해 전력을 공급받는 가열 엘리먼트(217B)를 포함한다. 챔버 측벽들(202)은 알루미늄 또는 스테인리스 강과 같은 전기 전도성 및 열 전도성 재료를 포함할 수 있다.
[0029] 기판(216)이 열 전도성 지지부(214)의 바디(215)의 최상부 표면(221) 상에 안착된다. 에지 링(218)이 또한, 열 전도성 지지부(214)의 최상부 표면(221)에 커플링된다. 에지 링(218)의 외부 에지가 열 전도성 지지부(214)의 외부 에지와 정렬될 수 있다. 전극(219)이 열 전도성 지지부(214)의 바디(215) 내에 내장되고, 전력원(220)에 의해 전력을 공급받는다. 일부 실시예들에서, 전력원(220)은 -980 V(volt)의 DC(direct current) 전압을 전극(219)에 제공할 수 있지만, 다른 전압들이 또한 인가될 수 있다. 일부 실시예들에서, 전력원(220)으로부터 생성된 전력은 약 200 kHz 내지 약 81 MHz, 더욱 일반적으로는 약 13.56 MHz 내지 약 40 MHz의 주파수들로 동작할 수 있다. 그러나, 전력원(220)은 다른 주파수들로 동작할 수 있다.
[0030] 전극(219)에 제공되는 전력은 기판(216)을 "바이어싱"하는 것을 도울 수 있다. 전극(219)은 또한, 정전 척킹 전극의 역할을 하여서, 전극(219)에 전기적으로 커플링되는 별개의 고전압 전력 공급부(미도시)의 사용에 의해 열 전도성 지지부(214)의 최상부 표면(221)에 맞닿은 기판(216)에 적절한 유지력을 제공하는 것을 도울 수 있다. 전극(219)은 몰리브덴(Mo), 텅스텐(W) 또는 다른 유사한 재료들과 같은 내화성(refractory) 금속으로 만들어질 수 있다. 전극(219)은 열 전도성 지지부(214)의 최상부 표면(221)으로부터 일정 거리(도 2a에서 "d"로 언급됨)에 내장된다. 일부 실시예들에서, 거리는 적어도 1 밀리미터이지만, 최상부 표면(221)으로부터 다른 거리들에 있을 수 있다. 전력원(220)에 의해 생성되는 큰 RF 전력을 사용하는 프로세싱 애플리케이션들에서, 플라즈마가 프로세싱 구역(201) 내에서 생성될 때, 전극(219)과 접지 사이에 큰 전압이 생성된다. 더 높은 전압은 열 전도성 지지부(214)의 최상부 표면(221)에서 더 많은 양의 전하를 초래한다.
[0031] 열 전도성 지지부(214)의 최상부 표면(221) 근처에서 포획되는 전하들에 맞대응하는 것을 돕기 위해, 열 전도성 지지부(214)의 최상부 표면(221)은 고 비저항 층(222)으로 코팅된다. 부가적으로, 도 2a에 도시된 바와 같이, 프로세싱 구역(201)을 향하는 다른 전도성 컴포넌트들, 이를테면, 적어도 하나의 프로세스 키트 스택(206)의 내부 표면(213)이 또한, 고 비저항 층(222)으로 코팅될 수 있다. 층의 고 비저항이 고 비저항 층(222)의 표면에서 또는 이러한 고 비저항 층(222) 내부에서 전하를 포획하는 역할을 하여서, 열 전도성 지지부(214)의 최상부 표면(221)에서 전하를 감소시키는 역할을 한다. 도 2a의 프로세싱 챔버(200)의 일부분의 확대 단면도를 도시하는 도 2b에서 예시된 바와 같이, 플라즈마와 접지 사이의 전류의 경로(234)가 열 전도성 지지부(214)의 바디(215)로 흘러 들어간다. 프로세싱 동안, 큰 전류가 경로(234)를 따라 흘러서, 전하들(232)이 바디(215)의 최상부 표면(221) 근처에 형성되게 한다. 그러나, 고 비저항 층(222)이, 플라즈마에서 생성된 전하들이 최상부 표면(221)에서 포획되는 것을 차단하여서, 바디(215)의 최상부 표면(221) 근처의 전하들(232)의 양을 감소시키고, 그리고/또는 최상부 표면(221)에 포획된 전하들이 챔버 접지에 대해 아킹하는 것을 차단하는 역할을 한다. 포획된 전하량의 감소 및/또는 접지에 대한 부가된 임피던스는 아킹 이벤트들의 수를 없거나 또는 크게 감소시킬 것이다.
[0032] 부가적으로, 고 비저항 층(222)은 정전 척킹 저하를 감소시키는 역할을 하여서, 정전 척킹 성능을 개선시킨다. 대개, DC 전압이 정전 척킹을 위해 전력원으로부터 열 전도성 지지부 내에 배치된 전극으로 인가될 때, 열 전도성 지지부에서의 누설 전류는 DC 전압에 의해 생성된 전하들이 플라즈마 프로세싱 동안 열 전도성 지지부의 밖으로 누설되게 한다. 그러나, 본원의 실시예들에서 설명된 고 비저항 층(222)은, 전하들이 열 전도성 지지부(214)의 밖으로 누설되는 것에 맞대응하는 것을 돕는다. 다시 말해서, 고 비저항 층(222)은, 전력원(220)으로부터 전극(219)으로 인가된 DC 전압에 의해 생성된 전하들이 접지로 누설되는 것을 "차단"하는 역할을 한다. 이는, 전기 비저항 및 유전 상수를 포함하여, 고 비저항 층(222) 재료의 전기적 특성들에 부분적으로 기인한다. 일부 실시예들에서, 고 비저항 층(222) 재료의 유전 상수는 3.4 내지 4.0일 수 있으며, 이는 열 전도성 지지부(214) 재료의 유전 상수보다 2 배 초과로 작을 수 있다. 또한, 일부 실시예들에서, 고 비저항 층(222) 재료의 전기 비저항은 1 x 109 옴-센티미터 내지 약 1 x 1017 옴-센티미터일 수 있으며, 이는 열 전도성 지지부(214) 재료의 전기 비저항보다 10의 6승 배 더 클 수 있다. 전체적으로, 고 비저항 층(222)의 전기적 특성들은 척킹 성능을 안정화시키는 역할을 하여서, 시간의 경과에 따른 저하를 방지한다.
[0033] 본 개시내용의 일부 실시예들에서, 고 비저항 층(222)이 챔버 컴포넌트(예컨대, 전도성 지지부)에 한번 적용된 후에, 아크에 의해 초래되는 손상에 기인하여 열 전도성 지지부(214)를 제거할 필요 없이 그리고 일부 경우들에서 고 비저항 층(222)의 재적용 없이, 2,000 개를 초과하는 기판들(또는 웨이퍼들), 이를테면, 4,000 개 내지 10,000 개의 기판들(또는 웨이퍼들)이 프로세싱될 수 있다. 다른 접근법들에 대해, 프로세스를 복구하는 유일한 방법은 프로세스 키트 컴포넌트(예컨대, 열 전도성 엘리먼트)를 정기적으로 변화시키는 것이며, 이는 크게 챔버 업타임을 감소시키고 운영비를 증가시킨다. 적어도 하나의 실시예에서, 고 비저항 층(222)은 열 전도성 지지부(214)의 에지 주위에 배치되는 에지 링(218)의 최하부 표면과 최상부 표면(221) 사이에 적용된다. 엑스-시투 층 형성 프로세스들을 사용하는 다른 실시예들에서, 열 전도성 지지부(214)의 최상부 표면(221)은 에지 링(218) 없이 고 비저항 층(222)으로 코팅될 수 있다.
[0034] 위에서 논의된 바와 같이, 고 비저항 층(222)은 고 전기 비저항을 가질 것이다. 고 비저항 층(222)은 약 1 x 109 옴-센티미터 내지 약 1 x 1017 옴-센티미터의 전기 비저항을 가질 수 있다. 일부 실시예들에서, 고 비저항 층(222)의 전기 비저항은 대략 1 x 1013 옴-센티미터이다. 고 비저항 층(222)의 다른 특성들이 또한, 아킹 사건들을 방지하는 것을 도울 수 있다. 예컨대, 고 비저항 층(222)은 약 1 마이크로미터 내지 약 20 마이크로미터의 유전체 두께를 가질 수 있다. 이 범위 내의 유전체 두께들은 고 비저항 층(222) 내부에 더 많은 전하를 포획하는 역할을 하여서, 전하들이 열 전도성 지지부(214)의 최상부 표면(221) 근처에 축적되는 것을 방지하는 역할을 할 수 있다. 고 비저항 층(222)은 또한, 약 3 내지 약 10의 유전 상수를 가질 수 있다. 일부 실시예들에서, 유전 상수는 약 3.4 내지 약 4.0일 수 있다. 이 범위 내의 유전 상수들은 또한, 접지에 대한 챔버 컴포넌트의 표면(예컨대, 최상부 표면(221)) 사이의 증가된 임피던스에 기인하여 최상부 표면(221)에서의 전하 축적(charge buildup)을 방지하는 역할을 할 수 있다. 고 비저항 층(222)은 실리콘 옥사이드(SiOx), 또는 위에서 논의된 것들과 유사한 재료 특성들을 갖는 다른 유사한 재료들로 만들어질 수 있다.
[0035] 부가적으로, 일부 실시예들에서, 열 전도성 지지부(214)의 하나 이상의 표면들이, 기판 프로세싱 챔버에서 수행되는 증착 또는 세정 프로세스들 중 하나 이상 동안 사용되는 프로세싱 화학물질에 의해 공격받거나 또는 침식되는 것을 방지하기 위해, 고 비저항 층(222)이 열 전도성 지지부(214)의 하나 이상의 표면들 위에 배치된다. 일 예에서, 고 비저항 층(222)은, 기판 프로세싱 챔버에서 수행되는 인-시투 세정 프로세스 동안 크게 공격받거나 또는 침식되지 않는 재료로 형성된다. 통상적으로, 인-시투 세정 프로세스들은, 프로세싱 챔버에서 플라즈마 생성 컴포넌트들에 의해 플라즈마 상태로 여기되는 염소(Cl) 또는 불소(F)와 같은 하나 이상의 할로겐 함유 가스들의 사용을 포함할 수 있다. 고 비저항 층(222)이, 손상된 층이 열 전도성 지지부(214)의 정전 척 버전이 기판을 "척킹" 및/또는 지지하는 능력에 영향을 미치는 지점까지 공격받거나 또는 침식되면, 새로운 코팅이 열 전도성 지지부(214)의 표면들 위에 새롭게 형성되었을 때 열 전도성 지지부(214)가 기능했던 것처럼 열 전도성 지지부(214)가 기능할 수 있게 하기 위해, 이러한 새로운 코팅이 열 전도성 지지부(214)의 표면들 위에 형성될 수 있다. 고 비저항 층(222)을 형성하는 프로세스가 도 3과 함께 아래에서 추가로 설명된다.
[0036] 일부 실시예들에서, 고 비저항 층(222)은 또한, 이러한 고 비저항 층(222) 상의 반도체 기판의 반복적인 클램핑 또는 정전 척킹에 기인하여 고 비저항 층(222)의 표면의 마모량을 최소화하는 기계적 특성들을 포함한다. 통상적으로, 반도체 기판들은 거친 후면 표면을 갖고, 이러한 거친 후면 표면은, 기판 프로세싱 챔버에서 프로세싱되는 다수의 기판들에 대한 반복적인 노출에 기인하여 열 전도성 지지부(214)의 표면을 마모시킬 수 있다. 비-제한적인 일 예에서, 고 비저항 층(222)의 표면은, 열 전도성 지지부(214)의 표면의 경도와 실질적으로 같거나 또는 그보다 큰 경도를 갖는다. 다른 예에서, 고 비저항 층(222)의 표면은, 반도체 기판(예컨대, Si, GaN 또는 사파이어를 함유하는 기판들)의 경도와 실질적으로 같거나 또는 그보다 큰 경도를 갖는다. 일 예에서, 표면 경도는 약 103 내지 약 104 MPa이다. 그러므로, 위에서 설명된 바와 같이, 일부 실시예들에서, 고 비저항 층(222)의 재료는, 고 비저항 층(222)의 우수한 전기적 특성들에 기인하여 정전 척킹 프로세스를 안정화하기 위해, 그리고 또한 화학적 공격 및 기계적 마모로부터 열 전도성 지지부(214)의 표면을 보호하기 위해 사용될 수 있다.
[0037] 도 3은 본원에서 설명되는 적어도 하나의 실시예에 따른, 챔버 컴포넌트를 제조하기 위한 방법(300)의 흐름도를 도시한다. 제조되는 일부 챔버 컴포넌트들은, 위에서 논의된 프로세스 키트 스택(206) 내의 하나 이상의 컴포넌트들 및/또는 열 전도성 지지부(214)를 포함할 수 있지만, 다른 챔버 컴포넌트들이 또한 이 방법을 사용하여 제조될 수 있다. 방법(300)은 제조 동작들(300A) 및 시즈닝 동작들(300B)을 포함한다.
[0038] 제조 동작들(300A)은 블록들(302 및 304)을 포함한다. 블록(302)에서, 챔버 컴포넌트의 바디가 형성된다. 바디는 금속(예컨대, 알루미늄 또는 SST), 세라믹 재료(예컨대, 알루미나(Al2O3), 알루미늄 나이트라이드(AlN), 보론 나이트라이드(BN)) 또는 다른 유사한 재료들로 형성될 수 있다. 형성 직후에, 챔버 컴포넌트의 바디는, 사용 동안 균열 또는 입자 생성으로 이어지는 표면 결함(imperfection)들을 감소시키기 위해 연마될(polished) 수 있다. 바디는, 임의의 적절한 전해 연마 또는 기계적 연마 방법 또는 프로세스를 사용하여 연마될 수 있다.
[0039] 블록(304)은 고 비저항 층(222)을 포함하는 시즈닝 층을 챔버 컴포넌트에 엑스-시투로 제공하는 선택적인 동작을 제공한다. 본 개시내용의 "엑스-시투" 시즈닝은, 비생산 시즈닝 챔버에서 또는 기판을 프로세싱하기 위해 컴포넌트가 사용되는 프로세싱 챔버 외부의 어디에서든 이 컴포넌트를 시즈닝하는 것을 지칭한다. 시즈닝 레시피는, 하나 이상의 시간 기간들 동안 하나 이상의 시퀀스들, 순서들 및/또는 조합들로 특정 화학 조성(composition)을 함유하는 하나 이상의 플라즈마들에 컴포넌트를 노출시키는 프로세스를 포함할 수 있다. 엑스-시투 시즈닝 프로세스의 이점들 중 하나는, 인-시투 시즈닝(블록(308)에서 논의됨)에 대한 필요를 감소시키거나 또는 없애는 것일 수 있다. 이는 설비의 운영비를 감소시킬 수 있다. 부가적으로, 엑스-시투 시즈닝에서는, 챔버 컴포넌트의 바디가 프로세싱 챔버에 설치되지 않고 시즈닝될 수 있기 때문에, 다른 챔버 컴포넌트들이 시즈닝 층 형성 프로세스를 방해하거나 또는 변경하는 것 없이, 챔버 컴포넌트의 전체 바디가 코팅될 수 있다. 예컨대, 일 실시예에서, 열 전도성 지지부(214)의 최상부 표면(221)은 에지 링(218) 없이 고 비저항 층(222)으로 코팅될 수 있다.
[0040] 시즈닝 동작들(300B)은 블록들(306 및 308)을 포함한다. 블록(306)에서, 챔버 컴포넌트는 프로세싱 챔버 내에 설치된다. 일단 컴포넌트가 프로세싱 챔버에 설치되었다면, 블록(308)은 고 비저항 층(222)을 포함하는 시즈닝 층을 챔버 컴포넌트에 인-시투로 제공한다. 본 개시내용의 "인-시투"는, 기판을 프로세싱하기 위해 컴포넌트가 사용되는 프로세싱 챔버 내부에서 이 컴포넌트를 시즈닝하는 것을 지칭한다. 시즈닝 재료는, 챔버 컴포넌트들 및 챔버의 내부 표면들 상에, 이를테면, 적어도 하나의 프로세스 키트 스택(206)의 내부 표면들(213) 상에 그리고 열 전도성 지지부(214)의 최상부 표면(221) 상에, 고 비저항 층(222)을 포함하는 적어도 하나의 밀봉 층을 형성한다. 시즈닝 프로세스는 예컨대 약 섭씨 50 도 내지 약 섭씨 1100 도의 온도들에서 그리고 약 50 mTorr 내지 약 20 Torr의 압력들에서 동작할 수 있다. 이 시즈닝 프로세스는 또한, 예컨대 약 10 와트 내지 약 3000 와트의 레벨들에서 열 전도성 지지부(214)의 전극(219) 또는 RF 전력원(205)에 의해 페이스플레이트(204)에 제공되는 RF 전력들에서 동작할 수 있다.
[0041] 동작들(300A 및/또는 300B)에서 수행되는 시즈닝 프로세스는, 가스 공급부(203)로부터 제공되는 가스들을 페이스플레이트(204) 내에 형성된 가스 입구 매니폴드를 통해 도입함으로써 수행될 수 있다. 일 예에서, 시즈닝 층은, 프로세싱 챔버에서 산소 함유 가스와 실리콘-함유 가스를 반응시킴으로써 증착될 수 있는 실리콘 옥사이드 층이다. 실리콘-함유 가스는 실란, 디실란 및 테트라에틸 오르소실리케이트(TEOS)와 같은 전구체 가스들을 포함할 수 있다. 산소 함유 가스는 산소, 이산화탄소, 아산화질소 또는 다른 양들의 질소 및 산소(NxOy)를 포함할 수 있다. 소정량들의 탄소, 수소 및 플루오라이드(CxHyFz)와 같은 다른 전구체 가스들 뿐만 아니라, 아르곤, 크세논 및 헬륨과 같은 불활성 가스들이 시즈닝 프로세스 동안 프로세싱 챔버 안으로 도입될 수 있다. 시즈닝 층의 증착 동안, 실리콘-함유 가스들은 약 2 sccm(standard cubic centimeters per minute) 내지 약 20000 sccm의 유량으로 프로세싱 챔버 안으로 도입될 수 있다. 산소 함유 가스들은 약 2 sccm 내지 약 30000 sccm의 유량으로 프로세싱 챔버 안으로 도입될 수 있다. 아르곤, 크세논 및 헬륨은 약 10 sccm 내지 약 20000 sccm의 유량으로 프로세싱 챔버 안으로 도입될 수 있다. CxFy 및 CxHyFz 가스들은 약 2 sccm 내지 약 20000 sccm의 유량으로 프로세싱 챔버 안으로 도입될 수 있다. 프로세싱 시간은 시즈닝 층의 원하는 두께에 따라 변할 수 있다.
[0042] 블록(310)은, 프로세싱 챔버에서 증착 프로세스를 수행하는 것을 제공한다. 프로세싱 챔버의 내부 컴포넌트들이 시즈닝된 경우, 챔버 컴포넌트들 내에서 아킹이 크게 감소되거나 또는 없어진다. 예컨대, 아킹에 기인하여 열 전도성 지지부(214)를 제거하지 않고, 4,000 개를 초과하는 기판들이 프로세싱될 수 있다. 또한, 위에서 논의된 바와 같이, 열 저항 층(222)을 형성하는 시즈닝 층 형성 프로세스를 수행한 후에, 정전 척킹 저하가 또한 감소된다. 다른 접근법들에서, 아킹 이벤트 후에 컴포넌트들을 복구하는 유일한 방법은 챔버 컴포넌트들을 제거하는 것이며, 이는 크게 챔버 업타임을 감소시키고 운영비를 증가시킨다.
[0043] 전술된 내용이 본 개시내용의 실시예들에 관한 것이지만, 본 개시내용의 기본적인 범위를 벗어나지 않고, 본 개시내용의 다른 그리고 추가적인 실시예들이 안출될 수 있으며, 본 개시내용의 범위는 다음의 청구항들에 의해 결정된다.

Claims (15)

  1. 제1 표면을 갖는 유전체 바디;
    상기 유전체 바디 내에 배치되는 전극; 및
    고 비저항 층(high resistivity layer)
    을 포함하고,
    상기 고 비저항 층은 상기 유전체 바디의 상기 제1 표면 상에 배치되며, 상기 고 비저항 층은 약 1 x 109 옴-센티미터(ohm-centimeter) 내지 약 1 x 1017 옴-센티미터의 전기 비저항을 갖는,
    프로세싱 챔버 컴포넌트.
  2. 제1 항에 있어서,
    상기 전극은 상기 유전체 바디의 상기 제1 표면 아래로 1 밀리미터 이하에 있는,
    프로세싱 챔버 컴포넌트.
  3. 제1 항에 있어서,
    최상부 유전체 스페이서, 측면 전극 및 최하부 유전체 스페이서를 갖는 프로세스 키트 스택을 더 포함하는,
    프로세싱 챔버 컴포넌트.
  4. 제1 항에 있어서,
    상기 고 비저항 층은 약 1 마이크로미터 내지 약 20 마이크로미터의 두께를 갖는,
    프로세싱 챔버 컴포넌트.
  5. 제1 항에 있어서,
    상기 고 비저항 층은 약 3 내지 약 10의 유전 상수를 갖는,
    프로세싱 챔버 컴포넌트.
  6. 제5 항에 있어서,
    상기 유전 상수는 약 3.4 내지 약 4.0인,
    프로세싱 챔버 컴포넌트.
  7. 제1 항에 있어서,
    상기 전기 비저항은 약 1 x 1013 옴-센티미터인,
    프로세싱 챔버 컴포넌트.
  8. 프로세싱 챔버로서,
    내부 표면을 갖는 프로세스 키트 스택 ―상기 내부 표면은 챔버 바디 내의 프로세싱 구역을 향함―;
    열 전도성 지지부 ―상기 열 전도성 지지부는,
    기판을 지지하도록 구성되는 최상부 표면을 포함하는 유전체 바디, 및
    상기 유전체 바디 내에 배치되는 전극을 포함함―; 및
    고 비저항 층
    을 포함하고,
    상기 고 비저항 층은 적어도 하나의 프로세스 키트의 내부 표면 상에 그리고 상기 유전체 바디의 상기 최상부 표면 상에 배치되며, 상기 고 비저항 층은 1 x 109 옴-센티미터 내지 1 x 1017 옴-센티미터의 전기 비저항을 갖는,
    프로세싱 챔버.
  9. 제8 항에 있어서,
    상기 전극은 상기 유전체 바디의 상기 최상부 표면 아래로 1 밀리미터 이하에 있는,
    프로세싱 챔버.
  10. 제8 항에 있어서,
    상기 프로세스 키트 스택은 최상부 유전체 스페이서, 최하부 유전체 스페이서, 그리고 상기 최상부 유전체 스페이서와 상기 최하부 유전체 스페이서 사이에 배치된 측면 전극(side electrode)을 포함하는,
    프로세싱 챔버.
  11. 제8 항에 있어서,
    최하부 표면을 갖는 에지 링을 더 포함하고, 상기 에지 링은 상기 유전체 바디의 상기 최상부 표면 상에 배치되며, 상기 고 비저항 층은 상기 유전체 바디의 상기 최상부 표면과 상기 에지 링의 상기 최하부 표면 사이에 배치되는,
    프로세싱 챔버.
  12. 프로세싱 환경에서 사용하기 위한 챔버 컴포넌트를 제조하기 위한 방법으로서,
    상기 챔버 컴포넌트의 바디를 형성하는 단계;
    상기 챔버 컴포넌트를 프로세싱 챔버 내에 설치하는 단계;
    상기 바디의 표면 상에 고 비저항 층을 인-시투(in-situ)로 증착하는 단계 ―약 50 mTorr 내지 약 20 Torr의 압력이 적용되고, 약 10 와트 내지 약 3000 와트의 전력이 인가되고, 약 섭씨 50 도 내지 약 섭씨 1100 도의 온도가 적용되고, 실리콘-함유 가스가 약 2 sccm 내지 약 20000 sccm의 가스 유량으로 적용되고, 산소 함유 가스가 약 2 sccm 내지 약 30000 sccm의 가스 유량으로 적용되며, 불활성 가스들이 약 10 sccm 내지 약 20000 sccm의 유량으로 적용됨―; 및
    상기 프로세싱 챔버에서 증착 프로세스를 수행하는 단계
    를 포함하는,
    프로세싱 환경에서 사용하기 위한 챔버 컴포넌트를 제조하기 위한 방법.
  13. 제12 항에 있어서,
    상기 고 비저항 층은 약 1 마이크로미터 내지 약 20 마이크로미터의 유전체 두께를 갖는,
    프로세싱 환경에서 사용하기 위한 챔버 컴포넌트를 제조하기 위한 방법.
  14. 제12 항에 있어서,
    상기 고 비저항 층은 약 3 내지 약 10의 유전 상수를 갖는,
    프로세싱 환경에서 사용하기 위한 챔버 컴포넌트를 제조하기 위한 방법.
  15. 제12 항에 있어서,
    상기 고 비저항 층의 전기 비저항은 약 1 x 109 옴-센티미터 내지 약 1 x 1017 옴-센티미터인,
    프로세싱 환경에서 사용하기 위한 챔버 컴포넌트를 제조하기 위한 방법.
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