KR20210024849A - Printed circuit board and package board and manufacturing method thereof - Google Patents
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Abstract
Description
실시 예는 인쇄회로기판 및 이의 제조 방법에 관한 것이다.The embodiment relates to a printed circuit board and a method of manufacturing the same.
일반적으로, 패키지 기판은 메모리 칩이 부착된 제 1 기판과, 프로세서 칩이 부착된 제 2 기판이 하나로 연결된 형태를 가진다.In general, the package substrate has a form in which a first substrate to which a memory chip is attached and a second substrate to which a processor chip is attached are connected into one.
이러한 패키지 기판은, 프로세서 칩과 메모리 칩을 하나의 패키지로 제조함으로써, 칩의 실장 면적을 줄이고, 짧은 패스를 통해 고속 신호의 전송이 가능한 장점이 있다.Such a package substrate is advantageous in that a processor chip and a memory chip are manufactured as one package, thereby reducing a mounting area of a chip and enabling high-speed signal transmission through a short path.
이러한 장점으로 인해, 상기와 같은 패키지 기판은 모바일 기기 등에 많이 적용되고 있다.Due to these advantages, the package substrate as described above has been widely applied to mobile devices and the like.
도 1은 종래 기술에 따른 패키지 기판을 나타낸 단면도이다.1 is a cross-sectional view showing a package substrate according to the prior art.
도 1을 참조하면, 패키지 기판은 제 1 기판(20) 및 상기 제 1 기판(20) 위에 부착된 제 2 기판(30)을 포함한다.Referring to FIG. 1, the package substrate includes a
그리고, 상기 제 1 기판(20)은 제 1 절연층(1), 상기 제 1 절연층(1)의 적어도 일면에 형성된 회로 패턴(2), 상기 제 1 절연층(1) 위에 형성된 제 2 절연층(2), 상기 제 1 절연층(1) 아래에 형성된 제 3 절연층(3), 상기 제1 절연층(1)의 적어도 일면에 형성된 회로 패턴(4), 제 1 절연층(1)과 제 2 절연층(2)과 제 2 절연층(3) 중 적어도 어느 하나의 내부에 형성된 전도성 비아(5), 상기 제 2 절연층(2)의 상면에 형성된 패드(6), 상기 패드(6) 위에 형성된 복수의 접착 페이스트(7), 상기 복수의 접착 페이스트(7) 중 적어도 어느 하나의 접착 페이스트(7) 위에 형성된 메모리 칩(8), 상기 제 2 절연층(2) 위에 형성되며 상기 패드(6)의 일부 상면을 노출하는 제 1 보호층(10) 및 상기 보호층(10) 위에 형성되어 상기 메모리 칩(8)을 덮는 제 2 보호층(9)을 포함한다.In addition, the
그리고, 제 2 기판(30)은 제 4 절연층(11), 상기 제 4 절연층(11)의 적어도 일면에 형성된 회로 패턴(12), 상기 제 4 절연층(11)의 적어도 일면에 형성된 패드(13), 상기 제 4 절연층(11)의 내부에 형성된 전도성 비아(14), 상기 제 4 절연층(11) 위에 형성된 프로세서 칩(15), 상기 프로세서 칩(15)과 패드(13)를 연결하는 연결 부재(S)를 포함한다.In addition, the
도 1에 도시된 종래 기술에 따른 패키지 기판은, 레이저 기술을 응용한 TMV(Through Mold Via) 기술이 적용된 PoP(Package on Package) 모식도이다.The package substrate according to the prior art shown in FIG. 1 is a schematic diagram of a package on package (PoP) to which TMV (Through Mold Via) technology is applied to which laser technology is applied.
상기 TMV 기술은 상기와 같이 제 1 기판(20)을 몰딩 후 레이저 공정을 통해 패드에 연결되는 도전성 비아를 형성하고, 그에 따라 상기 도전성 비아 내에 솔더 볼(접착 페이스트)을 인쇄하게 된다.In the TMV technology, after molding the
그리고, 상기 인쇄된 솔더 볼(7)에 의해 상기 제 2 기판(30)은 상기 제 1 기판(20) 위에 부착된다.In addition, the
그러나, 상기와 같은 종래 기술은 솔더 볼(7)을 이용하여 제 1 기판과 제 2 기판을 연결하는 방식이어서, 미세피치 대응에 한계가 있는 문제점이 있다.However, the prior art as described above is a method of connecting the first substrate and the second substrate using the
또한, 종래 기술은 상기와 같이 솔더 볼(7)을 사용하기 때문에 솔더 갈라짐(solder crack), 브리지(bridge), 및 솔더 붕괴(collapse)와 같은 이슈가 발생할 수 있는 소지가 크다.In addition, since the prior art uses the
실시 예는, 새로운 구조의 인쇄회로기판 및 이를 포함하는 패키지 기판을 제공한다.The embodiment provides a printed circuit board having a new structure and a package board including the same.
또한, 실시 예는 미세 피치 대응에 용이한 인쇄회로기판 및 이를 포함하는 패키지 기판을 제공한다.In addition, the embodiment provides a printed circuit board that is easy to respond to fine pitches and a package board including the same.
또한, 실시 예는 상하부의 밸런스를 유지시키도록 하여 휨 발생을 최소화할 수 있는 인쇄회로기판 및 이를 포함하는 패키지 기판를 제공한다.In addition, the embodiment provides a printed circuit board capable of minimizing the occurrence of warpage by maintaining the balance of the upper and lower parts, and a package substrate including the same.
또한, 실시 예는 포스트 범프의 신뢰성을 향상시킬 수 있는 인쇄회로기판 및 이를 포함하는 패키지 기판을 제공한다.In addition, the embodiment provides a printed circuit board capable of improving the reliability of a post bump and a package board including the same.
제안되는 실시 예에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 제안되는 실시 예가 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다The technical tasks to be achieved in the proposed embodiment are not limited to the technical tasks mentioned above, and other technical tasks that are not mentioned are clear to those of ordinary skill in the technical field to which the proposed embodiment belongs from the following description. Will be able to understand
실시 예에 따른 인쇄회로기판은 절연층; 상기 절연층의 상면에 배치되는 패드; 상기 절연층의 상면과 상기 패드 사이에 배치되는 시드층; 상기 절연층의 상면에 배치되고, 상기 패드의 상면을 노출하는 개구부를 가지는 보호층; 및 상기 보호층의 개구부를 통해 노출된 상기 패드의 상면 위에 배치되는 포스트 범프를 포함하고, 상기 포스트 범프의 하면은, 상기 패드의 상면과 직접 접촉한다.The printed circuit board according to the embodiment includes an insulating layer; A pad disposed on the upper surface of the insulating layer; A seed layer disposed between the upper surface of the insulating layer and the pad; A protective layer disposed on an upper surface of the insulating layer and having an opening exposing an upper surface of the pad; And a post bump disposed on an upper surface of the pad exposed through the opening of the protective layer, wherein a lower surface of the post bump directly contacts the upper surface of the pad.
또한, 상기 포스트 범프의 측면의 적어도 일부는, 상기 보호층과 직접 접촉한다.In addition, at least a portion of the side surfaces of the post bumps directly contact the protective layer.
또한, 상기 포스트 범프는, 상기 시드층을 이용하여 형성된 전기 도금층이다.In addition, the post bump is an electroplating layer formed using the seed layer.
또한, 상기 시드층은, 상기 절연층의 상면과 상기 패드 사이에 배치되는 제1 영역과, 상기 제1 영역으로부터 연장되고, 상기 절연층의 하면과 상기 제2 보호층 사이에 배치되는 제2 영역을 포함한다.In addition, the seed layer may include a first region disposed between the upper surface of the insulating layer and the pad, and a second region extending from the first region and disposed between the lower surface of the insulating layer and the second protective layer. Includes.
또한, 상기 시드층은, 상기 절연층의 상면과 상기 패드 사이에 배치되는 제1 영역과, 상기 제1 영역으로부터 이격되고, 상기 절연층의 상면과 상기 보호층 사이에 배치되는 제2 영역을 포함한다.In addition, the seed layer includes a first region disposed between the upper surface of the insulating layer and the pad, and a second region spaced apart from the first region and disposed between the upper surface of the insulating layer and the protective layer. do.
또한, 상기 시드층은, 상기 보호층의 개구부를 통해 노출된 상기 절연층 상에 배치되고, 상기 제1 영역과 상기 제2 영역 사이를 연결하는 제3 영역을 포함한다.In addition, the seed layer includes a third region disposed on the insulating layer exposed through the opening of the protective layer and connecting the first region and the second region.
또한, 상기 포스트 범프의 세로폭 또는 높이는, 상기 포스트 범프의 가로 폭의 0.4배 내지 0.7배 사이의 범위를 가진다.In addition, the vertical width or height of the post bump has a range between 0.4 times and 0.7 times the horizontal width of the post bump.
또한, 상기 절연층의 상면에 실장되는 소자; 및 상기 보호층의 상면에 배치되고, 상기 소자를 몰딩하는 몰딩층을 포함한다.In addition, an element mounted on the upper surface of the insulating layer; And a molding layer disposed on the upper surface of the protective layer and molding the device.
또한, 상기 몰딩층의 상면은, 상기 소자의 상면과 동일 평면 상에 위치한다.In addition, the upper surface of the molding layer is located on the same plane as the upper surface of the device.
또한, 상기 포스트 범프의 상면은, 상기 몰딩층의 상면보다 낮게 위치한다.In addition, the upper surface of the post bump is positioned lower than the upper surface of the molding layer.
또한, 상기 포스트 범프의 측면의 전체 영역은, 상기 보호층과 직접 접촉하는 제1 부분과, 상기 몰딩층과 직접 접촉하는 제2 부분을 포함한다.In addition, the entire area of the side surface of the post bump includes a first portion in direct contact with the protective layer and a second portion in direct contact with the molding layer.
또한, 상기 포스트 범프의 측면의 전체 영역은, 상기 몰딩층과 직접 접촉한다.In addition, the entire area of the side surface of the post bump directly contacts the molding layer.
한편, 실시 예에 따른 인쇄회로기판의 제조 방법은 절연층을 준비하는 단계; 상기 절연층의 상면에 시드층을 형성하는 단계; 상기 절연층의 시드층을 이용하여 전기 도금을 진행하여 상기 시드층의 상면 위에 패드를 형성하는 단계; 상기 절연층의 상면에 상기 패드의 상면을 노출하는 개구부를 가지는 보호층을 형성하는 단계; 상기 보호층의 개구부를 통해 노출된 상기 패드의 상면 위에, 상기 절연층의 시드층을 이용하여 전기 도금을 진행하여 포스트 범프를 형성하는 단계; 및 상기 시드층의 적어도 일부를 제거하는 단계를 포함하고, 상기 패드의 전기 도금을 위한 시드층은, 상기 포스트 범프의 전기 도금을 위한 시드층과 동일하고, 상기 포스트 범프의 하면은, 상기 패드의 상면과 직접 접촉한다.On the other hand, a method of manufacturing a printed circuit board according to an embodiment includes: preparing an insulating layer; Forming a seed layer on the upper surface of the insulating layer; Performing electroplating using the seed layer of the insulating layer to form a pad on the upper surface of the seed layer; Forming a protective layer having an opening exposing an upper surface of the pad on an upper surface of the insulating layer; Forming a post bump by performing electroplating on an upper surface of the pad exposed through the opening of the protective layer by using a seed layer of the insulating layer; And removing at least a portion of the seed layer, wherein the seed layer for electroplating of the pad is the same as the seed layer for electroplating of the post bump, and the lower surface of the post bump is It is in direct contact with the upper surface.
또한, 상기 포스트 범프의 측면의 적어도 일부는, 상기 보호층과 직접 접촉한다.In addition, at least a portion of the side surfaces of the post bumps directly contact the protective layer.
또한, 상기 제거 단계 후의 시드층은, 상기 절연층의 상면과 상기 패드 사이에 배치되는 제1 영역과, 상기 제1 영역으로부터 연장되고, 상기 절연층의 하면과 상기 제2 보호층 사이에 배치되는 제2 영역을 포함한다.In addition, the seed layer after the removing step includes a first region disposed between the upper surface of the insulating layer and the pad, and extending from the first region, and disposed between the lower surface of the insulating layer and the second protective layer. It includes a second area.
또한, 상기 제거 단계 후의 시드층은, 상기 절연층의 상면과 상기 패드 사이에 배치되는 제1 영역과, 상기 제1 영역으로부터 이격되고, 상기 절연층의 상면과 상기 보호층 사이에 배치되는 제2 영역을 포함한다.In addition, the seed layer after the removing step includes a first region disposed between the upper surface of the insulating layer and the pad, and a second region spaced apart from the first region and disposed between the upper surface of the insulating layer and the protective layer. Includes the area.
또한, 상기 제거 단계 후의 시드층은, 상기 보호층의 개구부를 통해 노출된 상기 절연층 상에 배치되고, 상기 제1 영역과 상기 제2 영역 사이를 연결하는 제3 영역을 포함한다.Further, the seed layer after the removing step is disposed on the insulating layer exposed through the opening of the protective layer and includes a third region connecting the first region and the second region.
또한, 상기 포스트 범프의 세로폭 또는 높이는, 상기 포스트 범프의 가로 폭의 0.4배 내지 0.7배 사이의 범위를 가진다.In addition, the vertical width or height of the post bump has a range between 0.4 times and 0.7 times the horizontal width of the post bump.
도 1은 종래 기술에 따른 패키지 기판을 나타낸 단면도이다.
도 2는 제1 실시 예에 따른 인쇄회로기판을 나타낸 도면이다.
도 3은 실시예에 따른 회로기판의 절연층이 포함하는 제 2 물질의 구조를 도시한 도면이다.
도 4는 실시예에 따른 인쇄회로기판의 절연층이 포함하는 제 1 물질 및 제 2 물질의 배열 구조를 설명하기 위해 도시한 도면이다.
도 5는 비교 예의 포스트 범프의 구조를 설명하는 도면이다.
도 6은 제1 실시 예에 따른 포스트 범프의 구조를 설명하는 도면이다.
도 7은 제2 실시 예에 따른 포스트 범프의 구조를 설명하는 도면이다.
도 8은 제3 실시 예에 따른 포스트 범프의 구조를 설명하는 도면이다.
도 9 내지 도 15는 도2에 도시된 제1 실시 예에 따른 인쇄회로기판의 제조 방법을 공정 순으로 나타낸 도면이다.
도 16은 제1 실시 예에 따른 패키지 기판을 나타낸 도면이다.
도 17은 제2 실시 예에 따른 인쇄회로기판을 나타낸 도면이다.
도 18은 제2 실시 예에 따른 패키지 기판을 나타낸 도면이다.1 is a cross-sectional view showing a package substrate according to the prior art.
2 is a view showing a printed circuit board according to the first embodiment.
3 is a diagram illustrating a structure of a second material included in an insulating layer of a circuit board according to an exemplary embodiment.
4 is a diagram illustrating an arrangement structure of a first material and a second material included in an insulating layer of a printed circuit board according to an exemplary embodiment.
5 is a diagram illustrating a structure of a post bump in a comparative example.
6 is a diagram illustrating a structure of a post bump according to the first embodiment.
7 is a diagram illustrating a structure of a post bump according to a second embodiment.
8 is a diagram illustrating a structure of a post bump according to a third embodiment.
9 to 15 are views illustrating a method of manufacturing a printed circuit board according to the first embodiment shown in FIG. 2 in order of processes.
16 is a diagram illustrating a package substrate according to the first embodiment.
17 is a diagram illustrating a printed circuit board according to a second embodiment.
18 is a diagram illustrating a package substrate according to a second embodiment.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 다만, 본 발명의 기술 사상은 설명되는 일부 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있고, 본 발명의 기술 사상 범위 내에서라면, 실시예들간 그 구성 요소들 중 하나 이상을 선택적으로 결합, 치환하여 사용할 수 있다. Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the technical idea of the present invention is not limited to some of the embodiments to be described, but may be implemented in a variety of different forms, and within the scope of the technical idea of the present invention, one or more of the constituent elements may be selectively selected between the embodiments. It can be combined with and substituted for use.
또한, 본 발명의 실시예에서 사용되는 용어(기술 및 과학적 용어를 포함)는, 명백하게 특별히 정의되어 기술되지 않는 한, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 일반적으로 이해될 수 있는 의미로 해석될 수 있으며, 사전에 정의된 용어와 같이 일반적으로 사용되는 용어들은 관련 기술의 문맥상의 의미를 고려하여 그 의미를 해석할 수 있을 것이다. In addition, terms (including technical and scientific terms) used in the embodiments of the present invention are generally understood by those of ordinary skill in the art, unless explicitly defined and described. It can be interpreted as a meaning, and terms generally used, such as terms defined in a dictionary, may be interpreted in consideration of the meaning in the context of the related technology.
또한, 본 발명의 실시예에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함할 수 있고, “A 및(와) B, C중 적어도 하나(또는 한개이상)”로 기재되는 경우 A, B, C로 조합할 수 있는 모든 조합 중 하나이상을 포함 할 수 있다. In addition, terms used in the embodiments of the present invention are for describing the embodiments and are not intended to limit the present invention. In this specification, the singular form may also include the plural form unless specifically stated in the phrase, and when described as “at least one (or more than one) of A and (and) B and C”, it may be combined with A, B, and C. It may contain one or more of all possible combinations.
또한, 본 발명의 실시 예의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등으로 한정되지 않는다. In addition, terms such as first, second, A, B, (a), and (b) may be used in describing the constituent elements of the embodiment of the present invention. These terms are only for distinguishing the component from other components, and are not limited to the nature, order, or order of the component by the term.
그리고, 어떤 구성 요소가 다른 구성요소에 '연결', '결합' 또는 '접속'된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결, 결합 또는 접속되는 경우뿐만 아니라, 그 구성 요소와 그 다른 구성요소 사이에 있는 또 다른 구성 요소로 인해 '연결', '결합' 또는 '접속'되는 경우도 포함할 수 있다. And, when a component is described as being'connected','coupled' or'connected' to another component, the component is not only directly connected, coupled, or connected to the other component, but also with the component. The case of being'connected','coupled', or'connected' due to another component between the other components may also be included.
또한, 각 구성 요소의 " 상(위) 또는 하(아래)"에 형성 또는 배치되는 것으로 기재되는 경우, 상(위) 또는 하(아래)는 두 개의 구성 요소들이 서로 직접 접촉되는 경우뿐만 아니라 하나 이상의 또 다른 구성 요소가 두 개의 구성 요소들 사이에 형성 또는 배치되는 경우도 포함한다. In addition, when it is described as being formed or disposed on the “top (top) or bottom (bottom)” of each component, the top (top) or bottom (bottom) is one as well as when the two components are in direct contact with each other. It also includes the case where the above other component is formed or disposed between the two components.
또한 “상(위) 또는 하(아래)”으로 표현되는 경우 하나의 구성 요소를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.In addition, when expressed as “up (up) or down (down)”, the meaning of not only an upward direction but also a downward direction based on one component may be included.
도 2는 제1 실시 예에 따른 인쇄회로기판을 나타낸 도면이다.2 is a view showing a printed circuit board according to the first embodiment.
도 2를 참조하면, 인쇄회로기판(100)은 제1 절연층(101), 회로 패턴(102), 비아(103), 제2 절연층(103), 제3 절연층(104), 제1 패드(106), 제2 패드(107), 보호층(108), 제1 몰딩층(109), 제2 몰딩층(110), 제1 연결부(111), 제1 소자(112), 제2 연결부(113), 제2 소자(114), 제3 연결부(115), 제3 소자(116) 및 포스트 범프(117)를 포함한다.2, the printed
제 1 절연층(101)은 코어 기판일 수 있다.The first insulating
상기 제 1 절연층(101)은 단일 회로 패턴이 형성되는 인쇄회로기판의 지지기판일 수 있으나, 복수의 적층 구조를 가지는 기판 중 어느 하나의 회로 패턴이 형성되는 영역을 의미할 수도 있다.The first insulating
상기 제 1 절연층(101) 위에는 제 2 절연층(104)이 형성되고, 상기 제 1 절연층(101) 아래에는 제 3 절연층(105)이 형성된다.A second insulating
상기 제 1 내지 제3 절연층(101, 104, 105)은 절연 플레이트를 형성하며, 열경화성 또는 열가소성 고분자 기판, 세라믹 기판, 유-무기 복합 소재 기판, 또는 유리 섬유 함침 기판일 수 있으며, 고분자 수지를 포함하는 경우, FR-4, BT(Bismaleimide Triazine), ABF(Ajinomoto Build up Film) 등의 에폭시계 절연 수지를 포함할 수 있으며, 이와 달리 폴리이미드계 수지를 포함할 수도 있으나, 특별히 이에 한정되는 것은 아니다.The first to third insulating
상기 제 1 내지 제3 절연층(101, 104, 105)은 서로 다른 물질로 형성될 수 있으며, 일 예로 제1 절연층(101)은 유리 섬유를 포함하는 함침 기판이고 제2 및 제3 절연층(104, 105)은 수지만으로 형성되어 있는 절연시트일 수 있다.The first to third insulating
상기 제1 절연층(101)은 중심 절연층으로서, 제2 및 제3 절연층(104, 105)보다 두꺼울 수 있다.The first insulating
상기 제1 절연층(101)의 상부 및 하부 중 적어도 어느 하나에는 내부 회로패턴(102)이 형성된다.An
상기 회로 패턴(102)은 통상적인 인쇄회로기판의 제조 공정인 어디티브 공법(Additive process), 서브트렉티브 공법(Subtractive Process), MSAP(Modified Semi Additive Process) 및 SAP(Semi Additive Process) 공법 등으로 가능하며 여기에서는 상세한 설명은 생략한다.The
또한, 상기 제 1 절연층(101)의 내부에는 서로 다른 층에 형성되는 내부 회로 패턴(102)을 서로 연결하는 비아(103)가 형성된다.In addition, a via 103 is formed in the first insulating
상기 제 1 절연층(101)의 상부에 형성된 제 2 절연층(104)과, 하부에 형성된 제 3 절연층(105)에도 외부 회로 패턴(도시하지 않음)이 형성되어 있다.An external circuit pattern (not shown) is also formed on the second insulating
상기 제 1 절연층(101)의 상부에 형성된 제 2 절연층(104)과, 하부에 형성된 제 3 절연층(105)의 노출 표면에도 외부 회로 패턴(도시하지 않음)이 형성되어 있다.External circuit patterns (not shown) are also formed on the exposed surfaces of the second insulating
상기 외부 회로 패턴은 도면상에 도시된 패드(106, 107)를 의미할 수 있다. 즉, 상기 외부 회로 패턴은 상기 패드(106, 107)와 동일한 공정에 의해 형성되며, 그의 기능에 따라 패턴과 패드로 구분된다.The external circuit pattern may mean the
즉, 제 2 절연층(104) 및 제 3 절연층(105)의 표면에는 회로 패턴이 형성되는데, 상기 회로 패턴의 기능에 따라 일부는 외부 회로 패턴이 될 수 있고, 나머지 일부는 칩이나 다른 기판과 연결되는 패드(106, 107)일 수 있다.That is, a circuit pattern is formed on the surfaces of the second insulating
또한, 상기 제 2 절연층(104) 및 제 3 절연층(105) 내부에도 비아가 형성된다.In addition, vias are also formed inside the second insulating
상기와 같은 비아(103)는 레이저 공정을 통해 상기 제 1, 2 및 3 절연층(101, 104, 105) 중 적어도 하나를 개방하는 비아 홀을 형성하고, 그에 따라 상기 형성된 비아 홀 내부를 금속 페이스트로 충진함으로써 형성할 수 있다.The via 103 as described above forms a via hole that opens at least one of the first, second, and third insulating
이때, 상기 비아(103)를 형성하는 금속 물질은 Cu, Ag, Sn, Au, Ni 및 Pd 중 선택되는 어느 하나의 물질일 수 있으며, 상기 금속 물질 충진은 무전해 도금, 전해 도금, 스크린 인쇄(Screen Printing), 스퍼터링(Sputtering), 증발법(Ecaporation), 잉크젯팅 및 디스펜싱 중 어느 하나 똔느 이들의 조합된 방식을 이용할 수 있다.At this time, the metal material forming the via 103 may be any one material selected from Cu, Ag, Sn, Au, Ni, and Pd, and the filling of the metal material is electroless plating, electrolytic plating, screen printing ( Screen Printing), sputtering, evaporation, ink jetting, and dispensing, any one of a combination of these may be used.
한편, 상기 비아 홀은 기계, 레이저 및 화학 가공 중 어느 하나의 가공 방식에 의해 형성될 수 있다.Meanwhile, the via hole may be formed by any one of mechanical, laser, and chemical processing.
상기 비아 홀이 기계 가공에 의해 형성되는 경우에는 밀링(Milling), 드릴(Drill) 및 라우팅(Routing) 등의 방식을 사용할 수 있고, 레이저 가공에 의해 형성되는 경우에는 UV나 CO2 레이저 방식을 사용할 수 있으며, 화학 가공에 의해 형성되는 경우에는 아미노실란, 케톤류 등을 포함하는 약품을 이용하여 상기 제 1, 2 및 3 절연층(101, 104, 105)을 개방할 수 있다.When the via hole is formed by machining, methods such as milling, drilling, and routing may be used, and when formed by laser processing, a UV or CO 2 laser method is used. In addition, when formed by chemical processing, the first, second and third insulating
한편, 상기 레이저에 의한 가공은 광학 에너지를 표면에 집중시켜 재료의 일부를 녹이고 증발시켜, 원하는 형태를 취하는 절단 방법으로, 컴퓨터 프로그램에 의한 복잡한 형성도 쉽게 가공할 수 있고, 다른 방법으로는 절단하기 어려운 복합 재료도 가공할 수 있다. On the other hand, the laser processing is a cutting method that takes a desired shape by concentrating optical energy on the surface to melt and evaporate a part of the material. Even difficult composite materials can be processed.
또한, 상기 레이저에 의한 가공은 절단 직경이 최소 0.005mm까지 가능하며, 가공 가능한 두께 범위로 넓은 장점이 있다.In addition, the laser processing has a cutting diameter of at least 0.005mm, and has a wide range of possible thicknesses.
상기 레이저 가공 드릴로, YAG(Yttrium Aluminum Garnet)레이저나 CO2 레이저나 자외선(UV) 레이저를 이용하는 것이 바람직하다. YAG 레이저는 동박층 및 절연층 모두를 가공할 수 있는 레이저이고, CO2 레이저는 절연층만 가공할 수 있는 레이저이다.As the laser processing drill, it is preferable to use a YAG (Yttrium Aluminum Garnet) laser, a CO2 laser, or an ultraviolet (UV) laser. YAG laser is a laser that can process both copper foil layers and insulating layers, and CO 2 laser is a laser that can process only insulating layers.
제 2 절연층(104) 및 제 3 절연층(105)의 표면(외부로 노출된 표면, 패드가 형성된 면)에는 보호층(108)이 형성된다.A
상기 보호층(108)은 상기 제 1 패드(106)의 상면을 노출하는 개구부를 갖는다.The
즉, 보호층(108)은 상기 제 2 절연층(104) 및 제 3 절연층(105)의 표면을 보호하기 위한 것으로, 상기 제 2 절연층(104) 및 제 3 절연층(105)의 전면에 걸쳐 형성되어 있으며, 노출되어야 하는 제 1 패드(106) 및 제2 패드(107) 적층 구조의 표면을 개방하는 개구부를 갖는다.That is, the
상기 보호층(108)은 SR(Solder Resist), 산화물 및 Au 중 어느 하나 이상을 이용하여, 적어도 하나 이상의 층으로 형성될 수 있다. 바람직하게, 상기 보호층(108)은 솔더 레지스트일 수 있다. 또한, 보호층(108)은 제2 절연층(104)의 상면 위에 배치된 상부 보호층 또는 제1 보호층을 포함할 수 있다. 또한, 보호층(108)은 제3 절연층(105)의 하면 아래에 배치된 하부 보호층 또는 제2 보호층을 포함할 수 있다. The
상기 보호층(108)의 개구부에 의해 노출된 제 1 패드(106)는 그의 기능에 따라 구분된다.The
즉, 상기 제 1 패드(106)는 제1 소자(112)와 연결되는 패드와, 제2 소자(114)와 연결되는 패드를 포함할 수 있다. That is, the
이를 위해, 상기 제1 패드(106) 상에는 연결부(111, 113)가 배치될 수 있다. 즉, 상기 제1 패드(106) 중 제1 소자(112)가 실장되는 패드 상에는 제1 연결부(111)가 배치될 수 있다. 또한, 상기 제1 패드(106) 중 제2 소자(114)가 실장되는 패드 상에는 제2 연결부(113)가 배치될 수 있다.To this end,
상기 제1 연결부(111) 및 제2 연결부(113)는 육면체 형상일 수 있다. 예를 들어, 상기 제1 연결부(111) 및 제2 연결부(113)의 단면은 사각형 형상을 포함할 수 있다. 더 자세하게, 상기 제1 연결부(111) 및 제2 연결부(113)의 단면은 직사각형 또는 정사각형 형상을 포함할 수 있다. 상기 제1 연결부(111) 및 제2 연결부(113)는 금(Au)을 포함할 수 있다. 예를 들어, 상기 제1 연결부(111) 및 제2 연결부(113)는 골드 범프일 수 있다.The
상기 제1 연결부(111) 상에는 제1 소자(112)가 부착될 수 있다. 또한, 상기 제2 연결부(113) 상에는 제2 소자(114)가 부착될 수 있다.A
상기 제1 소자(112) 및 제2 소자(114)는 메모리 패키지를 구성하는 능동 소자 및 수동 소자일 수 있다. 다만, 실시 예는 이에 한정되지 않으며, 상기 제1 소자(112) 및 제2 소자(114)는 메모리 패키지 이외의 다른 소자들을 포함할 수 있다. 예를 들어, 상기 제1 소자(112) 및 제2 소자(114)는 구동 IC 칩(Drive IC chip), 다이오드 칩, 전원 IC 칩, 터치 센서 IC 칩, MLCC(Multi layer ceramic condencer) 칩, BGA(Ball Grid Array) 칩, 칩 콘덴서 중 적어도 하나인 것을 포함할 수 있다. The
상기 보호층(108) 중 상부 보호층 또는 제1 보호층 상에는 제1 몰딩층(109)이 배치된다. 상기 제1 몰딩층(109)은 상기 상부 보호층 또는 제1 보호층 상에 상기 제1 소자(112) 및 제2 소자(114)를 덮으며 배치될 수 있다. 상기 제1 몰딩층(109)은 레진으로 형성될 수 있다. 상기 제1 몰딩층(109)은 내부에 상기 제1 소자(112) 및 제2 소자(114)를 매립시켜, 상기 제1 소자(112) 및 제2 소자(114)를 외부 환경으로부터 보호할 수 있다. 상기 제1 몰딩층(109)의 상면은 상기 제1 소자(112) 및 상기 제2 소자(114)의 상면보다 높게 위치할 수 있다. 예를 들어, 상기 제1 소자(112)의 상면 및 상기 제2 소자(114)의 상면은 상기 제1 몰딩층(109)의 상면을 덮으며 배치될 수 있다.A
한편, 제3 절연층(105)의 하면에는 제2 패드(107)가 배치된다. 그리고, 상기 제2 패드(107)는 제3 소자(116)가 실장되는 실장 패드와, 외부의 메인 보드와의 연결을 위한 포스트 범프(117)가 배치되는 범프 패드를 포함할 수 있다.Meanwhile, a
상기 제2 패드(107)의 실장 패드 상에는 제3 연결부(115)가 배치될 수 있다. 이때, 상기 제3 연결부(115)는 상기 제1 연결부(111) 및 제2 연결부(113)와는 다른 형상을 가질 수 있다. 예를 들어, 상기 제3 연결부(115)는 구형 형상을 포함할 수 있다. 또는 제3 연결부(115)의 단면은 원형 형상을 포함할 수 있다. 또는, 상기 제3 연결부(115)는 전체적으로 또는 부분적으로 라운드진 형상을 포함할 수 있다. 일 례로, 상기 제3 연결부(115)의 단면 형상은 일 측면에서 평면이고, 상기 일 측면과 반대되는 타측면에서 곡면인 것으로 포함할 수 있다.A
상기 제3 연결부(115)는 상기 제1 연결부(111) 및 제2 연결부(113)와 다른 크기를 가질 수 있다. 예를 들어, 상기 제3 연결부(115)는 상기 제1 연결부(111) 및 제2 연결부(113)보다 작은 크기로 형성될 수 있다. 상기 제3 연결부(115)는 구리(Cu), 주석(Sn), 알루미늄(Al), 아연(Zn), 인듐(In), 납(Pb), 안티몬(Sb), 비스무트(bi), 은(Ag), 니켈(Ni) 중 적어도 하나를 포함할 수 있다. 상기 제3 연결부(115)는 솔더 범프일 수 있다. 상기 제3 연결부(115)는 솔더볼일 수 있고, 이에 따라 리플로우 공정의 온도에서 용융될 수 있다. The
상기 포스트 범프(117)는 상기 하부 보호층 또는 제2 보호층을 통해 노출된 제2 패드(107) 또는 범프 패드의 하면 아래에 배치될 수 있다. The
상기 포스트 범프(117)는 상기 하부 보호층 또는 제2 보호층의 하면으로누터 돌출될 수 있다. 상기 포스트 범프(117)는 상부 폭과 하부 폭이 서로 동일할 수 있다. 또한, 상기 포스트 범프(117)는 상부 폭과 하부 폭이 서로 다를 수 있다. 이러한 포스트 범프(117)는 기둥 형상을 가질 수 있다.The
상기 포스트 범프(117)는 적어도 2개 이상으로 구성될 수 있다. 예를 들어, 포스트 범프(117)는 상기 제2 패드(107) 중 중앙을 기준으로 좌측에 형성된 어느 하나의 제2 패드 상에 배치된 제1 포스트 범프(117)와, 우측에 형성된 어느 하나의 제2 패드 상에 배치된 제2 포스트 범프(117)를 포함할 수 있다. The
이때, 상기 포스트 범프(117)의 하면은 상기 제3 소자(116)의 하면보다 높게 위치할 수 있다. 상기 포스트 범프(117)는 상기 하부 보호층 또는 제2 보호층의 개구부 내에 배치되는 제1 파트와, 상기 하부 보호층 또는 제2 보호층의 하면 아래로 돌출된 제2 파트를 포함할 수 있다. In this case, the lower surface of the
이때, 상기 제1 파트의 상부 폭과 하부 폭은 서로 동일할 수 있다. 또한, 상기 제2 파트의 상부 폭과 하부 폭은 서로 동일할 수 있다. 또한, 상기 제1 파트의 폭과 상기 제2 파트의 폭은 서로 동일할 수 있다. 또한, 이와 다르게 상기 제1 파트의 폭과 상기 제2 파트의 폭은 서로 다를 수 있다. 예를 들어, 상기 제1 파트의 폭보다 상기 제2 파트의 폭이 더 클 수 있다. 이에 따라, 상기 포스트 범프(117)의 상기 제2 파트는 상기 하부 보호층 또는 제2 보호층의 하면으로 확장되어 형성될 수 있다.In this case, the upper width and the lower width of the first part may be the same. In addition, the upper width and the lower width of the second part may be the same. Also, a width of the first part and a width of the second part may be the same. Also, differently, the width of the first part and the width of the second part may be different from each other. For example, the width of the second part may be larger than the width of the first part. Accordingly, the second part of the
상기 포스트 범프(117)의 하면에는 표면 처리층(도시하지 않음)이 배치될 수 있다. 예를 들어, 상기 포스트 범프(117)의 하면에는 상기 포스트 범프(117)의 표면을 보호하기 위한 표면 처리층이 배치될 수 있다. 상기 표면 처리층은 OSP(Organic Solderability Preservative), 무전해금도금(ENEPIG), EPIG(Thin-Nickel Electroless Palladium Immersion Gold) 중 어느 하나의 표면 처리 공법에 의해 형성될 수 있다. 또한, 상기 표면 처리층은 Ni/Au로 구성되는 소프트 금으로 형성될 수 있으며, 5~10㎛의 두께로 형성될 수 있다. A surface treatment layer (not shown) may be disposed on the lower surface of the
상기 보호층(108) 중 하부 보호층 또는 제2 보호층 아래에는 제2 몰딩층(110)이 배치된다. 상기 제2 몰딩층(110)은 상기 하부 보호층 또는 제2 보호층 상에 상기 제3 소자(116)를 덮으며 배치될 수 있다. 상기 제2 몰딩층(110)은 레진으로 형성될 수 있다. 이때, 상기 제2 몰딩층(110)은 상기 제3 소자(116)의 측부를 덮으며 배치될 수 있다. 또한, 상기 제2 몰딩층(110)은 상기 제3 소자(116)의 하면을 노출하며 배치될 수 있다. 다시 말해서, 상기 제2 몰딩층(110)의 하면은 상기 제3 소자(116)의 하면과 동일 평면 상에 위치할 수 있다. 이는, 상기 제2 몰딩층(110)이 상기 제3 소자(116)의 하면을 덮도록 형성한 상태에서, 상기 제2 몰딩층(110)의 하면이 상기 제3 소자(116)의 하면과 동일 평면 상에 위치하도록 상기 제2 몰딩층(110)을 그라인딩 하여 형성할 수 있다.A
상기와 같이, 제1 실시 예에서의 인쇄회로기판(100)은 절연층(101, 104, 105)의 상부에 소자를 실장하고, 상기 실장된 소자를 몰딩하는 제1 몰딩층(109)을 포함한다. 또한, 제1 실시 예에서의 인쇄회로기판(100)은 절연층(101, 104, 105)의 하부에 소자를 실장하고, 상기 실장된 소자를 몰딩하는 제2 몰딩층(110)을 포함한다. 이와 같이, 인쇄회로기판(100)은 절연층을 기준으로 한면에만 몰딩층이 배치되는 것이 아니라, 양면에 모두 상기 몰딩층이 배치되도록 함으로써, 상기 인쇄회로기판의 양면의 밸런스를 유지시킬 수 있으며, 이에 따른 휨 발생을 최소화할 수 있다.As described above, the printed
한편, 실시 예에서의 절연층(101, 104, 105)은 저유전율을 가질 수 있다.Meanwhile, the insulating
즉, 상기 제1 절연층(101)은 유리 섬유를 포함하고 있다. 상기 유리 섬유는 일반적으로 12㎛ 정도의 두께를 가진다. 이에 따라, 상기 제1 절연층(101)의 두께는 상기 유리 섬유의 두께를 포함한 21㎛±2㎛의 두께를 가질 수 있다. 구체적으로, 상기 제1 절연층(101)의 두께는 19㎛ 내지 23㎛ 사이의 범위를 가질 수 있다.That is, the first insulating
이와 다르게, 상기 제2 절연층(104) 및 제3 절연층(105)에는 유리 섬유가 포함되어 있지 않다. 바람직하게, 제2 절연층(104) 및 제3 절연층(105)은 RCC로 구성될 수 있다. 이에 따라, 상기 제2 절연층(104) 및 제3 절연층(105)의 각 두께는 12㎛±2㎛를 가질 수 있다. 즉, 상기 제2 절연층(104) 및 제3 절연층(105)의 각각의 두께는 10㎛ 내지 14㎛ 사이의 범위를 가질 수 있다.In contrast, glass fibers are not included in the second insulating
실시 예에서는 저유전율의 RCC를 이용하여 절연층을 구성하도록 하여, 이에 따른 회로 기판의 두께를 슬림하게 하면서 고주파수 대역에서도 신호 손실이 최소화되는 신뢰성 높은 회로기판을 제공할 수 있다. 이는, 상기 제2 절연층(104) 및 제3 절연층(105)에 포함된 물질의 특성에 의해 달성될 수 있으며, 이에 대해서는 하기에서 더욱 상세히 설명하기로 한다.In the embodiment, an insulating layer is formed using an RCC having a low dielectric constant, thereby reducing the thickness of the circuit board and providing a highly reliable circuit board in which signal loss is minimized even in a high frequency band. This can be achieved by the properties of the materials included in the second insulating
이를 위해, 제2 절연층(104) 및 제3 절연층(105)은 낮은 유전율과 함께 기계적/화학적 신뢰성을 확보할 수 있는 물질을 포함할 수 있다.To this end, the second insulating
자세하게, 상기 제2 절연층(104) 및 제3 절연층(105)은 3.0 이하의 유전율(Dk)을 가질 수 있다. 더 자세하게, 상기 제2 절연층(104) 및 제3 절연층(105)은 2.03 내지 2.7의 유전율을 가질 수 있다. 따라서, 상기 제2 절연층(104) 및 제3 절연층(105)은 낮은 유전율을 가질 수 있어, 절연층을 고주파 용도의 회로기판에 적용할 때, 절연층의 유전율 크기에 따른 전송 손실을 감소시킬 수 있다.In detail, the second insulating
또한, 상기 제2 절연층(104) 및 제3 절연층(105)은 50 ppm/℃ 이하의 열팽창 계수를 가질 수 있다. 자세하게, 상기 제2 절연층(104) 및 제3 절연층(105)은 15 ppm/℃ 내지 50 ppm/℃의 열팽창 계수를 가질 수 있다. In addition, the second insulating
이에 따라, 상기 제2 절연층(104) 및 제3 절연층(105)은 낮은 열팽창 계수를 가질 수 있어, 온도 변화에 따른 절연층의 크랙을 최소화할 수 있다.Accordingly, the second insulating
이를 위해, 상기 제2 절연층(104) 및 제3 절연층(105)은 2개의 물질로 형성될 수 있다. 자세하게, 상기 제2 절연층(104) 및 제3 절연층(105)은 2개의 화합물이 혼재된 물질을 포함할 수 있다. 자세하게, 상기 제2 절연층(104) 및 제3 절연층(105)은 제 1 화합물과 제 2 화합물을 포함할 수 있다.To this end, the second insulating
상기 제 1 물질과 상기 제 2 물질은 일정한 비율 범위로 포함될 수 있다. 자세하게, 상기 제 1 물질과 상기 제 2 물질은 4:6 내지 6:4의 비율로 포함될 수 있다.The first material and the second material may be included in a certain ratio range. In detail, the first material and the second material may be included in a ratio of 4:6 to 6:4.
또한, 상기 제2 절연층(104) 및 제3 절연층(105)은 추가적으로 무기 입자를 더 포함할 수 있다. 자세하게, 상기 제2 절연층(104) 및 제3 절연층(105)은 이산화규소(SiO2) 등의 무기 입자를 더 포함할 수 있다. 상기 무기 입자는 상기 제2 절연층(104) 및 제3 절연층(105) 전체에 대해 약 55 중량% 내지 70 중량% 만큼 포함될 수 있다.In addition, the second insulating
상기 무기 입자의 비율이 상기 범위를 벗어나는 경우, 상기 무기 입자에 의해 열팽창 계수 또는 유전율의 크기가 증가되어 절연층의 특성이 저하될 수 있다.When the ratio of the inorganic particles is out of the above range, the coefficient of thermal expansion or the size of the dielectric constant is increased by the inorganic particles, so that the properties of the insulating layer may be deteriorated.
또한, 상기 제 1 물질과 상기 제 2 물질은 상기 제2 절연층(104) 및 제3 절연층(105) 내에서 서로 화학적으로 비결합될 수 있다. 그러나, 실시예는 이에 제한되지 않고, 상기 제 1 화합물을 포함하는 제 1 물질과 상기 제 2 화합물을 포함하는 제 2 물질은 직접 또는 별도의 연결기에 의해 화학적으로 결합될 수도 있다.In addition, the first material and the second material may be chemically uncoupled with each other in the second insulating
상기 제1 물질은 절연특성을 가지는 물질을 포함할 수 있다. 또한, 상기 제 1 물질은 높은 충격 강도를 가져 향상된 기계적 특성을 가질 수 있다. 자세하게, 상기 제 1 물질은 수지물질을 포함할 수 있다. 예를 들어, 상기 제 1 물질은 하기의 화학식 1로 표현되는 폴리페닐에테르(Polyphenyl Ether, PPE)를 포함하는 제 1 화합물을 포함할 수 있다.The first material may include a material having insulating properties. In addition, the first material may have high impact strength and thus improved mechanical properties. In detail, the first material may include a resin material. For example, the first material may include a first compound including polyphenyl ether (PPE) represented by
[화학식 1][Formula 1]
상기 제 1 물질은 상기 제 1 화합물을 복수로 포함할 수 있으며, 제 1 화합물들은 서로 화학적으로 결합되어 형성될 수 있다. 자세하게, 하기 화학식 2와 같이 상기 제 1 화합물은 공유결합 즉, 파이파이 결합(π-π)에 의해 서로 선형적으로 연결될 수 있다. The first material may include a plurality of the first compounds, and the first compounds may be formed by chemically bonding to each other. In detail, as shown in
[화학식 2][Formula 2]
즉, 상기 제 1 화합물들은 상기 제 1 물질이 분자량이 약 300 내지 500의 분자량을 가지도록 서로 화학적으로 결합되어 형성될 수 있다.That is, the first compounds may be formed by chemically bonding with each other so that the first material has a molecular weight of about 300 to 500.
또한, 상기 제 2 물질은 제 2 화합물을 포함할 수 있다. 자세하게, 상기 제 2 물질은 복수의 제 2 화합물들이 서로 화학적으로 결합되어 형성될 수 있다.In addition, the second material may include a second compound. In detail, the second material may be formed by chemically bonding a plurality of second compounds to each other.
상기 제 2 화합물은 낮은 유전율 및 열팽창계수를 가지는 물질을 포함할 수 있다. 또한, 상기 제 2 화합물은 향상된 기계적 강도를 가지는 물질을 포함할 수 있다.The second compound may include a material having a low dielectric constant and a coefficient of thermal expansion. In addition, the second compound may include a material having improved mechanical strength.
상기 제 2 화합물은 트리사이클로데케인(tricyclodecane) 및 상기 트리사이클로데케인과 연결되는 말단기를 포함할 수 있다. 상기 트리사이클로데케인과 연결되는 말단기는 상기 제 2 화합물들이 서로 탄소 이중결합(C=C 본딩)으로 연결될 수 있는 다양한 물질을 포함할 수 있다. 자세하게, 상기 트리사이클로데케인과 연결되는 말단기는 아크릴레이트기, 에폭사이드기, 카르복실기, 하이드록실기, 이소시아네이트기를 포함할 수 있다.The second compound may include tricyclodecane and a terminal group connected to the tricyclodecane. The terminal group connected to the tricyclodecane may include various materials in which the second compounds may be connected to each other through a carbon double bond (C=C bonding). In detail, the terminal group connected to the tricyclodecane may include an acrylate group, an epoxide group, a carboxyl group, a hydroxyl group, and an isocyanate group.
상기 제 2 화합물들은 상기 트리사이클로데케인에 연결된 말단기들끼리 서로 연결될 수 있다, 자세하게, 상기 제 2 화합물들은 상기 말단기들끼리 탄소 이중결합(C=C 본딩)으로 크로스 링킹(cross-linked)되어 네트워크 구조를 형성할 수 있다.The second compounds may be connected to each other with terminal groups connected to the tricyclodecane. Specifically, the second compounds are cross-linked with a double carbon bond (C = C bonding) between the terminal groups. To form a network structure.
도 3은 실시예에 따른 회로기판의 절연층이 포함하는 제 2 물질의 구조를 도시한 도면이다.3 is a diagram illustrating a structure of a second material included in an insulating layer of a circuit board according to an exemplary embodiment.
자세하게, 도 3을 참조하면, 상기 제 2 화합물들은 크로스 링킹(cross-linked)되어 네트워크 구조를 형성하여 연결될 수 있다. 즉, 상기 제 2 화합물들은 복수의 네트워크 구조를 가지는 결합의 집합체일 수 있다.In detail, referring to FIG. 3, the second compounds may be cross-linked to form a network structure to be connected. That is, the second compounds may be an aggregate of bonds having a plurality of network structures.
이에 따라, 상기 제 2 화합물들에 의해 형성되는 상기 제 2 물질은 물질 특성에 따른 낮은 유전율 및 열팽창 계수를 가지면서, 네트워크 구조에 의해 향상된 기계적 강도를 가질 수 있다.Accordingly, the second material formed by the second compounds may have a low dielectric constant and a coefficient of thermal expansion according to material properties, and may have improved mechanical strength due to a network structure.
도 4는 제2 절연층(104) 및 제3 절연층(105)을 구성하는 상기 제1 물질과 상기 제 2 물질의 배열을 설명하기 위한 도면이다.4 is a diagram for explaining an arrangement of the first material and the second material constituting the second insulating
상기 제 1 물질과 상기 제 2 물질은 상기 절연층 내에서 하나의 단일상으로 형성될 수 있다. 도 8을 참조하면, 상기 제 1 화합물의 공유결합에 의해 연결되는 상기 제 1 물질은, 서로 크로스 링킹되어 네트워크 구조를 형성하는 제 2 화합물에 의해 형성되는 제 2 물질의 내부에 배치될 수 있다.The first material and the second material may be formed as a single phase in the insulating layer. Referring to FIG. 8, the first material connected by a covalent bond of the first compound may be disposed inside a second material formed by a second compound that is cross-linked with each other to form a network structure.
자세하게, 상기 제 1 화합물은 상기 제 2 화합물이 화학적으로 결합되어 형성되는 상기 제 2 물질의 네크워크 구조의 내부에 배치되어 상기 제 1 물질과 상기 제 2 물질이 분리되는 것을 방지할 수 있다.In detail, the first compound may be disposed inside the network structure of the second material formed by chemically bonding the second compound to prevent the first material and the second material from being separated.
즉, 상기 제2 절연층(104) 및 제3 절연층(105)은 상기 제 1 물질과 상기 제 2 물질은 절연층 내에서 상분리되어 배치되지 않고, 하나의 단일상 구조로 형성될 수 있다. 이에 따라, 상기 제 1 물질과 상기 제 2 물질의 물질 특성에 의해 낮은 유전율 및 낮은 열팽창 계수를 가지면서, 하나의 단일상으로 형성될 수 있으므로, 높은 기계적 강도를 가질 수 있다.That is, the second insulating
한편, 실시 예에서의 포스트 범프(117)는 상기 제2 패드(107)를 형성하는데 사용된 도금 시드층(추후 설명)을 이용하여 형성될 수 있다. 따라서, 실시 예에서의 인쇄회로기판(100)은 상기 포스트 범프(117)를 형성하기 위한 별도의 시드층이 생략될 수 있다. 또한, 상기 포스트 범프(117)는 상기 제2 패드(107)와 직접 접촉하며 배치될 수 있다. 또한, 포스트 범프(117)는 상기 하부 보호층 또는 제2 보호층과 직접 접촉하며 배치될 수 있다. 즉, 포스트 범프(117)의 상면은 상기 제2 패드(107)의 하면과 직접 접촉할 수 있다. 그리고, 상기 포스트 범프(117)의 측면은 상기 하부 보호층 또는 제2 보호층과 직접 접촉할 수 있다. 즉, 비교 예의 인쇄회로기판은 포스트 범프의 패드 사이에 상기 포스트 범프의 전기 도금을 위한 별도의 시드층이 형성되었다. 이에 따라, 비교 예의 인쇄회로기판은 상기 포스트 범프와 상기 패드가 서로 직접 접촉하지 않는 구조를 가졌다. Meanwhile, the
즉, 실시 예에서는 포스트 범프 아래에 전기 도금을 위한 시드층을 별도로 형성하지 않고, 패드 아래에 위치한 시드층을 이용하여 상기 패드 상에 상기 포스트 범프를 형성할 수 있도록 한다. 이에 따르면, 상기 포스트 범프의 형성을 위한 별도의 시드층을 형성하지 않아도 됨으로써 제조 공정을 간소화할 수 있고, 상기 포스트 범프의 시드층 사이에서의 크랙 발생을 해결할 수 있으며, 이에 따른 제품의 신뢰성 및 내구성을 향상시킬 수 있다. 또한, 실시 예에 의하면, 디스미어 공정을 솔더 레지스트 상에 별도로 진행하지 않아도 됨으로써, 디스미어 용액에 의한 상기 솔더 레지스트의 화이트닝 현상을 방지할 수 있다.That is, in the embodiment, a seed layer for electroplating is not separately formed under the post bump, and the post bump can be formed on the pad using a seed layer located under the pad. Accordingly, it is not necessary to form a separate seed layer for the formation of the post bump, thereby simplifying the manufacturing process, solving the occurrence of cracks between the seed layers of the post bump, and thus reliability and durability of the product. Can improve. In addition, according to the embodiment, since the desmear process does not have to be separately performed on the solder resist, whitening of the solder resist due to the desmear solution can be prevented.
이하에서는 상기 포스트 범프(117)의 구조에 대해 보다 구체적으로 설명하기로 한다.Hereinafter, the structure of the
도 5는 비교 예의 포스트 범프의 구조를 설명하는 도면이고, 도 6은 제1 실시 예에 따른 포스트 범프의 구조를 설명하는 도면이며, 도 7은 제2 실시 예에 따른 포스트 범프의 구조를 설명하는 도면이고, 도 8은 제3 실시 예에 따른 포스트 범프의 구조를 설명하는 도면이다.5 is a diagram illustrating a structure of a post bump in a comparative example, FIG. 6 is a diagram illustrating a structure of a post bump according to a first embodiment, and FIG. 7 is a diagram illustrating a structure of a post bump according to a second embodiment FIG. 8 is a diagram illustrating a structure of a post bump according to a third embodiment.
도 5를 참조하면, 비교 예의 인쇄회로기판은 절연층(41)을 포함한다.Referring to FIG. 5, the printed circuit board of the comparative example includes an insulating
그리고, 상기 절연층(41) 상에는 패드(42)가 배치된다. 이때, 상기 절연층(41)과 상기 패드(42) 사이에는 상기 패드(42)의 전기 도금을 위한 제1 시드층(43)이 배치된다. In addition, a
또한, 상기 절연층(41) 상에는 상기 패드(42)의 상면의 적어도 일부를 노출하는 개구부를 가지는 보호층(44)이 배치된다. 그리고, 상기 보호층(44)의 개구부를 통해 노출된 상기 패드(42)의 상면 위에는 포스트 범프(46)가 배치될 수 있다. 이때, 상기 포스트 범프(46)는 전기 도금을 통해 형성될 수 있다. 즉, 상기 포스트 범프(46)는 일정 높이를 가지고 상기 패드(42) 상에 돌출 구조를 가지고 배치되며, 이에 따라 비전해 도금으로는 상기 포스트 범프(46)를 형성할 수 없다. 따라서, 상기 포스트 범프(46)는 전기 도금에 의해 형성되며, 이를 위해 상기 패드(107) 상에는 제2 시드층(45)이 배치된다. 상기 제2 시드층(45)은 상기 패드(42)의 상면, 상기 보호층(44)의 상면 및 상기 보호층(44)의 개구부의 내벽에 각각 배치될 수 있다.In addition, a
즉, 비교 예의 인쇄회로기판은 포스트 범프(46)를 형성하기 위해, 패드(42) 상에 제2 시드층(45)이 배치된다. 이에 따라, 비교 예의 인쇄회로기판은 상기 제2 시드층(45)을 형성하는 공정을 추가로 진행해야 하며, 이에 따른 제조 공정이 복잡해지거나, 제조 시간이 증가하는 문제를 가졌다.That is, in the printed circuit board of the comparative example, the
또한, 비교 예의 인쇄회로기판은 무전해 도금으로 형성되는 제2 시드층(45)의 디스미어 공정 시 용액에 의해 보호층(44)의 화이트닝(whitening) 현상이 발생한다. 또한, 비교 예의 인쇄회로기판은 패드와 포스트 범프 사이에 제2 시드층(45)이 배치되며, 이에 따른 범프 레이어는 다공성(porous)의 미세 구조를 가지게 된다. 그리고, 이러한 다공성 구조는 금속의 밀집도가 낮으며, 이에 따라 외부 충격이나 기타 물리적인 힘에 의해 상기 다공성의 제2 시드층(45)에 크랙이 발생하게 되며, 이에 따른 포스트 범프가 파괴되어 제품 신뢰성이나 내구성이 급격하게 감소하는 문제점이 있다. In addition, in the printed circuit board of the comparative example, whitening of the
또한, 비교 예의 포스트 범프는 가로폭이 a이고, 세로폭이 b를 가졌다. 이때, 비교 예의 포스트 범프의 종횡비(b/a)는 0.8 내지 2.0 범위 내에 포함되었으며, 이에 따른 포스트 범프의 내구성이 낮은 문제점을 가졌다.In addition, the post bump of the comparative example had a width a and a vertical width b. At this time, the aspect ratio (b/a) of the post bump of the comparative example was included in the range of 0.8 to 2.0, and thus the durability of the post bump was low.
도 6을 참조하면, 제1 실시 예의 포스트 범프는 비교 예에서의 제2 시드층이 생략된 구조를 가진다. 다시 말해서, 제1 실시 예의 포스트 범프는 패드의 전기 도금을 위해 사용된 시드층(107A)을 이용하여 패드(107) 상에 전기 도금을 하여 형성할 수 있다. 도 6은 SMD(Solder Mask Defined) 타입의 보호층을 포함한다.Referring to FIG. 6, the post bump of the first embodiment has a structure in which the second seed layer in the comparative example is omitted. In other words, the post bump of the first embodiment may be formed by electroplating on the
SMD 타입에서, 패드(107)의 상면의 일부는 보호층(108A)의 개구부를 통해 노출되며, 상기 노출된 상면 상에 상기 포스트 범프(117A)가 배치될 수 있다. 그리고, SMD 타입에서의 보호층(108A)의 개구부는 상기 포스트 범프(117A)의 상면의 폭보다 작은 폭을 가진다. 이에 따라, 상기 포스트 범프(117A)의 상면의 적어도 일부는 상기 보호층(108A)에 의해 덮이게 된다.In the SMD type, a part of the upper surface of the
이때, 제1 실시 예에서서의 포스트 범프(117A)는 하면이 상기 패드(107)의 상면과 직접 접촉하며 배치된다. 또한, 포스트 범프(117A)의 측면은 상기 보호층(108A)과 직접 접촉하며 배치된다. 명확하게, 상기 포스트 범프(117A)의 측면은 상기 보호층(108A)의 개구부의 내벽과 직접 접촉하며 배치될 수 있다.At this time, the
여기에서, 시드층(107A)은 상기 절연층(105)과 상기 패드(107) 사이에 배치된다. 이때, 상기 시드층(107A)은 상기 패드(107)의 형성 후에 바로 제거되는 것이 아니라, 상기 포스트 범프(117A)가 형성될 때까지 남아있게 된다. 즉, 비교 예에서의 제1 시드층은 상기 패드가 형성된 후에, 상기 패드의 하부에 배치된 영역을 제외한 나머지 영역은 모두 제거된다. Here, the
이와 다르게, 실시 예에서의 시드층(107A)은 상기 포스트 범프(117A)가 모두 형성될때까지 상기 패드(107)의 하부 이외의 영역에 배치된 부분도 제거되지 않는다. 그리고, 상기 시드층(107A)은 상기와 같이 포스트 범프(117A)가 형성된 이후에 제거됨에 따라, 비교 예의 제1 시드층과 다른 구조를 가질 수 있다.In contrast, in the
즉, 비교 예의 제1 시드층은 패드가 배치된 영역에만 배치되었다. 즉, 비교 예에서의 제1 시드층은 패드 아래에만 배치되었다.That is, the first seed layer of the comparative example was disposed only in the area where the pad is disposed. That is, the first seed layer in the comparative example was disposed only under the pad.
이와 다르게, 제1 실시 예에서의 시드층(107A)은 상기 패드(107)가 배치된 영역뿐 아니라, 이로부터 연장되어 상기 보호층(108A)의 아래에도 배치될 수 있다.In contrast, the
즉, 시드층(107A)은 상기 패드(107)와 상기 절연층(105) 사이에 배치된 제1 영역과, 상기 제1 영역으로부터 연장되어 상기 보호층(108A)과 상기 절연층(105) 사이에 배치되는 제2 영역을 포함할 수 있다.That is, the
이에 따르면, 포스트 범프 아래에 전기 도금을 위한 시드층을 별도로 형성하지 않고, 패드 아래에 위치한 시드층을 이용하여 상기 패드 상에 상기 포스트 범프를 형성할 수 있도록 한다. 이에 따르면, 상기 포스트 범프의 형성을 위한 별도의 시드층을 형성하지 않아도 됨으로써 제조 공정을 간소화할 수 있고, 상기 포스트 범프의 시드층 사이에서의 크랙 발생을 해결할 수 있으며, 이에 따른 제품의 신뢰성 및 내구성을 향상시킬 수 있다. 또한, 실시 예에 의하면, 디스미어 공정을 솔더 레지스트 상에 별도로 진행하지 않아도 됨으로써, 디스미어 용액에 의한 상기 솔더 레지스트의 화이트닝 현상을 방지할 수 있다.Accordingly, a seed layer for electroplating is not separately formed under the post bump, and the post bump can be formed on the pad by using a seed layer located under the pad. Accordingly, it is not necessary to form a separate seed layer for the formation of the post bump, thereby simplifying the manufacturing process, solving the occurrence of cracks between the seed layers of the post bump, and thus reliability and durability of the product. Can improve. In addition, according to the embodiment, since the desmear process does not have to be separately performed on the solder resist, whitening of the solder resist due to the desmear solution can be prevented.
또한, 제1 실시 예에서의 포스트 범프는 가로폭이 A이고, 세로폭이 B를 가질 수 있다. 그리고, 제1 실시 예에서의 포스트 범프(117A)의 종횡비(B/A)는 0.4 내지 0.7 범위 내에 포함되도록 하고, 이에 따른 포스트 범프(117A)의 내구성을 향상시킬 수 있도록 한다. 다시 말해서, 상기 포스트 범프의 세로폭 또는 높이는, 상기 포스트 범프의 가로 폭의 0.4배 내지 0.7배 사이의 범위를 가지도록 한다. 이때, 포스트 범프(117A)의 종횡비(B/A)가 0.4보다 작은 경우, 상기 포스트 범프(117A)의 높이가 확보되지 않아, 상기 포스트 범프(117A)가 기능을 정상적으로 수행하지 못하게 된다. 또한, 상기 포스트 범프(117A)의 종횡비(B/A)가 0.7보다 큰 경우, 상기 포스트 범프(117A)의 가로폭 대비 세로폭이 너무 큼에 따라 상기 포스트 범프(117A)가 쉽게 무너지는 내구성에 문제를 가지게 된다. In addition, the post bump in the first embodiment may have a horizontal width of A and a vertical width of B. In addition, the aspect ratio (B/A) of the
또한, 이와 같은 구조의 포스트 범프(117A)의 측면은, 보호층(108)과 직접 접촉하는 제1 부분과, 상기 제2 몰딩층(110)과 직접 접촉하는 제2 부분을 포함할 수 있다. 즉, 비교 예에서의 포스트 범프는 보호층과 포스트 범프 사이에 시드층이 추가로 배치됨에 따라 상기 포스트 범프의 상기 제1 부분을 포함하지 않는 구조를 가졌으나, 실시 예에서는 상기 보호층과 직접 접촉하는 상기 제1 부분을 포함하며 포스트 범프가 배치될 수 있다.Further, a side surface of the
도 7을 참조하면, 제2 실시 예의 포스트 범프는 비교 예에서의 제2 시드층이 생략된 구조를 가진다. 다시 말해서, 제2 실시 예의 포스트 범프는 패드의 전기 도금을 위해 사용된 시드층(107B)을 이용하여 패드(107) 상에 전기 도금을 하여 형성할 수 있다. 도 7은 NSMD(NonSolder Mask Defined) 타입의 보호층을 포함한다.Referring to FIG. 7, the post bump of the second embodiment has a structure in which the second seed layer in the comparative example is omitted. In other words, the post bump of the second embodiment may be formed by electroplating on the
NSMD 타입에서, 패드(107)의 상면의 전체는 보호층(108B)의 개구부를 통해 노출되며, 상기 노출된 상면 상에 상기 포스트 범프(117B)가 배치될 수 있다. 그리고, NSMD 타입에서의 보호층(108B)의 개구부는 상기 포스트 범프(117B)의 상면의 폭보다 큰 폭을 가진다. 이에 따라, 상기 포스트 범프(117B) 및 패드(107)으로부터 일정 간격 이격된 위치에 보호층(108B)이 배치될 수 있다.In the NSMD type, the entire upper surface of the
이때, 제2 실시 예에서서의 포스트 범프(117B)는 하면이 상기 패드(107)의 상면과 직접 접촉하며 배치된다. 또한, 포스트 범프(117B)의 측면은 노출될 수 있다. 더욱 명확하게, 상기 포스트 범프(117B)의 측면은 상기 제2 몰딩층(110)과 직접 접촉하며 배치될 수 있다.At this time, the
여기에서, 시드층(107B)은 상기 절연층(105)과 상기 패드(107) 사이에 배치된다. 이때, 상기 시드층(107B)은 상기 패드(107)의 형성 후에 바로 제거되는 것이 아니라, 상기 포스트 범프(117B)가 형성될 때까지 남아있게 된다. 즉, 비교 예에서의 제1 시드층은 상기 패드가 형성된 후에, 상기 패드의 하부에 배치된 영역을 제외한 나머지 영역은 모두 제거된다. Here, the
이와 다르게, 제2 실시 예에서의 시드층(107B)은 상기 포스트 범프(117B)가 모두 형성될때까지 상기 패드(107)의 하부 이외의 영역에 배치된 부분도 제거되지 않는다. 그리고, 상기 시드층(107B)은 상기와 같이 포스트 범프(117B)가 형성된 이후에 제거됨에 따라, 비교 예의 제1 시드층과 다른 구조를 가질 수 있다.In contrast, the
즉, 비교 예의 제1 시드층은 패드가 배치된 영역에만 배치되었다. 즉, 비교 예에서의 제1 시드층은 패드 아래에만 배치되었다.That is, the first seed layer of the comparative example was disposed only in the area where the pad is disposed. That is, the first seed layer in the comparative example was disposed only under the pad.
이와 다르게, 제2 실시 예에서의 시드층(107B)은 상기 패드(107)가 배치된 영역뿐 아니라, 이로부터 연장되어 상기 보호층(108B)의 아래에도 배치될 수 있다.In contrast, the
즉, 시드층(107B)은 상기 패드(107)와 상기 절연층(105) 사이에 배치된 제1 영역과, 상기 제1 영역으로부터 이격되고 상기 보호층(108B)과 상기 절연층(105) 사이에 배치되는 제2 영역을 포함할 수 있다.That is, the
이에 따르면, 포스트 범프 아래에 전기 도금을 위한 시드층을 별도로 형성하지 않고, 패드 아래에 위치한 시드층을 이용하여 상기 패드 상에 상기 포스트 범프를 형성할 수 있도록 한다. 이에 따르면, 상기 포스트 범프의 형성을 위한 별도의 시드층을 형성하지 않아도 됨으로써 제조 공정을 간소화할 수 있고, 상기 포스트 범프의 시드층 사이에서의 크랙 발생을 해결할 수 있으며, 이에 따른 제품의 신뢰성 및 내구성을 향상시킬 수 있다. 또한, 실시 예에 의하면, 디스미어 공정을 솔더 레지스트 상에 별도로 진행하지 않아도 됨으로써, 디스미어 용액에 의한 상기 솔더 레지스트의 화이트닝 현상을 방지할 수 있다.Accordingly, a seed layer for electroplating is not separately formed under the post bump, and the post bump can be formed on the pad by using a seed layer located under the pad. Accordingly, it is not necessary to form a separate seed layer for the formation of the post bump, thereby simplifying the manufacturing process, solving the occurrence of cracks between the seed layers of the post bump, and thus reliability and durability of the product. Can improve. In addition, according to the embodiment, since the desmear process does not have to be separately performed on the solder resist, whitening of the solder resist due to the desmear solution can be prevented.
또한, 제2 실시 예에서의 포스트 범프는 가로폭이 A'이고, 세로폭이 B'를 가질 수 있다. 그리고, 제2 실시 예에서의 포스트 범프(117B)의 종횡비(B'/A')는 0.4 내지 0.7 범위 내에 포함되도록 하고, 이에 따른 포스트 범프(117B)의 내구성을 향상시킬 수 있도록 한다. 포스트 범프(117B)의 종횡비(B'/A')가 0.4보다 작은 경우, 상기 포스트 범프(117B)의 높이가 확보되지 않아, 상기 포스트 범프(117B)가 기능을 정상적으로 수행하지 못하게 된다. 또한, 상기 포스트 범프(117B)의 종횡비(B'/A')가 0.7보다 큰 경우, 상기 포스트 범프(117B)의 가로폭 대비 세로폭이 너무 큼에 따라 상기 포스트 범프(117B)가 쉽게 무너지는 내구성에 문제를 가지게 된다. In addition, the post bump according to the second embodiment may have a horizontal width of A'and a vertical width of B'. In addition, the aspect ratio (B'/A') of the
또한, 이와 같은 제2 실시 예에서의 포스트 범프(117)의 측면의 전체 영역은 제2 몰딩층(110)과 직접 접촉하는 구조를 가질 수 있다.In addition, the entire area of the side surface of the
도 8을 참조하면, 제3 실시 예의 포스트 범프는 비교 예에서의 제2 시드층이 생략된 구조를 가진다. 다시 말해서, 제3 실시 예의 포스트 범프는 패드의 전기 도금을 위해 사용된 시드층(107C)을 이용하여 패드(107) 상에 전기 도금을 하여 형성할 수 있다. 도 8은 NSMD(NonSolder Mask Defined) 타입의 보호층을 포함한다.Referring to FIG. 8, the post bump of the third embodiment has a structure in which the second seed layer in the comparative example is omitted. In other words, the post bump of the third embodiment may be formed by electroplating on the
NSMD 타입에서, 패드(107)의 상면의 전체는 보호층(108C)의 개구부를 통해 노출되며, 상기 노출된 상면 상에 상기 포스트 범프(117C)가 배치될 수 있다. 그리고, NSMD 타입에서의 보호층(108C)의 개구부는 상기 포스트 범프(117C)의 상면의 폭보다 큰 폭을 가진다. 이에 따라, 상기 포스트 범프(117C) 및 패드(107)으로부터 일정 간격 이격된 위치에 보호층(108C)이 배치될 수 있다.In the NSMD type, the entire upper surface of the
이때, 제3 실시 예에서서의 포스트 범프(117C)는 하면이 상기 패드(107)의 상면과 직접 접촉하며 배치된다. 또한, 포스트 범프(117C)의 측면은 노출될 수 있다. 더욱 명확하게, 상기 포스트 범프(117C)의 측면은 상기 제2 몰딩층(110)과 직접 접촉하며 배치될 수 있다.In this case, the
여기에서, 시드층(107C)은 상기 절연층(105)과 상기 패드(107) 사이에 배치된다. 이때, 상기 시드층(107C)은 상기 패드(107)의 형성 후에 바로 제거되는 것이 아니라, 상기 포스트 범프(117C)가 형성될 때까지 남아있게 된다. 즉, 비교 예에서의 제1 시드층은 상기 패드가 형성된 후에, 상기 패드의 하부에 배치된 영역을 제외한 나머지 영역은 모두 제거된다. Here, the
이와 다르게, 제3 실시 예에서의 시드층(107C)은 상기 포스트 범프(117C)가 모두 형성될때까지 상기 패드(107)의 하부 이외의 영역에 배치된 부분도 제거되지 않는다. 그리고, 상기 시드층(107C)은 상기와 같이 포스트 범프(117C)가 형성된 이후에 제거됨에 따라, 비교 예의 제1 시드층과 다른 구조를 가질 수 있다.In contrast, in the
즉, 비교 예의 제1 시드층은 패드가 배치된 영역에만 배치되었다. 즉, 비교 예에서의 제1 시드층은 패드 아래에만 배치되었다.That is, the first seed layer of the comparative example was disposed only in the area where the pad is disposed. That is, the first seed layer in the comparative example was disposed only under the pad.
이와 다르게, 제3 실시 예에서의 시드층(107C)은 상기 패드(107)가 배치된 영역뿐 아니라, 이로부터 연장되어 상기 보호층(108C)의 아래에도 배치될 수 있다.Alternatively, the
즉, 시드층(107C)은 상기 패드(107)와 상기 절연층(105) 사이에 배치된 제1 영역과, 상기 제1 영역으로부터 이격되고 상기 보호층(108C)과 상기 절연층(105) 사이에 배치되는 제2 영역과, 상기 제1 및 제2 영역 사이의 제2 몰딩층(110)과 절연층(105)사이에 배치되는 제3 영역을 포함할 수 있다.That is, the
이에 따르면, 포스트 범프 아래에 전기 도금을 위한 시드층을 별도로 형성하지 않고, 패드 아래에 위치한 시드층을 이용하여 상기 패드 상에 상기 포스트 범프를 형성할 수 있도록 한다. 이에 따르면, 상기 포스트 범프의 형성을 위한 별도의 시드층을 형성하지 않아도 됨으로써 제조 공정을 간소화할 수 있고, 상기 포스트 범프의 시드층 사이에서의 크랙 발생을 해결할 수 있으며, 이에 따른 제품의 신뢰성 및 내구성을 향상시킬 수 있다. 또한, 실시 예에 의하면, 디스미어 공정을 솔더 레지스트 상에 별도로 진행하지 않아도 됨으로써, 디스미어 용액에 의한 상기 솔더 레지스트의 화이트닝 현상을 방지할 수 있다.Accordingly, a seed layer for electroplating is not separately formed under the post bump, and the post bump can be formed on the pad by using a seed layer located under the pad. Accordingly, it is not necessary to form a separate seed layer for the formation of the post bump, thereby simplifying the manufacturing process, solving the occurrence of cracks between the seed layers of the post bump, and thus reliability and durability of the product. Can improve. In addition, according to the embodiment, since the desmear process does not have to be separately performed on the solder resist, whitening of the solder resist due to the desmear solution can be prevented.
이하에서는 도2에 도시된 제1 실시 예에 따른 인쇄회로기판의 제조 방법에 대해 구체적으로 설명하기로 한다.Hereinafter, a method of manufacturing the printed circuit board according to the first embodiment illustrated in FIG. 2 will be described in detail.
도 9 내지 도 15는 도2에 도시된 제1 실시 예에 따른 인쇄회로기판의 제조 방법을 공정 순으로 나타낸 도면이다.9 to 15 are views illustrating a method of manufacturing a printed circuit board according to the first embodiment shown in FIG. 2 in order of processes.
먼저, 도 9를 참조하면, 인쇄회로기판(100)의 제조에 기초가 되는 제 1 절연층(101)을 준비한다.First, referring to FIG. 9, a first insulating
상기 제 1 절연층(101)은 인쇄회로기판(100)의 내부에 존재하는 회로 패턴을 형성하기 위한 기초 자재이다.The first insulating
상기 제 1 절연층(101)은 열경화성 또는 열가소성 고분자 기판, 세라믹 기판, 유-무기 복합 소재 기판, 또는 유리 섬유 함침 기판일 수 있으며, 고분자 수지를 포함하는 경우, 에폭시계 절연 수지를 포함할 수 있으며, 이와 달리 폴리이미드계 수지를 포함할 수도 있다.The first insulating
상기 제 1 절연층(101)의 적어도 일면에는 금속층(도시하지 않음)이 형성된다. 상기 금속층(도시하지 않음)은 내부 회로 패턴(102)을 형성하기 위해 사용된다.A metal layer (not shown) is formed on at least one surface of the first insulating
상기 금속층은 상기 제 1 절연층(101)에 비전해 도금을 하여 형성할 수 있으며, 이와 달리 CCL(copper clad laminate)를 사용할 수 있다The metal layer may be formed by subjecting the first insulating
이때, 상기 금속층을 비전해 도금하여 형성하는 경우, 상기 제 1 절연층(101)의 상면에 조도를 부여하여 도금이 원활이 수행되도록 할 수 있다.In this case, when the metal layer is formed by electroless plating, roughness may be applied to the upper surface of the first insulating
상기 금속층은 구리(Cu), 철(Fe) 및 이들의 합금 등의 전도성이 있는 금속 재질로 형성될 수 있다. The metal layer may be formed of a conductive metal material such as copper (Cu), iron (Fe), and alloys thereof.
이후, 도 10을 참조하면, 상기 준비된 제 1 절연층(101)의 상면 및 하면의 금속층을 식각하여 회로 패턴(102)을 형성하고, 그에 따라 상기 제 1 절연층(101)에 비아 홀(도시하지 않음)을 형성하여, 상기 제 1 절연층(101)의 상면 및 하면에 각각 형성되어 있는 회로 패턴(102)을 상호 전기적으로 연결하기 위한 전도성 비아(103)를 형성한다.Thereafter, referring to FIG. 10, a
상기 회로 패턴(102)은 상기 금속층의 상면 및 하면에 포토 레지스트을 도포한 후, 이를 패터닝하고, 노광 및 현상 과정을 진행하여 포토 레지스트 패턴을 형성함으로써 수행할 수 있다.The
즉, 상기 회로 패턴(102)은 통상적인 인쇄회로기판의 제조 공정인 어디티브 공법(Additive process), 서브트렉티브 공법(Subtractive Process), MSAP(Modified Semi Additive Process) 및 SAP(Semi Additive Process) 공법 등으로 가능하며 여기에서는 상세한 설명은 생략한다.That is, the
상기 도전성 비아(103)는 1층 회로 패턴과 2층 회로 패턴의 적어도 1 이상의 영역을 도통시키기 위해 형성된다. 상기 도전성 비아(103)를 형성하기 위한 비아 홀은 레이저가공 등의 공정을 통해 형성될 수 있으며, 상기 형성된 비아 홀 내부를 금속 물질로 충진하는 공정을 통해 형성될 수 있다.The conductive via 103 is formed to conduct at least one or more regions of the one-layer circuit pattern and the two-layer circuit pattern. The via hole for forming the conductive via 103 may be formed through a process such as laser processing, and may be formed through a process of filling the formed via hole with a metal material.
이때, 상기 금속 물질은 Cu, Ag, Sn, Au, Ni 및 Pd 중 선택되는 어느 하나의 물질일 수 있으며, 상기 금속 물질 충진은 무전해 도금, 전해 도금, 스크린 인쇄(Screen Printing), 스퍼터링(Sputtering), 증발법(Ecaporation), 잉크젯팅 및 디스펜싱 중 어느 하나 또는 이들의 조합된 방식을 이용할 수 있다.At this time, the metallic material may be any one selected from Cu, Ag, Sn, Au, Ni, and Pd, and the filling of the metallic material is electroless plating, electroplating, screen printing, and sputtering. ), evaporation, ink jetting, and dispensing, or a combination thereof.
이때, 상기 회로 패턴(102)과 도전성 비아(103)의 형성 순서는 크게 중요하지 않지만, 보다 효율적인 비아 홀 가공을 위해, 상기 도전성 비아(103)를 우선적으로 가공하여 상기 도전성 비아(103)를 형성시킨 후, 상기 회로 패턴(102)을 형성시킨다.At this time, the order of formation of the
이후, 도 11을 참조하면, 상기 제 1 절연층(101)의 상면에 형성된 회로 패턴(102)을 매립하는 제 2 절연층(104)을 형성한다.Thereafter, referring to FIG. 11, a second insulating
이때, 상기 제 2 절연층(104)은 하나의 층으로 형성하는 것도 가능하지만, 각각 여러 개의 층으로 형성되어 다수의 층으로 적층되는 구조를 가질 수도 있다. 이때, 상기 제 2 절연층(104)은 에폭시, 페놀 수지, 프리프레그, 폴리이미드 필름, ABF 필름 등이 적용되어 복수의 층이 동일한 재질로 이루어져 형성될 수 있다. 바람직하게, 상기 제2 절연층(104)은 상기 설명한 바와 같은 RCC로 형성될 수 있다.In this case, the second insulating
이에 따라, 상기 제 2 절연층(104)의 일면에는 금속층(미도시)이 형성될 수 있다.Accordingly, a metal layer (not shown) may be formed on one surface of the second insulating
상기 금속층은 추후 제 1 패드(106)나 외부 회로 패턴(도시하지 않음)을 형성시키기 위해 존재할 수 있다.The metal layer may be present to later form the
상기 금속층은 열, 압력에 의한 프레스 공정 시, 레진(Resin)의 흐름과 퍼짐성을 용이하게 하는 역할을 한다.The metal layer serves to facilitate resin flow and spreadability during a pressing process by heat and pressure.
상기 제 1 절연층(101)의 하면에 형성된 회로 패턴(102)을 매립하는 제 3 절연층(105)을 형성한다.A third insulating
이때, 상기 제 3 절연층(105)은 하나의 층으로 형성하는 것도 가능하지만, 각각 여러 개의 층으로 형성되어 다수의 층으로 적층되는 구조를 가질 수도 있다. 이때, 상기 제 3 절연층(105)은 에폭시, 페놀 수지, 프리프레그, 폴리이미드 필름, ABF 필름 등이 적용되어 복수의 층이 동일한 재질로 이루어져 형성될 수 있다. 바람직하게, 제3 절연층(105)은 RCC로 형성될 수 있다. In this case, the third insulating
이에 따라, 상기 제 3 절연층(105)의 일면에는 금속층(미도시)이 형성될 수 있다.Accordingly, a metal layer (not shown) may be formed on one surface of the third insulating
상기 금속층은 추후 제 2 패드(107)나 외부 회로 패턴(도시하지 않음)을 형성시키기 위해 존재할 수 있다. 상기 금속층은 열, 압력에 의한 프레스 공정 시, 레진(Resin)의 흐름과 퍼짐성을 용이하게 하는 역할을 한다.The metal layer may be present to form the
다음으로, 상기 준비된 제 2 절연층(104)의 상면의 금속층을 식각하여 제 1 패드(106)를 형성하고, 그에 따라 상기 제 2 절연층(104)에 비아 홀(도시하지 않음)을 형성하여, 상기 제 1 절연층(101)의 상면에 형성되어 있는 회로 패턴(102)과 상기 제 1 패드(106)를 상호 전기적으로 연결하기 위한 전도성 비아를 형성한다.Next, the metal layer on the upper surface of the prepared second insulating
즉, 상기 제 1 패드(106)는 통상적인 인쇄회로기판의 제조 공정인 어디티브 공법(Additive process), 서브트렉티브 공법(Subtractive Process), MSAP(Modified Semi Additive Process) 및 SAP(Semi Additive Process) 공법 등으로 가능하며 여기에서는 상세한 설명은 생략한다.That is, the
또한, 상기 준비된 제 3 절연층(105)의 하면의 금속층을 식각하여 제 2 패드(107)를 형성하고, 그에 따라 상기 제 3 절연층(105)에 비아 홀(도시하지 않음)을 형성하여, 상기 제 1 절연층(101)의 하면에 형성되어 있는 회로 패턴(102)과 상기 제 2 패드(107)를 상호 전기적으로 연결하기 위한 전도성 비아를 형성한다.In addition, the metal layer on the lower surface of the prepared third insulating
다음으로, 도 12를 참조하면, 상기 제1 패드(106) 상에 제1 연결부(111) 및 제2 연결부(113)를 배치한다. 그리고, 상기 제1 연결부(111)를 이용하여 상기 제1 패드(106) 상에 제1 소자(112)를 실장한다.Next, referring to FIG. 12, a
또한, 상기 제2 연결부(113)를 이용하여 상기 제1 패드(106) 상에 제2 소자(114)를 실장한다.In addition, the
또한, 상기 제2 패드(108) 상에 제3 연결부(115)를 형성한다. 그리고, 상기 제3 연결부(115)를 이용하여 상기 제2 패드(108) 상에 제3 소자(116)를 실장한다.In addition, a
다음으로, 도 13을 참조하면, 그리고, 상기 제 2 절연층(104)의 상면 및 상기 제 3 절연층(105)의 하면에 보호층(108)을 각각 형성한다.Next, referring to FIG. 13, a
상기 보호층(108)은 상기 제 2 절연층(104)의 표면, 제 1 패드(106)의 표면, 제 3 절연층(105)의 표면 및 제 2 패드(107)의 표면을 각각 보호하기 위한 것으로, 솔더 레지스트, 산화물 및 Au 중 적어도 어느 하나를 이용하여 적어도 하나 이상의 층으로 형성될 수 있다.The
이후, 상기 보호층(108)을 가공하여, 제 2 패드(107)의 표면을 외부로 노출시킨다.Thereafter, the
즉, 상기 보호층(108)은 제 2 패드(107)의 일부 상면을 노출하는 개구부(미도시)를 포함하도록 형성되며, 상기 개구부는 제 2 패드(107)보다 작은 직경을 가질 수 있다(SMD 타입).That is, the
이에 따라, 상기 제 1 패드(106) 및 제 2 패드(107)의 가장자리 영역은 상기 보호층(108)에 의해 보호된다.Accordingly, edge regions of the first and
이후, 상기 보호층(108)의 개구부를 통해 노출된 상기 제2 패드(108) 상에 포스트 범프(117)를 형성한다. 이때, 상기 포스트 범프(117)는 상기 설명한 바와 같이, 상기 제2 패드(108)의 전기 도금을 위해 형성한 시드층을 이용하여 전기 도금을 진행하는 것에 의해 형성될 수 있다.Thereafter, a
다음으로, 도 14를 참조하면, 상기 보호층(108)의 상부 보호층 또는 제1 보호층 상에 상기 제1 소자(112) 및 제2 소자(114)를 매립하는 제1 몰딩층(109)을 형성한다.Next, referring to FIG. 14, a
또한, 상기 보호층(108)의 하부 보호층 또는 제2 보호층 상에 상기 제3 소자(116)를 매립하는 제2 몰딩층(110)을 형성한다. 이때, 상기 제2 몰딩층(110)의 하면은 상기 제3 소자(116)의 하면보다 낮게 위치할 수 있다. 또한, 상기 제1 몰딩층(109)의 상면은 상기 제1 소자(112) 및 제2 소자(114)의 상면보다 높게 위치할 수 있다.In addition, a
다음으로, 도 15를 참조하면, 상기 제2 몰딩층(110)의 하부 영역을 그라인딩하여, 상기 제3 소자(116)의 하면이 노출되도록 한다. 즉, 상기 제2 몰딩층(110)의 하면이 상기 제3 소자(116)의 하면과 동일 평면 상에 위치하도록, 상기 제2 몰딩층(110)의 하부 영역을 그라인딩할 수 있다.Next, referring to FIG. 15, the lower region of the
이와 같은 본 실시 예에 의하면, 인쇄회로기판에 포스트 범프를 형성하고, 상기 포스트 범프를 이용하여 상부 패키지나 메인 보드를 부착하여 패키지 기판을 제조함으로써, 미세 피치에 대응이 가능하며, 이에 따라 제조사의 생산성을 극대화시킬 수 있다.According to this embodiment, by forming a post bump on a printed circuit board and attaching an upper package or a main board using the post bump to manufacture a package substrate, it is possible to respond to a fine pitch. You can maximize your productivity.
또한, 본 실시 예에 의하면, 인쇄회로기판의 양면에 각각 소자를 실장하고, 상기 실장된 소자를 몰딩하는 몰딩부를 배치함으로써, 기존의 단면 몰딩 구조에 비해 인쇄회로기판의 상하부의 밸런스를 유지할 수 있으며, 이에 따른 인쇄회로기판의 휨 발생을 최소화할 수 있다.In addition, according to the present embodiment, by mounting the device on both sides of the printed circuit board, and disposing a molding part for molding the mounted device, it is possible to maintain the balance of the upper and lower parts of the printed circuit board compared to the conventional single-sided molding structure. As a result, the occurrence of warpage of the printed circuit board can be minimized.
또한, 실시 예에 의하면, 인쇄회로기판의 양면에 각각 소자를 실장하도록 함으로써, 기존의 상부 패키지에 실장되는 능동 또는 수동 소자들을 인쇄회로기판 상에 모두 실장시킬 수 있으며, 이에 따른 패키지 기판의 전체 두께를 낮출 수 있다.In addition, according to the embodiment, by mounting the devices on both sides of the printed circuit board, both active or passive devices mounted on the existing upper package can be mounted on the printed circuit board, and accordingly, the total thickness of the package board Can be lowered.
또한, 본 실시 예에 의하면, 메인 보드가 부착되는 하부의 몰딩부의 하면이 상기 인쇄회로기판의 하부에 실장된 소자의 하면과 동일 평면 상에 놓이도록 함으로써, 상기 메인 보드와 인쇄회로기판 사이의 연결 신뢰성을 향상시킬 수 있다.In addition, according to the present embodiment, the lower surface of the lower molding part to which the main board is attached is placed on the same plane as the lower surface of the element mounted under the printed circuit board, thereby connecting the main board and the printed circuit board. Reliability can be improved.
또한, 본 실시 예에 의하면, 인쇄회로기판의 양면에 각각 포스트 범프가 배치됨으로써, 상기 포스트 범프를 통해 인쇄회로기판의 양면으로 방열이 이루어지도록 할 수 있고, 이에 따른 방열 특성을 향상시킬 수 있다.In addition, according to the present embodiment, post bumps are disposed on both sides of the printed circuit board, so that heat dissipation can be made to both sides of the printed circuit board through the post bumps, and thus heat dissipation characteristics may be improved.
또한, 본 실시 예에 의하면, 소자의 높이만큼 포스트 범프의 높이 조절이 가능하며, 이에 따른 패키지 디자인 설계가 용이하다.In addition, according to the present embodiment, it is possible to adjust the height of the post bump as much as the height of the device, thereby facilitating package design design.
또한, 실시 예에 의하면, 포스트 범프 아래에 전기 도금을 위한 시드층을 별도로 형성하지 않고, 패드 아래에 위치한 시드층을 이용하여 상기 패드 상에 상기 포스트 범프를 형성할 수 있도록 한다. 이에 따르면, 상기 포스트 범프의 형성을 위한 별도의 시드층을 형성하지 않아도 됨으로써 제조 공정을 간소화할 수 있고, 상기 포스트 범프의 시드층 사이에서의 크랙 발생을 해결할 수 있으며, 이에 따른 제품의 신뢰성 및 내구성을 향상시킬 수 있다. 또한, 실시 예에 의하면, 디스미어 공정을 솔더 레지스트 상에 별도로 진행하지 않아도 됨으로써, 디스미어 용액에 의한 상기 솔더 레지스트의 화이트닝 현상을 방지할 수 있다.In addition, according to the embodiment, a seed layer for electroplating is not separately formed under the post bump, and the post bump can be formed on the pad by using a seed layer located under the pad. Accordingly, it is not necessary to form a separate seed layer for the formation of the post bump, thereby simplifying the manufacturing process, solving the occurrence of cracks between the seed layers of the post bump, and thus reliability and durability of the product. Can improve. In addition, according to the embodiment, since the desmear process does not have to be separately performed on the solder resist, whitening of the solder resist due to the desmear solution can be prevented.
또한, 실시 예에서는 포스트 범프의 종횡비(aspect ration)가 0.4 내지 0.7 범위 내에 포함되도록 함으로써, 이에 따른 포스트 범프의 내구성을 향상시킬 수 있다. In addition, in the embodiment, the aspect ratio of the post bump is included in the range of 0.4 to 0.7, thereby improving the durability of the post bump.
도 16은 제1 실시 예에 따른 패키지 기판을 나타낸 도면이다.16 is a diagram illustrating a package substrate according to the first embodiment.
도 16을 참조하면, 제1 실시 예에 따른 패키지 기판은 도 2에서 설명한 인쇄회로기판(100)을 포함한다.Referring to FIG. 16, the package substrate according to the first embodiment includes the printed
그리고, 상기 인쇄회로기판(100)의 포스트 범프(117)의 하면에는 솔더 볼(210)이 배치될 수 있다.Further, a
그리고, 상기 솔더 볼(210)에 의해, 상기 포스트 범프(117) 아래에 메인 보드(200)가 부착될 수 있다. 즉, 상기 메인 보드(200)의 상면에는 상기 포스트 범프(117)와 정렬되면서, 상기 솔더 볼(210)과 접촉하는 패드(미도시)가 배치될 수 있다. 이에 따라, 상기 메인 보드(200)의 상면은 상기 제3 소자(116)의 하면과 직접 마주보며 배치될 수 있다.In addition, the
이와 같이, 제1 실시 예에서의 패키지 기판은 인쇄회로기판의 하부에 메인 보드(200)와 연결되는 포스트 범프(117)를 형성하고, 상기 포스트 범프(117)를 이용하여 상기 메인 보드와 상기 인쇄회로기판이 서로 전기적으로 연결될 수 있도록 한다. 또한, 상기 인쇄회로기판의 하부에 배치되는 제2 몰딩층(110)의 하면이 상기 제3소자(116)의 하면과 동일 평면 상에 위치하도록 함으로써, 상기 인쇄회로기판과 상기 메인 보드 사이의 non-contact 문제를 해결할 수 있다.As described above, in the package substrate in the first embodiment, a
도 17은 제2 실시 예에 따른 인쇄회로기판을 나타낸 도면이다.17 is a diagram illustrating a printed circuit board according to a second embodiment.
도 17에서의 인쇄회로기판(300)은 도 2의 인쇄회로기판 대비 포스트 범프가 상하 대칭 구조를 가진다는 점에서 차이가 있다.The printed
즉, 제1 실시 예에서의 인쇄회로기판은 포스트 범프(117)가 인쇄회로기판의 하부에만 배치되었다.That is, in the printed circuit board according to the first embodiment, the
이와 다르게, 제2 실시 예에서의 인쇄회로기판은 포스트 범프가 인쇄회로기판의 양면에 각각 배치될 수 있다.Alternatively, in the printed circuit board according to the second embodiment, post bumps may be disposed on both sides of the printed circuit board.
도 17을 참조하면, 인쇄회로기판(300)은 제1 절연층(301), 회로 패턴(302), 비아(303), 제2 절연층(303), 제3 절연층(304), 제1 패드(306), 제2 패드(307), 보호층(308), 제1 몰딩층(309), 제2 몰딩층(310), 제1 연결부(311), 제1 소자(312), 제2 연결부(313), 제2 소자(314), 제3 연결부(315), 제3 소자(316) 및 포스트 범프(317, 318)를 포함한다.Referring to FIG. 17, the printed
제 1 절연층(301)은 코어 기판일 수 있다.The first insulating
상기 제 1 절연층(301)은 단일 회로 패턴이 형성되는 인쇄회로기판의 지지기판일 수 있으나, 복수의 적층 구조를 가지는 기판 중 어느 하나의 회로 패턴이 형성되는 영역을 의미할 수도 있다.The first insulating
상기 제 1 절연층(301) 위에는 제 2 절연층(304)이 형성되고, 상기 제 1 절연층(301) 아래에는 제 3 절연층(305)이 형성된다.A second insulating
상기 제 1 내지 제3 절연층(301, 304, 305)은 절연 플레이트를 형성하며, 열경화성 또는 열가소성 고분자 기판, 세라믹 기판, 유-무기 복합 소재 기판, 또는 유리 섬유 함침 기판일 수 있으며, 고분자 수지를 포함하는 경우, FR-4, BT(Bismaleimide Triazine), ABF(Ajinomoto Build up Film) 등의 에폭시계 절연 수지를 포함할 수 있으며, 이와 달리 폴리이미드계 수지를 포함할 수도 있으나, 특별히 이에 한정되는 것은 아니다.The first to third insulating
상기 제 1 내지 제3 절연층(301, 304, 305)은 서로 다른 물질로 형성될 수 있으며, 일 예로 제1 절연층(301)은 유리 섬유를 포함하는 함침 기판이고 제2 및 제3 절연층(304, 305)은 수지만으로 형성되어 있는 절연시트일 수 있다.The first to third insulating
상기 제1 절연층(301)의 상부 및 하부 중 적어도 어느 하나에는 내부 회로패턴(302)이 형성된다.An
또한, 상기 제 1 절연층(301)의 내부에는 서로 다른 층에 형성되는 내부 회로 패턴(302)을 서로 연결하는 비아(303)가 형성된다.In addition, a via 303 is formed in the first insulating
상기 제 1 절연층(301)의 상부에 형성된 제 2 절연층(304)과, 하부에 형성된 제 3 절연층(305)에도 외부 회로 패턴(도시하지 않음)이 형성되어 있다.An external circuit pattern (not shown) is also formed on the second insulating
상기 제 1 절연층(301)의 상부에 형성된 제 2 절연층(304)과, 하부에 형성된 제 3 절연층(305)의 노출 표면에도 외부 회로 패턴(도시하지 않음)이 형성되어 있다.An external circuit pattern (not shown) is also formed on the exposed surfaces of the second insulating
상기 외부 회로 패턴은 도면상에 도시된 패드(306, 307)를 의미할 수 있다. 즉, 상기 외부 회로 패턴은 상기 패드(306, 307)와 동일한 공정에 의해 형성되며, 그의 기능에 따라 패턴과 패드로 구분된다.The external circuit pattern may mean the
즉, 제 2 절연층(304) 및 제 3 절연층(305)의 표면에는 회로 패턴이 형성되는데, 상기 회로 패턴의 기능에 따라 일부는 외부 회로 패턴이 될 수 있고, 나머지 일부는 칩이나 다른 기판과 연결되는 패드(306, 307)일 수 있다.That is, a circuit pattern is formed on the surfaces of the second insulating
또한, 상기 제 2 절연층(304) 및 제 3 절연층(305) 내부에도 비아가 형성된다.In addition, vias are also formed inside the second insulating
상기와 같은 비아(303)는 레이저 공정을 통해 상기 제 1, 2 및 3 절연층(301, 304, 305) 중 적어도 하나를 개방하는 비아 홀을 형성하고, 그에 따라 상기 형성된 비아 홀 내부를 금속 페이스트로 충진함으로써 형성할 수 있다.The via 303 as described above forms a via hole for opening at least one of the first, second, and third insulating
이때, 상기 비아(303)를 형성하는 금속 물질은 Cu, Ag, Sn, Au, Ni 및 Pd 중 선택되는 어느 하나의 물질일 수 있으며, 상기 금속 물질 충진은 무전해 도금, 전해 도금, 스크린 인쇄(Screen Printing), 스퍼터링(Sputtering), 증발법(Ecaporation), 잉크젯팅 및 디스펜싱 중 어느 하나 똔느 이들의 조합된 방식을 이용할 수 있다.At this time, the metal material forming the via 303 may be any one material selected from Cu, Ag, Sn, Au, Ni, and Pd, and the filling of the metal material is electroless plating, electrolytic plating, screen printing ( Screen Printing), sputtering, evaporation, ink jetting, and dispensing, any one of a combination of these may be used.
제 2 절연층(304) 및 제 3 절연층(305)의 표면(외부로 노출된 표면, 패드가 형성된 면)에는 보호층(108)이 형성된다.A
상기 보호층(308)은 상기 제 1 패드(306) 및 제2 패드(307)의 상면을 노출하는 개구부를 갖는다.The
즉, 보호층(308)은 상기 제 2 절연층(304) 및 제 3 절연층(305)의 표면을 보호하기 위한 것으로, 상기 제 2 절연층(304) 및 제 3 절연층(305)의 전면에 걸쳐 형성되어 있으며, 노출되어야 하는 제 1 패드(306) 및 제2 패드(307) 적층 구조의 표면을 개방하는 개구부를 갖는다.That is, the
상기 보호층(308)은 SR(Solder Resist), 산화물 및 Au 중 어느 하나 이상을 이용하여, 적어도 하나 이상의 층으로 형성될 수 있다. 바람직하게, 상기 보호층(308)은 솔더 레지스트일 수 있다.The
상기 보호층(308)의 개구부에 의해 노출된 제 1 패드(306)는 그의 기능에 따라 구분된다.The
즉, 상기 제 1 패드(306)는 제1 소자(312)와 연결되는 패드와, 제2 소자(314)와 연결되는 패드, 제2 포스트 범프(318)와 연결되는 패드를 포함할 수 있다. That is, the
이를 위해, 상기 제1 패드(306) 상에는 연결부(311, 313)가 배치될 수 있다. 즉, 상기 제1 패드(306) 중 제1 소자(312)가 실장되는 패드 상에는 제1 연결부(311)가 배치될 수 있다. 또한, 상기 제1 패드(306) 중 제2 소자(314)가 실장되는 패드 상에는 제2 연결부(313)가 배치될 수 있다.To this end,
상기 제1 연결부(311) 상에는 제1 소자(312)가 부착될 수 있다. 또한, 상기 제2 연결부(313) 상에는 제2 소자(314)가 부착될 수 있다.A
또한, 상기 제1 패드(306) 상에는 제2 포스트 범프(318)가 배치될 수 있다. In addition, a
상기 보호층(308) 중 상부 보호층 또는 제1 보호층 상에는 제1 몰딩층(309)이 배치된다. 상기 제1 몰딩층(309)은 상기 상부 보호층 또는 제1 보호층 상에 상기 제1 소자(312) 및 제2 소자(314)를 덮으며 배치될 수 있다. 상기 제1 몰딩층(309)은 레진으로 형성될 수 있다. 상기 제1 몰딩층(309)은 내부에 상기 제1 소자(312) 및 제2 소자(314)를 매립시켜, 상기 제1 소자(312) 및 제2 소자(314)를 외부 환경으로부터 보호할 수 있다. 상기 제1 몰딩층(309)의 상면은 상기 제1 소자(312) 및 상기 제2 소자(314)의 상면보다 높게 위치할 수 있다. 예를 들어, 상기 제1 소자(312)의 상면 및 상기 제2 소자(314)의 상면은 상기 제1 몰딩층(309)의 상면을 덮으며 배치될 수 있다.A
상기 제2 포스트 범프(318)의 하면은 상기 제1 패드(306)의 상면과 직접 접촉할 수 있다. 그리고, 상기 제2 포스트 범프(318)의 측면은 상기 제1 보호층 또는 상부 보호층과 직접 접촉하는 제1 부분과, 상기 제1 몰딩층(309)과 직접 접촉하는 제2 부분을 포함할 수 있다.The lower surface of the
한편, 제3 절연층(305)의 하면에는 제2 패드(307)가 배치된다. 그리고, 상기 제2 패드(307)는 제3 소자(316)가 실장되는 실장 패드와, 외부의 메인 보드와의 연결을 위한 제1 포스트 범프(317)가 배치되는 범프 패드를 포함할 수 있다.Meanwhile, a
상기 제2 패드(307)의 실장 패드 상에는 제3 연결부(315)가 배치될 수 있다.A
상기 제1 포스트 범프(317)는 상기 하부 보호층 또는 제2 보호층을 통해 노출된 제2 패드(307) 또는 범프 패드의 하면 아래에 배치될 수 있다. The
상기 제1 포스트 범프(317)는 상기 하부 보호층 또는 제2 보호층의 하면으로누터 돌출될 수 있다. 상기 제1 포스트 범프(317)는 상부 폭과 하부 폭이 서로 동일할 수 있다. 또한, 상기 제1 포스트 범프(317)는 상부 폭과 하부 폭이 서로 다를 수 있다. 이러한 제1 포스트 범프(317)는 기둥 형상을 가질 수 있다.The
이때, 상기 제1 포스트 범프(317)의 하면은 상기 제3 소자(316)의 하면보다 높게 위치할 수 있다. In this case, a lower surface of the
상기 보호층(308) 중 하부 보호층 또는 제2 보호층 아래에는 제2 몰딩층(310)이 배치된다. 상기 제2 몰딩층(310)은 상기 하부 보호층 또는 제2 보호층 상에 상기 제3 소자(316)를 덮으며 배치될 수 있다. 상기 제2 몰딩층(310)은 레진으로 형성될 수 있다. 이때, 상기 제2 몰딩층(310)은 상기 제3 소자(316)의 측부를 덮으며 배치될 수 있다. 또한, 상기 제2 몰딩층(310)은 상기 제3 소자(316)의 하면을 노출하며 배치될 수 있다. 다시 말해서, 상기 제2 몰딩층(310)의 하면은 상기 제3 소자(316)의 하면과 동일 평면 상에 위치할 수 있다. 이는, 상기 제2 몰딩층(310)이 상기 제3 소자(316)의 하면을 덮도록 형성한 상태에서, 상기 제2 몰딩층(310)의 하면이 상기 제3 소자(116)의 하면과 동일 평면 상에 위치하도록 상기 제2 몰딩층(310)을 그라인딩 하여 형성할 수 있다.A
상기와 같이, 제2 실시 예에서의 인쇄회로기판(300)은 절연층(301, 304, 305)의 상부에 소자를 실장하고, 상기 실장된 소자를 몰딩하는 제1 몰딩층(309)을 포함한다. 또한, 제2 실시 예에서의 인쇄회로기판(300)은 절연층(301, 304, 305)의 하부에 소자를 실장하고, 상기 실장된 소자를 몰딩하는 제2 몰딩층(310)을 포함한다. 이와 같이, 인쇄회로기판(300)은 절연층을 기준으로 한면에만 몰딩층이 배치되는 것이 아니라, 양면에 모두 상기 몰딩층이 배치되도록 함으로써, 상기 인쇄회로기판의 양면의 밸런스를 유지시킬 수 있으며, 이에 따른 휨 발생을 최소화할 수 있다.As described above, the printed
또한, 제2 실시 예에서의 인쇄회로기판(300)은 제1 패드(306) 및 제2 패드(307) 상에 서로 대칭 구조를 가지고 배치되는 포스트 범프(318, 317)를 형성한다. 이와 같이, 인쇄회로기판(300)을 절연층을 기준으로 한면에만 포스트 범프가 배치되는 것이 아니라, 양면에 모두 상기 포스트 범프가 배치되도록 함으로써, 상기 인쇄회로기판의 양면의 밸런스를 유지시킬 수 있으며, 이에 따른 휨 발생을 최소화할 수 있다.In addition, the printed
또한, 상기 제1 및 제2 포스트 범프(317, 318)는 도 5 내지 도 7에서 설명한 구조를 가질 수 있으며, 이에 따라 외부의 물리적 및 내부의 적층 압력 등에 의한 파괴 저항력을 향상시킬 수 있다.In addition, the first and second post bumps 317 and 318 may have the structures described with reference to FIGS. 5 to 7, thereby improving fracture resistance due to external physical and internal lamination pressure.
도 18은 제2 실시 예에 따른 패키지 기판을 나타낸 도면이다.18 is a diagram illustrating a package substrate according to a second embodiment.
도 18을 참조하면, 제2 실시 예에 따른 패키지 기판은 도 17에서 설명한 인쇄회로기판(300)을 포함한다.Referring to FIG. 18, the package substrate according to the second embodiment includes the printed
그리고, 상기 인쇄회로기판(300)의 제1 포스트 범프(317)의 하면에는 제1 솔더 볼(410)이 배치될 수 있다.Further, a
또한, 인쇄회로기판(300)의 제2 포스트 범프(318)의 상면에는 제2 솔더 볼(510)이 배치될 수 있다.In addition, a
그리고, 상기 제1 솔더 볼(410)에 의해, 상기 제1 포스트 범프(317) 아래에 메인 보드(400)가 부착될 수 있다. 즉, 상기 메인 보드(400)의 상면에는 상기 제1 포스트 범프(317)와 정렬되면서, 상기 제1 솔더 볼(210)과 접촉하는 패드(미도시)가 배치될 수 있다. In addition, the
이와 같이, 제2 실시 예에서의 패키지 기판은 인쇄회로기판의 하부에 메인 보드(400)와 연결되는 제1 포스트 범프(317)를 형성하고, 상기 제1 포스트 범프(317)를 이용하여 상기 메인 보드와 상기 인쇄회로기판이 서로 전기적으로 연결될 수 있도록 한다. 또한, 상기 인쇄회로기판의 하부에 배치되는 제2 몰딩층(310)의 하면이 상기 제3 소자(316)의 하면과 동일 평면 상에 위치하도록 함으로써, 상기 인쇄회로기판과 상기 메인 보드 사이의 non-contact 문제를 해결할 수 있다.As described above, in the package substrate in the second embodiment, a
또한, 상기 제2 솔더 볼(510)에 의해 상기 제2 포스트 범프(318) 위에는 상부 패키지(500)가 부착될 수 있다. In addition, the
본 실시 예에 의하면, 인쇄회로기판에 포스트 범프를 형성하고, 상기 포스트 범프를 이용하여 상부 패키지나 메인 보드를 부착하여 패키지 기판을 제조함으로써, 미세 피치에 대응이 가능하며, 이에 따라 제조사의 생산성을 극대화시킬 수 있다.According to this embodiment, by forming a post bump on a printed circuit board and attaching an upper package or a main board using the post bump to manufacture a package substrate, it is possible to respond to a fine pitch, thereby increasing the productivity of the manufacturer. Can be maximized.
또한, 본 실시 예에 의하면, 인쇄회로기판의 양면에 각각 소자를 실장하고, 상기 실장된 소자를 몰딩하는 몰딩부를 배치함으로써, 기존의 단면 몰딩 구조에 비해 인쇄회로기판의 상하부의 밸런스를 유지할 수 있으며, 이에 따른 인쇄회로기판의 휨 발생을 최소화할 수 있다.In addition, according to the present embodiment, by mounting the device on both sides of the printed circuit board, and disposing a molding part for molding the mounted device, it is possible to maintain the balance of the upper and lower parts of the printed circuit board compared to the conventional single-sided molding structure. As a result, the occurrence of warpage of the printed circuit board can be minimized.
또한, 실시 예에 의하면, 인쇄회로기판의 양면에 각각 소자를 실장하도록 함으로써, 기존의 상부 패키지에 실장되는 능동 또는 수동 소자들을 인쇄회로기판 상에 모두 실장시킬 수 있으며, 이에 따른 패키지 기판의 전체 두께를 낮출 수 있다.In addition, according to the embodiment, by mounting the devices on both sides of the printed circuit board, both active or passive devices mounted on the existing upper package can be mounted on the printed circuit board, and accordingly, the total thickness of the package board Can be lowered.
또한, 본 실시 예에 의하면, 메인 보드가 부착되는 하부의 몰딩부의 하면이 상기 인쇄회로기판의 하부에 실장된 소자의 하면과 동일 평면 상에 놓이도록 함으로써, 상기 메인 보드와 인쇄회로기판 사이의 연결 신뢰성을 향상시킬 수 있다.In addition, according to the present embodiment, the lower surface of the lower molding part to which the main board is attached is placed on the same plane as the lower surface of the element mounted under the printed circuit board, thereby connecting the main board and the printed circuit board. Reliability can be improved.
또한, 본 실시 예에 의하면 인쇄회로기판의 양면에 각각 포스트 범프를 배치하도록 함으로써, 기존의 단면 포스트 범프 배치 구조 대비 패키지 밸런스를 향상시킬 수 있으며, 이에 따른 휨 발생을 최소화할 수 있다.In addition, according to the present embodiment, by disposing the post bumps on both sides of the printed circuit board, it is possible to improve the package balance compared to the conventional single-sided post bump arrangement structure, thereby minimizing occurrence of warpage.
또한, 본 실시 예에 의하면, 인쇄회로기판의 양면에 각각 포스트 범프가 배치됨으로써, 상기 포스트 범프를 통해 인쇄회로기판의 양면으로 방열이 이루어지도록 할 수 있고, 이에 따른 방열 특성을 향상시킬 수 있다.In addition, according to the present embodiment, post bumps are disposed on both sides of the printed circuit board, so that heat dissipation can be made to both sides of the printed circuit board through the post bumps, and thus heat dissipation characteristics may be improved.
또한, 본 실시 예에 의하면, 소자의 높이만큼 포스트 범프의 높이 조절이 가능하며, 이에 따른 패키지 디자인 설계가 용이하다.In addition, according to the present embodiment, it is possible to adjust the height of the post bump as much as the height of the device, thereby facilitating package design design.
또한, 실시 예에 의하면, 포스트 범프 아래에 전기 도금을 위한 시드층을 별도로 형성하지 않고, 패드 아래에 위치한 시드층을 이용하여 상기 패드 상에 상기 포스트 범프를 형성할 수 있도록 한다. 이에 따르면, 상기 포스트 범프의 형성을 위한 별도의 시드층을 형성하지 않아도 됨으로써 제조 공정을 간소화할 수 있고, 상기 포스트 범프의 시드층 사이에서의 크랙 발생을 해결할 수 있으며, 이에 따른 제품의 신뢰성 및 내구성을 향상시킬 수 있다. 또한, 실시 예에 의하면, 디스미어 공정을 솔더 레지스트 상에 별도로 진행하지 않아도 됨으로써, 디스미어 용액에 의한 상기 솔더 레지스트의 화이트닝 현상을 방지할 수 있다.In addition, according to the embodiment, a seed layer for electroplating is not separately formed under the post bump, and the post bump can be formed on the pad by using a seed layer located under the pad. Accordingly, it is not necessary to form a separate seed layer for the formation of the post bump, thereby simplifying the manufacturing process, solving the occurrence of cracks between the seed layers of the post bump, and thus reliability and durability of the product. Can improve. In addition, according to the embodiment, since the desmear process does not have to be separately performed on the solder resist, whitening of the solder resist due to the desmear solution can be prevented.
또한, 실시 예에서는 포스트 범프의 종횡비(aspect ration)가 0.4 내지 0.7 범위 내에 포함되도록 함으로써, 이에 따른 포스트 범프의 내구성을 향상시킬 수 있다. In addition, in the embodiment, the aspect ratio of the post bump is included in the range of 0.4 to 0.7, thereby improving the durability of the post bump.
상술한 실시예에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다. Features, structures, effects, and the like described in the above-described embodiments are included in at least one embodiment of the present invention, and are not necessarily limited to only one embodiment. Furthermore, the features, structures, effects, and the like illustrated in each embodiment may be combined or modified for other embodiments by a person having ordinary knowledge in the field to which the embodiments belong. Therefore, contents related to such combinations and modifications should be construed as being included in the scope of the present invention.
또한, 이상에서 실시예들을 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예들에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부한 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.In addition, although the embodiments have been described above, these are only examples and do not limit the present invention, and those of ordinary skill in the field to which the present invention pertains are illustrated above within the scope not departing from the essential characteristics of the present embodiment. It will be seen that various modifications and applications that are not available are possible. For example, each component specifically shown in the embodiments can be modified and implemented. And differences related to these modifications and applications should be construed as being included in the scope of the present invention defined in the appended claims.
Claims (19)
상기 절연층의 상면에 배치되는 패드;
상기 절연층의 상면과 상기 패드 사이에 배치되는 시드층;
상기 절연층의 상면에 배치되고, 상기 패드의 상면을 노출하는 개구부를 가지는 보호층; 및
상기 보호층의 개구부를 통해 노출된 상기 패드의 상면 위에 배치되는 포스트 범프를 포함하고,
상기 포스트 범프의 하면은,
상기 패드의 상면과 직접 접촉하는,
인쇄회로기판.Insulating layer;
A pad disposed on the upper surface of the insulating layer;
A seed layer disposed between the upper surface of the insulating layer and the pad;
A protective layer disposed on an upper surface of the insulating layer and having an opening exposing an upper surface of the pad; And
A post bump disposed on the upper surface of the pad exposed through the opening of the protective layer,
The lower surface of the post bump,
In direct contact with the upper surface of the pad,
Printed circuit board.
상기 포스트 범프의 측면의 적어도 일부는,
상기 보호층과 직접 접촉하는
인쇄회로기판.The method of claim 1,
At least a portion of the side surface of the post bump,
In direct contact with the protective layer
Printed circuit board.
상기 포스트 범프는,
상기 시드층을 이용하여 형성된 전기 도금층인
인쇄회로기판.The method of claim 1,
The post bump is,
Which is an electroplating layer formed using the seed layer
Printed circuit board.
상기 시드층은,
상기 절연층의 상면과 상기 패드 사이에 배치되는 제1 영역과,
상기 제1 영역으로부터 연장되고, 상기 절연층의 하면과 상기 제2 보호층 사이에 배치되는 제2 영역을 포함하는
인쇄회로기판.The method of claim 1,
The seed layer,
A first region disposed between the upper surface of the insulating layer and the pad,
Extending from the first region and including a second region disposed between the lower surface of the insulating layer and the second protective layer
Printed circuit board.
상기 시드층은,
상기 절연층의 상면과 상기 패드 사이에 배치되는 제1 영역과,
상기 제1 영역으로부터 이격되고, 상기 절연층의 상면과 상기 보호층 사이에 배치되는 제2 영역을 포함하는
인쇄회로기판.The method of claim 1,
The seed layer,
A first region disposed between the upper surface of the insulating layer and the pad,
And a second region spaced apart from the first region and disposed between the upper surface of the insulating layer and the protective layer
Printed circuit board.
상기 시드층은,
상기 보호층의 개구부를 통해 노출된 상기 절연층 상에 배치되고, 상기 제1 영역과 상기 제2 영역 사이를 연결하는 제3 영역을 포함하는
인쇄회로기판.The method of claim 5,
The seed layer,
And a third region disposed on the insulating layer exposed through the opening of the protective layer and connecting the first region and the second region
Printed circuit board.
상기 포스트 범프의 세로폭 또는 높이는,
상기 포스트 범프의 가로 폭의 0.4배 내지 0.7배 사이의 범위를 가지는
인쇄회로기판.The method of claim 1,
The vertical width or height of the post bump is,
Having a range between 0.4 times to 0.7 times the horizontal width of the post bump
Printed circuit board.
상기 절연층의 상면에 실장되는 소자; 및
상기 보호층의 상면에 배치되고, 상기 소자를 몰딩하는 몰딩층을 포함하는
인쇄회로기판.The method of claim 1,
An element mounted on the upper surface of the insulating layer; And
It is disposed on the upper surface of the protective layer, including a molding layer for molding the device
Printed circuit board.
상기 몰딩층의 상면은,
상기 소자의 상면과 동일 평면 상에 위치하는
인쇄회로기판.The method of claim 8,
The upper surface of the molding layer,
Located on the same plane as the upper surface of the device
Printed circuit board.
상기 포스트 범프의 상면은,
상기 몰딩층의 상면보다 낮게 위치하는
인쇄회로기판.The method of claim 8,
The top surface of the post bump,
Located lower than the upper surface of the molding layer
Printed circuit board.
상기 포스트 범프의 측면의 전체 영역은,
상기 보호층과 직접 접촉하는 제1 부분과,
상기 몰딩층과 직접 접촉하는 제2 부분을 포함하는
인쇄회로기판.The method of claim 8,
The entire area of the side of the post bump,
A first portion in direct contact with the protective layer,
Comprising a second portion in direct contact with the molding layer
Printed circuit board.
상기 포스트 범프의 측면의 전체 영역은,
상기 몰딩층과 직접 접촉하는
인쇄회로기판.The method of claim 8,
The entire area of the side of the post bump,
In direct contact with the molding layer
Printed circuit board.
상기 절연층의 상면에 시드층을 형성하는 단계;
상기 절연층의 시드층을 이용하여 전기 도금을 진행하여 상기 시드층의 상면 위에 패드를 형성하는 단계;
상기 절연층의 상면에 상기 패드의 상면을 노출하는 개구부를 가지는 보호층을 형성하는 단계;
상기 보호층의 개구부를 통해 노출된 상기 패드의 상면 위에, 상기 절연층의 시드층을 이용하여 전기 도금을 진행하여 포스트 범프를 형성하는 단계; 및
상기 시드층의 적어도 일부를 제거하는 단계를 포함하고,
상기 패드의 전기 도금을 위한 시드층은,
상기 포스트 범프의 전기 도금을 위한 시드층과 동일하고,
상기 포스트 범프의 하면은,
상기 패드의 상면과 직접 접촉하는,
인쇄회로기판의 제조 방법.Preparing an insulating layer;
Forming a seed layer on the upper surface of the insulating layer;
Performing electroplating using the seed layer of the insulating layer to form a pad on the upper surface of the seed layer;
Forming a protective layer having an opening exposing an upper surface of the pad on an upper surface of the insulating layer;
Forming a post bump on an upper surface of the pad exposed through the opening of the protective layer by performing electroplating using the seed layer of the insulating layer; And
And removing at least a portion of the seed layer,
The seed layer for electroplating the pad,
The same as the seed layer for electroplating of the post bump,
The lower surface of the post bump,
In direct contact with the upper surface of the pad,
A method of manufacturing a printed circuit board.
상기 포스트 범프의 측면의 적어도 일부는,
상기 보호층과 직접 접촉하는
인쇄회로기판의 제조 방법.The method of claim 13,
At least a portion of the side surface of the post bump,
In direct contact with the protective layer
A method of manufacturing a printed circuit board.
상기 제거 단계 후의 시드층은,
상기 절연층의 상면과 상기 패드 사이에 배치되는 제1 영역과,
상기 제1 영역으로부터 연장되고, 상기 절연층의 하면과 상기 제2 보호층 사이에 배치되는 제2 영역을 포함하는
인쇄회로기판의 제조 방법.The method of claim 13,
The seed layer after the removing step,
A first region disposed between the upper surface of the insulating layer and the pad,
Extending from the first region and including a second region disposed between the lower surface of the insulating layer and the second protective layer
A method of manufacturing a printed circuit board.
상기 제거 단계 후의 시드층은,
상기 절연층의 상면과 상기 패드 사이에 배치되는 제1 영역과,
상기 제1 영역으로부터 이격되고, 상기 절연층의 상면과 상기 보호층 사이에 배치되는 제2 영역을 포함하는
인쇄회로기판의 제조 방법.The method of claim 13,
The seed layer after the removing step,
A first region disposed between the upper surface of the insulating layer and the pad,
And a second region spaced apart from the first region and disposed between the upper surface of the insulating layer and the protective layer
A method of manufacturing a printed circuit board.
상기 제거 단계 후의 시드층은,
상기 보호층의 개구부를 통해 노출된 상기 절연층 상에 배치되고, 상기 제1 영역과 상기 제2 영역 사이를 연결하는 제3 영역을 포함하는
인쇄회로기판의 제조 방법.The method of claim 15,
The seed layer after the removing step,
And a third region disposed on the insulating layer exposed through the opening of the protective layer and connecting the first region and the second region
A method of manufacturing a printed circuit board.
상기 포스트 범프의 세로폭 또는 높이는,
상기 포스트 범프의 가로 폭의 0.4배 내지 0.7배 사이의 범위를 가지는
인쇄회로기판의 제조 방법.The method of claim 13,
The vertical width or height of the post bump is,
Having a range between 0.4 times to 0.7 times the horizontal width of the post bump
A method of manufacturing a printed circuit board.
상기 절연층의 상면에 소자를 실장하는 단계; 및
상기 보호층의 상면에 상기 소자를 몰딩하는 몰딩층을 형성하는 단계를 포함하고,
상기 포스트 범프의 상면은,
상기 몰딩층의 상면보다 낮게 위치하고,
상기 포스트 범프의 측면의 전체 영역은,
상기 보호층 및 상기 몰딩층 중 적어도 어느 하나와 직접 접촉하는
인쇄회로기판의 제조 방법.The method of claim 13,
Mounting an element on the upper surface of the insulating layer; And
Including the step of forming a molding layer for molding the device on the upper surface of the protective layer,
The top surface of the post bump,
Located lower than the upper surface of the molding layer,
The entire area of the side of the post bump,
In direct contact with at least one of the protective layer and the molding layer
A method of manufacturing a printed circuit board.
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Cited By (1)
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-
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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WO2023003442A1 (en) * | 2021-07-23 | 2023-01-26 | 엘지이노텍 주식회사 | Semiconductor package |
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