KR20210018582A - 표시 패널 - Google Patents

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KR20210018582A
KR20210018582A KR1020190095106A KR20190095106A KR20210018582A KR 20210018582 A KR20210018582 A KR 20210018582A KR 1020190095106 A KR1020190095106 A KR 1020190095106A KR 20190095106 A KR20190095106 A KR 20190095106A KR 20210018582 A KR20210018582 A KR 20210018582A
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KR
South Korea
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light emitting
circuit
electrode
pixel
area
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Application number
KR1020190095106A
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김현준
정준기
이승찬
정경훈
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삼성디스플레이 주식회사
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Publication date
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    • G09G3/006—Electronic inspection or testing of displays and display drivers, e.g. of LED or LCD displays
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Abstract

표시 패널은 기판을 포함한다. 기판은, 발광 영역, 제1 회로 영역, 및 제2 회로 영역을 포함한다. 발광 소자들은 발광 영역에 제공된다. 화소 회로는 제1 회로 영역에 제공되며, 발광 소자들에 구동 전류를 각각 제공하는 서브 화소 회로들을 포함한다. 테스트 회로는 제2 회로 영역에 제공되고, 발광 소자들에 각각 병렬 연결되는 보조 트랜지스터들을 포함하는 테스트 회로를 포함한다. 상기 제1 회로 영역 및 상기 제2 회로 영역 각각은 상기 발광 영역에 인접하여 배치된다.

Description

표시 패널{DISPLAY PANEL}
본 발명은 표시 패널에 관한 것이다.
표시 장치는 외부에서 인가되는 제어 신호들을 이용하여 표시 패널에 영상을 표시한다.
표시 장치는 복수의 화소들을 포함한다. 화소들 각각은 주사선, 데이터선 및 전원선으로 이루어진 배선부, 배선부에 연결된 스위칭 트랜지스터, 스위칭 트랜지스터에 연결된 발광 소자 및 커패시터를 포함한다. 스위칭 트랜지스터는 배선부를 통해 제공되는 신호에 응답하여 턴온되며, 발광 소자로 구동 전류가 흐르게 된다.
화소 내 스위칭 트랜지스터에 결함이 있는 경우, 화소는 오동작하게 된다.
본 발명의 일 목적은 화소 내 모든 트랜지스터들에 대한 검사를 가능하게 하는 표시 패널을 제공하는 것이다.
본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 표시 패널은, 발광 영역, 제1 회로 영역, 및 제2 회로 영역을 포함하는, 기판; 상기 발광 영역에 제공되는 발광 소자들; 상기 제1 회로 영역에 제공되며, 상기 발광 소자들에 구동 전류를 각각 제공하는 서브 화소 회로들을 포함하는, 화소 회로; 및 상기 제2 회로 영역에 제공되고, 상기 발광 소자들에 각각 병렬 연결되는 보조 트랜지스터들을 포함하는 테스트 회로를 포함한다. 상기 제1 회로 영역 및 상기 제2 회로 영역 각각은 상기 발광 영역에 인접하여 배치된다.
일 실시예에 의하면, 상기 표시 패널은, 상기 기판에 제공되는 주사선들 및 데이터선들을 더 포함하고, 상기 기판은 상기 주사선들 및 상기 데이터선들에 의해 정의되는 발광 영역들을 포함하며, 상기 발광 영역들 각각은 상기 발광 영역, 상기 제1 회로 영역 및 상기 제2 회로 영역을 포함하고, 상기 서브 화소 회로들 각각은 상기 주사선들 및 데이터선들에 연결된 적어도 하나의 트랜지스터를 포함할 수 있다.
일 실시예에 의하면, 상기 화소 회로는 상기 발광 소자들을 기준으로 제1 방향에 위치하고, 상기 테스트 회로는 상기 발광 소자들을 기준으로 상기 제1 방향에 수직하는 제2 방향에 위치할 수 있다.
일 실시예에 의하면, 상기 발광 영역, 상기 제1 회로 영역, 및 상기 제2 회로 영역은, 상기 제1 방향으로 연장하는 제1 기준선 및 상기 제2 방향으로 연장하는 제2 기준선에 의해 상호 구분될 수 있다.
일 실시예에 의하면, 상기 화소 영역은 주변 영역을 더 포함하고, 상기 기판은 상기 제1 회로 영역으로부터 상기 주변 영역을 경유하여 제2 회로 영역까지 연장하는 연결 배선들을 더 포함하고, 상기 보조 트랜지스터들은 상기 연결 배선들을 통해 상기 발광 소자들에 각각 연결될 수 있다.
일 실시예에 의하면, 상기 연결 배선들 각각은 상기 발광 영역으로 연장하며, 상기 발광 소자들의 캐소드 전극과 부분적으로 중첩하여 발광 커패시터를 형성하며, 상기 캐소드 전극과 중첩하는 부분의 선폭은 상기 캐소드 전극과 중첩하지 않는 부분에서의 선폭보다 클 수 있다.
일 실시예에 의하면, 상기 발광 소자들은 제1 색으로 발광하는 제1 발광 소자, 제2 색으로 발광하는 제2 발광 소자, 및 제3 색으로 발광하는 제3 발광 소자를 포함할 수 있다.
일 실시예에 의하면, 상기 발광 소자들의 상기 캐소드 전극은 제1 전원선에 연결되고, 상기 제1 전원선은 상기 기판에 전면적으로 배치되되 상기 발광 영역에 형성된 개구를 포함하며, 상기 발광 소자들의 애노드 전극들은 상기 개구 내에 위치할 수 있다.
일 실시예에 의하면, 상기 제1 전원선은 상기 발광 영역에 형성되고 상기 캐소드 전극을 기준으로 상호 이격된 제1 개구 및 제2 개구를 포함하고, 상기 발광 소자들 중 적어도 하나는 상기 제1 개구에 배치되고, 상기 발광 소자들 중 나머지는 상기 제2 개구에 배치될 수 있다.
일 실시예에 의하면, 상기 서브 화소 회로들 각각은 상기 적어도 하나의 트랜지스터의 채널 영역을 구성하는 제1 반도체 패턴을 포함하고, 상기 테스트 회로는 상기 보조 트랜지스터들 각각의 채널 영역을 구성하는 제2 반도체 패턴을 포함하며, 상기 제2 반도체 패턴은 상기 제1 반도체 패턴으로부터 이격될 수 있다.
일 실시예에 의하면, 상기 서브 화소 회로들 각각은, 제1 노드에 연결되는 제1 전극, 제2 노드에 연결되는 제2 전극, 및 제3 노드에 연결되는 게이트 전극을 포함하는 제1 트랜지스터; 상기 데이터선에 연결되는 제1 전극, 상기 제1 노드에 연결되는 제2 전극, 및 제1 주사선에 연결되는 게이트 전극을 포함하는 제2 트랜지스터; 상기 제2 노드에 연결되는 제1 전극, 상기 제3 노드에 연결되는 제2 전극, 및 상기 제1 주사선에 연결되는 게이트 전극을 포함하는 제3 트랜지스터; 제3 전원선에 연결되는 제1 전극, 상기 제3 노드에 연결되는 제2 전극, 및 제2 주사선에 연결되는 게이트 전극을 포함하는 제4 트랜지스터; 제2 전원선에 연결되는 제1 전극, 상기 제1 노드에 연결되는 제2 전극, 및 발광제어선에 연결되는 게이트 전극을 포함하는 제5 트랜지스터; 상기 제2 노드에 연결되는 제1 전극, 제4 노드에 연결되는 제2 전극, 및 상기 발광제어선에 연결되는 게이트 전극을 포함하는 제6 트랜지스터; 상기 제3 전원선에 연결되는 제1 전극, 상기 제4 노드에 연결되는 제2 전극, 및 제3 주사선에 연결되는 게이트 전극을 포함하는 제7 트랜지스터; 및 상기 제2 전원선 및 상기 제3 노드 사이에 연결되는 스토리지 커패시터를 포함하고, 상기 발광 소자들 중 하나의 애노드 전극은 상기 제4 노드에 연결될 수 있다.
일 실시예에 의하면, 상기 표시 패널은, 상기 기판 상에 배치되는 화소 회로층; 및 상기 화소 회로층 상에 배치되는 발광 소자층을 포함하고, 상기 화소 회로층은 상기 제1 내지 제7 트랜지스터들, 상기 보조 트랜지스터들 및 상기 스토리지 커패시터를 포함하며, 상기 발광 소자층은 상기 발광 소자들을 포함하되, 상기 발광 소자들의 애노드 전극들 및 캐소드 전극은 동일한 층에 배치될 수 있다.
일 실시예에 의하면, 상기 발광 소자들 각각은, 순차 적층된 제1 반도체층, 중간층, 및 제2 반도체층을 포함하고, 상기 애노드 전극들 각각은 제1 컨택 전극을 통해 상기 제1 반도체층에 접속되며, 상기 캐소드 전극은 제2 컨택 전극을 통해 상기 제2 반도체층에 접속될 수 있다.
일 실시예에 의하면, 상기 화소 회로층은 상기 기판 상에 순차 적층된 제1 절연층, 제2 절연층, 제3 절연층, 제4 절연층, 및 제5 절연층을 포함하며, 상기 보조 트랜지스터의 반도체 패턴은 상기 기판 및 상기 제1 절연층 사이에 배치되고, 상기 보조 트랜지스터의 게이트 전극은 제1 절연층 및 상기 제2 절연층 사이에 배치되되, 상기 데이터선은 상기 제2 절연층 및 상기 제3 절연층 사이에 배치되고, 상기 보조 트랜지스터의 제1 전극 및 제2 전극은 상기 제3 절연층 및 상기 제4 절연층 사이에 배치되며, 상기 제2 전원선은 상기 제4 절연층 및 상기 제5 절연층 사이에 배치될 수 있다.
일 실시예에 의하면, 상기 제6 트랜지스터의 제1 전극은, 상기 제4 절연층 및 상기 제5 절연층 사이에 개재된 브릿지 패턴을 통해 상기 발광 소자의 상기 애노드 전극에 연결되고, 상기 발광 소자의 캐소드 전극은 동일한 층에 배치되는 제1 전원선과 일체로 형성될 수 있다.
일 실시예에 의하면, 상기 브릿지 패턴은 상기 제1 전원선과 부분적으로 중첩하며, 상기 제1 전원선, 상기 제5 절연층, 상기 브릿지 패턴은 발광 커패시터를 형성할 수 있다.
본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 표시 패널은, 제1 방향으로 연장하는 데이터선들; 상기 제1 방향과 교차하는 제2 방향으로 연장하는 주사선들; 및 상기 데이터선들 및 상기 주사선들에 연결되는 단위 화소들을 포함한다. 상기 단위 화소들 각각은 상기 제1 방향 및 상기 제2 방향으로 상호 인접한 제1 내지 제4 화소들을 포함하며, 상기 제1 내지 제4 화소들 각각은, 발광 영역에 제공되는 발광 소자들; 제1 회로 영역에 제공되고, 상기 발광 소자들에 구동 전류를 각각 제공하는 서브 화소 회로들을 포함하는, 화소 회로; 및 제2 회로 영역에 제공되고, 상기 발광 소자들에 각각 병렬 연결되는 보조 트랜지스터들을 포함하는 테스트 회로를 포함한다.
일 실시예에 의하면, 상기 제1 회로 영역은 상기 발광 영역 및 상기 제1 방향으로 인접한 화소의 발광 영역 사이에 위치하고, 상기 제2 회로 영역은 상기 발광 영역 및 상기 제2 방향으로 인접한 화소의 발광 영역 사이에 위치하며, 상기 서브 화소 회로들 각각은 상기 주사선들 및 데이터선들에 연결된 적어도 하나의 트랜지스터를 포함할 수 있다.
일 실시예에 의하면, 상기 발광 영역, 상기 제1 회로 영역, 및 상기 제2 회로 영역은, 상기 제1 방향으로 연장하는 제1 기준선 및 상기 제2 방향으로 연장하는 제2 기준선에 의해 상호 구분될 수 있다.
일 실시예에 의하면, 상기 표시 패널은, 상기 주사선들에 연결되고 상기 주사선들에 주사 신호를 제공하는 주사 구동부를 더 포함하고, 상기 주사 구동부는 상기 단위 화소들 중 상기 제2 방향으로 인접하는 2개의 단위 화소들 사이에 위치할 수 있다.
본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 표시 패널은, 발광 영역, 제1 회로 영역, 및 제2 회로 영역을 포함하는, 기판; 상기 발광 영역에 제공되는 발광 소자; 상기 제1 회로 영역에 제공되고, 적어도 하나의 트랜지스터를 포함하며, 상기 주사선을 통해 제공되는 주사 신호에 응답하여 상기 데이터선을 통해 제공되는 데이터 신호에 대응하는 구동 전류를 상기 발광 소자에 제공하는 제1 화소 회로; 및 상기 제2 회로 영역에 제공되고, 상기 발광 소자에 병렬 연결되는 적어도 하나의 보조 트랜지스터를 포함하는 제1 테스트 회로를 포함한다.
일 실시예에 의하면, 상기 표시 패널은 상기 기판에 제공되는 주사선 및 데이터선을 더 포함하고, 상기 기판은 상기 주사선 및 상기 데이터선에 의해 정의된 화소 영역을 포함하며, 상기 화소 영역은 상기 발광 영역, 상기 제1 회로 영역, 및 상기 제2 회로 영역을 포함할 수 있다.
일 실시예에 의하면, 상기 발광 영역, 상기 제1 회로 영역, 및 상기 제2 회로 영역은, 제1 방향으로 연장하고 상호 평행한 제1 기준선 및 제2 기준선에 의해 상호 구분되고, 상기 발광 영역은 상기 제1 회로 영역 및 상기 제2 회로 영역 사이에 위치할 수 있다.
본 발명의 실시예들에 따른 표시 패널은, 발광 소자에 병렬 연결되는 보조 트랜지스터를 포함함으로써, 화소 내 모든 트랜지스터들에 대한 검사를 가능하게 할 수 있다.
또한, 발광 소자 및 발광 소자에 구동 전류를 제공하는 화소 회로가 배치되는 영역으로부터 이격된 별도의 영역에 보조 트랜지스터가 배치되므로, 발광 소자의 실장 공정 중에 보조 트랜지스터 및 화소 회로가 손상되는 것을 방지할 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 도면이다.
도 2는 도 1의 표시 장치에 포함된 화소의 일 예를 나타내는 회로도이다.
도 3a 및 도 3b는 도 2의 화소의 일 예를 나타내는 도면들이다.
도 4는 도 3a의 화소의 일 예를 나타내는 레이아웃이다.
도 5는 도 4의 화소에 포함된 반도체층의 일 예를 나타내는 평면도이다.
도 6은 도 4의 화소에 포함된 도전층의 일 예를 나타내는 평면도이다.
도 7은 도 4의 I-I'선 및 Ⅱ-Ⅱ'선을 따라 자른 화소의 일 예를 나타내는 단면도이다.
도 8a 내지 도 8d는 도 1의 표시 장치에 포함된 화소들의 일 예를 나타내는 레이아웃이다.
도 9는 도 1의 표시 장치에 포함된 화소들의 다른 예를 나타내는 평면도이다.
도 10은 도 1의 표시 장치에 포함된 화소들의 또 다른 예를 나타내는 평면도이다.
도 11은 본 발명의 다른 실시예에 따른 표시 장치를 나타내는 도면이다.
도 12는 도 11의 표시 장치의 일 예를 나타내는 평면도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시 예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다. 따라서 앞서 설명한 참조 부호는 다른 도면에서도 사용할 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 도면이다.
도 1을 참조하면, 표시 장치(10)는 표시 패널(100), 타이밍 제어부(200), 데이터 구동부(300), 및 게이트 구동부(400)(또는, 주사 구동부)를 포함할 수 있다.
표시 패널(100)은 영상이 표시되는 표시 영역(DA) 및 이를 제외한 비표시 영역(NDA)을 포함할 수 있다. 비표시 영역(NDA)은 표시 영역(DA)의 일측에 배치되거나, 표시 영역(DA)을 에워쌀 수 있으나, 이에 제한되는 것은 아니다.
표시 패널(100)은 신호 배선들 및 화소(PX)를 포함할 수 있다. 여기서, 신호 배선들은 데이터선들(DL1 내지 DLm, 단, m은 양의 정수), 주사선들(SL1 내지 SLn, 단, n는 양의 정수), 발광제어선들(EL1 내지 ELn), 및 테스트선들(TL1 내지 TLn)을 포함할 수 있다.
테스트선들(TL1 내지 TLn)은 상호 전기적으로 연결되고, 외부(예를 들어, 표시 패널(100)에 대한 검사시 이용되는 검사 장치)로부터 게이트 신호를 수신할 수도 있다. 다만, 이에 한정되는 것은 아니며, 테스트선들(TL1 내지 TLn)은 주사선들(SL1 내지 SLn)과 유사하게, 게이트 구동부(400)에 연결되고, 게이트 구동부(400)로부터 게이트 신호를 수신할 수도 있다.
화소(PX)는 표시 영역(DA)에 배치되되, 데이터선들(DL1 내지 DLm), 주사선들(SL1 내지 SLn) 및 발광제어선들(EL1 내지 ELn)에 의해 구획된 영역에 배치될 수 있다. 화소(PX)는 데이터선들(DL1 내지 DLm), 주사선들(SL1 내지 SLn), 발광제어선들(EL1 내지 ELn) 및 테스트선들(TL1 내지 TLn)에 전기적으로 연결될 수 있다.
예를 들어, 제1 행 및 제1 열에 위치하는 화소(PX)는 제1 데이터선(DL1), 제1 주사선(SL1), 제1 발광제어선(EL1) 및 제1 테스트선(TL1)에 연결될 수 있다. 다른 예를 들어, 제n 행 및 제m 열에 위치하는 화소(PX)는 제m 데이터선(DLm), 제n 주사선(SLn), 제n 발광제어선(ELn) 및 제n 테스트선(TLn)에 연결될 수 있다. 다만, 화소(PX)가 이에 제한되는 것은 아니며, 예를 들어, 화소(PX)는 인접한 행들에 대응하는 주사선들(예를 들어, 화소(PX)가 포함된 행의 이전 행에 대응하는 주사선 및 이후 행에 대응하는 주사선)과 전기적으로 연결될 수 있다. 또한, 도시되지 않았으나, 화소(PX)는 전원 배선들, 예를 들어, 제1 전원선, 제2 전원선 및 초기화 전원선과 전기적으로 연결되어, 제1 전원전압(VDD), 제2 전원전압(VSS) 및 초기화 전압(VINT)을 수신할 수 있다. 여기서, 제1 전원전압(VDD), 제2 전원전압(VSS)은 화소(PX)의 구동에 필요한 전압들이며, 초기화 전압(VINT)은 화소(PX)(또는, 내부 구성요소들)을 초기화하는데 이용되는 전압일 수 있다. 한편, 제1 전원전압(VDD), 제2 전원전압(VSS) 및 초기화 전압(VINT)은 별도의 전원공급부로부터 제공될 수 있다.
화소(PX)는 해당 주사선을 통해 제공되는 주사 신호 및 해당 발광제어선을 통해 제공되는 발광 제어 신호에 응답하여, 해당 데이터선을 통해 제공되는 데이터 신호에 대응하는 휘도로 발광할 수 있다. 화소(PX)의 구체적인 구성 및 동작에 대해서는 도 2를 참조하여 후술하기로 한다.
타이밍 제어부(200)는 외부(예를 들어, 그래픽 프로세서)로부터 입력 영상 데이터(예를 들어, RGB 데이터) 및 제어 신호를 수신하고, 제어 신호에 기초하여 게이트 제어 신호(GCS) 및 데이터 제어 신호(DCS)를 생성할 수 있다. 여기서, 제어 신호는 클럭 신호, 수평 동기 신호, 데이터 인에이블 신호 등을 포함할 수 있다. 게이트 제어 신호(GCS)는 게이트 구동부(400)의 동작을 제어하는 신호이며, 개시 신호(또는, 주사 개시 신호), 클럭 신호들(또는, 주사 클럭 신호들) 등을 포함할 수 있다. 또한, 게이트 제어 신호(GCS)는 발광 개시 신호, 발광 클럭 신호들 등을 더 포함할 수 있다. 데이터 제어 신호(DCS)는 데이터 구동부(300)의 동작을 제어하는 신호이며, 유효 데이터 신호의 출력을 지시하는 로드 신호(또는, 데이터 인에이블 신호) 등을 포함할 수 있다.
또한, 타이밍 제어부(200)는 입력 영상 데이터를 표시 패널(100)의 화소 배열에 부합하는 영상 데이터(D-RGB)로 변환하여 출력할 수 있다.
데이터 구동부(300)는 데이터 제어 신호(DCS) 및 영상 데이터(D-RGB)에 기초하여 데이터 신호를 생성하고, 데이터 신호를 데이터선들(DL1 내지 DLm)에 제공할 수 있다.
데이터 구동부(300)는 IC로 구현되고 연성 회로 기판에 실장되어 표시 패널(100)과 연결되거나, 표시 패널(100)의 비표시 영역(NDA) 상에 형성될 수도 있다.
게이트 구동부(400)는 게이트 제어 신호(GCS)에 기초하여 주사 신호를 생성하고, 주사 신호를 주사선들(SL1 내지 SLn)에 제공할 수 있다. 예를 들어, 게이트 구동부(400)는 클럭 신호들을 이용하여 개시 신호에 대응하는 주사 신호(예를 들어, 개시 신호와 동일하거나 유사한 파형을 가지는 주사 신호)를 순차적으로 생성 및 출력할 수 있다. 게이트 구동부(400)는 시프트 레지스터(shift register)를 포함할 수 있다. 게이트 구동부(400)는 표시 패널(100)의 비표시 영역(NDA) 상에 형성될 수 있으나, 이에 한정되는 것은 아니다. 게이트 구동부(400)는 IC로 구현되고 연성 회로 기판에 실장되어 표시 패널(100)과 연결될 수도 있다.
또한, 게이트 구동부(400)는 발광 제어 신호를 생성하고, 발광 제어 신호를 발광제어선들(EL1 내지 ELn)에 제공할 수 있다. 예를 들어, 게이트 구동부(400)는 발광 클럭 신호들을 이용하여 발광 개시 신호에 대응하는 발광 제어 신호를 순차적으로 생성 및 출력할 수 있다.
한편, 도 1에서 게이트 구동부(400)가 발광 제어 신호를 생성하는 것으로 설명하였으나, 이에 한정되는 것은 아니다. 게이트 구동부(400)와 구분되는 별도의 발광 구동부가 표시 장치(10)에 포함되고, 발광 구동부에서 발광 제어 신호를 생성할 수도 있다.
도 2는 도 1의 표시 장치에 포함된 화소의 일 예를 나타내는 회로도이다.
도 1 및 도 2를 참조하면, 화소(PX)는 제1 내지 제8 트랜지스터들(M1 내지 M8), 스토리지 커패시터(CST), 및 발광 소자(LD)를 포함할 수 있다. 또한, 화소(PX)는 발광 커패시터(CLD)(또는, 커패시터)를 더 포함할 수 있다.
제1 내지 제8 트랜지스터들(M1 내지 M8)은 P형 트랜지스터(예를 들어, PMOS 트랜지스터)일 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 제1 내지 제8 트랜지스터들(M1 내지 M8) 중 적어도 일부는 N형 트랜지스터(예를 들어, NMOS)로 구현될 수도 있다.
제1 트랜지스터(M1)(또는, 구동 트랜지스터)는 제1 노드(N1)에 전기적으로 연결되는 제1 전극, 제2 노드(N2)에 전기적으로 연결되는 제2 전극, 및 제3 노드(N3)에 전기적으로 연결되는 게이트 전극을 포함할 수 있다.
제2 트랜지스터(M2)(또는, 스위칭 트랜지스터)는 데이터선(DL)에 연결되는 제1 전극, 제1 노드(N1)에 연결되는 제2 전극, 및 제1 주사선(SLi, 단, i는 2 이상의 정수)에 연결되는 게이트 전극을 포함할 수 있다. 제2 트랜지스터(M2)는 제1 주사선(SLi)을 통해 제공되는 제1 주사 신호(GW[N], 단, N은 양의 정수)에 응답하여 턴온되고, 데이터선(DL)을 통해 제공되는 데이터 신호(VDATA)를 제1 노드(N1)로 전달할 수 있다. 예를 들어, 제1 주사 신호(GW[N])는 트랜지스터를 턴온시키는 턴-온 전압 레벨을 가지는 적어도 하나의 펄스를 포함하는 펄스 신호일 수 있다.
제3 트랜지스터(M3)는 제2 노드(N2)에 연결되는 제1 전극, 제3 노드(N3)에 연결되는 제2 전극, 및 제1 주사선(SLi)에 연결되는 게이트 전극을 포함할 수 있다. 제3 트랜지스터(M3)는 제1 주사 신호(GW[N])에 응답하여 턴온되고, 제1 노드(N1)로부터 제1 트랜지스터(M1)를 통해 전달된 데이터 신호(VDATA)를 제3 노드(N3)로 전달할 수 있다.
스토리지 커패시터(CST)는 제1 전원선(PL1) 및 제3 노드(N3) 사이에 연결될 수 있다. 여기서, 제1 전원선(PL1)에는 제1 전원전압(VDD)이 인가될 수 있다. 스토리지 커패시터(CST)는 제3 노드(N3)에 전달된 데이터 신호(VDATA)를 저장할 수 있다.
제4 트랜지스터(M4)는 제3 노드(N3)에 연결되는 제1 전극, 초기화 전원선(PL3)(또는, 제3 전원선)에 연결되는 제2 전극, 및 제2 주사선(SLi-1)(또는, 이전 주사선)에 연결되는 게이트 전극을 포함할 수 있다. 여기서, 제2 주사선(SLi-1)은 제1 주사선(SLi)에 인접하여 배치되는 주사선으로, 제1 주사선(SLi)보다 주사 신호를 먼저 수신하는 주사선일 수 있다. 제4 트랜지스터(M4)는 제2 주사선(SLi-1)을 통해 제공되는 제2 주사 신호(GI[N])에 응답하여 턴온되고, 초기화 전원선(PL3)을 통해 제공되는 초기화 전압(VINT)을 이용하여 제3 노드(N3)를 초기화할 수 있다. 즉, 제3 노드(N3)의 노드 전압(또는, 이전 프레임에서 스토리지 커패시터(CST)에 저장된 데이터 신호(VDATA))이 초기화 전압(VINT)으로 초기화될 수 있다.
제5 트랜지스터(M5)는 제1 전원선(PL1)에 연결되는 제1 전극, 제1 노드(N1)에 연결되는 제2 전극, 및 발광제어선(EL)에 연결되는 게이트 전극을 포함할 수 있다. 유사하게, 제6 트랜지스터(M6)는 제2 노드(N2)에 연결되는 제1 전극, 제4 노드(N4)에 연결되는 제2 전극, 및 발광제어선(EL)에 연결되는 게이트 전극을 포함할 수 있다. 제5 트랜지스터(M5) 및 제6 트랜지스터(M6)는 발광제어선(EL)을 통해 제공되는 발광 제어 신호(EM[N])에 응답하여 턴온되고, 제1 전원선(PL1) 및 제4 노드(N4) 사이에(또는, 제1 전원선(PL1) 및 제2 전원선(PL2) 사이에) 구동 전류의 이동 경로를 형성할 수 있다.
발광 소자(LD)(또는, 발광 다이오드)는 제4 노드(N4)에 연결되는 애노드 전극(또는, 제1 화소 전극)과, 제2 전원선(PL2)에 연결되는 캐소드 전극(또는, 제2 화소 전극)을 포함할 수 있다. 예를 들어, 발광 소자(LD)는 유기 발광 다이오드(organic light emitting diode) 또는 무기 발광 다이오드(inorganic light emitting diode)일 수 있다. 발광 소자(LD)는 구동 전류(또는, 구동 전류의 전류량)에 대응하는 휘도를 가지고 발광할 수 있다.
발광 커패시터(CLD)는 발광 소자(LD)에 병렬 연결되며, 제6 트랜지스터(M6) 등을 통해 제4 노드(N4)로 유입되는 누설 전류에 의해 발광 소자(LD)가 발광하는 것을 방지할 수 있다.
제7 트랜지스터(M7)는 제4 노드(N4)에 연결되는 제1 전극, 초기화 전원선(PL3)에 연결되는 제2 전극, 및 제3 주사선(SLi+1)(또는, 이후 주사선)에 연결되는 게이트 전극을 포함할 수 있다. 여기서, 제3 주사선(SLi+1)은 제1 주사선(SLi)에 인접하여 배치되는 주사선으로, 제1 주사선(SLi)보다 늦게 주사 신호를 수신하는 주사선일 수 있다. 제7 트랜지스터(M7)는 제3 주사 신호(GB[N]])에 응답하여 제4 노드(N4)(또는, 발광 커패시터(CLD))를 초기화 할 수 있다.
제8 트랜지스터(M8)(또는, 보조 트랜지스터)는 제4 노드(N4)에 연결되는 제1 전극, 제2 전원선에 연결되는 제2 전극, 및 테스트선(TL)(또는, 제4 주사선)에 연결되는 게이트 전극을 포함할 수 있다. 제8 트랜지스터(M8)는 테스트선(TL)을 통해 제공되는 게이트 신호(GT[N])에 응답하여, 발광 소자(LD)를 우회하는 전류 이동 경로를 형성할 수 있다. 제8 트랜지스터(M8)는, 표시 장치(10)의 정상 구동 중에는(즉, 검사가 종료된 이후, 표시 장치(10)가 정상적으로 영상을 표시하는 경우에는) 동작하지 않을 수 있다.
실시예들에서, 제8 트랜지스터(M8)는 제4 노드(N4)와 제2 전원선(PL2) 사이에 직렬 연결된 제1 및 제2 서브 트랜지스터들(M8-1, M8-2)을 포함할 수 있다. 제1 및 제2 서브 트랜지스터들(M8-1, M8-2)은 테스트선(TL)을 통해 제공되는 게이트 신호(GT[N])에 응답하여 턴 온/오프될 수 있다. 즉, 제8 트랜지스터(M8)는 듀얼 게이트 트랜지스터로 구현될 수 있다. 이 경우, 표시 장치(10)의 정상 구동 중에, 제8 트랜지스터(M8)를 통한 누설전류가 차단되거나 감소될 수 있다.
도 3a 및 도 3b는 도 2의 화소의 일 예를 나타내는 도면들이다. 도 3a 및 도 3b에는 평면상, 도 2의 화소가 개략적으로 도시되었다.
먼저 도 3a를 참조하면, 베이스층(SUB)(또는, 기판)은 화소 영역(PXA)을 포함하고, 화소 영역(PXA)은 발광 영역(A_LD), 제1 회로 영역(A_PXC1) 및 제2 회로 영역(A_PXC2)을 포함할 수 있다. 또한, 화소 영역(PXA)은 주변 영역(A_PER)을 더 포함할 수 있다.
발광 영역(A_LD), 제1 회로 영역(A_PXC1), 제2 회로 영역(A_PXC2), 및 주변 영역(A_PER)은 제1 방향(DR1)으로 연장하는 제1 기준선(L_REF1) 및 제2 방향(DR2)으로 연장하는 제2 기준선(L_REF2)에 의해 상호 구분될 수 있다. 제1 기준선(L_REF1)은 데이터선(DL)과 평행하며, 제2 기준선(L_REF2)는 주사선(SL)과 평행할 수 있다.
발광 영역(A_LD)을 기준으로, 제1 회로 영역(A_PXC1)은 제1 방향(DR1)에 위치하고, 제2 회로 영역(A_PXC2)은 제2 방향(DR2)에 위치할 수 있다. 주변 영역(A_PER)은 화소 영역(PXA) 내에서 발광 영역(A_LD), 제1 회로 영역(A_PXC1), 제2 회로 영역(A_PXC2)을 제외한 나머지 영역이며, 제1 회로 영역(A_PXC1) 및 제2 회로 영역(A_PXC2)에 인접하여 위치할 수 있다.
베이스층(SUB)의 발광 영역(A_LD)에는 도 2를 참조하여 설명한 발광 소자(LD)가 배치될 수 있다.
베이스층(SUB)의 제1 회로 영역(A_PXC1)에는 화소 회로(PXC1)가 배치될 수 있다. 여기서, 화소 회로(PXC1)는 발광 소자(LD)에 구동 전류를 제공하며, 주사선(SL) 및 데이터선(DL)에 연결되는 적어도 하나의 트랜지스터를 포함할 수 있다. 예를 들어, 화소 회로(PXC1)는 도 2를 참조하여 설명한 제1 내지 제7 트랜지스터들(M1 내지 M7) 및 저장 커패시터(CST, 도 2 참조)를 포함할 수 있다.
베이스층(SUB)의 제2 회로 영역(A_PXC2)에는 테스트 회로(PXC2)가 제공될 수 있다. 테스트 회로(PXC2)는 발광 소자(LD)에 병렬 연결되는 보조 트랜지스터를 포함하며, 예를 들어, 테스트 회로(PXC2)는 도 2를 참조하여 설명한 제8 트랜지스터(M8)를 포함할 수 있다.
실시예들에서, 발광 소자(LD)는 화소 회로(PXC1) 및 테스트 회로(PXC2)와는 별도로 제조되며, 예를 들어, 발광 소자(LD)는 칩 형태로 제조되며, 화소 회로(PXC1) 및 테스트 회로(PXC2)가 형성된 베이스층(SUB)에 본딩(bonding)되거나 실장될 수 있다.
발광 소자(LD)를 베이스층(SUB)에 본딩하는 과정에서 고온 및/또는 고압이 발생할 수 있고, 화소 회로(PXC1) 내 트랜지스터가 고온 및/또는 고압에 의해 손상될 수 있다. 화소 회로(PXC1)는 발광 영역(A_LD)으로부터 분리된 제1 회로 영역(PXC1)에 배치되므로, 발광 소자(LD)의 본딩 과정에서 화소 회로(PXC1)가 손상되는 것이 방지될 수 있다.
한편, 베이스층(SUB)에 화소 회로(PXC1) 및 테스트 회로(PXC2)가 형성된 이후, 발광 소자(LD)가 베이스층(SUB)에 실장되기 전까지, 베이스층(SUB), 예를 들어, 발광 소자(LD)가 본딩되는 전극은 외부에 노출된 상태로 유지될 수 있다. 또한, 발광 소자(LD)의 실장은 화소 회로(PXC1) 및 테스트 회로(PXC2)를 형성하는 설비와는 다른 설비를 통해 이루어질 수 있고, 이에 따라, 화소 회로(PXC1) 및 테스트 회로(PXC2)가 형성된 베이스층(SUB)은 이송되며, 상기 전극은 장시간 동안 외부에 노출되고, 전극을 통해 정전기가 유입될 가능성이 높아진다. 정전기가 유입되는 경우, 정전기의 이동 경로 상, 전극 및 제2 전원전압(VSS, 도 2 참조) 사이에 연결되는 제8 트랜지스터(M8)가 손상될 수 있다. 테스트 회로(PXC2)는 제1 회로 영역(A_PXC1)으로부터 분리된 제2 회로 영역(PXC2)에 배치되므로, 제8 트랜지스터(M8)의 손상이 화소 회로(PXC1)에 영향을 미치는 것(예를 들어, 화소 회로(PXC1)의 손상)을 방지하고, 화소 회로(PXC1)를 정전기로부터 보호 할 수 있다.
일 실시예에서, 테스트 회로(PXC2)는 제1 브릿지 패턴(CP1)을 통해 화소 회로(PXC1)와 연결되며, 제1 브릿지 패턴(CP1)은 제1 회로 영역(A_PXC1)으로부터 주변 영역(A_PER)을 경유하여 제2 회로 영역(A_PXC2)까지 연장할 수 있다. 다만, 이는 예시적인 것으로, 이에 한정되는 것은 아니다.
도 3b를 참조하면, 베이스층(SUB)는 화소 영역(PXA)을 포함하고, 화소 영역(PXA)은 발광 영역(A_LD), 제1 회로 영역(A_PXC1) 및 제2 회로 영역(A_PXC2)을 포함할 수 있다.
발광 영역(A_LD), 제1 회로 영역(A_PXC1), 및 제2 회로 영역(A_PXC2), 및 주변 영역(A_PER)은 제2 방향(DR2)으로 각각 연장하며 상호 평행한 제1 기준선(L_REF1_1) 및 제2 기준선(L_REF2_1)에 의해 상호 구분될 수 있다.
발광 영역(A_LD)을 기준으로, 제1 회로 영역(A_PXC1)은 상측에 위치하고, 제2 회로 영역(A_PXC2)은 하측에 위치할 수 있다. 즉, 제1 회로 영역(A_PXC1) 및 제2 회로 영역(A_PXC2) 사이에 발광 영역(A_LD)이 위치하고, 제1 회로 영역(A_PXC1) 및 제2 회로 영역(A_PXC2)은 발광 영역(A_LD)에 의해 상호 이격될 수 있다.
도 4는 도 3a의 화소의 일 예를 나타내는 레이아웃이다. 도 4에는 화소(PX)의 화소 회로(PXC1, 도 3a 참조) 및 테스트 회로(PXC2, 도 3a 참조)를 중심으로, 화소(PX)가 도시되어 있다.
도 4를 참조하면, 화소(PX)는 반도체층(ACT), 제1 도전층(GAT1), 제2 도전층(GAT2), 제3 도전층(SD1), 제4 도전층(SD2), 및 제5 도전층(SD3)(또는, 전극층)을 포함할 수 있다. 반도체층(ACT), 제1 도전층(GAT1), 제2 도전층(GAT2), 제3 도전층(SD1), 제4 도전층(SD2), 및 제5 도전층(SD3)(또는, 전극층)은 상호 다른 공정을 통해 상호 다른 층들에 형성될 수 있다. 이에 대해서는 도 7을 참조하여 후술하기로 한다.
반도체층(ACT)은 트랜지스터들(M1 내지 M8)의 채널을 이루는 액티브층일 수 있다. 반도체층(ACT)은 트랜지스터들(M1 내지 M8) 각각의 제1 트랜지스터 전극(예를 들어, 소스 전극) 및 제2 트랜지스터 전극(예를 들어, 드레인 전극)에 접촉되는 소스 영역 및 드레인 영역을 포함할 수 있다. 소스 영역과 드레인 영역 사이의 영역은 채널 영역일 수 있다.
일 실시예에서, 반도체층(ACT)은 실리콘 반도체(또는, 폴리 실리콘 반도체)를 포함할 수 있다. 반도체 패턴의 채널 영역은 불순물로 도핑되지 않는 반도체 패턴으로서, 진성 반도체일 수 있다. 소스 영역 및 드레인 영역은 불순물이 도핑된 반도체 패턴일 수 있다. 불순물로는 p형 불순물이 사용될 수 있으나, 이에 한정되는 것은 아니다.
반도체층(ACT)은 제1 반도체 패턴(ACT1) 및 제2 반도체 패턴(ACT2)을 포함할 수 있다. 반도체층(ACT)에 대한 구체적인 설명을 위해 도 5가 참조될 수 있다.
도 5는 도 4의 화소에 포함된 반도체층의 일 예를 나타내는 평면도이다.
도 5를 참조하면, 제1 반도체 패턴(ACT1) 및 제2 반도체 패턴(ACT2)은 상호 이격되어 배치될 수 있다. 제1 반도체 패턴(ACT1)은 제1 회로 영역(A_PXC1)에 위치하며, 제2 반도체 패턴(ACT2)은 제2 회로 영역(A_PXC2)에 위치할 수 있다.
제1 반도체 패턴(ACT1)은 제1 세로부(ACT_S1)(또는, 제1 서브 반도체 패턴), 가로부(ACT_S2)(또는, 제2 서브 반도체 패턴), 제2 세로부(ACT_S3)(또는, 제3 서브 반도체 패턴), 및 굴곡부(ACT_S4)를 포함할 수 있다. 제1 세로부(ACT_S1), 가로부(ACT_S2), 제2 세로부(ACT_S3), 및 굴곡부(ACT_S4)는 상호 연결되고 일체로 구성될 수 있다.
제1 세로부(ACT_S1)는 제1 방향(DR1)으로 연장하며, 제1 회로 영역(A_PXC1)의 일변에 인접하여 위치할 수 있다. 제1 세로부(ACT_S1)는 제2 트랜지스터(M2)의 채널 및 제5 트랜지스터(M5)의 채널을 구성할 수 있다. 도 5에 도시된 바와 같이, 가로부(ACT_S2)를 기준으로, 제1 세로부(ACT_S1)의 상측 부분이 제2 트랜지스터(M2)의 채널을 구성하고, 제1 세로부(ACT_S1)의 하측 부분이 제5 트랜지스터(M5)의 채널을 구성할 수 있다.
가로부(ACT_S2)는 제1 세로부(ACT_S1)의 중앙 부분으로부터 제2 방향(DR2)으로 연장하며, 굴곡진 형상을 가질 수 있다. 가로부(ACT_S2)는 제1 트랜지스터(M1)의 채널을 구성하며, 굴곡진 형상에 의해 제1 트랜지스터(M1)의 채널 용량이 향상될 수 있다.
제2 세로부(ACT_S3)는 제1 방향(DR1)으로 연장하며, 제1 회로 영역(A_PXC1)의 타변에 인접하여 위치할 수 있다. 가로부(ACT_S2)를 기준으로, 제2 세로부(ACT_S3)의 상측 부분은 제3 트랜지스터(M3)의 채널을 구성하고, 제2 세로부(ACT_S3)의 하측 부분은 제6 트랜지스터(M6)의 채널 및 제7 트랜지스터(M7)의 채널을 구성할 수 있다.
굴곡부(ACT_S4)는 제2 세로부(ACT_S3)의 상측 단부로부터 연장하며, 굴곡진 형상을 가지고, 제4 트랜지스터(M4)의 채널을 구성할 수 있다.
일 실시예에서, 제3 트랜지스터(M3)는 제1 및 제2 서브 트랜지스터들(M3-1, M3-2)을 포함하고, 제1 반도체 패턴(ACT1)은 제1 및 제2 서브 트랜지스터들(M3-1, M3-2)의 채널 영역들, 즉, 직렬 연결된 2개의 채널 영역들을 포함할 수 있다. 유사하게, 제4 트랜지스터(M4)는 제1 및 제2 서브 트랜지스터들(M4-1, M4-2)을 포함하고, 제1 반도체 패턴(ACT1)은 제4 트랜지스터(M4)의 제1 및 제2 서브 트랜지스터들(M4-1, M4-2)의 채널 영역들, 즉, 직렬 연결된 2개의 채널 영역들을 포함할 수 있다. 듀얼 게이트 트랜지스터로 구현되는 제3 트랜지스터(M3) 및 제4 트랜지스터(M4)는 전류(예를 들어, 제1 트랜지스터(M1)로부터 제6 트랜지스터(M6)로 흐르는 구동 전류)의 누설을 방지할 수 있다.
제2 반도체 패턴(ACT2)은 제1 방향(DR1)으로 연장하며, 제8 트랜지스터(M8)의 채널을 구성할 수 있다. 제8 트랜지스터(M8)는 제1 및 제2 서브 트랜지스터들(M8-1, M8-2)를 포함하고, 제2 반도체 패턴(ACT2)은 제8 트랜지스터(M8)는 제1 및 제2 서브 트랜지스터들(M8-1, M8-2)의 채널 영역들, 즉, 직렬 연결된 2개의 채널 영역들을 포함할 수 있다. 듀얼 게이트 트랜지스터로 구현되는 제8 트랜지스터(M8)는 전류(예를 들어, 제6 트랜지스터(M6)를 통해 발광 소자(LD, 도 4 참조)에 제공되는 구동 전류)의 누설을 방지할 수 있다.
다시 도 4를 참조하면, 제1 도전층(GAT1)은 제1 주사선(SL1), 제2 주사선(SL2), 제3 주사선(SL3), 발광제어선(EL), 테스트선(TL) 및 제1 전극(ET1_C)(또는, 제1 커패시터 전극)을 포함할 수 있다.
제2 주사선(SL2)은 제2 방향(DR2)으로 연장하며, 화소 영역(PXA)의 최상측에 위치할 수 있다. 제2 주사선(SL2)은 제1 반도체 패턴(ACT1)(또는, 제1 반도체 패턴(ACT1)의 굴곡부(ACT_S4, 도 5 참조))와 중첩하며, 제4 트랜지스터(M4)의 게이트 전극을 구성하거나, 제4 트랜지스터(M4)의 게이트 전극에 연결될 수 있다. 제2 주사선(SL2)은 도 2를 참조하여 설명한 제2 주사선(SLi-1)과 실질적으로 동일할 수 있다.
제1 주사선(SL1)은 제2 방향(DR2)으로 연장하며, 제2 주사선(SL2) 및 제1 전극(ET1_C) 사이에 위치할 수 있다. 제1 주사선(SL1)은 제1 반도체 패턴(ACT1)의 제1 세로부(ACT_S1, 도 5 참조)와 중첩하며, 제2 트랜지스터(M2)의 게이트 전극을 구성하거나 이에 연결될 수 있다. 또한, 제1 주사선(SL1)은 제1 반도체 패턴(ACT1)의 제2 세로부(ACT_S3, 도 5 참조)와 중첩하며, 제3 트랜지스터(M3)의 게이트 전극을 구성하거나 이에 연결될 수 있다. 제1 주사선(SL1)은 도 2를 참조하여 설명한 제1 주사선(SLi)과 실질적으로 동일할 수 있다.
제1 전극(ET1_C)은 특정 면적을 가지고, 대체적으로 제1 회로 영역(A_PXC1)의 중앙에 위치하며, 제1 반도체 패턴(ACT1)의 가로부(ACT_S2)와 중첩할 수 있다. 제1 전극(ET1_C)은 제1 트랜지스터(M1)의 게이트 전극을 구성할 수 있다.
발광제어선(EL)은 제2 방향(DR2)으로 연장하며, 제1 전극(ET1_C)의 하측에 위치할 수 있다. 발광제어선(EL)은 제1 반도체 패턴(ACT1)의 제1 세로부(ACT_S1) 및 제2 세로부(ACT_S3)와 각각 중첩하며, 제5 트랜지스터(M5)의 게이트 전극 및 제6 트랜지스터(M6)의 게이트 전극을 각각 구성하거나 연결될 수 있다.
제3 주사선(SL3)은 제2 방향(DR2)으로 연장하며, 제1 회로 영역(A_PXC1)의 최하측에 위치할 수 있다. 제3 주사선(SL3)은 제1 반도체 패턴(ACT1)의 제2 세로부(ACT_S3)와 중첩하며, 제7 트랜지스터(M7)의 게이트 전극을 구성하거나 연결될 수 있다.
테스트선(TL)은 제2 회로 영역(A_PXC2)에 배치되고, 제2 반도체 패턴(ACT2)과 중첩하며, 제8 트랜지스터(M8)의 게이트 전극을 구성하거나 연결될 수 있다.
제1 도전층(GAT1)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 제1 도전층(GAT1)은 단일막 또는 다층막 구조일 수 있으며, 예를 들어, 제1 도전층(GAT1)은 몰리브덴(Mo)을 포함하는 단일막 구조일 수 있다.
제2 도전층(GAT2)은 제3 전원선(PL3), 제2 전극(ET2_C)(또는, 제2 커패시터 전극), 및 보호 패턴(BRP0)을 포함할 수 있다.
제3 전원선(PL3)은 제2 방향(DR2)으로 연장하며, 제1 회로 영역(A_PXC1)의 상측변 및 하측변에 각각 인접하여 배치될 수 있다.
보호 패턴(BRP0)은 평면상 제2 주사선(SL2) 및 제1 주사선(SL1) 사이에 위치하고, 제1 반도체 패턴(ACT1)의 제2 세로부(ACT_S3)와 부분적으로 중첩할 수 있다.
제2 전극(ET2_C)은 제1 전극(ET1_C)에 중첩하며, 제1 전극(ET1_C)과 함께 도 2를 참조하여 설명한 스토리지 커패시터(CST)를 구성할 수 있다. 제2 전극(ET2_C)의 면적은 제1 전극(ET1_C)의 면적보다 크며, 제1 전극(ET1_C)을 커버할 수 있다.
제2 도전층(GAT2)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 제2 도전층(GAT2)은 단일막 또는 다층막 구조일 수 있으며, 예를 들어, 제2 도전층(GAT2)은 몰리브덴(Mo)을 포함하는 단일막 구조일 수 있다.
제3 도전층(SD1)은 데이터선(DL), 제1 서브 전원선(PL_S1) 및 제1 내지 제5 도전 패턴들(BRP1 내지 BRP5)(또는, 제1 내지 제5 연결 패턴들)을 포함할 수 있다.
데이터선(DL)은 제1 방향(DR1)으로 연장하며, 제1 반도체 패턴(ACT1)의 제1 세로부(ACT_S1)의 상측 단부와 중첩할 수 있다. 제1 반도체 패턴(ACT1)의 제1 세로부(ACT_S1)의 상측 단부를 노출시키는 컨택홀(CNT1)을 통해, 데이터선(DL)은 제1 반도체 패턴(ACT1)의 제1 세로부(ACT_S1)의 상측 단부와 접촉하며, 제2 트랜지스터(M2)의 제1 전극을 구성하거나 제2 트랜지스터(M2)의 제1 전극에 연결될 수 있다.
제1 서브 전원선(PL_S1)은 제1 방향(DR1)으로 연장하며, 평면상, 데이터선(DL) 및 제1 전극(ET1_C) 사이에 위치할 수 있다. 제1 서브 전원선(PL_S1)은 후술하는 제1 전원선(PL1)과 연결되며, 제1 전원전압(VDD, 도 2 참조)이 인가될 수 있다. 제1 서브 전원선(PL_S1)은 제2 전극(ET2_C)과 중첩하며, 제2 전극(ET2_C)을 노출시키는 컨택홀을 통해 제2 전극(ET2_C)과 접속될 수 있다.
제1 도전 패턴(BRP1)은 제1 반도체 패턴(ACT1)의 굴곡부(ACT_S4)의 일 단부 및 제1 전극(ET1_C)와 중첩할 수 있다. 제1 도전 패턴(BRP1)은 제1 반도체 패턴(ACT1)의 굴곡부(ACT_S4)의 일 단부를 노출시키는 컨택홀을 통해 제1 반도체 패턴(ACT1)의 굴곡부(ACT_S4)의 일 단부와 접촉하며, 제3 트랜지스터(M3)(또는, 제3 트랜지스터(M3)의 제1 서브 트랜지스터(M3-1))의 제1 전극 및 제4 트랜지스터(M4)(또는, 제4 트랜지스터(M4)의 제1 서브 트랜지스터(M4-1))의 제1 전극과 각각 연결되거나, 제1 전극을 구성할 수 있다.
제2 도전 패턴(BRP2)은 제3 전원선(PL3) 및 제1 반도체 패턴(ACT1)의 굴곡부(ACT_S4)의 타 단부와 중첩할 수 있다. 제2 도전 패턴(BRP2)은 제3 전원선(PL3)을 노출시키는 컨택홀을 통해 제3 전원선(PL3)과 접속될 수 있다. 또한, 제2 도전 패턴(BRP2)은 제1 반도체 패턴(ACT1)의 굴곡부(ACT_S4)의 타 단부를 노출시키는 컨택홀을 통해 제1 반도체 패턴(ACT1)의 굴곡부(ACT_S4)의 타 단부와 접촉하며, 제4 트랜지스터(M4)(또는, 제4 트랜지스터(M4)의 제2 서브 트랜지스터(M4-2))의 제2 전극과 연결되거나, 제2 전극을 구성할 수 있다. 제2 도전 패턴(BRP2)은 제4 트랜지스터(M4) 및 제3 전원선(PL3)을 연결할 수 있다.
제3 도전 패턴(BRP3)은 제1 반도체 패턴(ACT1)의 제2 세로부(ACT_S3)와 중첩하며, 제1 반도체 패턴(ACT1)의 제2 세로부(ACT_S3)의 일부를 노출시키는 컨택홀을 통해 제1 반도체 패턴(ACT1)의 제2 세로부(ACT_S3)와 접촉하며, 제6 트랜지스터(M6)의 제2 전극 및 제7 트랜지스터(M7)의 제1 전극을 각각 구성하거나, 연결될 수 있다.
제4 도전 패턴(BRP4)은 제2 반도체 패턴(ACT2)의 일 단부와 중첩하며, 제2 반도체 패턴(ACT2)의 일 단부를 노출시키는 컨택홀을 통해 제2 반도체 패턴(ACT2)의 일 단부와 접촉하고, 제8 트랜지스터(M8)의 제1 전극과 연결되거나 제1 전극을 구성할 수 있다.
유사하게, 제5 도전 패턴(BRP5)은 제2 반도체 패턴(ACT2)의 타 단부와 중첩하며, 제2 반도체 패턴(ACT2)의 타 단부를 노출시키는 컨택홀을 통해 제2 반도체 패턴(ACT2)의 타 단부와 접촉하고, 제8 트랜지스터(M8)의 제2 전극과 연결되거나 제2 전극을 구성할 수 있다.
제3 도전층(SD1)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 제3 도전층(SD1)은 단일막 또는 다층막 구조일 수 있으며, 예를 들어, 제3 도전층(SD1)은 Ti/AL/Ti의 다층막 구조일 수 있다.
제4 도전층(SD2)은 제1 브릿지 패턴(CP1)(또는, 연결 배선), 제2 브릿지 패턴(CP2), 제1 발광 커패시터 전극(E1_CLD), 및 제1 전원선(PL1)을 포함할 수 있다.
제1 브릿지 패턴(CP1)은 제3 도전 패턴(BRP3)과 중첩하며, 제3 도전 패턴(BRP3)을 노출시키는 컨택홀을 통해 제3 도전 패턴(BRP3)과 접속될 수 있다.
제1 브릿지 패턴(CP1)은 제2 방향(DR2)으로 연장하며 다시 제1 방향(DR1)으로 연장하고, 즉, 주변 영역(A_PER)을 가로질러 연장하며, 제4 도전 패턴(BRP4)과 중첩할 수 있다. 제1 브릿지 패턴(CP1)은 제4 도전 패턴(BRP4)을 노출시키는 컨택홀을 통해 제4 도전 패턴(BRP4)과 접속될 수 있다. 또한, 제1 브릿지 패턴(CP1)은 제1 방향(DR1)으로 연장하며, 제1 발광 커패시터 전극(E1_CLD)과 연결될 수 있다. 제1 발광 커패시터 전극(E1_CLD)과 연결되기 전에 제1 브릿지 패턴(CP1)은 상대적으로 넓은 폭(또는, 선폭)을 가지는 영역을 포함하고, 해당 영역을 통해 후술하는 애노드 전극(AE)과 연결될 수 있다.
제1 발광 커패시터 전극(E1_CLD)은 특정 면적을 가지며, 제1 브릿지 패턴(CP1)과 일체로 형성될 수 있다. 예를 들어, 제1 브릿지 패턴(CP1)은 후술하는 캐소드 전극(CE)(또는, 제2 전원선(PL2))과 중첩하는 영역에서 증가된 선폭을 가지며, 제1 발광 커패시터 전극(E1_CLD)을 구성할 수 있다.
제2 브릿지 패턴(CP2)은 제5 도전 패턴(BRP5)과 중첩하며, 제5 도전 패턴(BRP5)을 노출시키는 컨택홀(CNT2)을 통해 제5 도전 패턴(BRP5)과 접속될 수 있다.
제1 전원선(PL1)은 제2 방향(DR2)으로 연장하며, 제1 회로 영역(A_PXC1) 및 주변 영역(A_PER)의 대부분을 커버할 수 있다. 제1 전원선(PL1)은 제1 서브 전원선(PL_S1)과 중첩하며, 제1 서브 전원선(PL_S1)을 노출시키는 컨택홀을 통해 제1 서브 전원선(PL_S1)과 접속될 수 있다. 제1 전원선(PL1)은 제1 방향(DR1)으로 연장하는 제1 서브 전원선(PL_S1)과 연결됨으로써, 전체적으로 메쉬 구조를 가지며, 제1 전원전압(VDD, 도 2 참조)의 강하를 감소시킬 수 있다.
제4 도전층(SD2)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 제4 도전층(SD2)은 단일막 또는 다층막 구조일 수 있으며, 예를 들어, 제4 도전층(SD2)은 Ti/AL/Ti의 다층막 구조일 수 있다.
제5 도전층(SD3)은 애노드 전극(AE)(또는, 제1 화소 전극), 캐소드 전극(CE)(또는, 제2 화소 전극), 및 제2 전원선(PL2)을 포함할 수 있다.
제5 도전층(SD3)의 설명을 위해 도 6이 참조될 수 있다.
도 6은 도 4의 화소에 포함된 도전층의 일 예를 나타내는 평면도이다. 도 6에는 제4 도전층(SD2), 제5 도전층(SD3) 및 발광 소자(LD)가 도시되어 있다.
애노드 전극(AE)은 발광 영역(A_LD) 내에서 제1 브릿지 패턴(CP1)의 일 영역(즉, 폭이 확장된 부분)과 중첩하며, 제1 브릿지 패턴(CP1)의 일 영역을 노출시키는 컨택홀(CNT3)(또는, 비아 홀)을 통해 제1 브릿지 패턴(CP1)과 접할 수 있다. 이 경우, 애노드 전극(AE)은 제1 브릿지 패턴(CP1)을 통해 제6 트랜지스터(M6)의 제1 전극, 제7 트랜지스터(M7)의 제1 전극, 및 제8 트랜지스터(M8)의 제1 전극에 연결될 수 있다.
캐소드 전극(CE)은 발광 영역(A_LD) 내에서 애노드 전극(AE)과 이격되어 배치되며, 제1 발광 커패시터 전극(E1_CLD)와 중첩할 수 있다. 캐소드 전극(CE)은 발광 소자(LD, 도 2 참조)의 제2 발광 커패시터 전극을 구성하며, 제1 발광 커패시터 전극(E1_CLD)와 함께 발광 커패시터(CLD, 도 2 참조)를 구성할 수 있다.
또한, 캐소드 전극(CE)은 제2 방향(DR2)으로 연장하며, 제2 회로 영역(A_PXC2) 내 제2 브릿지 패턴(CP2)과 중첩할 수 있다. 캐소드 전극(CE)은 제2 브릿지 패턴(CP2)을 노출시키는 컨택홀(CNT3)을 통해 제2 브릿지 패턴(CP2)에 접속될 수 있다. 이 경우, 캐소드 전극(CE)은 제2 브릿지 패턴(CP2)을 통해 제8 트랜지스터(M8)의 제2 전극에 연결될 수 있다.
제2 전원선(PL2)은 발광 영역(A_LD)을 제외한, 제1 회로 영역(A_PXC1), 제2 회로 영역(A_PXC2), 및 주변 영역(A_PER)을 커버할 수 있다. 제2 전원선(PL2)은 캐소드 전극(CE)과 일체로 형성될 수 있다. 제2 전원선(PL2)은 발광 영역(A_LD) 내에 개구(OP)를 포함할 수 있고, 애노드 전극(AE)은 개구(OP) 내에 위치하되, 제2 전원선(PL2)으로부터 특정 간격을 가지고 이격될 수 있다. 후술하여 설명하겠지만, 제2 전원선(PL2)은 발광 영역(A_LD) 내 개구(OP)를 제외하고, 베이스층(SUB, 도 3a 참조) 상에 전면적으로 배치될 수 있다.
발광 소자(LD)는 발광 영역(A_LD)에 배치되며, 발광 소자(LD)의 일부는 애노드 전극(AE)에 접속되고, 발광 소자(LD)의 다른 일부는 캐소드 전극(CE)에 접속될 수 있다.
제5 도전층(SD3)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 제5 도전층(SD3)은 단일막 또는 다층막 구조일 수 있으며, 예를 들어, 제5 도전층(SD3)은 Ti/AL/Ti의 다층막 구조일 수 있다.
도 7은 도 4의 I-I'선 및 Ⅱ-Ⅱ'선을 따라 자른 화소의 일 예를 나타내는 단면도이다.
도 4 내지 도 7을 참조하면, 화소(PX)는 베이스층(SUB) 상에 적층된 화소 회로층(PCL) 및 발광 소자층(LDL)을 포함할 수 있다. 화소 회로층(PCL)은, 버퍼층(BFL), 반도체층(ACT), 제1 절연층(GI1)(또는, 제1 게이트 절연층), 제1 도전층(GAT1), 제2 절연층(GI2)(또는, 제2 게이트 절연층), 제2 도전층(GAT2), 제3 절연층(ILD)(또는, 층간 절연층), 제3 도전층(SD1), 제1 비아층(VIA1)(또는, 제4 절연층), 제4 도전층(SD2), 및 제2 비아층(VIA2)(또는, 제5 절연층)을 포함할 수 있다. 발광 소자층(LDL)은 제5 도전층(SD3), 제3 비아층(VIA3)(또는, 제6 절연층), 및 발광 소자(LD)를 포함할 수 있다.
버퍼층(BFL), 반도체층(ACT), 제1 절연층(GI1), 제1 도전층(GAT1), 제2 절연층(GI2), 제2 도전층(GAT2), 제3 절연층(ILD), 제3 도전층(SD1), 제1 비아층(VIA1), 제4 도전층(SD2), 제2 비아층(VIA2), 제5 도전층(SD3), 및 제3 비아층(VIA3)은 베이스층(SUB) 상에 순차적으로 적층될 수 있다. 반도체층(ACT), 제1 도전층(GAT1), 제2 도전층(GAT2), 제3 도전층(SD1), 제4 도전층(SD2), 및 제5 도전층(SD3)은 도 4 내지 도 6을 참조하여 설명하였으므로, 중복되는 설명은 반복하지 않기로 한다.
버퍼층(BFL)은 베이스층(SUB)의 전체 면 상에 배치될 수 있다. 버퍼층(BFL)은 불순물 이온이 확산되는 것을 방지하고, 수분이나 외기의 침투를 방지하며, 표면 평탄화 기능을 수행할 수 있다. 버퍼층(BFL)은 무기 절연 물질을 포함할 수 있다. 예를 들면, 버퍼층(BFL)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 및 실리콘 산질화물(SiON) 중 적어도 하나를 포함할 수 있다. 예를 들어, 버퍼층(BFL)은 약 2000Å 두께의 실리콘 산화물과 약 500Å 두께의 실리콘 질화물을 포함하는 이중막일 수 있다. 버퍼층(BFL)은 베이스층(SUB)의 종류나 공정 조건 등에 따라 생략될 수도 있다.
반도체층(ACT)은 버퍼층(BFL) 상에 배치될 수 있다. 반도체층(ACT)은 버퍼층(BFL) 및 제1 절연층(GI1) 사이에 배치될 수 있다. 반도체층(ACT)은 제1 트랜지스터 전극(ET1)에 접촉되는 제1 영역과, 제2 트랜지스터 전극(ET2)에 접촉되는 제2 영역과, 제1 및 제2 영역들의 사이에 위치된 채널 영역을 포함할 수 있다. 반도체층(ACT)은 폴리 실리콘, 아몰퍼스 실리콘, 산화물 반도체 등으로 이루어진 반도체 패턴일 수 있으며, 예를 들어, 반도체층(ACT)은 약 400 Å내지 500Å 두께의 폴리 실리콘을 포함할 수 있다. 반도체층(ACT)의 채널 영역은 불순물이 도핑되지 않은 반도체 패턴으로서 진성 반도체일 수 있고, 반도체층(ACT)의 제1 및 제2 영역들은 각각 소정의 불순물이 도핑된 반도체 패턴일 수 있다.
도 4 및 도 5를 참조하여 설명한 바와 같이, 반도체층(ACT)은 제1 회로 영역(A_PXC1)에 위치하는 제1 반도체 패턴(ACT1) 및 제2 회로 영역(A_PXC2)에 위치하는 제2 반도체 패턴(ACT2)을 포함할 수 있다. 제1 반도체 패턴(ACT1)은 제6 트랜지스터(M6) 및 제7 트랜지스터(M7) 각각의 채널 영역을 포함할 수 있다. 제2 반도체 패턴(ACT2)은 제8 트랜지스터(M8)(또는, 제8 트랜지스터(M8)의 제1 및 제2 서브 트랜지스터들(M8-1, M8-2))의 채널 영역을 포함할 수 있다.
제1 절연층(GI1)은 반도체층(ACT) 및 버퍼층(BFL)(또는, 베이스층(SUB)) 상에 배치될 수 있다. 제1 절연층(GI1)은 대체로 베이스층(SUB)의 전체 면에 걸쳐 배치될 수 있다. 제1 절연층(GI1)은 게이트 절연 기능을 갖는 게이트 절연막일 수 있다.
제1 절연층(GI1)은 실리콘 화합물, 금속 산화물 등의 무기 절연물질을 포함할 수 있다. 예를 들어, 제1 절연층(GI1)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 탄탈륨 산화물, 하프늄 산화물, 지르코늄 산화물, 티타늄 산화물 또는 이들의 조합을 포함할 수 있다. 제1 절연층(GI1)은 단일막 또는 서로 다른 물질의 적층막으로 이루어진 다층막일 수 있다. 예를 들어, 제1 절연층(GI1)은 1000Å 내지 1500Å 이내의 두께를 가지고, 실리콘 산화물을 포함하는 단일막일 수 있다.
제1 절연층(GI1) 상에 제1 도전층(GAT1)이 배치될 수 있다. 제1 도전층(GAT1)은 발광제어선(EL), 제3 주사선(SL3) 및 테스트선(TL)을 포함할 수 있다. 발광제어선(EL)은 제6 트랜지스터(M6)의 채널 영역과 중첩하며 제6 트랜지스터(M6)의 게이트 전극을 구성하고, 제3 주사선(SL3)은 제7 트랜지스터(M7)의 채널 영역과 중첩하며 제7 트랜지스터(M7)의 게이트 전극을 구성하고, 테스트선(TL)은 제8 트랜지스터(M8)의 채널 영역과 중첩하며 제8 트랜지스터(M8)의 게이트 전극을 구성할 수 있다.
또한, 제8 트랜지스터(M8)가 듀얼 게이트 트랜지스터로 구현되는 경우, 2개의 게이트 전극들이 상호 이격되어 배치될 수 있으며, 게이트 전극들은 제2 반도체 패턴(ACT2)과 중첩할 수 있다.
도 4를 참조하여 설명한 바와 같이, 제1 도전층(GAT1)은 몰리브덴을 포함하는 단일막일 수 있고, 약 3000Å의 두께를 가질 수 있다.
제2 절연층(GI2)은 제1 절연층(GI1) 및 제1 도전층(GAT1) 상에 배치될 수 있다. 제2 절연층(GI2)은 대체로 베이스층(SUB)의 전체 면에 걸쳐 배치될 수 있다.
제2 절연층(GI2)은, 제1 절연층(GI1)과 유사하게, 실리콘 화합물, 금속 산화물 등의 무기 절연물질을 포함할 수 있다. 예를 들어, 제2 절연층(GI2)은 1000Å 내지 1500Å 이내의 두께를 가지고, 실리콘 질화물을 포함하는 단일막일 수 있다.
제2 절연층(GI2) 상에 제2 도전층(GAT2)이 배치될 수 있다. 제2 도전층(GAT2)은 제3 전원선(PL3)을 포함할 수 있다.
도 4를 참조하여 설명한 바와 같이, 제2 도전층(GAT2)은 몰리브덴을 포함하는 단일막일 수 있고, 약 3000Å의 두께를 가질 수 있다.
제3 절연층(ILD)은 제2 절연층(GI2) 및 제2 도전층(GAT2) 상에 배치될 수 있다. 제3 절연층(ILD)은 대체로 베이스층(SUB)의 전체 면에 걸쳐 배치될 수 있다.
제3 절연층(ILD)은 실리콘 화합물, 금속 산화물 등의 무기 절연물질을 포함할 수 있다. 예를 들어, 제1 절연층(GI1)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 탄탈륨 산화물, 하프늄 산화물, 지르코늄 산화물, 티타늄 산화물 또는 이들의 조합을 포함할 수 있다. 제3 절연층(ILD)은 단일막 또는 서로 다른 물질의 적층막으로 이루어진 다층막일 수 있다. 예를 들어, 제3 절연층(ILD)은 각각 2500Å 두께의 실리콘 질화물 및 실리콘 산화물이 적층된 다층막일 수 있다.
제3 절연층(ILD) 상에 제3 도전층(SD1)이 배치될 수 있다. 제3 도전층(SD1)은 제2 내지 제5 도전 패턴들(BRP2 내지 BRP5)을 포함할 수 있다.
제3 도전 패턴(BRP3)은 제1 내지 제3 절연층들(GI1, GI2, ILD)을 관통하는 컨택홀을 통해 제1 반도체 패턴(ACT1)의 일 영역에 접속되고, 제6 및 제7 트랜지스터들(M6, M7) 각각의 제1 트랜지스터 전극(ET1)을 구성할 수 있다.
제2 도전 패턴(BRP2)은 제3 절연층(ILD)을 관통하는 컨택홀을 통해 제3 전원선(PL3)에 접속되고, 제1 내지 제3 절연층들(GI1, GI2, ILD)을 관통하는 컨택홀을 통해 제1 반도체 패턴(ACT1)의 일 영역에 접속되고, 제7 트랜지스터(M7)의 제2 트랜지스터 전극(ET2)을 구성할 수 있다.
제4 도전 패턴(BRP4)은 제1 내지 제3 절연층들(GI1, GI2, ILD)을 관통하는 컨택홀을 통해 제2 반도체 패턴(ACT2)의 일 영역에 접속되고, 제8 트랜지스터(M8)의 제1 트랜지스터 전극(ET1)을 구성할 수 있다.
유사하게, 제5 도전 패턴(BRP5)은 제1 내지 제3 절연층들(GI1, GI2, ILD)을 관통하는 컨택홀을 통해 제2 반도체 패턴(ACT2)의 일 영역에 접속되고, 제8 트랜지스터(M8)의 제2 트랜지스터 전극(ET2)을 구성할 수 있다.
도 4를 참조하여 설명한 바와 같이, 제3 도전층(SD1)은 Ti/Al/Ti를 포함하는 다층막일 수 있고, 약 7000Å의 두께를 가질 수 있다.
제1 비아층(VIA1)은 제3 절연층(ILD) 및 제3 도전층(SD1) 상에 배치될 수 있다. 제1 비아층(VIA1)은 대체로 베이스층(SUB)의 전체 면에 걸쳐 배치될 수 있다.
제1 비아층(VIA1)은 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 절연 물질을 포함할 수 있다. 제2 절연층(INS2)은 단일막 또는 서로 다른 물질의 적층막으로 이루어진 다층막일 수 있다. 예를 들어, 제1 비아층(VIA1)은 폴리이미드계 수지를 포함하고, 약 15000Å 내지 20000Å의 두께를 가질 수 있다.
제1 비아층(VIA1) 상에 제4 도전층(SD2)이 배치될 수 있다. 제4 도전층(SD2)은 제1 전원선(PL1), 제1 브릿지 패턴(CP1), 및 제2 브릿지 패턴(CP2)을 포함할 수 있다.
제1 브릿지 패턴(CP1)은 제1 회로 영역(A_PXC1), 발광 영역(A_LD), 및 제2 회로 영역(A_PXC2)에 걸쳐 연장하며, 제1 비아층(VIA1)을 관통하는 컨택홀들(또는, 비아홀들)을 통해 제3 도전 패턴(BRP3) 및 제4 도전 패턴(BRP4)에 각각 접속될 수 있다.
제2 브릿지 패턴(CP2)은 제2 회로 영역(A_PXC2)에서, 비아층(VIA1)을 관통하는 컨택홀들을 통해 제5 도전 패턴(BRP5)에 접속될 수 있다.
도 4를 참조하여 설명한 바와 같이, 제4 도전층(SD2)은 Ti/Al/Ti를 포함하는 다층막일 수 있고, 약 7000Å의 두께를 가질 수 있다.
제2 비아층(VIA2)은 제1 비아층(VIA1) 및 제4 도전층(SD2) 상에 배치될 수 있다. 제2 비아층(VIA2)은 대체로 베이스층(SUB)의 전체 면에 걸쳐 배치될 수 있다. 제2 비아층(VIA2)은, 제1 비아층(VIA1)과 유사하게, 폴리이미드계 수지를 포함하고, 약 30000Å의 두께를 가질 수 있다.
발광 소자층(LDL)은 제2 비아층(VIA2) 상에 배치될 수 있다. 발광 소자층(LDL)은, 제5 도전층(SD3), 제3 비아층(VIA3)(또는, 화소 정의막), 및 발광 소자(LD)를 포함할 수 있다.
제5 도전층(SD3)은 제2 비아층(VIA2) 상에 배치되고, 발광 소자(LD)의 애노드 전극(AE), 캐소드 전극(CE) 및 제2 전원선(PL2)을 포함할 수 있다. 애노드 전극(AE), 캐소드 전극(CE) 및 제2 전원선(PL2)은 동일한 공정을 통해 동일한 층에 배치될 수 있다. 또한, 도 4 및 도 6을 참조하여 설명한 바와 같이, 캐소드 전극(CE)은 제2 전원선(PL2)과 일체로 형성될 수 있다.
애노드 전극(AE)은 발광 영역(A_LD)에서, 제2 비아층(VIA2)을 관통하는 컨택홀(또는, 비아홀)을 통해 제1 브릿지 패턴(CP1)과 접속할 수 있다.
실시예들에서, 애노드 전극(AE) 및 캐소드 전극(CE)(및 제2 전원선(PL2))은 다중층으로 구성될 수 있다. 예를 들어, 애노드 전극(AE) 및 캐소드 전극(CE)은, 제4 도전층(SD2)과 유사하게, 7000Å 두께이며 Ti/Al/Ti 를 포함하는 다층막 구조의 불투명 전극층을 포함하고, 또한, 불투명 전극층 상에 불투명 전극층을 커버하도록 배치된 약 500Å 두께의 투명 전극층(ITO)을 더 포함할 수 있다. 투명 전극층(ITO)은 애노드 전극(AE) 및 캐소드 전극(CE)(및 제2 전원선(PL2))을 캡핑하여, 애노드 전극(AE) 및 캐소드 전극(CE)(및 제2 전원선(PL2))의 손상을 방지할 수 있다.
캐소드 전극(CE) 또는 제2 전원선(PL2)은 제1 브릿지 패턴(CP1)과 부분적으로 중첩하며, 도 4를 참조하여 설명한 발광 커패시터(CLD, 도 2 참조)가 형성될 수 있다.
제3 비아층(VIA3)은 제2 비아층(VIA2) 상에 배치되며, 제1 비아층(VIA1)과 유사하게, 폴리이미드계 수지를 포함하고, 약 16000Å의 두께를 가질 수 있다.
제3 비아층(VIA3)은 애노드 전극(AE) 및 캐소드 전극(CE)을 노출시킬 수 있다. 제3 비아층(VIA3)은 인접하는 화소들을 상호 구분하고, 발광 소자(LD, 도 6 참조)가 형성되거나 실장되는 화소 영역(또는, 발광 영역(A_LD))을 정의할 수 있다.
발광 소자(LD)는 애노드 전극(AE) 및 캐소드 전극(CE) 상에 배치될 수 있다.
발광 소자(LD)는 마이크로 미터 크기의 발광 소자일 수 있다. 발광 소자(LD)가 순차 적층된 제1 반도체층(S1), 중간층(M), 제2 반도체층(S2)을 포함할 수 있다. 애노드 전극(AE)은 제1 컨택 전극(CTE1)을 통해 발광 소자(LD)의 제1 반도체층(S1)에 접속되고, 캐소드 전극(CE)은 제2 컨택 전극(CTE2)를 통해 제2 반도체층(S2)에 접속될 수 있다. 여기서, 제1 반도체층(S1)은 p형 반도체층이고, 제2 반도체층(S2)은 n형 반도체층이며, 중간층(M)은 전자와 정공이 재결합되는 영역일 수 있다.
도 7에 도시된 바와 같이, 발광 소자(LD)의 애노드 전극(AE) 및 캐소드 전극(CE)은 화소 회로층(PCL) 상의 동일한 층에 배치될 수 있다. 즉, 발광 소자(LD)가 공급 또는 배치되기 전에 애노드 전극(AE) 및 캐소드 전극(CE)이 형성되며, 따라서, 도 2를 참조하여 설명한 제8 트랜지스터(M8)를 통해 제1 내지 제7 트랜지스터들(M1 내지 M7)(특히, 제6 트랜지스터(M6) 및 제7 트랜지스터(M7))에 대한 검사 및 불량 검출이 가능할 수 있다.
참고로, 애노드 전극(AE) 상에 발광 소자가 배치되고, 발광 소자 상에 캐소드 전극(CE)이 형성되는 화소의 경우, 발광 소자가 배치된 이후에 캐소드 전극(CE)(및 제2 전원선(PL2))에 연결되는 일부 트랜지스터들(예를 들어, 도 2에 도시된 제6 트랜지스터(M6) 및 제7 트랜지스터(M7))에 대한 검사가 수행된다. 이 경우, 발광 소자가 배치된 이후에 일부 트랜지스터들의 불량이 확인됨으로써, 제조 비용이 증가될 수 있다.
따라서, 본 발명의 실시예들에 따른 표시 장치(10)(또는, 표시 패널(100), 화소(PX))는 동일한 층에 형성되는 애노드 전극(AE) 및 캐소드 전극(CE) 및 이들에 전기적으로 연결된 제8 트랜지스터(M8)를 포함함으로써, 발광 소자(LD)가 배치되기 전에 화소(PX)(또는, 화소 회로층(PCL)에 포함된 화소 회로)에 대한 모든 검사가 수행될 수 있다.
도 8a 내지 도 8d는 도 1의 표시 장치에 포함된 화소들의 일 예를 나타내는 레이아웃이다. 도 8a에는 도 4의 화소(PX)에 대응하는 단위 화소(PX_G)(즉, 서브 화소들을 포함하는 화소)가 도시되어 있다. 도 8b에는 도 8a에 포함된 제4 도전층(SD2)이 도시되고, 도 8c에는 도 8a에 포함된 제5 도전층(SD3)이 도시되었다.
먼저 도 1 및 도 8a를 참조하면, 베이스층(SUB)(또는, 기판)은 화소 영역을 포함하고, 화소 영역은 발광 영역(A_LD), 제1 회로 영역(A_PXC1) 및 제2 회로 영역(A_PXC2)을 포함할 수 있다. 또한, 화소 영역은 주변 영역(A_PER)을 더 포함할 수 있다.
발광 영역(A_LD), 제1 회로 영역(A_PXC1), 제2 회로 영역(A_PXC2), 및 주변 영역(A_PER)은 제1 방향(DR1)으로 연장하는 제1 기준선(L_REF1) 및 제2 방향(DR2)으로 연장하는 제2 기준선(L_REF2)에 의해 상호 구분될 수 있다. 제1 기준선(L_REF1)은 데이터선들(DL1, DL2, DL3)과 평행하며, 제2 기준선(L_REF2)는 주사선(SL)과 평행할 수 있다.
발광 영역(A_LD)을 기준으로, 제1 회로 영역(A_PXC1)은 제1 방향(DR1)으로 인접한 영역에 위치하고, 제2 회로 영역(A_PXC2)은 제2 방향(DR2) 으로 인접한 영역에 위치할 수 있다.
도 8d에 도시된 바와 같이, 베이스층(SUB)의 발광 영역(A_LD)에는 제1 내지 제3 발광 소자들(LD1, LD2, LD3)이 배치되고, 베이스층(SUB)의 제1 회로 영역(A_PXC1)에는 제1 내지 제3 화소 회로들(PXC1_1, PXC1_2, PXC1_3)(또는, 제1 내지 제3 서브 화소 회로들)이 제2 방향(DR2)을 따라 순차적으로 배치되며, 제2 회로 영역(A_PXC2)에는 테스트 회로(PXC2)가 배치될 수 있다.
제1 내지 제3 화소 회로들(PXC1_1, PXC1_2, PXC1_3) 각각은 도 4 내지 도 7을 참조하여 설명한 제1 화소 회로(PXC1)와 실질적으로 동일하거나 유사하므로, 중복되는 설명은 반복하지 않기로 한다.
데이터선들(DL1, DL2, DL3) 각각은 제1 방향(DR1)으로 연장하며, 도 4를 참조하여 설명한 데이터선(DL)과 실질적으로 동일할 수 있다. 데이터선들(DL1, DL2, DL3)은 제1 내지 제3 화소 회로들(PXC1_1, PXC1_2, PXC1_3)에 대응하여, 제2 방향(DR2)을 따라 반복적으로 배치될 수 있다. 데이터선들(DL1, DL2, DL3)에 의해 제1 내지 제3 화소 회로들(PXC1_1, PXC1_2, PXC1_3)이 상호 구분될 수 있다.
도 8a 및 도 8b를 참조하면, 제4 도전층(SD2)는 제1 서브 브릿지 패턴(CP1_1)(또는, 제1 서브 연결 배선), 제2 서브 브릿지 패턴(CP1_2), 제3 서브 브릿지 패턴(CP1_3), 제1 발광 커패시터(CLD1)(또는, 제1 발광 커패시터 전극), 제2 발광 커패시터(CLD2)(또는, 제2 발광 커패시터 전극), 제3 발광 커패시터(CLD3)(또는, 제3 발광 커패시터 전극), 및 제1 전원선(PL1)을 포함할 수 있다.
제1 발광 커패시터(CLD1), 제2 발광 커패시터(CLD2), 제3 발광 커패시터(CLD3)는 발광 영역(A_LD) 내에서, 제2 전원선(PL2)과 중첩하는 영역에 형성되거나 배치될 수 있다.
제1 화소 회로(PXC1_1)의 제1 서브 브릿지 패턴(CP1_1)은 제1 방향(DR1)으로 연장하며, 발광 영역(A_LD) 내 제1 발광 커패시터(CLD1)와 연결될 수 있다. 제1 화소 회로(PXC1_1)의 제1 서브 브릿지 패턴(CP1_1)은 제1 발광 커패시터(CLD1)의 전극과 일체로 형성될 수 있다. 또한, 제1 서브 브릿지 패턴(CP1_1)은 제1 화소 회로(PXC1_1)로부터, 제2 화소 회로(PXC1_2)(또는, 제2 서브 화소 회로 영역), 제3 화소 회로(PXC1_3)(또는, 제3 서브 화소 회로 영역) 및 주변 영역(A_PER)를 거쳐, 제2 회로 영역(A_PXC2)까지 연장하며, 테스트 회로(PXC2) 내 제1 보조 트랜지스터(M8_1)의 제1 전극에 연결될 수 있다. 여기서, 제1 보조 트랜지스터(M8_1)는 도 4를 참조하여 설명한 제8 트랜지스터(M8)와 실질적으로 동일할 수 있다.
유사하게, 제2 화소 회로(PXC1_2)의 제2 서브 브릿지 패턴(CP1_2)은 제1 방향(DR1)으로 연장하며, 발광 영역(A_LD) 내 제2 발광 커패시터(CLD2)와 연결될 수 있다. 제2 서브 브릿지 패턴(CP1_2)은 제2 발광 커패시터(CLD2)의 전극과 일체로 형성될 수 있다. 또한, 제2 서브 브릿지 패턴(CP1_2)은, 제1 서브 브릿지 패턴(CP1_1)과 유사하게, 제2 회로 영역(A_PXC2)까지 연장하며, 테스트 회로(PXC2) 내 제2 보조 트랜지스터(M8_2)의 제1 전극에 연결될 수 있다.
제3 화소 회로(PXC1_3)의 제3 서브 브릿지 패턴(CP1_3)은 제1 방향(DR1)으로 연장하며, 발광 영역(A_LD) 내 제3 발광 커패시터(CLD3)와 연결될 수 있다. 제3 서브 브릿지 패턴(CP1_3)은 제3 발광 커패시터(CLD3)의 전극과 일체로 형성될 수 있다. 또한, 제3 서브 브릿지 패턴(CP1_3)은, 제1 서브 브릿지 패턴(CP1_1)과 유사하게, 제3 회로 영역(A_PXC3)까지 연장하며, 테스트 회로(PXC2) 내 제3 보조 트랜지스터(M8_3)의 제1 전극에 연결될 수 있다.
제1 전원선(PL1)은 제2 방향(DR2)으로 연장하며, 제1 내지 제3 서브 브릿지 패턴들(CP1_1, CP1_2, CP1_3)과 중첩하지 않는 범위에서, 제1 회로 영역(A_PXC1), 주변 영역(A_PER) 및 제2 회로 영역(A_PXC2)에 전면적으로 배치될 수 있다. 제1 전원선(PL1)은 주변 영역(A_PER)에서 제1 비아층(VIA1)을 노출시키는 홀(HOL)을 포함할 수 있다.
도 8a 및 도 8c를 참조하면, 제5 도전층(SD3)은 제2 전원선(PL2), 제1 애노드 전극(AE1), 제2 애노드 전극(AE2), 및 제3 애노드 전극(AE3)을 포함할 수 있다.
제2 전원선(PL2)은 발광 영역(A_LD)에 형성된 제1 개구(OP1) 및 제2 개구(OP2)를 제외하고 화소 영역에 전면적으로 배치될 수 있다. 여기서, 제1 개구(OP1)는 발광 영역(A_LD) 내에서 제1 회로 영역(A_PXC1)에 인접하여 형성되고, 제2 개구(OP2)는 제1 개구(OP1)로부터 제1 방향(DR1)으로 이격되어 형성될 수 있다. 제2 개구(OP2)의 크기는 제1 개구(OP1)의 크기와 같을 수 있으나, 이에 한정되는 것은 아니다.
제2 전원선(PL2)은 제2 회로 영역(A_PXC2) 내에서 제2 브릿지 패턴(CP2)을 노출시키는 컨택홀(또는, 비아홀)을 통해 제2 브릿지 패턴(CP2)과 연결되고, 제2 브릿지 패턴(CP2)을 통해 제8 트랜지스터(M8)의 제2 전극과 연결될 수 있다.
제1 애노드 전극(AE1)은 제1 개구(OP1) 내에 배치되며, 제2 전원선(PL2)으로부터 이격될 수 있다. 제2 애노드 전극(AE2) 및 제3 애노드 전극(AE3) 각각은 제2 개구(OP2) 내에 배치되며, 제2 전원선(PL2)으로부터 이격될 수 있다.
제1 발광 소자(LD1)는 제1 애노드 전극(AE1) 및 제1 발광 커패시터(CLD1)와 부분적으로 중첩하여 배치될 수 있다. 제2 발광 소자(LD2)는 제2 애노드 전극(AE2) 및 제2 발광 커패시터(CLD2)와 부분적으로 중첩하여 배치되고, 제3 발광 소자(LD3)는 제3 애노드 전극(AE3) 및 제3 발광 커패시터(CLD3)와 부분적으로 중첩하여 배치될 수 있다. 제1 내지 제3 발광 소자들(LD1, LD2, LD3) 각각은 도 6 및 도 7을 참조하여 설명한 발광 소자(LD)와 실질적으로 동일하거나 유사하므로, 중복되는 설명은 반복하지 않기로 한다.
일 실시예에서, 제1 내지 제3 발광 소자들(LD1, LD2, LD3)은 상호 다른 단색으로 발광할 수 있다. 예를 들어, 제1 발광 소자(LD1)는 제1 색(예를 들어, 녹색)으로 발광하고, 제2 발광 소자(LD2)는 제2 색(예를 들어, 적색)으로 발광하며, 제3 발광 소자(LD3)는 제3 색(예를 들어, 청색)으로 발광할 수 있다.
제1 화소 회로(PXC1_1), 제1 발광 소자(LD1), 및 제1 보조 트랜지스터(M8_1)는 제1 화소(또는, 제1 서브 화소)를 구성하며, 제2 화소 회로(PXC1_2), 제2 발광 소자(LD2), 및 제2 보조 트랜지스터(M8_2)는 제2 화소(또는, 제2 서브 화소)를 구성하고, 제3 화소 회로(PXC1_3), 제3 발광 소자(LD3), 및 제3 보조 트랜지스터(M8_3)는 제3 화소(또는, 제3 서브 화소)를 구성할 수 있다. 단위 화소(PX_G)는 상호 다른 색들로 발광하는 제1 내지 제3 화소들을 포함할 수 있다.
도 8a 내지 도 8d를 참조하여 설명한 바와 같이, 단위 화소(PX_G)가 복수의 화소들을 포함하는 경우에도, 화소들의 발광 소자들(LD1, LD2, LD3)은 발광 영역(A_LD)에 배치되고, 화소들의 화소 회로들(PXC1_1, PXC1_2, PXC1_3)은 발광 영역(A_LD)으로부터 분리된 제1 회로 영역(A_PXC1)에 배치되며, 테스트 회로(PXC2)는 발광 영역(A_LD) 및 제1 회로 영역(A_PXC1)으로부터 분리된 제2 회로 영역(A_PXC2)에 배치될 수 있다.
따라서, 발광 소자들(LD1, LD2, LD3)를 베이스층(SUB)에 본딩하는 과정에서 고온 및/또는 고압이 발생하더라도, 화소 회로들(PXC1_1, PXC_2, PXC1_3) 내 트랜지스터가 고온 및/또는 고압에 의해 손상되는 것이 방지될 수 있다. 또한, 애노드 전극들(AE1, AE2, AE3)을 통해 유입된 정전기에 의한 제8 트랜지스터(M8)의 손상이 화소 회로들(PXC1_1, PXC1_2, PXC1_3)의 손상으로 확산되는 것이 방지될 수 있다.
도 9는 도 1의 표시 장치에 포함된 화소들의 다른 예를 나타내는 평면도이다. 도 9에는 도 8a를 참조하여 설명한 단위 화소의 화소 전극들(즉, 캐소드 전극, 애노드 전극) 및 테스트 회로(PXC2) 간의 연결 관계를 중심으로, 화소들이 간략하게 도시되어 있다.
도 8a 및 도 9를 참조하면, 단위 화소들(PX_G11, PX_G12, PX_G21, PX_G22) 각각은 도 8a를 참조하여 설명한 단위 화소(PX_G)와 실질적으로 동일하거나 유사하므로, 중복되는 설명은 반복하지 않기로 한다.
베이스층(SUB)에는 제1 방향으로 연장하는 제1 서브 테스트선(TL_V)가 제공될 수 있다. 제1 서브 테스트선(TL_V)은 도 4를 참조하여 설명한 제3 도전층(SD1, 도 4 참조)에 포함되고, 데이터선(DL, 도 4 참조)과 동일한 공정을 통해 동일한 층에 형성될 수 있다.
제1 행 및 제1 열에 배치되는 제11 단위 화소(PX_G11) 및 제1 행 및 제2 열에 배치되는 제12 단위 화소(PX_G12)는 제1 서브 테스트선(TL_V)를 기준으로 대체적으로 대칭되는 구조를 가질 수 있다.
제12 단위 화소(PX_G12)의 제1 내지 제3 화소 회로들(PXC1_1, PXC1_2, PXC1_3) 및 애노드 전극들(AE1, AE2, AE3)의 배치는, 제11 단위 화소(PX_G11)의 제1 내지 제3 화소 회로들(PXC1_1, PXC1_2, PXC1_3) 및 애노드 전극들(AE1, AE2, AE3)의 배치와 실질적으로 동일할 수 있다.
제11 단위 화소(PX_G11)의 테스트 회로(PXC2)는 제11 단위 화소(PX_G11)의 애노드 전극들(AE1, AE2, AE3)(또는, 애노드 전극들(AE1, AE2, AE3)이 배치되는 발광 영역) 및 제1 서브 테스트선(TL_V) 사이의 영역(예를 들어, 제2 회로 영역)에 배치되고, 제12 단위 화소(PX_G12)의 테스트 회로(PXC2)는 제12 단위 화소(PX_G12)의 애노드 전극들(AE1, AE2, AE3) 및 제1 서브 테스트선(TL_V) 사이의 영역에 배치되며, 제12 단위 화소(PX_G12)의 테스트 회로(PXC2)는 제11 단위 화소(PX_G11)의 테스트 회로(PXC2)와 인접할 수 있다. 즉, 제11 단위 화소(PX_G11)의 테스트 회로(PXC2) 및 제12 단위 화소(PX_G12)의 테스트 회로(PXC2)는, 제1 기준선(L_REF1) 및 제7 기준선(L_REF7) 사이의 영역에 제공될 수 있다.
제1 기준선(L_REF1) 및 제7 기준선(L_REF7) 사이의 영역에는, 제2 서브 테스트선(TL_H)이 제공될 수 있다. 제2 서브 테스트선(TL_H)은 도 4를 참조하여 설명한 테스트선(TL)과 실질적으로 동일하거나 유사할 수 있다. 제2 서브 테스트선(TL_H)은 제2 방향(DR2)으로 연장하며, 제1 서브 테스트선(TL_V)과 중첩하며 제1 서브 테스트선(TL_V)과 컨택홀(미도시)을 통해 접속될 수 있다. 이 경우, 외부로부터 제1 서브 테스트선(TL_V)에 인가되는 테스트 신호가 제2 서브 테스트선(TL_H)에 전달될 수 있다. 또한, 제2 서브 테스트선(TL_H)은 제11 단위 화소(PX_G11)의 테스트 회로(PXC2) 및 제12 단위 화소(PX_G12)의 테스트 회로(PXC2)와 연결될 수 있으며, 테스트 회로(PXC2) 내 제8 트랜지스터(M8)의 게이트 전극을 구성하거나 게이트 전극에 연결될 수 있다.
제11 단위 화소(PX_G11)에서, 서브 브릿지 패턴들(CP1_1, CP1_2, CP1_3)은 도 4 및 도 6을 참조하여 설명한 바와 같이, 주변 영역을 가로 질러 배치되며, 제1 내지 제3 화소 회로들(PXC1_1, PXC1_2, PXC1_3)(및/또는, 애노드 전극들(AE1, AE2, AE3)) 및 테스트 회로(PXC2)에 연결할 수 있다.
제21 단위 화소(PX_G21)에서, 제1 내지 제3 화소 회로들(PXC1_1, PXC1_2, PXC1_3)은 애노드 전극들(AE1, AE2, AE3)을 기준으로 제1 방향(DR1)(또는, 상측)에 위치할 수 있다. 즉, 제21 단위 화소(PX_G21)는 제11 단위 화소(PX_G11)와 대체적으로 수직 방향으로 대칭되는 구조를 가질 수 있다.
제21 단위 화소(PX_G21)의 제1 내지 제3 화소 회로들(PXC1_1, PXC1_2, PXC1_3) 및 애노드 전극들(AE1, AE2, AE3)의 배치는, 제11 단위 화소(PX_G11)의 제1 내지 제3 화소 회로들(PXC1_1, PXC1_2, PXC1_3) 및 애노드 전극들(AE1, AE2, AE3)의 배치와 실질적으로 동일할 수 있다.
다만, 제11 단위 화소(PX_G11)의 제1 내지 제3 화소 회로들(PXC1_1, PXC1_2, PXC1_3)은 제11 단위 화소(PX_G11)의 애노드 전극들(AE1, AE2, AE3)(또는, 애노드 전극들(AE1, AE2, AE3)이 배치되는 발광 영역)을 기준으로 하측에 배치되고, 제21 단위 화소(PX_G21)의 제1 내지 제3 화소 회로들(PXC1_1, PXC1_2, PXC1_3)은 제21 단위 화소(PX_G21)의 애노드 전극들(AE1, AE2, AE3)을 기준으로 상측에 배치되며, 제21 단위 화소(PX_G21)의 제1 내지 제3 화소 회로들(PXC1_1, PXC1_2, PXC1_3)은 제11 단위 화소(PX_G11)의 제1 내지 제3 화소 회로들(PXC1_1, PXC1_2, PXC1_3)과 인접할 수 있다. 즉, 제11 단위 화소(PX_G11)의 제1 내지 제3 화소 회로들(PXC1_1, PXC1_2, PXC1_3) 및 제21 단위 화소(PX_G21)의 제1 내지 제3 화소 회로들(PXC1_1, PXC1_2, PXC1_3)은 제2 기준선(L_REF2) 및 제4 기준선(L_REF4) 사이의 영역에 제공될 수 있다.
제22 단위 화소(PX_G22)의 제1 내지 제3 화소 회로들(PXC1_1, PXC1_2, PXC1_3)은 제22 단위 화소(PX_G22)의 애노드 전극들(AE1, AE2, AE3)(또는, 애노드 전극들(AE1, AE2, AE3)이 배치되는 발광 영역)을 기준으로 상측에 배치되고, 제22 단위 화소(PX_G22)의 테스트 회로(PXC2)는 제22 단위 화소(PX_G22)의 애노드 전극들(AE1, AE2, AE3)을 기준으로 좌측에 배치될 수 있다. 즉, 제22 단위 화소(PX_G22)는 제11 단위 화소(PX_G11)가 대체적으로 평면상 180도 회전한 구조를 가질 수 있다.
제22 단위 화소(PX_G22)는 제12 단위 화소(PX_G12)와 제1 내지 제3 화소 회로들(PXC1_1, PXC1_2, PXC1_3)이 배치되는 제1 회로 영역을 공유하고, 제21 단위 화소(PX_G21)와 테스트 회로(PXC2)가 배치되는 제2 회로 영역을 공유할 수 있다.
도 9를 참조하여 설명한 바와 같이, 단위 화소들(PX_G11, PX_G12, PX_G21, PX_G22) 중 일부(예를 들어, 동일한 열에 포함된 단위 화소들)는 해당 애노드 전극들(AE1, AE2, AE3)(또는, 발광 영역)을 기준으로 상호 다른 방향들에 위치하는 화소 회로들(PXC1_1, PXC1_2, PXC1_3)을 포함하고, 화소 회로들(PXC1_1, PXC1_2, PXC1_3)이 배치되는 제1 회로 영역을 공유할 수 있다.
유사하게, 단위 화소들(PX_G11, PX_G12, PX_G21, PX_G22) 중 일부(예를 들어, 동일한 행에 포함된 단위 화소들)는 해당 애노드 전극들(AE1, AE2, AE3)(또는, 발광 영역)을 기준으로 상호 다른 방향들에 위치하는 테스트 회로(PXC2)를 포함하고, 테스트 회로(PXC2)가 배치되는 제2 회로 영역을 공유할 수 있다.
도 10은 도 1의 표시 장치에 포함된 화소들의 또 다른 예를 나타내는 평면도이다. 도 10에는 도 9에 대응하는 도면이 도시되어 있다.
도 9 및 도 10을 참조하면, 제1 내지 제3 서브 브릿지 패턴들(CP1_1, CP1_2, CP1_3)을 제외하고, 도 10의 단위 화소들(PX_G11, PX_G12, PX_G21, PX_G22)은 도 9의 단위 화소들(PX_G11, PX_G12, PX_G21, PX_G22)과 실질적으로 동일하거나 유사할 수 있다. 따라서, 중복되는 설명은 반복하지 않기로 한다.
제11 단위 화소(PX_G11)에서, 제1 서브 브릿지 패턴(CP1_1)은 제1 화소 회로(PXC1_1)로부터 제1 방향(DR1)으로 연장하며, 제2 개구(OP2)에 배치되는 제1 애노드 전극(AE1)과 연결되고(또는, 애노드 전극(AE1)을 구성하고), 제1 개구(OP1)를 지나 제2 방향(DR2)으로 연장하며, 테스트 회로(PXC2)에 연결될 수 있다. 즉, 제1 서브 브릿지 패턴(CP1_1)은 주변 영역을 경유하는 대신, 애노드 전극들(AE1, AE2, AE3)이 배치되는 발광 영역을 가로지르거나 경유할 수 있다.
이 경우, 테스트 회로(PXC2)는 제1 화소 회로(PXC1_1)의 연결 경로와는 독립적인 경로를 통해 제1 애노드 전극(AE1)에 연결되며, 제1 애노드 전극(AE1)를 통해 정전기로부터 제1 화소 회로(PXC1_1)를 보호할 수 있다.
유사하게, 제2 서브 브릿지 패턴(CP1_2) 및 제3 서브 브릿지 패턴(CP1_3)은 발광 영역을 가로지르거나 경유하여 테스트 회로(PXC2)에 연결될 수 있다.
제12 단위 화소(PX_G12), 제21 단위 화소(PX_G21), 및 제22 단위 화소(PX_G22)에서, 제1 내지 제3 서브 브릿지 패턴들(CP1_1, CP1_2, CP1_3)의 배치는 제11 단위 화소(PX_G11)에서의 제1 내지 제3 서브 브릿지 패턴들(CP1_1, CP1_2, CP1_3)의 배치(즉, 발광 영역을 가로지르는 배치)와 유사하므로, 중복되는 설명은 반복하지 않기로 한다.
도 10을 참조하여 설명한 바와 같이, 애노드 전극들(AE1, AE2, AE3)과 테스트 회로(PXC2)를 연결하는 서브 브릿지 패턴들(CP1_1, CP1_2, CP1_3)은 주변 영역을 경유하는 대신, 발광 영역을 가로지르거나 경유하여 배치될 수 있다.
도 11은 본 발명의 다른 실시예에 따른 표시 장치를 나타내는 도면이다.
도 11을 참조하면, 표시 장치(10_1)는 표시 패널(100), 타이밍 제어부(200), 데이터 구동부(300), 및 주사 구동부(410), 및 발광 구동부(420)를 포함할 수 있다. 주사 구동부(410) 및 발광 구동부(420)를 제외하고, 표시 장치(10_1)는 도 1을 참조하여 설명한 표시 장치(10)와 실질적으로 동일하거나 유사할 수 있다. 따라서, 중복되는 설명은 반복하지 않기로 한다.
표시 패널(100)은 영상이 표시되는 표시 영역(DA) 및 이를 제외한 비표시 영역(NDA)을 포함할 수 있다. 비표시 영역(NDA)은 표시 영역(DA)의 일측에 배치되거나, 표시 영역(DA)을 에워쌀 수 있으나, 이에 제한되는 것은 아니다.
표시 패널(100)은 신호 배선들 및 화소(PX)를 포함할 수 있다. 여기서, 신호 배선들은 데이터선들(DL1 내지 DLm), 주사선들(SL1 내지 SLn), 발광제어선들(EL1 내지 ELn), 및 테스트선들(TL1 내지 TLk, 단, k는 양의 정수)을 포함할 수 있다. 화소(PX), 데이터선들(DL1 내지 DLm), 주사선들(SL1 내지 SLn), 및 발광제어선들(EL1 내지 ELn)은 도 1을 참조하여 설명한 화소(PX), 데이터선들(DL1 내지 DLm), 주사선들(SL1 내지 SLn) 및 발광제어선들(EL1 내지 ELn)과 실질적으로 동일하거나 유사할 수 있다. 따라서, 중복되는 설명은 반복하지 않기로 한다.
테스트선들(TL1 내지 TLk)은 제1 방향(DR1)으로 연장하며, 제2 방향(DR2)을 따라 반복적으로 배치될 수 있다. 테스트선들(TL1 내지 TLk) 각각은 2개의 열들에 포함된 화소들(또는, 도 10을 참조하여 설명한 단위 화소들)에 연결될 수 있다. 테스트선들(TL1 내지 TLk)은 상호 전기적으로 연결되고, 외부(예를 들어, 표시 패널(100)에 대한 검사시 이용되는 검사 장치)로부터 게이트 신호를 수신할 수 있다.
타이밍 제어부(200)는 외부(예를 들어, 그래픽 프로세서)로부터 제공된 제어 신호에 기초하여 주사 제어 신호(SCS) 및 발광 제어 신호(ECS)를 생성할 수 있다. 주사 제어 신호(SCS)는 주사 구동부(410)의 동작을 제어하는 신호이며, 개시 신호(또는, 주사 개시 신호), 클럭 신호들(또는, 주사 클럭 신호들) 등을 포함할 수 있다. 발광 제어 신호(ECS)는 발광 구동부(420)의 동작을 제어하는 신호이며, 개시 신호(또는, 발광 개시 신호), 클럭 신호들(또는, 발광 클럭 신호들) 등을 포함할 수 있다.
주사 구동부(410)는 주사 제어 신호(SCS)에 기초하여 주사 신호를 생성하고, 주사 신호를 주사선들(SL1 내지 SLn)에 제공할 수 있다.
실시예들에서, 주사 구동부(410)는 표시 패널(100)의 표시 영역(DA)에 배치될 수 있다. 예를 들어, 주사 구동부(410)는 표시 패널(100)의 일측변(예를 들어, 좌측변)에 인접한 화소열들 사이에 배치되며, 화소(PX)의 화소 회로와 함께 형성될 수 있다.
발광 구동부(420)는 발광 제어 신호(ECS)에 기초하여 발광 제어 신호를 생성하고, 발광 제어 신호를 발광제어선들(EL1 내지 ELn)에 제공할 수 있다.
실시예들에서, 발광 구동부(420)는 표시 패널(100)의 표시 영역(DA)에 배치될 수 있다. 예를 들어, 발광 구동부(420)는 표시 패널(100)의 타측변(예를 들어, 우측변)에 인접한 화소열들 사이에 배치되며, 화소(PX)의 화소 회로와 함께 형성될 수 있다.
주사 구동부(410) 및 발광 구동부(420)의 보다 구체적인 설명을 위해 도 12가 참조될 수 있다.
도 12는 도 11의 표시 장치의 일 예를 나타내는 평면도이다. 도 12에는 도 9를 참조하여 설명한 단위 화소들을 중심으로, 표시 장치가 간략하게 도시되어 있다.
도 11 및 도 12를 참조하면, 표시 장치(10_1)는 단위 화소들(PX_G11 내지 PX_G16, PX_G21 내지 PX_G26, PX_G31 내지 PX_G36)을 포함할 수 있다. 단위 화소들(PX_G11 내지 PX_G16, PX_G21 내지 PX_G26, PX_G31 내지 PX_G36) 각각은 상호 구분된 영역들에 배치되는 발광 소자들(LDS), 화소 회로(PXA1) 및 테스트 회로(또는, 제8 트랜지스터(M8))을 포함할 수 있다. 여기서, 발광 소자들(LDS)은 도 9를 참조하여 설명한 제1 내지 제3 발광 소자들(LD1, LD2, LD3)을 포함하며, 화소 회로(PXA1)는 도 9를 참조하여 설명한 제1 내지 제3 서브 화소 회로들(PXC1_1, PXC1_2, PXC1_3)을 포함할 수 있다.
단위 화소들(PX_G11 내지 PX_G16, PX_G21 내지 PX_G26, PX_G31 내지 PX_G36)은 도 8a 및 도 8b를 참조하여 설명한 단위 화소(PX_G) 및 도 9를 참조하여 설명한 단위 화소들(PX_G11, PX_G12, PX_G21, PX_G22) 중 하나와 동일하므로, 중복되는 설명은 반복하지 않기로 한다.
표시 장치(10_1)는 클럭 신호선들(CLK1, CLK2) 및 발광 클럭 신호선들(CLK_E1, CLK_E2)을 포함할 수 있다. 클럭 신호선들(CLK1, CLK2)은 제1 방향(DR1)으로 연장하며, 인접한 단위 화소들 사이에 배치될 수 있다. 예를 들어, 클럭 신호선들(CLK1, CLK2)은 제12 단위 화소(PX_G12) 및 제13 단위 화소(PX_G13) 사이에(또는, 제12 단위 화소(PX_G12) 및 제13 단위 화소(PX_G13) 사이의 주변 영역에) 배치될 수 있다. 클럭 신호선들(CLK1, CLK2)은 클럭 신호들을 전송할 수 있다.
주사 구동부(410)는 인접한 단위 화소들 사이에 배치될 수 있다. 예를 들어, 주사 구동부(410)는 클럭 신호선들(CLK1, CLK2)에 대응하여, 제12 단위 화소(PX_G12) 및 제13 단위 화소(PX_G13) 사이에(또는, 제12 단위 화소(PX_G12) 및 제13 단위 화소(PX_G13) 사이의 주변 영역에) 배치될 수 있다.
주사 구동부(410)는 주사 스테이지들(ST_S1, ST_S2, ST_S3)을 포함할 수 있다. 주사 스테이지들(ST_S1, ST_S2, ST_S3) 각각은 클럭 신호선들(CLK1, CLK2)을 통해 전송되는 클럭 신호들을 이용하여 이전 스테이지의 출력 신호(또는, 캐리 신호, 개시 신호)에 대응하는 주사 신호를 생성할 수 있다.
제1 주사 스테이지(ST_S1)는 제12 단위 화소(PX_G12)의 발광 소자들(LDS) 및 제13 단위 화소(PX_G13)의 발광 소자들(LDS) 사이의 주변 영역에 배치될 수 있다. 제1 주사 스테이지(ST_S1)의 입력단(IN)은 제i-1 주사선(SLi-1)(또는, 이전 주사선)에 연결되고, 제1 주사 스테이지(ST_S1)의 출력단(OUT)은 제i 주사선(SLi)에 연결될 수 있다.
유사하게, 제2 주사 스테이지(ST_S2)는 제22 단위 화소(PX_G22)의 발광 소자들(LDS) 및 제23 단위 화소(PX_G23)의 발광 소자들(LDS) 사이의 주변 영역에 배치되며, 제3 주사 스테이지(ST_S3)는 제32 단위 화소(PX_G32)의 발광 소자들(LDS) 및 제33 단위 화소(PX_G33)의 발광 소자들(LDS) 사이의 주변 영역에 배치될 수 있다. 제2 및 제3 주사 스테이지들(ST_S2, ST_S3) 및 주사선들(SLi, SLi+1, SLi+2, SLi+3) 간의 연결 관계는 제1 주사 스테이지(ST_S1) 및 주사선들(SLi-1, SLi, SLi+1) 간의 연결 관계와 실질적으로 동일하거나 유사하므로, 중복되는 설명은 반복하지 않기로 한다.
발광 구동부(420)는 발광 스테이지들(ST_E1, ST_E2, ST_E3)을 포함할 수 있다. 발광 스테이지들(ST_E1, ST_E2, ST_E3) 각각은 발광 클럭 신호선들(CLK_E1, CLK_E2)을 통해 전송되는 발광 클럭 신호들을 이용하여 이전 발광 스테이지의 출력 신호(또는, 발광 캐리 신호, 발광 개시 신호)에 대응하는 발광 제어 신호를 생성할 수 있다.
제1 발광 스테이지(ST_E1)는 제14 단위 화소(PX_G14)의 발광 소자들(LDS) 및 제15 단위 화소(PX_G15)의 발광 소자들(LDS) 사이의 주변 영역에 배치될 수 있다. 제1 발광 스테이지(ST_E1)는 제i-1 발광제어선(ELi-1)을 통해 이전 발광 제어 신호를 수신하고, 제i 발광제어선(Eli)에 발광 제어 신호를 출력할 수 있다.
유사하게, 제2 발광 스테이지(ST_E2)는 제24 단위 화소(PX_G24)의 발광 소자들(LDS) 및 제25 단위 화소(PX_G25)의 발광 소자들(LDS) 사이의 주변 영역에 배치되며, 제3 발광 스테이지(ST_E3)는 제34 단위 화소(PX_G34)의 발광 소자들(LDS) 및 제35 단위 화소(PX_G35)의 발광 소자들(LDS) 사이의 주변 영역에 배치될 수 있다.
도 11 및 도 12를 참조하여 설명한 바와 같이, 주사 구동부(410) 및 발광 구동부(420)는 표시 패널(100)의 표시 영역(DA) 내에 배치될 수 있다. 단위 화소들(PX_G11 내지 PX_G16, PX_G21 내지 PX_G26, PX_G31 내지 PX_G36) 중 2개의 단위 화소들의 테스트 회로들이 하나의 주변 영역에서 상호 인접하여 배치되므로, 테스트 회로들이 배치되지 않은 주변 병역에 주사 구동부(410) 및 발광 구동부(420)가 배치될 수 있다. 따라서, 표시 장치(10_1)의 표시 영역의 가장자리에 위치하는 비표시 영역이 감소되고, 표시 장치(10_1)의 데드 스페이스가 감소될 수 있다.
지금까지 참조한 도면과 기재된 발명의 상세한 설명은 단지 본 발명의 예시적인 것으로서, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
10: 표시 장치 100: 표시 패널
200: 타이밍 제어부 300: 데이터 구동부
400: 주사 구동부 410: 주사 구동부
420: 발광 구동부 A_LD: 발광 영역
A_PXC1: 제1 회로 영역 A_PXC2: 제2 회로 영역
A_PER: 주변 영역 LD: 발광 소자
PXC1: 화소 회로 PXC2: 테스트 회로

Claims (23)

  1. 발광 영역, 제1 회로 영역, 및 제2 회로 영역을 포함하는, 기판;
    상기 발광 영역에 제공되는 발광 소자들;
    상기 제1 회로 영역에 제공되며, 상기 발광 소자들에 구동 전류를 각각 제공하는 서브 화소 회로들을 포함하는, 화소 회로; 및
    상기 제2 회로 영역에 제공되고, 상기 발광 소자들에 각각 병렬 연결되는 보조 트랜지스터들을 포함하는 테스트 회로를 포함하고,
    상기 제1 회로 영역 및 상기 제2 회로 영역 각각은 상기 발광 영역에 인접하여 배치되는, 표시 패널.
  2. 제1 항에 있어서,
    상기 기판에 제공되는 주사선들 및 데이터선들을 더 포함하고,
    상기 기판은 상기 주사선들 및 상기 데이터선들에 의해 정의되는 발광 영역들을 포함하며,
    상기 발광 영역들 각각은 상기 발광 영역, 상기 제1 회로 영역 및 상기 제2 회로 영역을 포함하고,
    상기 서브 화소 회로들 각각은 상기 주사선들 및 데이터선들에 연결된 적어도 하나의 트랜지스터를 포함하는, 표시 패널.
  3. 제2 항에 있어서, 상기 화소 회로는 상기 발광 소자들을 기준으로 제1 방향에 위치하고,
    상기 테스트 회로는 상기 발광 소자들을 기준으로 상기 제1 방향에 수직하는 제2 방향에 위치하는, 표시 패널.
  4. 제3 항에 있어서, 상기 발광 영역, 상기 제1 회로 영역, 및 상기 제2 회로 영역은, 상기 제1 방향으로 연장하는 제1 기준선 및 상기 제2 방향으로 연장하는 제2 기준선에 의해 상호 구분되는, 표시 패널.
  5. 제4 항에 있어서, 상기 화소 영역은 주변 영역을 더 포함하고,
    상기 기판은 상기 제1 회로 영역으로부터 상기 주변 영역을 경유하여 제2 회로 영역까지 연장하는 연결 배선들을 더 포함하고,
    상기 보조 트랜지스터들은 상기 연결 배선들을 통해 상기 발광 소자들에 각각 연결되는, 표시 패널.
  6. 제5 항에 있어서, 상기 연결 배선들 각각은 상기 발광 영역으로 연장하며, 상기 발광 소자들의 캐소드 전극과 부분적으로 중첩하여 발광 커패시터를 형성하며,
    상기 캐소드 전극과 중첩하는 부분의 선폭은 상기 캐소드 전극과 중첩하지 않는 부분에서의 선폭보다 큰, 표시 패널.
  7. 제6 항에 있어서, 상기 발광 소자들은 제1 색으로 발광하는 제1 발광 소자, 제2 색으로 발광하는 제2 발광 소자, 및 제3 색으로 발광하는 제3 발광 소자를 포함하는, 표시 패널.
  8. 제7 항에 있어서, 상기 발광 소자들의 상기 캐소드 전극은 제1 전원선에 연결되고,
    상기 제1 전원선은 상기 기판에 전면적으로 배치되되 상기 발광 영역에 형성된 개구를 포함하며,
    상기 발광 소자들의 애노드 전극들은 상기 개구 내에 위치하는, 표시 패널.
  9. 제8 항에 있어서, 상기 제1 전원선은 상기 발광 영역에 형성되고 상기 캐소드 전극을 기준으로 상호 이격된 제1 개구 및 제2 개구를 포함하고,
    상기 발광 소자들 중 적어도 하나는 상기 제1 개구에 배치되고,
    상기 발광 소자들 중 나머지는 상기 제2 개구에 배치되는, 표시 패널.
  10. 제2 항에 있어서, 상기 서브 화소 회로들 각각은 상기 적어도 하나의 트랜지스터의 채널 영역을 구성하는 제1 반도체 패턴을 포함하고,
    상기 테스트 회로는 상기 보조 트랜지스터들 각각의 채널 영역을 구성하는 제2 반도체 패턴을 포함하며,
    상기 제2 반도체 패턴은 상기 제1 반도체 패턴으로부터 이격된, 표시 패널.
  11. 제2 항에 있어서, 상기 서브 화소 회로들 각각은,
    제1 노드에 연결되는 제1 전극, 제2 노드에 연결되는 제2 전극, 및 제3 노드에 연결되는 게이트 전극을 포함하는 제1 트랜지스터;
    상기 데이터선에 연결되는 제1 전극, 상기 제1 노드에 연결되는 제2 전극, 및 제1 주사선에 연결되는 게이트 전극을 포함하는 제2 트랜지스터;
    상기 제2 노드에 연결되는 제1 전극, 상기 제3 노드에 연결되는 제2 전극, 및 상기 제1 주사선에 연결되는 게이트 전극을 포함하는 제3 트랜지스터;
    제3 전원선에 연결되는 제1 전극, 상기 제3 노드에 연결되는 제2 전극, 및 제2 주사선에 연결되는 게이트 전극을 포함하는 제4 트랜지스터;
    제2 전원선에 연결되는 제1 전극, 상기 제1 노드에 연결되는 제2 전극, 및 발광제어선에 연결되는 게이트 전극을 포함하는 제5 트랜지스터;
    상기 제2 노드에 연결되는 제1 전극, 제4 노드에 연결되는 제2 전극, 및 상기 발광제어선에 연결되는 게이트 전극을 포함하는 제6 트랜지스터;
    상기 제3 전원선에 연결되는 제1 전극, 상기 제4 노드에 연결되는 제2 전극, 및 제3 주사선에 연결되는 게이트 전극을 포함하는 제7 트랜지스터; 및
    상기 제2 전원선 및 상기 제3 노드 사이에 연결되는 스토리지 커패시터를 포함하고,
    상기 발광 소자들 중 하나의 애노드 전극은 상기 제4 노드에 연결되는, 표시 패널.
  12. 제11 항에 있어서,
    상기 기판 상에 배치되는 화소 회로층; 및
    상기 화소 회로층 상에 배치되는 발광 소자층을 포함하고,
    상기 화소 회로층은 상기 제1 내지 제7 트랜지스터들, 상기 보조 트랜지스터들 및 상기 스토리지 커패시터를 포함하며,
    상기 발광 소자층은 상기 발광 소자들을 포함하되, 상기 발광 소자들의 애노드 전극들 및 캐소드 전극은 동일한 층에 배치되는, 표시 패널.
  13. 제12 항에 있어서, 상기 발광 소자들 각각은, 순차 적층된 제1 반도체층, 중간층, 및 제2 반도체층을 포함하고,
    상기 애노드 전극들 각각은 제1 컨택 전극을 통해 상기 제1 반도체층에 접속되며,
    상기 캐소드 전극은 제2 컨택 전극을 통해 상기 제2 반도체층에 접속되는, 표시 패널.
  14. 제12 항에 있어서, 상기 화소 회로층은 상기 기판 상에 순차 적층된 제1 절연층, 제2 절연층, 제3 절연층, 제4 절연층, 및 제5 절연층을 포함하며,
    상기 보조 트랜지스터의 반도체 패턴은 상기 기판 및 상기 제1 절연층 사이에 배치되고,
    상기 보조 트랜지스터의 게이트 전극은 제1 절연층 및 상기 제2 절연층 사이에 배치되되,
    상기 데이터선은 상기 제2 절연층 및 상기 제3 절연층 사이에 배치되고,
    상기 보조 트랜지스터의 제1 전극 및 제2 전극은 상기 제3 절연층 및 상기 제4 절연층 사이에 배치되며,
    상기 제2 전원선은 상기 제4 절연층 및 상기 제5 절연층 사이에 배치되는, 표시 패널.
  15. 제14 항에 있어서, 상기 제6 트랜지스터의 제1 전극은, 상기 제4 절연층 및 상기 제5 절연층 사이에 개재된 브릿지 패턴을 통해 상기 발광 소자의 상기 애노드 전극에 연결되고,
    상기 발광 소자의 캐소드 전극은 동일한 층에 배치되는 제1 전원선과 일체로 형성되는, 표시 패널.
  16. 제15 항에 있어서, 상기 브릿지 패턴은 상기 제1 전원선과 부분적으로 중첩하며,
    상기 제1 전원선, 상기 제5 절연층, 상기 브릿지 패턴은 발광 커패시터를 형성하는, 표시 패널.
  17. 제1 방향으로 연장하는 데이터선들;
    상기 제1 방향과 교차하는 제2 방향으로 연장하는 주사선들; 및
    상기 데이터선들 및 상기 주사선들에 연결되는 단위 화소들을 포함하고,
    상기 단위 화소들 각각은 상기 제1 방향 및 상기 제2 방향으로 상호 인접한 제1 내지 제4 화소들을 포함하며,
    상기 제1 내지 제4 화소들 각각은,
    발광 영역에 제공되는 발광 소자들;
    제1 회로 영역에 제공되고, 상기 발광 소자들에 구동 전류를 각각 제공하는 서브 화소 회로들을 포함하는, 화소 회로; 및
    제2 회로 영역에 제공되고, 상기 발광 소자들에 각각 병렬 연결되는 보조 트랜지스터들을 포함하는 테스트 회로를 포함하는, 표시 패널.
  18. 제17 항에 있어서, 상기 제1 회로 영역은 상기 발광 영역 및 상기 제1 방향으로 인접한 화소의 발광 영역 사이에 위치하고,
    상기 제2 회로 영역은 상기 발광 영역 및 상기 제2 방향으로 인접한 화소의 발광 영역 사이에 위치하며,
    상기 서브 화소 회로들 각각은 상기 주사선들 및 데이터선들에 연결된 적어도 하나의 트랜지스터를 포함하는, 표시 패널.
  19. 제18 항에 있어서, 상기 발광 영역, 상기 제1 회로 영역, 및 상기 제2 회로 영역은, 상기 제1 방향으로 연장하는 제1 기준선 및 상기 제2 방향으로 연장하는 제2 기준선에 의해 상호 구분되는, 표시 패널.
  20. 제19 항에 있어서,
    상기 주사선들에 연결되고 상기 주사선들에 주사 신호를 제공하는 주사 구동부를 더 포함하고,
    상기 주사 구동부는 상기 단위 화소들 중 상기 제2 방향으로 인접하는 2개의 단위 화소들 사이에 위치하는,
    표시 패널.
  21. 발광 영역, 제1 회로 영역, 및 제2 회로 영역을 포함하는, 기판;
    상기 발광 영역에 제공되는 발광 소자;
    상기 제1 회로 영역에 제공되고, 적어도 하나의 트랜지스터를 포함하며, 상기 주사선을 통해 제공되는 주사 신호에 응답하여 상기 데이터선을 통해 제공되는 데이터 신호에 대응하는 구동 전류를 상기 발광 소자에 제공하는 제1 화소 회로; 및
    상기 제2 회로 영역에 제공되고, 상기 발광 소자에 병렬 연결되는 적어도 하나의 보조 트랜지스터를 포함하는 제1 테스트 회로를 포함하는, 표시 패널.
  22. 제21 항에 있어서,
    상기 기판에 제공되는 주사선 및 데이터선을 더 포함하고,
    상기 기판은 상기 주사선 및 상기 데이터선에 의해 정의된 화소 영역을 포함하며,
    상기 화소 영역은 상기 발광 영역, 상기 제1 회로 영역, 및 상기 제2 회로 영역을 포함하는, 표시 패널.
  23. 제22 항에 있어서, 상기 발광 영역, 상기 제1 회로 영역, 및 상기 제2 회로 영역은, 제1 방향으로 연장하고 상호 평행한 제1 기준선 및 제2 기준선에 의해 상호 구분되고,
    상기 발광 영역은 상기 제1 회로 영역 및 상기 제2 회로 영역 사이에 위치하는, 표시 패널.
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