KR20200116568A - Display device - Google Patents

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KR20200116568A
KR20200116568A KR1020190037820A KR20190037820A KR20200116568A KR 20200116568 A KR20200116568 A KR 20200116568A KR 1020190037820 A KR1020190037820 A KR 1020190037820A KR 20190037820 A KR20190037820 A KR 20190037820A KR 20200116568 A KR20200116568 A KR 20200116568A
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박영우
방기호
전상현
김은혜
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삼성디스플레이 주식회사
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Abstract

According to the present invention, a display device comprises: a plurality of fanout lines arranged in a peripheral area surrounding a display area in which a plurality of pixels are arranged; a first planarization layer for planarizing upper surfaces of the fanout lines; and at least one power supply voltage line including a first conductive line and a second conductive line that transmits a power voltage to the pixels and overlaps the plurality of fanout lines on the first planarization layer and overlaps each other. At least one end of the first conductive line and the second conductive line covers a side surface of the first planarization layer. By forming the planarization layer on the plurality of fanout lines, defects such as non-deposition of the power supply voltage line due to the narrow spacing profile of the plurality of fanout lines may be prevented. In addition, by disposing the end of the power supply voltage line to cover the side surface of the planarization layer disposed under the power supply voltage line, it is possible to block a path through which air and moisture permeate to the display area by the planarization layer formed in a non-display area.

Description

표시 장치{DISPLAY DEVICE}Display device {DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것으로, 보다 상세하게는 불량 및 열화를 개선하기 위한 표시 장치에 관한 것이다. The present invention relates to a display device, and more particularly, to a display device for improving defects and deterioration.
최근 들어, 기술의 발전에 힘입어 소형, 경량화 되면서 성능은 더욱 뛰어난 디스플레이 제품들이 생산되고 있다. 지금까지 디스플레이 장치에는 기존 브라운관 텔레비전(cathode ray tube: CRT)이 성능이나 가격 면에서 많은 장점을 가지고 널리 사용되었으나, 소형화 또는 휴대성의 측면에서 CRT의 단점을 극복하고, 소형화, 경량화 및 저전력 소비 등의 장점을 갖는 표시 장치, 예를 들면 플라즈마 표시 장치, 액정 표시 장치 및 유기 발광 표시 장치 등이 주목을 받고 있다. In recent years, thanks to the advancement of technology, display products with superior performance are being produced as they become smaller and lighter. Until now, conventional cathode ray tube (CRT) TVs have been widely used in display devices with many advantages in terms of performance and price, but overcoming the shortcomings of CRT in terms of miniaturization or portability, such as miniaturization, weight reduction and low power consumption. Display devices having advantages, such as plasma displays, liquid crystal displays, and organic light-emitting displays, are attracting attention.
상기 표시 장치는 영상이 표시되는 표시 영역과 이를 둘러싸는 비표시 영역인 주변 영역을 포함한다. 베젤리스(bezel-less) 디스플레이 또는 인피니티(infinity) 디스플레이 등의 상기 주변 영역을 축소한 표시 장치의 수요 증가와 함께, 상기 표시 영역의 모서리가 둥근 형태 등의 다양한 형상의 표시 장치를 개발하고 있다. The display device includes a display area in which an image is displayed and a peripheral area that is a non-display area surrounding the display area. Along with the increasing demand for display devices in which the peripheral area is reduced, such as a bezel-less display or an infinity display, various shapes of display devices such as rounded corners of the display area are being developed.
본 발명의 일 목적은 불량 및 열화를 개선하기 위한 표시 장치를 제공하는 것이다. An object of the present invention is to provide a display device for improving defects and deterioration.
다만, 본 발명의 목적이 이와 같은 목적들에 한정되는 것은 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.However, the object of the present invention is not limited to these objects, and may be variously extended without departing from the spirit and scope of the present invention.
전술한 본 발명의 일 목적을 달성하기 위하여, 실시예들에 따른 표시 장치는 복수의 화소들이 배열된 표시 영역을 둘러싸는 주변 영역에 배열된 복수의 팬아웃 라인들, 상기 팬아웃 라인들의 상부면을 평탄화하기 위한 제1 평탄화층, 및 상기 화소들에 전원 전압을 전달하고, 상기 제1 평탄화층 상에 상기 복수의 팬아웃 라인들과 중첩하고, 서로 중첩하는 제1 도전 라인 및 제2 도전 라인을 포함하는 적어도 하나의 전원 전압 라인을 포함하고, 상기 제1 도전 라인 및 상기 제2 도전 라인 중 적어도 하나의 단부는 상기 제1 평탄화층의 측면을 커버할 수 있다. In order to achieve an object of the present invention described above, a display device according to exemplary embodiments includes a plurality of fan-out lines arranged in a peripheral area surrounding a display area in which a plurality of pixels are arranged, and an upper surface of the fan-out lines. A first planarization layer for planarizing a first planarization layer, and a first conductive line and a second conductive line that deliver a power supply voltage to the pixels, and overlap the plurality of fanout lines on the first planarization layer and overlap each other At least one power voltage line including, and at least one end of the first conductive line and the second conductive line may cover a side surface of the first planarization layer.
일 실시예에 있어서, 상기 제2 도전 라인은 상기 제1 도전 라인 상에 직접 접촉되어 적층될 수 있다. In an embodiment, the second conductive line may be stacked in direct contact with the first conductive line.
일 실시예에 있어서, 상기 제1 도전 라인 상부에 배치된 제2 평탄화층을 더 포함하고, 상기 제1 및 제2 도전 라인들은 상기 제2 평탄화층에 형성된 복수의 콘택홀들을 통해 접촉할 수 있다. In an embodiment, a second planarization layer disposed on the first conductive line may be further included, and the first and second conductive lines may contact through a plurality of contact holes formed in the second planarization layer. .
일 실시예에 있어서, 상기 표시 영역에 배열되고, 팬아웃 라인과 연결된 제1 단부 및 상기 표시 영역에 배열된 데이터 라인과 연결된 제2 단부를 포함하는 우회 팬아웃 라인을 더 포함할 수 있다.In an exemplary embodiment, a bypass fan-out line may be further included in the display area and including a first end connected to the fan-out line and a second end connected to the data line arranged in the display area.
일 실시예에 있어서, 상기 제2 평탄화층은 교차하는 상기 데이터 라인과 상기 우회 팬아웃 라인을 절연할 수 있다. In an embodiment, the second planarization layer may insulate the crossing data line and the bypass fan-out line.
일 실시예에 있어서, 상기 복수의 팬아웃 라인들은 제1 절연층 상에 배열된 제1 팬아웃 라인, 및 상기 제1 절연층 상의 제2 절연층 상에 배열된 제2 팬아웃 라인들을 포함하고, 상기 제1 팬아웃 라인과 상기 제2 팬아웃 라인은 교대로 배열될 수 있다. In an embodiment, the plurality of fan-out lines include a first fan-out line arranged on a first insulating layer, and second fan-out lines arranged on a second insulating layer on the first insulating layer, , The first fan-out line and the second fan-out line may be alternately arranged.
일 실시예에 있어서, 상기 제1 도전 라인 및 상기 제2 도전 라인 중 적어도 하나는 티타늄(Ti) 층, 상기 티타늄 층 상의 알루미늄(Al) 층 및 상기 알루미늄 층 상의 티타늄(Ti) 층을 포함할 수 있다. In one embodiment, at least one of the first conductive line and the second conductive line may include a titanium (Ti) layer, an aluminum (Al) layer on the titanium layer, and a titanium (Ti) layer on the aluminum layer. have.
전술한 본 발명의 일 목적을 달성하기 위하여, 실시예들에 따른 표시 장치는 복수의 화소들이 배열된 표시 영역을 둘러싸는 주변 영역에 배열된 복수의 팬아웃 라인들, 상기 팬아웃 라인들의 상부면을 평탄화하기 위한 평탄화층, 및 상기 화소들에 전원 전압을 전달하고, 상기 평탄화층 상에 상기 복수의 팬아웃 라인들과 중첩하여 배치되고, 서로 직접 접촉되어 적층된 복수의 도전 라인들을 포함하는 적어도 하나의 전원 전압 라인을 포함할 수 있다. In order to achieve an object of the present invention described above, a display device according to exemplary embodiments includes a plurality of fan-out lines arranged in a peripheral area surrounding a display area in which a plurality of pixels are arranged, and an upper surface of the fan-out lines. At least including a planarization layer for flattening, and a plurality of conductive lines that transmit a power supply voltage to the pixels and overlap the plurality of fan-out lines on the planarization layer, and are stacked in direct contact with each other. It may include one power supply voltage line.
일 실시예에 있어서, 상기 복수의 팬아웃 라인들은 제1 절연층 상에 배열된 제1 팬아웃 라인, 및 상기 제1 절연층 상의 제2 절연층 상에 배열된 제2 팬아웃 라인들을 포함하고, 상기 제1 팬아웃 라인과 상기 제2 팬아웃 라인은 교대로 배열될 수 있다.In an embodiment, the plurality of fan-out lines include a first fan-out line arranged on a first insulating layer, and second fan-out lines arranged on a second insulating layer on the first insulating layer, , The first fan-out line and the second fan-out line may be alternately arranged.
일 실시예에 있어서, 상기 적어도 하나의 전원 전압 라인은 상기 평탄화층 상에 배치된 제1 도전 라인, 및 상기 제1 도전 라인 상에 배치된 제2 도전 라인을 포함할 수 있다. In an embodiment, the at least one power voltage line may include a first conductive line disposed on the planarization layer and a second conductive line disposed on the first conductive line.
일 실시예에 있어서, 상기 제1 도전 라인 및 상기 제2 도전 라인 중 적어도 하나는 티타늄(Ti) 층, 상기 티타늄 층 상의 알루미늄(Al) 층 및 상기 알루미늄 층 상의 티타늄(Ti) 층을 포함할 수 있다. In one embodiment, at least one of the first conductive line and the second conductive line may include a titanium (Ti) layer, an aluminum (Al) layer on the titanium layer, and a titanium (Ti) layer on the aluminum layer. have.
일 실시예에 있어서, 상기 표시 영역 측에 대응하는 상기 제1 도전 라인의 단부는 상기 평탄화층의 측면을 커버할 수 있다. In an embodiment, an end of the first conductive line corresponding to the side of the display area may cover a side surface of the planarization layer.
일 실시예에 있어서, 상기 평탄화층은 유기 물질을 포함할 수 있다. In one embodiment, the planarization layer may include an organic material.
일 실시예에 있어서, 상기 화소는 유기 발광 다이오드를 포함하고, 상기 적어도 하나의 전원 전압 라인은 상기 유기 발광 다이오드의 애노드 측에 제1 전원 전압을 전달하는 제1 전원 전압 라인, 및 상기 유기 발광 다이오드의 캐소드 측에 제2 전원 전압을 전달하는 제2 전원 전압 라인을 포함할 수 있다. In an embodiment, the pixel includes an organic light emitting diode, and the at least one power voltage line is a first power voltage line that transmits a first power voltage to an anode side of the organic light emitting diode, and the organic light emitting diode It may include a second power voltage line that transfers the second power voltage to the cathode side of.
전술한 본 발명의 일 목적을 달성하기 위하여, 실시예들에 따른 표시 장치는 복수의 화소들이 배열된 표시 영역을 둘러싸는 주변 영역에 배열되고, 서로 다른 층 상에 배치된 제1 팬아웃 라인 및 제2 팬아웃 라인을 포함하는 복수의 팬아웃 라인들, 상기 팬아웃 라인들의 상부면을 평탄화하기 위한 제1 평탄화층, 상기 화소들에 전원 전압을 전달하고, 상기 제1 평탄화층 상에 상기 복수의 팬아웃 라인들과 중첩하고, 제1 도전 라인 및 상기 제1 도전 라인의 상부에 중첩하는 제2 도전 라인을 포함하는 적어도 하나의 전원 전압 라인, 및 상기 제1 및 제2 도전 라인들 사이에 배치되고, 복수의 콘택홀들이 형성된 제2 평탄화층을 포함하고, 상기 제1 도전 라인의 단부는 상기 제1 평탄화층의 측면을 커버할 수 있다. In order to achieve an object of the present invention described above, in the display device according to exemplary embodiments, a first fan-out line is arranged in a peripheral area surrounding a display area in which a plurality of pixels are arranged, and is disposed on different layers. A plurality of fan-out lines including a second fan-out line, a first planarization layer for flattening the upper surfaces of the fan-out lines, a power supply voltage to the pixels, and the plurality of the plurality of fan-out lines on the first planarization layer At least one power supply voltage line overlapping with fan-out lines of and including a first conductive line and a second conductive line overlapping an upper portion of the first conductive line, and between the first and second conductive lines And a second planarization layer in which a plurality of contact holes are formed, and an end of the first conductive line may cover a side surface of the first planarization layer.
일 실시예에 있어서, 상기 표시 영역에 배열되고, 팬아웃 라인과 연결된 제1 단부 및 상기 표시 영역에 배열된 데이터 라인과 연결된 제2 단부를 포함하는 우회 팬아웃 라인을 더 포함할 수 있다. In an exemplary embodiment, a bypass fan-out line may be further included in the display area and including a first end connected to the fan-out line and a second end connected to the data line arranged in the display area.
일 실시예에 있어서, 상기 제2 평탄화층은 상기 데이터 라인과 상기 우회 팬아웃 라인을 절연할 수 있다. In an embodiment, the second planarization layer may insulate the data line and the bypass fan-out line.
일 실시예에 있어서, 상기 제1 팬아웃 라인과 상기 제2 팬아웃 라인은 교대로 배열될 수 있다. In an embodiment, the first fan-out line and the second fan-out line may be alternately arranged.
일 실시예에 있어서, 제1 및 제2 평탄화층은 유기 물질을 포함할 수 있다. In an embodiment, the first and second planarization layers may include an organic material.
일 실시예에 있어서, 상기 제1 도전 라인 및 상기 제2 도전 라인 중 적어도 하나는 티타늄(Ti) 층, 상기 티타늄 층 상의 알루미늄(Al) 층 및 상기 알루미늄 층 상의 티타늄(Ti) 층을 포함할 수 있다. In one embodiment, at least one of the first conductive line and the second conductive line may include a titanium (Ti) layer, an aluminum (Al) layer on the titanium layer, and a titanium (Ti) layer on the aluminum layer. have.
본 발명의 실시예들에 따른 표시 장치에 있어서, 상기 복수의 팬아웃 라인들 상부에 평탄화층을 형성함으로써 상기 복수의 팬아웃 라인들의 좁은 간격 프로파일에 의한 상기 전원 전압 라인의 미증착과 같은 불량을 방지할 수 있다. 또한, 상기 전원 전압 라인의 단부를 하부에 배치된 평탄화층의 측면을 커버하도록 배치함으로써 비표시 영역에 형성된 평탄화층에 의한 외기 및 수분이 표시 영역으로 투습하는 경로를 차단할 수 있다. 이에 따라서, 팬아웃 라인들이 배열되는 비표시 영역의 사이즈가 줄어들 수 있으며, 외관 품질을 향상시킬 수 있다. In the display device according to example embodiments, by forming a planarization layer on the plurality of fan-out lines, defects such as non-deposition of the power supply voltage line due to the narrow spacing profile of the plurality of fan-out lines Can be prevented. In addition, by disposing the end of the power voltage line to cover the side surface of the planarization layer disposed below, a path through which outside air and moisture by the planarization layer formed in the non-display area penetrate into the display area may be blocked. Accordingly, the size of the non-display area in which the fan-out lines are arranged can be reduced and appearance quality can be improved.
다만, 본 발명의 효과가 전술한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.However, the effects of the present invention are not limited to the above-described effects, and may be variously extended without departing from the spirit and scope of the present invention.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 설명하기 위한 평면도이다.
도 2는 도 1에 도시된 표시 장치의 A 부분을 확대한 개념도이다.
도 3 및 도 4는 본 발명의 일 실시예에 따른 표시 장치의 단면도들이다.
도 5는 본 발명의 일 실시예에 따른 표시 장치의 단면도이다.
도 6은 본 발명의 일 실시예에 따른 도 1의 A 부분을 확대한 개념도이다.
도 7은 도 6의 II-II'선을 따라 절단한 표시 장치의 단면도이다.
도 8은 본 발명의 일 실시예에 따른 표시 장치의 단면도이다.
도 9는 본 발명의 실시예들에 따른 전자 기기를 설명하기 위한 블록도이다.
도 10a 및 도 10b는 도 9의 전자 기기에 대한 다양한 실시예들을 설명하기 위한 사시도들이다.
1 is a plan view illustrating a display device according to an exemplary embodiment of the present invention.
2 is an enlarged conceptual diagram of portion A of the display device illustrated in FIG. 1.
3 and 4 are cross-sectional views of a display device according to an exemplary embodiment of the present invention.
5 is a cross-sectional view of a display device according to an exemplary embodiment of the present invention.
6 is an enlarged conceptual diagram of portion A of FIG. 1 according to an embodiment of the present invention.
7 is a cross-sectional view of the display device taken along line II-II' of FIG. 6.
8 is a cross-sectional view of a display device according to an exemplary embodiment of the present invention.
9 is a block diagram illustrating an electronic device according to embodiments of the present invention.
10A and 10B are perspective views illustrating various embodiments of the electronic device of FIG. 9.
이하, 첨부한 도면들을 참조하여, 본 발명의 실시예들에 따른 유기 발광 표시 장치들 및 유기 발광 표시 장치들의 제조 방법들을 보다 상세하게 설명한다. 첨부된 도면들 상의 동일한 구성 요소들에 대해서는 동일하거나 유사한 참조 부호들을 사용한다.Hereinafter, organic light-emitting displays according to exemplary embodiments of the present invention and methods of manufacturing organic light-emitting displays will be described in more detail with reference to the accompanying drawings. The same or similar reference numerals are used for the same components in the accompanying drawings.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 설명하기 위한 평면도이다. 1 is a plan view illustrating a display device according to an exemplary embodiment of the present invention.
도 1을 참조하면, 상기 표시 장치(1000)는 영상이 표시 되는 표시 영역(DA) 및 상기 표시 영역(DA)에 인접하고 영상이 표시되지 않는 비표시 영역을 포함할 수 있다. Referring to FIG. 1, the display device 1000 may include a display area DA in which an image is displayed and a non-display area adjacent to the display area DA in which an image is not displayed.
상기 표시 영역(DA)은 제1 방향(DR1) 및 상기 제1 방향(DR1)과 수직한 제2 방향(DR2)으로 형성된 평면상에 모서리가 둥근 직사각형 형태로 형성될 수 있다.The display area DA may be formed in a rectangular shape with rounded corners on a plane formed in a first direction DR1 and a second direction DR2 perpendicular to the first direction DR1.
상기 표시 영역(DA)은 제1 영역(A1) 및 제2 영역(A2)을 포함하고, 상기 제1 및 제2 영역들(A1, A2)은 상기 제1 방향(D1)으로 연장된 중앙 선(CT)을 기준으로 좌우 대칭 구조를 갖는다. The display area DA includes a first area A1 and a second area A2, and the first and second areas A1 and A2 are center lines extending in the first direction D1 It has a left-right symmetric structure based on (CT).
상기 표시 영역(DA)에는, 영상을 표시하기 위해 매트릭스 형태로 배치되고 박막 트랜지스터 및 유기 발광 다이오드를 포함하는 복수의 화소들, 상기 화소들과 전기적으로 연결되는 복수의 데이터 라인들(DL1,..., DLM) 및 상기 복수의 데이터 라인들(DL1,..., DLM)과 교차하는 복수의 게이트 라인들(GL)을 포함할 수 있다. In the display area DA, a plurality of pixels arranged in a matrix form to display an image and including a thin film transistor and an organic light emitting diode, and a plurality of data lines DL1,.. ., DLM) and a plurality of gate lines GL crossing the plurality of data lines DL1,..., DLM.
상기 복수의 데이터 라인들(DL1,..., DLM)은 상기 제1 방향(DR1)으로 연장되고 상기 제2 방향(DR2)으로 배열된다. 상기 복수의 게이트 라인들은 상기 제2 방향(DR2)으로 연장되고 상기 제1 방향(DR1)으로 배열될 수 있다.The plurality of data lines DL1,..., and DLM extend in the first direction DR1 and are arranged in the second direction DR2. The plurality of gate lines may extend in the second direction DR2 and may be arranged in the first direction DR1.
좌우 대칭 구조인 상기 표시 영역(DA)의 좌측 영역에는 제1 내지 제m 데이터 라인들(DL1,..., DLm)이 배열될 수 있다. 제m+1 내지 제M 데이터 라인들(DLm+1,..., DLM)이 배열될 수 있다. First to mth data lines DL1,..., DLm may be arranged in a left area of the display area DA having a left-right symmetric structure. The m+1 to M-th data lines DLm+1,..., DLM may be arranged.
예를 들면, 상기 좌측 영역의 상기 제1 영역(A1)에는 상기 제1 내지 제m 데이터 라인들(DL1,..., DLm) 중 제1 내지 제k 데이터 라인들(DL1,..., DLk)이 배열되고, 상기 좌측 영역의 제2 영역(A2)에는 제k+1 내지 제m 데이터 라인들(DLk+1,..., DLm)이 배열될 수 있다.For example, in the first area A1 of the left area, first to k-th data lines DL1,..., among the first to m-th data lines DL1,..., DLm, DLk) may be arranged, and k+1 to m-th data lines DLk+1,..., DLm may be arranged in the second region A2 of the left region.
한편, 상기 표시 영역(DA)의 우측 영역은 상기 좌측 영역과 대칭되고, 제m+1 내지 제M 데이터 라인들(DLm+1,..., DLM)이 배열될 수 있다. Meanwhile, the right area of the display area DA is symmetrical with the left area, and m+1th to Mth data lines DLm+1,..., DLM may be arranged.
상기 표시 영역(DA)은 복수의 우회 팬아웃 라인들(CL1,..., CLk 및 CLq+1,..., CLM)이 배열된 우회 라인 영역(CLA)을 포함한다. 복수의 우회 팬아웃 라인들(CL1,..., CLk 및 CLq+1,..., CLM) 각각은 데이터 라인들 사이에 배치되는 직선부와 상기 데이터 라인들과 교차하는 교차부를 포함할 수 있다. The display area DA includes a bypass line area CLA in which a plurality of bypass fan-out lines CL1,..., CLk, and CLq+1,..., CLM are arranged. Each of the plurality of bypass fan-out lines CL1,..., CLk, and CLq+1,..., CLM may include a straight portion disposed between data lines and an intersection portion crossing the data lines. have.
상기 복수의 우회 팬아웃 라인들(CL1,..., CLk)은 상기 좌측 영역의 상기 제1 영역(A1)에 배열된 상기 제1 내지 제k 데이터 라인들(DL1,..., DLk)과 해당하는 복수의 팬아웃 라인들(FOL)을 연결한다.The plurality of bypass fan-out lines CL1,..., CLk are the first to k-th data lines DL1,..., DLk arranged in the first area A1 of the left area And a plurality of corresponding fan-out lines FOL are connected.
또한, 상기 복수의 우회 팬아웃 라인들(CLq+1,..., CLM)은 상기 우측 영역에 배열된 복수의 데이터 라인들과 해당하는 복수의 팬아웃 라인들(FOL)을 연결할 수 있다. In addition, the plurality of bypass fan-out lines CLq+1,..., CLM may connect a plurality of data lines arranged in the right area and a plurality of corresponding fan-out lines FOL.
상기 비표시 영역은 상기 표시 영역(DA)을 둘러싸는 제1, 제2, 제3 및 제4 주변 영역들(PA1, PA2, PA3, PA4) 및 상기 제1 주변 영역(PA1)과 상기 제1 방향(DR1)으로 인접한 폴딩(folding) 영역(FA)을 포함한다. The non-display area includes first, second, third, and fourth peripheral areas PA1, PA2, PA3, and PA4 surrounding the display area DA, the first peripheral area PA1, and the first It includes a folding area FA adjacent to the direction DR1.
상기 제1, 제2, 제3 및 제4 주변 영역들(PA1, PA2, PA3, PA4)은 블랙 차광 패턴이 배치되는 영역일 수 있다. The first, second, third, and fourth peripheral areas PA1, PA2, PA3, and PA4 may be areas in which a black shading pattern is disposed.
상기 폴딩 영역(FA)은 팬아웃(fan-out) 영역(FOA) 및 패드(pad) 영역(PDA)을 포함할 수 있다. 상기 폴딩 영역(FA)은 상기 패드 영역(PDA)을 상기 표시 장치(1000)의 후면에 배치시키기 위해 접히는 영역이다. The folding area FA may include a fan-out area Foa and a pad area PDA. The folding area FA is an area folded to place the pad area PDA on the rear surface of the display device 1000.
상기 패드 영역(PDA)은 구동 회로(DIC)가 실장되는 영역으로 상기 구동 회로(DIC)의 단자들과 접촉되는 복수의 패드들이 배열될 수 있다. The pad area PDA is an area on which the driving circuit DIC is mounted, and a plurality of pads contacting terminals of the driving circuit DIC may be arranged.
상기 팬아웃 영역(FOA)은 상기 패드 영역(PDA)의 상기 복수의 패드들과 상기 표시 영역(DA)의 복수의 데이터 라인들(DL1,.., DLM) 및 복수의 신호 라인들(미도시)을 연결하는 복수의 팬아웃 라인들(FOL)이 배열될 수 있다. 상기 복수의 팬아웃 라인들(FOL)은 상기 패드 영역(PDA)으로부터 상기 제1 주변 영역(PA1)까지 상기 제1 방향(DR1)을 따라서 연장되고, 상기 제2 방향(DR2)을 따라서 배열될 수 있다.The fan-out area Foa includes the plurality of pads of the pad area PDA, a plurality of data lines DL1, .., and DLM of the display area DA, and a plurality of signal lines (not shown). A plurality of fan-out lines FOL connecting) may be arranged. The plurality of fan-out lines FOL extend along the first direction DR1 from the pad area PDA to the first peripheral area PA1, and are arranged along the second direction DR2. I can.
상기 표시 장치(1000)는 적어도 하나의 전원 전압 라인을 포함할 수 있다. 예를 들면, 상기 표시 장치(1000)는 제1 전원 전압 라인(VL1) 및 제2 전원 전압 라인(VL2)을 포함할 수 있다. 상기 제1 전원 전압 라인(VL1)은 상기 표시 영역(DA)에 배열된 복수의 화소들에 포함된 복수의 유기 발광 다이오드들 각각의 애노드 측에 인가되는 하이 전원 전압(ELVDD)을 전달할 수 있다. 상기 제2 전원 전압 라인(VL2)은 상기 복수의 유기 발광 다이오드들 각각의 캐소드 측에 인가되는 로우 전원 전압(ELVSS)을 전달할 수 있다. The display device 1000 may include at least one power voltage line. For example, the display device 1000 may include a first power voltage line VL1 and a second power voltage line VL2. The first power voltage line VL1 may transmit a high power voltage ELVDD applied to an anode side of each of a plurality of organic light emitting diodes included in a plurality of pixels arranged in the display area DA. The second power voltage line VL2 may transmit a low power voltage ELVSS applied to a cathode side of each of the plurality of organic light emitting diodes.
상기 제1 전원 전압 라인(VL1)은 상기 패드 영역(PDA)부터 시작되어 상기 팬아웃 영역(FOA) 및 상기 제1 주변 영역(PA1)까지 상기 제1 방향(DR1)을 따라 연장되고, 상기 제1 주변 영역(PA1)에서 상기 제2 방향(DR2)으로 연장될 수 있다. The first power voltage line VL1 starts from the pad area PDA and extends along the first direction DR1 to the fan-out area Foa and the first peripheral area PA1, and 1 may extend in the second direction DR2 from the peripheral area PA1.
상기 제2 전원 전압 라인(VL2)은 상기 패드 영역(PDA)부터 시작되어 상기 팬아웃 영역(FOA) 및 상기 제1 주변 영역(PA1)까지 상기 제1 방향(DR1)을 따라 연장되고, 상기 제1 주변 영역(PA1)과 수직하는 제2 및 제3 주변 영역들(PA2, PA3) 각각에 상기 제1 방향(DR1)을 따라 연장되고, 상기 제1 주변 영역(PA1)과 마주하는 제4 주변 영역(PA4)에 상기 제2 방향(DR2)으로 연장될 수 있다. The second power voltage line VL2 starts from the pad area PDA and extends along the first direction DR1 to the fan-out area Foa and the first peripheral area PA1, and 1 A fourth peripheral region extending along the first direction DR1 to each of the second and third peripheral regions PA2 and PA3 perpendicular to the peripheral region PA1 and facing the first peripheral region PA1 The region PA4 may extend in the second direction DR2.
상기 제1 및 제2 전원 전압 라인들(VL1, VL2) 중 적어도 하나는 상기 팬아웃 영역(FOA) 및 상기 제1 주변 영역(PA1)에 배열된 복수의 팬아웃 라인들과 교차하는 방향으로 연장되어 배치될 수 있다. At least one of the first and second power supply voltage lines VL1 and VL2 extends in a direction crossing the fan-out area Foa and a plurality of fan-out lines arranged in the first peripheral area PA1 Can be deployed.
상기 제1 주변 영역(PA1)에는 상기 데이터 라인들(DL1,.., DLM) 및 상기 우회 팬아웃 라인들(CL1,.., CLM)과 상기 복수의 팬아웃 라인들(FOL)이 연결되는 복수의 콘택부들(C)이 배열될 수 있다. 예를 들면, 상기 복수의 팬아웃 라인들(FOL)은 제1 및 제2 도전층들로부터 형성될 수 있고, 상기 복수의 데이터 라인들(DL1,.., DLM) 및 상기 복수의 우회 팬아웃 라인들(CL1,.., CLM)은 제3 및 제4 도전층들로부터 형성될 수 있다. The data lines DL1, .., and DLM, the bypass fan-out lines CL1, .., CLM, and the plurality of fan-out lines FOL are connected to the first peripheral area PA1. A plurality of contact portions C may be arranged. For example, the plurality of fan-out lines FOL may be formed from first and second conductive layers, the plurality of data lines DL1, .., and DLM, and the plurality of bypass fan-outs. The lines CL1, .., and CLM may be formed from the third and fourth conductive layers.
도 2는 도 1에 도시된 표시 장치의 A 부분을 확대한 개념도이다. 2 is an enlarged conceptual diagram of portion A of the display device illustrated in FIG. 1.
도 1 및 도 2를 참조하면, 상기 표시 장치의 제1 주변 영역(PA1)에는 복수의 팬아웃 라인들(FOLa, FOLb) 및 상기 복수의 팬아웃 라인들(FOLa, FOLb)과 중첩하는 제1 전원 전압 라인(VL1) 및 제2 전원 전압 라인(VL2)이 배열될 수 있다.Referring to FIGS. 1 and 2, a first peripheral area PA1 of the display device includes a plurality of fan-out lines FOLa and FOLb and a first overlapping the plurality of fan-out lines FOLa and FOLb. The power voltage line VL1 and the second power voltage line VL2 may be arranged.
상기 복수의 팬아웃 라인들(FOLa, FOLb)은 제1 도전층으로 형성된 제1 팬아웃 라인(FOLa) 및 제1 도전층의 후속 공정으로 증착된 제2 도전층으로 형성된 제2 팬아웃 라인(FOLb)을 포함할 수 있다. The plurality of fan-out lines FOLa and FOLb include a first fan-out line FOLa formed of a first conductive layer and a second fan-out line formed of a second conductive layer deposited by a subsequent process of the first conductive layer. FOLb) may be included.
상기 제1 전원 전압 라인(VL1)은 상기 복수의 팬아웃 라인들(FOLa, FOLb)과 중첩하여 배치될 수 있다. The first power voltage line VL1 may be disposed to overlap the plurality of fan-out lines FOLa and FOLb.
상기 제1 전원 전압 라인(VL1)은 상기 제2 도전층의 후속 공정으로 증착된 제3 도전층으로 형성된 제1 도전 라인(VL1_a) 및 상기 제3 도전층의 후속 공정으로 증착된 제4 도전층으로 형성된 제2 도전 라인(VL1_b)을 포함할 수 있다. 상기 제2 도전 라인(VL1_b)은 상기 제1 도전 라인(VL1_a)과 중첩하고, 상기 제1 도전 라인(VL1_a) 상에 콘택홀을 통하지 않고 직접 접촉되어 적층될 수 있다. The first power voltage line VL1 is a first conductive line VL1_a formed of a third conductive layer deposited in a subsequent process of the second conductive layer, and a fourth conductive layer deposited in a subsequent process of the third conductive layer. It may include a second conductive line VL1_b formed as The second conductive line VL1_b may overlap the first conductive line VL1_a, and may be stacked on the first conductive line VL1_a in direct contact without passing through a contact hole.
상기 제2 전원 전압 라인(VL2)은 상기 복수의 팬아웃 라인들(FOLa, FOLb)과 중첩하여 배치될 수 있다. The second power voltage line VL2 may be disposed to overlap the plurality of fan-out lines FOLa and FOLb.
상기 제2 전원 전압 라인(VL2)은 상기 제3 도전층으로 형성된 제3 도전 라인(VL2_a) 및 상기 제4 도전층으로 형성된 제4 도전 라인(VL2_b)을 포함할 수 있다. 상기 제4 도전 라인(VL2_b)은 상기 제3 도전 라인(VL2_a)과 중첩하고, 상기 제3 도전 라인(VL2_a) 상에 콘택홀을 통하지 않고 직접 접촉되어 적층될 수 있다. The second power voltage line VL2 may include a third conductive line VL2_a formed of the third conductive layer and a fourth conductive line VL2_b formed of the fourth conductive layer. The fourth conductive line VL2_b may overlap the third conductive line VL2_a, and may be stacked on the third conductive line VL2_a in direct contact without passing through a contact hole.
도 3 및 도 4는 본 발명의 일 실시예에 따른 표시 장치의 단면도들이다. 도 3은 표시 장치의 표시 영역에 대응하는 단면도이고, 도 4는 표시 장치의 제1 주변 영역(PA1)에 대응하는 단면도이다. 3 and 4 are cross-sectional views of a display device according to an exemplary embodiment of the present invention. 3 is a cross-sectional view corresponding to a display area of the display device, and FIG. 4 is a cross-sectional view corresponding to a first peripheral area PA1 of the display device.
도 1 내지 도 4를 참조하면, 상기 표시 장치는 표시 영역(DA) 및 제1 주변 영역(PA1)을 포함한다. 1 to 4, the display device includes a display area DA and a first peripheral area PA1.
상기 표시 장치는 베이스 기판(100)을 포함하고, 상기 베이스 기판(100)의 표시 영역(DA)에는 박막 트랜지스터(TFT) 및 상기 박막 트랜지스터(TFT)와 연결된 유기 발광 다이오드(OLED, 180)가 배치될 수 있다. The display device includes a base substrate 100, and a thin film transistor (TFT) and an organic light emitting diode (OLED) 180 connected to the thin film transistor (TFT) are disposed in the display area DA of the base substrate 100 Can be.
상기 베이스 기판(100)은 투명한 또는 불투명한 재료로 구성될 수 있다. 예를 들면, 상기 베이스 기판(100)은 석영 기판, 합성 석영(synthetic quartz) 기판, 불화칼슘 기판, 불소가 도핑된 석영(F-doped quartz) 기판, 소다라임(sodalime) 유리 기판, 무알칼리(non-alkali) 유리 기판 등을 포함할 수 있다. 선택적으로, 상기 베이스 기판(100)은 연성을 갖는 투명 수지 기판으로 이루어질 수도 있다. 상기 베이스 기판(100)으로 이용될 수 있는 투명 수지 기판의 예로는 폴리이미드 기판을 들 수 있다. 이러한 경우, 상기 폴리이미드 기판은 제1 폴리이미드층, 배리어 필름층, 제2 폴리이미드층 등으로 구성될 수 있다. 예를 들면, 상기 폴리이미드 기판은 경질의 유리 기판 상에 제1 폴리이미드층, 배리어 필름층 및 제2 폴리이미드층이 적층된 구성을 가질 수 있다. The base substrate 100 may be made of a transparent or opaque material. For example, the base substrate 100 is a quartz substrate, a synthetic quartz substrate, a calcium fluoride substrate, a fluorine-doped quartz substrate, a sodalime glass substrate, an alkali-free ( non-alkali) glass substrates, and the like. Optionally, the base substrate 100 may be formed of a flexible transparent resin substrate. An example of a transparent resin substrate that can be used as the base substrate 100 may be a polyimide substrate. In this case, the polyimide substrate may be composed of a first polyimide layer, a barrier film layer, a second polyimide layer, or the like. For example, the polyimide substrate may have a configuration in which a first polyimide layer, a barrier film layer, and a second polyimide layer are stacked on a rigid glass substrate.
버퍼층(110)은 상기 베이스 기판(100)으로부터 금속 원자들이나 불순물들이 확산되는 현상을 방지할 수 있으며, 후술할 액티브 패턴(ACT)을 형성하기 위한 결정화 공정 동안 열의 전달 속도를 조절하여 실질적으로 균일한 액티브 패턴(ACT)을 수득하게 할 수 있다. 또한, 상기 버퍼층(110)은 상기 베이스 기판(100)의 표면이 균일하지 않을 경우, 상기 베이스 기판(100)의 표면의 평탄도를 향상시키는 역할을 수행할 수도 있다. 상기 버퍼층(110)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 실리콘 산탄화물(SiOxCy), 실리콘 탄질화물(SiCxNy) 등 의 실리콘 화합물을 사용하여 형성될 수 있다.The buffer layer 110 can prevent diffusion of metal atoms or impurities from the base substrate 100, and is substantially uniform by controlling the heat transfer rate during the crystallization process for forming the active pattern ACT, which will be described later. An active pattern (ACT) can be obtained. In addition, when the surface of the base substrate 100 is not uniform, the buffer layer 110 may serve to improve the flatness of the surface of the base substrate 100. The buffer layer 110 may be formed using a silicon compound such as silicon oxide (SiOx), silicon nitride (SiNx), silicon oxynitride (SiOxNy), silicon oxycarbide (SiOxCy), and silicon carbonitride (SiCxNy).
액티브 패턴(ACT)이 상기 버퍼층(110) 상에 배치될 수 있다. 상기 액티브 패턴(ACT)은 비정질 실리콘을 포함하거나, 다결정 실리콘을 포함할 수 있다. 다른 실시예로, 상기 액티브 패턴(ACT)은 인듐(In), 갈륨(Ga), 스태늄(Sn), 지르코늄(Zr), 바나듐(V), 하프늄(Hf), 카드뮴(Cd), 게르마늄(Ge), 크롬(Cr), 티타늄(Ti) 및 아연(Zn)을 포함하는 군에서 선택된 적어도 하나 이상의 물질의 산화물 반도체를 포함할 수 있다. An active pattern ACT may be disposed on the buffer layer 110. The active pattern ACT may include amorphous silicon or polycrystalline silicon. In another embodiment, the active pattern ACT is indium (In), gallium (Ga), titanium (Sn), zirconium (Zr), vanadium (V), hafnium (Hf), cadmium (Cd), germanium ( Ge), chromium (Cr), titanium (Ti), and may include an oxide semiconductor of at least one material selected from the group including zinc (Zn).
액티브 패턴(ACT)은 상기 표시 영역(DA) 내에 배치되어 화소 구조를 이루는 박막 트랜지스터(TFT)에 포함될 수 있다. 상기 액티브 패턴(ACT)은 불순물이 도핑(doping)된 드레인 영역과 소스 영역 및 상기 드레인 영역과 상기 소스 영역 사이의 채널 영역을 포함할 수 있다.The active pattern ACT may be disposed in the display area DA to be included in the thin film transistor TFT forming a pixel structure. The active pattern ACT may include a drain region and a source region doped with impurities, and a channel region between the drain region and the source region.
제1 절연층(120)은 상기 액티브 패턴 상에 배치될 수 있다. 상기 제1 절연층(120)은 무기 절연 물질을 포함할 수 있다. 예를 들면, 상기 제1 절연층(120)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 실리콘 산탄화물(SiOxCy), 실리콘 탄질화물(SiCxNy) 등 의 실리콘 화합물을 사용하여 형성될 수 있다. The first insulating layer 120 may be disposed on the active pattern. The first insulating layer 120 may include an inorganic insulating material. For example, the first insulating layer 120 includes a silicon compound such as silicon oxide (SiOx), silicon nitride (SiNx), silicon oxynitride (SiOxNy), silicon oxycarbide (SiOxCy), and silicon carbonitride (SiCxNy). Can be formed using.
제1 도전 패턴은 상기 제1 절연층(120) 상에 배치될 수 있다. 상기 제1 도전 패턴은 제1 도전층으로 형성될 수 있다. 상기 제1 도전 패턴은 상기 표시 영역(DA)에 형성된 게이트 라인, 상기 게이트 라인과 연결된 게이트 전극(GE) 및 제1 스토리지 전극(E1)을 포함할 수 있고, 상기 비표시 영역인 제1 주변 영역(PA1) 및 팬아웃 영역(FOA)에 형성된 복수의 제1 팬아웃 라인들(FOLa)을 포함할 수 있다. The first conductive pattern may be disposed on the first insulating layer 120. The first conductive pattern may be formed as a first conductive layer. The first conductive pattern may include a gate line formed in the display area DA, a gate electrode GE connected to the gate line, and a first storage electrode E1, and a first peripheral area that is the non-display area A plurality of first fan-out lines FOLa formed in PA1 and the fan-out area Foa may be included.
상기 제1 도전 패턴은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 사용하여 형성될 수 있다. 예를 들면, 상기 게이트 패턴은 전도성이 높은 구리, 알루미늄 등의 금속을 포함할 수 있다.The first conductive pattern may be formed using a metal, an alloy, a metal nitride, a conductive metal oxide, a transparent conductive material, or the like. For example, the gate pattern may include a metal such as copper or aluminum having high conductivity.
제2 절연층(130)은 상기 제1 도전 패턴이 배치된 상기 제1 절연층(120) 상에 배치될 수 있다. 상기 제2 절연층(130)은 무기 절연 물질을 포함할 수 있다. 예를 들면, 상기 제2 절연층(130)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 실리콘 산탄화물(SiOxCy), 실리콘 탄질화물(SiCxNy) 등의 실리콘 화합물을 사용하여 형성될 수 있다. The second insulating layer 130 may be disposed on the first insulating layer 120 on which the first conductive pattern is disposed. The second insulating layer 130 may include an inorganic insulating material. For example, the second insulating layer 130 is made of silicon compounds such as silicon oxide (SiOx), silicon nitride (SiNx), silicon oxynitride (SiOxNy), silicon oxycarbide (SiOxCy), and silicon carbonitride (SiCxNy). Can be formed using.
제2 도전 패턴은 상기 제2 절연층(130) 상에 배치될 수 있다. 상기 제2 도전 패턴은 제2 도전층으로 형성될 수 있다.The second conductive pattern may be disposed on the second insulating layer 130. The second conductive pattern may be formed as a second conductive layer.
상기 제2 도전 패턴은 상기 표시 영역(DA)에 형성된 제2 스토리지 전극(E2)을 포함할 수 있고, 상기 제1 주변 영역(PA1) 및 팬아웃 영역(FOA)에 형성된 복수의 제2 팬아웃 라인들(FOLb)을 포함할 수 있다. 상기 복수의 제2 팬아웃 라인들(FOLb)은 상기 복수의 제1 팬아웃 라인들(FOLa)과 교대로 배열될 수 있다. The second conductive pattern may include a second storage electrode E2 formed in the display area DA, and a plurality of second fan-outs formed in the first peripheral area PA1 and the fan-out area Foa It may include lines FOLb. The plurality of second fan-out lines FOLb may be alternately arranged with the plurality of first fan-out lines FOLa.
상기 제2 도전 패턴은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 사용하여 형성될 수 있다. 예를 들면, 상기 게이트 패턴은 전도성이 높은 구리, 알루미늄 등의 금속을 포함할 수 있다.The second conductive pattern may be formed using a metal, an alloy, a metal nitride, a conductive metal oxide, a transparent conductive material, or the like. For example, the gate pattern may include a metal such as copper or aluminum having high conductivity.
일 실시예에서와 같이, 상기 복수의 팬아웃 라인들(FOLa, FOLb)을 서로 다른 층 상에 배치되는 제1 및 제2 도전 패턴들로 형성함으로써 상기 복수의 팬아웃 라인들(FOLa, FOLb) 사이의 간격을 줄일 수 있고, 이에 따라서, 상기 복수의 팬아웃 라인들(FOLa, FOLb)이 배열되는 비표시 영역, 예컨데, 상기 제1 주변 영역(PA1)의 면적을 줄일 수 있다. 이에 따라서, 표시 장치의 비표시 영역을 줄일 수 있으므로 외관 품질을 향상시킬 수 있다.As in an exemplary embodiment, the plurality of fan-out lines FOLa and FOLb are formed by forming the plurality of fan-out lines FOLa and FOLb with first and second conductive patterns disposed on different layers. It is possible to reduce the spacing therebetween, and accordingly, the area of the non-display area where the plurality of fan-out lines FOLa and FOLb are arranged, for example, the first peripheral area PA1. Accordingly, since the non-display area of the display device can be reduced, the appearance quality can be improved.
제3 절연층(140)은 상기 제2 도전 패턴이 배치된 상기 제2 절연층(120) 상에 배치될 수 있다. 상기 제3 절연층(140)은 무기 절연 물질을 포함할 수 있다. 예를 들면, 상기 제3 절연층(140)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 실리콘 산탄화물(SiOxCy), 실리콘 탄질화물(SiCxNy) 등 의 실리콘 화합물을 사용하여 형성될 수 있다.The third insulating layer 140 may be disposed on the second insulating layer 120 on which the second conductive pattern is disposed. The third insulating layer 140 may include an inorganic insulating material. For example, the third insulating layer 140 includes a silicon compound such as silicon oxide (SiOx), silicon nitride (SiNx), silicon oxynitride (SiOxNy), silicon oxycarbide (SiOxCy), and silicon carbonitride (SiCxNy). Can be formed using.
도 4에 도시된 바와 같이, 제1 평탄화층(150)은 상기 복수의 제1 및 제2 팬아웃 라인들(FOL1, FOL2)이 배열된 비표시 영역인 상기 제1 주변 영역(PA1)의 상기 제3 절연층(140) 상에 배치될 수 있다. 상기 제1 평탄화층(150)은 상기 제1 및 제2 팬아웃 라인들(FOLa, FOLb)과 중첩하는 상기 제1 및 제2 전원 전압 라인들(VL1, VL2)이 배열되는 영역에 배치될 수 있다. 상기 제1 평탄화층(150)은 상기 제1 및 제2 전원 전압 라인들(VL1, VL2)이 형성되는 상기 제1 및 제2 팬아웃 라인들(FOLa, FOLb)의 상부면을 평탄화할 수 있다. As shown in FIG. 4, the first planarization layer 150 includes the first and second fan-out lines FOL1 and FOL2, which is a non-display area of the first peripheral area PA1. It may be disposed on the third insulating layer 140. The first planarization layer 150 may be disposed in a region in which the first and second power voltage lines VL1 and VL2 overlapping the first and second fan-out lines FOLa and FOLb are arranged. have. The first planarization layer 150 may planarize the top surfaces of the first and second fan-out lines FOLa and FOLb on which the first and second power voltage lines VL1 and VL2 are formed. .
예를 들면, 상기 제1 평탄화층(150)은 포토레지스트, 폴리아크릴계 수지, 폴리이미드계 수지, 아크릴계 수지 등과 같은 유기 절연 물질을 사용할 수 있다. 또는, 상기 제1 평탄화층(150)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 실리콘 산탄화물(SiOxCy), 실리콘 탄질화물(SiCxNy)등 의 실리콘 화합물을 사용하여 형성될 수 있다. For example, the first planarization layer 150 may be formed of an organic insulating material such as a photoresist, polyacrylic resin, polyimide resin, acrylic resin, or the like. Alternatively, the first planarization layer 150 is made of a silicon compound such as silicon oxide (SiOx), silicon nitride (SiNx), silicon oxynitride (SiOxNy), silicon oxycarbide (SiOxCy), and silicon carbonitride (SiCxNy). Can be formed.
제3 도전 패턴은 상기 표시 영역(DA)의 상기 제3 절연층(140) 상에 배치될 수 있고, 상기 비표시 영역인 상기 제1 주변 영역(PA1)의 상기 제1 평탄화층(150) 상에 배치될 수 있다. 상기 제3 도전 패턴은 제3 도전층으로 형성될 수 있다. 상기 제3 도전 패턴은 상기 표시 영역(DA)에 형성된 복수의 데이터 라인들(DL1,..., DLM), 박막 트랜지스터(TFT)의 소스 전극(SE) 및 드레인 전극(DE)을 포함할 수 있고, 상기 비표시 영역인 상기 제1 주변 영역(PA1)에 배치된 제1 전원 전압 라인(VL1)의 제1 도전 라인(VL1_a) 및 상기 제2 전원 전압 라인(VL2)의 제3 도전 라인(VL2_a)을 포함할 수 있다. The third conductive pattern may be disposed on the third insulating layer 140 in the display area DA, and on the first planarization layer 150 in the first peripheral area PA1 that is the non-display area. Can be placed on The third conductive pattern may be formed of a third conductive layer. The third conductive pattern may include a plurality of data lines DL1,..., DLM formed in the display area DA, and a source electrode SE and a drain electrode DE of the thin film transistor TFT. And a first conductive line VL1_a of a first power voltage line VL1 disposed in the first peripheral area PA1, which is the non-display area, and a third conductive line of the second power voltage line VL2 ( VL2_a) may be included.
상기 제3 도전 패턴은 복수의 층상 구조를 가질 수 있다. 예를 들면, 상기 제3 도전 패턴은 티타늄(Ti) 층, 상기 티타늄 층 상의 알루미늄(Al) 층 및 상기 알루미늄 층 상의 티타늄(Ti) 층을 포함할 수 있다. The third conductive pattern may have a plurality of layered structures. For example, the third conductive pattern may include a titanium (Ti) layer, an aluminum (Al) layer on the titanium layer, and a titanium (Ti) layer on the aluminum layer.
상기 복수의 팬아웃 라인들(FOLa, FOLb)이 좁은 간격으로 배열됨에 따라 좁은 간격 프로파일에 의해 상부에 배치되는 전원 전압 라인의 도전층인 알루미늄 층의 스텝 커버리지(Step Coverage)가 악화로 인한 알루미늄 층 상부의 티타늄 층의 미증착에 따른 전원 전압 라인의 저항 증가가 발생할 수 있다. As the plurality of fan-out lines (FOLa, FOLb) are arranged at narrow intervals, the step coverage of the aluminum layer, which is the conductive layer of the power voltage line disposed on the top by the narrow interval profile, is deteriorated. Resistance of the power voltage line may increase due to non-deposition of the upper titanium layer.
일 실시예에 따르면, 상기 복수의 팬아웃 라인들(FOLa, FOLb) 상부에 평탄화층을 형성함으로써 상기 복수의 팬아웃 라인들(FOLa, FOLb)의 좁은 간격 프로파일에 의한 상기 전원 전압 라인의 미증착 등과 같은 불량을 방지할 수 있다. According to an embodiment, by forming a planarization layer on the plurality of fan-out lines (FOLa, FOLb), the power supply voltage line is not deposited by a narrow spacing profile of the plurality of fan-out lines (FOLa, FOLb). Defects such as, etc. can be prevented.
제2 평탄화층(160)은 상기 제3 도전 패턴이 배치된 상기 제3 절연층(140) 상에 배치될 수 있다. 예를 들면, 상기 제2 평탄화층(160)은 포토레지스트, 폴리아크릴계 수지, 폴리이미드계 수지, 아크릴계 수지 등과 같은 유기 절연 물질을 사용할 수 있다. 또는 상기 제2 평탄화층(160)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 실리콘 산탄화물(SiOxCy), 실리콘 탄질화물(SiCxNy)등 의 실리콘 화합물을 사용하여 형성될 수 있다. The second planarization layer 160 may be disposed on the third insulating layer 140 on which the third conductive pattern is disposed. For example, the second planarization layer 160 may be formed of an organic insulating material such as a photoresist, polyacrylic resin, polyimide resin, acrylic resin, or the like. Alternatively, the second planarization layer 160 is formed using a silicon compound such as silicon oxide (SiOx), silicon nitride (SiNx), silicon oxynitride (SiOxNy), silicon oxycarbide (SiOxCy), and silicon carbonitride (SiCxNy). Can be.
제4 도전 패턴은 상기 표시 영역(DA)의 상기 제2 평탄화층(160)상에 배치될 수 있다. 상기 제4 도전 패턴은 상기 비표시 영역인 상기 제1 주변 영역(PA1)의 상기 제3 도전 패턴 상에 배치될 수 있다. A fourth conductive pattern may be disposed on the second planarization layer 160 in the display area DA. The fourth conductive pattern may be disposed on the third conductive pattern in the first peripheral area PA1 that is the non-display area.
상기 제4 도전 패턴은 상기 표시 영역(DA)에 형성된 우회 팬아웃 라인들(CL1,..., CLM) 및 상기 드레인 전극(DE)과 연결되는 연결 전극(CE)을 포함할 수 있고, 상기 제1 주변 영역(PA1)에 배치된 제1 전원 전압 라인(VL1)의 제2 도전 라인(VL1_b) 및 상기 제2 전원 전압 라인(VL2)의 제4 도전 라인(VL2_b)을 포함할 수 있다. 상기 제1 전원 전압 라인(VL1)의 제2 도전 라인(VL1_b)은 상기 제1 도전 라인(VL1_a)상에 접촉하여 배치되고, 상기 제2 전원 전압 라인(VL2)의 제4 도전 라인(VL2_b)은 상기 제3 도전 라인(VL2_a)상에 접촉하여 배치될 수 있다. The fourth conductive pattern may include bypass fan-out lines CL1,..., CLM formed in the display area DA and a connection electrode CE connected to the drain electrode DE, and the A second conductive line VL1_b of the first power voltage line VL1 disposed in the first peripheral area PA1 and a fourth conductive line VL2_b of the second power voltage line VL2 may be included. The second conductive line VL1_b of the first power voltage line VL1 is disposed in contact with the first conductive line VL1_a, and a fourth conductive line VL2_b of the second power voltage line VL2 May be disposed in contact with the third conductive line VL2_a.
상기 우회 팬아웃 라인들(CL1,..., CLM)은 상기 제2 평탄화층(160)에 의해 교차하는 상기 데이터 라인들(DL1,..., DLM)과 절연될 수 있다. The bypass fan-out lines CL1,..., and CLM may be insulated from the data lines DL1,..., and DLM intersected by the second planarization layer 160.
상기 제4 도전 패턴은 복수의 층상 구조를 가질 수 있다. 예를 들면, 상기 제3 도전 패턴은 티타늄(Ti) 층, 상기 티타늄 층 상의 알루미늄(Al) 층 및 상기 알루미늄 층 상의 티타늄(Ti) 층을 포함할 수 있다. The fourth conductive pattern may have a plurality of layered structures. For example, the third conductive pattern may include a titanium (Ti) layer, an aluminum (Al) layer on the titanium layer, and a titanium (Ti) layer on the aluminum layer.
제3 평탄화층(170)은 상기 제4 도전 패턴이 배치된 상기 표시 영역(DA)의 상기 제2 평탄화층(160) 상에 배치될 수 있다. 예를 들면, 상기 제3 평탄화층(170)은 포토레지스트, 폴리아크릴계 수지, 폴리이미드계 수지, 아크릴계 수지 등과 같은 유기 절연 물질을 사용할 수 있다. 또는 제3 평탄화층(170)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 실리콘 산탄화물(SiOxCy), 실리콘 탄질화물(SiCxNy)등 의 실리콘 화합물을 사용하여 형성될 수 있다. The third planarization layer 170 may be disposed on the second planarization layer 160 in the display area DA on which the fourth conductive pattern is disposed. For example, the third planarization layer 170 may be formed of an organic insulating material such as a photoresist, polyacrylic resin, polyimide resin, acrylic resin, or the like. Alternatively, the third planarization layer 170 may be formed using a silicon compound such as silicon oxide (SiOx), silicon nitride (SiNx), silicon oxynitride (SiOxNy), silicon oxycarbide (SiOxCy), and silicon carbonitride (SiCxNy). I can.
유기 발광 다이오드(180)는 상기 표시 영역(DA)의 상기 제3 평탄화층(170) 상에 배치될 수 있다. The organic light emitting diode 180 may be disposed on the third planarization layer 170 in the display area DA.
상기 유기 발광 다이오드(180)는 제1 전극(181), 발광층(182) 및 제2 전극(183)을 포함할 수 있다. The organic light emitting diode 180 may include a first electrode 181, an emission layer 182, and a second electrode 183.
상기 제1 전극(181)은 상기 제3 평탄화층(170) 상에 배치될 수 있다. 상기 표시 장치의 발광 방식에 따라, 상기 제1 전극(181)은 반사성을 갖는 물질 또는 투광성을 갖는 물질을 사용하여 형성될 수 있다. 예시적인 실시예들에 있어서, 상기 제1 전극(181)은 금속막, 합금막, 금속 질화물막, 도전성 금속 산화물막 및/또는 투명 도전성 물질막을 포함하는 단층 구조 또는 다층 구조로 형성될 수 있다.The first electrode 181 may be disposed on the third planarization layer 170. Depending on the light emission method of the display device, the first electrode 181 may be formed of a reflective material or a light-transmitting material. In example embodiments, the first electrode 181 may have a single-layer structure or a multi-layer structure including a metal film, an alloy film, a metal nitride film, a conductive metal oxide film, and/or a transparent conductive material film.
상기 화소 정의막(PDL)은 상기 제1 전극(181)이 배치된 상기 제3 평탄화층(170)상에 배치될 수 있다. 상기 화소 정의막(PDL)은 유기 물질, 무기 물질 등을 사용하여 형성될 수 있다. 예를 들면, 상기 화소 정의막(PDL)은 포토레지스트, 폴리아크릴계 수지, 폴리이미드계 수지, 아크릴계 수지, 실리콘 화합물 등을 사용하여 형성될 수 있다. 예시적인 실시예들에 따르면, 상기 화소 정의막(PDL)을 식각하여 상기 제1 전극(181)을 부분적으로 노출시키는 개구(opening)를 형성할 수 있다. 이러한 상기 화소 정의막(PDL)의 개구에 의해 상기 표시 장치의 발광 영역과 비발광 영역이 정의될 수 있다. 예를 들면, 상기 화소 정의막(PDL)의 개구가 위치하는 부분이 상기 발광 영역에 해당될 수 있으며, 상기 비발광 영역은 상기 화소 정의막(PDL)의 개구에 인접하는 부분에 해당될 수 있다.The pixel defining layer PDL may be disposed on the third planarization layer 170 on which the first electrode 181 is disposed. The pixel defining layer PDL may be formed using an organic material, an inorganic material, or the like. For example, the pixel defining layer PDL may be formed using a photoresist, a polyacrylic resin, a polyimide resin, an acrylic resin, a silicone compound, or the like. According to example embodiments, the pixel defining layer PDL may be etched to form an opening partially exposing the first electrode 181. An emission area and a non-emission area of the display device may be defined by the opening of the pixel defining layer PDL. For example, a portion in which the opening of the pixel definition layer PDL is located may correspond to the emission area, and the non-emission area may correspond to a portion adjacent to the opening of the pixel definition layer PDL. .
상기 발광층(182)은 상기 화소 정의막(PDL)의 개구를 통해 노출되는 상기 제1 전극(181)상에 배치될 수 있다. 또한, 상기 발광층(182)은 상기 화소 정의막(PDL)의 상기 개구의 측벽 상으로 연장될 수 있다. 예시적인 실시예들에 있어서, 상기 발광층(182)은 유기 발광층(EL), 정공 주입층(HIL), 정공 수송층(HTL), 전자 수송층(ETL), 전자 주입층(EIL) 등을 포함하는 다층 구조를 가질 수 있다. 다른 실시예에서, 상기 유기 발광층을 제외하고, 상기 정공 주입층, 상기 정공 수송층, 상기 전자 수송층 및 상기 전자 주입층 등은 복수의 화소들에 대응되도록 공통적으로 형성될 수 있다. 상기 발광층(182)의 유기 발광층은 상기 표시 장치의 각 화소에 따라 적색광, 녹색광, 청색광 등과 같은 서로 상이한 색광들을 발생시킬 수 있는 발광 물질들을 사용하여 형성될 수 있다. 다른 예시적인 실시예들에 따르면, 상기 발광층(182)의 유기 발광층은 적색광, 녹색광, 청색광 등의 상이한 색광들을 구현할 수 있는 복수의 발광 물질들이 적층되어 백색광을 발광하는 구조를 가질 수도 있다. 이때, 상기 발광 구조물들은 복수의 화소들에 대응되도록 공통적으로 형성되고, 상기 컬러 필터층에 의해 각각의 화소들이 구분될 수 있다.The emission layer 182 may be disposed on the first electrode 181 exposed through the opening of the pixel defining layer PDL. In addition, the emission layer 182 may extend on a sidewall of the opening of the pixel defining layer PDL. In exemplary embodiments, the emission layer 182 is a multilayer including an organic emission layer (EL), a hole injection layer (HIL), a hole transport layer (HTL), an electron transport layer (ETL), an electron injection layer (EIL), and the like. It can have a structure. In another embodiment, except for the organic emission layer, the hole injection layer, the hole transport layer, the electron transport layer, the electron injection layer, and the like may be formed in common to correspond to a plurality of pixels. The organic emission layer of the emission layer 182 may be formed using emission materials capable of generating different color lights such as red light, green light, and blue light according to each pixel of the display device. According to other exemplary embodiments, the organic emission layer of the emission layer 182 may have a structure in which white light is emitted by stacking a plurality of emission materials capable of implementing different color lights such as red light, green light, and blue light. In this case, the light emitting structures are commonly formed to correspond to a plurality of pixels, and each of the pixels may be divided by the color filter layer.
상기 제2 전극(183)은 상기 화소 정의막(PDL) 및 상기 발광층(182) 상에 배치될 수 있다. 상기 표시 장치의 발광 방식에 따라, 상기 제2 전극(183)은 투광성을 갖는 물질 또는 반사성을 갖는 물질을 포함할 수 있다. 예시적인 실시예들에 있어서, 상기 제2 전극(183)도 금속막, 합금막, 금속 질화물막, 도전성 금속 산화물막 및/또는 투명 도전성 물질막을 포함하는 단층 구조 또는 다층 구조로 형성될 수 있다. The second electrode 183 may be disposed on the pixel defining layer PDL and the emission layer 182. Depending on how the display device emits light, the second electrode 183 may include a light-transmitting material or a reflective material. In example embodiments, the second electrode 183 may also be formed in a single-layer structure or a multi-layer structure including a metal film, an alloy film, a metal nitride film, a conductive metal oxide film, and/or a transparent conductive material film.
박막 봉지층(TFE)은 상기 표시 영역(DA)의 상기 제2 전극(183) 상에 배치될 수 있다. 상기 박막 봉지층(TFE)은 상기 비표시 영역인 상기 제1 주변 영역(PA1)의 상기 제1 전원 전압 라인(VL1)의 제2 도전 라인(VL1_b) 및 상기 제2 전원 전압 라인(VL2)의 제4 도전 라인(VL2_b) 상에 배치될 수 있다. The thin film encapsulation layer TFE may be disposed on the second electrode 183 in the display area DA. The thin film encapsulation layer TFE includes a second conductive line VL1_b and a second power voltage line VL2 of the first power voltage line VL1 in the first peripheral area PA1 that is the non-display area It may be disposed on the fourth conductive line VL2_b.
상기 박막 봉지층(TFE)은 외부의 습기 및 산소의 침투를 방지할 수 있다. 상기 박막 봉지층(TFE)은 적어도 하나의 유기층과 적어도 하나의 무기층을 구비할 수 있다. 적어도 하나의 유기층과 적어도 하나의 무기층은 서로 교번적으로 적층될 수 있다. 예를 들면, 상기 박막 봉지층(TFE)은 두 개의 무기층과 이들 사이의 한개의 유기층을 포함할 수 있으나, 이에 제한되지 않는다. 다른 실시예에 있어서, 상기 박막 봉지층 대신 외기 및 수분이 상기 표시 장치 내부로 침투하는 것을 차단하기 위한 밀봉기판이 제공될 수 있다. The thin film encapsulation layer (TFE) may prevent penetration of external moisture and oxygen. The thin film encapsulation layer TFE may include at least one organic layer and at least one inorganic layer. At least one organic layer and at least one inorganic layer may be alternately stacked with each other. For example, the thin film encapsulation layer TFE may include two inorganic layers and an organic layer therebetween, but is not limited thereto. In another embodiment, instead of the thin film encapsulation layer, a sealing substrate may be provided to block the penetration of outside air and moisture into the display device.
이하에서는 이전 실시예와 동일한 구성 요소는 동일한 도면 부호를 부여하여 설명한다. Hereinafter, the same components as in the previous embodiment will be described with the same reference numerals.
도 5는 본 발명의 일 실시예에 따른 표시 장치의 단면도이다.5 is a cross-sectional view of a display device according to an exemplary embodiment of the present invention.
도 5를 참조하면, 상기 표시 장치(1000_1)는 베이스 기판(100)을 포함한다. 상기 베이스 기판(100)의 비표시 영역인 제1 주변 영역(PA1)에는 버퍼층(110), 제1 절연층(120), 제2 절연층(130), 제3 절연층(140), 복수의 제1 팬아웃 라인들(FOLa), 복수의 제2 팬아웃 라인들(FOLb), 제1 평탄화층(150), 제1 전원 전압 라인(VL1), 제2 전원 전압 라인(VL2) 및 박막 봉지층(TFE)을 포함할 수 있다. Referring to FIG. 5, the display device 1000_1 includes a base substrate 100. In the first peripheral area PA1, which is a non-display area of the base substrate 100, a buffer layer 110, a first insulating layer 120, a second insulating layer 130, a third insulating layer 140, and a plurality of First fan-out lines FOLa, a plurality of second fan-out lines FOLb, first planarization layer 150, first power voltage line VL1, second power voltage line VL2, and thin film encapsulation Layer (TFE).
상기 제1 팬아웃 라인들(FOLa)은 제1 절연층(120) 상에 형성된 제1 도전층으로부터 패터닝된 제1 도전 패턴일 수 있다. The first fan-out lines FOLa may be a first conductive pattern patterned from a first conductive layer formed on the first insulating layer 120.
상기 제2 팬아웃 라인들(FOLb)은 제2 절연층(130) 상에 형성된 제2 도전층으로부터 패터닝된 제2 도전 패턴일 수 있다. The second fan-out lines FOLb may be a second conductive pattern patterned from a second conductive layer formed on the second insulating layer 130.
상기 복수의 팬아웃 라인들(FOLa, FOLb)을 서로 다른 층 상에 배치되는 제1 및 제2 도전 패턴들로 형성함으로써 상기 복수의 팬아웃 라인들(FOLa, FOLb) 사이의 간격을 줄일 수 있고, 이에 따라서, 상기 복수의 팬아웃 라인들(FOLa, FOLb)이 배열되는 비표시 영역, 예컨데, 상기 제1 주변 영역(PA1)의 면적을 줄일 수 있다. 이에 따라서, 표시 장치의 비표시 영역을 줄일 수 있으므로 외관 품질을 향상시킬 수 있다. By forming the plurality of fan-out lines FOLa and FOLb with first and second conductive patterns disposed on different layers, the spacing between the plurality of fan-out lines FOLa and FOLb can be reduced, and Accordingly, the area of the non-display area in which the plurality of fan-out lines FOLa and FOLb are arranged, for example, the first peripheral area PA1 may be reduced. Accordingly, since the non-display area of the display device can be reduced, the appearance quality can be improved.
상기 제1 평탄화층(150)은 상기 복수의 팬아웃 라인들(FOLa, FOLb)이 배열된 비표시 영역인 상기 제1 주변 영역(PA1)에 배치될 수 있다. 상기 제1 평탄화층(150)은 상기 복수의 팬아웃 라인들(FOLa, FOLb)을 커버하는 제3 절연층(140) 상에 배치될 수 있다. 상기 제1 평탄화층(150)은 상기 제1 및 제2 전원 전압 라인들(VL1, VL2)이 형성되는 상기 제1 및 제2 팬아웃 라인들(FOLa, FOLb)의 상부면을 평탄화할 수 있다. The first planarization layer 150 may be disposed in the first peripheral area PA1 which is a non-display area in which the plurality of fan-out lines FOLa and FOLb are arranged. The first planarization layer 150 may be disposed on the third insulating layer 140 covering the plurality of fan-out lines FOLa and FOLb. The first planarization layer 150 may planarize the top surfaces of the first and second fan-out lines FOLa and FOLb on which the first and second power voltage lines VL1 and VL2 are formed. .
상기 제1 전원 전압 라인(VL1)은 제1 도전 라인(VL1_a) 및 상기 제1 도전 라인(VL1_a)과 중첩하는 제2 도전 라인(VL1_b)을 포함할 수 있다. The first power voltage line VL1 may include a first conductive line VL1_a and a second conductive line VL1_b overlapping the first conductive line VL1_a.
상기 제1 도전 라인(VL1_a)은 상기 제1 평탄화층(150) 상에 형성된 제3 도전층으로부터 패터닝된 제3 도전 패턴일 수 있다. 상기 제1 도전 라인(VL1_a)은 티타늄(Ti) 층, 상기 티타늄 층 상의 알루미늄(Al) 층 및 상기 알루미늄 층 상의 티타늄(Ti) 층을 포함하는 복수의 층상 구조를 가질 수 있다. The first conductive line VL1_a may be a third conductive pattern patterned from a third conductive layer formed on the first planarization layer 150. The first conductive line VL1_a may have a plurality of layered structures including a titanium (Ti) layer, an aluminum (Al) layer on the titanium layer, and a titanium (Ti) layer on the aluminum layer.
상기 표시 영역(DA) 측에 대응하는 상기 제1 도전 라인(VL1_a)의 단부(EA)는 하부에 배치된 상기 제1 평탄화층(150)의 측면을 커버하고 연속해서 상기 제1 평탄화층(150)의 하부에 배치된 상기 제3 절연층(140) 상으로 연장될 수 있다. 상기 제1 도전 라인(VL1_a)의 단부(EA)는 하부에 배치된 상기 제1 평탄화층(150)을 상기 표시 영역(DA)과 차단시킬 수 있다. 상기 제1 도전 라인(VL1_a)의 단부(EA)는 상기 제1 평탄화층(150)에 의한 외기 및 수분이 상기 표시 영역(DA)으로 투습되는 경로를 차단할 수 있다. The end EA of the first conductive line VL1_a corresponding to the display area DA side covers the side surface of the first planarization layer 150 disposed below and successively covers the first planarization layer 150 ) May extend onto the third insulating layer 140 disposed under the ). The end EA of the first conductive line VL1_a may block the first planarization layer 150 disposed below the display area DA. The end EA of the first conductive line VL1_a may block a path through which outside air and moisture by the first planarization layer 150 penetrate into the display area DA.
상기 제2 도전 라인(VL1_b)은 상기 제1 도전 라인(VL1_a)과 중첩하고, 상기 제1 도전 라인(VL1_a) 상에 콘택홀을 통하지 않고 직접 접촉되어 적층될 수 있다. 상기 제2 도전 라인(VL1_b)은 제4 도전층으로부터 패터닝된 제4 도전 패턴일 수 있다. 상기 제2 도전 라인(VL1_b)은 티타늄(Ti) 층, 상기 티타늄 층 상의 알루미늄(Al) 층 및 상기 알루미늄 층 상의 티타늄(Ti) 층을 포함하는 복수의 층상 구조를 가질 수 있다. The second conductive line VL1_b may overlap the first conductive line VL1_a, and may be stacked on the first conductive line VL1_a in direct contact without passing through a contact hole. The second conductive line VL1_b may be a fourth conductive pattern patterned from a fourth conductive layer. The second conductive line VL1_b may have a plurality of layered structures including a titanium (Ti) layer, an aluminum (Al) layer on the titanium layer, and a titanium (Ti) layer on the aluminum layer.
상기 제2 전원 전압 라인(VL2)은 제3 도전 라인(VL2_a) 및 상기 제3 도전 라인(VL2_a)과 중첩하는 제4 도전 라인(VL2_b)을 포함할 수 있다. The second power voltage line VL2 may include a third conductive line VL2_a and a fourth conductive line VL2_b overlapping the third conductive line VL2_a.
상기 제3 도전 라인(VL2_a)은 상기 제1 평탄화층(150) 상에 형성된 제3 도전층으로부터 패터닝된 제3 도전 패턴일 수 있다. 상기 제1 도전 라인(VL1_a)은 티타늄(Ti) 층, 상기 티타늄 층 상의 알루미늄(Al) 층 및 상기 알루미늄 층 상의 티타늄(Ti) 층을 포함하는 복수의 층상 구조를 가질 수 있다. The third conductive line VL2_a may be a third conductive pattern patterned from a third conductive layer formed on the first planarization layer 150. The first conductive line VL1_a may have a plurality of layered structures including a titanium (Ti) layer, an aluminum (Al) layer on the titanium layer, and a titanium (Ti) layer on the aluminum layer.
일 실시예에서, 상기 제1 및 제2 전원 전압 라인(VL1, VL2) 중 상기 제2 전원 전압 라인(VL2)이 상기 표시 영역(DA)과 인접하게 배열되는 경우, 상기 제2 전원 전압 라인(VL2)의 제3 도전 라인(VL2_a)의 단부는 하부에 배치된 상기 제1 평탄화층(150)의 측면을 커버하고 연속해서 상기 제1 평탄화층(150)의 하부에 배치된 상기 제3 절연층(140) 상으로 연장될 수 있다. 상기 제3 도전 라인(VL2_a)의 단부는 하부에 배치된 상기 제1 평탄화층(150)을 상기 표시 영역(DA)과 차단시킬 수 있다. 상기 제3 도전 라인(VL2_a)의 단부는 상기 제1 평탄화층(150)에 의한 외기 및 수분이 상기 표시 영역(DA)으로 투습되는 경로를 차단할 수 있다. In an embodiment, when the second power voltage line VL2 of the first and second power voltage lines VL1 and VL2 is arranged adjacent to the display area DA, the second power voltage line ( The end of the third conductive line VL2_a of VL2) covers the side surface of the first planarization layer 150 disposed below, and the third insulating layer is successively disposed below the first planarization layer 150 140 can be extended to the top. An end of the third conductive line VL2_a may block the first planarization layer 150 disposed below the display area DA. An end of the third conductive line VL2_a may block a path through which outside air and moisture by the first planarization layer 150 penetrate into the display area DA.
상기 제4 도전 라인(VL2_b)은 상기 제3 도전 라인(VL2_a)과 중첩하고, 상기 제3 도전 라인(VL2_a) 상에 콘택홀을 통하지 않고 직접 접촉되어 적층될 수 있다. 상기 제4 도전 라인(VL2_b)은 제4 도전층으로부터 패터닝된 제4 도전 패턴일 수 있다. 상기 제2 도전 라인(VL1_b)은 티타늄(Ti) 층, 상기 티타늄 층 상의 알루미늄(Al) 층 및 상기 알루미늄 층 상의 티타늄(Ti) 층을 포함하는 복수의 층상 구조를 가질 수 있다.The fourth conductive line VL2_b may overlap the third conductive line VL2_a, and may be stacked on the third conductive line VL2_a in direct contact without passing through a contact hole. The fourth conductive line VL2_b may be a fourth conductive pattern patterned from a fourth conductive layer. The second conductive line VL1_b may have a plurality of layered structures including a titanium (Ti) layer, an aluminum (Al) layer on the titanium layer, and a titanium (Ti) layer on the aluminum layer.
상기 복수의 팬아웃 라인들의 좁은 간격으로 배열됨에 따라 좁은 간격 프로파일에 의해 상부에 배치되는 전원 전압 라인의 도전층인 알루미늄 층의 스텝 커버리지가 악화로 인한 알루미늄 층 상부의 티타늄 층의 미증착에 따른 전원 전압 라인의 저항 증가가 발생할 수 있다. Power due to non-deposition of the titanium layer on the aluminum layer due to deterioration of the step coverage of the aluminum layer, which is the conductive layer of the power voltage line, disposed on the upper side by the narrow spacing profile as the plurality of fanout lines are arranged at narrow intervals An increase in the resistance of the voltage line may occur.
일 실시예에 따르면, 상기 복수의 팬아웃 라인들 상부에 평탄화층을 형성함으로써 상기 복수의 팬아웃 라인들의 좁은 간격 프로파일에 의한 상기 전원 전압 라인의 미증착과 같은 불량을 방지할 수 있다.According to an embodiment, by forming a planarization layer on the plurality of fan-out lines, defects such as non-deposition of the power supply voltage line due to the narrow spacing profile of the plurality of fan-out lines may be prevented.
또한, 상기 전원 전압 라인의 단부를 하부에 배치된 평탄화층의 측면을 커버하도록 배치함으로써 비표시 영역에 형성된 평탄화층에 의한 외기 및 수분이 표시 영역으로 투습하는 경로를 차단할 수 있다. In addition, by disposing the end of the power voltage line to cover the side surface of the planarization layer disposed below, a path through which outside air and moisture by the planarization layer formed in the non-display area penetrate into the display area may be blocked.
도 6은 본 발명의 일 실시예에 따른 도 1의 A 부분을 확대한 개념도이다. 도 7은 도 6의 II-II'선을 따라 절단한 표시 장치의 단면도이다. 6 is an enlarged conceptual diagram of portion A of FIG. 1 according to an embodiment of the present invention. 7 is a cross-sectional view of the display device taken along line II-II' of FIG. 6.
도 1 및 도 6을 참조하면, 상기 표시 장치(1000_2)의 제1 주변 영역(PA1)에는 복수의 팬아웃 라인들(FOLa, FOLb) 및 상기 복수의 팬아웃 라인들(FOLa, FOLb)과 중첩하는 제1 전원 전압 라인(VL1) 및 제2 전원 전압 라인(VL2)이 배열될 수 있다.1 and 6, a plurality of fan-out lines FOLa and FOLb and a plurality of fan-out lines FOLa and FOLb overlap in a first peripheral area PA1 of the display device 1000_2. A first power voltage line VL1 and a second power voltage line VL2 may be arranged.
상기 복수의 팬아웃 라인들(FOLa, FOLb)은 제1 도전층으로 형성된 제1 팬아웃 라인(FOLa) 및 제2 도전층으로 형성된 제2 팬아웃 라인(FOLb)을 포함할 수 있다.The plurality of fan-out lines FOLa and FOLb may include a first fan-out line FOLa formed of a first conductive layer and a second fan-out line FOLb formed of a second conductive layer.
상기 제1 전원 전압 라인(VL1)은 상기 복수의 팬아웃 라인들(FOLa, FOLb)과 중첩하여 배치될 수 있다. 상기 제1 전원 전압 라인(VL1)은 제3 도전층으로 형성된 제1 도전 라인(VL1_a) 및 제4 도전층으로 형성된 제2 도전 라인(VL1_b)을 포함할 수 있다. 상기 제2 도전 라인(VL1_b)은 상기 제1 도전 라인(VL1_a)과 중첩하고, 복수의 제1 콘택부들(C1)을 통해서 상기 제1 도전 라인(VL1_a)과 접촉할 수 있다. The first power voltage line VL1 may be disposed to overlap the plurality of fan-out lines FOLa and FOLb. The first power voltage line VL1 may include a first conductive line VL1_a formed of a third conductive layer and a second conductive line VL1_b formed of a fourth conductive layer. The second conductive line VL1_b may overlap the first conductive line VL1_a and may contact the first conductive line VL1_a through a plurality of first contact portions C1.
상기 제2 전원 전압 라인(VL2)은 상기 복수의 팬아웃 라인들(FOLa, FOLb)과 중첩하여 배치될 수 있다. 상기 제2 전원 전압 라인(VL2)은 상기 제3 도전층으로 형성된 제3 도전 라인(VL2_a) 및 상기 제4 도전층으로 형성된 제4 도전 라인(VL2_b)을 포함할 수 있다. 상기 제4 도전 라인(VL2_b)은 상기 제3 도전 라인(VL2_a)과 중첩하고, 복수의 제2 콘택부들(C2)을 통해서 상기 제3 도전 라인(VL2_a)과 접촉할 수 있다. The second power voltage line VL2 may be disposed to overlap the plurality of fan-out lines FOLa and FOLb. The second power voltage line VL2 may include a third conductive line VL2_a formed of the third conductive layer and a fourth conductive line VL2_b formed of the fourth conductive layer. The fourth conductive line VL2_b may overlap the third conductive line VL2_a and may contact the third conductive line VL2_a through a plurality of second contact portions C2.
도 6 및 도 7을 참조하면, 상기 표시 장치(1000_2)는 베이스 기판(100)을 포함한다. 상기 베이스 기판(100)의 비표시 영역인 제1 주변 영역(PA1)에는 버퍼층(110), 제1 절연층(120), 제2 절연층(130), 제3 절연층(140), 복수의 제1 팬아웃 라인들(FOLa), 복수의 제2 팬아웃 라인들(FOLb), 제1 평탄화층(150), 제2 평탄화층(160), 제1 전원 전압 라인(VL1), 제2 전원 전압 라인(VL2) 및 박막 봉지층(TFE)을 포함할 수 있다.6 and 7, the display device 1000_2 includes a base substrate 100. In the first peripheral area PA1, which is a non-display area of the base substrate 100, a buffer layer 110, a first insulating layer 120, a second insulating layer 130, a third insulating layer 140, and a plurality of First fan-out lines FOLa, a plurality of second fan-out lines FOLb, first planarization layer 150, second planarization layer 160, first power voltage line VL1, second power A voltage line VL2 and a thin film encapsulation layer TFE may be included.
상기 제1 팬아웃 라인들(FOLa)은 제1 절연층(120) 상에 형성된 제1 도전층으로부터 패터닝된 제1 도전 패턴일 수 있다. The first fan-out lines FOLa may be a first conductive pattern patterned from a first conductive layer formed on the first insulating layer 120.
상기 제2 팬아웃 라인들(FOLb)은 제2 절연층(130) 상에 형성된 제2 도전층으로부터 패터닝된 제2 도전 패턴일 수 있다. The second fan-out lines FOLb may be a second conductive pattern patterned from a second conductive layer formed on the second insulating layer 130.
상기 복수의 팬아웃 라인들(FOLa, FOLb)을 서로 다른 층 상에 배치되는 제1 및 제2 도전 패턴들로 형성함으로써 상기 복수의 팬아웃 라인들(FOLa, FOLb) 사이의 간격을 줄일 수 있고, 이에 따라서, 상기 복수의 팬아웃 라인들(FOLa, FOLb)이 배열되는 비표시 영역, 예컨데, 상기 제1 주변 영역(PA1)의 면적을 줄일 수 있다. 이에 따라서, 표시 장치의 비표시 영역을 줄일 수 있으므로 외관 품질을 향상시킬 수 있다. By forming the plurality of fan-out lines FOLa and FOLb with first and second conductive patterns disposed on different layers, the spacing between the plurality of fan-out lines FOLa and FOLb can be reduced, and Accordingly, the area of the non-display area in which the plurality of fan-out lines FOLa and FOLb are arranged, for example, the first peripheral area PA1 may be reduced. Accordingly, since the non-display area of the display device can be reduced, the appearance quality can be improved.
상기 제1 평탄화층(150)은 상기 복수의 팬아웃 라인들(FOLa, FOLb)이 배열된 비표시 영역인 상기 제1 주변 영역(PA1)에 배치될 수 있다. 상기 제1 평탄화층(150)은 상기 복수의 팬아웃 라인들(FOLa, FOLb)을 커버하는 제3 절연층(140) 상에 배치될 수 있다. 상기 제1 평탄화층(150)은 상기 제1 및 제2 전원 전압 라인들(VL1, VL2)이 형성되는 상기 제1 및 제2 팬아웃 라인들(FOLa, FOLb)의 상부면을 평탄화할 수 있다. The first planarization layer 150 may be disposed in the first peripheral area PA1 which is a non-display area in which the plurality of fan-out lines FOLa and FOLb are arranged. The first planarization layer 150 may be disposed on the third insulating layer 140 covering the plurality of fan-out lines FOLa and FOLb. The first planarization layer 150 may planarize the top surfaces of the first and second fan-out lines FOLa and FOLb on which the first and second power voltage lines VL1 and VL2 are formed. .
상기 제1 전원 전압 라인(VL1)은 제1 도전 라인(VL1_a) 및 상기 제1 도전 라인(VL1_a)과 중첩하는 제2 도전 라인(VL1_b)을 포함할 수 있다. 상기 제1 전원 전압 라인(VL1)은 상기 제1 도전 라인(VL1_a) 및 상기 제2 도전 라인(VL1_b)을 접촉하기 위한 복수의 제1 콘택부들(C1)을 포함할 수 있다. The first power voltage line VL1 may include a first conductive line VL1_a and a second conductive line VL1_b overlapping the first conductive line VL1_a. The first power voltage line VL1 may include a plurality of first contact portions C1 for contacting the first conductive line VL1_a and the second conductive line VL1_b.
상기 제1 도전 라인(VL1_a)은 상기 제1 평탄화층(150) 상에 형성된 제3 도전층으로부터 패터닝된 제3 도전 패턴일 수 있다. 상기 제1 도전 라인(VL1_a)은 티타늄(Ti) 층, 상기 티타늄 층 상의 알루미늄(Al) 층 및 상기 알루미늄 층 상의 티타늄(Ti) 층을 포함하는 복수의 층상 구조를 가질 수 있다. The first conductive line VL1_a may be a third conductive pattern patterned from a third conductive layer formed on the first planarization layer 150. The first conductive line VL1_a may have a plurality of layered structures including a titanium (Ti) layer, an aluminum (Al) layer on the titanium layer, and a titanium (Ti) layer on the aluminum layer.
상기 제2 평탄화층(160)은 상기 제1 도전 라인(VL1_a)이 배치된 상기 제1 평탄화층(150) 상에 배치될 수 있다. 상기 제2 평탄화층(160)은 상기 제1 콘택부들(C1)에 대응하여 상기 제1 도전 라인(VL1_a)을 노출하는 복수의 콘택홀들을 포함할 수 있다. The second planarization layer 160 may be disposed on the first planarization layer 150 on which the first conductive line VL1_a is disposed. The second planarization layer 160 may include a plurality of contact holes exposing the first conductive line VL1_a corresponding to the first contact portions C1.
상기 제2 도전 라인(VL1_b)은 상기 제1 도전 라인(VL1_a)과 중첩하고, 상기 제2 평탄화층(160) 상에 배치될 수 있다. 상기 제2 도전 라인(VL1_b)은 상기 제2 평탄화층(160)에 형성된 복수의 콘택홀들을 통해 상기 제1 도전 라인(VL1_a)과 접촉할 수 있다. 상기 제2 도전 라인(VL1_b)은 제4 도전층으로부터 패터닝된 제4 도전 패턴일 수 있다. 상기 제2 도전 라인(VL1_b)은 티타늄(Ti) 층, 상기 티타늄 층 상의 알루미늄(Al) 층 및 상기 알루미늄 층 상의 티타늄(Ti) 층을 포함하는 복수의 층상 구조를 가질 수 있다.The second conductive line VL1_b may overlap the first conductive line VL1_a and may be disposed on the second planarization layer 160. The second conductive line VL1_b may contact the first conductive line VL1_a through a plurality of contact holes formed in the second planarization layer 160. The second conductive line VL1_b may be a fourth conductive pattern patterned from a fourth conductive layer. The second conductive line VL1_b may have a plurality of layered structures including a titanium (Ti) layer, an aluminum (Al) layer on the titanium layer, and a titanium (Ti) layer on the aluminum layer.
상기 제2 전원 전압 라인(VL2)은 제3 도전 라인(VL2_a) 및 상기 제3 도전 라인(VL2_a)과 중첩하는 제4 도전 라인(VL2_b)을 포함할 수 있다. 상기 제2 전원 전압 라인(VL2)은 상기 제3 도전 라인(VL2_a) 및 상기 제4 도전 라인(VL2_b)을 접촉하기 위한 복수의 제2 콘택부들(C2)을 포함할 수 있다. The second power voltage line VL2 may include a third conductive line VL2_a and a fourth conductive line VL2_b overlapping the third conductive line VL2_a. The second power voltage line VL2 may include a plurality of second contact portions C2 for contacting the third conductive line VL2_a and the fourth conductive line VL2_b.
상기 제3 도전 라인(VL2_a)은 상기 제1 평탄화층(150) 상에 형성된 제3 도전층으로부터 패터닝된 제3 도전 패턴일 수 있다. 상기 제3 도전 라인(VL1_a)은 티타늄(Ti) 층, 상기 티타늄 층 상의 알루미늄(Al) 층 및 상기 알루미늄 층 상의 티타늄(Ti) 층을 포함하는 복수의 층상 구조를 가질 수 있다. The third conductive line VL2_a may be a third conductive pattern patterned from a third conductive layer formed on the first planarization layer 150. The third conductive line VL1_a may have a plurality of layered structures including a titanium (Ti) layer, an aluminum (Al) layer on the titanium layer, and a titanium (Ti) layer on the aluminum layer.
상기 제2 평탄화층(160)은 상기 제3 도전 라인(VL2_a)이 배치된 상기 제1 평탄화층(150) 상에 배치될 수 있다. 상기 제2 평탄화층(160)은 상기 제2 콘택부들(C2)에 대응하여 상기 제3 도전 라인(VL2_a)을 노출하는 복수의 콘택홀들을 포함할 수 있다. The second planarization layer 160 may be disposed on the first planarization layer 150 on which the third conductive line VL2_a is disposed. The second planarization layer 160 may include a plurality of contact holes exposing the third conductive line VL2_a in correspondence to the second contact portions C2.
상기 제4 도전 라인(VL2_b)은 상기 제3 도전 라인(VL2_a)과 중첩하고, 상기 제2 평탄화층(160) 상에 배치될 수 있다. 상기 제4 도전 라인(VL2_b)은 상기 제2 평탄화층(160)에 형성된 복수의 콘택홀들을 통해 상기 제3 도전 라인(VL2_a)과 접촉할 수 있다. 상기 제4 도전 라인(VL2_b)은 제4 도전층으로부터 패터닝된 제4 도전 패턴일 수 있다. 상기 제4 도전 라인(VL2_b)은 티타늄(Ti) 층, 상기 티타늄 층 상의 알루미늄(Al) 층 및 상기 알루미늄 층 상의 티타늄(Ti) 층을 포함하는 복수의 층상 구조를 가질 수 있다.The fourth conductive line VL2_b may overlap the third conductive line VL2_a and may be disposed on the second planarization layer 160. The fourth conductive line VL2_b may contact the third conductive line VL2_a through a plurality of contact holes formed in the second planarization layer 160. The fourth conductive line VL2_b may be a fourth conductive pattern patterned from a fourth conductive layer. The fourth conductive line VL2_b may have a plurality of layered structures including a titanium (Ti) layer, an aluminum (Al) layer on the titanium layer, and a titanium (Ti) layer on the aluminum layer.
상기 복수의 팬아웃 라인들의 좁은 간격으로 배열됨에 따라 좁은 간격 프로파일에 의해 상부에 배치되는 전원 전압 라인의 도전층인 알루미늄 층의 스텝 커버리지가 악화로 인한 알루미늄 층 상부의 티타늄 층의 미증착에 따른 전원 전압 라인의 저항 증가가 발생할 수 있다. Power due to non-deposition of the titanium layer on the aluminum layer due to deterioration of the step coverage of the aluminum layer, which is the conductive layer of the power voltage line, disposed on the upper side by the narrow spacing profile as the plurality of fanout lines are arranged at narrow intervals An increase in the resistance of the voltage line may occur.
일 실시예에 따르면, 상기 복수의 팬아웃 라인들 상부에 평탄화층을 형성함으로써 상기 복수의 팬아웃 라인들의 좁은 간격 프로파일에 의한 상기 전원 전압 라인의 미증착과 같은 불량을 방지할 수 있다. According to an embodiment, by forming a planarization layer on the plurality of fan-out lines, defects such as non-deposition of the power supply voltage line due to the narrow spacing profile of the plurality of fan-out lines may be prevented.
도 8은 본 발명의 일 실시예에 따른 표시 장치의 단면도이다. 8 is a cross-sectional view of a display device according to an exemplary embodiment of the present invention.
도 8을 참조하면, 상기 표시 장치(1000_3)는 베이스 기판(100)을 포함한다. 상기 베이스 기판(100)의 비표시 영역인 제1 주변 영역(PA1)에는 버퍼층(110), 제1 절연층(120), 제2 절연층(130), 제3 절연층(140), 복수의 제1 팬아웃 라인들(FOLa), 복수의 제2 팬아웃 라인들(FOLb), 제1 평탄화층(150), 제2 평탄화층(160), 제1 전원 전압 라인(VL1), 제2 전원 전압 라인(VL2) 및 박막 봉지층(TFE)을 포함할 수 있다.Referring to FIG. 8, the display device 1000_3 includes a base substrate 100. In the first peripheral area PA1, which is a non-display area of the base substrate 100, a buffer layer 110, a first insulating layer 120, a second insulating layer 130, a third insulating layer 140, and a plurality of First fan-out lines FOLa, a plurality of second fan-out lines FOLb, first planarization layer 150, second planarization layer 160, first power voltage line VL1, second power A voltage line VL2 and a thin film encapsulation layer TFE may be included.
상기 제1 팬아웃 라인들(FOLa)은 제1 절연층(120) 상에 형성된 제1 도전층으로부터 패터닝된 제1 도전 패턴일 수 있다. The first fan-out lines FOLa may be a first conductive pattern patterned from a first conductive layer formed on the first insulating layer 120.
상기 제2 팬아웃 라인들(FOLb)은 제2 절연층(130) 상에 형성된 제2 도전층으로부터 패터닝된 제2 도전 패턴일 수 있다. The second fan-out lines FOLb may be a second conductive pattern patterned from a second conductive layer formed on the second insulating layer 130.
상기 복수의 팬아웃 라인들(FOLa, FOLb)을 서로 다른 층 상에 배치되는 제1 및 제2 도전 패턴들로 형성함으로써 상기 복수의 팬아웃 라인들(FOLa, FOLb) 사이의 간격을 줄일 수 있고, 이에 따라서, 상기 복수의 팬아웃 라인들(FOLa, FOLb)이 배열되는 비표시 영역, 예컨데, 상기 제1 주변 영역(PA1)의 면적을 줄일 수 있다. 이에 따라서, 표시 장치의 비표시 영역을 줄일 수 있으므로 외관 품질을 향상시킬 수 있다. By forming the plurality of fan-out lines FOLa and FOLb with first and second conductive patterns disposed on different layers, the spacing between the plurality of fan-out lines FOLa and FOLb can be reduced, and Accordingly, the area of the non-display area in which the plurality of fan-out lines FOLa and FOLb are arranged, for example, the first peripheral area PA1 may be reduced. Accordingly, since the non-display area of the display device can be reduced, the appearance quality can be improved.
상기 제1 평탄화층(150)은 상기 복수의 팬아웃 라인들(FOLa, FOLb)이 배열된 비표시 영역인 상기 제1 주변 영역(PA1)에 배치될 수 있다. 상기 제1 평탄화층(150)은 상기 복수의 팬아웃 라인들(FOLa, FOLb)을 커버하는 제3 절연층(140) 상에 배치될 수 있다. 상기 제1 평탄화층(150)은 상기 제1 및 제2 전원 전압 라인들(VL1, VL2)이 형성되는 상기 제1 및 제2 팬아웃 라인들(FOLa, FOLb)의 상부면을 평탄화할 수 있다. The first planarization layer 150 may be disposed in the first peripheral area PA1 which is a non-display area in which the plurality of fan-out lines FOLa and FOLb are arranged. The first planarization layer 150 may be disposed on the third insulating layer 140 covering the plurality of fan-out lines FOLa and FOLb. The first planarization layer 150 may planarize the top surfaces of the first and second fan-out lines FOLa and FOLb on which the first and second power voltage lines VL1 and VL2 are formed. .
상기 제1 전원 전압 라인(VL1)은 제1 도전 라인(VL1_a) 및 상기 제1 도전 라인(VL1_a)과 중첩하는 제2 도전 라인(VL1_b)을 포함할 수 있다. 상기 제1 전원 전압 라인(VL1)은 상기 제1 도전 라인(VL1_a) 및 상기 제2 도전 라인(VL1_b)을 접촉하기 위한 복수의 제1 콘택부들(C1)을 포함할 수 있다.The first power voltage line VL1 may include a first conductive line VL1_a and a second conductive line VL1_b overlapping the first conductive line VL1_a. The first power voltage line VL1 may include a plurality of first contact portions C1 for contacting the first conductive line VL1_a and the second conductive line VL1_b.
상기 제1 도전 라인(VL1_a)은 상기 제1 평탄화층(150) 상에 형성된 제3 도전층으로부터 패터닝된 제3 도전 패턴일 수 있다. 상기 제1 도전 라인(VL1_a)은 티타늄(Ti) 층, 상기 티타늄 층 상의 알루미늄(Al) 층 및 상기 알루미늄 층 상의 티타늄(Ti) 층을 포함하는 복수의 층상 구조를 가질 수 있다. The first conductive line VL1_a may be a third conductive pattern patterned from a third conductive layer formed on the first planarization layer 150. The first conductive line VL1_a may have a plurality of layered structures including a titanium (Ti) layer, an aluminum (Al) layer on the titanium layer, and a titanium (Ti) layer on the aluminum layer.
상기 표시 영역(DA) 측에 대응하는 상기 제1 도전 라인(VL1_a)의 단부(EA)는 하부에 배치된 상기 제1 평탄화층(150)의 측면을 커버하고 연속해서 상기 제1 평탄화층(150)의 하부에 배치된 상기 제3 절연층(140) 상으로 연장될 수 있다. 상기 제1 도전 라인(VL1_a)의 단부(EA)는 하부에 배치된 상기 제1 평탄화층(150)을 상기 표시 영역(DA)과 차단시킬 수 있다. 상기 제1 도전 라인(VL1_a)의 단부(EA)는 상기 제1 평탄화층(150)에 의한 외기 및 수분이 상기 표시 영역(DA)으로 투습되는 경로를 차단할 수 있다. The end EA of the first conductive line VL1_a corresponding to the display area DA side covers the side surface of the first planarization layer 150 disposed below and successively covers the first planarization layer 150 ) May extend onto the third insulating layer 140 disposed under the ). The end EA of the first conductive line VL1_a may block the first planarization layer 150 disposed below the display area DA. The end EA of the first conductive line VL1_a may block a path through which outside air and moisture by the first planarization layer 150 penetrate into the display area DA.
상기 제2 평탄화층(160)은 상기 제1 도전 라인(VL1_a)이 배치된 상기 제1 평탄화층(150) 상에 배치될 수 있다. 상기 제2 평탄화층(160)은 상기 제1 콘택부들(C1)에 대응하여 상기 제1 도전 라인(VL1_a)을 노출하는 복수의 콘택홀들을 포함할 수 있다. The second planarization layer 160 may be disposed on the first planarization layer 150 on which the first conductive line VL1_a is disposed. The second planarization layer 160 may include a plurality of contact holes exposing the first conductive line VL1_a corresponding to the first contact portions C1.
상기 제2 도전 라인(VL1_b)은 상기 제1 도전 라인(VL1_a)과 중첩하고, 상기 제2 평탄화층(160) 상에 배치될 수 있다. 상기 제2 도전 라인(VL1_b)은 상기 제2 평탄화층(160)에 형성된 복수의 콘택홀들을 통해 상기 제1 도전 라인(VL1_a)과 접촉할 수 있다. 상기 제2 도전 라인(VL1_b)은 제4 도전층으로부터 패터닝된 제4 도전 패턴일 수 있다. 상기 제2 도전 라인(VL1_b)은 티타늄(Ti) 층, 상기 티타늄 층 상의 알루미늄(Al) 층 및 상기 알루미늄 층 상의 티타늄(Ti) 층을 포함하는 복수의 층상 구조를 가질 수 있다.The second conductive line VL1_b may overlap the first conductive line VL1_a and may be disposed on the second planarization layer 160. The second conductive line VL1_b may contact the first conductive line VL1_a through a plurality of contact holes formed in the second planarization layer 160. The second conductive line VL1_b may be a fourth conductive pattern patterned from a fourth conductive layer. The second conductive line VL1_b may have a plurality of layered structures including a titanium (Ti) layer, an aluminum (Al) layer on the titanium layer, and a titanium (Ti) layer on the aluminum layer.
상기 제2 전원 전압 라인(VL2)은 제3 도전 라인(VL2_a) 및 상기 제3 도전 라인(VL2_a)과 중첩하는 제4 도전 라인(VL2_b)을 포함할 수 있다. 상기 제2 전원 전압 라인(VL2)은 상기 제3 도전 라인(VL2_a) 및 상기 제4 도전 라인(VL2_b)을 접촉하기 위한 복수의 제2 콘택부들(C2)을 포함할 수 있다. The second power voltage line VL2 may include a third conductive line VL2_a and a fourth conductive line VL2_b overlapping the third conductive line VL2_a. The second power voltage line VL2 may include a plurality of second contact portions C2 for contacting the third conductive line VL2_a and the fourth conductive line VL2_b.
상기 제3 도전 라인(VL2_a)은 상기 제1 평탄화층(150) 상에 형성된 제3 도전층으로부터 패터닝된 제3 도전 패턴일 수 있다. 상기 제3 도전 라인(VL1_a)은 티타늄(Ti) 층, 상기 티타늄 층 상의 알루미늄(Al) 층 및 상기 알루미늄 층 상의 티타늄(Ti) 층을 포함하는 복수의 층상 구조를 가질 수 있다. The third conductive line VL2_a may be a third conductive pattern patterned from a third conductive layer formed on the first planarization layer 150. The third conductive line VL1_a may have a plurality of layered structures including a titanium (Ti) layer, an aluminum (Al) layer on the titanium layer, and a titanium (Ti) layer on the aluminum layer.
일 실시예에서, 상기 제1 및 제2 전원 전압 라인(VL1, VL2) 중 상기 제2 전원 전압 라인(VL2)이 상기 표시 영역(DA)과 인접하게 배열되는 경우, 상기 제2 전원 전압 라인(VL2)의 제3 도전 라인(VL2_a)의 단부는 하부에 배치된 상기 제1 평탄화층(150)의 측면을 커버하고 연속해서 상기 제1 평탄화층(150)의 하부에 배치된 상기 제3 절연층(140) 상으로 연장될 수 있다. 상기 제3 도전 라인(VL2_a)의 단부는 하부에 배치된 상기 제1 평탄화층(150)을 상기 표시 영역(DA)과 차단시킬 수 있다. 상기 제3 도전 라인(VL2_a)의 단부는 상기 제1 평탄화층(150)에 의한 외기 및 수분이 상기 표시 영역(DA)으로 투습되는 경로를 차단할 수 있다. In an embodiment, when the second power voltage line VL2 of the first and second power voltage lines VL1 and VL2 is arranged adjacent to the display area DA, the second power voltage line ( The end of the third conductive line VL2_a of VL2) covers the side surface of the first planarization layer 150 disposed below, and the third insulating layer is successively disposed below the first planarization layer 150 140 can be extended to the top. An end of the third conductive line VL2_a may block the first planarization layer 150 disposed below the display area DA. An end of the third conductive line VL2_a may block a path through which outside air and moisture by the first planarization layer 150 penetrate into the display area DA.
상기 제4 도전 라인(VL2_b)은 상기 제3 도전 라인(VL2_a)과 중첩하고, 상기 제2 평탄화층(160) 상에 배치될 수 있다. 상기 제4 도전 라인(VL2_b)은 상기 제2 평탄화층(160)에 형성된 복수의 콘택홀들을 통해 상기 제3 도전 라인(VL2_a)과 접촉할 수 있다. 상기 제4 도전 라인(VL2_b)은 제4 도전층으로부터 패터닝된 제4 도전 패턴일 수 있다. 상기 제4 도전 라인(VL2_b)은 티타늄(Ti) 층, 상기 티타늄 층 상의 알루미늄(Al) 층 및 상기 알루미늄 층 상의 티타늄(Ti) 층을 포함하는 복수의 층상 구조를 가질 수 있다.The fourth conductive line VL2_b may overlap the third conductive line VL2_a and may be disposed on the second planarization layer 160. The fourth conductive line VL2_b may contact the third conductive line VL2_a through a plurality of contact holes formed in the second planarization layer 160. The fourth conductive line VL2_b may be a fourth conductive pattern patterned from a fourth conductive layer. The fourth conductive line VL2_b may have a plurality of layered structures including a titanium (Ti) layer, an aluminum (Al) layer on the titanium layer, and a titanium (Ti) layer on the aluminum layer.
상기 복수의 팬아웃 라인들의 좁은 간격으로 배열됨에 따라 좁은 간격 프로파일에 의해 상부에 배치되는 전원 전압 라인의 도전층인 알루미늄 층의 스텝 커버리지가 악화로 인한 알루미늄 층 상부의 티타늄 층의 미증착에 따른 전원 전압 라인의 저항 증가가 발생할 수 있다. Power due to non-deposition of the titanium layer on the aluminum layer due to deterioration of the step coverage of the aluminum layer, which is the conductive layer of the power voltage line, disposed on the upper side by the narrow spacing profile as the plurality of fanout lines are arranged at narrow intervals An increase in the resistance of the voltage line may occur.
일 실시예에 따르면, 상기 복수의 팬아웃 라인들 상부에 평탄화층을 형성함으로써 상기 복수의 팬아웃 라인들의 좁은 간격 프로파일에 의한 상기 전원 전압 라인의 미증착과 같은 불량을 방지할 수 있다. According to an embodiment, by forming a planarization layer on the plurality of fan-out lines, defects such as non-deposition of the power supply voltage line due to the narrow spacing profile of the plurality of fan-out lines may be prevented.
또한, 상기 전원 전압 라인의 단부를 하부에 배치된 평탄화층의 측면을 커버하도록 배치함으로써 비표시 영역에 형성된 평탄화층에 의한 외기 및 수분이 표시 영역으로 투습하는 경로를 차단할 수 있다.In addition, by disposing the end of the power voltage line to cover the side surface of the planarization layer disposed below, a path through which outside air and moisture by the planarization layer formed in the non-display area penetrate into the display area may be blocked.
도 9는 본 발명의 실시예들에 따른 전자 기기를 설명하기 위한 블록도이다. 도 10a 및 도 10b는 도 9의 전자 기기에 대한 다양한 실시예들을 설명하기 위한 사시도들이다. 9 is a block diagram illustrating an electronic device according to embodiments of the present invention. 10A and 10B are perspective views illustrating various embodiments of the electronic device of FIG. 9.
도 9 내지 도 10b를 참조하면, 전자 기기(500)는 프로세서(510), 메모리 장치(520), 스토리지 장치(530), 입출력 장치(540), 파워 서플라이(550) 및 표시 장치(560)를 포함할 수 있다. 이 때, 상기 표시 장치(560)는 도 1의 표시 장치에 상응할 수 있다. 상기 전자 기기(500)는 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 시스템들과 통신할 수 있는 여러 포트(port)들을 더 포함할 수 있다. 일 실시예에서, 도 11a에 도시된 바와 같이, 상기 전자 기기(500)는 텔레비전으로 구현될 수 있다. 다른 실시예에서, 도 10b에 도시된 바와 같이, 상기 전자 기기(500)는 스마트폰으로 구현될 수 있다. 다만, 이것은 예시적인 것으로서 상기 전자 기기(500)는 그에 한정되지 않는다. 예를 들어, 상기 전자 기기(500)는 휴대폰, 비디오폰, 스마트패드(smart pad), 스마트 워치(smart watch), 태블릿(tablet) PC, 차량용 네비게이션, 컴퓨터 모니터, 노트북, 헤드 마운트 디스플레이(head mounted display; HMD) 등으로 구현될 수도 있다.9 to 10B, the electronic device 500 includes a processor 510, a memory device 520, a storage device 530, an input/output device 540, a power supply 550, and a display device 560. Can include. In this case, the display device 560 may correspond to the display device of FIG. 1. The electronic device 500 may further include several ports capable of communicating with a video card, a sound card, a memory card, a USB device, or the like, or with other systems. In one embodiment, as shown in FIG. 11A, the electronic device 500 may be implemented as a television. In another embodiment, as shown in FIG. 10B, the electronic device 500 may be implemented as a smartphone. However, this is an example, and the electronic device 500 is not limited thereto. For example, the electronic device 500 includes a mobile phone, a video phone, a smart pad, a smart watch, a tablet PC, a vehicle navigation system, a computer monitor, a notebook computer, and a head mounted display. display; HMD), etc.
상기 프로세서(510)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 실시예에 따라, 상기 프로세서(510)는 마이크로프로세서(micro processor), 중앙 처리 유닛(Central Processing Unit; CPU), 어플리케이션 프로세서(Application Processor; AP) 등일 수 있다. 상기 프로세서(510)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus) 등을 통해 다른 구성 요소들에 연결될 수 있다. 실시예에 따라, 상기 프로세서(510)는 주변 구성 요소 상호 연결(Peripheral Component Interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다. 상기 메모리 장치(520)는 상기 전자 기기(500)의 동작에 필요한 데이터들을 저장할 수 있다. 예를 들어, 상기 메모리 장치(520)는 이피롬(Erasable Programmable Read-Only Memory; EPROM) 장치, 이이피롬(Electrically Erasable Programmable Read-Only Memory; EEPROM) 장치, 플래시 메모리 장치(flash memory device), 피램(Phase Change Random Access Memory; PRAM) 장치, 알램(Resistance Random Access Memory; RRAM) 장치, 엔에프지엠(Nano Floating Gate Memory; NFGM) 장치, 폴리머램(Polymer Random Access Memory; PoRAM) 장치, 엠램(Magnetic Random Access Memory; MRAM), 에프램(Ferroelectric Random Access Memory; FRAM) 장치 등과 같은 비휘발성 메모리 장치 및/또는 디램(Dynamic Random Access Memory; DRAM) 장치, 에스램(Static Random Access Memory; SRAM) 장치, 모바일 DRAM 장치 등과 같은 휘발성 메모리 장치를 포함할 수 있다. 상기 스토리지 장치(530)는 솔리드 스테이트 드라이브(Solid State Drive; SSD), 하드 디스크 드라이브(Hard Disk Drive; HDD), 씨디롬(CD-ROM) 등을 포함할 수 있다. 상기 입출력 장치(540)는 키보드, 키패드, 터치패드, 터치스크린, 마우스 등과 같은 입력 수단 및 스피커, 프린터 등과 같은 출력 수단을 포함할 수 있다. 상기 파워 서플라이(550)는 상기 전자 기기(500)의 동작에 필요한 파워를 공급할 수 있다.The processor 510 may perform specific calculations or tasks. Depending on the embodiment, the processor 510 may be a micro processor, a central processing unit (CPU), an application processor (AP), or the like. The processor 510 may be connected to other components through an address bus, a control bus, and a data bus. Depending on the embodiment, the processor 510 may also be connected to an expansion bus such as a Peripheral Component Interconnect (PCI) bus. The memory device 520 may store data necessary for the operation of the electronic device 500. For example, the memory device 520 includes an Erasable Programmable Read-Only Memory (EPROM) device, an Electrically Erasable Programmable Read-Only Memory (EEPROM) device, a flash memory device, and a programmable memory device. (Phase Change Random Access Memory; PRAM) device, Resistance Random Access Memory (RRAM) device, Nano Floating Gate Memory (NFGM) device, Polymer Random Access Memory (PoRAM) device, Magnetic Nonvolatile memory devices such as Random Access Memory (MRAM), Ferroelectric Random Access Memory (FRAM) devices, and/or Dynamic Random Access Memory (DRAM) devices, Static Random Access Memory (SRAM) devices, It may include a volatile memory device such as a mobile DRAM device. The storage device 530 may include a solid state drive (SSD), a hard disk drive (HDD), a CD-ROM, and the like. The input/output device 540 may include an input means such as a keyboard, a keypad, a touch pad, a touch screen, a mouse, and an output means such as a speaker or a printer. The power supply 550 may supply power required for the operation of the electronic device 500.
상기 표시 장치(560)는 상기 버스들 또는 다른 통신 링크를 통해서 다른 구성 요소들에 연결될 수 있다. 실시예에 따라, 상기 표시 장치(560)는 상기 입출력 장치(540)에 포함될 수도 있다. The display device 560 may be connected to other components through the buses or other communication links. According to an embodiment, the display device 560 may be included in the input/output device 540.
상술한 바와 같이, 상기 복수의 팬아웃 라인들의 좁은 간격으로 배열됨에 따른 간격 프로파일에 의해 상부에 배치되는 전원 전압 라인의 도전층의 스텝 커버리지가 악화로 인한 도전층의 미증착에 따른 배선 저항 증가 등과 같은 불량이 발생할 수 있다. As described above, the step coverage of the conductive layer of the power voltage line disposed thereon is deteriorated by the spacing profile due to the narrow spacing of the plurality of fan-out lines. The same defect may occur.
일 실시예에 따르면, 상기 복수의 팬아웃 라인들 상부에 평탄화층을 형성함으로써 상기 복수의 팬아웃 라인들의 좁은 간격 프로파일에 의한 상기 전원 전압 라인의 미증착과 같은 불량을 방지할 수 있다. According to an embodiment, by forming a planarization layer on the plurality of fan-out lines, defects such as non-deposition of the power supply voltage line due to the narrow spacing profile of the plurality of fan-out lines may be prevented.
또한, 상기 전원 전압 라인의 단부를 하부에 배치된 평탄화층의 측면을 커버하도록 배치함으로써 비표시 영역에 형성된 평탄화층에 의한 외기 및 수분이 표시 영역으로 투습하는 경로를 차단할 수 있다.In addition, by disposing the end of the power voltage line to cover the side surface of the planarization layer disposed below, a path through which outside air and moisture by the planarization layer formed in the non-display area penetrate into the display area may be blocked.
이에 따라서, 팬아웃 라인들이 배열되는 비표시 영역의 사이즈가 줄어들 수 있으며, 외관 품질을 향상시킬 수 있다. Accordingly, the size of the non-display area in which the fan-out lines are arranged can be reduced and appearance quality can be improved.
다만, 이에 대해서는 상술한 바 있으므로, 그에 대한 중복되는 설명은 생략하기로 한다.However, since this has been described above, a redundant description thereof will be omitted.
본 발명의 예시적인 실시예들에 따른 유기 발광 표시 장치는 컴퓨터, 노트북, 휴대폰, 스마트폰, 스마트패드, 피엠피(PMP), 피디에이(PDA), MP3 플레이어 등에 포함되는 표시 장치에 적용될 수 있다.The organic light emitting display device according to exemplary embodiments of the present invention may be applied to a display device included in a computer, a notebook computer, a mobile phone, a smart phone, a smart pad, a PMP, a PDA, an MP3 player, and the like.
이상, 본 발명의 예시적인 실시예들에 따른 유기 발광 표시 장치들 및 유기 발광 표시 장치들의 제조 방법들에 대하여 도면들을 참조하여 설명하였지만, 설시한 실시예들은 예시적인 것으로서 하기의 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위에서 해당 기술 분야에서 통상의 지식을 가진 자에 의하여 수정 및 변경될 수 있을 것이다.In the above, the organic light emitting display devices and the manufacturing methods of the organic light emitting display devices according to exemplary embodiments of the present invention have been described with reference to the drawings, but the disclosed embodiments are illustrative and described in the following claims. It may be modified and changed by a person having ordinary knowledge in the relevant technical field without departing from the technical spirit of the invention.

Claims (20)

  1. 복수의 화소들이 배열된 표시 영역을 둘러싸는 주변 영역에 배열된 복수의 팬아웃 라인들;
    상기 팬아웃 라인들의 상부면을 평탄화하기 위한 제1 평탄화층; 및
    상기 화소들에 전원 전압을 전달하고, 상기 제1 평탄화층 상에 상기 복수의 팬아웃 라인들과 중첩하고, 서로 중첩하는 제1 도전 라인 및 제2 도전 라인을 포함하는 적어도 하나의 전원 전압 라인을 포함하고,
    상기 제1 도전 라인 및 상기 제2 도전 라인 중 적어도 하나의 단부는 상기 제1 평탄화층의 측면을 커버하는 것을 특징으로 하는 표시 장치.
    A plurality of fan-out lines arranged in a peripheral area surrounding the display area in which the plurality of pixels are arranged;
    A first planarization layer for planarizing upper surfaces of the fan-out lines; And
    At least one power supply voltage line including a first conductive line and a second conductive line that transmits a power voltage to the pixels and overlaps the plurality of fan-out lines on the first planarization layer and overlaps each other. Including,
    And an end of at least one of the first conductive line and the second conductive line covers a side surface of the first planarization layer.
  2. 제1항에 있어서, 상기 제2 도전 라인은 상기 제1 도전 라인 상에 직접 접촉되어 적층된 것을 특징으로 하는 표시 장치. The display device of claim 1, wherein the second conductive line is stacked in direct contact with the first conductive line.
  3. 제1항에 있어서, 상기 제1 도전 라인 상부에 배치된 제2 평탄화층을 더 포함하고,
    상기 제1 및 제2 도전 라인들은 상기 제2 평탄화층에 형성된 복수의 콘택홀들을 통해 접촉하는 것을 특징으로 하는 표시 장치.
    The method of claim 1, further comprising a second planarization layer disposed on the first conductive line,
    The first and second conductive lines are in contact with each other through a plurality of contact holes formed in the second planarization layer.
  4. 제3항에 있어서, 상기 표시 영역에 배열되고, 팬아웃 라인과 연결된 제1 단부 및 상기 표시 영역에 배열된 데이터 라인과 연결된 제2 단부를 포함하는 우회 팬아웃 라인을 더 포함하는 표시 장치. The display device of claim 3, further comprising a bypass fan-out line arranged in the display area and comprising a first end connected to the fan-out line and a second end connected to the data line arranged in the display area.
  5. 제4항에 있어서, 상기 제2 평탄화층은 교차하는 상기 데이터 라인과 상기 우회 팬아웃 라인을 절연하는 것을 특징으로 하는 표시 장치.The display device of claim 4, wherein the second planarization layer insulates the crossing data line and the bypass fan-out line.
  6. 제1항에 있어서, 상기 복수의 팬아웃 라인들은 제1 절연층 상에 배열된 제1 팬아웃 라인; 및
    상기 제1 절연층 상의 제2 절연층 상에 배열된 제2 팬아웃 라인들을 포함하고,
    상기 제1 팬아웃 라인과 상기 제2 팬아웃 라인은 교대로 배열되는 것을 특징으로 하는 표시 장치.
    The apparatus of claim 1, wherein the plurality of fan-out lines comprises: a first fan-out line arranged on a first insulating layer; And
    Including second fan-out lines arranged on the second insulating layer on the first insulating layer,
    The first fan-out line and the second fan-out line are alternately arranged.
  7. 제1항에 있어서, 상기 제1 도전 라인 및 상기 제2 도전 라인 중 적어도 하나는 티타늄(Ti) 층, 상기 티타늄 층 상의 알루미늄(Al) 층 및 상기 알루미늄 층 상의 티타늄(Ti) 층을 포함하는 것을 특징으로 하는 표시 장치. The method of claim 1, wherein at least one of the first conductive line and the second conductive line comprises a titanium (Ti) layer, an aluminum (Al) layer on the titanium layer, and a titanium (Ti) layer on the aluminum layer. The display device characterized by the above-mentioned.
  8. 복수의 화소들이 배열된 표시 영역을 둘러싸는 주변 영역에 배열된 복수의 팬아웃 라인들;
    상기 팬아웃 라인들의 상부면을 평탄화하기 위한 평탄화층; 및
    상기 화소들에 전원 전압을 전달하고, 상기 평탄화층 상에 상기 복수의 팬아웃 라인들과 중첩하여 배치되고, 서로 직접 접촉되어 적층된 복수의 도전 라인들을 포함하는 적어도 하나의 전원 전압 라인을 포함하는 표시 장치.
    A plurality of fan-out lines arranged in a peripheral area surrounding the display area in which the plurality of pixels are arranged;
    A planarization layer for planarizing upper surfaces of the fan-out lines; And
    And at least one power supply voltage line including a plurality of conductive lines that transmit a power supply voltage to the pixels and overlap the plurality of fan-out lines on the planarization layer, and are stacked in direct contact with each other. Display device.
  9. 제8항에 있어서, 상기 복수의 팬아웃 라인들은 제1 절연층 상에 배열된 제1 팬아웃 라인; 및
    상기 제1 절연층 상의 제2 절연층 상에 배열된 제2 팬아웃 라인들을 포함하고,
    상기 제1 팬아웃 라인과 상기 제2 팬아웃 라인은 교대로 배열되는 것을 특징으로 하는 표시 장치.
    The apparatus of claim 8, wherein the plurality of fan-out lines comprises: a first fan-out line arranged on a first insulating layer; And
    Including second fan-out lines arranged on the second insulating layer on the first insulating layer,
    The first fan-out line and the second fan-out line are alternately arranged.
  10. 제8항에 있어서, 상기 적어도 하나의 전원 전압 라인은 상기 평탄화층 상에 배치된 제1 도전 라인; 및
    상기 제1 도전 라인 상에 배치된 제2 도전 라인을 포함하는 것을 특징으로 하는 표시 장치.
    The method of claim 8, wherein the at least one power voltage line comprises: a first conductive line disposed on the planarization layer; And
    And a second conductive line disposed on the first conductive line.
  11. 제10항에 있어서, 상기 제1 도전 라인 및 상기 제2 도전 라인 중 적어도 하나는 티타늄(Ti) 층, 상기 티타늄 층 상의 알루미늄(Al) 층 및 상기 알루미늄 층 상의 티타늄(Ti) 층을 포함하는 것을 특징으로 하는 표시 장치. The method of claim 10, wherein at least one of the first conductive line and the second conductive line comprises a titanium (Ti) layer, an aluminum (Al) layer on the titanium layer, and a titanium (Ti) layer on the aluminum layer. The display device characterized by the above-mentioned.
  12. 제10항에 있어서, 상기 표시 영역 측에 대응하는 상기 제1 도전 라인의 단부는 상기 평탄화층의 측면을 커버하는 것을 특징으로 하는 표시 장치.The display device of claim 10, wherein an end of the first conductive line corresponding to a side of the display area covers a side surface of the planarization layer.
  13. 제11항에 있어서, 상기 평탄화층은 유기 물질을 포함하는 것을 특징으로 하는 표시 장치. The display device of claim 11, wherein the planarization layer includes an organic material.
  14. 제8항에 있어서, 상기 화소는 유기 발광 다이오드를 포함하고,
    상기 적어도 하나의 전원 전압 라인은 상기 유기 발광 다이오드의 애노드 측에 제1 전원 전압을 전달하는 제1 전원 전압 라인; 및
    상기 유기 발광 다이오드의 캐소드 측에 제2 전원 전압을 전달하는 제2 전원 전압 라인을 포함하는 것을 특징으로 하는 표시 장치.
    The method of claim 8, wherein the pixel comprises an organic light emitting diode,
    The at least one power voltage line includes: a first power voltage line for transmitting a first power voltage to an anode side of the organic light emitting diode; And
    And a second power voltage line that transmits a second power voltage to a cathode side of the organic light emitting diode.
  15. 복수의 화소들이 배열된 표시 영역을 둘러싸는 주변 영역에 배열되고, 서로 다른 층 상에 배치된 제1 팬아웃 라인 및 제2 팬아웃 라인을 포함하는 복수의 팬아웃 라인들;
    상기 팬아웃 라인들의 상부면을 평탄화하기 위한 제1 평탄화층;
    상기 화소들에 전원 전압을 전달하고, 상기 제1 평탄화층 상에 상기 복수의 팬아웃 라인들과 중첩하고, 제1 도전 라인 및 상기 제1 도전 라인의 상부에 중첩하는 제2 도전 라인을 포함하는 적어도 하나의 전원 전압 라인; 및
    상기 제1 및 제2 도전 라인들 사이에 배치되고, 복수의 콘택홀들이 형성된 제2 평탄화층을 포함하고,
    상기 제1 도전 라인의 단부는 상기 제1 평탄화층의 측면을 커버하는 것을 특징으로 하는 표시 장치.
    A plurality of fan-out lines arranged in a peripheral area surrounding the display area in which the plurality of pixels are arranged and including a first fan-out line and a second fan-out line disposed on different layers;
    A first planarization layer for planarizing upper surfaces of the fan-out lines;
    Transmitting a power voltage to the pixels, overlapping the plurality of fan-out lines on the first planarization layer, and including a first conductive line and a second conductive line overlapping an upper portion of the first conductive line At least one power supply voltage line; And
    A second planarization layer disposed between the first and second conductive lines and having a plurality of contact holes formed thereon,
    An end of the first conductive line covers a side surface of the first planarization layer.
  16. 제15항에 있어서, 상기 표시 영역에 배열되고, 팬아웃 라인과 연결된 제1 단부 및 상기 표시 영역에 배열된 데이터 라인과 연결된 제2 단부를 포함하는 우회 팬아웃 라인을 더 포함하는 표시 장치.16. The display device of claim 15, further comprising a bypass fan-out line arranged in the display area and including a first end connected to the fan-out line and a second end connected to the data line arranged in the display area.
  17. 제16항에 있어서, 상기 제2 평탄화층은 상기 데이터 라인과 상기 우회 팬아웃 라인을 절연하는 것을 특징으로 하는 표시 장치.The display device of claim 16, wherein the second planarization layer insulates the data line and the bypass fan-out line.
  18. 제15항에 있어서, 상기 제1 팬아웃 라인과 상기 제2 팬아웃 라인은 교대로 배열되는 것을 특징으로 하는 표시 장치. The display device of claim 15, wherein the first fan-out line and the second fan-out line are alternately arranged.
  19. 제15항에 있어서, 상기 제1 및 제2 평탄화층은 유기 물질을 포함하는 것을 특징으로 하는 표시 장치.The display device of claim 15, wherein the first and second planarization layers comprise an organic material.
  20. 제15항에 있어서, 상기 제1 도전 라인 및 상기 제2 도전 라인 중 적어도 하나는 티타늄(Ti) 층, 상기 티타늄 층 상의 알루미늄(Al) 층 및 상기 알루미늄 층 상의 티타늄(Ti) 층을 포함하는 것을 특징으로 하는 표시 장치. The method of claim 15, wherein at least one of the first conductive line and the second conductive line comprises a titanium (Ti) layer, an aluminum (Al) layer on the titanium layer, and a titanium (Ti) layer on the aluminum layer. The display device characterized by the above-mentioned.
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