KR20200112920A - 연성 기판 상의 집적 회로 제조 공정 - Google Patents

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Abstract

본 발명은 캐리어 상에 다수의 개별 집적 회로(IC)들을 제조하기 위한 공정를 제공한다. 상기 공정은 연성 기판을 위한 캐리어를 제공하는 단계; 상기 캐리어 상에 균일한 두께의 연성 기판을 증착하는 단계; IC 연결 영역의 적어도 일부로부터 연성 기판의 두께의 적어도 일부를 제거하여 연성 기판에 채널과, 상기 채널들에 의해 캐리어 상에서 서로 이격된 다수의 IC 기판 유닛을 형성하는 단계; 및 상기 IC 기판 유닛들 중 적어도 하나 위에 집적 회로를 형성하는 단계를 포함한다.

Description

연성 기판 상의 집적 회로 제조 공정
본 발명은 집적 회로(IC)를 제조하기 위한 공정 및 장치, 및 다수의 집적 회로를 포함하는 캐리어(carrier)에 관한 것이다. 특히, 본 발명은 연성 기판(flexible substrate) 상에 다수의 개별 IC들을 제조하기 위한 공정 및 장치, 및 연성 기판 상에 다수의 개별 집적 회로들를 포함하는 캐리어에 관한 것이다.
현재의 웨이퍼 처리 기술은, 전형적으로 결정화 실리콘으로 이루어지고 다수의 집적 회로(IC)들을 그 위에 포함하는 웨이퍼를 대형 웨이퍼 프레임 상의 접착 필름에 배치하는 것을 수반한다. 웨이퍼는 다이싱(dicing)되어, IC를 각각 포함하는 인접한 다이(die)들 사이에 공간을 생성하도록 장력 하에 집적 장치에 배치된다. 그 결과적인 집적 회로(IC)를 처리하는 동안, 하나의 다이가 접착 필름에서 픽업되거나 이동될 수 있으며, 전자 회로를 형성하는 동안 해당 접촉 패드들을 갖는 제1 지지체에 직접 배치되거나, 또는 방향 반전(orientation flipping)이 필요하다면 해당 접촉 패드들을 갖는 상기 지지체 상에 배치되기 전에 제2 수집기(pick tool) 상에 배치될 수 있다.
실리콘 웨이퍼와는 반대로 연성 플라스틱 기판을 사용하는 공정에서, 플라스틱 기판을 통합 장치의 이송 수단으로 이송하기 전에, 연성 플라스틱 기판을 지지하는 초기 캐리어(예컨대, 글라스, 폴리카보네이트 또는 석영)로부터의 방출 공정의 추가적 단계로써 동일한 공정을 수행할 수 있다. 이러한 글라스 캐리어로부터의 제거 공정은, 진공 헤드가 후속적인 취급 작업 중 글라스 캐리어에서 개개의 연성 IC들을 제거할 수 있도록 하면서도, 글라스 캐리어 상에서의 이송 및 취급에 충분한 접착력을 가지는 형태의 다이싱 된 연성 IC들의 어레이로 귀착된다.
전자 장치(예컨대, 집적 회로)가 배치되는 연성 플라스틱 기판에 대하여 캐리어(예컨대, 글라스, 폴리카보네이트 또는 석영)로부터의 방출(release) 공정은 일반적으로 캐리어의 후면에서 전자기 방사원(electromagnetic radiation source)(예를 들어, 레이저, 플래시램프, 고출력 LED, 적외선 방사원 등)으로써 처리하는 것을 수반한다. 상기 메커니즘은 전자기 방사원이 주로 광자 제거(흡수를 통한) 또는 열처리 과정(예컨대, 열 방출)을 유발하는지에 따라 의존할 것이다. 선택적으로는, 접착/방출 물질이 캐리어와 연성 플라스틱 기판 사이에 사용될 수 있다. 레이저는 표면 전체에 걸쳐 고정된 이산 간격으로 스캔이 된다. 레이저는 기판의 얇은 층을 국부적으로 제거하거나 결합 강도를 감소시킴으로써 연성 플라스틱 기판(예를 들어, 필름)과 글라스 캐리어 사이의 인터페이스를 변경시킨다. 균일한 방식으로 이러한 균형적 방출을 달성하기 위해 레이저를 제어하는 것은 좁은 공정 윈도우를 가지고는 어려운 것으로 입증되었다.
종래의 공정에서, 연성 또는 강성인 기판(웨이퍼) 상에서 IC들을 싱귤레이션(singulation: 개별칩화)하는 것은 '다이싱(dicing)'에 의해 수행되는데, 이것은 IC들이 '후처리 공정(back end processing)'으로 알려진 공정에서 형성된 후에 IC들 사이의 직선을 따라 기판을 절단하고, 웨이퍼가 연성일 경우, 싱귤레이션 된 IC들을 형성하도록 별개의 IC들을 후속해서 방출하는 동작이다. 연성 기판을 다이싱할 때 이러한 기존 방식은 종종 레이저 또는 연마성 워터 제트(abrasive water jet)에 의해 수행된다. 이러한 공정들은 시간 소모적이며 완성된 기판(웨이퍼)에서 나중에 제거되어야만 하는 '더러운' 폐기물을 생성한다. 더욱이, 그 공정들은 기판에 대해 상당한 국부적 가열을 생성할 수 있고 각각의 싱귤레이션 된 IC 주위에서 불량한 가장자리(에지) 품질을 생성할 수 있다. 또한, 다이싱 공정에서 각각의 개별 IC 사이에 형성되는 스크라이브 라인 폭(scribe line width)은 적어도 10㎛일 수 있는데, 이것은 귀중한 기판의 낭비가될 것이다.
따라서, 본 발명의 특정 실시 예들의 목적은 종래 기술과 관련된 하나 또는 다수의 문제점들을 적어도 부분적으로 극복하는 다수의 집적 회로를 제조하기 위한 공정 및 장치를 제공하는 것이다.
본 발명의 양태 및 실시 예들은 다수의 개별 집적 회로들을 제조하기 위한 공정, 다수의 개별 집적 회로를 제조하기 위한 장치, 및 첨부된 청구 범위에 기재된 바와 같이 연성 기판 상에 다수의 개별 집적 회로들을 포함하는 캐리어(carrier)를 제공한다.
본 발명의 제1 양태에 따르면, 캐리어 상에 다수의 개별 집적 회로(IC)들을 제조하는 공정이 제공되는 것으로서, 상기 공정은:
연성 기판을 위한 캐리어를 제공하는 단계;
상기 캐리어 상에 균일한 두께의 연성 기판을 증착하는 단계;
상기 균일한 두께의 연성 기판을 패턴화하여 다수의 IC 연결 영역들에 의해 서로 이격된 다수의 IC 기판 영역들을 정의하는 단계;
상기 IC 연결 영역들의 적어도 일부로부터 연성 기판의 두께의 적어도 일부를 제거하여 상기 연성 기판 상에 채널들을 형성하고 상기 채널들에 의해 캐리어 상에서 서로 이격된 다수의 IC 기판 유닛들을 형성하는 단계;
상기 IC 기판 유닛들 중 적어도 하나 위에 집적 회로를 형성하는 단계를 포함한다.
본 발명의 제2 양태에 따르면, 캐리어 상에 다수의 개별 집적 회로(IC)들을 제조하는 공정이 제공되는 것으로서, 상기 공정은:
연성 기판을 위한 캐리어를 제공하는 단계;
상기 캐리어 상에 균일한 두께의 연성 기판을 증착하는 단계;
상기 균일한 두께의 연성 기판을 패턴화하여 IC 연결 영역들에 의해 서로 이격된 다수의 IC 기판 영역들을 정의하는 단계;
상기 IC 기판 영역들 중 적어도 하나 위에 집적 회로의 일부를 형성하는 단계;
상기 IC 연결 영역들의 적어도 일부로부터 연성 기판의 두께의 적어도 일부를 제거하여 상기 연성 기판 상에 채널들과, 상기 채널들에 의해 캐리어 상에서 서로 이격된 다수의 IC 기판 유닛들을 형성하는 단계;
상기 IC 기판 영역들 중 적어도 하나 위에 상기 집적 회로의 형성을 완료하는 단계를 포함한다.
달리 언급하지 않는 한, 다음 실시 예들은 본 발명의 제1 양태 및 제2 양태 모두의 실시 예이다.
특정 실시 예들에서, 상기 공정은 연성 기판이 IC 연결 영역에서 캐리어에 부착되는 것을 방지하기 위해 캐리어(또는 기판 아래의 다른 층)를 전-처리(pre-treating)하는 단계를 포함한다. 보다 구체적으로는, 상기 캐리어(또는 기판 하부의 다른 층)는 IC 연결 영역이 될 영역에서 플라즈마 처리를 받을 수 있다. 특정 실시 예들에서 재료는 IC 연결 영역이 될 영역에 증착될 수 있다. 특정 실시 예들에서, 상기 재료는 IC 연결 영역이 될 영역의 패턴으로 캐리어(또는 기판 아래의 다른 층) 상에 증착된다. 이러한 방식으로, 상기 캐리어(또는 기판 아래의 다른 층)는 연성 기판이 상기 전-처리된 영역들에서 캐리어(또는 기판 아래의 다른 층)에 부착되는 것을 방지하기 위해 전-처리될 수 있다. 상기한 전-처리는 캐리어(또는 기판 아래의 다른 층) 상에 기판을 증착하기 전에 발생한다.
특정 실시 예들에서, 상기 캐리어 상에 균일한 두께의 연성 기판을 증착하고 상기 균일한 두께의 연성 기판을 패턴화하여 다수의 IC 연결 영역에 의해 서로 이격된 다수의 IC 기판 영역을 정의하는 단계들은, 상기 캐리어 상에 균일한 두께의 연성 기판의 패턴을 선택적으로 증착하는 단계를 포함하는 단일한 단계이다.
특정 실시 예들에서, 상기 연성 기판은 증착될 때 약 0.5㎛ 내지 약 20㎛ 두께이다. 보다 구체적으로는, 상기 연성 기판은 약 1㎛ 내지 약 10㎛이다. 특정 실시 예들에서, 상기 연성 기판은 증착될 때 약 5㎛ 두께이다.
특정 실시 예들에서, 상기 공정은 각각의 IC 기판 유닛 상에 집적 회로들을 형성하는 것을 포함한다.
특정 실시 예들에서 각각의 IC 기판 유닛은 균일한 두께의 연성 기판을 포함한다.
특정 실시 예들에서, 상기 공정은 캐리어에서 각각의 인접한 IC 기판 유닛들 사이의 캐리어 상에 다수의 기판이 없는 채널들을 형성하도록 모든 IC 연결 영역들로부터 연성 기판의 전체 두께를 제거하는 단계를 포함한다.
특정 실시 예들에서, 상기 공정은 상기 캐리어 상에 다수의 패턴화된 채널을 형성하도록 각각의 IC 연결 영역의 일부로부터 연성 기판의 전체 두께를 제거하는 것을 포함하되, 여기서 적어도 하나의 채널은 각각의 IC 기판 유닛들 사이에 형성된다.
특정 실시 예들에서, 상기 공정은 캐리어 상에 다수의 채널을 형성하도록 각각의 IC 연결 영역으로부터 연성 기판의 두께의 일부를 제거하는 단계를 포함하되, 여기서 각각의 채널은 인접한 IC 기판 유닛들 사이의 기판의 상호 연결 부분들을 포함한다.
특정 실시 예들에서, 채널에서 인접한 IC 기판 유닛을 연결하는 연성 기판 상호 연결 부분들은 약 100nm 내지 약 200nm 두께이고, 상기 IC 기판 유닛들은 약 0.5㎛ 내지 약 20㎛ 두께이다. 보다 구체적으로는, 연성 IC 기판 유닛은 각각 약 1㎛ 내지 약 10㎛ 두께이다. 특정 실시 예들에서, 연성 IC 기판 유닛은 증착될 때 각각 약 5㎛ 두께이다. 이러한 방식으로, 기판 상호 연결 부분들은 인접한 IC 기판 유닛들 사이에서 브리지를 형성한다. 이것은 그 기판이 캐리어로부터 분리될 때 IC 집적과 같은 개시될 때까지 상기 IC 기판 유닛이 상호 접속 부분들에 의해 연결된 상태로 유지된다는 이점을 갖는다.
특정 실시 예들에서, 상기 공정은 각각의 IC 연결 영역의 제1부분으로부터 연성 기판의 두께의 제1부분을 제거하고 각각의 IC 연결 영역의 제2부분으로부터 연성 기판의 두께의 제2부분을 제거하는 단계를 포함한다.
특정 실시 예들에서, 상기 제1부분은 상기 제2부분보다 두께가 더 크다.
특정 실시 예들에서, 상기 공정은 캐리어 상에 다수의 패턴화된 채널을 형성하도록 각각의 IC 연결 영역을 따라 연성 기판의 전체 두께를 순차적으로 제거하고 남겨둠으로써 상기 IC 연결 영역에서 인접한 IC 기판 유닛들 사이에 천공 라인들(perforation lines)을 형성하는 동작을 포함하되, 여기서 적어도 하나의 채널이 각각의 IC 기판 유닛들 사이에 형성된다.
특정 실시 예들에서, 상기 공정은 IC 연결 영역 각각의 제1부분으로부터 연성 기판 두께의 제1부분을 순차적으로 제거하고 각각의 IC 연결 영역의 상이한 제2부분으로부터의 연성 기판의 두께의 제2부분을 순차적으로 제거함으로써 상기 IC 연결 영역에서 인접한 IC 기판 유닛들 사이에 천공 라인들을 형성하는 동작을 포함하되, 여기서 상기 제1부분은 상기 제2부분보다 두께가 더 크다.
특정 실시 예들에서, 상기 공정은 IC 연결 영역 각각을 따라 연성 기판의 전체 두께 및 연성 기판의 일부 두께를 순차적으로 제거함으로써 IC 연결 영역에서 인접한 IC 기판 유닛들 사이에 천공 라인들을 형성하여 상기 캐리어 상에 다수의 패턴화된 채널들을 형성하는 동작을 포함하되, 여기서 적어도 하나의 채널은 각각의 IC 기판 유닛들 사이에 형성된다.
특정 실시 예들에서, 상기 공정은 IC 연결 영역의 일부로부터 연성 기판의 전체 두께를 제거함으로써 IC 연결 영역에 적어도 하나의 구조를 형성하여 채널에 적어도 하나의 연성 기판의 구조물을 갖는 채널을 형성하는 동작을 포함하되, 상기 구조는 채널에 인접한 IC 기판 유닛과 이격된다.
특정 실시 예들에서 상기 구조물은 테스트 구조이다. 이러한 방식으로, 기판 및/또는 하나 또는 다수의 층의 IC에 대한 패턴 정렬 및/또는 에칭은 각각의 층이 이전에 증착된 층과 정렬되어 패턴화되고 형성되는 것을 보장하기 위해 테스트 및 검증될 수 있다. 특정 실시 예들에서, 테스트 구조는 공정, 장치 및/또는 회로의 임의의 원하는 측면에 대한 정보를 수집하는 데 사용될 수 있다.
특정 실시 예들에서, 상기 공정은 채널에 충전제(filler)를 증착시키는 것을 포함하며, 상기 채널은 기판이 없거나 패턴화된다.
특정 실시 예들에서, 상기 충전제는 채널에 제거 가능하게 증착된다(예를 들어, 기판이 없거나 패턴화됨).
특정 실시 예들에서, 상기 충전제는 채널을 채우기 위해 채널에 증착된다(예를 들어, 기판이 없거나 패턴화됨). 이러한 방식으로, 상기 채널들은 IC 기판 유닛들(또는 그 위에 형성된 IC)과 채널 내의 충전제의 상부 표면이 실질적으로 동일 평면이 되도록 IC 기판 유닛들의 상부 표면의 레벨까지 완전히 채워진다. 이러한 방식으로 IC 제조 중 후속 처리가 개선될 수 있다(예컨대, 더 쉬워짐).
따라서, 패턴화된 IC 기판 유닛들(후속적으로 그 위에 증착되는 IC들을 갖는) 사이의 채널들 또는 '레인들(lanes)'은 층들이 증착됨에 따라 IC 형성 동안 반복적으로 패턴화되고 선택적으로 제거될 수 있다. 대안적인 접근법에 있어, 기판의 초기 패턴화 및 IC 기판 유닛의 형성 후, IC 기판 유닛들 사이의 채널은, 예를 들어, IC 싱귤레이션 단계에서 쉽게 제거될 수 있는 물질로 채워질 수 있다. 이러한 접근법은 IC 기판 유닛들 사이의 채널들이 완전히 제거되는 공정들과, IC 연결 영역에서 기판이 부분적으로만 제거되는, 예컨대, 인접한 IC 기판 유닛들을 연결하는 일부 기판을 남겨두는 공정들에 적용 가능하다.
특정 실시 예들에서, 집적 회로의 형성이 완료되면, 채널을 채우는 데 사용되는 물질과 그 위에 증착된 임의의 층들은 화학적 처리, 예를 들면, 습식 또는 건식 에칭에 의해 제거될 수 있다.
특정 실시 예들에서, IC 기판 유닛들은 포토 리소그래피(photolithography) 또는 선택적 증착(selective deposition)에 의해 연성 기판을 패턴화함으로써 형성된다.
특정 실시 예들에서, IC 기판 유닛 사이의 채널에 증착된 충전제(filler)는 금속이다. 보다 구체적으로는, 상기 금속 충전제는 니켈, 구리, 은, 금 및 팔라듐 중 하나 또는 다수이다.
특정 실시 예들에서, 상기 충전제는 무전해 도금(electroless plating), 예컨대, 니켈, 구리, 은, 금, 팔라듐(palladium) 또는 임의의 적절한 대체물에 의해 적용된다. 이것은 연성 기판 및 충전제를 포함하는 웨이퍼가 실질적으로 평탄화될 수 있게 한다. 이러한 방식으로, IC 제조의 후속적인 증착 및 에칭 단계에서 발생하는 모든 유해한 영향이 감소할 수 있다. 일단 IC 제조가 완료되면, 습식 또는 건식 에칭과 같은 적절한 화학적 공정을 사용하여 캐리어(예컨대, 유리) 상에서 IC들을 싱귤레이션하여 채널 충전물(예컨대, 금속)과 그 위에 증착된 층들을 선택적으로 분리할 수 있다. 많은 적합한 화학적 공정들이 당해 기술분야에 공지되어 있는데, 예를 들어, 알루미늄을 에칭하지 않는 구리 및 니켈에 대한 선택적 부식액(etchant)들이 존재한다.
특정 실시 예들에서, 채널의 종횡비(aspect ratio)가 너무 높지 않고 채널이 너무 좁지 않으면 채널의 바닥에는 충전제(filler)가 제거된다. 보다 구체적으로는, 채널의 폭이 약 1 마이크론보다 클 때 채널의 바닥에는 충전제가 없다.
특정 실시 예들에서, 적어도 하나의 IC 기판 유닛의 집적 회로를 보호하는 마스크가 제공된다. 이것은 예를 들어, 건식 에칭 공정에서 유리하다.
특정 실시 예들에서, 충전제는 폴리머(중합체)이다. 보다 구체적으로는, 폴리머 충전제는 연성 기판의 폴리머와는 상이하다.
특정 실시 예들에서, 연성 기판은 PEN(polyethylene naphthalate: 폴리에틸렌 나프탈레이트) 및 PI(polyimide: 폴리이미드) 중의 하나로 형성된다. 이들 실시 예들에서, 상기 채널은 PMMA(polymethyl methacrylate: 폴리메틸 메타크릴레이트) 및 PVA(polyvinyl acetate: 폴리비닐 아세테이트) 중의 하나인 상이한 중합체로 충전될 수 있다.
특정 실시 예들에서, IC 기판 유닛 상에 집적 회로가 형성된 후, IC 기판 유닛들은 채널-충전 폴리머를 선택적으로 제거하기 위해, 예컨대, 용매 공정 또는 습식 또는 건식 에칭 공정과 같은 적절한 공정을 사용하여 싱귤레이션 될 수 있다. 특정 실시 예들에서, IC 기판 유닛 상에 집적 회로를 형성하는 데 사용되는 공정에 따라서, 집적 회로 형성 동안 그의 제거를 방지하기 위해 캡핑(capping) 층으로 채널 충전 폴리머를 보호하는 것이 필요할 수 있다. 이러한 캡핑 층은 단지 IC 기판 유닛들 사이의 채널들과 정렬되도록 패턴화될 수 있거나, 또는 추가로 IC 기판 유닛들의 상부 표면을 실질적으로 덮을 수도 있다. 특정 실시 예들에서, 상기 캡핑 층은 집적 회로 싱귤레이션 이전에 적절한 지점에서 채널-충전 폴리머로부터 제거될 수 있다.
특정 실시 예들에서, 연성 기판을 캐리어 상에 증착하기 전 또는 후에, 상기 공정은 금속 씨딩 층(seeding layer)을 적용하는 단계를 포함할 수 있다.
특정 실시 예들에서, 상기 금속 씨딩 층은 임의의 적절한 증착 기술을 사용하여 적용된다. 특정 실시 예들에서, 상기 금속 씨딩 층은 스퍼터링(sputtering)을 사용하여 적용된다. 금속 씨딩 층을 적용하기 위해 임의의 다른 적절한 패턴화 및 증착 기술이 사용될 수 있음을 이해하여야 할 것이다.
특정 실시 예들에서, 상기 금속 씨딩 층은 리소그래피(lithography) 또는 에칭을 사용하여 패턴화된다.
특정 실시 예들에서, 상기 금속 씨딩 층은 패턴으로 적용된다. 보다 구체적으로는, 상기 금속 씨딩 층은 IC 연결 영역의 패턴과 일치하거나 실질적으로 일치하는 패턴으로 적용된다. 이러한 방식으로 IC 연결 영역에서 기판을 완전히 제거하여 형성된 채널들은 금속 씨딩 층을 노출시킬 것이다. 대안적으로, 상기 금속 씨딩 층은 IC 기판 유닛들 사이의 채널에서 패턴으로 적용된다. 보다 구체적으로는, 상기 금속 씨딩 층은 연성 기판을 증착하고 기판에 채널을 형성 한 후에 적용된다.
따라서, 일단 금속 씨딩 층의 패턴이 적용되면, 연성 기판이 증착되고 (이전에 수행되지 않았을 경우), 채널을 형성하도록 패턴화되는데, 즉, 채널이 금속 씨딩 층 위에 증착된 연성 기판 층에서 에칭되거나 또는 상기 연성 기판이 금속 씨딩 채널들 사이에서 선택적으로 증착된다.
연성 기판을 패턴화하고 채널을 제거하여 IC 기판 유닛을 형성한 후, IC 기판 유닛들 사이의 채널들을 채우기 위해 추가의 (두꺼운) 금속 층이 금속 씨딩 층 상에서 성장된다. 이것은 화학적 기상 증착법(chemical vapour deposition), 물리적 기상 증착법(physical vapour deposition), 전기도금(electroplating), 무전해 도금(electroless plating) 등과 같은 임의의 적절한 공지 기술에 의해 수행될 수 있다.
특정 실시 예들에서, 관통-칩 비아(through-chip vias) 및/또는 바닥-측 집적 회로 접촉 패드가 형성될 수 있다. 보다 구체적으로, 금속 층의 초기 패턴화는 IC 기판 유닛들 사이의 채널에서 이러한 패턴화에 추가하여 또는 그 대신에 후속해서 형성된 IC 기판 유닛들의 경계 내에 금속 층 또는 금속 씨딩 층 기능적 부위(metal seeding layer features)를 적용하는 것을 포함할 수 있다.
대안적으로, 특정 실시 예들에서, 금속 층, 예를 들어. 금속 씨딩 층 또는 전기 도금, 기상 증착 등에 의해 증착된 다른 금속 층은 IC 기판 유닛들 및 그의 내부 기능적 부위(예컨대, 내부 비아)들이 형성된 후에 적용될 수 있다. 보다 구체적으로는, IC 기판 유닛의 내부 기능적 부위들은 금속 씨딩 및/또는 금속 충전 단계와 관련하여 이전에 설명된 채널 기능들에 추가하여 또는 그 대신에 형성 및 충전될 수 있다. 금속 씨딩이 수행되고, 일단 연성 기판 및 금속 씨딩 층이 패턴화되면, 더 두꺼운 금속 층이 그 금속 씨딩 층에서 성장하여 IC 기판 유닛들의 내부 기능적 부위들을 실질적으로 충전하도록 한다.
특정 실시 예들에서, 상기 금속 층은 IC 기판 유닛의 상부 표면까지 성장되거나 또는 증착될 수 있다.
특정 실시 예들에서, IC 기판 유닛들 상에서 IC 형성의 후속 공정 동안, IC 배선(예를 들어, 금속 트랙)이 내부 기능적 부위들 상에 증착된 금속에 연결될 수 있다. IC의 완료(추가 층들의 증착을 포함할 수 있음) 및 싱귤레이션과 그것의 캐리어에서의 분리 후, 내부 기능적 부위들은 IC의 밑면에 접촉 패드를 형성한다('바닥-측 접촉부'). 접촉 패드들은 IC를 반전시키지 않고, 애플리케이션 회로, 예를 들면, 안테나에 연결될 수 있는데, 이것은 조립 공정을 단순화한다.
금속으로 충전된 내부 기능적 부위 상부에 추가 금속 층들을 구축함으로써, IC의 상부 표면과 하부 표면 사이를 있는 전도성 기능적 부위인 '관통-칩 비아(through-chip vias)'를 생성할 수 있다. 이것은 애플리케이션 기판상의 동일한 물리적 영역 또는 중첩 영역에서 IC 및/또는 다른 구성 요소의 "적층(stacking)"을 허용한다. 이는 면적을 절약하고 상호연결부의 금속 트래킹을 감소시켜, 단순히 면적과 트래킹을 줄이거나, 아니면 어떤 경우에는, 애플리케이션 회로의 금속 트래킹에서 "크로스오버(crossover)"의 필요성을 제거함으로써 애플리케이션 회로의 비용을 줄이거나, 필요한 제조 단계의 수를 줄인다.
특정 실시 예들에서, 접촉 패드는 연성 기판을 증착하기 전에 캐리어에 금속 층을 적용함으로써 생성될 수 있다. 대안적으로, 특정 실시 예들에서, 접촉 패드는 연성 기판을 먼저 증착 한 다음 금속 층을 증착함으로써 생성될 수 있다.
특정 실시 예들에서, 금속 접촉 패드는 캐리어 상에 개별 패턴으로 금속 층을 적용함으로써 캐리어(예를 들어, 유리) 상에 직접 패턴화된다. 후속하여, 연성 기판이 금속 층 상에 증착된다.
특정 실시 예들에서, 다음으로 비아(via)들이 연성 기판 층을 통해 에칭되고(예를 들어, 폴리이미드 필름에 대해서는 산소 플라즈마 건식 에칭으로), 상부 층에 대한 연결이 이루어진다. 특정 실시 예들에서, 이들 연결은 상부 금속 층을 연성 기판에 적용함으로써 이루어진다. 이러한 실시 예에서, 상부 금속 층은 에칭된 비아 주변의 양으로 경사진 측벽에 걸쳐서 경로가 배치되어 연결을 형성하거나, 또는 비아들을 충전한다(전해/무전해 도금 기술과 같은 방법을 사용하여). 이 방법에 있어, 바닥 패드에 연결되는 연성 기판의 비아들은 패드가 그들 너머로 연장되는 상태에서 제한된 영역으로 이루어질 수 있다.
특정 실시 예들에서, 연성 기판(예를 들어, 플라스틱 필름)이 캐리어(예를 들어, 유리) 상에 증착된 후, 연성 기판을 통해 비아를 에칭한다. 특정 실시 예들에서, 상기 비아는 상부에서보다 하부에서 더 좁다(즉, 비아 벽은 바닥을 향해 수렴함). 후속하여, 금속 층이 증착되어 비아 가장자리에서 파손이 없도록 하고, 따라서 금속이 캐리어와 접촉하도록 아래로 또한 기판 층의 상단까지 위로 그 경로가 이어지도록 한다. 바닥 접촉 패드 영역은 이 방법에서 비아의 크기에 의해 정의되어 연성 기판의 큰 에칭 영역들로 이어진다. 달리 말하면, IC 기판 유닛의 증착에 앞서서의 금속 접촉 패드의 증착은 해당 접촉 패드가 그 위에 후속해서 형성되고 그것에 연결하도록 금속으로 채워진 내부 기능적 부위(예를 들어, 내부 비아) 보다 면적이 더 클게 되도록 한다. 대조적으로, IC 기판 유닛의 증착 후에만 단지 형성되는 바닥 측 접촉부들은 그 면적이 내부 기능적 부위의 면적으로 제한될 수 있다.
특정 실시 예들에서, 캐리어로부터 금속 접촉 패드 영역의 적절한 방출을 보장하기 위해, 이형층(releae layer)이 금속 접촉 패드 아래에 적용될 수 있다. 상기 이형층은 방출에 사용되는 레이저와 상호 작용하여 캐리어로부터 금속 접촉 패드 영역을 완전히 방출하도록 설계된다.
특정 실시 예들에서, 상기 이형층은 알루미늄 접촉 패드 아래에 티타늄 인터페이스 층을 포함한다.
특정 실시 예들에서, 캐리어 상의 IC 기판 유닛은 균일한 형상이다. 보다 구체적으로는, 상기 IC 기판 유닛은 다각형이다. 이러한 방식으로, 큰 면적의 기판의 낭비 없이 많은 수의 IC 기판 유닛들이 캐리어 상에 형성될 수 있다.
대안적으로, IC 기판 유닛은 형상이 불규칙하다. 이러한 방식으로, IC 기판 유닛들 및 그 위에 형성된 IC의 형상은 제품의 보안 및 추적 기능의 기능적 부위를 형성할 수 있다.
특정 실시 예들에서, 캐리어 상의 IC 기판 유닛 중 적어도 하나의 적어도 하나의 가장자리는 적어도 하나의 움푹한 부위(indentation)를 포함한다.
특정 실시 예들에서 상기 가장자리는 일련의 움푹한 부위들을 포함한다. 이러한 방식으로, 적어도 하나의 IC 기판 유닛의 가장자리 프로파일은 캐리어, 특히, 기판 및 그 위에 형성된 IC가 제조 공정 및 그 이후를 통해 추적될 수 있는 식별 코드를 제공한다.
특정 실시 예들에서 상기 캐리어는 강성이다. 보다 구체적으로는, 상기 캐리어는 유리, 폴리카보네이트(polycarbonate) 또는 석영(quartz)이다.
특정 실시 예들에서 상기 캐리어는 가요성이다. 보다 구체적으로는, 상기 캐리어는 연성 방출 테이프(flexible release tape)이다.
특정 실시 예들에서, 연성 기판의 적어도 일부가 IC 연결 영역으로부터 제거되어 캐리어 상의 미리 결정된 위치(들)에서 패턴으로 채널을 형성한다.
특정 실시 예들에서, 상기 패턴은 캐리어의 가장자리 사이에서 연장되는 일련의 교차 채널들로 형성된다.
특정 실시 예들에서 상기 채널의 패턴은 캐리어에 걸쳐 균일하다.
특정 실시 예들에서 상기 채널의 패턴은 캐리어에 걸쳐 불균일하다.
특정 실시 예들에서 상기 연성 기판은 단일 층으로 형성된다.
특정 실시 예들에서 상기 연성 기판 물질은 폴리머이다.
특정 실시 예들에서, 상기 연성 기판 물질은 폴리이미드, 폴리에틸렌 테레 프탈레이트(polyethylene terephthalate: PET), 파릴렌(parylene), 벤조시클로부텐(benzocyclobutene), 비정질 플루오로폴리머(amorphous fluoropolymer), 예컨대, Cytop ™(AGC Chemicals Europe), 네거티브 에폭시 포토레지스트(negative epoxy photoresist), 예컨대, SU-8(MicrChem), 하이드로겐 실세스퀴옥산(hydrogen silsesquioxane: HSQ) 및 폴리(아릴 에테르 케톤)(poly(aryl ether ketone): PEEK) 중의 하나 또는 다수를 포함한다.
특정 실시 예들에서, 상기 연성 기판은 중간층(예를 들어, 실리콘 질화물, 실리콘 이산화물 또는 알루미늄 산화물과 같은 무기 층)에 의해 서로 이격된 2개의 폴리머 기판 층을 포함하는 층상 구조를 포함한다. 이러한 방식으로, 연성 기판의 컬링(curling)이 완화되거나 방지된다.
특정 실시 예들에서, 상기 연성 기판 물질은 금속 산화물, 금속 인산염(metal phosphate), 금속 황산염(metal sulphate), 금속 아황산염(metal sulphite), 금속 질화물, 금속 옥시나이트라이드(metal oxynitride), 무기 절연체(inorganic insulator) 및 스핀 가능한 유리(spinnable glass) 중 하나 또는 다수를 포함한다.
특정 실시 예들에서 상기 캐리어와 연성 기판 사이의 인터페이스는 연성 기판을 캐리어에 직접 접착함으로써 형성된다.
특정 실시 예들에서 상기 인터페이스는 중간층을 포함한다.
특정 실시 예들에서 상기 중간층은 접착제를 포함한다.
특정 실시 예들에서 상기 중간층은 티타늄 금속을 포함한다.
특정 실시 예들에서 상기 중간층은 패턴화된다.
특정 실시 예들에서, 상기 공정은 IC 형성 공정의 완료에 후속하여 캐리어로부터 IC 기판 유닛 각각을 방출함으로써 IC 기판 유닛들을 싱귤레이션하는 단계를 포함한다.
제3 양태에 따르면, 본 발명은 캐리어 상에 다수의 개별 집적 회로(IC)들을 제조하기 위한 공정를 제공하되, 상기 공정은:
연성 기판을 위한 캐리어를 제공하는 단계;
상기 캐리어 상에 균일한 두께의 연성 기판의 패턴을 증착하는 단계로서, 상기 균일한 두께의 연성 기판의 상기 패턴은 다수의 IC 연결 영역에 의해 서로 이격된 다수의 IC 기판 영역을 정의하는 것인 단계;
IC 기판 유닛 중 적어도 하나 위에 집적 회로를 형성하는 단계를 포함한다.
특정 실시 예들에서, 상기 공정은 각각의 IC 기판 유닛 상에 집적 회로를 형성하는 동작을 포함한다.
특정 실시 예들에서 상기 캐리어상의 IC 기판 유닛은 형상이 균일하다.
특정 실시 예들에서 상기 IC 기판 유닛은 다각형이다.
특정 실시 예들에서 상기 IC 기판 유닛은 형상이 불규칙하다.
특정 실시 예들에서 상기 캐리어상의 IC 기판 유닛 중 적어도 하나의 적어도 하나의 가장자리는 적어도 하나의 움푹한 부위(indentation)를 포함한다.
특정 실시 예들에서 상기 가장자리는 일련의 움푹한 부위들을 포함한다.
특정 실시 예들에서 상기 캐리어는 강성이다.
특정 실시 예들에서 상기 캐리어는 유리, 폴리카보네이트 또는 석영이다.
특정 실시 예들에서 상기 캐리어는 가요성이다.
특정 실시 예들에서 상기 연성 방출 테이프이다.
특정 실시 예들에서, 상기 연성 기판의 적어도 일부는 캐리어 상의 미리 결정된 위치(들)에서 패턴으로 된 채널 형태의 IC 연결 영역을 제공하도록 패턴으로 증착된다.
특정 실시 예들에서 상기 패턴은 캐리어의 가장자리들 사이에서 연장하는 일련의 교차 채널로 형성된다.
특정 실시 예들에서 상기 채널의 패턴은 캐리어에 걸쳐 균일하다.
특정 실시 예들에서 상기 채널의 패턴은 캐리어에 걸쳐 불균일하다.
특정 실시 예들에서 상기 연성 기판은 단일 층으로 형성된다.
특정 실시 예들에서 상기 연성 기판 물질은 폴리머이다.
특정 실시 예들에서, 상기 연성 기판 물질은 폴리이미드, 폴리에틸렌 테레 프탈레이트(PET), 파릴렌, 벤조시클로부텐, Cytop ™(AGC Chemicals Europe), 네거티브 에폭시 포토레지스트, 예컨대, SU-8(MicrChem), 하이드로겐 실세스퀴옥산(HSQ) 및 폴리아릴에테르에테르케톤(PEEK) 중의 하나 또는 다수를 포함한다.
특정 실시 예들에서, 상기 연성 기판은 중간층(예를 들어, 실리콘 질화물, 실리콘 이산화물 또는 알루미늄 산화물과 같은 무기 층)에 의해 서로 이격된 2개의 폴리머 기판 층을 포함하는 층상 구조를 포함한다.
달리 언급되지 않는 한, 본 발명의 제1 및 제2 측면과 관련하여 기술된 실시 예들은 본 발명의 제3 측면의 실시 예들이다.
또 다른 양태에 따르면, 본 발명은 본 발명에 따른 공정을 구현하도록 배치된 장치를 제공한다.
추가적 양태에 따르면, 본 발명은 본 발명의 공정에 따라 형성된 다수의 개별 IC들을 포함하는 캐리어를 제공한다.
또 다른 측면에 따르면, 본 발명은 다수의 개별 IC들을 포함하는 캐리어를 제공하되, 상기 다수의 개별 IC 중 적어도 하나는 제1 전기 접촉 패드, 적어도 하나의 제2 전기 접촉 패드, 및 절연 부재를 포함하고, 상기 절연 부재는 브리지 절연부 및 상기 브리지 절연부로부터 연장되는 측면 방향 연장 절연체 부분을 포함한다. 따라서, 상기 제1 전기 접촉 패드는 상기 제2 전기 접촉 패드로부터 전기적으로 절연되어, 제1 및 제2 전기 접촉 패드들 각각은 단부 부분들이 서로 전기적으로 분리되어 있는 애플리케이션 회로 트랙에 연결될 수 있다.
특정 실시 예들에서, 측 방향으로 연장되는 절연체 부분은 실질적으로 브리지 절연부의 일단으로부터 연장된다.
특정 실시 예들에서, 상기 절연 부재는 연성 기판으로 형성된다.
특정 실시 예들에서, 상기 브리지 절연부는 제1 전기 접촉 요소와 제2 전기 접촉 요소를 서로 전기적으로 격리시킨다.
특정 실시 예들에서, 상기 제1 전기 접촉 패드 및 상기 적어도 하나의 제2 전기 접촉 패드 중 적어도 하나는 측면 방향으로 연장되는 절연체 부분 상에 위치된다.
특정 실시 예들에서, 제1 전기 접촉 패드 및 적어도 제2 전기 접촉 패드 중의 적어도 하나 중의 다른 하나는 측면 방향으로 연장되는 절연체 부분으로부터 떨어진 브리지 절연부의 일단에 위치된다. 이러한 방식으로, 상기 제1 전기 접촉 패드와 상기 제2 전기 접촉 패드가 서로 분리되어, IC가 더 먼 거리에 걸쳐 이어지도록 할 수 있다.
특정 실시 예들에서, 상기 절연 부재는 Z-형, L-형, I-형, C-형, T-형 또는 W-형 중 어느 하나의 형상이다. 따라서 상기 IC의 형상은, 그 IC가 적용되는 애플리케이션 회로 트랙의 구성 또는 애플리케이션 회로 접촉부의 배열에 기초하여 필요한 애플리케이션에 맞게 선택될 수 있다. 예를 들어, IC의 적용은, 예를 들어, 회로의 바닥 면적 또는 최소 접촉 패드 분리에 의해 제한될 수 있다.
특정 실시 예들에서, 상기 브리지 절연부는 측면 방향으로 연장되는 절연부의 폭보다 더 작은 폭을 갖는다. 따라서 IC의 바닥 면적이 더욱 줄어들어, 제조 과정에서 효율적인 캐리어 바닥 면적을 최대화하는 한편 IC 비용 절감의 잠재력을 극대화한다.
특정 실시 예들에서, 상기 브리지 절연부는 균일한 폭을 갖는다.
특정 실시 예들에서, 상기 브리지 절연부는 불균일한 폭을 갖는다.
특정 실시 예들에서, 상기 제1 전기 접촉 패드 및 상기한 적어도 제2 전기 접촉 패드는 각각 기판 상에 위치된다.
특정 실시 예들에서, 측면 방향으로 연장되는 절연체 부분은 1° 내지 179°의 각도로 상기 브리지 절연부로부터 연장된다.
특정 실시 예들에서, 측면 방향으로 연장되는 절연체 부분은 상기 브리지 절연부로부터 대체로 수직으로 연장된다. 이러한 방식으로, IC들은 수직 그리드 상에서 편리하게 설계되거나 수직 그리드 상으로 설계되는 회로에 적용될 수 있다. 이러한 그리드는 IC 설계 자동화 및 조립 도구가 생산하도록 설계되는 일반적인 패턴이다.
특정 실시 예들에서, 상기 IC는 제2 측면 방향 연장부분을 포함한다.
특정 실시 예들에서, 상기 IC를 포함하는 전기 회로는 집적 회로의 상기 제1 전기 접촉 패드 및 상기 적어도 제2 전기 접촉 패드에서 애플리케이션 회로에 전기적으로 연결된다.
특정 실시 예들에서, 상기 애플리케이션 회로는 제1 회로 접촉부 및 제2 회로 접촉부를 포함한다.
특정 실시 예들에서, 상기 제1 회로 접촉부는 IC의 전기 접촉 패드와 전기적으로 접촉하도록 구성된다.
특정 실시 예들에서, 상기 제2 회로 접촉부는 IC의 제2 전기 접촉 패드와 전기적으로 접촉하도록 구성된다.
특정 실시 예들에서, 상기 애플리케이션 회로는 제1 회로 접촉부와 제2 회로 접촉부 사이에 개재된 적어도 하나의 애플리케이션 회로 기능적 부위(feature)를 더 포함한다. 이러한 방식으로, IC의 접촉 패드는 상기 제1 및 제2 회로 접촉부들과 접촉할 수 있으며, IC가 상기 제1 및 제2 회로 접촉부들 사이에 개재된 적어도 하나의 애플리케이션 회로 기능적 부위를 가로 질러 적어도 하나의 애플리케이션 회로 기능적 부위와 전기적 접촉을 하지 않고 이어지는 것을 가능하게 한다.
특정 실시 예들에서, 상기한 제1 회로 접촉부 및 제2 회로 접촉부 중 적어도 하나는 전기 접촉부 패드들 중 적어도 하나에 대해 각을 이루도록 동작 가능하다. 이러한 방식으로, IC의 모양은 서로 평행하지 않은 애플리케이션 회로 트랙과 접촉하도록 구성되어 IC의 적용 범위를 증가시킬 수 있다.
특정 실시 예들에서, 집적 회로 조립체는 다수의 IC들을 포함한다.
특정 실시 예들에서, 상기 캐리어는 반복된 패턴으로 배열된 다수의 IC들을 포함한다. 특정 실시 예들에서, 상기 패턴은 테셀레이션 패턴(tessellated pattern)이다. 따라서 IC에 의한 캐리어 바닥 면적이 최대화되어 캐리어 표면적의 보다 효율적인 사용을 가능하게 한다.
이하, 본 발명의 실시 예들을 아래의 첨부된 도면들을 참조하여 설명한다.
도 1a 내지 1d는 본 발명의 공정의 일 실시 예에 따라 형성되는 캐리어 상에서 패턴화된 기판 상의 다수의 개별 IC들의 형성을 도시한다.
도 1e 내지 1f는 본 발명의 공정의 일 실시 예에 따라 형성되는 캐리어 상에서 패턴화된 기판상의 다수의 개별 IC들의 형성을 도시한다.
도 2는 본 발명의 공정의 일 실시 예에 따라 형성된 캐리어 상의 다수의 개별 IC들에 대한 패턴화된 기판의 개략적인 표현도이다.
도 3은 본 발명의 공정의 일 실시 예에 따라 형성된 캐리어 상의 다수의 개별 IC에 대한 패턴화된 기판의 개략적인 표현도이다.
도 4a 내지 4c는 본 발명의 공정의 일 실시 예에 따른, 캐리어 상에 형성된 IC를 각각 갖는 다수의 개별 기판 유닛들과, 인접한 기판 유닛들 사이의 하나 또는 다수의 채널들에 하나 또는 다수의 구조물들을 도시한다.
도 5는 2개의 교차하는 채널에 의해 이격되어 있는 캐리어 상의 4개의 개별 기판 유닛들을 도시하되, 상기 기판 유닛 중 하나는 가장자리 프로파일(edge profile)을 포함하는 것을 나타낸다.
도 6a 내지 6e는 개별 기판 유닛의 형상에 대하여 다양한 실시 예들을 도시한다.
도 7a 및 7b는 개별 기판 유닛 상에 형성된 IC를 포함하는 캐리어를 도시한다.
도 7c 및 7d는 본 발명의 일 실시 예에서 IC 층을 통해 이루어진 전기적 연결부를 포함하는 개별 기판 유닛 상에 형성된 IC를 포함하는 캐리어와 그 캐리어 상의 기판 층을 도시한다.
도 8a 내지 8e는 금속 씨딩 층(metal seeding layer)에서 채널을 패턴화하는 방법을 도시한다.
도 9a 내지 9d는 상이한 구성의 애플리케이션 회로들에 적용되는 IC를 도시한다.
이하, 도 1a 내지 1d를 참조하면, 이들 도면은 본 발명의 공정의 일 실시 예에 따라 형성된 캐리어 상에서 패턴화된 기판 상의 다수의 개별 IC들의 형성을 도시한다.
도 1a 및 1b에 도시된 바와 같이, 폴리이미드(polyimide) 기판(3)의 층이 증착되어 있는 편평한 글라스 캐리어(glass carrier)가 제공된다. 폴리이미드 기판 층은 글라스 캐리어(1) 전체에 걸쳐 균일한 두께를 갖는다. 리소그래피 인쇄(lithographic printing) 기술을 사용하여 폴리이미드 기판(3)(도 1c 참조)을 패턴화함으로써 다수의 IC 연결 영역들(7)에 의해 서로 이격되는 다수의 IC 기판 영역들(5)을 정의한다. 상기 IC 연결 영역들(7)은 종 방향 및 횡 방향 모두에서 가장자리에서 가장자리로 기판(3)을 교차함으로써 교차 라인들(7)의 패턴 및 다수의 균일한 IC 기판 영역들(5)을 형성하게 된다.
그 다음, 기판(3)은 에칭에 의해 제거되는데, 예를 들어, IC 연결 영역들(7) 내에 함유되 기판(3)의 노출된 부분들을 제거하고, 캐리어(1)를 노출시켜서, 연성 기판(3)에 채널들을 형성한다. 다수의 IC 기판 유닛(5)은 그 채널들에 의해 캐리어(1) 상에서 서로 이격된다.
도 1d에 도시된 바와 같이, 이어서 집적 회로(9)의 층들이 각각의 IC 기판 유닛(5) 상에 형성되어 기판(3) 상에 다수의 개별 집적 회로(9)들을 형성하고 채널들에 의해 서로 이격된다.
이어서, 각각의 개별 IC(9)가 캐리어(1)(도시되지 않음)로부터 그것과 그의 기판 유닛(5)을 제거함으로써 개별칩화(싱귤레이션)될 수 있다.
상기 공정의 변형(도시되지 않음)에 있어, IC 연결 영역에 의해 서로 이격된 다수의 IC 기판 영역들을 정의하도록 연성 폴리이미드 기판 층에 대해 증착 및 패턴화를 수행한 후에, 각 IC 기판 영역에 집적 회로의 일부가 형성된다. 후속하여, 상기 캐리어로부터 기판을 에칭하여 연성 기판에 채널들과, 상기 채널들에 의해 캐리어 상에서 서로 이격되는 다수의 부분적으로 형성된 별개의 IC 기판 유닛들을 형성함으로써 연성 기판이 IC 연결 영역으로부터 제거된다. 상기 채널들이 기판에 일단 형성되면, IC 기판 유닛에 집적 회로의 형성이 완료된다.
도 1a 내지 1f에 예시된 바와 같이, IC 기판 유닛(5)은 그 기판 유닛(5) 상에 IC(9)의 형성을 완료하기 전에 캐리어(1) 상에서 개별 유닛들로서 형성된다. IC 제조의 하나 또는 다수의 단계에서, 리소그래피에 의해 경계가 정의되는 패턴화 및 후속적인 에칭 공정은, IC 기판 유닛들(5) 사이의 채널(도 1e 및 1f의 11 참조)에서 캐리어(1)를 노출시키는 그러한 단계에서 각 IC 기판 유닛(5)의 경계 외부에 있는 기판 층(3)을 포함하여 실질적으로 모든 물질 층을 제거한다. 이것은 기판 층(3)을 캐리어(1) 상에 증착한 후에 수행될 수 있는데, 이 경우 각 IC(9)의 경계 및 이들의 사이 및 내부의 임의의 공간 및/또는 구조는 해당 기판 층(3)에서 경계가 한정된다. 따라서, 상기 기판 층(3)은 그 기판(3)의 증착 직후의 공정 단계들(도 1a 내지 1d) 또는 적절한 기법, 예컨대, 그 기판(3)이 그에 대해 민감한 에칭 기법을 사용하는 임의의 후속적인 물질 제거 단계에서, 이러한 방식으로 패턴화될 수 있다. IC 제조 공정 동안 IC 기판 유닛(5) 상에 후속으로 증착되는 물질, 예컨대, 반도체성, 도전성 또는 절연성 물질은 하나 또는 다수의 후속 에칭 단계들에서 IC 기판 유닛(5) 경계 외부로부터 및 그 사이 또는 그 내부의 임의의 공간 또는 구조물들로부터 제거될 수 있다. 이러한 방식으로 IC 기판 유닛(5) 경계 외부에 있는 절연성, 도전성 및 반도체성 물질은 양립 가능한 물질 패턴화 및/또는 제거 기법을 사용하는 IC 형성 공정의 임의의 적절한 단계에서 제거된다.
어떤 하나의 에칭 단계에서 둘 이상의 물질 층이 제거될 수도 있으므로, 제조 공정 중 IC 기판 유닛 경계(boundaries)는 더 적은 횟수로 그 경계 한정이 이루어진다.
특히, IC 물질의 두꺼운 층(들)이 단일한 단계로 에칭되는 경우, IC 기판 유닛들 사이의 작은 거리, 즉 채널을 유지하기 위한 조치가 취해질 필요가 있다는 것을 이해하여야 할 것이다. 예를 들어, 폴리머 물질의 두께에서 수 μm(예컨대, 0.25μm 내지 10μm, 바람직하게는, 0.5μm 내지 2μm)를 제거하기 위한 에칭이 하나의 단계에서 일어나면, 산소 플라즈마 에칭은 짧은 시간에 상대적으로 기판의 평면에 수직인 IC 기판 유닛 경계들을 생성할 수 있다. 이것은 10μm 미만의 스크라브 라인 폭(scribe line width)을 달성할 수 있게 한다. 폭이 10μm 미만인 채널은 캐리어에 다수의 개별 IC를 형성하는 동안 재료의 낭비를 감소시킨다. 특정한 장치에 있어, 상기 에칭 공정은 대체로 이방성(anisotropic)(주로 z-축)이 되도록 최적화될 수 있다.
도 1e 및 1f에 도시된 바와 같이, 캐리어 상에 다수의 개별 집적 회로(IC)들을 제조하기 위한 공정의 실시 예는 글라스 캐리어(1)를 제공하고 그 글라스 캐리어(1) 상에 균일한 두께의 개개의 연성 폴리이미드 기판 유닛(5)들의 패턴을 인쇄하는 동작을 포함한다. 개개의 폴리이미드 기판 유닛(5)들의 패턴은 그 기판 유닛(5)들 사이에 글라스 캐리어(1)를 노출시키는 다수의 채널(11)에 의해 서로 이격되어 있다. 이어서, 도 1f에 도시된 바와 같이, 장치들 및/또는 전기적 상호 연결 네트워크들을 포함하는 층을 증착하여 기판 유닛(5) 상에 IC(9)를 형성함으로써 개개의 폴리이미드 기판 유닛(5) 각각에 집적 회로(9)가 형성된다. 도 1e 및 1f에 도시된 실시 예에서, 각각의 폴리이미드 기판 유닛(5)은 그 위에 형성된 IC(9)를 갖는다. 대안적인 실시 예들(도시되지 않음)에 있어, IC들은 폴리이미드 기판 유닛의 전부가 아닌 일부에 형성될 수 있다.
개개의 연성 폴리이미드 기판 유닛들의 패턴은 하나 또는 다수의 선택적으로 증착된(예를 들어, 인쇄에 의해) 기판 층들로 형성되며, 이로써 캐리어(1) 상의 개개의 기판 유닛(5)들의 초기 형성은 리소그래피에 의해 정의되는 패턴화가 필요하지 않다. 다른 변형 예에 있어, 다른 층의 IC들(예를 들어, 전도체, 절연체, 반도체)은 기판 유닛들(5) 상에 선택적으로 증착되어 상기 기판 유닛들 및 IC들을 개별적 유닛으로 유지하는 데 필요한 리소그래피 패턴화 단계들의 수를 감소시킨다.
도 2는 폴리이미드 기판 유닛(50)이 폴리카보네이트(polycarbonate) 캐리어(10) 상에 형성되는 경우의 대안적인 기판 유닛 형성을 도시한다. 균일한 두께의 기판(3)이 초기에 캐리어(10) 상에 증착되고, 도 1b 및 1c에 도시된 바와 같이 리소그래피 패턴화에 의해 패턴화된다. 개개의 폴리이미드 기판 유닛(50)은 IC 연결 영역들(도 1c의 7)에서 기판 물질(3)의 두께 일부를 제거(예를 들어, 에칭에 의해)하여 형성되며, 여기서 폴리이미드 기판(3)의 상호 연결 부분(53)이 인접 기판 유닛들(50) 사이에 남아있는 채널(51)들을 형성한다. 이것은 대안적으로는 전술한 포지티브 포토레지스트(positive photoresist) 공정에 의해 달성될 수 있지만, 노출된 채널의 일부가 남아 있음을 보장하기 위해 노광후 저-현상(under-develop after exposure)으로 달성될 수 있다.
두께 "y"를 갖는 기판 물질(3)의 상호 연결 부분(53)은 인접한 IC 기판 유닛들(50) 사이에 하나 또는 다수의 물리적 연결을 형성한다. 이러한 방식으로, 제1 기판 층(3)은 IC 기판 유닛(50) 외부에 있는 기판(3)이 IC 기판 유닛들(50)의 경계 내부에 있는 것보다 얇게 되도록 패턴화되고 에칭된다. 채널(51)에서 인접한 IC 기판 유닛들을 연결하는 기판(53)의 두께는 약 100-200nm이며, 반면에 IC 기판 유닛들은 증착 시 약 5μm이다. 이러한 얇은 연결 물질(53)은 연성 기판의 조작성을 향상시키기 위해 제자리에 남아 있게 되는데, 예를 들어, IC들을 캐리어(10)로부터 제거하여 IC 기판 유닛(50)을 싱귤레이션하고 IC들을 집적하기 전에, IC(도시되지 않음)를 포함하는 IC 기판 유닛(50)들을 제자리에 유지하도록 한다.
도 3에 도시된 대안적인 실시 예에서, 균일한 폴리이미드 기판이 글라스 캐리어(100) 상에 증착된다. 리소그래피 패턴을 사용하여 폴리이미드 IC 기판 영역(500)은 초기에 IC 기판 영역(500)과 동일한 균일 기판 두께를 갖는 IC 연결 영역(70)과 함께 그 경계가 정의된다. 에칭을 사용하여, 일련의 패치(71)들로부터 폴리이미드 기판의 전체 두께가 제거되어 하부의 캐리어(100)를 노출시킨다. 이러한 방식으로, 일련의 구멍(perforation)들이 IC 연결 영역의 기판에 형성됨으로써 채널들(111a, 111b)은 기판 및 노출된 캐리어의 순차적 영역들을 포함한다. 이러한 방식으로, IC 기판 유닛(500) 경계 바깥쪽에 놓인 폴리이미드 물질은 홀(hole) 또는 다른 기능적 부위들로 패턴화되어 개별 IC 기판 유닛들을 형성하는데, 이들은 캐리어(100)로부터 방출되어 그 위에 IC를 포함하는 단일 IC 기판 유닛을 제공할 수 있다(도시되지 않음). 이 패턴은 해당 IC들이 의도하는 시점과 장소에서 분리되는 것을 보장하기 위한 구멍의 형태를 취할 수 있다. 인접한 IC를 연결하는 기판 물질의 이러한 부분적인 제거로써 형성된 IC들의 싱귤레이션은 채널(111a, 111b)에서 기판 물질을 찢음(tearing)으로써 적어도 부분적으로 달성될 수 있다. 상기한 패치(71)를 둘러싸는 IC 연결 영역(70) 내의 기판은 IC 기판 영역(500) 내의 기판과 동일한 두께일 수 있다. 대안적으로 IC 연결 영역(70) 내의 기판의 부분 두께는, 예를 들면, 도 2를 참조하여 전술한 바와 같이, 에칭에 의해 제거될 수 있다.
리소그래피가 기판을 패턴화하는 데 사용되는 경우, 종래의 웨이퍼 다이싱(wafer dicing) 기술로 가능한 것보다 더 작은 IC 경계들 사이의 거리(즉, 채널)가 정의될 수 있다. 채널 라인 폭은 10μm 미만일 수 있어, 기판 낭비를 줄이고 캐리어 상의 하나의 공통 기판에 형성될 수 있는 IC들의 수를 늘릴 수 있다. 예를 들어, 채널들(11, 51)은 0.1μm 내지 20μm, 0.5μm 내지 15μm, 또는 5μm 내지 10μm의 폭을 가질 수 있다.
또한, 본 발명의 공정은 종래의 웨이퍼 형성 및 다이싱 방법보다 더 빠르고 깨끗하다.
도 4a 내지 4c에 도시된 바와 같이, 상기 IC 연결 영역은 테스트 구조물들(271, 371, 471)(예를 들어, 마스크 정렬을 위한 기표(fiducials)) 또는 기타 기능적 부위들(features)(예를 들면, 저항, 커패시터, 트랜지스터 또는 이들의 조합, 또는 회로, 예를 들어, 링 오실레이터 등)을 포함하도록 자체적으로 패턴화될 수 있다. 따라서, 에칭 단계에서 IC 연결 영역으로부터 기판 물질을 제거하여 그 위에 IC를 포함하는 IC 기판 유닛들(559, 359, 459) 사이에 채널들(211a, 211b, 311a, 311b 및 411a, 411b)을 형성할 때, 상기한 테스트 구조물 또는 기타 기능적 부위들은 IC 기판 유닛들 사이의 채널 내에 남아 있다. 이러한 테스트 구조물 및 기타 기능적 부위들은 후속적으로 싱귤레이션 되거나 IC가 캐리어에서 제거될 때 캐리어에 남아 있을 수도 있다.
테스트 구조물(271, 371, 471) 또는 다른 기능적 부위들은 직사각형 IC 기판 유닛(559)의 가장자리들(도 4a) 사이에, 또는 IC 기판 유닛(359, 459) 상에 형성된 IC에 있어 IC 표면적의 손실을 최소화하면서 그들을 수용하도록 형상이 이루어지는 IC 기판 유닛들의 가장자리들 사이에 위치할 수 있다(도 4b, 4c 참조).
추가적인 실시 예(도시되지 않음)에서, IC가 형성되는 IC 기판 유닛들 사이의 기능적 부위들(예를 들어, 저항, 커패시터, 트랜지스터 또는 이들의 조합, 또는 예컨대, 링 발진기와 같은 회로들)은 기판 위에 또는 기판 아래의 층, 예를 들어, 절연 층 또는 글라스 캐리어 그 자체에 형성될 수 있다.
IC들 및 그 IC가 형성되어 있는 기판 유닛들은 직사각형이 아닌 경계의 기하학적 구조(즉, 가장자리(edge))를 가질 수 있다. 도 5에 도시된 바와 같이, IC들 및 그 IC가 형성된 IC 기판 유닛들(659)의 경계는 움푹한 부위(indentation)(603), 예턴대, 홈(recess)을 갖도록 측면이 형성될 수도 있다. 그러한 측면 프로파일의 가장자리는 하나의 캐리어(601) 상의 기판 유닛들(659)에 특유하거나, 공유된 가장자리 프로파일을 갖는 IC 기판 유닛들을 운반하는 캐리어들의 하나의 배치(batch) 내에 공유될 수도 있다. 이러한 방식으로, 가장자리(경계) 프로파일이 하나의 캐리어 또는 캐리어들의 하나의 배치에 대하여 고유의 식별 기능적 부위(identifying feature)로 사용될 수 있다.
도 6a, 6b, 6c, 6d 및 6e를 참조하면, IC 기판 유닛들(5, 50, 500, 559, 359, 459, 659) 및 그 위에 형성된 IC의 형상은 임의의 애플리케이션 요구 사항에 맞도록 제조될 수 있다. 도 6c 및 6d에서 가장 잘 이해될 수 있는 바와 같이, IC 및 IC 기판 유닛 759(도 6c) 및 859(도 6d)는 각각 넓게 분리되어 있는 두 개 또는 그 이상의 전기적 접촉부들이 애플리케이션 회로 접촉부들(704a, 704b 및 804a, 804b)에 접촉하도록 형성된다. 애플리케이션 회로 접촉부들(704a, 704b 및 804a, 804b)의 이러한 넓은 분리는 각각 최소 IC 표면적으로 수용될 수 있다.
도 6a에 도시된 바와 같이, 기판 영역의 효율적인 사용을 유지하기 위해 임의의 테셀레이션(tessellating) 형상이 사용될 수 있다. 이러한 방식으로, IC 기판 유닛들이 인접한 기판 유닛들 사이에 채널을 형성함으로써 캐리어 상에서 분리될 때 기판 낭비가 최소화된다. IC 기판 유닛들의 직선-측면형(straight-sided) 기하학적 형상에는 규칙적인 또는 불규칙한 삼각형, 오각형, 육각형, 정사각형, 직사각형 등이 포함된다.
도 6b에서 가장 잘 알 수 있는 바와 같이, IC 기판 유닛들 및 그 위에 형성된 IC의 가장자리는 곡선형, 오목형 또는 볼록형태일 수 있다. 도 5에 도시된 실시 예에 따르면, IC 기판 유닛들 및 그 위에 형성된 IC의 가장자리(경계)들은 코딩된 에지 프로파일(coded edge profile)과 같은 보안 또는 추적기능의 기능적 부위들을 통합할 수 있다. 불규칙하거나 비전통적인 형태의 IC 기판 유닛들과 그 위에 형성된 IC들 (959a-i)(도 6a) 및 (959j-r)(도 6b)을 활용하여 쉽게 인식 가능한 추가적인 보안 및 추적기능의 특성이 제공된다.
도 6e는 Z-형 959s, L-형 959t, I-형 959u 및 C-형 959v를 포함하는 IC 기판 유닛들 및 그 위에 형성된 IC의 추가적인 직선-측면형 비-직사각형의 형상을 도시한다. IC 기판 유닛들과 그 위에 형성된 IC(959s-v)의 형상은 임의의 애플리케이션 회로 접속 요건에 부합하도록 제조될 수 있다. IC 기판 유닛들 및 그 위에 형성된 IC는, 반드시 그렇지는 않지만, W-형, T-형, 또는 애플리케이션 회로의 구성 레이아웃과 같은 애플리케이션 회로의 요건에 부합하는 어떤 다른 임의적 형상과 같은 대안적인 일직선 측면 형상을 취할 수도 있을 것으로 예상된다.
이하, 도 9a, 9b, 9c 및 9d를 참조하면, IC 기판 유닛들 및 그 위에 형성된 IC(959s-v)(도 6e)는 애플리케이션 회로들(1272)의 상이한 구성에 맞도록 선택된다. IC(959s-v)는 둘 이상의 전기 접촉 패드들(1262)이 넓게 분리되어 있는 애플리케이션 회로(1272)의 접촉 패드들에 접촉하도록 형상이 이루어진다. IC(959s-v)는 설명된 바와 같이 비-직사각형으로 형성되기 때문에, 전기 접촉 패드들(1262)은, 애플리케이션 회로들(1272)이 서로 평행하지 않고(도 9c 및 9d), 서로 인접하지 않고(도 9a 내지 9d), 상이한 길이 및/또는 너비(도 9a 내지 9c)이고, 추가의 애플리케이션들에 의해 서로 분리되어 있고(도 9a 내지 9c), 그리고/또는 애플리케이션 회로 차단물(1500)에 의해 차단되는(도 9d) 경우와 같은, 상기 애플리케이션 회로(1272)가 임의적인 또는 비-통상적인 방식으로 배향되어 있는 경우의 애플리케이션 회로(1272) 접촉 패드들에 접촉을 이룬다. 이러한 형태의 IC들(959s-v)은 애플리케이션 회로(1272)에 대한 설계상 제약을 제거하여, 새로운 애플리케이션을 용이하게 하며, 등가의 애플리케이션 회로(1272)에 연결하는 데 필요한 직사각형 모양의 IC에 비해 IC 바닥 면적(footprint)의 크기를 감소시킨다. 이러한 방식으로 각 IC는 더 작은 캐리어 면적을 사용하고, 캐리어 당 더 많은 IC를 생산할 수 있도록 한다. 따라서 IC 자체의 비용과 마찬가지로 제조 비용이 절감된다. 상기 형상의 IC(959s-v)는 제조 중에 효율적인 캐리어 바닥 면적을 점유하도록 크기가 설정될 수가 있어 IC 비용 절감의 잠재력을 최대화한다. 이에 대한 예는 IC 형상의 테셀레이션(tessellated) 패턴을 제공하여 캐리어 상에 높은 패킹 밀도를 제공하는 것이다. 테셀레이션 그 자체는 패킹 밀도 및/또는 캐리어에서의 용이한 제거를 위해 최적화될 수 있다.
도 9a는 일단에서는 제1 측면 연장부분(1254) 및 타 단부에서는 제2 측면 연장부분(1256)을 갖는 절연 브리지 부분(1252)을 포함하는 I-형 IC(959u)를 도시한다. 제1 및 제2 연장부분들(1252, 1254)은 각각 접촉 패드(1262)를 포함한다. 접촉 패드(1262)는 본체의 브리지 절연부(1252)에 의해 전기적으로 분리된다. 제1 연장부분(1254)은 브리지 절연부(1252)의 양측으로부터 측면 방향으로 연장된다. 제2 연장부분(1256)은 마찬가지로 브리지 절연부(1252)의 양측으로부터 측면 방향으로 연장된다. 2개의 접촉 패드(1262)들은 2개의 애플리케이션 회로(1262) 트랙들(예를 들어, 끝단 부분)과 전기적으로 접촉한다. 2개의 삽입된 애플리케이션 회로 트랙들이 접촉 패드들(1262)과 접촉하는 애플리케이션 회로들(1272)의 트랙들) 사이에 위치한다. IC(959u)는 접촉 패드(1262)와의 접촉을 통해 애플리케이션 회로(1272)의 트랙들(예컨대, 끝단 부분들)을 전기적으로 연결하는 브리지를 형성하여 서로에 대해 바로 인접하게 배치될 수 없는 애플리케이션 회로들이 연결되도록 한다. 이러한 예에서, IC(959u)는, 두 개의 삽입된 애플리케이션 회로 트랙들에 의해 분리되는 애플리케이션 회로 트랙과 접촉하기 위해 제1 연장부분(1254) 및 제2 연장부분(1256) 상에 두 개의 접촉 패드(1262)를 갖되, 하나의 접촉 패드(1262)는 몸체의 각 단부에 위치하며, 그러나 하나의 IC는 서로 전기적으로 절연된 2개 이상의 접촉 패드(1262)를 가질 수 있고, 본 개시에 따라 임의의 수의 삽입된 애플리케이션 회로 트랙들을 이어줄(브리지) 수 있다는 것을 이해하여야 할 것이다. 본 예에서, 브리지 절연부(1252)는 IC 바닥 면적을 감소시키고 비용을 절약하기 위해 몸체의 다른 부분, 즉 제1 및 제2 연장부분들(1254 및 1256)의 폭보다 더 작은 폭을 갖는다. 이러한 예에서 브리지 절연부(1252)는 균일한 형상으로 되어 있지만, 또한 상기 브리지 절연부(1252)는 본 개시에 따라, 브리지 절연부(1252)가 모래시계 형상을 가지는 경우와 같이, 불균일한 형상일 수 있다.
도 9b는 일단에 제1 연장부분(1254) 및 타 단부에 제2 연장부분(1256)을 각각 갖는 몸체를 포함하는 Z-형 IC(959s)를 도시하되, 상기한 제1 및 제2 부분들은 각각 접촉 패드(1262)를 위치시킨다. 상기 접촉 패드(1262)들은 몸체의 브리지 절연부(1252)에 의해 전기적으로 절연된다. 제1 연장부분(1254)은 브리지 절연부(1252)의 일 측으로부터 측면 방향으로 연장되고, 제2 연장부분(1256)은 브리지 절연부(1252)의 타 측으로부터 측면 방향으로 연장되어 Z-형 IC(959s)를 형성한다. 2개의 접촉 패드(1262)들은 2개의 애플리케이션 회로(1272)의 트랙들과 접촉한다. 2개의 삽입된 애플리케이션 회로 트랙들은 접촉 패드(1262)와 접촉하는 애플리케이션 회로들(1272)의 트랙들 사이에 위치한다. IC(959s)는 접촉 패드(1262)와의 접촉을 통해 애플리케이션 회로(1272)의 트랙들을 전기적으로 연결하는 브리지를 형성하여, 서로 바로 인접하게 배치될 수 없는 애플리케이션 회로들이 연결되도록 한다. 상기한 Z-형 IC(959s)는, 접촉부들이 가능한 한 서로 멀리 배치될 수 있도록 하면서도 IC의 크기를 더욱 줄이도록 회전되는 정렬 상태로 애플리케이션 회로(1272) 상에 배치된다. 애플리케이션 회로(1272)의 트랙들은 일정 폭으로 분리된다. 이러한 제약과 가능한 한 많은 IC를 한 웨이퍼에 집어넣어야 할 필요성을 감안할 때, 이것은 특히 유리하다.
도 9c는 브리지 절연부(1252)의 일단으로부터 측면 방향으로 연장되는 제1 연장부분(1254)을 갖는 몸체를 포함하는 L-형 IC(959t)를 도시한다. 이 예에서 L 자형 IC(959t)는 4개의 접촉 패드(1262)를 갖는다. 두 개의 접촉 패드들(1262)은 제1 연장부분(1254) 상에 위치하고, 제3 접촉 패드(1262)는 브리지 절연부(1252)와 제1 연장부분(1254)의 접합부에 위치하며, 제4 접촉 패드는 브리지 절연부(1252)와 제1 연장부분(1254)의 접합부의 반대편의 브리지 절연부(1252)의 일단에 위치한다. IC를 L-형 IC(959t)로 형성함으로써, 등가 애플리케이션 회로(1272)에 연결하는 데 필요한 직사각형 IC(1274)에 비해 IC 바닥 면적의 크기가 감소하여, 웨이퍼당 더 많은 IC를 생산할 수 있게 한다. L-형 IC(959t)는 4개의 애플리케이션 회로(1272) 트랙들을 위한 바닥 면적이 감소된 브리지로서 역할을 한다.
도 9d는 더 짧은 브리지 절연부(1252)를 갖는 도 9c의 IC에 대한 대안적인 L-형 IC(959t)를 도시한다(이러한 특정 예에서, 브리지(bridging)는 애플리케이션 회로 트랙들(1272) 또는 접촉부들 사이의 "브리지"로서 이해되는 것으로서, 그들 접촉부들 사이에 애플리케이션 회로 기능적 부위들, 즉 트랙들, 구성 요소, 장애물들이 제공되는지 여부에는 관계없다. IC(959t) 상의 4개의 접촉 패드들(1262)은 4개의 서로 다른 애플리케이션 회로 트랙들(1272)에 접촉한다. 2개의 접촉 패드(1262)는 제1부분(1254)에 위치하고, 제3 접촉 패드(1262)는 브리지 절연부(1252)와 제1부분(1254)의 접합부에 위치한다. 제4 접촉 패드는 브리지 절연부(1252)와 제1부분(1254)의 접합부 반대편에 브리지 절연부(1252)의 일단에 위치한다. L-형 IC의 바닥 면적은 균등한 애플리케이션 회로를 연결하는 데 필요한 균등한 직사각형 모양의 IC(1274)에 비해 더 작다. IC의 L-자 형상은 그 IC가 애플리케이션 회로 방해물(1500)과의 접촉을 피할 수 있게 하여, 그러한 방해물(1500)을 갖는 애플리케이션 회로들에 대한 설계상의 제약을 제거하도록 함으로써, 등가의 직사각형 모양의 IC(1274)를 비실용적으로 만들거나 애플리케이션의 회로 디자인의 다른 측면에 대해 절충하도록 만든다. 이러한 예에서, 애플리케이션 회로의 설계상 제약은 애플리케이션 회로 방해물(1500)이지만, 또 다른 IC 또는 전자 부품, 디스플레이 또는 애플리케이션 회로 기판의 가장자리가 또한, 또는 대안적으로, 상기 형상의 IC에 의해 극복될 설계상의 제약일 수도 있다는 것이 이해될 것이다. 상기 형상의 IC는 캐리어 상에 테셀레이션 패턴으로 배열될 수 있어, 단일 캐리어 상에서 생산되는 IC의 수는 제조 중 효율적인 캐리어 커버리지를 위해 최대화되고 이는 IC 비용 절감의 잠재력을 극대화한다.
도 9a 내지 9d에 설명된 예에서, 브리지 절연부(1252) 및 IC 본체의 다른 부분들, 즉 제1 및 제2부분들(1254 및 1256)은 90°의 각도를 형성하지만, 0°를 초과하되 180° 미만과 같은 다른 각도를 형성할 수도 있다.
모든 예에서, 집적 회로 IC들는 브리지 부분(들)(1252), 및 제1 및 제2 부분들(1254, 1256) 중 임의의 하나 또는 다수에 위치될 수도 있고, 그 IC들은 접촉 패드(1262)에 전기적으로 연결될 수 있다.
이러한 형상의 IC는 본 명세서에 기재된 기판 패턴 방법에 의해 제조될 수 있다. 대안적으로, 상기 형상의 IC는 임의의 통상적인 제조 방법을 사용하여 제조된 다음, 레이저 다이싱(dicing) 또는 기계적 절단/다이싱(예컨대, '쿠키 커터(cookie cutter)' 스탬핑)과 같은 방법에 의해 캐리어 또는 연성 지지체(예컨대, UV 방출 '웨이퍼 프레임') 상에서 싱귤레이션될 수 있다.
도 7a 및 7b는 각각 기판(도시되지 않음) 상에 형성되고 개구(1003, 1003') 형태의 내부 경계를 포함하는 IC(1059, 1059')를 도시하고 있는데, 여기서 그 개구로부터 기판 물질은 에칭 단계 동안 제거된다. 상기 개구(1003, 1003')는 IC(1059, 1059') 및 그 하부 기판에 하나 또는 다수의 관통 구멍(through-hole)을 형성하여 글라스 캐리어(1001, 1001')를 노출시키도록 한다. 상기 개구는 각 IC에서 단일한 것일 수 있거나 각 IC에서 패턴화될 수 있으며, 또한 기능적 또는 심미적 목적을 위한 것일 수 있다. 도 7c는 이러한 관통 구멍들(1003, 1003')을 도시하고 있는데, 이들은 도시된 실시 예에서 접착제(1005, 1005')가 전기 연결부(1015, 1015')와 접촉하는 상부 면(1007)과 그의 하부 면(1009) 사이에서, 연성 IC 기판 유닛(1011)을 통해 또한 글라스 캐리어(1001)에 내장된 전기 연결부(1013, 1013')와 접촉하도록 IC(1059)를 통해 흐르게 한다. 이러한 방식으로, IC(1059)는 애플리케이션 회로 또는 다른 표면에 부착될 수 있다. 예를 들어, IC(1059)의 형성 후에, 연성 IC 기판 유닛(1011) 및 IC(1059)는 글라스 캐리어(1001)로부터 제거되어, 관통 구멍들(1003 및/또는 1003')이 애플리케이션 회로에 내장된 전기 연결부들과 정렬되도록 애플리케이션 회로 상에 배치될 수 있다. 이어서, 전도성 접착제(1005 및/또는 1005')가 관통 구멍들(1003 및/또는 1003')의 상단부 근처에 적용될 수 있어서, 전기 연결부(1015, 1015')와 접촉하는 상부 면(1007)과 하부 면(1009) 사이에서 연성 IC 기판 유닛(1011)을 통해 하부의 애플리케이션 회로에 내장된 전기 연결부(1013, 1013')와 접촉하게끔 IC(1059)를 통해 흐르게 된다. 이러한 부착은 IC를 반전시키지 않고 IC 상부 면의 전기 연결부들을 애플리케이션 회로의 전기 연결부에 연결하도록 하는 편리한 방법을 제공한다.
도 7d의 실시 예에서, 관통 구멍(1003) 내의 전도성 접착제(1005)는 IC(1059)의 상부 면(1007) 상의 전기 접촉부(1015)와 IC 기판 유닛(1011)의 하부 면 상의 전기 접촉부(1013) 사이에 전기적 연결이 이루어질 수 있도록 한다. 전도성 접착제는 IC가 캐리어(1001) 상에 부착되는 표면 상에 전기 접촉부들과 추가적인 전기적 연결을 만들도록 배치된다. 도시된 실시 예에서, 전기 접촉부(1013)는 IC 기판 유닛(1011)에 내장되며, 글라스 캐리어(1001)는 접착제가 그 안으로 흐르는 홈(1021)을 포함한다. 위의 예와 유사하게, IC(1059)는 이러한 방식으로 글라스 캐리어(1001) 대신에 애플리케이션 회로 또는 다른 표면에 부착될 수 있으므로, 전기 접촉부들(IC 1059의 상부 면(1007) 상의 1015 및 IC 기판 유닛 1011의 하부 면 상의 1013)이 애플리케이션 회로 또는 다른 표면에 있는 홈을 통해 서로 그리고 추가의 전기적 연결부와 연결된다.
도 1a 내지 1f에 도시된 실시 예에서 전술한 바와 같이, IC 기판 유닛(5)은 기판 유닛 상에 IC(9)의 형성이 완료되기 전에 캐리어(1) 상에 개별 유닛으로서 형성된다. 이러한 실시 예에서, 폴리이미드 기판(3)을 패턴화하여 다수의 IC 연결 영역(7)에 의해 서로 이격된 다수의 IC 기판 영역들(5)을 정의하는 데에 리소그래피 인쇄 기술이 사용된다. 그 다음에, 기판(3)이 에칭에 의해 제거되고 캐리어(1)를 노출시켜 기판(3)에 채널들(11)을 형성한다. 다수의 IC 기판 유닛(5)은 그 채널들(11)에 의해 캐리어(1) 상에서 서로 이격되어 있다. 집적 회로(9)의 층들이 각각의 IC 기판 유닛(5)에 형성되어, 그 기판(3) 상에 채널(11)에 의해 서로 이격되는 다수의 개별 집적 회로들(9)을 형성한다. 이어서, 각각의 개별 IC(9)가 싱귤레이션(개별칩화) 될 수 있다.
이와 같이, 특히 IC 물질의 두꺼운 층(들)이 단일한 단계로 에칭되는 경우, IC 기판 유닛들(5) 사이의 작은 거리, 즉 채널(11)을 유지하기 위한 조치가 취해질 필요가 있다.
특정 실시 예들에서, IC 기판 유닛(5)의 초기 패턴화 후에, IC 기판 유닛 경계 사이의 채널(11)은 IC 싱귤레이션 단계에서 쉽게 제거될 수 있는 물질로 충전된다. 이러한 접근법은 연성 기판이 완전히 제거되었을 때 IC 기판 유닛들(5) 사이의 채널(11)이 형성되는 공정들과, 인접한 IC 기판 유닛들(5)을 연결하는 연성 기판 물질이 도 2에서 앞서 설명되고 예시된 바와 같이 잔류하는 경우와 같은, 연성 기판 물질이 채널(11)을 형성하기 위해 연성 기판이 부분적으로만 제거되는 공정들에도 적용될 수 있다. 상기 채널들(11)은 기판(3) 및 채널들(11)이 대체로 동일 평면이 되도록 기판 유닛(5)의 상부 면의 레벨까지, 완전히 채워진다. 이러한 방식으로 IC 제조 중의 후속 처리가 개선된다. 일단 IC가 완성되면, 채널(11)을 채우는 데 사용되는 물질과 그 위에 증착된 층들은, 화학적 처리, 예를 들어, 습식 또는 건식 에칭에 의해 제거될 수 있다. 이러한 대안적인 접근법의 세 가지 예가 이하에서 설명된다.
제1 예에서, 기판 유닛들(5)이 기판의 에칭 또는 선택적 증착에 의해 패턴화되고 그 경계가 한정된 후, IC 기판 유닛들(5) 사이의 채널들(11)은 니켈 무전해 도금(nickel electroless plating)으로 채워진다. 본 예에서, 상기 채널들(11)은 니켈로 채워져 있지만, 구리, 은, 금, 팔라듐 또는 다른 대체물과 같은(이에 국한 지는 않음) 대체성 물질들이 상기 채널을 채울 수 있음을 인식해야 할 것이다. 이것은 웨이퍼를 실질적으로 평탄화할 수 있게 하여 IC 제조의 후속적인 증착 및 에칭 단계들에서 발생하는 어떤 손상 효과들을 감소시키거나 완전히 제거하도록 할 수 있다. 일단 IC 제조가 완료되면, 그 IC는 습식 에칭, 건식 에칭 또는 기타 적절한 화학 공정을 사용하여 캐리어(1) 상에서 싱귤레이션 되고, 금속 채널 충전물과 그 위에 증착된 층들을 선택적으로 제거할 수 있다. 본 예에서는 니켈 무전해 도금을 에칭하는 부식액(etchant)이 사용될 수 있지만, 다른 물질에 대해서는 다른 부식액, 또는 알루미늄을 에칭하지 않고 구리 및 니켈을 에칭하는 선택적 부식액과 같은, 특정 물질을 식각하지만 다른 물질은 식각하지 않는 선택성 부식액들이 사용될 수도 있다는 것을 인식하여야 할 것이다. 이러한 방식으로, 채널(11)의 종횡비(aspect ratio)가 너무 높지 않고 또한 그 채널(11)이 너무 좁지만 않다면, 채널(11)의 바닥은 깨끗해질 것이다.
또 다른 예에서, 패턴화된 IC 기판 유닛들(5) 사이의 채널(11)은 그 기판 유닛(5)을 형성하는 데 사용되는 폴리머와는 다른 폴리머로 채워진다. 예를 들어, 기판 유닛(5)이 폴리에틸렌 나프톨레이트(polyethylene naphtholate: NAP) 또는 폴리이미드(polyimide: PI)로 형성된다면, 상기 채널(11)은 폴리메틸 메타크릴레이트(polymethyl methacrylate: PMMA) 또는 폴리비닐 아세테이트(polyvinyl acetate: PVA)와 같은 다른 폴리머로 채워질 수 있다. 본 개시 내용에 따라 추가적인 조합의 물질들이 사용될 수 있음을 이해해야 할 것이다. 일단 IC가 IC 기판 유닛(5) 상에 형성되면, 이들은 채널 충전 폴리머를 선택적으로 제거하도록 습식 에칭, 건식 에칭 또는 기타 적절한 화학적 공정을 사용하여 싱귤레이션될 수 있다. IC 기판 유닛(5) 상에 IC를 형성하는 데 사용되는 공정들에 따라서는, 캡핑(capping) 층(도시되지 않음)으로 채널-충전 폴리머를 보호하여 IC 형성 동안 그의 제거를 방지하도록 하는 것이 필요할 수 있다. 필요한 경우, 이러한 캡핑 층은 단지 기판 유닛들(5) 사이의 채널들(11)과 정렬되도록 패턴화될 수 있거나, 추가로 기판 유닛들(5)의 상부 면을 대체로 덮도록 할 수도 있다. 상기 캡핑 층은 싱귤레이션 전의 적절한 지점에서 채널-충전 폴리머로부터 제거될 수 있다.
추가적인 예에서, 채널(11)은 금속 씨딩 층(seeding layer), 예를 들어, 구리 씨딩 층(도시되지 않음)에서 캐리어(1) 상에 패턴화된다. 이 예에서, 채널(11)은 금속 씨딩 층의 캐리어(1) 상에 패턴화되지만, 본 개시에 따라 다른 금속이 사용될 수 있다는 것을 이해해야 할 것이다. 이러한 단계는 기판(3)이 캐리어(1) 상에 증착되기 전 또는 후에 발생할 수 있고, 리소그래피, 스퍼터링(sputtering) 또는 임의의 다른 적절한 기술과 같은(이에 한정되지 않음) 패턴 증착 기술을 사용하여 일어난다. 이어서, 기판(3)이 증착되고(이전에 그것이 수행되지 않았다면), 채널(11) 사이에 패턴이 형성되어, 상기 채널들(11)이 금속 씨딩 층 위에 증착된 기판 층에서 에칭되도록 한다. 본 예에서, 채널들(11)은 금속 씨딩 층 위에 증착된 기판 층에서 에칭되지만, 상기 기판(3)은 대안적으로는 금속 씨딩 층 채널들 사이에서 선택적으로 증착될 수도 있다. IC 기판 유닛들(5)이 캐리어 상에 패턴화된 후, 더 두꺼운 금속 층이 금속 씨딩 층 상에 성장하여 IC 기판 유닛들(5) 사이의 채널들(11)을 충전한다. 이것은 화학적 기상 증착, 또는 물리적 기상 증착, 전기 도금 또는 무전해 도금과 같은 대안적인 기법에 의해 수행되지만, 이들에만 한정되지는 않는다.
도 8a 내지 8e는 채널을 패턴화하고 바닥-측 접촉부들 또는 관통-칩(through-chip) 수직 상호접속 액세스(vertical interconnect access: 비아)들을 대신 형성함으로써 채널들을 금속으로 채우는 상기 기술에 대한 대안을 예시한다. 이러한 대안에서, 금속 층 또는 금속 씨딩 층(1181)의 초기 패턴화는 후속해서 형성되는 IC 기판 유닛들의 경계 내에 내부 기능적 부위들(internal features)을 포함한다. 금속 씨딩 또는 금속 층 증착은 대안적으로는 기판 유닛들과 그들의 내부 기능적 부위가 형성된 후에 수행될 수 있다. 본 예에서는 명료성을 위해 내부 기능적 부위들만 도시되고 채널 기능적 부위들은 도시되지 않는다. 일단 기판(1103) 및 금속 또는 금속 씨딩 층(1181)이 패턴화되고 내부 기능적 부위가 임의의 기판 물질이 없이 제거되면, 금속 또는 씨딩 층(1181) 상에 더 두꺼운 금속 층(1183)이 성장되거나 증착되어 이들 기능적 부위들(즉, 채널 기능적 부위 또는 내부 기능적 부위)을 기판 유닛의 상부 면까지 실질적으로 채운다. IC(1109) 형성의 후속 공정 동안, 금속 트랙 형태의 배선(도시되어 있지 않음)이 내부 기능적 부위 상에 증착된 금속(1183)에 연결될 수 있다. 이 과정(및 필요한 경우 추가적 층의 추가 증착, 싱귤레이션 및 캐리어(1101)로부터 분리)이 완료된 후, 내부 기능적 부위들은 해당 IC의 밑면에 '바닥-측 접촉부(bottom-side contacts)'들을 형성한다.
도 8a를 참조하면, 금속 또는 금속 씨딩 층(1181)이 패턴화되고 내부 기능적 부위들을 형성한다. 그 다음, 기판 층(1103)이 증착되고, 도 8b에 도시된 바와 같이 금속 또는 씨딩 층(1181) 위에서 패턴화되고 제거된다. 후속해서, 도 8c에 도시된 바와 같이, 기판(1103)의 상부 표면까지 내부 기능적 부위를 실질적으로 채우도록 하기 위해 더 두꺼운 금속 층(1183)이 금속 씨딩 층(1181) 위에 증착되거나 성장된다. 이제, 도 8d를 참조하면, 집적 회로(1109)가 기판(1103) 및 금속 층(1183) 표면 위에 형성된다. 이것은 IC(1109)와 금속 내부 기능적 부위(1181) 사이에 전기적 연결을 제공한다. 도시되지는 않았지만, 패드들이 안테나와 같은 애플리케이션 회로에 연결되며, 이것은 해당 IC(1109)를 뒤집을 필요 없이 그렇게 할 수 있어, 전체 조립 공정을 단순화한다.
도 8e에 도시된 바와 같이, 하나 또는 다수의 추가적인 금속 층들(1193)이 내부 기능적 부위(1181)의 상부에 형성될 수 있다. 이렇게 함으로써, IC(1109)의 상부 표면과 IC(1109)의 하부 표면 사이에서 이어지는 전도성 기능적 부위(conducting feature)인 "관통-칩 비아(through-chip vias)"를 생성할 수 있다. 이것은 IC(1109) 및/또는 다른 구성 요소를 애플리케이션 회로에서 동일한 물리적 영역 또는 중첩 영역에 "적층(stacking)"할 수 있게 하여, 그 영역을 절약하고 상호 연결부들의 금속 트래킹(metal tracking)을 감소시키고 애플리케이션 회로의 비용을 절감한다. 이것은 또한 애플리케이션 회로에서의 금속 트래킹에 있어 "크로스오버(corssover)"에 대한 필요성을 제거하며, 이는 필요한 제조 단계 수를 줄여준다. 패드는 두 가지 다른 방식으로 제조할 수 있는데, 전술한 바와 같이, 금속-우선(metal first) 또는 기판-우선(substrate first)의 접근 방식이다.
금속-우선 접근 방식에서는, 기판(1103)을 스핀-코팅(spin-coating)하기 전에 금속 접촉 패드(1181)가 글라스 캐리어(1101) 상에 직접 증착되고 패턴화된다. 그 다음, 면적이 접촉 패드보다 작거나 같을 수 있는 비아(via)가 폴리이미드 기판에 대한 산소 플라즈마 건식 에칭과 같은 적절한 공정을 사용하여 필름을 통해 에칭되고, 상부 IC 층(1109)에 연결이 이루어진다. 이러한 연결부들(1183, 1193)은 연결부를 형성하도록 에칭된 비아 주위에 양의 경사의 측벽 위에서 경로가 형성되는 상부 금속 층으로, 또는 전해/무전해 도금(electro/electroless plating) 기법과 같은 비아를 채우는 방법들로 만들어진다. 이러한 특정 예에서, 바닥 패드에 연결되는 기판의 비아는 패드(1181)가 그들 너머 연장되는 상태로 제한된 영역으로 이루어질 수 있다.
대안적으로, 기판-우선 접근 방식을 채택할 경우, 기판(1103)은 글라스 캐리어 상에 증착되고, 비아는 양(positive)의 측벽으로 에칭된다. 그 다음, 금속(1183)이 증착됨으로써 비아 가장자리에서 어떠한 파손도 발생하지 않는다. 상기 금속(1183)은 글라스 캐리어(1101)와 접촉하고 기판의 상부까지, 그리고 궁극적으로는 IC(1109)의 상부 표면까지 그 경로가 이어진다. 하부 패드 영역은 본 방법에서 비아의 크기에 의해 그 경계가 한정되며, 따라서 기판은 비교적 큰 에칭 영역을 갖는 것이 바람직하다.
캐리어로부터 금속 접촉 패드 영역의 적절한 방출을 보장하기 위해, 이형층(release layer)이 금속 패드 하부에 제공되고, 방출에 사용되는 레이저와 상호 작용하도록 설계되어, 금속 패드 영역의 완전한 방출을 일으키도록 한다. 본 예에서, 금속 패드는 알루미늄을 포함하고 이형층은 티타늄을 포함하지만, 본 개시에 따라 대체 물질이 사용될 수 있을 것으로 예상된다.
실시 예들에 있어 IC 기판 유닛의 내부 경계 패턴 및 그 위에 형성된 IC는 추가적 보안 및/또는 추적 기능부(traceability features)를 형성할 수 있다.
개개의 IC 기판 유닛들 및 그 위에 형성된 IC들은 캐리어로부터 그들을 분리함으로써 싱귤레이션 된다. 방출 공정은 적외선 전자기 방사 방출 공정(infrared electromagnetic radiation release process), 열 방출(heat release) 또는 기계적 박리 방출(mechanical peel release) 공정일 수 있다.
개별 IC 기판 유닛들 및 캐리어 상에 형성된 IC는 그 캐리어로부터 개별적으로 방출되거나 하나 또는 다수의 인접한 개별 IC 기판 유닛들 및 그 위에 형성된 IC에 연결될 수 있다.
본 명세서의 설명 및 청구 범위 전체에 걸쳐, 단어 "포함한다(comprise)" 및 "갖는다(contain)"라는 단어와 이들의 변형은 "~를 포함하지만, 이에 한정되지는 않는 것"을 의미하며, 이들은 다른 부분들, 첨가물들, 구성 요소들, 정수 또는 단계들을 배제하는 것을 의도하지는 않는다(그리고 배제하지 않음). 본 명세서의 설명 및 청구 범위 전체에 걸쳐서, 단수 표현은 문맥상 달리 요구하지 않는 한, 그것의 복수도 포함한다. 특히, 부정 관사가 사용되는 경우, 문맥상 달리 요구하지 않는 한, 본 명세서는 단일한 것뿐만 아니라 복수의 것까지도 고려하는 것으로 이해되어야 할 것이다.
본 발명의 특정 측면, 실시 예 또는 예와 관련하여 기술된 특징들, 개체들, 특성, 화합물들, 화학적 성분들(moieties) 또는 그룹들은, 그와 양립할 수 없는 경우를 제외하고는, 본 명세서에 기재된 임의의 다른 측면, 실시 예 또는 예들에도 적용 가능한 것으로 이해되어야 할 것이다. 본 명세서에 개시된 모든 특징들(수반되는 청구 범위, 요약 및 도면을 포함함) 및/또는 그렇게 개시된 임의의 방법 또는 공정의 모든 단계들은, 이러한 특징들 중 적어도 일부가 상호 배타적인 경우의 조합들을 제외하고, 어떤 조합으로든 결합될 수 있다. 본 발명은 전술한 실시 예의 세부 사항들로 한정되지 않는다. 본 발명은 본 명세서에 개시된 특징들(수반되는 청구 범위, 초록 및 도면을 포함한다)의 임의의 신규한 것 또는 임의의 신규한 조합, 또는 그렇게 개시된 임의의 방법 또는 공정 단계의 임의의 신규한 것 또는 임의의 신규한 조합에까지 확장된다.
본 출원과 관련하여 본 명세서와 동시에 또는 그 이전에 제출되고 본 명세서와 함께 공중의 열람에 놓인 모든 문서들 및 기록들에 대해 독자의 참조가 요구되며, 그러한 모든 문서 및 기록의 내용이 본 명세서에 참조로 통합된다.

Claims (36)

  1. 캐리어 상에 다수의 개별 집적 회로들(IC)을 제조하기 위한 공정에 있어서,
    연성 기판을 위한 캐리어를 제공하는 단계;
    상기 캐리어 상에 균일한 두께의 연성 기판을 증착하는 단계;
    상기 균일한 두께의 연성 기판을 패턴화하여 다수의 IC 연결 영역들에 의해 서로 이격되는 다수의 IC 기판 영역들을 정의하는 단계;
    상기 IC 연결 영역의 적어도 일부로부터 상기 연성 기판의 두께의 적어도 일부를 제거하여 상기 연성 기판에 채널들, 및 상기 채널들에 의해 상기 캐리어 상에서 서로 이격되는 다수의 IC 기판 유닛들을 형성하는 단계; 및
    상기 IC 기판 유닛들 중 적어도 하나 위에 집적 회로를 형성하는 단계를 포함하는 공정.
  2. 캐리어 상에 다수의 개별 집적 회로들(IC)을 제조하기 위한 공정에 있어서,
    연성 기판을 위한 캐리어를 제공하는 단계;
    상기 캐리어 상에 균일한 두께의 연성 기판을 증착하는 단계;
    상기 균일한 두께의 연성 기판을 패턴화하여 IC 연결 영역들에 의해 서로 이격된 다수의 IC 기판 영역들을 정의하는 단계;
    상기 IC 기판 영역들 중 적어도 하나 위에 집적 회로의 일부를 형성하는 단계;
    상기 IC 연결 영역의 적어도 일부로부터 상기 연성 기판의 두께의 적어도 일부를 제거하여 상기 연성 기판에 채널들, 및 상기 채널들에 의해 상기 캐리어 상에서 서로 이격되는 다수의 IC 기판 유닛들을 형성하는 단계; 및
    상기 IC 기판 영역들 중의 상기 적어도 하나에서 상기 집적 회로의 형성을 완료하는 단계를 포함하는 공정.
  3. 제1항 또는 제2항에 있어서, 각각의 IC 기판 유닛 상에 집적 회로를 형성하는 단계를 포함하는 방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 각각의 IC 기판 유닛은 균일한 두께의 연성 기판을 포함하는 것인 방법.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 캐리어의 각 IC 기판 유닛 사이에 상기 캐리어 상의 다수의 기판 없는 채널들을 형성하도록 모든 IC 연결 영역들로부터 상기 연성 기판의 전체 두께를 제거하는 단계를 포함하는 방법.
  6. 제1항 내지 제4항 중 어느 한 항에 있어서, 각 IC 기판 유닛 사이에 적어도 하나의 채널이 형성되는 캐리어 상에 다수의 패턴화된 채널을 형성하도록 각각의 IC 연결 영역의 일부로부터 상기 연성 기판의 전체 두께를 제거하는 동작을 포함하는 방법.
  7. 제1항 내지 제4항 중 어느 한 항에 있어서, 각각의 IC 연결 영역의 제1부분으로부터 연성 기판의 두께의 제1부분을 제거하고, 상기 각각의 IC 연결 영역의 상이한 제2부분으로부터 연성 기판의 두께의 제2부분을 제거하는 동작을 포함하되, 상기 제1부분은 제2부분보다 두께가 더 큰 것인 공정.
  8. 제6항 또는 제7항에 있어서, 상기 IC 연결 영역의 각각을 따라 연성 기판의 전체 두께를 순차적으로 제거하고 남겨둠으로써 상기 IC 연결 영역에서 인접한 IC 기판 유닛들 사이에 천공 라인들(perforation lines)을 형성함으로써 상기 캐리어 상의 다수의 패턴화된 채널들을 형성하는 동작을 포함하되, 여기서 적어도 하나의 채널은 각각의 IC 기판 유닛들 사이에 형성되는 것인 공정.
  9. 제6항 또는 제7항에 있어서, 상기 IC 연결 영역 각각의 제1부분으로부터 상기 연성 기판의 두께의 제1부분을 제거하고, 상기 IC 연결 영역 각각의 상이한 제2부분으로부터 상기 연성 기판의 두께의 제2부분을 순차적으로 제거함으로써 상기 IC 연결 영역에서 인접한 IC 기판 유닛들 사이에 천공 라인들을 형성하는 동작을 포함하되, 상기 제1부분은 상기 제2부분보다 더 두꺼운 두께를 갖는 것인 공정.
  10. 제6항 또는 제7항에 있어서, 캐리어 상에 다수의 패턴화된 채널들을 형성하도록 상기 IC 연결 영역의 각각을 따라서 상기 연성 기판의 전체 두께 및 상기 연성 기판의 부분적인 두께를 순차적으로 제거함으로써 상기 IC 연결 영역에서 인접하는 IC 기판 유닛들 사이에 천공 라인들을 형성하는 동작을 포함하되, 여기서 적어도 하나의 채널은 각각의 IC 기판 유닛 사이에 형성되는 것인 공정.
  11. 제1항 내지 제4항 및 제6항 중 어느 한 항에 있어서, 상기 채널 내에 적어도 하나의 구조의 연성 기판을 갖는 채널을 형성하도록 상기 IC 연결 영역 각각의 일부로부터 연성 기판의 전체 두께를 제거함으로써 상기 IC 연결 영역에 적어도 하나의 구조물을 형성하는 동작을 포함하되, 상기 구조물은 상기 채널에 인접한 IC 기판 유닛들로부터 이격되는 것인 공정.
  12. 제11항에 있어서, 상기 구조물은 테스트 구조인 것인 공정.
  13. 제1항 내지 제12항 중 어느 한 항에 있어서, 상기 캐리어 상의 IC 기판 유닛들의 형상은 균일한 것인 공정.
  14. 제13항에 있어서, 상기 IC 기판 유닛들은 다각형인 것인 공정.
  15. 제1항 내지 제13항 중 어느 한 항에 있어서, 상기 IC 기판 유닛들의 형상은 불규칙한 것인 공정.
  16. 제1항 내지 제15항 중 어느 한 항에 있어서, 상기 캐리어 상의 IC 기판 유닛들 중 적어도 하나의 적어도 하나의 가장자리는 적어도 하나의 움푹한 부위(indentation)를 포함하는 것인 공정.
  17. 제16항에 있어서, 상기 가장자리는 일련의 움푹한 부위들을 포함하는 것인 공정.
  18. 제1항 내지 제17항 중 어느 한 항에 있어서, 상기 캐리어는 강성(rigid)인 것인 공정.
  19. 제18항에 있어서, 상기 캐리어는 유리, 폴리카보네이트(polycarbonate) 또는 석영(quartz)인 것인 공정.
  20. 제1항 내지 제18항 중 어느 한 항에 있어서, 상기 캐리어는 연성(flexbile)인 것인 공정.
  21. 제20항에 있어서, 상기 캐리어는 가요성 방출 테이프(flexible release tape)인 것인 공정.
  22. 제1항 내지 제21항 중 어느 한 항에 있어서, 상기 연성 기판의 적어도 일부가 상기 IC 연결 영역으로부터 제거되어 상기 캐리어 상의 미리 결정된 위치(들)에서 패턴으로 채널들을 형성하도록 하는 것인 공정.
  23. 제22항에 있어서, 상기 패턴은 상기 캐리어의 가장자리들 사이에서 연장되는 일련의 교차 채널들로 형성되는 것인 공정.
  24. 제22항 또는 제23항에 있어서, 상기 채널의 패턴은 상기 캐리어 전체에 걸쳐 균일한 것인 공정.
  25. 제22항 또는 제23항에 있어서, 상기 채널의 패턴은 상기 캐리어 전체에 걸쳐 불균일한 것인 공정.
  26. 제1항 내지 제25항 중 어느 한 항에 있어서, 상기 연성 기판은 단일 층으로 형성되는 것인 공정.
  27. 제1항 내지 제26항 중 어느 한 항에 있어서, 상기 연성 기판 물질은 폴리머인 것인 공정.
  28. 제1항 내지 제26항 중 어느 한 항에 있어서, 상기 연성 기판 물질은 폴리이미드(polyimide), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate (PET), 파릴렌(parylene), 벤조시클로부텐(benzocyclobutene), Cytop™, 네거티브 에폭시 포토레지스트(negative epoxy photoresist), 하이드로겐 실세스퀴옥산(hydrogen silsesquioxane: HSQ) 및 폴리아릴에테르에테르케톤(Polyaryletheretherketone: PEEK) 중의 하나 또는 다수를 포함하는 것인 공정.
  29. 제1항 내지 제25항 중 어느 한 항에 있어서, 상기 연성 기판은 중간층에 의해 서로 이격된 2개의 폴리머 기판 층들을 포함하는 층상 구조를 포함하는 것인 공정.
  30. 제1항 내지 제26항 중 어느 한 항에 있어서, 상기 연성 기판 물질은 금속 산화물(metal oxide), 금속 인산염(metal phosphate), 금속 황산염(metal sulphates), 금속 아황산염(metal sulphite), 금속 질화물(metal nitride), 금속 옥시나이트라이드(metal oxynitride), 무기 절연체(inorganic insulator) 및 스핀형 글라스(spinnable glass) 중 하나 또는 다수를 포함하는 것인 공정.
  31. 제1항 내지 제30항 중 어느 한 항에 있어서, 상기 캐리어와 연성 기판 사이의 인터페이스는 상기 연성 기판을 캐리어에 직접적으로 접착하여 형성되는 것인 공정.
  32. 제1항 내지 제30항 중 어느 한 항에 있어서, 상기 인터페이스는 중간층을 포함하는 것인 공정.
  33. 제32항에 있어서, 상기 중간층은 접착제를 포함하는 것인 공정.
  34. 제32항 또는 제33항에 있어서, 상기 중간층은 티타늄 금속을 포함하는 것인 공정.
  35. 제32항 내지 제34항 중 어느 한 항에 있어서, 상기 중간층은 패턴화되는 것인 공정.
  36. 제1항 내지 제35항 중 어느 한 항에 있어서, IC 형성 공정이 완료된 후 상기 캐리어로부터 그들 각각을 방출함으로써 IC 기판 유닛들을 싱귤레이션하는 단계를 포함하는 공정.
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