KR20190129872A - 픽업 방법, 픽업 장치, 및 실장 장치 - Google Patents
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Abstract
점착력 등의 유지력의 영향을 저감시키고, 반도체 칩의 픽업 및 실장을 신뢰성 높게 실시하는 것을 과제로 한다. 구체적으로는, 최표층이 반도체 칩 탑재면 (13) 을 갖는 정전 전사판에 의해 반도체 칩 (1) 을 픽업하는 픽업 방법으로서, 반도체 칩 탑재면 (13) 에 원하는 대전 패턴을 형성하는 대전 공정과, 배열된 복수의 반도체 칩 (1) 중, 원하는 대전 패턴에 따라 반도체 칩 탑재면 (13) 에 흡착시킴으로써, 선택적으로 반도체 칩 (1) 을 픽업하는 픽업 공정을 적어도 갖는 것을 특징으로 하는 픽업 방법으로 하였다.
Description
본 발명은 배열된 복수의 반도체 칩으로부터 원하는 반도체 칩을 픽업하는 픽업 방법, 픽업 장치, 및 실장 장치에 관한 것이다.
반도체 칩은, 비용 저감을 위해서 소형화하고, 소형화한 반도체 칩을 고속·고정밀도로 실장하기 위한 노력이 이루어지고 있다. 특히, 디스플레이에 사용되는 LED 는 마이크로 LED 라고 불리는 50 ㎛ × 50 ㎛ 이하의 LED 칩을 수 ㎛ 의 정밀도로 고속으로 실장하는 것이 요구되고 있다.
특허문헌 1 에는, 웨이퍼에 격자상으로 형성된 반도체 칩에 띠상의 레이저 광을 조사하여 1 라인 또는 복수 라인마다 일괄적으로 전사 기판 (200) 에 전사한 후, 전사 기판 (200) 에 전사된 후의 복수의 반도체 칩에 띠상의 레이저 광을 조사하여 1 라인 또는 복수 라인마다 전사 기판 (300) 에 일괄적으로 전사하는 구성이 기재되어 있다.
그러나, 특허문헌 1 에 기재된 것은, 하나의 전사 기판으로부터 다른 전사 기판으로 반도체 칩을 전사 (픽업) 할 때, 반도체 칩이 유지되어 있는 점착력 등의 영향으로 하나의 전사 기판으로부터 분리되지 않아, 다른 전사 기판에 순조롭게 전사할 수 없을 우려가 있다는 문제가 있었다.
본 발명은 상기 문제점을 해결하여, 점착력 등의 영향을 없애, 반도체 칩의 픽업 및 실장을 신뢰성 높게 실시하는 것을 과제로 한다.
상기 과제를 해결하기 위해서 본 발명은, 최표층이 반도체 칩 탑재면을 갖는 정전 전사판에 의해 반도체 칩을 픽업하는 픽업 방법으로서,
상기 반도체 칩 탑재면에 원하는 대전 패턴을 형성하는 대전 공정과,
배열된 복수의 상기 반도체 칩 중, 상기 원하는 대전 패턴에 따라 상기 반도체 칩 탑재면에 흡착시킴으로써, 선택적으로 상기 반도체 칩을 픽업하는 픽업 공정을 적어도 갖는 것을 특징으로 하는 픽업 방법을 제공하는 것이다.
이 구성에 의해, 대전한 정전기로 반도체 칩을 픽업함으로써, 점착력 등의 영향을 없애, 반도체 칩의 픽업을 신뢰성 높게 실시할 수 있다.
상기 정전 전사판은 절연층을 구비하고, 상기 절연층의 표면이 상기 반도체 칩 탑재면이고, 상기 대전 공정에 있어서는, 상기 반도체 칩 탑재면에 고전압을 인가한 전극을 선택적으로 접촉 또는 근접시킴으로써, 상기 정전 전사판의 상기 반도체 칩 탑재면에 상기 원하는 대전 패턴을 형성하는 구성으로 해도 된다.
이 구성에 의해, 확실하게 원하는 대전 패턴을 형성할 수 있다.
상기 정전 전사판은 광 도전성을 갖는 절연층을 구비하고, 상기 절연층의 표면이 상기 반도체 칩 탑재면이고,
상기 대전 공정이, 상기 반도체 칩 탑재면을 균일하게 대전하는 균일 대전 공정과,
상기 원하는 대전 패턴에 따라 광 에너지를 상기 반도체 칩 탑재면에 대해 조사하는 노광 공정에 의해 상기 정전 전사판의 상기 반도체 칩 탑재면에 상기 원하는 대전 패턴을 형성하는 구성으로 해도 된다.
이 구성에 의해서도, 확실하게 원하는 대전 패턴을 형성할 수 있다.
또, 상기 과제를 해결하기 위해서 본 발명은, 최표층이 반도체 칩 탑재면을 갖는 정전 전사판에 의해 반도체 칩을 픽업하는 픽업 장치로서,
상기 반도체 칩 탑재면에 원하는 대전 패턴을 형성하는 대전 패턴 형성 장치와,
복수의 반도체 칩을 배열하는 재치대 (載置臺) 와,
상기 정전 전사판을 이재 (移載) 하는 정전 전사판 이재 헤드를 적어도 구비하고,
상기 정전 전사판 이재 헤드는, 상기 재치대까지 상기 정전 전사판을 이재하고, 상기 원하는 대전 패턴에 따라, 상기 재치대에 배열된 복수의 상기 반도체 칩 중 선택적으로 상기 반도체 칩을, 상기 반도체 칩 탑재면에 흡착하여 픽업하는 것을 특징으로 하는 픽업 장치를 제공하는 것이다.
이 구성에 의해, 대전한 정전기로 반도체 칩을 픽업함으로써, 점착력 등의 영향을 없애, 반도체 칩의 픽업을 신뢰성 높게 실시할 수 있다.
상기 정전 전사판은 절연층을 구비하고, 상기 절연층의 표면이 상기 반도체 칩 탑재면이고, 상기 대전 패턴 형성 장치가, 전압을 인가한 전극을 상기 반도체 칩 탑재면에 대해 선택적으로 접촉 또는 근접시킴으로써, 상기 원하는 대전 패턴을 상기 정전 전사판의 상기 반도체 칩 탑재면에 형성하는 구성으로 해도 된다.
이 구성에 의해, 확실하게 원하는 대전 패턴을 형성할 수 있다.
상기 절연층이 광 도전성을 갖는 것이고, 상기 절연층의 표면이 상기 반도체 칩 탑재면이고, 상기 대전 패턴 형성 장치가, 상기 반도체 칩 탑재면을 균일하게 대전하는 균일 대전 장치와, 상기 원하는 대전 패턴에 따라 광 에너지를 상기 반도체 칩 탑재면에 대해 조사하는 노광 장치를 갖는 구성으로 해도 된다.
이 구성에 의해서도, 확실하게 원하는 대전 패턴을 형성할 수 있다.
픽업 장치에 의해 픽업한 상기 반도체 칩을, 기판 상에 일괄적으로 실장하는 구성으로 해도 된다.
이 구성에 의해, 점착력 등의 영향을 없애, 정전 전사판에 픽업된 반도체 칩의 실장을 신뢰성 높게 실시할 수 있다.
상기 반도체 칩이 50 ㎛ × 50 ㎛ 이하인 투영 면적을 갖는 LED 칩인 구성으로 해도 된다.
이 구성에 의해, 고정세한 디스플레이 장치를 실현할 수 있다.
본 발명의 픽업 방법, 픽업 장치, 및 실장 장치에 의해, 점착력 등의 영향을 없애, 반도체 칩의 픽업 및 실장을 신뢰성 높게 실시할 수 있다.
도 1 은, 본 발명의 실시예 1 에 있어서의 재치대 대전 공정 및 캐리어 기판 분리 공정을 설명하는 도면이다.
도 2 는, 본 발명의 실시예 1 에 있어서의 대전 공정을 설명하는 도면이다.
도 3 은, 본 발명의 실시예 1 에 있어서의 픽업 공정의 전반을 설명하는 도면이다.
도 4 는, 본 발명의 실시예 1 에 있어서의 픽업 공정의 후반을 설명하는 도면이다.
도 5 는, 본 발명의 실시예 1 에 있어서의 실장 공정을 설명하는 도면이다.
도 6 은, 본 발명의 실시예 2 에 있어서의 균일 대전 공정을 설명하는 도면이다.
도 7 은, 본 발명의 실시예 2 에 있어서의 노광 공정을 설명하는 도면이다.
도 2 는, 본 발명의 실시예 1 에 있어서의 대전 공정을 설명하는 도면이다.
도 3 은, 본 발명의 실시예 1 에 있어서의 픽업 공정의 전반을 설명하는 도면이다.
도 4 는, 본 발명의 실시예 1 에 있어서의 픽업 공정의 후반을 설명하는 도면이다.
도 5 는, 본 발명의 실시예 1 에 있어서의 실장 공정을 설명하는 도면이다.
도 6 은, 본 발명의 실시예 2 에 있어서의 균일 대전 공정을 설명하는 도면이다.
도 7 은, 본 발명의 실시예 2 에 있어서의 노광 공정을 설명하는 도면이다.
실시예 1
본 발명의 실시예 1 에 대해, 도 1 ∼ 도 5 를 참조하여 설명한다. 도 1 은, 본 발명의 실시예 1 에 있어서의 재치대 대전 공정 및 캐리어 기판 분리 공정을 설명하는 도면이다. 도 2 는, 본 발명의 실시예 1 에 있어서의 대전 공정을 설명하는 도면이다. 도 3 은, 본 발명의 실시예 1 에 있어서의 픽업 공정의 전반을 설명하는 도면이다. 도 4 는, 본 발명의 실시예 1 에 있어서의 픽업 공정의 후반을 설명하는 도면이다. 도 5 는, 본 발명의 실시예 1 에 있어서의 실장 공정을 설명하는 도면이다.
도 1(b), 도 1(c) 에 나타내는 바와 같이, 사파이어로 이루어지는 캐리어 기판 (3) 에 반도체 칩 (1) 이 성장되어 형성되어 있고, 반도체 칩 (1) 은 캐리어 기판 (3) 에 유지된 일방의 면과 반대측의 면인 타방의 면이 외부에 노출되어 범프 (2) 가 형성되어 있다. 또, 캐리어 기판 (3) 은 원형 또는 사각형을 가지고 있고, 사파이어 이외에 갈륨비소로 이루어지는 것도 있다. 또, 반도체 칩 (1) 은 다이싱되어 캐리어 기판 (3) 에 복수개 (수 백개 ∼ 수 만개) 가 2 차원으로 배열되어 있다. 마이크로 LED 라고 불리는 소형의 반도체 칩 (1) 에서는, 50 ㎛ × 50 ㎛ 이하의 사이즈이고, 이 사이즈에 다이싱폭을 더한 피치로 배열되어 있다. 이와 같은 소형의 반도체 칩 (1) 은, 고정밀도 (예를 들어, 1 ㎛ 이하의 정밀도) 로 회로 기판에 실장하는 것이 요구되고 있다. 실시예 1 에 있어서의 반도체 칩 (1) 은, 사전에 각 반도체 칩 (1) 을 검사하여 불량의 LED 칩을 제거하고 있다. 구체적으로는, 후술하는 레이저 리프트 오프의 경우보다 강한 레이저 광을 조사하여, 불량 칩을 소실시키고 있다.
먼저, 캐리어 기판 (3) 및 캐리어 기판 (3) 에 유지된 반도체 칩 (1) 을 재치대 (50) 에 단단히 유지시키기 위해, 도 1(a) 에 나타내는 바와 같이, 재치대 (50) 의 표면 전역을 대전시키는 재치대 대전 공정을 실행한다. 재치대 대전 공정에서는, 재치대 대전 장치 (60) 의 표면을 재치대 (50) 의 표면 전역에 접촉, 또는 근접시키고, 대략 1 KV 의 플러스 전압 (70) 을 인가한다. 재치대 (50) 는, 철 등의 금속으로 이루어지는 받침대 (51) 와 받침대 (51) 의 재치대 대전 장치 (60) 를 접촉시키는 측의 표면에 형성된 유리로 이루어지는 절연체 (52) 로 이루어진다. 이 재치대 (50) 의 절연체 (52) 에 플러스 전압을 인가함으로써, 재치대 (50) 의 표면 전역이 플러스 전위로 대전한다.
또한, 실시예 1 에 있어서는, 재치대 (50) 를 플러스 전위로 대전시키고 있지만, 반드시 이것에 한정되는 것은 아니며 적절히 변경이 가능하다. 예를 들어, 마이너스 전위로 대전시켜도 된다. 그 경우, 대전열에 따라, 절연체 (52) 를 테플론 (등록상표) 이나 폴리프로필렌 등의 재료로 구성하면 된다.
또, 실시예 1 에 있어서는, 재치대 (50) 의 표면을 대전시키기 위해, 재치대 대전 장치 (60) 의 표면을 재치대 (50) 의 표면 전역에 접촉 또는 근접시키는 구성으로 했지만, 반드시 이것에 한정되는 것은 아니며 적절히 변경이 가능하다. 예를 들어, 일렬로 코로나 방전부를 배열시킨 대전 바를 사용하고, 이 대전 바를 재치대 (50) 의 표면에 접촉 또는 근접시켜 코로나 방전부의 배열 방향과 직교하는 방향으로 재치대 (50) 에 대해 상대 이동시키도록 구성해도 된다. 이로써 간단한 구성으로 재치대 (50) 의 표면에 대전시킬 수 있다.
다음으로, 재치대 대전 장치 (60) 를 제거한 후, 도시되지 않은 캐리어 기판 이재 헤드에 의해, 캐리어 기판 (3) 에 일방의 면이 유지된 복수의 반도체 칩 (1) 의 타방의 면을 표면이 대전된 재치대 (50) 에 재치한다 (도 1(b) 참조). 이로써, 캐리어 기판 (3) 을 유지된 반도체 칩 (1) 의 타방의 면은, 정전기에 의해 재치대 (50) 에 유지된다.
그리고, 캐리어 기판 (3) 으로부터 반도체 칩 (1) 의 일방의 면을 분리하는 캐리어 기판 분리 공정을 실행한다. 실시예 1 에 있어서는, 도시되지 않은 캐리어 기판 분리 장치에 의해, 캐리어 기판 (3) 에 대해 라인상으로 엑시머 레이저로 이루어지는 레이저 광 (90) 을 조사하고, 캐리어 기판 (3) 또는 라인상의 레이저 광 (90) 중 어느 것을 레이저 광 (90) 의 라인과 직교하는 방향으로 상대 이동시켜 캐리어 기판 (3) 전체에 레이저 광을 조사한다 (도 1(c) 참조). 그리고, 사파이어로 이루어지는 캐리어 기판 (3) 에 있어서의 GaN 층의 일부를 Ga 와 N 으로 분해시키고, 캐리어 기판 (3) 으로부터 반도체 칩 (1) 을 분리한다. 이 수법은 레이저 리프트 오프라고 불린다. 분리한 캐리어 기판 (3) 은, 캐리어 기판 이재 헤드 (20) 에 의해 제거할 수 있다.
이상으로, 실장해야 할 반도체 칩 (1) 이 재치대 (50) 에 유지된다. 그리고, 캐리어 기판 분리 공정과 병행하거나, 또는 캐리어 기판 분리 공정 후에, 최표층이 반도체 칩 탑재면 (13) 을 갖는 정전 전사판 (10) 에 의해 반도체 칩 (1) 을 픽업하는 대전 공정을 실행한다 (도 2 참조). 정전 전사판 (10) 은 철 등의 금속으로 이루어지는 판 (11) 과 판 (11) 의 일방측에는 절연층 (12) 을 가지고 있다. 이 절연층 (12) 의 판 (11) 측과는 반대측의 표면을, 본 명세서에 있어서는, 반도체 칩 탑재면이라고 부른다. 대전 공정에서는, 반도체 칩 탑재면 (13) 을 대전 패턴 형성 장치 (30) 에 접촉 또는 근접시켜 원하는 대전 패턴을 반도체 칩 탑재면 (13) 에 형성한다.
요컨대, 대전 패턴 형성 장치 (30) 는, 도 2 에 나타내는 바와 같이, 그 표면의 일부가 돌출된 복수의 돌출 전극부 (31) 와 돌출되어 있지 않은 복수의 비돌출부 (32) 를 구비하고 있다. 대전 패턴 형성 장치 (30) 에는 대략 1 KV 의 플러스 전압 (40) 이 인가되어 있고, 재치대 (50) 에 배열되어 있는 복수의 반도체 칩 (1) 중 원하는 반도체 칩 (1) 의 배열 피치에 맞춘 피치로 2 차원으로 (도 2 의 깊이 방향으로도) 돌출 전극부 (31) 가 돌출되어 있다. 정전 전사판 이재 헤드 (20) 로 정전 전사판 (10) 을 진공 흡착하여 유지하고, 이 대전 패턴 형성 장치 (30) 의 돌출 전극부 (31) 의 선단부에 정전 전사판 (10) 의 반도체 칩 탑재면 (13) 을 접촉 또는 근접시킨다.
그리고, 대전 패턴 형성 장치 (30) 의 돌출 전극부 (31) 에 인가되어 있는 고전압에 의해, 정전 전사판 (10) 에 있어서의 돌출 전극부 (31) 가 접촉하고 있는 반도체 칩 탑재면 (13) 의 부분에 플러스 전위가 대전된다. 요컨대, 대전 패턴 형성 장치 (30) 에 있어서의 돌출 전극부 (31) 를 형성한 원하는 영역에 접촉한 정전 전사판 (10) 의 반도체 칩 탑재면 (13) 에 플러스 전위가 대전하여 원하는 대전 패턴이 형성된다. 이 때, 실제로는 돌출 전극부 (31) 에 접촉한 부분에 더하여, 그 주위의 약간의 영역에 대전되는 경우가 있기 때문에, 원하는 영역보다 작은 면적을 접촉시키도록 돌출 전극부 (31) 를 구성해도 된다.
요컨대, 대전 공정에서는, 정전 전사판 (10) 의 반도체 칩 탑재면 (13) 에 대해, 원하는 영역에는 전압을 인가한 돌출 전극 (31) 을 접촉시키고, 원하는 영역 이외에는 전압을 인가한 돌출 전극 (31) 을 접촉시키지 않게 비돌출부 (32) 를 형성한 대전 패턴 형성 장치 (30) 에 의해, 원하는 대전 패턴을 형성할 수 있다.
또한, 실시예 1 에 있어서는, 복수의 돌출 전극부 (31) 와 복수의 비돌출부 (32) 를 구비한 대전 패턴 형성 장치 (30) 를 정전 전사판 (10) 의 반도체 칩 탑재면 (13) 에 접촉 또는 근접시켜 원하는 대전 패턴을 형성하도록 구성했지만, 반드시 이것에 한정되는 것은 아니며 적절히 변경이 가능하다. 예를 들어, 단일 전극부를 이동시키면서 정전 전사판 (10) 의 절연층 (12) 에 접촉 또는 근접시켜 원하는 대전 패턴을 형성하도록 구성해도 된다. 즉, 대전 공정에 있어서는, 절연층 (12) 에 고전압을 인가한 전극을 선택적으로 접촉 또는 근접시킴으로써, 원하는 대전 패턴을 형성하면 된다.
또, 실시예 1 에 있어서는, 복수의 반도체 칩 (1) 을 픽업하도록 원하는 대전 패턴을 형성하도록 구성했지만, 반드시 이것에 한정되는 것은 아니며 적절히 변경이 가능하다. 예를 들어, 하나의 반도체 칩 (1) 을 픽업하도록 원하는 대전 패턴을 형성하도록 구성해도 된다.
또한 실시예 1 에 있어서는, 정전 전사판 (10) 을 플러스 전위로 대전시키고 있지만, 반드시 이것에 한정되는 것은 아니며 적절히 변경이 가능하다. 예를 들어, 마이너스 전위로 대전시켜도 된다. 그 경우, 대전열에 따라, 절연층 (12) 를 테플론 (등록상표) 이나 폴리프로필렌 등의 재료로 구성하면 된다.
다음으로, 정전 전사판 (10) 을 재치대 (50) 상의 반도체 칩 (1) 에 겹쳐 접촉시켜 픽업하지만, 그 직전에 재치대 (50) 의 표면에 대전한 전위를 제전해 둔다. 제전은, 재치대 (50) 에 광 방전이나 AC 제전 등에 의해 실시할 수 있다. 제전하면, 정전기에 의해 재치대 (50) 에 유지되어 있던 반도체 칩 (1) 이 흔들리는 경우도 있으므로, 정전 전사판 (10) 에 의해 픽업하기 직전에 제전한다.
그리고, 픽업 공정을 실행하고, 배열된 복수의 상기 반도체 칩 중, 원하는 대전 패턴에 따라 반도체 칩 탑재면 (13) 에 흡착시킴으로써, 선택적으로 반도체 칩을 픽업한다. 즉, 원하는 대전 패턴으로 대전한 정전 전사판 (10) 은, 정전 전사판 이재 헤드 (20) 가 흡착하여 재치대 (50) 에 재치된 반도체 칩 (1) 까지 이재하고 (도 3(a) 참조), 정전 전사판 (10) 의 원하는 대전 패턴으로 대전한 반도체 칩 탑재면 (13) 이 선택적으로 반도체 칩 (1) 에 겹쳐지도록 접촉시킨다 (도 3(b) 참조). 그리고, 정전 전사판 이재 헤드 (20) 가 재치대 (50) 로부터 멀어짐에 따라, 정전 전사판 (10) 도 재치대 (50) 로부터 멀어진다. 이 때, 정전 전사판 (10) 에는, 정전기에 의해 원하는 대전 패턴에 따른 복수의 반도체 칩 (1) 이 흡착하여 픽업된다 (도 4 참조).
여기서, 원하는 대전 패턴에 따라 픽업한다면, 재치대 (50) 상의 반도체 칩 (1) 의 집합의 특정한 위치에서 픽업할 필요는 없고, 어느 부분에서 픽업해도 된다.
실시예 1 에 있어서는, 기판에 실장하는 피치 및 배열수에 상당하는 반도체 칩 (1) 을 선택적으로 픽업함으로써, 후술하는 실장 공정에 효율적으로 이행할 수 있도록 하고 있다.
또한, 실시예 1 에 있어서는, 픽업 공정에 앞서 재치대 (50) 의 표면에 대전한 전위를 제전해 두도록 구성했지만, 반드시 이것에 한정되는 것은 아니며 적절히 변경이 가능하다. 예를 들어, 재치대 (50) 의 표면은 대전한 채로 하고, 대전 공정에서 정전 전사판 (10) 의 반도체 칩 탑재면 (13) 에 재치대 (50) 에 대전하고 있는 전위보다 높은 전위 (예를 들어, 2 KV 정도) 를 대전하여 픽업 공정을 실행하도록 구성해도 된다. 이로써, 재치대 (50) 의 표면에 대전한 전위의 제전이 불필요해짐과 함께, 용이하게 반도체 칩 (1) 을 픽업할 수 있다.
다음으로, 실장 공정을 실행하여 정전 전사판 (10) 에 유지된 반도체 칩 (1) 을 기판 (80) 에 실장한다. 즉, 정전 전사판 이재 헤드 (20) 가 정전 전사판 (10) 을 흡착하여 기판 (80) 까지 이재하여 정전 전사판 (10) 에 유지되어 있는 반도체 칩 (1) 을 기판 (80) 에 실장한다. 실장시에는, 반도체 칩 (1) 의 범프 (2) 와 기판 (80) 의 전극을 금속 접합에 의해 실시한다 (도 5(a) 참조). 그리고, 정전 전사판 이재 헤드 (20) 가 진공 흡착을 해제하여 정전 전사판 (10) 으로부터 멀어짐으로써 정전 전사판 (10) 과 반도체 칩 (1) 이 기판 (80) 에 남아, 실장 공정이 완료한다. 요컨대, 정전 전사판 이재 헤드 (20) 는, 정전 전사판 (10) 에 픽업된 반도체 칩 (1) 을 정전 전사판 (10) 과 함께 실장한다.
그 후, 필요에 따라, 정전 전사판 (10) 의 제전을 실시하여, 정전 전사판 (10) 을 반도체 칩 (1) 으로부터 제거할 수 있다. 제전은, 정전 전사판 (10) 에 광 방전이나 AC 제전 등에 의해 실시할 수 있다. 또, 반도체 칩 (1) 은, 기판에 접합되어 있으므로, 정전 전사판 (10) 의 대전이 가벼우면, 제전하지 않아도 정전 전사판 이재 헤드 (20) 로 진공 흡착하여 제거할 수도 있다.
또한, 실시예 1 에 있어서는, 캐리어 기판 이재 헤드에 의해 캐리어 기판을 이재하고, 정전 전사판 이재 헤드에 의해 정전 전사판을 이재하도록 구성했지만, 반드시 이것에 한정되는 것은 아니며 적절히 변경이 가능하다. 예를 들어, 공통의 이재 헤드에 의해, 캐리어 기판 및 정전 전사판을 이재하도록 구성해도 된다.
이와 같이, 실시예 1 에 있어서는, 최표층이 반도체 칩 탑재면을 갖는 정전 전사판에 의해 반도체 칩을 픽업하는 픽업 방법으로서,
상기 반도체 칩 탑재면에 원하는 대전 패턴을 형성하는 대전 공정과,
배열된 복수의 상기 반도체 칩 중, 상기 원하는 대전 패턴에 따라 상기 반도체 칩 탑재면에 흡착시킴으로써, 선택적으로 상기 반도체 칩을 픽업하는 픽업 공정을 적어도 갖는 것을 특징으로 하는 픽업 방법에 의해, 점착력 등의 영향을 없애, 정전 전사판에 픽업된 반도체 칩의 실장을 신뢰성 높게 실시할 수 있다.
또, 최표층이 반도체 칩 탑재면을 갖는 정전 전사판에 의해 반도체 칩을 픽업하는 픽업 장치로서,
상기 반도체 칩 탑재면에 원하는 대전 패턴을 형성하는 대전 패턴 형성 장치와,
복수의 반도체 칩을 배열하는 재치대와,
상기 정전 전사판을 이재하는 정전 전사판 이재 헤드를 적어도 구비하고,
상기 정전 전사판 이재 헤드는, 상기 재치대까지 상기 정전 전사판을 이재하고, 상기 원하는 대전 패턴에 따라, 상기 재치대에 배열된 복수의 상기 반도체 칩 중 선택적으로 상기 반도체 칩을, 상기 반도체 칩 탑재면에 흡착하여 픽업하는 것을 특징으로 하는 픽업 장치에 의해, 점착력 등의 영향을 없애, 정전 전사판에 픽업된 반도체 칩의 실장을 신뢰성 높게 실시할 수 있다.
실시예 2
본 발명의 실시예 2 는, 대전 패턴 형성 장치 및 대전 공정의 구성이 실시예 1 과 상이하다. 실시예 2 에 대해, 도 6, 도 7 을 참조하여 설명한다. 도 6 은, 본 발명의 실시예 2 에 있어서의 균일 대전 공정을 설명하는 도면이다. 도 7 은, 본 발명의 실시예 2 에 있어서의 노광 공정을 설명하는 도면이다.
실시예 2 에 있어서는, 대전 패턴 형성 장치가 실행하는 대전 공정은, 균일 대전 공정과 노광 공정으로 구성된다.
실시예 2 에 있어서의 정전 전사판 (110) 은 철 등의 금속으로 이루어지는 판 (11) 과 판 (11) 의 일방의 면에는 광 도전성을 갖는 절연층 (112) 을 구비하고, 그 표면이 반도체 칩 탑재면 (113) 이다. 균일 대전 공정에서는, 정전 전사판 이재 헤드 (20) 가 흡착 유지하고 있는 정전 전사판 (110) 의 반도체 칩 탑재면 (113) 을 대전 패턴 형성 장치 (13) 의 표면이 균일하게 평탄면인 균일 대전부 (131) 에 접촉 또는 근접시킨다 (도 6 참조). 균일 대전부 (131) 는, 대략 1 KV 의 전압이 인가되어 있고, 이로써, 정전 전사판 (110) 의 반도체 칩 탑재면 (113) 은, 균일하게 플러스 전위가 대전한다. 그 후, 정전 전사판 이재 헤드 (20) 에 의해 정전 전사판 (110) 을 균일 대전부 (131) 로부터 떼어 놓는다.
다음으로, 노광 공정을 실행하고, 정전 전사판 (110) 의 반도체 칩 탑재면 (113) 에 원하는 대전 패턴을 형성한다. 즉, 정전 전사판 이재 헤드 (20) 가 흡착 유지하고 있는 정전 전사판 (110) 의 반도체 칩 탑재면 (113) 에 대해, 도시되지 않은 노광부로부터 레이저 광 (190) 을 조사한다 (도 7(a) 참조). 레이저 광 (190) 을 반도체 칩 탑재면 (113) 에 대해 조사함으로써, 광 도전성을 갖는 절연층 (112) 의 도전율이 증가하여 대전하고 있는 전위가 소실된다. 따라서, 레이저 광 (190) 을 조사한 영역은 대전이 소실되고, 레이저 광 (190) 을 조사하지 않는 영역은 대전된 채로 할 수 있다. 실시예 2 에 있어서는, 이 성질을 이용하여, 정전 전사판 (110) 의 반도체 칩 탑재면 (113) 에 대해, 원하는 대전 패턴에 따라, 레이저 광 (190) 을 조사하지 않는 영역과 레이저 광 (190) 을 조사하는 영역을 선택한다. 이로써, 정전 전사판 (110) 의 반도체 칩 탑재면 (113) 에 원하는 대전 패턴을 형성시킬 수 있다 (도 7(b) 참조).
레이저 광 (190) 을 조사하지 않는 영역과 레이저 광 (190) 을 조사하는 영역을 선택하기 위해서는, 노광부에 갈바노 미러를 구비하고, 갈바노 미러에 레이저 빔을 조사하여 레이저 광 (190) 을 조사하는 위치를 제어함으로써 실시할 수 있다.
또한, 실시예 2 에 있어서는, 갈바노 미러에 의해 레이저 광 (190) 을 조사하는 위치를 제어하도록 구성했지만, 반드시 이것에 한정되는 것은 아니며 적절히 변경이 가능하다. 예를 들어, 원하는 대전 패턴의 영역을 차폐한 마스크를 노광부와 정전 전사판 (110) 의 반도체 칩 탑재면 (113) 사이에 배치하고, 레이저 광 (190) 을 마스크에 대해 남김없이 조사함으로써, 정전 전사판 (110) 의 반도체 칩 탑재면 (113) 에 있어서의 원하는 대전 패턴에 따라 조사시키도록 구성해도 된다.
또, 2 차원으로 발광 소자를 배열한 레이저 어레이를 사용하여, 원하는 대전 패턴 이외의 영역에만 레이저 광 (190) 을 조사하도록 레이저 어레이를 제어하여 정전 전사판 (110) 의 반도체 칩 탑재면 (113) 에 원하는 대전 패턴에 따라 조사시키도록 구성해도 된다.
또한 실시예 2 에 있어서는, 레이저 광 (190) 을 반도체 칩 탑재면 (113) 에 조사하도록 노광 공정을 구성했지만, 반드시 이것에 한정되는 것은 아니며 적절히 변경이 가능하다. 예를 들어, 레이저 광이 아닌 가시광 등의 광을 반도체 칩 탑재면 (113) 에 조사하도록 노광 공정을 구성해도 된다. 요컨대, 원하는 대전 패턴에 따라 광 에너지를 반도체 칩 탑재면 (113) 에 대해 조사하도록 노광 공정을 구성하면 된다.
이와 같이, 실시예 2 에 있어서는, 상기 정전 전사판은 광 도전성을 갖는 절연층을 구비하고, 상기 절연층의 표면이 상기 반도체 칩 탑재면이고,
상기 대전 공정이, 상기 반도체 칩 탑재면을 균일하게 대전하는 균일 대전 공정과,
상기 원하는 대전 패턴에 따라 광 에너지를 상기 반도체 칩 탑재면에 대해 조사하는 노광 공정에 의해 상기 정전 전사판의 상기 반도체 칩 탑재면에 상기 원하는 대전 패턴을 형성하는 것임으로써, 확실하게 원하는 대전 패턴을 형성할 수 있다.
또, 상기 절연층이 광 도전성을 갖는 것이고, 상기 절연층의 표면이 상기 반도체 칩 탑재면이고,
상기 대전 패턴 형성 장치가, 상기 반도체 칩 탑재면을 균일하게 대전하는 균일 대전 장치와,
상기 원하는 대전 패턴에 따라 광 에너지를 상기 반도체 칩 탑재면에 대해 조사하는 노광 장치를 가짐으로써, 확실하게 원하는 대전 패턴을 형성할 수 있다.
산업상 이용가능성
본 발명에 있어서의 픽업 방법, 픽업 장치, 및 실장 장치는, 배열된 복수의 반도체 칩으로부터 원하는 반도체 칩을 픽업하는 분야에 널리 사용할 수 있다.
1 : 반도체 칩
2 : 범프
3 : 캐리어 기판
10 : 정전 전사판
11 : 판
12 : 절연층
13 : 반도체 칩 탑재면
20 : 정전 전사판 이재 헤드
30 : 대전 패턴 형성 장치
31 : 돌출 전극부
32 : 비돌출부
40 : 플러스 전압
50 : 재치대
51 : 받침대
52 : 절연체
60 : 재치대 대전 장치
70 : 플러스 전압
80 : 기판
90 : 레이저 광
110 : 정전 전사판
112 : 절연층
113 : 반도체 칩 탑재면
130 : 대전 패턴 형성 장치
131 : 균일 대전부
190 : 레이저 광
2 : 범프
3 : 캐리어 기판
10 : 정전 전사판
11 : 판
12 : 절연층
13 : 반도체 칩 탑재면
20 : 정전 전사판 이재 헤드
30 : 대전 패턴 형성 장치
31 : 돌출 전극부
32 : 비돌출부
40 : 플러스 전압
50 : 재치대
51 : 받침대
52 : 절연체
60 : 재치대 대전 장치
70 : 플러스 전압
80 : 기판
90 : 레이저 광
110 : 정전 전사판
112 : 절연층
113 : 반도체 칩 탑재면
130 : 대전 패턴 형성 장치
131 : 균일 대전부
190 : 레이저 광
Claims (8)
- 최표층이 반도체 칩 탑재면을 갖는 정전 전사판에 의해 반도체 칩을 픽업하는 픽업 방법으로서,
상기 반도체 칩 탑재면에 원하는 대전 패턴을 형성하는 대전 공정과,
배열된 복수의 상기 반도체 칩 중, 상기 원하는 대전 패턴에 따라 상기 반도체 칩 탑재면에 흡착시킴으로써, 선택적으로 상기 반도체 칩을 픽업하는 픽업 공정을 적어도 갖는 것을 특징으로 하는 픽업 방법. - 제 1 항에 있어서,
상기 정전 전사판은 절연층을 구비하고, 상기 절연층의 표면이 상기 반도체 칩 탑재면이고, 상기 대전 공정에 있어서는, 상기 반도체 칩 탑재면에 고전압을 인가한 전극을 선택적으로 접촉 또는 근접시킴으로써, 상기 정전 전사판의 상기 반도체 칩 탑재면에 상기 원하는 대전 패턴을 형성하는 것을 특징으로 하는 픽업 방법. - 제 1 항에 있어서,
상기 정전 전사판은 광 도전성을 갖는 절연층을 구비하고, 상기 절연층의 표면이 상기 반도체 칩 탑재면이고,
상기 대전 공정이, 상기 반도체 칩 탑재면을 균일하게 대전하는 균일 대전 공정과,
상기 원하는 대전 패턴에 따라 광 에너지를 상기 반도체 칩 탑재면에 대해 조사하는 노광 공정에 의해 상기 정전 전사판의 상기 반도체 칩 탑재면에 상기 원하는 대전 패턴을 형성하는 것임을 특징으로 하는 픽업 방법. - 최표층이 반도체 칩 탑재면을 갖는 정전 전사판에 의해 반도체 칩을 픽업하는 픽업 장치로서,
상기 반도체 칩 탑재면에 원하는 대전 패턴을 형성하는 대전 패턴 형성 장치와,
복수의 반도체 칩을 배열하는 재치대와,
상기 정전 전사판을 이재하는 정전 전사판 이재 헤드를 적어도 구비하고,
상기 정전 전사판 이재 헤드는, 상기 재치대까지 상기 정전 전사판을 이재하고, 상기 원하는 대전 패턴에 따라, 상기 재치대에 배열된 복수의 상기 반도체 칩 중 선택적으로 상기 반도체 칩을, 상기 반도체 칩 탑재면에 흡착하여 픽업하는 것을 특징으로 하는 픽업 장치. - 제 4 항에 있어서,
상기 정전 전사판은 절연층을 구비하고, 상기 절연층의 표면이 상기 반도체 칩 탑재면이고, 상기 대전 패턴 형성 장치가, 전압을 인가한 전극을 상기 반도체 칩 탑재면에 대해 선택적으로 접촉 또는 근접시킴으로써, 상기 원하는 대전 패턴을 상기 정전 전사판의 상기 반도체 칩 탑재면에 형성하는 것임을 특징으로 하는 픽업 장치. - 제 4 항에 있어서,
상기 절연층이 광 도전성을 갖는 것이고, 상기 절연층의 표면이 상기 반도체 칩 탑재면이고,
상기 대전 패턴 형성 장치가, 상기 반도체 칩 탑재면을 균일하게 대전하는 균일 대전 장치와,
상기 원하는 대전 패턴에 따라 광 에너지를 상기 반도체 칩 탑재면에 대해 조사하는 노광 장치를 갖는 것을 특징으로 하는 픽업 장치. - 제 4 항 내지 제 6 항 중 어느 한 항에 기재된 픽업 장치에 의해 픽업한 상기 반도체 칩을, 기판 상에 일괄적으로 실장하는 것을 특징으로 하는 실장 장치.
- 제 7 항에 있어서,
상기 반도체 칩이 50 ㎛ × 50 ㎛ 이하의 투영 면적을 갖는 LED 칩인 것을 특징으로 하는 실장 장치.
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