KR20190081909A - 디스플레이 장치 - Google Patents

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KR20190081909A
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    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1248—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or shape of the interlayer dielectric specially adapted to the circuit arrangement
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/122—Pixel-defining structures or layers, e.g. banks
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/124—Insulating layers formed between TFT elements and OLED elements

Abstract

본 출원은 간소화된 구성을 갖는 디스플레이 장치를 제공하는 것으로, 본 출원에 따른 디스플레이 장치는 제 1 방향과 제 2 방향과 교차하는 제 2 방향을 따라 정의된 복수의 화소 영역을 갖는 표시 영역 및 표시 영역을 둘러싸는 비표시 영역을 포함하는 기판, 기판의 각 화소 영역에 실장된 화소 구동 칩과 화소 구동 칩에 연결된 발광부를 갖는 복수의 화소, 제 1 방향을 따라 배치된 화소들의 화소 구동 칩에 디지털 화소 데이터를 차례차례 순서대로 전달하는 복수의 화소 데이터 전송 라인, 및 제 1 방향을 따라 배치된 화소들의 화소 구동 칩에 기준 클럭을 차례차례 순서대로 전달하는 복수의 클럭 전송 라인을 포함하며, 화소 구동 칩은 입력되는 디지털 화소 데이터와 기준 클럭에 따라 발광부를 발광시킬 수 있다.

Description

디스플레이 장치{DISPLAY APPARATUS}
본 출원은 디스플레이 장치에 관한 것이다.
디스플레이 장치는 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 네비게이션, UMPC(Ultra Mobile PC), 모바일 폰, 스마트 폰, 태블릿 PC(Personal Computer), 및 와치 폰(watch phone) 등과 같은 휴대용 전자 기기뿐만 아니라 텔레비전, 노트북, 및 모니터 등의 다양한 제품의 표시 화면으로 널리 사용되고 있다.
일반적인 디스플레이 장치는 복수의 화소를 갖는 디스플레이 패널 및 복수의 화소 각각을 구동하기 위한 패널 구동 회로를 포함한다.
복수의 화소 각각은 박막 트랜지스터 제조 공정에 의해 기판 상에 배치된 스위칭 박막 트랜지스터와 구동 박막 트랜지스터 및 하나의 커패시터를 포함한다. 최근에는, 하나의 화소에 4개 이상의 박막 트랜지스터가 배치되고 있으며, 많게는 7개의 박막 트랜지스터가 배치되기도 한다.
패널 구동 회로는 디스플레이 구동 시스템 또는 디스플레이 세트로부터 영상 데이터를 수신하여 디스플레이 패널에 알맞은 디지털 화소 데이터로 처리하는 타이밍 컨트롤러와 각종 전원을 생성하는 전원 관리 집적 회로 등을 포함하는 제어 보드, 디지털 화소 데이터를 아날로그 데이터 신호로 변환하여 디스플레이 패널의 데이터 라인들에 공급하는 복수의 데이터 구동 집적 회로, 복수의 데이터 구동 집적 회로를 디스플레이 패널에 연결하는 복수의 연성 회로 필름, 제어 보드의 출력 신호를 복수의 연성 회로 필름에 전달하는 소스 인쇄 회로 기판, 제어 보드와 소스 인쇄회로 기판과 제어 보드를 연결하는 신호 케이블, 및 디스플레이 패널의 게이트 라인들을 구동하는 복수의 게이트 구동 회로를 포함한다.
이와 같은, 일반적인 디스플레이 장치는 디스플레이 패널의 외부에 배치되는 패널 구동 회로로 인하여 복잡한 구성을 갖는다는 문제점이 있다.
본 출원은 간소화된 구성을 갖는 디스플레이 장치를 제공하는 것을 기술적 과제로 한다.
본 출원에 따른 디스플레이 장치는 제 1 방향과 제 2 방향과 교차하는 제 2 방향을 따라 정의된 복수의 화소 영역을 갖는 표시 영역 및 표시 영역을 둘러싸는 비표시 영역을 포함하는 기판, 기판의 각 화소 영역에 실장된 화소 구동 칩과 화소 구동 칩에 연결된 발광부를 갖는 복수의 화소, 제 1 방향을 따라 배치된 화소들의 화소 구동 칩에 디지털 화소 데이터를 차례차례 순서대로 전달하는 복수의 화소 데이터 전송 라인, 및 제 1 방향을 따라 배치된 화소들의 화소 구동 칩에 기준 클럭을 차례차례 순서대로 전달하는 복수의 클럭 전송 라인을 포함하며, 화소 구동 칩은 입력되는 디지털 화소 데이터와 기준 클럭에 따라 발광부를 발광시킬 수 있다.
본 출원에 따르면, 디스플레이 구동 시스템과 디스플레이 패널 간의 연결 구조를 단순화할 수 있으며, 이를 통해 디스플레이 장치의 디자인적인 미간을 향상시킬 수 있다.
또한, 본 출원에 따르면, 디스플레이 패널의 각 화소를 구동하기 위한 게이트 구동 회로와 데이터 구동 회로 각각을 마이크로 칩화하여 기판 상에 실장함으로써 일반적인 디스플레이 패널의 각 화소마다 적어도 하나의 박막 트랜지스터를 형성하는 공정을 생략할 수 있다.
위에서 언급된 본 출원의 효과 외에도, 본 출원의 다른 특징 및 이점들이 이하에서 기술되거나, 그러한 기술 및 설명으로부터 본 출원이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 출원의 일 예에 따른 디스플레이 장치를 나타내는 도면이다.
도 2는 도 1에 도시된 기판을 나타내는 평면도이다.
도 3은 도 2에 도시된 일 예에 따른 화소와 데이터 전송 라인 및 클럭 전송 라인 간의 연결 구조를 나타내는 도면이다.
도 4는 도 3에 도시된 본 출원의 일 예에 따른 화소를 나타내는 도면이다.
도 5는 도 4에 도시된 본 출원의 일 예에 따른 화소 구동 회로를 나타내는 도면이다.
도 6은 도 4에 도시된 본 출원의 다른 예에 따른 화소 구동 회로를 나타내는 도면이다.
도 7은 도 1 및 도 2에 도시된 본 출원의 일 예에 따른 데이터 구동 회로부를 나타내는 도면이다.
도 8은 도 1에 도시된 선 I-I'의 단면도이다.
도 9는 본 출원의 일 예에 따른 캐소드 전극과 캐소드 전원 공급 라인 간의 연결 구조를 나타내는 도면이다.
도 10은 도 1에 도시된 선 I-I'의 다른 단면도이다.
도 11은 도 1에 도시된 선 I-I'의 또 다른 단면도이다.
도 12는 본 출원의 다른 예에 따른 디스플레이 장치를 나타내는 도면이다.
도 13은 도 12에 도시된 기판을 나타내는 도면이다.
도 14는 도 12 및 도 13에 도시된 타이밍 컨트롤러 칩 어레이부와 데이터 구동 칩 어레이부를 나타내는 도면이다.
본 출원의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 일 예들을 참조하면 명확해질 것이다. 그러나 본 출원은 이하에서 개시되는 일 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 출원의 일 예들은 본 출원의 개시가 완전하도록 하며, 본 출원의 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 출원의 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 출원의 일 예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 출원이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 출원의 예를 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 출원의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.
본 명세서에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제 1, 제 2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제 1 구성요소는 본 출원의 기술적 사상 내에서 제 2 구성요소일 수도 있다.
"적어도 하나"의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, "제 1 항목, 제 2 항목 및 제 3 항목 중에서 적어도 하나"의 의미는 제 1 항목, 제 2 항목 또는 제 3 항목 각각 뿐만 아니라 제 1 항목, 제 2 항목 및 제 3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미할 수 있다.
본 출원의 여러 예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하에서는 본 출원에 따른 디스플레이 장치의 예를 첨부된 도면을 참조하여 상세히 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 출원의 예를 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 출원의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다.
도 1은 본 출원의 일 예에 따른 디스플레이 장치를 나타내는 도면이고, 도 2는 도 1에 도시된 기판을 나타내는 평면도이며, 도 3은 도 2에 도시된 일 예에 따른 화소와 데이터 전송 라인 및 클럭 전송 라인 간의 연결 구조를 나타내는 도면이다.
도 1 내지 도 3을 참조하면, 본 출원의 일 예에 따른 디스플레이 장치는 디스플레이 패널(100), 및 디스플레이 패널(100)에 실장된 데이터 구동 회로부(300)를 포함할 수 있다.
상기 디스플레이 패널(100)은 서로 마주보는 기판(110)과 대향 기판(190)을 포함할 수 있다.
상기 기판(110)은 화소 어레이 기판으로서, 대향 기판(190)보다 더 큰 크기를 가지며, 이로 인하여 기판(110)의 일측 가장자리는 대향 기판(190)에 의해 덮이지 않고 노출될 수 있다.
상기 기판(110)은 유리, 석영, 세라믹, 또는 플라스틱 등의 절연성 물질로 이루어질 수 있다. 예를 들어, 플라스틱으로 된 기판(110)은 폴리이미드(polyimide) 필름이 될 수 있으며, 고온 증착 공정에 따른 고온에서 견딜 수 있는 내열성 폴리이미드 필름이 될 수 있다. 기판(110)은 복수의 화소 영역을 갖는 표시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다. 상기 표시 영역(DA)은 영상이 표시되는 영역으로 정의될 수 있고, 상기 비표시 영역(NDA)은 영상이 표시되지 않는 영역으로서, 표시 영역을 둘러싸도록 기판(110)의 가장자리 부분에 정의될 수 있다.
일 예에 따른 기판(110)은 복수의 화소(P), 및 복수의 화소(P) 각각에 연결된 제 1 내지 제 m 화소 구동 라인 그룹(LG1 내지 LGm)을 포함할 수 있다.
상기 제 1 내지 제 m 화소 구동 라인 그룹(LG1 내지 LGm) 각각은 제 1 방향(X)을 따라 배치된 화소들(P) 사이마다 배치되고 디지털 화소 데이터와 기준 클럭 각각을 제 1 방향을 따라 배치된 화소들에 차례차례 순서대로 전달한다. 즉, 제 1 내지 제 m 화소 구동 라인 그룹(LG1 내지 LGm) 각각은 디지털 화소 데이터와 기준 클럭 각각을 케스케이드(cascade) 방식에 따라 제 1 방향을 따라 배치된 화소들(P)에 차례로 전달한다.
일 예에 따른 제 1 내지 제 m 화소 구동 라인 그룹(LG1 내지 LGm) 각각은 제 1 내지 제 k 화소 데이터 전송 라인(DTL1 내지 DTLk), 제 1 내지 제 k 클럭 전송 라인(CTL1 내지 CTLk), 및 화소 구동 전원 라인(PPL)을 포함할 수 있다.
상기 제 1 내지 제 k 화소 데이터 전송 라인(DTL1 내지 DTLk) 각각은 제 1 방향(X)을 따라 기판(110) 상에 일정한 간격으로 배치될 수 있다. 즉, 상기 제 1 내지 제 k 화소 데이터 전송 라인(DTL1 내지 DTLk) 각각은 제 1 방향(X)을 따라 배치된 복수의 화소(P) 사이사이에 배치됨으로써 제 1 방향(X)을 따라 인접한 2개의 화소(P)에 전기적으로 연결된다. 이러한 복수의 제 1 내지 제 k 화소 데이터 전송 라인(DTL1 내지 DTLk) 각각은 제 1 방향(X)을 따라 배치된 복수의 화소(P) 각각에 해당되는 디지털 화소 데이터를 차례차례 순서대로 전달한다. 즉, 복수의 화소(P) 각각에 공급될 디지털 화소 데이터는 전단에 배치된 화소들(P)을 차례로 경유하여 해당하는 화소(P)에 공급될 수 있다. 여기서, 제 1 내지 제 k 화소 데이터 전송 라인(DTL1 내지 DTLk) 각각은 직렬 데이터 버스로 표현될 수도 있다.
상기 제 1 내지 제 k 클럭 전송 라인(CTL1 내지 CTLk) 각각은 제 1 내지 제 k 화소 데이터 전송 라인(DTL1 내지 DTLk) 각각과 평행하도록 기판(110) 상에 배치될 수 있다. 즉, 제 1 내지 제 k 클럭 전송 라인(CTL1 내지 CTLk) 각각은 제 1 방향(X)을 따라 배치된 복수의 화소(P) 사이사이에 배치됨으로써 제 1 방향(X)을 따라 인접한 2개의 화소(P)에 전기적으로 연결된다. 이러한 제 1 내지 제 k 클럭 전송 라인(CTL1 내지 CTLk) 각각은 제 1 방향(X)을 따라 배치된 복수의 화소(P) 각각에 기준 클럭을 차례차례 순서대로 전달한다. 이때, 기준 클럭은 제 1 내지 제 m 화소 구동 라인 그룹(LG1 내지 LGm) 각각의 제 1 클럭 전송 라인(CTL1)에 공통적으로 공급될 수 있으며, 이 경우에는 제 1 내지 제 m 화소 구동 라인 그룹(LG1 내지 LGm) 각각의 제 1 클럭 전송 라인(CTL1)의 상측은 제 2 방향(X)을 따라 배치된 클럭 공통 입력 라인(CCIL)에 공통적으로 연결될 수 있다. 여기서, 기준 클럭은 1 수평 기간에 대응되는 주기를 갖는 신호일 수 있다.
상기 화소 구동 전원 라인(PPL)은 제 1 내지 제 k 클럭 전송 라인(CTL1 내지 CTLk) 각각과 평행하도록 기판(110) 상에 배치될 수 있다. 일 예에 따른 화소 구동 전원 라인(PPL)은 제 2 방향(Y)을 따라 적어도 2개의 화소 사이에 배치됨으로써 제 1 방향(X)을 따라 배치된 복수의 화소(P) 각각에 화소 구동 전원을 제공한다. 일 예로서, 화소 구동 전원 라인(PPL)은 제 2 방향(Y)을 따라 인접한 2개의 화소 사이마다 배치되거나, 인접한 2개의 단위 화소 사이마다 배치될 수 있다. 여기서, 단위 화소는 인접한 3개의 적색 화소, 녹색 화소, 및 청색 화소를 포함할 수 있다.
상기 대향 기판(190)은 컬러필터를 포함하는 컬러필터 어레이 기판이거나 봉지 기판일 수 있다. 이러한 대향 기판(190)은 기판(110) 상에 배치된 복수의 화소(P)를 덮는다. 일 예에 따른 대향 기판(190)은 유리 기판, 금속 포일, 박형 금속 기판, 플렉서블 기판 또는 플라스틱 필름(plastic film)일 수 있다. 예를 들어, 대향 기판(190)은 폴리에틸렌 테레프탈레이트(polyethylene terephthalate) 필름 또는 투명 폴리이미드(polyimide) 필름일 수 있다. 이러한 대향 기판(190)은 투명 접착층을 매개로 기판(110)과 합착될 수 있다.
상기 데이터 구동 회로부(300)는 기판(110)의 비표시 영역(DA)에 실장되어 제 1 내지 제 k 화소 데이터 전송 라인(DTL1 내지 DTLk)에 연결된다.
일 예에 따른 데이터 구동 회로부(300)는 기판(110)의 제 1 비표시 영역(또는 상측 비표시 영역)에 배치된 패드부(PP)를 통해 공급되는 데이터 인터페이스 신호로부터 디지털 화소 데이터와 기준 클럭 및 데이터 스타트 신호를 생성하고, 생성된 기준 클럭 및 데이터 스타트 신호에 기초하여 디지털 화소 데이터를 화소 배치 구조에 대응되도록 정렬하고 정렬된 디지털 화소 데이터를 직렬 데이터 통신 방식에 따라 해당하는 제 1 내지 제 m 화소 구동 라인 그룹(LG1 내지 LGm) 각각의 제 1 화소 데이터 전송 라인(DTL1)에 공급한다. 예를 들어, 데이터 구동 회로부(300)는 제 1 내지 제 k 화소 데이터 전송 라인(DTL1 내지 DTLk)을 통해 해당하는 화소에 해당하는 디지털 화소 데이터를 차례차례 공급하는 적어도 하나의 데이터 구동 칩을 포함할 수 있다.
본 출원의 일 예에 따른 디스플레이 장치는 제어 보드(400), 타이밍 컨트롤러(500), 전원 관리 회로(600), 및 디스플레이 구동 시스템(700)를 포함할 수 있다.
상기 제어 보드(400)는 신호 케이블(530)을 통해 기판(110)의 일측 비표시 영역에 배치된 패드부(PP)에 연결된다.
상기 타이밍 컨트롤러(500)는 제어 보드(400)에 실장되고 입력되는 영상 신호의 신호 처리를 통해 디지털 화소 데이터를 생성하여 데이터 구동 회로부(300)에 제공한다. 즉, 타이밍 컨트롤러(500)는 제어 보드(400)에 마련된 유저 커넥터(510)를 통해 디스플레이 구동 시스템(700)으로부터 제공되는 영상 신호와 타이밍 동기 신호를 수신한다. 타이밍 컨트롤러(500)는 타이밍 동기 신호에 기초해 영상 신호를 표시 영역(DA)의 화소 배치 구조에 알맞도록 정렬하여 디지털 화소 데이터를 생성하고, 생성된 디지털 화소 데이터를 데이터 구동 회로부(300)에 제공한다. 일 예에 따른 타이밍 컨트롤러(500)는 디지털 화소 데이터와 기준 클럭 및 데이터 스타트 신호를 고속 직렬 인터페이스 방식, 예를 들어, EPI(Embedded point to point interface) 인터페이스 방식, LVDS(Low-Voltage Differential Signaling) 인터페이스 방식, 또는 Mini LVDS 인터페이스 방식을 통해 데이터 구동 회로부(300)에 제공할 수 있다.
일 예에 따른 타이밍 컨트롤러(500)는 미리 설정된 디스플레이 패널(100)의 순차 발광 구동 방식에 대응되도록 디지털 화소 데이터를 데이터 구동 회로부(300)에 제공할 수 있다. 다른 예에 따른 타이밍 컨트롤러(500)는 미리 설정된 디스플레이 패널(100)의 동시 발광 구동 방식에 대응되도록 디지털 화소 데이터를 데이터 구동 회로부(300)에 제공할 수 있다.
상기 전원 관리 회로(600)는 디스플레이 구동 시스템(700)의 파워 서플라이(power supply)로부터 제공되는 입력 전원을 기반으로 트랜지스터 로직 전압과 그라운드 전압, 및 화소 구동 전원을 생성할 수 있다. 트랜지스터 로직 전압과 그라운드 전압은 타이밍 컨트롤러(500) 및 데이터 구동 회로부(300) 등의 구동 전원으로 사용될 수 있고, 그라운드 전압과 화소 구동 전원은 복수의 화소(P) 데이터 구동 회로부(300) 각각에서 사용될 수 있다.
상기 디스플레이 구동 시스템(700)은 인터페이스 케이블(710)을 통해 제어 보드(500)의 유저 커넥터(510)에 연결된다. 디스플레이 구동 시스템(700)은 영상 소스로부터 영상 신호를 생성해 타이밍 컨트롤러(500)에 제공할 수 있다. 여기서, 영상 신호는 고속 직렬 인터페이스 방식, 예를 들어 브이 바이 원(V-by-One) 인터페이스 방식을 통해 타이밍 컨트롤러(500)에 제공될 수 있다.
도 4는 도 3에 도시된 본 출원의 일 예에 따른 화소를 나타내는 도면으로서, 이는 도 3에 도시된 첫번째 화소를 나타낸 것이다.
도 4를 도 3과 결부하면, 본 출원의 일 예에 따른 화소(P)는 화소 구동 칩(120) 및 발광부(ELP)를 포함할 수 있다.
상기 화소 구동 칩(120)은 최소 단위의 마이크로 칩(microchip) 또는 하나의 칩셋(chip set)으로서, 2개 이상의 트랜지스터와 1개 이상의 커패시터를 갖는 하나의 미세한 크기를 갖는 반도체 패키징 소자일 수 있다. 이러한 화소 구동 칩(120)은 복수의 화소 영역 중 미리 설정된 터치 센싱 화소 영역에 실장되어 입력되는 기준 클럭(RCLK)과 디지털 화소 데이터(Pdata) 및 화소 구동 전원(Vdd)에 기초하여 프레임 단위로 발광부(ELP)의 발광 시간을 제어할 수 있다.
일 예에 따른 화소 구동 칩(120)은 제 1 내지 제 8 범프(B1 내지 B8), 화소 제어부(121), 화소 메모리(122), 화소 구동 회로(123), 및 클럭 전송 회로(124)를 포함할 수 있다. 여기서, 범프는 핀 또는 단자로 표현될 수도 있다.
상기 제 1 범프(B1)는 데이터 수신 단자, 상기 제 2 범프(B2)는 클럭 수신 단자, 상기 제 3 범프(B3)은 NC(No connection) 단자, 상기 제 4 범프(B4)는 캐소드 전원 단자, 상기 제 5 범프(B5)는 화소 구동 전원 단자, 상기 제 6 범프(B6)는 애노드 연결 단자, 상기 제 7 범프(B7)는 클럭 출력 단자, 및 상기 제 8 범프(B8)는 데이터 전송 단자로 각각 표현될 수도 있다.
상기 화소 제어부(121)는 제 1 범프(B1)를 통해 제 1 화소 구동 라인 그룹(LG1)의 제 1 클럭 전송 라인(CTL1)으로부터 입력되는 기준 클럭(RCLK)을 기반으로, 화소 구동 칩(120) 내의 전반적인 제어 및 발광부(ELP)의 구동 타이밍을 제어한다.
일 예에 따른 화소 제어부(121)는 기준 클럭(RCLK)을 기반으로, 미리 설정된 화소 동작 타이밍을 제어하기 위한 메모리 제어 신호(MCS), 화소 인에이블 신호(PE), 및 클럭 전송 신호(CTS) 각각을 생성하여 출력한다. 예를 들어, 메모리 제어 신호(MCS)는 디지털 화소 데이터를 화소 메모리(122)에 저장하거나 화소 메모리(122)에 저장된 디지털 화소 데이터를 출력하기 위한 신호일 수 있다. 화소 인에이블 신호(PE)는 화소 메모리(122)에 저장된 디지털 화소 데이터를 기반으로 발광부(ELP)의 발광을 제어하기 위한 신호일 수 있다. 그리고, 클럭 전송 신호(CTS)는 화소 구동 칩(120)에 입력된 기준 클럭(RCLK)을 다음 단 화소의 화소 구동 칩(120)으로 전달하기 위한 신호일 수 있다.
그리고, 화소 제어부(121)는 제 1 범프(B1)를 통해 입력되는 기준 클럭(RCLK)을 화소 구동 회로(123)에 전달한다.
상기 화소 메모리(122)는 제 1 범프(B1)를 통해 제 1 화소 구동 라인 그룹(LG1)의 제 1 화소 데이터 전송 라인(DTL1)으로부터 디지털 화소 데이터(Pdata)를 입력 받으며, 제 1 범프(B1)를 통해 제 1 화소 구동 라인 그룹(LG1)의 제 1 클럭 전송 라인(CTL1)으로부터 기준 클럭(RCLK)을 입력 받는다. 이러한 화소 메모리(122)는 입력되는 디지털 화소 데이터(Pdata)를 입력되는 기준 클럭(RCLK)에 따라 저장한다. 예를 들어, 화소 메모리(122)는 화소 제어부(121)로부터 제공되는 제 1 논리 상태의 메모리 제어 신호(MCS)에 따라 쓰기 모드로 전환되어 기준 클럭(RCLK)에 따라 디지털 화소 데이터(Pdata)를 저장할 수 있다. 그리고, 화소 메모리(122)는 화소 제어부(121)로부터 제공되는 제 2 논리 상태의 메모리 제어 신호(MCS)에 따라 읽기 모드로 전환되어 저장된 디지털 화소 데이터(Pdata)를 기준 클럭(RCLK)에 따라 화소 구동 회로(123)로 출력할 수 있다.
상기 화소 구동 회로(123)는 화소 제어부(121)로부터 입력되는 화소 인에이블 신호(PE)에 의해 인에이블되며, 기준 클럭(RCLK), 디지털 화소 데이터(Pdata), 화소 구동 전원(Vdd) 및 캐소드 전원(Vss)을 기반으로 디지털 화소 데이터(Pdata)에 대응되는 데이터 전류(Idata)를 출력한다. 상기 디지털 화소 데이터(Pdata)는 제 1 범프(B1)를 통해 제 1 화소 구동 라인 그룹(LG1)의 제 1 화소 데이터 전송 라인(DTL1)으로부터 입력될 수 있다. 상기 화소 구동 전원(Vdd)은 제 5 범프(B5)를 통해 제 1 화소 구동 라인 그룹(LG1)의 화소 구동 전원 라인(PPL)으로부터 입력될 수 있다. 상기 캐소드 전원(Vss)은 제 4 범프(B4)를 통해 입력될 수 있다. 상기 화소 구동 회로(123)로부터 출력되는 데이터 전류(Idata)는 제 6 범프(B6)를 통해 발광부(ELP)에 공급될 수 있다.
상기 클럭 전송 회로(124)는 화소 제어부(121)로부터 공급되는 클럭 전송 신호(CTS)에 따라 제 2 범프(B2)와 제 7 범프(B7)를 선택적으로 연결한다. 예를 들어, 클럭 전송 회로(124)는 화소 구동 칩(120)에서 디지털 화소 데이터의 수신과 처리 기간에 해당하는 클럭 블로킹 구간 동안 화소 제어부(121)로부터 공급되는 제 1 논리 상태의 클럭 전송 신호(CTS)에 따라 턴-오프됨으로써 제 2 범프(B2)와 제 7 범프(B7) 사이의 전기적인 연결을 분리시킬 수 있다. 그리고, 클럭 전송 회로(124)는 클럭 블로킹 구간을 제외한 나머지 구간 동안 화소 제어부(121)로부터 공급되는 제 2 논리 상태의 클럭 전송 신호(CTS)에 따라 턴-온됨으로써 제 2 범프(B2)를 통해 입력되는 기준 클럭(RCLK)을 제 7 범프(B7)로 출력한다. 제 7 범프(B7)로 출력되는 기준 클럭(RCLK)은 제 1 화소 구동 라인 그룹(LG1)의 제 1 클럭 전송 라인(CTL1)을 통해 다음 단(또는 후단)에 배치된 화소(P)의 화소 구동 칩(120)으로 전달된다.
일 예에 따른 클럭 전송 회로(124)는 스위치 소자를 포함할 수 있다. 상기 스위치 소자는 화소 제어부(121)로부터 공급되는 클럭 전송 신호(CTS)를 입력받는 게이트 단자, 제 2 범프(B2)에 연결된 제 1 소스/드레인 단자, 및 제 7 범프(B7)에 연결된 제 2 소스/드레인 단자를 포함할 수 있다. 여기서, 스위치 소자의 제 1 및 제 2 소스/드레인 단자는 전류의 방향에 따라 소스 단자 또는 드레인 단자의 역할을 한다.
일 예에 따른 화소 구동 칩(120)은 제 1 버퍼 회로(125)를 더 포함할 수 있다. 상기 제 1 버퍼 회로(125)는 클럭 전송 회로(124)를 통해 입력되는 기준 클럭(RCLK)을 버퍼링하여 제 7 범프(B7)로 출력한다. 일 예에 따른 제 1 버퍼 회로(125)는 인버터 타입의 버퍼로서, 클럭 전송 회로(124)의 출력 단자와 제 7 범프(B7) 사이에 직렬 접속된 짝수개의 인버터를 포함할 수 있다. 예를 들어, 제 1 버퍼 회로(125)는 제 5 범프(B5)를 통해 입력되는 화소 구동 전원(Vdd)과 제 4 범프(B4)를 통해 입력되는 캐소드 전원(Vss)을 이용하여 클럭 전송 회로(124)를 통해 입력되는 기준 클럭(RCLK)을 버퍼링하여 제 7 범프(B7)로 출력함으로써 기준 클럭(RCLK)의 전압 강하를 방지할 수 있다.
그리고, 일 예에 따른 화소 구동 칩(120)은 제 2 버퍼 회로(126)를 더 포함할 수 있다. 상기 제 2 버퍼 회로(126)는 제 1 범프(B1)를 통해 입력되는 디지털 화소 데이터(Pdata)를 버퍼링하여 제 8 범프(B8)로 출력한다. 일 예에 따른 제 2 버퍼 회로(126)는 인버터 타입의 버퍼로서, 제 1 범프(B1)와 제 8 범프(B8) 사이에 직렬 접속된 짝수개의 인버터를 포함할 수 있다. 예를 들어, 제 2 버퍼 회로(126)는 제 5 범프(B5)를 통해 입력되는 화소 구동 전원(Vdd)과 제 4 범프(B4)를 통해 입력되는 캐소드 전원(Vss)을 이용하여 입력되는 디지털 화소 데이터(Pdata)를 버퍼링하여 제 8 범프(B8)로 출력함으로써 디지털 화소 데이터(Pdata)의 전압 강하를 방지할 수 있다.
상기 발광부(ELP)는 화소 구동 칩(120)으로부터 공급되는 데이터 전류(Idata)에 의해 발광한다. 이러한 발광부(ELP)의 발광에 따라 방출되는 광은 대향 기판(190)을 통과해 외부로 방출될 수도 있고, 기판(110)을 통과해 외부로 방출될 수 있다.
일 예에 따른 발광부(ELP)는 화소 구동 칩(120)의 제 6 범프(B6)에 연결된 애노드 전극(또는 제 1 전극), 애노드 전극에 연결된 발광층, 및 발광층에 연결된 캐소드 전극(또는 제 2 전극)(CE)을 포함할 수 있다. 상기 발광층은 유기 발광층, 무기 발광층, 및 양자점 발광층 중 어느 하나를 포함하거나, 유기 발광층(또는 무기 발광층)과 양자점 발광층의 적층 또는 혼합 구조를 포함할 수 있다.
도 5는 도 4에 도시된 본 출원의 일 예에 따른 화소 구동 회로를 나타내는 도면이다.
도 5를 도 4와 결부하면, 본 출원의 일 예에 따른 화소 구동 회로(123)는 데이터 병렬화 회로(123a), 클럭 카운터(123b), 계조 전압 생성부(123c), 계조 전압 선택부(123d), 구동 트랜지스터(DT), 및 커패시터(Cst)를 포함할 수 있다.
상기 데이터 병렬화 회로(123a)는 화소 인에이블 신호(PE)에 따라 인에이블되고, 직렬 데이터 통신 방식에 따라 입력되는 디지털 화소 데이터(Pdata)를 기준 클럭(RCLK)에 따라 수신하여 병렬화하고, 병렬 데이터 출력 신호(DOS)에 따라 병렬의 디지털 화소 데이터를 동시에 출력한다.
상기 클럭 카운터(123b)는 기준 클럭(RCLK)을 카운팅하여 병렬 데이터 출력 신호(DOS)를 생성함으로써 데이터 병렬화 회로(123a)의 데이터 출력을 제어한다. 일 예에 따른 클럭 카운터(123b)는 미리 설정된 디스플레이 패널(100)의 순차 발광 구동 방식 또는 동시 발광 구동 방식에 기초하여 병렬 데이터 출력 신호(DOS)를 생성해 출력할 수 있다.
상기 디스플레이 패널(100)이 순차 발광 구동 방식으로 구동될 경우에, 클럭 카운터(123b)는 데이터 병렬화 회로(123a)에서 직렬의 디지털 화소 데이터(Pdata)를 병렬의 디지털 화소 데이터(Pdata)로 병렬화하는 기간에 해당되는 개수의 기준 클럭(RCLK)을 카운팅하여 병렬 데이터 출력 신호(DOS)를 생성할 수 있다. 이 경우, 데이터 병렬화 회로(123a)는 직렬의 디지털 화소 데이터(Pdata)를 병렬화한 직후 입력되는 병렬 데이터 출력 신호(DOS)에 따라 병렬의 디지털 화소 데이터(Pdata)를 동시에 출력할 수 있다. 이러한 디스플레이 패널(100)이 순차 발광 구동 방식으로 구동될 경우, 디스플레이 패널(100)에 배치된 복수의 화소(P)는 수평 라인 단위로 순차적으로 발광할 수 있다.
상기 디스플레이 패널(100)이 동시 발광 구동 방식으로 구동될 경우에, 클럭 카운터(123b)는 프레임 단위로 기준 클럭(RCLK)을 카운팅하여 매 프레임의 시작 시점에 병렬 데이터 출력 신호(DOS)를 생성할 수 있다. 즉, 클럭 카운터(123b)는 케스케이드 방식에 따라 제 1 내지 제 k 화소 데이터 전송 라인(DTL1 내지 DTLk)과 복수의 화소 구동 칩(120)을 차례차례 순서대로 경유하여 마지막 수평 라인의 화소들에 공급된 직렬의 디지털 화소 데이터가 병렬화되고 새로운 프레임의 시작 시점에 병렬 데이터 출력 신호(DOS)를 생성할 수 있다. 이 경우, 데이터 병렬화 회로(123a)는 직렬의 디지털 화소 데이터(Pdata)를 병렬화하여 홀딩한 후 새로운 프레임의 시작 시점에 입력되는 병렬 데이터 출력 신호(DOS)에 따라 병렬의 디지털 화소 데이터(Pdata)를 동시에 출력할 수 있다. 이러한 디스플레이 패널(100)이 동시 발광 구동 방식으로 구동될 경우, 디스플레이 패널(100)에 배치된 모든 화소(P)의 발광부(ELP)가 동시에 발광함으로써 영상의 임펄스 구동에 따른 모션 블러(motion blur) 현상이 방지될 수 있다. 디스플레이 패널(100)에 배치된 모든 화소(P)의 발광부(ELP)가 동시에 발광하는 프레임의 발광 기간 동안 복수의 화소(P) 각각의 화소 메모리(122)에는 해당하는 새로운 디지털 화소 데이터가 업데이트될 수 있다.
상기 계조 전압 생성부(123c)는 화소 구동 전원(Vdd)과 캐소드 전원(Vss)과 사이의 전압을 전압 분배하여 디지털 화소 데이터(Pdata)의 비트 수에 따른 복수의 계조 값 각각에 해당하는 복수의 계조 전압을 생성한다.
상기 계조 전압 선택부(123d)는 계조 전압 생성부(123c)로부터 제공되는 복수의 계조 전압 중 데이터 병렬화 회로(123a)로부터 동시에 입력되는 병렬의 디지털 화소 데이터(Pdata)의 계조 값에 해당하는 하나의 계조 전압을 데이터 전압(Vdata)으로 선택하여 출력함으로써 디지털 화소 데이터(Pdata)를 아날로그 형태의 데이터 전압(Vdata)으로 변환한다.
상기 구동 트랜지스터(DT)는 계조 전압 선택부(123d)로부터 데이터 전압(Vdata)을 입력받는 게이트 전극, 제 6 범프(B6)를 통해 발광부(ELP)의 애노드 전극에 연결된 소스 전극, 및 화소 구동 전원(Vdd)을 입력받는 드레인 전극을 포함할 수 있다. 이러한 구동 트랜지스터(DT)는 입력되는 데이터 전압(Vdata)을 기반으로 화소 구동 전원(Vdd)으로부터 제 6 범프(B6)를 통해 발광부(ELP)에 흐르는 데이터 전류(Idata)를 제어함으로써 발광부(ELP)의 발광을 제어한다.
상기 커패시터(Cst)는 구동 트랜지스터(DT)의 게이트 전극과 소스 전극 사이에 접속되어 구동 트랜지스터(DT)의 게이트 전극에 공급되는 데이터 전압(Vdata)에 대응되는 전압을 저장하고, 저장된 전압으로 구동 트랜지스터(DT)를 턴-온시킨다.
도 6은 도 4에 도시된 본 출원의 다른 예에 따른 화소 구동 회로를 나타내는 도면이다.
도 6을 도 4와 결부하면, 본 출원의 다른 예에 따른 화소 구동 회로(123)는 데이터 병렬화 회로(123a), 클럭 카운터(123b), 듀티 제어부(123e), 및 구동 트랜지스터(DT)를 포함할 수 있다.
상기 데이터 병렬화 회로(123a)는 화소 인에이블 신호(PE)에 따라 인에이블되고, 직렬 데이터 통신 방식에 따라 입력되는 디지털 화소 데이터(Pdata)를 기준 클럭(RCLK)에 따라 수신하여 병렬화하고, 병렬 데이터 출력 신호(DOS)에 따라 병렬의 디지털 화소 데이터를 동시에 출력한다.
상기 클럭 카운터(123b)는 기준 클럭(RCLK)을 카운팅하여 병렬 데이터 출력 신호(DOS)를 생성함으로써 데이터 병렬화 회로(123a)의 데이터 출력을 제어한다. 일 예에 따른 클럭 카운터(123b)는 미리 설정된 디스플레이 패널(100)의 순차 발광 구동 방식 또는 동시 발광 구동 방식에 기초하여 병렬 데이터 출력 신호(DOS)를 생성해 출력할 수 있다. 이러한 클럭 카운터(123b)는 도 5에 도시된 클럭 카운터와 실질적으로 동일하므로, 이에 대한 중복 설명은 생략하기로 한다.
상기 듀티 제어부(123e)는 데이터 병렬화 회로(123a)로부터 공급되는 병렬의 디지털 화소 데이터(Pdata)의 계조 값을 기반으로, 한 프레임 내에서 구동 트랜지스터(DT)의 턴-온 시간을 제어하기 위한 펄스 폭 변조 신호(Vpwm)를 생성하여 출력한다. 일 예에 따른 듀티 제어부(123e)는 한 프레임 내의 발광 기간 전체로 설정된 100% 듀티를 기반으로, 병렬의 디지털 화소 데이터(Pdata)의 계조 값에 대응되는 듀티 온 구간을 갖는 펄스 폭 변조 신호(Vpwm)를 생성할 수 있다. 예를 들어, 10비트의 디지털 화소 데이터(Pdata)를 기준으로, 입력되는 병렬의 디지털 화소 데이터(Pdata)의 계조 값이 ‘511'의 계조 값을 가질 경우, 듀티 제어부(123e)는 22%의 듀티 온 구간을 갖는 펄스 폭 변조 신호(Vpwm)를 생성할 수 있으나, 이에 한정되지 않고, 듀티 온 구간은 디지털 화소 데이터(Pdata)의 비트 수, 디스플레이 장치의 휘도, 또는 프레임 시간 등에 따라 변경될 수 있다.
상기 구동 트랜지스터(DT)는 듀티 제어부(123e)로부터 공급되는 펄스 폭 변조 신호(Vpwm)를 입력받는 게이트 전극, 제 6 범프(B6)를 통해 발광부(ELP)의 애노드 전극에 연결된 소스 전극, 및 화소 구동 전원(Vdd)을 입력받는 드레인 전극을 포함할 수 있다. 이러한 구동 트랜지스터(DT)는 입력되는 펄스 폭 변조 신호(Vpwm)의 듀티 온 구간 동안 턴-온되어 화소 구동 전원(Vdd)으로부터 제 6 범프(B6)를 통해 발광부(ELP)에 흐르는 데이터 전류(Idata)를 제어함으로써 발광부(ELP)의 발광을 제어한다. 이 경우, 화소 구동 전원(Vdd)은 디지털 화소 데이터의 최대 계조 값에 대응되는 전압 레벨을 가질 수 있으며, 예를 들어, 백색 계조 값에 대응되는 전압 레벨을 가질 수 있다.
도 7은 도 1 및 도 2에 도시된 본 출원의 일 예에 따른 데이터 구동 회로부를 나타내는 도면이다.
도 7을 도 1 및 도 2와 결부하면, 본 출원의 일 예에 따른 데이터 구동 회로부(300)는 데이터 수신 회로(310), 및 제 1 내지 제 m 데이터 처리 회로(DP1 내지 DPm)를 포함할 수 있다.
상기 데이터 수신 회로(310)는 제어 보드(400)에 실장된 타이밍 컨트롤러(500)로부터 입력되는 디지털 화소 데이터(Idata)를 수신하고 적어도 1 수평 라인 단위의 디지털 화소 데이터를 출력한다. 데이터 수신 회로(310)는 고속 직렬 인터페이스 방식에 따라 타이밍 컨트롤러(500)로부터 전송되는 차동 신호(Differential Signal)에 따른 디지털 화소 데이터를 수신하고, 수신된 디지털 화소 데이터를 기반으로 적어도 1수평 라인 단위의 디지털 화소 데이터를 생성하며 차동 신호로부터 도트 클럭과 기준 클럭 및 데이터 스타트 신호를 생성한다. 여기서, 디지털 화소 데이터(Idata)는 고속 직렬 인터페이스 방식, 예를 들어, EPI(Embedded point to point interface) 인터페이스 방식, LVDS(Low-Voltage Differential Signaling) 인터페이스 방식, 또는 Mini LVDS 인터페이스 방식에 따라 타이밍 컨트롤러(500)로부터 데이터 수신 회로(310)로 전송될 수 있다.
일 예에 따른 데이터 수신 회로(310)는 제 1 내지 제 i(i는 2 이상의 자연수) 데이터 수신 칩(3101 내지 310i)을 포함할 수 있다. 여기서, 제 1 내지 제 i 데이터 수신 칩(3101 내지 310i) 각각은 최소 단위의 마이크로 칩 또는 하나의 칩셋으로서, 트랜지스터들을 포함하는 집적 회로를 갖는 하나의 미세한 크기를 갖는 반도체 패키징 소자일 수 있다.
상기 제 1 내지 제 i 데이터 수신 칩(3101 내지 310i) 각각은 하나의 신호 케이블(530)을 통해 타이밍 컨트롤러(500)로부터 전송되는 차동 신호로부터 j(j는 2 이상의 자연수)개의 화소들에 공급될 디지털 화소 데이터를 개별적으로 수신하고 수신된 디지털 화소 데이터를 기반으로 j개의 화소들에 공급될 디지털 화소 데이터를 개별적으로 생성하며, 차동 신호로부터 도트 클럭과 기준 클럭 및 데이터 스타트 신호를 개별적으로 생성한다. 예를 들어, 신호 케이블(530)이 제 1 내지 제 i 페어(Pair)를 가질 경우에 있어서, 제 1 데이터 수신 칩(3101)은 신호 케이블(530)의 제 1 페어를 통해 타이밍 컨트롤러(500)로부터 전송되는 차동 신호로부터 제 1 내지 j 화소 각각에 해당되는 디지털 화소 데이터를 개별적으로 수신하고 수신된 디지털 화소 데이터를 기반으로 제 1 내지 j 화소 각각에 해당하는 디지털 화소 데이터를 개별적으로 생성하며, 차동 신호로부터 도트 클럭과 기준 클럭 및 데이터 스타트 신호를 개별적으로 생성한다. 그리고, 제 i 데이터 수신 칩(310i)은 신호 케이블(530)의 제 i 페어를 통해 타이밍 컨트롤러(500)로부터 전송되는 차동 신호로부터 제 m-m-j+1 내지 m 화소 각각에 해당되는 디지털 화소 데이터를 개별적으로 수신하고 수신된 디지털 화소 데이터를 기반으로 제 m-j+1 내지 m 화소 각각에 해당하는 디지털 화소 데이터를 개별적으로 생성하며, 차동 신호로부터 도트 클럭과 기준 클럭 및 데이터 스타트 신호를 개별적으로 생성한다.
상기 제 1 내지 제 i 데이터 수신 칩(3101 내지 310i) 각각은 디지털 화소 데이터의 비트 수에 대응되는 데이터 버스를 갖는 제 1 내지 제 i 공통 직렬 데이터 버스(CSB1 내지 CSBi)를 이용한 직렬 데이터 통신 방식을 통해 디지털 화소 데이터를 개별적으로 출력하고, 제 1 내지 제 i 기준 클럭 공통 라인(RCL1 내지 RCLi)으로 기준 클럭을 개별적으로 출력하며, 제 1 내지 제 i 데이터 스타트 신호 라인(DSL1 내지 DSLi)으로 데이터 스타트 신호를 개별적으로 출력한다. 예를 들어, 제 1 데이터 수신 칩(3101)은 제 1 공통 직렬 데이터 버스(CSB1)과 제 1 기준 클럭 공통 라인(RCL1) 및 제 1 데이터 스타트 신호 라인(DSL1)을 통해 해당하는 디지털 화소 데이터와 기준 클럭 및 데이터 스타트 신호를 각각 전송할 수 있다. 그리고, 제 i 데이터 수신 칩(310i)은 제 i 공통 직렬 데이터 버스(CSBi)과 제 i 기준 클럭 공통 라인(RCLi) 및 제 i 데이터 스타트 신호 라인(DSLi)을 통해 해당하는 디지털 화소 데이터와 기준 클럭 및 데이터 스타트 신호를 각각 전송할 수 있다.
한편, 일 예에 따른 데이터 수신 회로(310)는 하나의 데이터 수신 칩만으로 이루어질 수도 있다. 즉, 제 1 내지 제 i 데이터 수신 칩(3101 내지 310i)은 하나의 데이터 통합 수신 칩으로 구성될 수도 있다.
상기 제 1 내지 제 m 데이터 처리 회로(DP1 내지 DPm) 각각은 데이터 수신 회로(310)로부터 전송되는 디지털 화소 데이터를 데이터 스타트 신호와 기준 클럭에 따라 병렬로 샘플링하여 홀딩하고, 입력 받은 기준 클럭과 홀딩된 디지털 화소 데이터를 직렬 데이터 통신 방식으로 출력한다. 여기서, 제 1 내지 제 m 데이터 처리 회로(DP1 내지 DPm) 각각은 최소 단위의 마이크로 칩 또는 하나의 칩셋으로서, 트랜지스터들을 포함하는 집적 회로를 갖는 하나의 미세한 크기를 갖는 반도체 패키징 소자일 수 있다.
상기 제 1 내지 제 m 데이터 처리 회로(DP1 내지 DPm) 각각은 j개의 데이터 처리 회로 단위로 이루어진 제 1 내지 제 i 데이터 처리 그룹(3201 내지 320i)으로 그룹화될 수 있다.
상기 제 1 내지 제 i 데이터 처리 그룹(3201 내지 320i) 각각에 그룹핑된 데이터 처리 회로는 그룹별로 제 1 내지 제 i 공통 직렬 데이터 버스(CSB1 내지 CSBi)에 공통적으로 연결된다. 예를 들어, 제 1 데이터 처리 그룹(3201)에 그룹핑된 제 1 내지 제 j 데이터 처리 회로(DP1 내지 DPj) 각각은 제 1 공통 직렬 데이터 버스(CSB1)과 제 1 기준 클럭 공통 라인(RCL1) 및 제 1 데이터 스타트 신호 라인(DSL1)을 통해 해당하는 디지털 화소 데이터와 기준 클럭 및 데이터 스타트 신호를 각각 수신할 수 있다. 그리고, 제 i 데이터 처리 그룹(320i)에 그룹핑된 제 m-j+1 내지 제 m 데이터 처리 회로(DPm-j+1 내지 DPm) 각각은 제 i 공통 직렬 데이터 버스(CSBi)와 제 i 기준 클럭 공통 라인(RCLi) 및 제 i 데이터 스타트 신호 라인(DSLi)을 통해 해당하는 디지털 화소 데이터와 기준 클럭 및 데이터 스타트 신호를 각각 수신할 수 있다.
상기 제 1 내지 제 m 데이터 처리 회로(DP1 내지 DPm) 각각은 해당하는 비트 수를 갖는 디지털 화소 데이터가 샘플링되어 홀딩되면, 입력 받은 기준 클럭을 제 1 내지 제 m 화소 구동 라인 그룹(LG1 내지 LGm) 각각의 제 1 클럭 전송 라인(CTL1)으로 출력하고, 홀딩된 디지털 화소 데이터를 직렬 데이터 통신 방식을 통하여 제 1 내지 제 m 화소 구동 라인 그룹(LG1 내지 LGm) 각각의 제 1 화소 데이터 전송 라인(DTL1)으로 출력할 수 있다.
일 예에 따른 제 1 내지 제 m 데이터 처리 회로(DP1 내지 DPm) 각각은 데이터 스타트 신호에 응답하여 해당하는 공통 직렬 데이터 버스(CSB)를 통해 입력되는 디지털 화소 데이터를 기준 클럭에 따라 샘플링하여 래치하는 래치 회로, 기준 클럭을 카운팅하여 데이터 출력 신호를 생성하는 카운터 회로, 및 입력되는 기준 클럭을 바이패스시키는 클럭 바이패스 회로를 포함할 수 있다.
도 8은 도 1에 도시된 선 I-I'의 단면도로서, 이는 도 1에 도시된 디스플레이 패널에 배치된 인접한 3개의 화소에 대한 단면도이다.
도 8을 도 1 내지 도 4와 결부하면, 본 출원의 일 예에 따른 디스플레이 장치는 기판(110), 버퍼층(111), 복수의 화소 구동 칩(120), 복수의 제 2 화소 구동 칩(220), 제 1 평탄화층(113), 라인층, 제 2 평탄화층(115), 및 발광부(ELP), 봉지층(117)을 포함할 수 있다.
상기 기판(110)은 화소 어레이 기판으로서, 유리, 석영, 세라믹, 또는 플라스틱 등의 절연성 물질로 이루어질 수 있다. 이러한 기판(110)은 발광 영역(EA)과 회로 영역(CA)을 복수의 화소 영역(PA)을 포함할 수 있다.
상기 버퍼층(111)은 기판(110) 상에 마련된다. 버퍼층(111)은 기판(110)을 통해 발광부(ELP) 쪽으로 수분이 침투하는 것을 방지하는 기능을 한다. 일 예에 따른 버퍼층(111)은 무기 물질로 이루어진 적어도 하나의 무기층을 포함할 수 있다. 예를 들어, 버퍼층(111)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 실리콘 산질화막(SiON), 티타늄 산화막(TiOx), 및 알루미늄 산화막(AlOx) 중 어느 하나의 무기층이 교번하여 적층된 다중막으로 형성될 수 있다.
상기 복수의 화소 구동 칩(120) 각각은 칩 실장 공정을 통해 복수의 화소 영역(PA) 각각의 회로 영역(CA) 상의 버퍼층(111) 상에 실장된다. 상기 복수의 화소 구동 칩(120) 각각은 1 내지 100 마이크로미터의 스케일을 가질 수 있으나, 이에 한정되지 않고, 화소 영역(PA) 중 회로 영역(CA)이 차지하는 영역을 제외한 나머지 발광 영역(EA)의 크기보다 작은 크기를 가질 수 있다. 이러한 복수의 화소 구동 칩(120) 각각은 전술한 바와 같이, 제 4에 도시된 화소 구동 칩과 동일한 구성을 가지므로, 이에 대한 중복 설명은 생략하기로 한다.
상기 복수의 화소 구동 칩(120) 각각은 접착층을 매개로 버퍼층(111) 상에 부착될 수 있다. 상기 접착층은 복수의 화소 구동 칩(120) 각각의 후면(또는 배면)에만 형성될 수 있다. 이 경우, 칩 실장 공정에서는, 후면(또는 배면)에 접착층이 코팅되어 있는 복수의 화소 구동 칩(120)을 진공 흡착 노즐로 진공 흡착하여 해당하는 화소 영역(PA)의 버퍼층(111) 상에 실장(또는 전사)할 수 있다.
선택적으로, 복수의 화소 구동 칩(120) 각각은 복수의 화소 영역(PA) 각각의 회로 영역(CA)에 형성된 복수의 오목부(112) 각각에 실장될 수도 있다.
상기 복수의 오목부(112) 각각은 회로 영역(CA)에 배치된 버퍼층(111)의 전면(前面)으로부터 오목하게 형성될 수 있다. 예를 들어, 복수의 오목부(112) 각각은 버퍼층(111)의 전면(前面)으로부터 일정한 깊이를 갖는 홈(groove) 또는 컵(cup) 형태를 가질 수 있다. 이러한 복수의 오목부(112) 각각은 복수의 화소 구동 칩(120)을 개별적으로 수납하여 고정함으로써 복수의 화소 구동 칩(120)의 두께(또는 높이)에 따른 디스플레이 장치의 두께 증가를 최소화한다. 일 예에 따른 복수의 오목부(112) 각각은 복수의 화소 구동 칩(120)과 대응되는 형태를 가지면서 일정한 각도로 경사진 경사면을 가지도록 오목하게 형성됨으로써 복수의 화소 구동 칩(120)을 버퍼층(111) 상에 실장하는 실장 공정시, 회로 영역(CA)과 화소 구동 칩(120) 간의 미스얼라인을 최소화할 수 있다.
일 예에 따른 복수의 화소 구동 칩(120) 각각은 복수의 오목부(112) 각각에 코팅된 접착층을 매개로 복수의 오목부(112) 각각의 바닥면에 부착될 수 있다. 다른 예에 따른 복수의 화소 구동 칩(120) 각각은 복수의 오목부(112)를 포함하는 버퍼층(111)의 전면 전체에 코팅된 접착층을 매개로 복수의 오목부(112) 각각의 바닥면에 부착될 수 있다.
상기 제 1 평탄화층(113)은 기판(110)의 전면(前面) 상에 배치되어 복수의 화소 구동 칩(120)을 덮는다. 즉, 제 1 평탄화층(113)은 기판(110) 상에 배치된 버퍼층(111)과 복수의 화소 구동 칩(120) 모두를 덮음으로써 버퍼층(111)과 복수의 화소 구동 칩(120) 상에 평탄면을 제공하면서 복수의 화소 구동 칩(120)을 고정한다. 예를 들어, 제 1 평탄화층(113)은 아크릴계 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 또는 폴리이미드계 수지(polyimides resin) 등으로 이루어질 수 있다.
상기 라인층은 제 1 금속 라인들(ML1), 절연층(114), 및 제 2 금속 라인들(ML2)을 포함할 수 있다.
상기 제 1 금속 라인들(ML1)은 제 1 방향(X) 또는 제 2 방향(Y)을 따라 표시 영역(DA)을 지나가도록 제 1 평탄화층(113) 상에 배치된다. 제 1 금속 라인들(ML1)은 화소 데이터 전송 라인, 클럭 전송 라인, 화소 구동 전원 라인, 및 캐소드 전원 라인 중 적어도 하나로 사용되거나 동일층에서 서로 교차하는 라인들 중 어느 하나를 우회시키기 위한 브리지 라인으로 사용될 수 있다. 이러한 제 1 금속 라인들(ML1)은 제 1 평탄화층(113)에 마련된 제 1 칩 컨택홀(CH1)을 통해 해당하는 화소 구동 칩(120)의 범프와 전기적으로 연결될 수 있다.
상기 절연층(114)은 제 1 금속 라인들(ML1)을 덮도록 기판(110) 상에 배치된다. 예를 들어, 절연층(114)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 실리콘산질화막(SiON) 또는 이들의 다중층일 수 있다.
상기 제 2 금속 라인들(ML2)은 표시 영역(DA)을 지나가도록 절연층(114) 상에 배치된다. 제 2 금속 라인들(ML2)은 화소 데이터 전송 라인, 클럭 전송 라인, 및 화소 구동 전원 라인 중 제 1 금속 라인(ML1)으로 이루어진 라인을 제외한 나머지 라인으로 사용될 수 있다. 예를 들어, 제 2 금속 라인(ML2)으로 이루어진 클럭 전송 라인은 각 화소 영역(PA)의 회로 영역(CA) 상으로 연장되거나 돌출되어 절연층(114)과 제 1 평탄화층(113)에 마련된 제 2 칩 컨택홀(CH2)을 통해 해당하는 화소 구동 칩(120)의 제 2 범프(B2)와 전기적으로 연결됨으로써 화소 구동 칩(120)의 제 2 범프(B2)에 기준 클럭을 공급할 수 있다. 그리고, 제 2 금속 라인(ML2)으로 이루어진 화소 구동 전원 라인(PL)은 각 화소 영역(PA)의 회로 영역(CA) 상으로 연장되거나 돌출되어 절연층(114)과 제 1 평탄화층(113)에 마련된 제 3 칩 컨택홀을 통해 해당하는 화소 구동 칩(120)의 제 5 범프(B5)와 전기적으로 연결됨으로써 화소 구동 칩(120)의 제 5 범프(B5)에 화소 구동 전원(Vdd)을 공급한다. 여기서, 제 3 칩 컨택홀은 제 2 칩 컨택홀(CH2)과 함께 형성된다.
상기 제 1 금속 라인들(ML1)과 제 2 금속 라인들(ML2) 각각은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오듐(Nd), 구리(Cu), 또는 그들의 합금으로 이루어질 수 있으며, 상기 금속 또는 합금의 단일층 또는 2층 이상의 다중층으로 이루어질 수 있다.
상기 제 2 평탄화층(115)은 라인층을 덮도록 기판(110) 상에 배치된다. 즉, 제 2 평탄화층(115)은 제 2 금속 라인들(ML2)과 절연층(114)을 덮도록 기판(110) 상에 형성됨으로써 제 2 금속 라인들(ML2)과 절연층(114) 상에 평탄면을 제공할 수 있다. 예를 들어, 제 2 평탄화층(113)은 아크릴계 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 또는 폴리이미드계 수지(polyimides resin) 등으로 이루어질 수 있으나, 이에 한정되지 않는다.
상기 발광부(ELP)는 복수의 애노드 전극(AE), 뱅크층(BL), 발광층(EL), 및 캐소드 전극(CE)을 포함할 수 있다.
상기 복수의 애노드 전극(AE) 각각은 각 화소 영역(PA)마다 개별적으로 패터닝된다. 복수의 애노드 전극(AE) 각각은 해당하는 화소 영역(PA) 상의 제 2 평탄화층(115)에 마련된 애노드 컨택홀(CH3)을 통해 해당하는 화소 구동 칩(120)의 제 6 범프(B6)에 전기적으로 연결됨으로써 화소 구동 칩(120)의 제 6 범프(B6)를 통해서 데이터 전류를 공급받는다. 일 예에 따른 복수의 애노드 전극(AE) 각각은 반사율이 높은 금속 물질을 포함할 수 있다. 예를 들어, 복수의 애노드 전극(AE) 각각은 알루미늄(Al)과 티타늄(Ti)의 적층 구조(Ti/Al/Ti), 알루미늄(Al)과 ITO(Indium Tin Oxide)의 적층 구조(ITO/Al/ITO), APC(Ag/Pd/Cu) 합금, 및 APC 합금과 ITO의 적층 구조(ITO/APC/ITO)과 같은 다층 구조로 형성되거나, 은(Ag), 알루미늄(Al), 몰리브덴(Mo), 금(Au), 마그네슘(Mg), 칼슘(Ca), 또는 바륨(Ba) 중에서 선택된 어느 하나의 물질 또는 2 이상의 합금 물질로 이루어진 단층 구조를 포함할 수 있다.
상기 뱅크층(BL)은 복수의 화소 영역(PA) 각각에 발광 영역(EA)을 정의하는 것으로, 화소 정의막(또는 분리막)으로 표현될 수도 있다. 뱅크층(BL)은 복수의 애노드 전극(AE) 각각의 가장자리와 제 2 평탄화층(115) 상에 마련되어 화소 영역(PA)의 회로 영역(CA)과 중첩됨으로써 각 화소 영역(PA) 내에 발광 영역(EA)을 정의한다. 일 예로서, 뱅크층(BL)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리 아미드 수지(polyamide resin), 폴리 이미드 수지(polyimide resin), 벤조사이클로부텐(benzocyclobutene) 수지, 및 불소 수지 중 어느 하나의 유기 물질로 이루어질 수 있다. 다른 예로서, 뱅크층(BL)은 검정색 안료를 포함하는 감광 물질로 이루어질 수 있으며, 이 경우, 뱅크층(BL)은 차광 패턴의 역할을 할 수 있다.
상기 발광층(EL)은 복수의 애노드 전극(AE) 상의 발광 영역(EA) 상에 배치된다.
일 예에 따른 발광층(EL)은 백색 광을 방출하기 위한 2 이상의 서브 발광층을 포함한다. 예를 들어, 발광층(EL)은 제 1 광과 제 2 광의 혼합에 의해 백색 광을 방출하기 위한 제 1 서브 발광층과 제 2 서브 발광층을 포함할 수 있다. 여기서, 제 1 서브 발광층은 제 1 광을 방출하는 것으로, 청색 발광층, 녹색 발광층, 적색 발광층, 황색 발광층, 및 황록색 발광층 중 어느 하나를 포함할 수 있다. 제 2 서브 발광층은 청색 발광층, 녹색 발광층, 적색 발광층, 황색 발광층, 및 황록색 발광층 중 제 1 광과 보색 관계를 갖는 광을 방출하는 발광층을 포함할 수 있다. 이러한 상기 발광층(EL)은 백색 광을 방출하기 때문에 화소 영역(PA)들마다 개별적으로 패터닝되지 않고 복수의 애노드 전극(AE)과 뱅크층(BL)을 덮도록 기판(110) 상에 형성될 수 있다.
추가적으로, 발광층(EL)은 발광층의 발광 효율 및/또는 수명 등을 향상시키기 위한 적어도 하나 이상의 기능층을 더 포함할 수 있다.
상기 캐소드 전극(CE)은 발광층(EL)을 덮도록 배치된다. 일 예에 따른 캐소드 전극(CE)은 발광층(EL)에서 방출되는 광이 대향 기판(190) 쪽으로 투과될 수 있도록 TCO(Transparent Conductive Oxide)와 같은 투명 도전성 물질인 ITO(Indium Tin Oxide), 또는 IZO(Indium Zinc Oxide) 등으로 형성된다.
상기 봉지층(117)은 발광부(ELP)을 덮도록 기판(110) 상에 배치된다. 일 예에 따른 봉지층(117)은 발광부(ELP)의 발광층(EL)에 산소 또는 수분이 침투되는 것을 방지하는 역할을 한다. 일 예에 따른 봉지층(117)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 실리콘 산질화막(SiON), 티타늄 산화막(TiOx), 및 알루미늄 산화막(AlOx) 중 어느 하나의 무기 물질을 포함할 수 있다.
선택적으로, 봉지층(117)은 적어도 하나의 유기막을 더 포함할 수 있다. 유기막은 이물들(particles)이 봉지층(117)을 뚫고 발광 소자층으로 침투하는 것을 방지하기 위해 충분한 두께로 형성될 수 있다. 일 예에 따른 유기막은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리 아미드 수지(polyamide resin), 폴리 이미드 수지(polyimide resin), 벤조사이클로부텐(benzocyclobutene) 수지, 및 불소 수지 중 어느 하나의 유기 물질로 이루어질 수 있다.
본 출원의 일 예에 따른 기판(110)은 표시 영역(DA)을 지나가도록 절연층(114) 상에 적어도 하나의 화소 구동 라인 그룹(LG1 내지 LGm)을 사이에 두고 서로 나란하게 배치된 복수의 캐소드 전원 라인을 더 포함할 수 있다.
상기 복수의 캐소드 전원 라인 각각은 패드부(PP)를 통해 전원 관리 회로(600)로부터 캐소드 전원, 예를 들어 그라운드 전압을 입력 받을 수 있다. 상기 복수의 캐소드 전원 라인 각각은 제 2 금속 라인들(ML2) 또는 제 1 금속 라인들(ML1) 중에서 선택될 수 있다. 즉, 제 2 금속 라인들(ML2) 중 일부는 복수의 캐소드 전원 라인으로 사용될 수 있다. 복수의 캐소드 전원 라인 각각은 표시 영역(DA) 상에서 캐소드 전극(CE)과 전기적으로 연결된다. 이를 위해, 뱅크층(BL)은, 도 9에 도시된 바와 같이, 복수의 캐소드 전원 라인(CPL) 각각과 캐소드 전극(CE)이 전기적으로 접속되는 복수의 캐소드 보조 컨택부(CSCP)를 포함할 수 있다.
상기 복수의 캐소드 보조 컨택부(CSCP) 각각은 복수의 캐소드 연결 전극(CCE) 및 복수의 전극 노출부(EEP)를 포함할 수 있다.
상기 복수의 캐소드 연결 전극(CCE)은 뱅크층(BL)과 중첩되는 제 2 평탄화층(115) 상에 섬 형태로 배치되는 것으로, 애노드 전극(AE)과 함께 동일한 물질로 형성된다. 캐소드 연결 전극(CCE)의 중앙부를 제외한 나머지 가장자리는 뱅크층(BL)에 의해 둘러싸임으로써 인접한 애노드 전극(AE)과 이격되어 전기적으로 분리된다. 캐소드 연결 전극(CCE)은 제 2 평탄화층(115)에 마련된 캐소드 컨택홀(CH4)을 통해서 해당하는 캐소드 전원 라인(CPL)과 전기적으로 연결된다. 이때, 하나의 캐소드 전원 라인(CPL)은 적어도 하나의 캐소드 컨택홀(CH4)을 통해서 적어도 하나의 캐소드 연결 전극(CCE)과 전기적으로 연결될 수 있다.
상기 복수의 전극 노출부(EEP) 각각은 복수의 캐소드 연결 전극(CCE) 각각과 중첩되는 뱅크층(BL)에 배치되어 복수의 캐소드 연결 전극(CCE) 각각을 노출시킨다. 이에 따라, 캐소드 전극(CE)은 복수의 전극 노출부(EEP) 각각을 통해 노출된 복수의 캐소드 연결 전극(CCE) 각각과 전기적으로 연결되고, 복수의 캐소드 연결 전극(CCE) 각각을 통해 복수의 캐소드 전원 라인(CPL) 각각과 전기적으로 연결됨으로써 상대적으로 낮은 저항을 가질 수 있다. 특히, 복수의 캐소드 전원 라인(CPL) 각각으로부터 복수의 캐소드 연결 전극(CCE) 각각을 통해 캐소드 전원을 공급 받음으로써 캐소드 전극(CE)에 공급되는 캐소드 전압의 전압 강하(IR drop)에 의한 휘도 불균일이 방지될 수 있다.
추가적으로, 본 출원의 일 예에 따른 기판(110)은 격벽부(140)를 더 포함할 수 있다.
상기 격벽부(140)는 복수의 캐소드 연결 전극(CCE) 각각에 배치된 격벽 지지부(141), 및 격벽 지지부(141) 상에 배치된 격벽(143)을 포함할 수 있다.
상기 격벽 지지부(141)는 복수의 캐소드 연결 전극(CCE) 각각의 중앙부에 사다리꼴 형태의 단면을 갖는 테이퍼 구조로 형성될 수 있다.
상기 격벽(143)은 격벽 지지부(141) 상에 하면의 폭이 상면의 폭보다 좁은 역테이퍼 구조를 가지도록 형성되어 해당하는 전극 노출부(EEP)를 가린다. 예를 들어, 격벽(143)은 격벽 지지부(141)에 지지된 제 1 폭을 갖는 하면, 제 1 폭보다 크고 전극 노출부(EEP)의 폭과 같거나 큰 제 2 폭을 갖는 상면, 하면과 상면 사이에 경사지게 배치되어 전극 노출부(EEP)를 가리는 경사면을 포함할 수 있다. 이러한 격벽(143)의 상면은 평면적으로 전극 노출부(EEP)의 크기와 같거나 큰 크기를 가지도록 형성되어 전극 노출부(EEP)를 덮음으로써 발광층(EL)의 증착시 발광 물질이 전극 노출부(EEP)에 노출된 캐소드 연결 전극(CCE)으로 침투하는 것을 방지하고, 이를 통해 캐소드 전극(CE)의 증착시 캐소드 전극 물질이 전극 노출부(EEP)에 노출된 캐소드 연결 전극(CCE)과 전기적으로 연결되도록 한다. 격벽(143)의 경사면과 전극 노출부(EEP)에 노출된 캐소드 연결 전극(CCE) 사이에는 침투 공간(또는 공극)이 마련되고, 캐소드 전극(CE)의 가장자리는 침투 공간을 통해서 전극 노출부(EEP)에 노출된 캐소드 연결 전극(CCE)과 전기적으로 연결된다.
다시 도 8을 도 1 내지 도 4와 결부하면, 상기 대향 기판(190)은 컬러 필터 어레이 기판으로 정의될 수 있다. 일 예에 따른 대향 기판(190)은 배리어층(191), 블랙 매트릭스(193), 및 컬러 필터층(195)을 포함한다.
상기 배리어층(191)은 기판(110)과 마주하는 대향 기판(190)의 일면 전체에 형성되어 외부의 수분 또는 습기가 침투하는 것을 방지한다. 일 예에 따른 배리어층(191)은 무기 물질로 이루어진 적어도 하나의 무기층을 포함할 수 있다. 예를 들어, 배리어층(191)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 실리콘 산질화막(SiON), 티타늄 산화막(TiOx), 및 알루미늄 산화막(AlOx) 중 어느 하나의 무기층이 교번하여 적층된 다중막으로 형성될 수 있다.
상기 블랙 매트릭스(193)는 기판(110)에 마련된 뱅크층(BL)과 중첩되도록 배리어층(191) 상에 배치됨으로써 각 화소 영역(PA)의 발광 영역(EA)과 중첩되는 복수의 투과부를 정의할 수 있다. 일 예에 따른 블랙 매트릭스(193)은 크롬(Cr 또는 CrOx) 등의 불투명 금속 물질 또는 수지 물질로 이루어지거나 광 흡수 물질로 이루어질 수 있다.
상기 컬러 필터층(195)은 블랙 매트릭스(193)에 의해 마련된 복수의 투과부 각각에 배치된다. 일 예에 따른 컬러 필터층(195)은 적색 컬러 필터, 녹색 컬러 필터, 및 청색 컬러 필터 중 어느 하나의 컬러 필터를 포함할 수 있다. 상기 적색 컬러 필터와 녹색 컬러 필터 및 청색 컬러 필터는 제 2 방향(Y)을 따라 반복하여 배치될 수 있다.
선택적으로, 컬러 필터층(195)은 발광층(EL)으로부터 입사되는 광에 따라 재발광하여 미리 설정된 색상의 광을 방출하는 크기를 갖는 양자점을 포함할 수 있다. 여기서, 양자점은 CdS, CdSe, CdTe, ZnS, ZnSe, GaAs, GaP, GaAs-P, Ga-Sb, InAs, InP, InSb, AlAs, AlP, 또는 AlSb 등에서 선택될 수 있다. 예를 들어, 적색 컬러 필터는 적색 광을 방출하는 CdSe 또는 InP의 양자점을 포함할 수 있고, 녹색 컬러 필터는 녹색 광을 방출하는 CdZnSeS의 양자점을 포함할 수 있으며, 청색 컬러 필터는 청색 광을 방출하는 ZnSe의 양자점을 포함할 수 있다. 이와 같이, 컬러 필터가 양자점을 포함하는 경우, 색재현율이 높아질 수 있다.
상기 대향 기판(190)은 투명 접착층(150)을 매개로 기판(110)과 대향 합착될 수 있다.
상기 투명 접착층(150)은 충진제로 표현될 수도 있다. 일 예에 따른 투명 접착층(150)은 기판(110)의 봉지층(117)과 대향 기판(190) 사이에 충진될 수 있는 물질로 이루어지며, 광을 투과시킬 수 있는 투명 에폭시(epoxy) 물질로 이루어질 수 있으나 반드시 이에 한정되지 않는다. 이러한 투명 접착층(150)은 잉크젯(inkjet), 슬릿 코팅(slit coating), 또는 스크린 프린팅(screen printing) 등의 공정에 의해 기판(110) 상에 형성될 수 있으나, 이에 한정되지 않고 대향 기판(190)에 형성될 수도 있다.
추가적으로, 본 출원의 일 예에 따른 디스플레이 장치는 투명 접착층(150)의 외곽부를 둘러싸는 댐 패턴(170)을 더 포함할 수 있다.
상기 댐 패턴(170)은 대향 기판(190)의 가장자리에 폐루프 형태로 마련된다. 일 에에 따른 댐 패턴(170)은 대향 기판(190)에 마련된 배리어층(191)의 가장자리에 일정한 높이를 가지도록 마련된다. 댐 패턴(170)은 투명 접착층(150)의 퍼짐 또는 넘침을 차단하는 역할을 하며, 기판(110)과 대향 기판(190)을 합착시키는 역할도 한다. 일 예에 따른 댐 패턴(170)은 자외선과 같은 광에 의해 경화될 수 있는 고점도 레진, 예를 들어 에폭시(epoxy) 물질로 이루어질 수 있다. 나아가, 댐 패턴(170)은 수분 및/또는 산소를 흡착할 수 있는 게터(getter) 물질을 포함하는 에폭시(epoxy) 물질로 이루어질 수 있으나, 반드시 이에 한정되지 않는다. 이러한 댐 패턴(170)은 외부의 수분 및/또는 산소가 합착된 기판(110)과 대향 기판(190) 사이로 침투하는 것을 차단하여 수분 및/또는 산소로부터 발광층(EL)을 보호함으로써 수분 및/또는 산소에 의해 발광층(EL)의 수명 저하를 방지하면서 발광층(EL)의 신뢰성을 증가시킨다.
한편, 도 8에 도시된 배리어층(191)과 블랙 매트릭스(193) 및 컬러 필터층(195)은, 도 10에 도시된 바와 같이, 대향 기판(190)에 배치되지 않고 기판(110)의 봉지층(117) 상에 배치될 수도 있다.
도 10을 참조하면, 배리어층(191)과 블랙 매트릭스(193) 및 컬러 필터층(195)은 봉지층(117)의 전면(前面)에 직접 형성될 수 있다.
상기 블랙 매트릭스(193)는 기판(110)에 마련된 뱅크층(BL)과 중첩되도록 봉지층(117)의 전면(前面)에 직접적으로 형성됨으로써 각 화소 영역(PA)의 발광 영역(EA)과 중첩되는 복수의 투과부를 정의할 수 있다.
상기 컬러 필터층(195)은 블랙 매트릭스(193)에 의해 마련된 복수의 투과부 각각에 의해 노출된 봉지층(117)의 전면(前面)에 형성된다. 이러한 컬러 필터층(195)은 봉지층(117)에 형성되는 것을 제외하고는 전술한 바와 동일하므로, 이에 대한 중복 설명은 생략하기로 한다.
일 예에 따른 배리어층(191)은 컬러 필터층(195)과 블랙 매트릭스(193)을 덮도록 봉지층(117)의 전면(前面)에 형성되어 블랙 매트릭스(193)와 컬러 필터층(195) 상에 평탄면을 제공한다. 이때, 배리어층(191)은 고온 공정에 의해 형성될 경우, 기판(110) 상에 배치되어 있는 발광층(EL) 등이 고온에 의해 손상될 수 있다. 이에 따라, 배리어층(191)은 고온에 취약한 발광층(EL)의 손상을 방지하기 위해 섭씨 100도 이하의 저온에서 형성 가능한 아크릴 계열, 에폭시 계열 또는 실록산(Siloxan) 계열의 유기 절연 물질로 형성되는 것이 바람직하다.
상기 대향 기판(190)은 투명 접착층(150) 대신에 광학 점착 부재(197)를 매개로 하여 배리어층(191)의 전면(前面)에 부착될 수 있다. 여기서, 광학 점착 부재(197)는 OCA(Optically Clear Adhesive), OCR(Optically Clear Resin), 또는 PSA(Pressure Sensitive Adhesive)일 수 있다.
한편, 대향 기판(190)이 광학 점착 부재(197)를 매개로 하여 배리어층(191)의 전면(前面)에 부착됨에 따라 전술한 댐 패턴(170)은 생략될 수도 있다.
그리고, 본 예에 따른 컬러 필터층(195)은, 도 11에 도시된 바와 같이, 각 화소 영역(PA)의 발광 영역(EA)과 중첩되도록 애노드 전극(AE)과 기판(110) 사이에 배치될 수 있다. 예를 들어, 컬러 필터층(195)은 각 화소 영역(PA)의 발광 영역(EA)과 중첩되는 제 2 평탄화층(115) 또는 버퍼층(111) 상에 배치될 수 있다. 이 경우, 애노드 전극(AE)은 투명 도전성 물질로 형성되고, 캐소드 전극(CE)은 반사율이 높은 금속 물질로 형성됨으로써 발광층(EL)에서 방출되는 광은 컬러 필터층(195)과 기판(110)을 차례로 통과하여 외부로 방출된다.
이상과 같은, 본 출원의 일 예는 디스플레이 패널의 각 화소를 구동하기 위한 게이트 구동 회로와 데이터 구동 회로 각각을 마이크로 칩화하여 기판 상에 실장함으로써 일반적인 디스플레이 패널의 각 화소마다 적어도 하나의 트랜지스터를 형성하는 공정이 필요 없으며, 디스플레이 패널의 기판 상에 트랜지스터가 전혀 배치되거나 형성되지 않기 때문에 화소들 간에 발생되는 구동 트랜지스터의 문턱 전압 편차로 인한 휘도 불균일에 따른 화질 저하를 방지할 수 있다. 또한, 본 출원의 일 예는 기준 클럭과 디지털 화소 데이터를 기반으로 발광부를 발광시킴으로써 복수의 화소를 순차적으로 선택하기 위한 복수의 게이트 라인 및 이들을 구동하기 위한 게이트 구동 회로를 기판에서 제거(또는 생략)할 수 있고, 이를 통해 디스플레이 장치의 회로 구성을 간소화할 수 있으며 게이트 구동 회로의 제거로 인하여 디스플레이 장치의 베젤을 극한의 폭으로 감소시킬 수 있다.
도 12는 본 출원의 다른 예에 따른 디스플레이 장치를 나타내는 도면이며, 도 13은 도 12에 도시된 기판을 나타내는 도면으로서, 이는 도 1 내지 도 11에 도시된 디스플레이 장치의 타이밍 컨트롤러와 전원 관리 회로 각각을 마이크로 칩화하여 디스플레이 패널의 기판에 실장하여 구성한 것이다.
도 12 및 도 13을 참조하면, 본 출원의 다른 예에 따른 디스플레이 장치는 디스플레이 패널(100), 데이터 구동 칩 어레이부(1300), 타이밍 컨트롤러 칩 어레이부(1500), 및 전원 관리 칩 어레이부(1600)를 포함할 수 있다.
상기 디스플레이 패널(100)은 기판(110)과 대향 기판(190)을 포함할 수 있으며, 이러한 디스플레이 패널(100)은 도 1 내지 도 11에 도시된 본 출원의 일 예에 따른 디스플레이 장치의 디스플레이 패널과 동일한 구조 및 구성을 포함하므로, 이에 대해서는 동일한 도면 부호를 부여하고, 이에 대한 중복 설명은 생략하기로 한다.
상기 타이밍 컨트롤러 칩 어레이부(1500)는 제 1 비표시 영역에 실장되고 패드부(PP)를 통해 디스플레이 구동 시스템(700)으로부터 공급되는 영상 신호(또는 차동 신호)를 기반으로 디지털 화소 데이터를 생성하여 데이터 구동 칩 어레이부(1300)에 제공한다. 즉, 타이밍 컨트롤러 칩 어레이부(1500)는 패드부(PP)를 통해 입력되는 차동 신호를 수신하여 차동 신호로부터 프레임 단위의 디지털 화소 데이터와 도트 클럭과 기준 클럭 및 데이터 스타트 신호를 생성한다. 또한, 타이밍 컨트롤러 칩 어레이부(1500)는 프레임 단위로 디지털 화소 데이터의 화질 개선 영상 처리를 수행하고, 영상 처리된 프레임 단위의 디지털 화소 데이터를 적어도 1수평 라인 단위로 분할하여 데이터 구동 칩 어레이부(1300)에 제공한다.
상기 데이터 구동 칩 어레이부(1300)는 기판(110)의 제 1 비표시 영역(또는 상측 비표시 영역)에 실장되고 타이밍 컨트롤러 칩 어레이부(1500)로부터 공급되는 디지털 화소 데이터와 기준 클럭 및 데이터 스타트 신호를 수신하고, 기준 클럭 및 데이터 스타트 신호를 기반으로 디지털 화소 데이터를 정렬한다. 그리고, 데이터 구동 칩 어레이부(1300)는 정렬된 디지털 화소 데이터를 직렬 인터페이스 방식을 통해 제 1 내지 제 m 화소 구동 라인 그룹 각각의 제 1 화소 데이터 전송 라인으로 출력하며, 기준 클럭을 제 1 내지 제 m 화소 구동 라인 그룹 각각의 제 1 클럭 전송 라인으로 출력한다.
상기 전원 관리 칩 어레이부(1600)는 기판(110)의 비표시 영역에 실장되고, 기판(110)에 배치된 패드부(PP)를 통해 디스플레이 구동 시스템(700)으로부터 공급되는 입력 전원을 기반으로 디스플레이 패널(100)의 각 화소(P)에 영상을 표시하기 위한 각종 전압을 출력한다. 일 예에 따른 전원 관리 칩 어레이부(1600)는 입력 전원을 기반으로 트랜지스터 로직 전압, 화소 구동 전원, 및 캐소드 전원을 각각 생성할 수 있다.
일 예에 따른 전원 관리 칩 어레이부(1600)는 기판(110)의 비표시 영역(NDA)에 실장되어 외부로부터 입력되는 입력 전원을 직류-직류 변환하여 출력하는 직류-직류 컨버터 칩 어레이부를 포함할 수 있다.
상기 직류-직류 컨버터 칩 어레이부는 로직 전원 칩(1610) 및 구동 전원 칩(1630)을 포함할 수 있다. 여기서, 로직 전원 칩(1610)과 구동 전원 칩(1630) 각각은 최소 단위의 마이크로 칩 또는 하나의 칩셋으로서, 트랜지스터들을 포함하는 집적 회로를 갖는 하나의 미세한 크기를 갖는 반도체 패키징 소자일 수 있다.
상기 로직 전원 칩(1610)은 입력 전원을 기반으로 트랜지스터 로직 전압을 생성하고, 이를 필요로 하는 마이크로 칩에 제공한다. 예를 들어, 로직 전원 칩(1610)은 입력 전원을 감압(Step-down)하여 3.3V의 트랜지스터 로직 전압을 생성할 수 있다. 또한, 로직 전원 칩(1610)은 입력 전원을 기반으로 그라운드 전압을 생성하고, 이를 필요로 하는 마이크로 칩에 제공한다. 여기서, 그라운드 전압은 디스플레이 패널(100)에 배치된 캐소드 전극에 공급되는 캐소드 전원으로 사용될 수 있다. 일 예에 따른 로직 전원 칩(1610)은 직류-직류 컨버터, 예를 들어 감압형 컨버터 칩 또는 벅 컨버터 칩(Buck converter chip)일 수 있으나, 이에 한정되지 않는다.
상기 구동 전원 칩(1630)은 입력 전원을 기반으로 화소 구동 전원을 생성하고, 이를 필요로 하는 각 화소(P) 및 화소 구동 칩에 제공한다. 예를 들어, 구동 전원 칩(1630)은 12V의 화소 구동 전원을 생성할 수 있다. 일 예에 따른 구동 전원 칩(1630)은 직류-직류 컨버터, 예를 들어 승압형 컨버터 칩 또는 부스트 컨버터 칩(Boost converter chip)일 수 있으나, 이에 한정되지 않는다.
본 예에 따른 전원 관리 칩 어레이부(1600)는 직렬 통신 칩(1650)을 더 포함할 수 있다. 여기서, 직렬 통신 칩(1650)은 최소 단위의 마이크로 칩 또는 하나의 칩셋으로서, 트랜지스터들을 포함하는 집적 회로를 갖는 하나의 미세한 크기를 갖는 반도체 패키징 소자일 수 있다.
상기 직렬 통신 칩(1650)은 기판(110)에 배치된 패드부(PP)와 별도로 기판(110)의 일측 비표시 영역에 배치된 직렬 통신용 패드에 부착된 커넥터를 통해 디스플레이 구동 시스템(700)과 연결될 수 있다. 이러한 직렬 통신 칩(1650)은 디스플레이 구동 시스템(700)으로부터 공급되는 전압 튜닝 신호를 수신하고, 수신된 전압 튜닝 신호를 전압 튜닝 데이터로 복원하여 로직 전원 칩(1610)과 구동 전원 칩(1630)에 전달함으로써 전압 튜닝 데이터에 따라 로직 전압, 화소 구동 전원, 및 캐소드 전원 중 적어도 하나의 전압 레벨이 튜닝되도록 한다.
도 14는 도 12 및 도 13에 도시된 타이밍 컨트롤러 칩 어레이부와 데이터 구동 칩 어레이부를 나타내는 도면이다.
도 12 내지 도 14를 참조하면, 본 예에 따른 디스플레이 장치의 타이밍 컨트롤러 칩 어레이부(1500)는 영상 신호 수신 칩 어레이(1510), 화질 개선 칩 어레이(1530), 및 데이터 제어 칩 어레이(1550)을 포함할 수 있다.
상기 영상 신호 수신 칩 어레이(1510)는 패드부(PP)를 통해 디스플레이 구동 시스템(700)으로부터 입력되는 영상 신호(Simage)를 수신하고 적어도 1수평 라인 단위로 디지털 화소 데이터를 출력한다. 영상 신호 수신 칩 어레이(1510)는 고속 직렬 인터페이스 방식에 따라 디스플레이 구동 시스템(700)으로부터 전송되는 차동 신호에 따른 디지털 화소 데이터를 수신하고, 수신된 디지털 화소 데이터를 기반으로 적어도 1수평 라인 단위의 디지털 화소 데이터를 생성하며 차동 신호로부터 기준 클럭과 데이터 스타트 신호를 생성한다. 여기서, 영상 신호(Simage)는 고속 직렬 인터페이스 방식, 예를 들어 브이 바이 원(V-by-One) 인터페이스 방식에 따라 디스플레이 구동 시스템(700)으로부터 영상 신호 수신 칩 어레이(1510)으로 전송될 수 있다.
일 예에 따른 영상 신호 수신 칩 어레이(1510)는 제 1 내지 제 i(i는 2 이상의 자연수) 영상 신호 수신 칩(15101 내지 1510i)을 포함할 수 있다. 여기서, 제 1 내지 제 i 영상 신호 수신 칩(15101 내지 1510i) 각각은 최소 단위의 마이크로 칩 또는 하나의 칩셋으로서, 트랜지스터들을 포함하는 집적 회로를 갖는 하나의 미세한 크기를 갖는 반도체 패키징 소자일 수 있다.
상기 제 1 내지 제 i 영상 신호 수신 칩(15101 내지 1510i) 간의 동기화 및 데이터 통신을 수행하기 위하여, 제 1 영상 신호 수신 칩(15101)은 영상 신호 수신 칩 어레이(1510) 내의 전반적인 연산과 기능을 제어하도록 마스터로 프로그래밍되고, 제 2 내지 제 i 영상 신호 수신 칩(15102 내지 1510i) 각각은 제 1 영상 신호 수신 칩(15101)과 동기화되어 동작하도록 슬레이브로 프로그래밍될 수 있다.
상기 제 1 내지 제 i 영상 신호 수신 칩(15101 내지 1510i) 각각은 인터페이스 케이블(710)을 통해 디스플레이 구동 시스템(700)으로부터 전송되는 영상 신호(Simage)에 대한 차동 신호로부터 j개의 화소들에 공급될 디지털 화소 데이터를 개별적으로 수신하고 수신된 디지털 화소 데이터를 기반으로 j개의 화소들에 공급될 디지털 화소 데이터를 개별적으로 생성하며, 영상 신호(Simage)에 대한 차동 신호로부터 기준 클럭과 데이터 스타트 신호를 개별적으로 생성한다. 예를 들어, 인터페이스 케이블(710)이 제 1 내지 제 i 레인(Lane)을 가질 경우에 있어서, 제 1 영상 신호 수신 칩(15101)은 인터페이스 케이블(710)의 제 1 레인을 통해 디스플레이 구동 시스템(700)으로부터 전송되는 영상 신호(Simage)에 대한 차동 신호로부터 제 1 내지 j 화소 각각에 해당되는 디지털 화소 데이터를 개별적으로 수신하고 수신된 디지털 화소 데이터를 기반으로 제 1 내지 j 화소 각각에 해당하는 디지털 화소 데이터를 개별적으로 생성하며, 영상 신호(Simage)에 대한 차동 신호로부터 기준 클럭과 데이터 스타트 신호를 개별적으로 생성한다. 그리고, 제 i 영상 신호 수신 칩(1510i)은 인터페이스 케이블(710)의 제 i 레인을 통해 디스플레이 구동 시스템(700)으로부터 전송되는 영상 신호(Simage)에 대한 차동 신호로부터 제 m-j+1 내지 m 화소 각각에 해당되는 디지털 화소 데이터를 개별적으로 수신하고 수신된 디지털 화소 데이터를 기반으로 제 m-j+1 내지 m 화소 각각에 해당하는 디지털 화소 데이터를 개별적으로 생성하며, 영상 신호(Simage)에 대한 차동 신호로부터 기준 클럭과 데이터 스타트 신호를 개별적으로 생성한다.
상기 제 1 내지 제 i 영상 신호 수신 칩(15101 내지 1510i) 각각은 인터페이스 케이블(710)을 통해 입력되는 첫번째 프레임의 차동 신호로부터 타이밍 컨트롤러 칩 어레이부(1500)에 대한 디스플레이 설정 데이터를 생성하여 내부 메모리에 저장하고, 인터페이스 케이블(710)을 통해 차례로 입력되는 각 프레임의 차동 신호로부터 디지털 화소 데이터와 기준 클럭과 데이터 스타트 신호를 각각 생성할 수 있다.
한편, 일 예에 따른 영상 신호 수신 칩 어레이(1510)는 하나의 영상 신호 수신 칩만으로 이루어질 수도 있다. 즉, 제 1 내지 제 i 영상 신호 수신 칩(15101 내지 1510i)은 하나의 영상 신호 통합 수신 칩으로 구성될 수도 있다.
상기 화질 개선 칩 어레이(1530)는 영상 신호 수신 칩 어레이(1510)로부터 프레임 단위의 디지털 화소 데이터를 공급받아 미리 설정된 화질 개선 알고리즘을 실행하여 프레임 단위의 디지털 화소 데이터에 따른 영상의 화질을 개선한다.
일 예에 따른 화질 개선 칩 어레이(1530)는 제 1 내지 제 i 영상 신호 수신 칩(15101 내지 1510i)과 일대일로 연결된 제 1 내지 제 i 화질 개선 칩(15301 내지 1530i)을 포함할 수 있다. 이러한 제 1 내지 제 i 화질 개선 칩(15301 내지 1530i) 각각은 해당하는 영상 신호 수신 칩(15101 내지 1510i)으로부터 디지털 화소 데이터를 공급받아 미리 설정된 화질 개선 알고리즘을 실행하여 프레임 단위의 디지털 화소 데이터에 따른 영상의 화질을 개선한다. 여기서, 제 1 내지 제 i 화질 개선 칩(15301 내지 1530i) 각각은 최소 단위의 마이크로 칩 또는 하나의 칩셋으로서, 트랜지스터들을 포함하는 집적 회로를 갖는 하나의 미세한 크기를 갖는 반도체 패키징 소자일 수 있다.
상기 제 1 내지 제 i 화질 개선 칩(15301 내지 1530i) 간의 동기화 및 데이터 통신을 수행하기 위하여, 제 1 화질 개선 칩(15301)은 화질 개선 칩 어레이(1530) 내의 전반적인 연산과 기능을 제어하도록 마스터로 프로그래밍되고, 제 2 내지 제 i 화질 개선 칩(15302 내지 1530i) 각각은 제 1 화질 개선 칩(15301)과 동기화되어 동작하도록 슬레이브로 프로그래밍될 수 있다.
한편, 영상 신호 수신 칩 어레이(1510)가 하나의 데이터 통합 수신 칩으로 구성되는 경우, 제 1 내지 제 i 화질 개선 칩(15301 내지 1530i)은 데이터 통합 수신 칩에 연결된 하나의 통합 화질 개선 칩으로 구성될 수 있다.
상기 데이터 제어 칩 어레이(1550)는 영상 신호 수신 칩 어레이(1510)로부터 제공되는 기준 클럭과 데이터 스타트 신호에 기초하여, 화질 개선 칩 어레이(1530)에 의해 화질 개선된 디지털 화소 데이터를 1 수평 라인 단위로 정렬하여 출력한다.
일 예에 따른 데이터 제어 칩 어레이(1550)는 제 1 내지 제 i 화질 개선 칩(15301 내지 1530i)과 일대일로 연결된 제 1 내지 제 i 데이터 제어 칩(15501 내지 1550i)을 포함할 수 있다. 이러한 제 1 내지 제 i 데이터 제어 칩(15501 내지 1550i) 각각은 해당하는 화질 개선 칩(15301 내지 1530i)으로부터 화질 개선된 디지털 화소 데이터를 공급받아 영상 신호 수신 칩 어레이(1510)로부터 제공되는 기준 클럭과 데이터 스타트 신호에 따라 정렬하여 출력한다. 여기서, 제 1 내지 제 i 데이터 제어 칩(15501 내지 1550i) 각각은 최소 단위의 마이크로 칩 또는 하나의 칩셋으로서, 트랜지스터들을 포함하는 집적 회로를 갖는 하나의 미세한 크기를 갖는 반도체 패키징 소자일 수 있다.
상기 제 1 내지 제 i 데이터 제어 칩(15501 내지 1550i) 간의 동기화 및 데이터 통신을 수행하기 위하여, 제 1 데이터 제어 칩(15501)은 데이터 제어 칩 어레이(1550) 내의 전반적인 연산과 기능을 제어하도록 마스터로 프로그래밍되고, 제 2 내지 제 i 데이터 제어 칩(15502 내지 1550i) 각각은 제 1 데이터 제어 칩(15501)과 동기화되어 동작하도록 슬레이브로 프로그래밍될 수 있다.
상기 제 1 내지 제 i 데이터 제어 칩(15501 내지 1550i) 각각은 디지털 화소 데이터의 비트 수에 대응되는 데이터 버스를 갖는 제 1 내지 제 i 공통 직렬 데이터 버스(CSB1 내지 CSBi)를 이용한 직렬 데이터 통신 방식을 통해 화소 데이터를 개별적으로 출력하고, 제 1 내지 제 i 기준 클럭 공통 라인(RCL1 내지 RCLi)으로 기준 클럭을 개별적으로 출력하며, 제 1 내지 제 i 데이터 스타트 신호 라인(DSL1 내지 DSLi)으로 데이터 스타트 신호를 개별적으로 출력한다. 예를 들어, 제 1 영상 신호 수신 칩(15101)은 제 1 공통 직렬 데이터 버스(CSB1)과 제 1 기준 클럭 공통 라인(RCL1) 및 제 1 데이터 스타트 신호 라인(DSL1)을 통해 해당하는 디지털 화소 데이터와 기준 클럭 및 데이터 스타트 신호를 각각 전송할 수 있다. 그리고, 제 i 영상 신호 수신 칩(1510i)은 제 i 공통 직렬 데이터 버스(CSBi)과 제 i 기준 클럭 공통 라인(RCLi) 및 제 i 데이터 스타트 신호 라인(DSLi)을 통해 해당하는 디지털 화소 데이터와 기준 클럭 및 데이터 스타트 신호를 각각 전송할 수 있다.
한편, 영상 신호 수신 칩 어레이(1510)가 하나의 데이터 통합 수신 칩으로 구성되고, 화질 개선 칩 어레이(1530)가 하나의 통합 화질 개선 칩으로 구성되는 경우, 제 1 내지 제 i 데이터 제어 칩(15501 내지 1550i)은 데이터 통합 수신 칩에 연결된 하나의 통합 데이터 제어 칩으로 구성될 수 있다.
이와 같은, 타이밍 컨트롤러 칩 어레이부(1500)는 디스플레이 패널(100)의 기판(110) 상에 실장되어 하나의 인터페이스 케이블(710)을 통해 디스플레이 구동 시스템(700)과 연결됨으로써 디스플레이 패널(100)과 디스플레이 구동 시스템(700) 간의 연결 구조를 간소화시킬 수 있다.
본 예에 따른 디스플레이 장치의 데이터 구동 칩 어레이부(1300)는 제 1 내지 제 m 데이터 처리 회로(DP1 내지 DPm)를 포함할 수 있다.
상기 제 1 내지 제 m 데이터 처리 회로(DP1 내지 DPm) 각각은 데이터 송수신 회로(310)로부터 전송되는 디지털 화소 데이터를 데이터 스타트 신호를 기반으로 기준 클럭에 따라서 샘플링하여 병렬화하여 홀딩하고, 입력 받은 기준 클럭과 홀딩된 디지털 화소 데이터를 직렬 데이터 통신 방식으로 출력한다. 여기서, 제 1 내지 제 m 데이터 처리 회로(DP1 내지 DPm) 각각은 최소 단위의 마이크로 칩 또는 하나의 칩셋으로서, 트랜지스터들을 포함하는 집적 회로를 갖는 하나의 미세한 크기를 갖는 반도체 패키징 소자일 수 있다.
상기 제 1 내지 제 m 데이터 처리 회로(DP1 내지 DPm) 각각은 j개의 데이터 처리 회로 단위로 이루어진 제 1 내지 제 i 데이터 처리 그룹(13201 내지 1320i)으로 그룹화될 수 있다.
상기 제 1 내지 제 i 데이터 처리 그룹(13201 내지 1320i) 각각에 그룹핑된 데이터 처리 회로는 그룹별로 제 1 내지 제 i 공통 직렬 데이터 버스(CSB1 내지 CSBi)에 공통적으로 연결된다. 예를 들어, 제 1 데이터 처리 그룹(13201)에 그룹핑된 제 1 내지 제 j 데이터 처리 회로(DP1 내지 DPj) 각각은 제 1 공통 직렬 데이터 버스(CSB1)과 제 1 기준 클럭 공통 라인(RCL1) 및 제 1 데이터 스타트 신호 라인(DSL1)을 통해 해당하는 디지털 화소 데이터와 기준 클럭 및 데이터 스타트 신호를 각각 수신할 수 있다. 그리고, 제 i 데이터 처리 그룹(1320i)에 그룹핑된 제 m-j+1 내지 제 m 데이터 처리 회로(DPm-j+1 내지 DPm) 각각은 제 i 공통 직렬 데이터 버스(CSBi)와 제 i 기준 클럭 공통 라인(RCLi) 및 제 i 데이터 스타트 신호 라인(DSLi)을 통해 해당하는 디지털 화소 데이터와 기준 클럭 및 데이터 스타트 신호를 각각 수신할 수 있다.
상기 제 1 내지 제 m 데이터 처리 회로(DP1 내지 DPm) 각각은 해당하는 비트 수를 갖는 디지털 화소 데이터가 샘플링되어 홀딩되면, 입력 받은 기준 클럭을 제 1 내지 제 m 화소 구동 라인 그룹(LG1 내지 LGm) 각각의 제 1 클럭 전송 라인(CTL1)으로 출력하고, 홀딩된 디지털 화소 데이터를 직렬 데이터 통신 방식을 통하여 제 1 내지 제 m 화소 구동 라인 그룹(LG1 내지 LGm) 각각의 제 1 화소 데이터 전송 라인으로 출력할 수 있다.
일 예에 따른 제 1 내지 제 m 데이터 처리 회로(DP1 내지 DPm) 각각은 데이터 스타트 신호에 응답하여 해당하는 공통 직렬 데이터 버스(CSB)를 통해 입력되는 디지털 화소 데이터를 기준 클럭에 따라 샘플링하여 래치하는 래치 회로, 기준 클럭을 카운팅하여 데이터 출력 신호를 생성하는 카운터 회로, 및 입력되는 기준 클럭을 바이패스시키는 클럭 바이패스 회로를 포함할 수 있다.
이상과 같은, 본 출원의 다른 예에 따른 디스플레이 장치는 디스플레이 구동 시스템(700)으로부터 공급되는 영상 신호에 대응되는 영상을 디스플레이 패널(100)에 표시하기 위한 모든 회로 구성이 마이크로 칩화되어 기판(110) 상에 실장된 구조를 가짐으로써 도 1 내지 도 11에 도시된 디스플레이 장치와 동일한 효과를 가지면서, 마이크로 칩 들 간의 간소화 및 통합이 더욱 용이해질 수 있으며, 하나의 인터페이스 케이블(710)을 통해 디스플레이 구동 시스템(700)과 직접적으로 연결됨에 따라 디스플레이 구동 시스템(700) 간의 연결 구조가 단순해질 수 있으며, 이로 인해 하나의 판 형태를 가짐에 따라 디자인적으로 향상된 미감을 가질 수 있다.
상술한 본 출원의 예에 설명된 특징, 구조, 효과 등은 본 출원의 적어도 하나의 예에 포함되며, 반드시 하나의 예에만 한정되는 것은 아니다. 나아가, 본 출원의 적어도 하나의 예에서 예시된 특징, 구조, 효과 등은 본 출원이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 출원의 범위에 포함되는 것으로 해석되어야 할 것이다.
이상에서 설명한 본 출원은 전술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 출원의 기술적 사항을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 출원이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다. 그러므로, 본 출원의 범위는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 출원의 범위에 포함되는 것으로 해석되어야 한다.
100: 디스플레이 패널 110: 기판
111: 버퍼층 112: 오목부
120: 화소 구동 칩 140: 격벽부
300: 데이터 구동 회로부 310: 데이터 수신 회로
400: 제어 보드 500: 타이밍 컨틀로러
600: 전원 관리 회로 700: 디스플레이 구동 시스템
1500: 타이밍 컨트롤러 칩 어레이부 1510: 영상 신호 수신 칩 어레이
1530: 화질 개선 칩 어레이 1550: 데이터 제어 칩 어레이
1600: 전원 관리 칩 어레이부 1610: 로직 전원 칩
1630: 구동 전원 칩 1650: 직렬 통신 칩
3101: 데이터 수신 칩 3201: 데이터 처리 그룹
15101: 영상 신호 수신 칩 15301: 화질 개선 칩
15501: 데이터 제어 칩

Claims (13)

  1. 제 1 방향과 상기 제 2 방향과 교차하는 제 2 방향을 따라 정의된 복수의 화소 영역을 갖는 표시 영역 및 상기 표시 영역을 둘러싸는 비표시 영역을 포함하는 기판;
    상기 기판의 각 화소 영역에 실장된 화소 구동 칩과 상기 화소 구동 칩에 연결된 발광부를 갖는 복수의 화소; 및
    상기 제 1 방향을 따라 배치된 화소들의 화소 구동 칩에 디지털 화소 데이터를 차례차례 순서대로 전달하는 복수의 화소 데이터 전송 라인; 및
    상기 제 1 방향을 따라 배치된 화소들의 화소 구동 칩에 기준 클럭을 차례차례 순서대로 전달하는 복수의 클럭 전송 라인을 포함하며,
    상기 화소 구동 칩은 입력되는 디지털 화소 데이터와 기준 클럭에 따라 상기 발광부를 발광시키는, 디스플레이 장치.
  2. 제 1 항에 있어서,
    상기 화소 구동 칩은 프레임 단위로 상기 발광부의 발광 시간을 제어하는, 디스플레이 장치.
  3. 제 1 항에 있어서,
    상기 화소 구동 칩은 상기 디지털 화소 데이터에 대응되는 데이터 전류를 상기 발광부에 공급하는, 디스플레이 장치.
  4. 제 1 항에 있어서,
    상기 화소 구동 칩은,
    인접한 화소 데이터 전송 라인으로부터 공급되는 상기 디지털 화소 데이터를 수신하는 데이터 수신 단자;
    인접한 클럭 전송 라인으로부터 공급되는 상기 기준 클럭을 수신하는 클럭 수신 단자;
    상기 데이터 수신 단자로 입력된 디지털 화소 데이터를 출력하는 데이터 전송 단자;
    상기 클럭 수신 단자로 입력된 기준 클럭을 출력하는 클럭 출력 단자; 및
    상기 발광부에 연결된 애노드 연결 단자를 포함하는, 디스플레이 장치.
  5. 제 1 항에 있어서,
    상기 화소 구동 칩은,
    상기 디지털 화소 데이터를 저장하는 화소 메모리; 및
    상기 화소 메모리에 저장된 디지털 화소 데이터를 기반으로 데이터 전류를 생성하여 상기 발광부에 공급하는 화소 구동 회로를 포함하는, 디스플레이 장치.
  6. 제 1 항에 있어서,
    상기 복수의 화소 각각의 발광부는 동시에 발광하는, 디스플레이 장치.
  7. 제 1 항에 있어서,
    상기 복수의 화소 각각의 발광부는 수평 라인 단위로 순차적으로 발광하는, 디스플레이 장치.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 복수의 화소 데이터 전송 라인과 상기 복수의 클럭 전송 라인에 연결된 데이터 구동 회로부;
    신호 케이블을 통해 상기 패드부에 연결된 제어 보드; 및
    상기 제어 보드에 실장되고 상기 데이터 구동 회로부에 디지털 화소 데이터를 제공하는 타이밍 컨트롤러를 포함하는, 디스플레이 장치.
  9. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 기판의 비표시 영역에 실장되고, 상기 복수의 화소 데이터 전송 라인과 상기 복수의 클럭 전송 라인에 연결된 데이터 구동 칩 어레이부; 및
    입력되는 영상 신호를 기반으로 상기 디지털 화소 데이터와 상기 기준 클럭을 생성하여 상기 데이터 구동 칩 어레이부에 제공하는 타이밍 컨트롤러 칩 어레이부를 더 포함하는, 디스플레이 장치.
  10. 제 9 항에 있어서,
    상기 타이밍 컨트롤러 칩 어레이부는,
    상기 입력되는 영상 신호를 기반으로 한 프레임의 상기 디지털 화소 데이터와 상기 기준 클럭을 생성하는 적어도 하나의 영상 신호 수신 칩을 갖는 영상 신호 수신 칩 어레이;
    상기 한 프레임의 디지털 화소 데이터에 따른 영상의 화질을 개선하는 적어도 하나의 화질 개선 칩을 화질 개선 칩 어레이; 및
    상기 기준 클럭에 기초하여 상기 화질 개선 칩 어레이에 의해 화질 개선된 디지털 화소 데이터를 1 수평 라인 단위로 정렬하여 상기 데이터 구동 칩 어레이부에 제공하는 적어도 하나의 데이터 제어 칩을 갖는 데이터 제어 칩 어레이를 포함하는, 디스플레이 장치.
  11. 제 10 항에 있어서,
    상기 영상 신호는 브이 바이 원(V-by-One) 인터페이스 방식을 통해 상기 영상 신호 수신 칩 어레이에 제공되는, 디스플레이 장치.
  12. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 기판 상에 배치되고 상기 복수의 화소 구동 칩을 덮는 제 1 평탄화층;
    상기 제 1 평탄화층 상에 배치된 상기 복수의 화소 데이터 전송 라인과 상기 복수의 클럭 전송 라인을 포함하는 라인층;
    상기 라인층을 덮는 제 2 평탄화층; 및
    상기 제 2 평탄화층 상에 배치된 상기 발광부를 덮는 봉지층을 더 포함하며,
    상기 발광부는,
    상기 제 2 평탄화층 상의 각 화소 영역에 배치되고 해당하는 화소 구동 칩과 연결된 복수의 애노드 전극;
    상기 제 2 평탄화층 상에 배치되고 상기 복수의 애노드 전극 상에 발광 영역을 정의하는 뱅크층;
    상기 복수의 애노드 전극 상의 발광 영역에 배치된 발광층; 및
    상기 발광층 상에 배치된 캐소드 전극을 포함하는, 디스플레이 장치.
  13. 제 12 항에 있어서,
    상기 기판 상에 배치되어 상기 복수의 화소 구동 칩을 지지하고 상기 제 1 평탄화층에 의해 덮이는 버퍼층을 더 포함하며,
    상기 버퍼층은 상기 복수의 화소 구동 칩 각각이 수납되는 복수의 오목부를 갖는, 디스플레이 장치.
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