KR20190053327A - 기판 내장용 적층 세라믹 전자 부품, 그 제조 방법 및 적층 세라믹 전자 부품 내장형 인쇄회로기판 - Google Patents

기판 내장용 적층 세라믹 전자 부품, 그 제조 방법 및 적층 세라믹 전자 부품 내장형 인쇄회로기판 Download PDF

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Abstract

본 발명은, 서로 대향하는 제1 및 제2 면과 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면과 상기 제1 및 제2 면과 연결되고 상기 제3 및 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하고, 복수의 유전체층과 상기 유전체층을 사이에 두고 제3 및 제4 면을 통해 번갈아 노출되도록 배치되는 복수의 제1 및 제2 내부 전극을 포함하는 바디; 및 상기 바디의 제3 및 제4 면에 상기 제1 및 제2 내부 전극과 각각 접속되도록 각각 배치되는 제1 및 제2 접속부와, 상기 제1 및 제2 접속부에서 상기 바디의 제1 또는 제2 면 중 적어도 한 면의 일부까지 각각 연장되는 제1 및 제2 밴드부를 각각 포함하는 제1 및 제2 외부 전극; 을 포함하고, 상기 제1 및 제2 외부 전극은, 상기 바디 위에 배치되는 제1 및 제2 도전층과 상기 제1 및 제2 도전층 위에 각각 배치되는 제1 및 제2 도금층을 각각 포함하고, 단부의 절단면이 평평하게 형성되는 기판 내장용 적층 세라믹 전자 부품을 제공한다.

Description

기판 내장용 적층 세라믹 전자 부품, 그 제조 방법 및 적층 세라믹 전자 부품 내장형 인쇄회로기판 {Embedded multilayer ceramic electronic component, manufacturing method thereof and print circuit board having embedded multilayer ceramic electronic component}
본 발명은 기판 내장용 적층 세라믹 전자 부품, 그 제조 방법 및 적층 세라믹 전자 부품 내장형 인쇄회로기판에 관한 것이다.
전자 회로가 고밀도화 및 고집적화됨에 따라 인쇄회로기판에 실장되는 전자 부품의 실장 공간이 부족해지고, 이를 해결하기 위해 전자 부품을 인쇄회로기판 내부에 내장하는 방안이 제시되고 있다.
이러한 기판 내장용 적층 세라믹 전자 부품은 바디의 두께 방향의 일면에 외부 전극의 밴드부가 형성되는데, 디핑과 같은 인쇄 방식으로 외부 전극을 형성하고 그 위에 도금을 하여 도금층이 형성되는 구조의 경우, 밴드부 사이의 갭 편차가 크게 발생될 수 있고, 밴드부 사이의 갭 크기를 고객이 원하는 수준으로 조절하는 것이 어렵다.
국내등록특허 10-1462767 국내등록특허 10-1630043 일본공개특허 2005-123288
본 발명의 목적은 인쇄회로기판의 내부에 내장시켜 실장 공간을 확보하되, 밴드부 사이의 갭의 편차를 최소화하고 밴드부 사이의 갭의 크기를 용이하게 조절할 수 있는 기판 내장용 적층 세라믹 전자 부품 및 그 제조 방법과 적층 세라믹 전자 부품 내장형 인쇄회로기판을 제공하는 것이다.
본 발명의 일 측면은, 서로 대향하는 제1 및 제2 면과 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면과 상기 제1 및 제2 면과 연결되고 상기 제3 및 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하고, 복수의 유전체층과 상기 유전체층을 사이에 두고 제3 및 제4 면을 통해 번갈아 노출되도록 배치되는 복수의 제1 및 제2 내부 전극을 포함하는 바디; 및 상기 바디의 제3 및 제4 면에 상기 제1 및 제2 내부 전극과 각각 접속되도록 각각 배치되는 제1 및 제2 접속부와, 상기 제1 및 제2 접속부에서 상기 바디의 제1 또는 제2 면 중 적어도 한 면의 일부까지 각각 연장되는 제1 및 제2 밴드부를 각각 포함하는 제1 및 제2 외부 전극; 을 포함하고, 상기 제1 및 제2 외부 전극은, 상기 바디 위에 배치되는 제1 및 제2 도전층과 상기 제1 및 제2 도전층 위에 각각 배치되는 제1 및 제2 도금층을 각각 포함하고, 단부의 절단면이 평평하게 형성되는 기판 내장용 적층 세라믹 전자 부품을 제공한다
본 발명의 일 실시 예에서, 상기 제1 및 제2 외부 전극은, 상기 제1 및 제2 밴드부가 상기 제1 및 제2 접속부의 일단에서 상기 바디의 제1 면의 일부까지 각각 연장되는 제1 및 제2 하부 밴드부와 상기 제1 및 제2 접속부의 타단에서 상기 바디의 제2 면의 일부까지 각각 연장되는 제1 및 제2 상부 밴드부를 포함하고, 상기 제1 및 제2 하부 밴드부와 상기 제1 및 제2 상부 밴드부가 길이 방향으로 서로 마주볼 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 하부 밴드부의 길이가 서로 같고, 상기 제1 및 제2 상부 밴드부의 길이가 서로 같을 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 하부 밴드부의 갭 또는 상기 제1 및 제2 상부 밴드부의 갭(gap)이 10㎛ 이상일 수 있다.
본 발명의 일 실시 예에서, 상기 제1 외부 전극은, 상기 제1 밴드부가 상기 바디의 제1 면의 일부에만 형성되고, 상기 제1 접속부의 타단부는 상기 바디의 제2 면과 하나의 평평한 면을 이루며, 상기 제2 외부 전극은, 상기 제2 밴드부가 상기 바디의 제2 면의 일부에만 형성되고, 상기 제2 접속부의 일단부는 상기 바디의 제1 면과 하나의 평평한 면을 이룰 수 있다.
본 발명의 일 실시 예에서, 상기 제1 밴드부의 길이와 상기 제2 밴드부의 길이가 서로 같을 수 있다.
본 발명의 일 실시 예에서, 상기 바디의 제5 및 제6 면이 상기 제1 및 제2 외부 전극의 양 측면과 각각 하나의 평평한 면을 이룰 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 도전층은 Ni를 포함하고, 상기 제1 및 제2 도금층은 Cu를 포함할 수 있다.
본 발명의 다른 측면은, 서로 대향하는 제1 및 제2 면과 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면과 상기 제1 및 제2 면과 연결되고 상기 제3 및 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하고, 복수의 유전체층과 상기 유전체층을 사이에 두고 제3 및 제4 면을 통해 번갈아 노출되도록 배치되는 복수의 제1 및 제2 내부 전극이 포함하는 적층체를 형성하는 단계; 상기 적층체의 제1 내지 제4 면에 도전성 페이스트를 인쇄 또는 EEST하여 도전층을 형성하는 단계; 상기 도전층이 형성된 적층체를 소성하여 바디를 형성하는 단계; 상기 도전층 상에 도금을 수행하여 도금층을 가지는 전극층을 형성하는 단계; 및 상기 전극층 중 일부를 레이저로 커팅하여 단부의 절단면이 평평하게 형성되는 제1 및 제2 외부 전극으로 분리하는 단계; 를 포함하는 기판 내장용 적층 세라믹 전자 부품의 제조 방법을 제공한다.
본 발명의 일 실시 예에서, 상기 전극층을 레이저로 커팅하는 단계에서, 상기 제1 및 제2 외부 전극이 상기 바디의 제1 및 제2 면에 서로 마주보게 형성되는 한 쌍의 밴드부를 각각 가지도록 커팅이 이루어질 수 있다.
본 발명의 일 실시 예에서, 상기 전극층을 레이저로 커팅하는 단계에서, 상기 제1 외부 전극은 상기 바디의 제2 면에 형성되는 부분이 없고, 상기 제2 외부 전극은 상기 바디의 제1 면에 형성되는 부분이 없도록 커팅이 이루어질 수 있다.
본 발명의 일 실시 예에서, 상기 도전층을 형성 단계에서, 상기 도전성 페이스트가 Ni을 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 전극층을 형성하는 단계는, 상기 도전층 상에 Cu 무전해 도금을 수행하여 도금층을 형성할 수 있다.
본 발명의 또 다른 측면은, 절연층; 상기 절연층의 적어도 일면에 배치된 도전성 패턴; 및 상기 절연층 내부에 배치되고, 비아를 통해 외부 전극과 도전성 패턴이 연결되는 상기 기판 내장용 적층 세라믹 전자 부품; 을 포함하는 적층 세라믹 전자 부품 내장형 인쇄회로기판을 제공한다.
본 발명의 일 실시 형태에 따르면, 바디의 양 단면과 상하 면에 도전층을 형성하고 그 위에 도금으로 도금층을 형성하고 레이저로 커팅하여 제1 및 제2 외부 전극을 형성함으로써, 제1 및 제2 외부의 단부의 절단면을 평평하게 하여 밴드부 사이의 갭의 편차를 최소화하고 밴드부 사이의 갭의 크기를 용이하게 조절할 수 있으며, 배선연결용 비아를 접속하기 위한 밴드부의 면적을 더 확보할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시 형태에 따른 기판 내장용 적층 세라믹 전자 부품을 나타내는 사시도이다.
도 2는 도 1의 I-I'선 단면도이다.
도 3은 본 발명의 다른 실시 형태에 따른 기판 내장용 적층 세라믹 전자 부품의 사시도이다.
도 4 내지 도 8은 본 발명의 일 실시 형태에 따른 기판 내장용 적층 세라믹 전자부품의 제조 과정을 순서대로 나타내는 사시도이다.
도 9는 도 3의 적층 세라믹 전자 부품을 90° 회전하여 나타낸 사시도이다.
도 10은 본 발명의 일 실시 형태에 따른 적층 세라믹 전자 부품이 내장된 인쇄 회로 기판을 개략적으로 나타내는 단면도이다.
이하, 구체적인 실시 형태 및 첨부된 도면을 참조하여 본 발명의 실시 형태를 설명한다. 그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.
또한, 본 발명의 실시 형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
기판 내장용 적층 세라믹 전자 부품
이하에서는 본 발명의 일 실시 형태에 따른 기판 내장용 적층 세라믹 전자 부품을 설명하되, 특히 기판 내장용 적층 세라믹 커패시터로 설명하지만 반드시 이에 제한되는 것은 아니다.
도 1은 본 발명의 일 실시 형태에 따른 기판 내장용 적층 세라믹 전자 부품을 나타내는 사시도이며, 도 2는 도 1의 I-I'선 단면도이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시 형태에 따른 기판 내장용 적층 세라믹 전자 부품(100)은 바디(110)와, 바디(100)의 외부에 배치된 제1 및 제2 외부 전극(130, 140)을 포함한다.
본 발명의 일 실시 형태에 따른 기판 내장용 적층 세라믹 전자 부품(100)에 있어서, '길이 방향'은 도면상의 'X' 방향, '폭 방향'은 'Y' 방향, '두께 방향'은 'Z' 방향으로 정의하기로 한다.
바디(110)는 Z방향으로 서로 대항하는 제1 및 제2 면과, 상기 제1 및 제2 면과 연결되고 X방향으로 서로 대향하는 제3 및 제4 면과, 상기 제1 및 제2 면과 연결되고 상기 제3 및 제4 면과 연결되고 Y방향으로 서로 대향하는 제5 및 제6 면을 포함한다.
또한, 바디(110)는 복수의 유전체층(111)과, 유전체층(111)을 사이에 두고 Z방향으로 번갈아 적층되며 서로 대향하도록 배치되는 복수의 제1 및 제2 내부 전극(121, 122)을 포함한다.
바디(110)는 복수의 유전체층(111)을 Z방향으로 적층한 다음 소성하여 형성되며, 이러한 바디(110)의 형상, 치수 및 유전체층(111)의 적층 수가 본 실시 형태에 도시된 것으로 한정되는 것은 아니다.
또한, 바디(110)를 형성하는 복수의 유전체층(11)은 소성된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
유전체층(111)을 형성하는 원료는 충분한 정전 용량을 얻을 수 있는 한 특별히 제한되지 않으며, 예를 들어, 티탄산바륨(BaTiO3) 분말일 수 있다.
예컨대, 유전체층(111)을 형성하는 재료는 티탄산바륨(BaTiO3) 등의 파우더에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 가소제, 결합제, 분산제 등이 첨가될 수 있다.
제1 및 제 2 내부 전극(121, 122)은 서로 다른 극성을 갖는 한 쌍의 전극으로서, 유전체층(111)의 적층 방향인 Z방향을 따라 바디(110)의 제3 및 제4 면을 통해 각각 노출되며, 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연된다.
이러한 제1 및 제2 내부 전극(121, 122)은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 은(Ag), 납(Pb) 또는 백금(Pt) 등의 단독 또는 이들의 합금의 도전성 금속을 포함할 수 있다.
본 실시 형태에서, 바디(110)의 제5 및 제6 면은 전체가 노출된 상태일 수 있으며, 제1 및 제2 외부 전극(130, 140)은 Y방향의 양면이 이러한 바디(110)의 제5 및 제6 면과 각각 하나의 면을 이루도록 평평하게 이루어질 수 있다.
또한, 제1 및 제2 외부 전극(130, 140)은 제1 및 제2 접속부와 제1 및 제2 밴드부를 각각 포함한다.
이하, 설명에서는 접속부와 밴드부를 도전층으로 설명하고 있지만, 본 발명의 외부 전극은 도전층과 도금층이 적층된 전극층으로 이루어지는 것이다.
본 실시 형태의 제1 및 제2 접속부(131a, 141a)는 바디(110)의 제3 및 제4 면에 각각 배치되어 제1 및 제2 내부 전극(121, 122)의 노출되는 부분과 각각 접속되어 전기적으로 연결되는 부분이다.
제1 및 제2 밴드부는 제1 및 제2 접속부(131a, 141a)에서 바디(100)의 제1 또는 제2 면 중 적어도 한 면의 일부까지 각각 연장되는 부분이다.
본 실시 형태에서는, 제1 및 제2 밴드부가 제1 및 제2 접속부(131a, 141a)의 하단에서 바디(110)의 제1 면의 일부까지 각각 연장되는 제1 및 제2 하부 밴드부(131b, 141b)와 제1 및 제2 접속부(131a, 141a)의 상단에서 바디(110)의 제2 면의 일부까지 각각 연장되는 제1 및 제2 상부 밴드부(131c, 141c)를 포함할 수 있다.
또한, 제1 및 제2 하부 밴드부(131b, 141b)는 X방향으로 소정의 갭을 두고 서로 마주보게 배치될 수 있고, 제1 및 제2 상부 밴드부(131c, 141c)는 X방향으로 소정의 갭을 두고 서로 마주보게 배치될 수 있다.
이때, 제1 및 제2 하부 밴드부(131b, 141b)의 X방향의 길이는 서로 같을 수 있고, 제1 및 제2 상부 밴드부(131c, 141c)의 X방향의 길이는 서로 같을 수 있다.
또한, 제1 하부 밴드부(131b)와 제1 상부 밴드부(131c)는 Z방향으로 서로 마주보게 배치될 수 있고, 제2 하부 밴드부(141b)와 제2 상부 밴드부(141c)는 Z방향으로 서로 마주보게 배치될 수 있다.
이때, 제1 하부 밴드부(131b)와 제1 상부 밴드부(131c)의 길이는 서로 같게 형성될 수 있고, 제2 하부 밴드부(141b)와 제2 상부 밴드부(141c)의 길이는 서로 같게 형성될 수 있다.
종래의 기판 내장용 적층 세라믹 전자 부품의 경우, 도금 번짐을 감안하여 제1 및 제2 하부 밴드부 또는 제1 및 제2 상부 밴드부 사이의 갭이 50㎛ 이상 되어야 한다.
그러나, 본 실시 형태의 경우 레이저를 이용하여 제1 및 제2 밴드부의 단부가 커팅되므로, 제1 및 제2 밴드부는 단부의 절단면이 평평하게 형성된다.
이에 제1 및 제2 하부 밴드부(131b, 141b) 사이의 갭(G1) 또는 제1 및 제2 상부 밴드부(131c, 141c) 사이의 갭이 최소 10㎛까지 줄어들 수 있다.
이렇게 제1 및 제2 밴드부의 길이를 최대한 늘리게 되면 접촉 면적이 더 확보되므로 기판 업체에서 배선연결용 비아를 가공할 때 접속 불량이 발생하는 문제를 최소화할 수 있다.
또한, 제1 및 제2 외부 전극(130, 140)은, 바디 위에 배치되는 제1 및 제2 도전층(131, 141)과 제1 및 제2 도전층(131, 141) 위에 각각 배치되는 제1 및 제2 도금층(132, 142)을 각각 포함한다.
이때, 제1 및 제2 도전층(131, 141)은 Ni을 인쇄 또는 EEST(External electrode samsung technology) 공법을 수행하여 형성할 수 있으며, 제1 및 제2 도금층(132, 142)은 제1 및 제2 도전층(131, 141) 표면에 Cu를 도금하여 형성할 수 있다.
종래에는 외부 전극을 형성할 때 도전성 금속이 포함된 페이스트를 사용하여 딥핑(dipping)하는 방법이 주로 사용되었다.
기판 내장용 적층 세라믹 커패시터의 외부 전극과 외부의 배선을 비아를 통해 연결시키기 위해서는 외부 전극의 밴드부를 일정 면적 이상으로 형성할 필요성이 있는데, 종래의 딥핑(dipping) 방법은 페이스트의 계면 장력에 때문에 일정 폭 이상의 밴드부를 형성하다 보면 밴드의 단부가 볼록해지는 문제가 있다.
이처럼 밴드부의 단부가 볼록해지면 인접한 다른 극성의 외부 전극과의 갭이 작아지면서 설계와 달리 극성이 다른 외부 전극이 서로 접촉하면서 쇼트 문제가 발생할 수 있고, 외부 전극 사이의 갭을 조절하기 어렵다.
본 발명의 일 실시 형태에 따르면, 바디의 양 단면과 상하 면에 도전층을 형성하고 그 위에 도금으로 도금층을 형성하고 레이저로 커팅하여 제1 및 제2 외부 전극을 형성함으로써, 제1 및 제2 외부의 단부의 절단면을 평평하게 하여 밴드부 사이의 갭의 편차를 최소화하고 밴드부 사이의 갭의 크기를 용이하게 조절할 수 있으며, 배선연결용 비아를 접속하기 위한 밴드부의 면적을 더 확보할 수 있다.
변형 예
도 3은 본 발명의 다른 실시 형태에 따른 기판 내장용 적층 세라믹 전자 부품(100')의 사시도이다.
여기서, 바디(110) 및 제1 및 제2 내부 전극(121, 122)의 구조는 앞서 설명한 실시 형태와 유사하므로 중복을 피하기 위하여 이에 대한 구체적인 설명을 생략하며, 앞서 설명한 실시 형태와 상이한 구조를 가지는 제1 및 제2 외부 전극을 이를 토대로 구체적으로 설명하기로 한다.
도 3을 참조하면, 제1 외부 전극(130')은, 제1 밴드부(131b')가 바디(110)의 제1 면에만 형성될 수 있고, 이때 제1 접속부(131a')의 상단부는 바디(110)의 제2 면과 하나의 평평한 면을 이루도록 형성될 수 있다.
제2 외부 전극(140')은, 제2 밴드부(141b')가 바디(110)의 제2 면에만 형성될 수 있고, 이때 제2 접속부(141a')의 하단부는 바디(110)의 제1 면과 하나의 평평한 면을 이루도록 형성될 수 있다.
또한, 바디(110)의 제1 면에 형성된 제1 밴드부(131b')의 X방향의 길이와 바디(110)의 제2 면에 형성된 제2 밴드부(141b')의 X방향의 길이는 서로 같을 수 있다.
그리고, 도면부호 132'및 142'는 도전층 위에 형성되는 제1 및 제2 도금층을 각각 나타낸다.
앞서 일 실시 형태의 경우, 비아의 가공 편차에 의한 오가공 및 쇼트가 발생할 수 있다. 그러나, 본 실시 형태의 경우 바디의 제1 및 제2 면에 각각 하나의 외부 전극의 밴드부만 배치되므로 밴드부의 면적이 앞서 일 실시 형태에 비해 현저히 넓기 때문에 비아를 편차와 관계없이 가공할 수 있는 이점이 있다.
기판 내장용 적층 세라믹 전자 부품의 제조 방법
본 발명의 일 실시 형태에 따른 기판 내장용 적층 세라믹 전자 부품의 제조 방법은 먼저, 티탄산바륨(BaTiO3) 등의 파우더를 포함하여 형성된 슬러리를 캐리어 필름(carrier film)상에 도포 및 건조하여 복수 개의 세라믹 시트를 마련한다.
상기 세라믹 시트는 티탄산바륨(BaTiO3) 등의 세라믹 분말, 바인더, 용제 등을 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드법을 통해 수 ㎛의 두께를 갖는 시트(sheet)형으로 제작할 수 있다.
다음으로, 도전성 금속을 포함하는 내부 전극용 도전성 페이스트를 마련할 수 있다. 상기 도전성 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 은(Ag), 납(Pb) 또는 백금(Pt) 등의 단독 또는 합금일 수 있다.
그리고, 상기 세라믹 시트 상에 상기 내부 전극용 도전성 페이스트를 인쇄 공법 등으로 도포하여 내부 전극 패턴을 형성할 수 있다.
이때, 상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
그리고, 상기 내부 전극 패턴이 인쇄된 세라믹 시트를 복수 층 적층하여 내부에 복수의 유전체층과 상기 유전체층을 사이에 두고 제1 및 제2 내부 전극을 포함하는 도 4의 적층체(10)를 마련한다.
이때, 적층체(10)는 서로 대향하는 제1 및 제2 면과 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면과 상기 제1 및 제2 면과 연결되고 상기 제3 및 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함할 수 있으며, 제1 및 제2 내부 전극은 제3 및 제4 면을 통해 번갈아 노출되도록 배치된다.
다음으로, 적층체(10)의 제1 내지 제4 면 전체에 도전성 페이스트(210)를 인쇄 또는 EEST하여 도 5의 도전층(31)을 형성한다.
이때, 도전층(31)을 형성하는 단계에서, 도전성 페이스트(210)는 도전성 금속으로 Ni을 포함할 수 있다.
종래의 외부 전극은 구리(Cu)를 포함하는 외부 전극을 바디의 양면에 도포한 후 도금을 수행하므로 전극의 두께에 따라 굴곡이 발생될 수 있으며, 이에 기판 내에 에폭시 등을 채워 경화를 시키는 과정에서 단차 발생에 의해 기공이 발생하는 문제가 있다.
본 실시 형태에서는, 외부 전극 형성시 종래와 달리 Cu를 포함하는 페이스트를 바디에 도포하지 않기 때문에, 외부 전극의 밴드부의 외면이 상대적으로 더 평평해져 평탄도가 크게 향상될 수 있고, 이에 기판 내에 수지를 채워 경화를 시키는 과정에서 접착성 및 가공성이 향상되고 기공 발생의 문제가 해소될 수 있다.
다음으로, 도전층(31)이 형성된 적층체(10)를 소성하여 도 6의 바디(110)를 형성한다.
다음으로, 도 7에서와 같이, 도전층(31) 상에 도금을 수행하여 도금층(32)을 가지는 전극층(30)을 형성한다.
이때, 전극층(30)을 형성하는 단계는, 도전층(31) 상에 Cu 무전해 도금을 수행하여 도금층(32)을 형성할 수 있다.
다음으로, 도전층(31) 및 도금층(32)으로 이루어진 전극층(30) 중 일부를 레이저로 커팅하여 도 8에서와 같이 제1 및 제2 외부 전극(130, 140)으로 분리한다.
이때, 제1 및 제2 외부 전극(130, 140)은 레이저 커팅에 의해 단부의 절단면이 평평하게 형성될 수 있다.
또한, 전극층(40)을 레이저로 커팅하는 단계에서, 제1 및 제2 외부 전극(130, 140)은 바디(110)의 제1 및 제2 면에 서로 마주보게 형성되는 한 쌍의 밴드부를 각각 가지도록 커팅이 이루어질 수 있으며, 이에 도 8에 도시된 실시 형태의 기판 내장용 적층 세라믹 전자 부품을 제조할 수 있다.
이때, 바디(110)의 제1 또는 제2 면에 X방향으로 마주보게 형성되는 제1 및 제2 밴드부는 X방향으로 바디의 중심부를 기준으로 서로 마주보게 형성될 수 있으며, 서로 동일한 길이를 가질 수 있다.
한편, 전극층(40)을 레이저로 커팅하는 단계의 다른 예로서, 도 9에서와 같이, 제1 외부 전극(130')은 바디(110)의 제2 면에 형성되는 남는 부분이 없고, 제2 외부 전극(140')은 바디(110)의 제1 면에 형성되는 부분이 없도록 커팅이 이루어질 수 있다.
이때, 제1 밴드부의 X방향의 길이와 바디의 제1 면에서 제1 밴드부가 형성되지 않은 부분의 X방향의 길이의 비율은 9:1 일 수 있고, 제2 밴드부의 X방향의 길이와 바디의 제2 면에서 제2 밴드부가 형성되지 않은 부분의 X방향의 길이의 비율이 9:1 일 수 있다.
종래의 인쇄 방식으로 외부 전극을 형성하는 경우, 인쇄 편차나 또는 도금 번짐에 의한 Cpk(공정능력지수)의 확보가 어렵다.
그러나, 본 실시 형태에서와 같이 바디의 제1 내지 제4 면 전체에 도전층을 인쇄하고, 그 위에 도금층을 형성하여 전극층을 형성한 후 레이저를 이용하여 전극층을 커팅하여 제1 및 제2 외부 전극을 형성하면, 이러한 인쇄 편차나 도금 번짐이 발생하지 않아 제1 및 제2 외부의 단부의 절단면을 평평하게 할 수 있고, 이에 밴드부 사이의 갭의 편차를 최소화하고 밴드부 사이의 갭의 크기를 용이하게 조절할 수 있으며, 배선연결용 비아를 접속하기 위한 밴드부의 면적을 더 확보하여 비아 가공이 더 용이해지도록 할 수 있다
적층 세라믹 전자 부품 내장형 인쇄회로기판
도 10은 본 발명의 일 실시 형태에 따른 적층 세라믹 전자 부품의 내장형 인쇄회로기판을 나타내는 단면도이다.
도 10을 참조하면, 본 발명의 일 실시 형태에 따른 적층 세라믹 전자 부품의 내장형 인쇄회로기판(300)은 절연층(310), 절연층(310)의 적어도 일면에 배치된 도전성 패턴(321, 322)과, 절연층(310) 내부에 내장된 기판 내장용 적층 세라믹 전자 부품을 포함한다.
본 실시 형태에서는, 기판 내장용 적층 세라믹 전자 부품을 도 1의 실시 형태를 도시하여 설명하고 있지만, 본 발명은 이에 한정되는 것은 아니며, 예컨대 도 3의 기판 내장용 적층 세라믹 전자 부품도 적용될 수 있다.
이하 기판 내장용 적층 세라믹 전자 부품의 특징은 상술한 본 발명의 일 실시 형태에 따른 기판 내장용 적층 세라믹 전자 부품의 특징과 동일하므로 생략하도록 한다.
인쇄회로기판(300)의 절연층(310) 내부에는 기판 내장용 적층 세라믹 전자 부품의 제1 및 제2 외부 전극(130, 140)의 제1 및 제2 도금층의 밴드부와 도전성 패턴을 서로 연결하는 비아(311, 312)가 형성될 수 있다.
이에, 비아(311, 312)에 의해 인쇄회로기판(200)의 외부 배선과 상기 기판 내장용 적층 세라믹 전자 부품이 접속되어 전기적으로 연결될 수 있다.
본 발명은 실시 형태에 의해 한정되는 것이 아니며, 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환 및 변형이 가능하고 동일하거나 균등한 사상을 나타내는 것이라면, 본 실시 예에 설명되지 않았더라도 본 발명의 범위 내로 해석되어야 할 것이고, 본 발명의 실시형태에 기재되었지만 청구범위에 기재되지 않은 구성 요소는 본 발명의 필수 구성요소로서 한정 해석되지 아니한다.
100, 100': 기판 내장용 적층 세라믹 전자 부품
300: 인쇄회로기판
110: 바디
111: 유전체층
121, 122: 제1 및 제2 내부 전극
130, 130': 제1 외부 전극
131, 141: 제1 및 제2 도전층
132, 142: 제1 및 제2 도금층
140, 140': 제2 외부 전극
310: 절연층
311, 312: 비아
321, 322: 도전성 패턴

Claims (14)

  1. 서로 대향하는 제1 및 제2 면과 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면과 상기 제1 및 제2 면과 연결되고 상기 제3 및 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하고, 복수의 유전체층과 상기 유전체층을 사이에 두고 제3 및 제4 면을 통해 번갈아 노출되도록 배치되는 복수의 제1 및 제2 내부 전극을 포함하는 바디; 및
    상기 바디의 제3 및 제4 면에 상기 제1 및 제2 내부 전극과 각각 접속되도록 각각 배치되는 제1 및 제2 접속부와, 상기 제1 및 제2 접속부에서 상기 바디의 제1 또는 제2 면 중 적어도 한 면의 일부까지 각각 연장되는 제1 및 제2 밴드부를 각각 포함하는 제1 및 제2 외부 전극; 을 포함하고,
    상기 제1 및 제2 외부 전극은, 상기 바디 위에 배치되는 제1 및 제2 도전층과 상기 제1 및 제2 도전층 위에 각각 배치되는 제1 및 제2 도금층을 각각 포함하고, 단부의 절단면이 평평하게 형성되는 기판 내장용 적층 세라믹 전자 부품.
  2. 제1항에 있어서,
    상기 제1 및 제2 외부 전극은, 상기 제1 및 제2 밴드부가 상기 제1 및 제2 접속부의 일단에서 상기 바디의 제1 면의 일부까지 각각 연장되는 제1 및 제2 하부 밴드부와 상기 제1 및 제2 접속부의 타단에서 상기 바디의 제2 면의 일부까지 각각 연장되는 제1 및 제2 상부 밴드부를 포함하고, 상기 제1 및 제2 하부 밴드부와 상기 제1 및 제2 상부 밴드부가 길이 방향으로 서로 마주보는 기판 내장용 적층 세라믹 전자 부품.
  3. 제2항에 있어서,
    상기 제1 및 제2 하부 밴드부의 길이가 서로 같고, 상기 제1 및 제2 상부 밴드부의 길이가 서로 같은 기판 내장용 적층 세라믹 전자 부품.
  4. 제2항에 있어서,
    상기 제1 및 제2 하부 밴드부의 갭 또는 상기 제1 및 제2 상부 밴드부의 갭(gap)이 10㎛ 이상인 기판 내장용 적층 세라믹 전자 부품.
  5. 제1항에 있어서,
    상기 제1 외부 전극은, 상기 제1 밴드부가 상기 바디의 제1 면의 일부에만 형성되고, 상기 제1 접속부의 타단부는 상기 바디의 제2 면과 하나의 평평한 면을 이루며,
    상기 제2 외부 전극은, 상기 제2 밴드부가 상기 바디의 제2 면의 일부에만 형성되고, 상기 제2 접속부의 일단부는 상기 바디의 제1 면과 하나의 평평한 면을 이루는 기판 내장용 적층 세라믹 전자 부품.
  6. 제5항에 있어서,
    상기 제1 밴드부의 길이와 상기 제2 밴드부의 길이가 서로 같은 기판 내장용 적층 세라믹 전자 부품.
  7. 제1항에 있어서,
    상기 바디의 제5 및 제6 면이 상기 제1 및 제2 외부 전극의 양 측면과 각각 하나의 평평한 면을 이루는 기판 내장용 적층 세라믹 전자 부품.
  8. 제1항에 있어서,
    상기 제1 및 제2 도전층은 Ni를 포함하고, 상기 제1 및 제2 도금층은 Cu를 포함하는 기판 내장용 적층 세라믹 전자 부품.
  9. 서로 대향하는 제1 및 제2 면과 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면과 상기 제1 및 제2 면과 연결되고 상기 제3 및 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하고, 복수의 유전체층과 상기 유전체층을 사이에 두고 제3 및 제4 면을 통해 번갈아 노출되도록 배치되는 복수의 제1 및 제2 내부 전극이 포함하는 적층체를 형성하는 단계;
    상기 적층체의 제1 내지 제4 면에 도전성 페이스트를 인쇄 또는 EEST하여 도전층을 형성하는 단계;
    상기 도전층이 형성된 적층체를 소성하여 바디를 형성하는 단계;
    상기 도전층 상에 도금을 수행하여 도금층을 가지는 전극층을 형성하는 단계; 및
    상기 전극층 중 일부를 레이저로 커팅하여 단부의 절단면이 평평하게 형성되는 제1 및 제2 외부 전극으로 분리하는 단계; 를 포함하는 기판 내장용 적층 세라믹 전자 부품의 제조 방법.
  10. 제9항에 있어서,
    상기 전극층을 레이저로 커팅하는 단계에서, 상기 제1 및 제2 외부 전극이 상기 바디의 제1 및 제2 면에 서로 마주보게 형성되는 한 쌍의 밴드부를 각각 가지도록 커팅이 이루어지는 기판 내장용 적층 세라믹 전자 부품의 제조 방법.
  11. 제9항에 있어서,
    상기 전극층을 레이저로 커팅하는 단계에서, 상기 제1 외부 전극은 상기 바디의 제2 면에 형성되는 부분이 없고, 상기 제2 외부 전극은 상기 바디의 제1 면에 형성되는 부분이 없도록 커팅이 이루어지는 기판 내장용 적층 세라믹 전자 부품의 제조 방법.
  12. 제9항에 있어서,
    상기 도전층을 형성 단계에서, 상기 도전성 페이스트가 Ni을 포함하는 기판 내장용 적층 세라믹 전자 부품의 제조 방법.
  13. 제9항에 있어서,
    상기 전극층을 형성하는 단계는, 상기 도전층 상에 Cu 무전해 도금을 수행하여 도금층을 형성하는 기판 내장용 적층 세라믹 전자 부품의 제조 방법.
  14. 절연층;
    상기 절연층의 적어도 일면에 배치된 도전성 패턴; 및
    상기 절연층 내부에 배치되고, 비아를 통해 외부 전극과 도전성 패턴이 연결되는 제1항 내지 제8항의 기판 내장용 적층 세라믹 전자 부품; 을 포함하는 적층 세라믹 전자 부품 내장형 인쇄회로기판.
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