KR20190035453A - Semiconductor device and method of fabricating the same - Google Patents

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Abstract

According to the present invention, provided are a semiconductor device and a manufacturing method thereof. The semiconductor device comprises: a heat sink including a first region and a second region; a first element disposed in the first region of the heat sink; and a second element disposed in the second region of the heat sink. The first element comprises a first substrate; the second element comprises a second substrate; and the first substrate comprises a different material from the second substrate. The first substrate is in contact with the heat sink, and the second element is bonded to the heat sink in a flip chip bonding method.

Description

반도체 장치 및 이의 제조 방법{Semiconductor device and method of fabricating the same}Semiconductor device and method of fabricating same

본 발명은 반도체 장치 및 이의 제조 방법에 관한 것이다.The present invention relates to a semiconductor device and a method of manufacturing the same.

질화물 반도체 중에서 특히 질화갈륨 반도체는 와이드 밴드갭 반도체로서 실리콘에 비해 높은 전계 강도(약 3.0×106 V/cm)와 높은 전자 이동도 (1500 cm2/Vs at 300K)을 가지고 있기 때문에 차세대 RF 및 전력용 반도체물질로서 주목을 받고 있다. 질화물 반도체는 전력용 반도체로서 다른 반도체 소자와 함께 연결되어 노멀리 오프(normally-off) 소자로 사용되기도 하며, 수동(passive)/능동(active) 소자와의 구성을 통해 무선 통신용 단말기 송수신부의 핵심부품으로 사용되기도 한다.Among nitride semiconductors, gallium nitride semiconductors are wide band gap semiconductors, which have higher electric field strength (about 3.0 × 10 6 V / cm) and higher electron mobility (1500 cm 2 / Vs at 300K) Has attracted attention as a semiconductor material for power. The nitride semiconductor may be used as a normally-off device connected to another semiconductor device as a power semiconductor and may be a core component of a wireless communication terminal transceiver through a passive / It is also used as.

본 발명이 해결하고자 하는 과제는 신뢰성이 향상되며 고집적화된 반도체 장치를 제공하는데 있다. A problem to be solved by the present invention is to provide a highly integrated semiconductor device with improved reliability.

본 발명이 해결하고자 하는 다른 과제는 제조비용을 줄이며 수율을 높일 수 있는 반도체 장치의 제조 방법을 제공하는데 있다. Another problem to be solved by the present invention is to provide a method of manufacturing a semiconductor device capable of reducing manufacturing cost and increasing yield.

상기 과제를 달성하기 위한 본 발명에 따른 반도체 장치는, 제 1 영역과 제 2 영역을 포함하는 방열판; 상기 방열판의 상기 제 1 영역에 배치되는 제 1 소자; 및 상기 방열판의 상기 제 2 영역에 배치되는 제 2 소자를 포함하되, 상기 제 1 소자는 제 1 기판을 포함하고, 상기 제 2 소자는 제 2 기판을 포함하고, 상기 제 1 기판은 상기 제 2 기판과 서로 다른 물질을 포함하고, 상기 제 1 기판은 상기 방열판과 접하며, 상기 제 2 소자는 상기 방열판에 플립 칩 본딩 방식으로 본딩된다.According to an aspect of the present invention, there is provided a semiconductor device comprising: a heat sink including a first region and a second region; A first element disposed in the first region of the heat sink; And a second element disposed in the second region of the heat sink, wherein the first element includes a first substrate, the second element includes a second substrate, Wherein the first substrate is in contact with the heat sink, and the second device is bonded to the heat sink in a flip chip bonding manner.

상기 제 1 기판은 실리콘을 포함하고, 상기 제 2 기판은 질화갈륨을 포함할 수 있다. The first substrate may comprise silicon and the second substrate may comprise gallium nitride.

일 예에 있어서, 상기 제 1 소자는 실리콘 전계 효과 트랜지스터이고, 상기 제 2 소자는 질화갈륨 전계효과 트랜지스터일 수 있다. In one example, the first element may be a silicon field effect transistor and the second element may be a gallium nitride field effect transistor.

상기 제 1 소자는 상기 제 1 기판 상에 배치되는 제 1 소오스 전극, 제 1 드레인 전극 및 이들 사이의 제 1 게이트 전극을 더 포함하고, 상기 제 2 소자는 상기 제 2 기판 상에 배치되는 제 2 소오스 전극, 제 2 드레인 전극 및 이들 사이의 제 2 게이트 전극을 더 포함하고, 상기 제 2 기판과 상기 방열판 사이에 상기 제 2 소오스 전극, 상기 제 2 드레인 전극 및 상기 제 2 게이트 전극이 배치될 수 있다.Wherein the first element further comprises a first source electrode disposed on the first substrate, a first drain electrode and a first gate electrode between the first source electrode and the first drain electrode, Wherein the second source electrode, the second drain electrode, and the second gate electrode are disposed between the second substrate and the heat sink, wherein the second source electrode, the second drain electrode, have.

상기 반도체 장치는 상기 제 1 소오스 전극과 접하며 상기 제 2 영역의 상기 방열판 표면으로 연장되는 제 1 배선; 및 상기 제 1 드레인 전극과 접하며 상기 제 2 영역의 상기 방열판 표면으로 연장되는 제 2 배선을 더 포함하되, 상기 제 2 소오스 전극, 상기 제 2 드레인 전극 및 상기 제 2 게이트 전극 중 어느 하나는 상기 제 1 배선과 연결되고, 상기 제 2 소오스 전극, 상기 제 2 드레인 전극 및 상기 제 2 게이트 전극 중 다른 하나는 상기 제 2 배선과 연결될 수 있다.The semiconductor device comprising: a first wiring in contact with the first source electrode and extending to a surface of the heat sink of the second region; And a second wiring which is in contact with the first drain electrode and extends to the surface of the heat sink of the second region, wherein one of the second source electrode, the second drain electrode, 1 wiring, and the other of the second source electrode, the second drain electrode, and the second gate electrode may be connected to the second wiring.

상기 제 1 배선과 상기 제 2 배선은 상기 제 1 기판의 측면을 덮을 수 있다. The first wiring and the second wiring may cover the side surface of the first substrate.

상기 제 1 기판은 상기 제 2 영역의 상기 방열판의 표면을 노출시킬 수 있다. The first substrate may expose the surface of the heat sink in the second region.

상기 방열판은 다이아몬드로 이루어질 수 있다. The heat sink may be made of diamond.

상기 방열판은 상기 제 2 영역을 사이에 두고 상기 제 1 영역과 이격된 제 3 영역을 더 포함하고, 상기 반도체 장치는 상기 제 3 영역에 배치되는 제 3 소자를 더 포함하며, 상기 제 3 소자는 제 3 기판을 포함하고, 상기 제 1 기판과 상기 제 3 기판은 동일한 물질을 포함할 수 있다. 이때, 상기 제 2 소자는 질화갈륨 전계효과 트랜지스터이고, 상기 제 1 소자와 상기 제 3 소자는 상기 제 2 소자에 전기적으로 연결되며, 상기 제 1 소자와 상기 제 3 소자는 각각 캐패시터, 인덕터 및 저항 중 선택되는 하나일 수 있다. Wherein the heat sink further comprises a third region spaced apart from the first region across the second region and the semiconductor device further comprises a third element disposed in the third region, And a third substrate, wherein the first substrate and the third substrate may comprise the same material. Wherein the second element is a gallium nitride field effect transistor, the first element and the third element are electrically connected to the second element, the first element and the third element are respectively connected to a capacitor, an inductor and a resistor Lt; / RTI >

상기 다른 과제를 달성하기 위한 본 발명에 따른 반도체 장치의 제조 방법은, 분리막과 제 1 기판막이 차례로 적층된 희생 기판을 준비하는 단계; 상기 제 1 기판막 상에 제 1 영역과 제 2 영역을 포함하는 방열판을 형성하는 단계; 상기 제 1 기판막과 상기 방열판을 상기 분리막으로부터 분리하는 단계; 상기 제 1 기판막을 패터닝하여 상기 제 2 영역의 상기 방열판을 노출시키되 상기 제 1 영역에서 상기 방열판과 접하는 제 1 기판을 형성하는 단계; 상기 제 1 기판에 제 1 소자를 형성하는 단계; 상기 제 2 영역에서 상기 방열판 상에 배치되는 복수개의 도전 패드들과 상기 도전패드들 중 적어도 하나와 상기 제 1 소자를 연결하는 제 1 배선을 형성하는 단계; 및 상기 제 2 영역에서 상기 도전 패드들에 제 2 소자를 연결하는 단계를 포함한다.According to another aspect of the present invention, there is provided a method of manufacturing a semiconductor device, comprising: preparing a sacrificial substrate on which a separation membrane and a first substrate film are sequentially stacked; Forming a heat sink including a first region and a second region on the first base film; Separating the first base film and the heat sink from the separator; Patterning the first substrate film to expose the heat sink of the second region and forming a first substrate in the first region in contact with the heat sink; Forming a first device on the first substrate; Forming a plurality of conductive pads disposed on the heat sink in the second region and a first wiring connecting at least one of the conductive pads and the first element; And connecting the second element to the conductive pads in the second region.

상기 제 1 기판막은 실리콘막이고, 상기 분리막은 실리콘산화막이고, 상기 분리막과 상기 제 1 기판막이 차례로 적층된 희생 기판은 소이(SOI, Silicon on insulator) 기판일 수 있다.The first substrate film may be a silicon film, the separation film may be a silicon oxide film, and the sacrificial substrate in which the separation film and the first substrate film are sequentially stacked may be a silicon on insulator (SOI) substrate.

상기 방열판을 형성하는 단계는 다이아몬드를 증착하는 단계를 포함할 수 있다.The step of forming the heat sink may include depositing diamond.

상기 방법은 상기 방열판을 형성하는 단계 전에, 상기 제 1 기판막의 두께를 줄이는 단계를 더 포함할 수 있다.The method may further include reducing a thickness of the first substrate film before forming the heat sink.

상기 제 2 영역에서 상기 도전 패드들에 제 2 소자를 연결하는 단계는 플립 칩 본딩 방식으로 진행될 수 있다. The step of connecting the second device to the conductive pads in the second region may be performed by a flip chip bonding method.

상기 제 2 소자는 제 2 기판, 상기 제 2 기판 상에 배치되며 서로 이격된 제 2 전극들을 포함하며, 상기 제 2 영역에서 상기 도전 패드들에 제 2 소자를 연결하는 단계는 솔더막을 개재하여 상기 도전 패드들과 상기 제 2 전극들을 연결할 수 있다. Wherein the second element comprises a second substrate, second electrodes disposed on the second substrate and spaced apart from each other, and wherein coupling the second element to the conductive pads in the second region comprises: Conductive pads and the second electrodes.

상기 방열판은 상기 제 2 영역을 사이에 두고 상기 제 1 영역과 이격되는 제 3 영역을 더 포함하되, 상기 제 1 기판막을 패터닝하는 단계는 상기 제 3 영역에서 상기 방열판과 접하는 제 2 기판을 형성하는 단계를 더 포함할 수 있다. Wherein the heat sink further comprises a third region spaced apart from the first region with the second region interposed therebetween, wherein patterning the first substrate film includes forming a second substrate in contact with the heat sink in the third region Step < / RTI >

상기 방법은 상기 제 2 소자를 연결하는 단계 전에, 상기 제 2 기판 상에 제 3 소자를 형성하는 단계; 및 상기 도전 패드들의 일부와 상기 제 3 소자를 연결시키는 제 2 배선을 형성하는 단계를 더 포함할 수 있다.The method may further include forming a third device on the second substrate before connecting the second device; And forming a second wiring connecting the part of the conductive pads and the third element.

본 발명의 실시예들에 따른 반도체 장치에서는 방열효과를 극대화시켜 소자의 순방향 전류 특성을 향상시키고 고온 신뢰성을 향상시킬 수 있다. 또한 본 발명에 따른 반도체 장치에서는 방열판의 수평 크기를 줄이고 반도체 장치의 수직 두께를 줄일 수 있어 고집적화에 유리하다.In the semiconductor device according to the embodiments of the present invention, the heat radiation effect is maximized to improve the forward current characteristics of the device and improve the high temperature reliability. Further, in the semiconductor device according to the present invention, the horizontal size of the heat sink can be reduced and the vertical thickness of the semiconductor device can be reduced, which is advantageous for high integration.

본 발명의 실시예들에 따른 반도체 장치의 제조 방법에서는 제조비용을 줄이며 수율을 높일 수 있다.The manufacturing method of the semiconductor device according to the embodiments of the present invention can reduce the manufacturing cost and increase the yield.

도 1은 본 발명의 실시예들에 따른 반도체 장치의 단면도이다.
도 2는 본 발명의 실시예들에 따른 반도체 장치의 사시도이다.
도 3 내지 도 6은 도 1의 반도체 장치를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 7은 본 발명의 실시예들에 따른 반도체 장치의 사시도이다.1 is a cross-sectional view of a semiconductor device according to embodiments of the present invention.
2 is a perspective view of a semiconductor device according to embodiments of the present invention.
3 to 6 are sectional views sequentially showing a process of manufacturing the semiconductor device of FIG.
7 is a perspective view of a semiconductor device according to embodiments of the present invention.

이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.BRIEF DESCRIPTION OF THE DRAWINGS The above and other objects, features, and advantages of the present invention will become more readily apparent from the following description of preferred embodiments with reference to the accompanying drawings. However, the present invention is not limited to the embodiments described herein but may be embodied in other forms. Rather, the embodiments disclosed herein are provided so that the disclosure can be thorough and complete, and will fully convey the scope of the invention to those skilled in the art.

본 명세서에서, 어떤 구성 요소가 다른 구성 요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. In this specification, when an element is referred to as being on another element, it may be directly formed on another element, or a third element may be interposed therebetween. Further, in the drawings, the thickness of the components is exaggerated for an effective description of the technical content.

본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다. Embodiments described herein will be described with reference to cross-sectional views and / or plan views that are ideal illustrations of the present invention. In the drawings, the thicknesses of the films and regions are exaggerated for an effective description of the technical content. Thus, the shape of the illustrations may be modified by manufacturing techniques and / or tolerances. Accordingly, the embodiments of the present invention are not limited to the specific forms shown, but also include changes in the shapes that are generated according to the manufacturing process. For example, the etched area shown at right angles may be rounded or may have a shape with a certain curvature. Thus, the regions illustrated in the figures have attributes, and the shapes of the regions illustrated in the figures are intended to illustrate specific forms of regions of the elements and are not intended to limit the scope of the invention. Although the terms first, second, etc. have been used in various embodiments of the present disclosure to describe various components, these components should not be limited by these terms. These terms have only been used to distinguish one component from another. The embodiments described and exemplified herein also include their complementary embodiments.

본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprise)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.The terminology used herein is for the purpose of illustrating embodiments and is not intended to be limiting of the present invention. In the present specification, the singular form includes plural forms unless otherwise specified in the specification. The terms "comprise" and / or "comprising" used in the specification do not exclude the presence or addition of one or more other elements.

이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.

도 1은 본 발명의 실시예들에 따른 반도체 장치의 단면도이다.1 is a cross-sectional view of a semiconductor device according to embodiments of the present invention.

도 1을 참조하면, 본 예에 따른 반도체 장치(200)는 방열판(7)을 포함할 수 있다. 상기 방열판(7)은 예를 들면 다이아몬드로 이루어질 수 있다. 다이아몬드의 열전도도는 약 2200W/mK로, 물질 중에 가장 우수한(높은) 열전도도를 가져, 이를 방열판(7)으로 사용하는 경우 매우 뛰어난 열 방출 효과를 기대할 수 있다. 상기 방열판(7)은 바람직하게는 50㎛~1cm의 두께를, 보다 바람직하게는 100㎛~5mm의 두께를 가질 수 있다. 상기 방열판(7)은 제 1 영역(R1)과 제 2 영역(R2)을 포함할 수 있다. 상기 제 1 영역(R1)에서 상기 방열판(7) 상에는 제 1 소자(101)가 배치될 수 있다. 상기 제 2 영역(R2)에서 상기 방열판(7) 상에는 제 2 소자(103)가 배치될 수 있다. Referring to FIG. 1, the semiconductor device 200 according to the present example may include a heat sink 7. The heat sink 7 may be made of, for example, diamond. The diamond has a thermal conductivity of about 2200 W / mK, and has the highest (highest) thermal conductivity of the material, and when used as a heat sink (7), a very good heat radiation effect can be expected. The heat sink 7 may have a thickness of preferably 50 μm to 1 cm, more preferably 100 μm to 5 mm. The heat sink 7 may include a first region R1 and a second region R2. The first device 101 may be disposed on the heat sink 7 in the first region R1. A second element 103 may be disposed on the heat sink 7 in the second region R2.

상기 제 1 소자(101)는 예를 들면 실리콘 전계효과 트랜지스터일 수 있다. 상기 제 1 소자(101)는 제 1 기판(5a)을 포함할 수 있다. 상기 제 1 기판(5a)은 상기 방열판(7)과 접할 수 있다. 상기 제 1 기판(5a)은 상기 제 2 영역(R2)의 상기 방열판(7)의 표면을 노출시킬 수 있다. 상기 제 1 영역(R1)에서 상기 제 1 기판(5a)의 상부면과 상기 제 2 영역(R2)에서 상기 방열판(7)의 표면은 서로 단차질 수 있다. 상기 제 1 기판(5a)은 예를 들면 실리콘 단결정으로 형성될 수 있다. 도시하지는 않았지만, 상기 제 1 기판(5a)에는 불순물 주입 영역들이 배치될 수 있다. 상기 불순물 주입 영역들의 일부는 N형의 불순물로 도핑될 수 있다. 상기 불순물 주입 영역들의 다른 일부는 P형의 불순물로 도핑될 수 있다. 상기 불순물 주입 영역들은 웰(well) 영역이거나 소오스/드레인 영역을 구성할 수 있다. The first element 101 may be, for example, a silicon field effect transistor. The first element 101 may include a first substrate 5a. The first substrate 5a may be in contact with the heat sink 7. The first substrate 5a may expose the surface of the heat sink 7 of the second region R2. The upper surface of the first substrate 5a in the first region R1 and the surface of the heat sink 7 in the second region R2 may be different from each other. The first substrate 5a may be formed of, for example, silicon single crystal. Although not shown, impurity implantation regions may be disposed on the first substrate 5a. Some of the impurity implantation regions may be doped with an N-type impurity. Other portions of the impurity implantation regions may be doped with a P-type impurity. The impurity implantation regions may be a well region or a source / drain region.

상기 제 1 소자(101)는 상기 제 1 기판(5a) 상에 배치되며 서로 이격된 제 1 전극들(13s, 13d, 13g)을 더 포함할 수 있다. 상기 제 1 전극들(13s, 13d, 13g)은 제 1 소오스 전극(13s), 제 1 드레인 전극(13d) 및 제 1 게이트 전극(13g)을 포함할 수 있다. 상기 제 1 전극들(13s, 13d, 13g)은 불순물이 도핑된 폴리실리콘, 티타늄, 알루미늄, 금, 구리, 텅스텐, 니켈 및 백금 중 적어도 하나의 물질을 포함할 수 있다. 상기 제 1 게이트 전극(13g)과 상기 제 1 기판(5a) 사이에는 제 1 게이트 절연막(11)이 개재될 수 있다. 상기 제 1 게이트 절연막(11)은 예를 들면 실리콘산화막, 실리콘질화막, 실리콘산화질화막 및 금속 산화막 중 적어도 하나의 물질로 형성될 수 있다. 상기 제 1 소오스 전극(13s)과 상기 제 1 드레인 전극(13d)은 상기 제 1 기판(5a)과 접할 수 있다. The first device 101 may further include first electrodes 13s, 13d, and 13g disposed on the first substrate 5a and spaced apart from each other. The first electrodes 13s, 13d and 13g may include a first source electrode 13s, a first drain electrode 13d and a first gate electrode 13g. The first electrodes 13s, 13d and 13g may include at least one of impurity-doped polysilicon, titanium, aluminum, gold, copper, tungsten, nickel and platinum. A first gate insulating film 11 may be interposed between the first gate electrode 13g and the first substrate 5a. The first gate insulating film 11 may be formed of at least one of a silicon oxide film, a silicon nitride film, a silicon oxynitride film, and a metal oxide film, for example. The first source electrode 13s and the first drain electrode 13d may be in contact with the first substrate 5a.

상기 제 2 소자(103)는 예를 들면 질화갈륨 전계효과 트랜지스터일 수 있다. 상기 제 2 소자(103)는 제 2 기판(27, 29)을 포함할 수 있다. 상기 제 2 기판(27, 29)는 제 1 서브 기판막(29)과 제 2 서브 기판막(27)을 포함할 수 있다. 상기 제 1 서브 기판막(29)은 서로 대향되는 제 1 면(29a)과 제 2 면(29b)을 포함할 수 있다. 상기 제 2 서브 기판막(27)은 상기 제 1 서브 기판막(29)의 상기 제 1 면(29a) 상에 배치될 수 있다. 상기 제 1 면(29a)은 상기 제 2 면(29b)보다 상기 방열판(7)에 인접할 수 있다. 상기 제 1 서브 기판막(29)은 예를 들면 실리콘, 탄화실리콘(SiC) 또는 알루미늄 산화막(또는 사파이어)을 포함할 수 있다. 상기 제 2 서브 기판막(27)은 예를 들면 차례로 적층된 질화갈륨막(GaN)과 알루미늄갈륨질화막(AlGaN)을 포함할 수 있다. 즉, 상기 질화갈륨막은 상기 제 1 면(29a)에 접할 수 있고 상기 알루미늄갈륨질화막은 상기 제 1 면(29a)과 이격될 수 있다. 상기 질화갈륨막과 상기 알루미늄갈륨질화막은 에피택시얼 공정으로 형성될 수 있다. 상기 질화갈륨막과 상기 알루미늄갈륨질화막 내부의 결정 격자 크기의 차이에 의해 상기 제 2 서브 기판막(27) 내에 이차원전자가스(two dimensional electron gas; 2DEG)층이 형성될 수 있다. 이는 후속에 상기 제 2 소자(103) 구동시 전하의 전송 속도를 향상시키는 역할을 할 수 있다. The second element 103 may be, for example, a gallium nitride field effect transistor. The second element 103 may include a second substrate 27, 29. The second substrate 27, 29 may include a first sub-substrate film 29 and a second sub-substrate film 27. The first sub-substrate 29 may include a first surface 29a and a second surface 29b opposite to each other. The second sub-substrate film 27 may be disposed on the first surface 29a of the first sub-substrate film 29. The first surface 29a may be closer to the heat sink 7 than the second surface 29b. The first sub-substrate film 29 may include, for example, silicon, silicon carbide (SiC), or an aluminum oxide film (or sapphire). The second sub-substrate film 27 may include, for example, a sequentially stacked gallium nitride film (GaN) and an aluminum gallium nitride film (AlGaN). That is, the gallium nitride film may be in contact with the first surface 29a and the aluminum gallium nitride film may be in contact with the first surface 29a. The gallium nitride film and the aluminum gallium nitride film may be formed by an epitaxial process. A two dimensional electron gas (2DEG) layer may be formed in the second sub-substrate 27 due to a difference in crystal lattice size between the gallium nitride film and the aluminum gallium nitride film. This may serve to improve the transfer speed of the charge when the second device 103 is driven.

상기 제 2 소자(103)는 상기 제 2 서브 기판막(27) 상에 배치되며 서로 이격된 제 2 전극들(23s, 23d, 23g)을 포함할 수 있다. 상기 제 2 전극들(23s, 23d, 23g)은 제 2 소오스 전극(23s), 제 2 드레인 전극(23d) 및 이들 사이의 제 2 게이트 전극(23g)을 포함할 수 있다. 상기 제 2 전극들(23s, 23d, 23g)은 불순물이 도핑된 폴리실리콘, 티타늄, 알루미늄, 금, 구리, 텅스텐, 니켈 및 백금 중 적어도 하나의 물질을 포함할 수 있다. 상기 제 2 게이트 전극(23g)과 상기 제 2 서브 기판막(27) 사이에는 제 2 게이트 절연막(21)이 개재될 수 있다. 상기 제 2 게이트 절연막(21)은 예를 들면 실리콘산화막, 실리콘질화막, 실리콘산화질화막 및 금속 산화막 중 적어도 하나의 물질로 형성될 수 있다. 상기 제 2 소오스 전극(23s)과 상기 제 2 드레인 전극(23d)은 상기 제 2 서브 기판막(27)과 접할 수 있다. 상기 제 2 전극들(23s, 23d, 23g)은 상기 제 2 서브 기판막(27)과 상기 방열판(7) 사이에 배치될 수 있다. The second element 103 may include second electrodes 23s, 23d, and 23g disposed on the second sub-substrate 27 and spaced apart from each other. The second electrodes 23s, 23d and 23g may include a second source electrode 23s, a second drain electrode 23d and a second gate electrode 23g therebetween. The second electrodes 23s, 23d and 23g may include at least one of impurity-doped polysilicon, titanium, aluminum, gold, copper, tungsten, nickel and platinum. A second gate insulating film 21 may be interposed between the second gate electrode 23g and the second sub-substrate film 27. The second gate insulating film 21 may be formed of at least one of a silicon oxide film, a silicon nitride film, a silicon oxynitride film, and a metal oxide film, for example. The second source electrode 23s and the second drain electrode 23d may be in contact with the second sub- The second electrodes 23s, 23d, and 23g may be disposed between the second sub-substrate film 27 and the heat sink 7.

상기 제 1 전극들(13s, 13d, 13g) 상에는 각각 제 1 도전 패드들(15s, 15d, 15g)이 배치될 수 있다. 상기 제 1 도전 패드들(15s, 15d, 15g)은 제 1 소오스 도전 패드(15s), 제 1 드레인 도전 패드(15d) 및 제 1 게이트 도전 패드(15g)를 포함할 수 있다. 상기 제 1 소오스 도전 패드(15s)는 상기 제 1 소오스 전극(13s)와 접할 수 있다. 상기 제 1 드레인 도전 패드(15d)는 상기 제 1 드레인 전극(13d)와 접할 수 있다. 상기 제 1 게이트 도전 패드(15g)는 상기 제 1 게이트 전극(13g)와 접할 수 있다.First conductive pads 15s, 15d, and 15g may be disposed on the first electrodes 13s, 13d, and 13g, respectively. The first conductive pads 15s, 15d and 15g may include a first source conductive pad 15s, a first drain conductive pad 15d and a first gate conductive pad 15g. The first source conductive pad 15s may be in contact with the first source electrode 13s. The first drain conductive pad 15d may be in contact with the first drain electrode 13d. The first gate conductive pad 15g may be in contact with the first gate electrode 13g.

상기 제 2 영역(R2)에서 상기 방열판(7) 상에는 제 2 도전 패드들(15a, 15b, 15c)가 배치될 수 있다. 상기 제 2 도전 패드들(15a, 15b, 15c)는 제 2 a 도전 패드(15a), 제 2 b 도전 패드(15b) 및 제 2 c 도전 패드(15c)을 포함할 수 있다. 상기 제 1 도전 패드들(15s, 15d, 15g)과 상기 제 2 도전 패드들(15a, 15b, 15c)은 예를 들면 동일한 도전형 물질로 형성될 수 있다. 상기 제 1 도전 패드들(15s, 15d, 15g)과 상기 제 2 도전 패드들(15a, 15b, 15c)은 불순물이 도핑된 폴리실리콘, 티타늄, 알루미늄, 금, 구리, 텅스텐, 니켈 및 백금 중 적어도 하나의 물질을 포함할 수 있다. 상기 제 1 도전 패드들(15s, 15d, 15g)의 일부는 상기 제 2 도전 패드들(15a, 15b, 15c)의 일부와 전기적으로 연결될 수 있다. Second conductive pads 15a, 15b, and 15c may be disposed on the heat sink 7 in the second region R2. The second conductive pads 15a, 15b and 15c may include a second conductive pad 15a, a second conductive pad 15b and a second conductive pad 15c. The first conductive pads 15s, 15d, 15g and the second conductive pads 15a, 15b, 15c may be formed of the same conductive material, for example. The first conductive pads 15s 15d and 15g and the second conductive pads 15a 15b and 15c may be formed of at least one of polysilicon doped with impurities, titanium, aluminum, gold, copper, tungsten, It may contain one substance. A part of the first conductive pads 15s, 15d, 15g may be electrically connected to a part of the second conductive pads 15a, 15b, 15c.

상기 제 2 소자(103)는 상기 제 2 영역(R2)에서 상기 방열판(7)에 플립 칩 본딩 방식으로 본딩될 수 있다. 구체적으로 상기 제 2 소자(103)는 상기 제 2 도전 패드들(15a, 15b, 15c) 상에 솔더막(17)을 개재하여 본딩될 수 있다. 상기 솔더막(17)은 주석과 납 중 적어도 하나를 포함할 수 있다. 또는 상기 제 2 소자(103)는 상기 제 2 도전 패드들(15a, 15b, 15c) 상에 금, 구리, 주석 및 납 중 선택되는 적어도 하나의 금속을 포함하는 범프를 개재하여 본딩될 수 있다. 상기 제 2 a 도전 패드(15a)는 상기 제 2 소오스 전극(23s)와 전기적으로 연결될 수 있다. 상기 제 2 b 도전 패드(15b)는 상기 제 2 게이트 전극(23g)와 전기적으로 연결될 수 있다. 상기 제 2 c 도전 패드(15c)는 상기 제 2 드레인 전극(23d)와 전기적으로 연결될 수 있다.The second element 103 may be bonded to the heat sink 7 in the second region R2 in a flip-chip bonding manner. Specifically, the second element 103 may be bonded to the second conductive pads 15a, 15b, and 15c with a solder layer 17 interposed therebetween. The solder film 17 may include at least one of tin and lead. Alternatively, the second element 103 may be bonded on the second conductive pads 15a, 15b, and 15c via a bump including at least one metal selected from gold, copper, tin, and lead. The second a conductive pad 15a may be electrically connected to the second source electrode 23s. The second b conductive pad 15b may be electrically connected to the second gate electrode 23g. The second conductive pad 15c may be electrically connected to the second drain electrode 23d.

도시하지는 않았지만, 상기 반도체 장치(200)는 상기 제 1 소자(101)와 상기 제 2 소자(103)를 덮는 층간절연막이, 패시베이션막 및/또는 몰드막 중 적어도 하나를 더 포함할 수 있다. Although not shown, the semiconductor device 200 may further include at least one of an interlayer insulating film covering the first element 101 and the second element 103, a passivation film and / or a mold film.

도 1의 반도체 장치(200)에서는 질화갈륨 전계효과 트랜지스터일 수 있는 제 2 소자(103)가 다이아몬드일 수 있는 방열판(7)에 플립 칩 본딩 방식으로 직접 연결될 수 있으므로 상기 제 2 소자(103)에서 발생할 수 있는 열을 신속히 외부로 방출시킬 수 있다. 이로써 상기 제 2 소자(103) 내에서 열저항의 감소로 인해 제 2 소자(103)의 순방향 전류 특성을 향상시킬 수 있고, 고온 신뢰성을 향상시킬 수 있다.In the semiconductor device 200 of FIG. 1, since the second element 103, which may be a gallium nitride field effect transistor, may be directly connected to the heat sink 7, which may be a diamond, by a flip chip bonding method, The heat that can be generated can be quickly released to the outside. As a result, the forward current characteristic of the second element 103 can be improved due to the reduction of the thermal resistance in the second element 103, and the high-temperature reliability can be improved.

도 1의 반도체 장치(200)에서는 실리콘 전계효과 트랜지스터일 수 있는 제 1 소자(101)과 에서는 질화갈륨 전계효과 트랜지스터일 수 있는 제 2 소자(103)가 플립칩 본딩을 통해 연결되므로 배선 연결 길이가 단축될 수 있어 신호 전달 속도를 향상시킬 수 있다. 또한 와이어 본딩 연결에 비하여 방열판(7)의 수평 크기를 줄일 수 있다. In the semiconductor device 200 of FIG. 1, since the second element 103, which may be a gallium nitride field effect transistor, is connected to the first element 101 which may be a silicon field effect transistor through flip chip bonding, And the signal transmission speed can be improved. In addition, the horizontal size of the heat sink 7 can be reduced compared to the wire bonding connection.

또한 도 1의 반도체 장치(200)에서는 제 1 기판(5a)가 제 2 영역(R2)에서 상기 방열판(7)의 표면을 노출시키며 상기 제 1 기판(5a)과 상기 방열판(7)의 노출된 표면이 단차진 구조를 이루기에 상기 방열판(7)의 노출된 표면에 상기 제 2 소자(103)가 실장될 수 있어 상기 반도체 장치(200)의 전체 두께가 상대적으로 감소할 수 있다. 이로써 고집적화됨과 동시에 신뢰성이 향상된 반도체 장치(200)를 구현할 수 있다. In the semiconductor device 200 of FIG. 1, the first substrate 5a exposes the surface of the heat sink 7 in the second region R2 and the exposed portion of the first substrate 5a and the heat sink 7 The second element 103 can be mounted on the exposed surface of the heat sink 7 because the surface has a stepped structure so that the overall thickness of the semiconductor device 200 can be relatively reduced. As a result, the semiconductor device 200 having high integration and improved reliability can be realized.

도 2는 본 발명의 실시예들에 따른 반도체 장치의 사시도이다.2 is a perspective view of a semiconductor device according to embodiments of the present invention.

도 2를 참조하면, 본 예에 따른 반도체 장치(200a)는 도 1의 구조에서 제 1 소오스 도전 패드(15s)와 제 2 b 도전 패드(15b)를 연결하는 제 1 배선(15w1)을 더 포함할 수 있다. 상기 반도체 장치(200a)는 제 1 드레인 도전 패드(15d)와 제 2 a 도전 패드(15a)를 연결하는 제 2 배선(15w2)을 더 포함할 수 있다. 즉, 제 1 소자(101a)의 제 1 소오스 전극(13s)는 제 2 소자(103a)의 제 2 게이트 전극(23g)과 전기적으로 연결될 수 있다. 그리고 제 1 소자(101a)의 제 1 드레인 전극(13d)는 제 2 소자(103a)의 제 2 소오스 전극(23s)과 전기적으로 연결될 수 있다. 상기 제 1 및 제 2 배선들(15w1, 15w2)은 상기 제 1 기판(5a)의 측벽을 덮을 수 있다. 도시하지는 않았지만, 상기 제 1 및 제 2 배선들(15w1, 15w2)과 상기 제 1 기판(5a) 사이에는 절연막이 개재될 수 있다. 그 외의 구조는 도 1을 참조하여 설명한 바와 동일/유사할 수 있다. 상기 반도체 장치(200a)는 예를 들면, 실리콘 전계효과 트랜지스터와 캐스코드 연결을 이용한 노멀리 온(Normally-on) 질화물 반도체 소자일 수 있다. 2, the semiconductor device 200a according to this embodiment further includes a first wiring 15w1 for connecting the first source conductive pad 15s and the second conductive pad 15b in the structure of FIG. 1 can do. The semiconductor device 200a may further include a second wiring 15w2 connecting the first drain conductive pad 15d and the second conductive pad 15a. That is, the first source electrode 13s of the first element 101a may be electrically connected to the second gate electrode 23g of the second element 103a. The first drain electrode 13d of the first element 101a may be electrically connected to the second source electrode 23s of the second element 103a. The first and second wirings 15w1 and 15w2 may cover the sidewalls of the first substrate 5a. Although not shown, an insulating film may be interposed between the first and second wirings 15w1 and 15w2 and the first substrate 5a. Other structures may be the same as or similar to those described with reference to Fig. The semiconductor device 200a may be, for example, a normally-on nitride semiconductor device using a cascode connection with a silicon field effect transistor.

도 3 내지 도 7은 도 1의 반도체 장치를 제조하는 과정을 순차적으로 나타내는 단면도들이다.FIGS. 3 to 7 are sectional views sequentially showing a process of manufacturing the semiconductor device of FIG.

도 3을 참조하면, 희생 기판(1) 상에 분리막(3)과 제 1 기판막(5)을 차례로 적층한다. 상기 분리막(3)은 실리콘 산화막일 수 있다. 상기 희생 기판(1)은 예를 들면 실리콘 단결정일 수 있다. 상기 희생 기판(1) 상에 상기 분리막(3)과 상기 제 1 기판막(5)을 차례로 적층하는 과정은 SOI(silicon on insulator) 기판을 준비함으로써 진행될 수 있다. 또는 희생 기판(1) 상에 분리막(3)과 상기 제 1 기판막(5)을 증착 공정으로 차례로 적층할 수 있다. 상기 제 1 기판막(5)이 원하는 두께를 가지도록 상기 제 1 기판막(5)의 일부를 제거하는 과정이 진행될 수 있다. 이를 위해 상기 제 1 기판막(5)에 대하여 CMP(Chemical Mechanical Polishing) 공정을 진행하거나 전면 에치백 공정을 진행할 수 있다. 상기 제 1 기판막(5)의 상기 원하는 두께는 바람직하게는 0.5㎛~3㎛일 수 있다. Referring to FIG. 3, a separation membrane 3 and a first base membrane 5 are sequentially stacked on a sacrificial substrate 1. The separation membrane 3 may be a silicon oxide film. The sacrificial substrate 1 may be, for example, a silicon single crystal. The process of sequentially stacking the separation membrane 3 and the first base film 5 on the sacrificial substrate 1 can be performed by preparing a silicon on insulator (SOI) substrate. Alternatively, the separation membrane 3 and the first base membrane 5 may be sequentially deposited on the sacrificial substrate 1 by a deposition process. A process of removing a portion of the first base film 5 may be performed so that the first base film 5 has a desired thickness. For this purpose, the first base film 5 may be subjected to a CMP (Chemical Mechanical Polishing) process or may be performed on the entire surface. The desired thickness of the first base film 5 may preferably be 0.5 [mu] m to 3 [mu] m.

계속해서 상기 제 1 기판막(5) 상에 방열판(7)을 형성한다. 상기 방열판(7)은 바람직하게는 다이아몬드를 증착함으로써 형성될 수 있다. 상기 다이아몬드를 증착하는 과정은 예를 들면 열적 CVD(Thermal Chemical Vapor Deposition) 또는 마이크로웨이브 CVD 방식으로 진행될 수 있다. 상기 다이아몬드를 증착하는 과정에서 증착 온도는 바람직하게는 500℃ 이상이며 보다 바람직하게는 700~1000℃이다. 상기 방열판(7)은 바람직하게는 50㎛~1cm의 두께를, 보다 바람직하게는 100㎛~5mm의 두께를 가질 수 있다.Subsequently, a heat sink 7 is formed on the first base film 5. The heat sink 7 is preferably formed by depositing diamond. The diamond deposition process may be performed by, for example, thermal CVD (Chemical Vapor Deposition) or microwave CVD. The deposition temperature during the deposition of the diamond is preferably 500 ° C or higher, and more preferably 700 to 1000 ° C. The heat sink 7 may have a thickness of preferably 50 μm to 1 cm, more preferably 100 μm to 5 mm.

도 4를 참조하면, 상기 희생 기판(1)과 상기 분리막(3)을 제거할 수 있다. 상기 희생 기판(1)과 상기 분리막(3)을 제거하는 과정은 습식/건식 식각 공정 또는 기계적 래핑(lapping) 공정에 의해 진행될 수 있다. 이에 의해 상기 제 1 기판막(5)의 표면을 노출시킬 수 있다. 그리고 제 1 기판막(5) 상에 방열판(7)이 적층된 구조를 뒤집을 수 있다. 이에 의해 상기 제 1 기판막(5)이 상기 방열판(7) 상에 배치되는 구조가 될 수 있다. 상기 방열판(7)은 제 1 영역(R1)과 제 2 영역(R2)을 가질 수 있다. Referring to FIG. 4, the sacrificial substrate 1 and the separation membrane 3 may be removed. The process of removing the sacrificial substrate 1 and the separation membrane 3 may be performed by a wet / dry etching process or a mechanical lapping process. Thus, the surface of the first base film 5 can be exposed. The structure in which the heat sink 7 is laminated on the first base film 5 can be reversed. Whereby the first base film 5 is disposed on the heat sink 7. The heat sink 7 may have a first region R1 and a second region R2.

도 5를 참조하면, 도시하지는 않았지만, 상기 제 1 기판막(5) 상에 상기 제 1 영역(R1)을 덮되 상기 제 2 영역(R2)을 노출시키는 마스크 패턴을 형성할 수 있다. 상기 마스크 패턴은 예를 들면 포토레지스트 패턴일 수 있다. 상기 마스크 패턴을 식각 마스크로 이용하여 상기 제 1 기판막(5)을 식각하여 상기 제 1 영역(R1)의 상기 방열판(7)을 덮되 상기 제 2 영역(R2)의 상기 방열판(7)을 노출시키는 제 1 기판(5a)을 형성할 수 있다. 도시하지는 않았지만, 이온주입공정을 진행하여 상기 제 1 기판(5a) 내에 불순물 주입 영역들을 형성할 수 있다.Referring to FIG. 5, a mask pattern may be formed on the first base film 5 so as to cover the first region R1 but expose the second region R2. The mask pattern may be, for example, a photoresist pattern. The first base film 5 is etched using the mask pattern as an etch mask to cover the heat sink 7 of the first region R1 while exposing the heat sink 7 of the second region R2 The first substrate 5a can be formed. Although not shown, impurity implantation regions may be formed in the first substrate 5a by performing an ion implantation process.

도 6을 참조하면, 상기 제 1 기판(5a) 상에 제 1 게이트 절연막(11)을 형성할 수 있다. 상기 제 1 게이트 절연막(11)은 증착 및 식각 공정을 통해 형성될 수 있다. 상기 제 1 게이트 절연막(11)은 상기 제 1 기판(5a)의 일부를 덮도록 형성될 수 있다. 상기 제 1 기판(5a) 상에 제 1 전극들(13s, 13g, 13d)을 형성할 수 있다. 상기 제 1 전극들(13s, 13g, 13d)은 예를 들면 도전막을 증착하고 식각하여 형성될 수 있다. 또는 상기 제 1 전극들(13s, 13g, 13d)은 도전성 페이스트를 스크린 프린팅 또는 잉크젯 프린팅의 방법으로 공급하여 형성될 수 있다. 상기 제 1 전극들(13s, 13g, 13d)은 제 1 소오스 전극(13s), 제 1 게이트 전극(13g) 및 제 1 드레인 전극(13d)을 포함할 수 있다. 상기 제 1 게이트 전극(13g)은 상기 제 1 게이트 절연막(11) 상에 형성될 수 있다. 상기 제 1 전극들(13s, 13g, 13d)은 불순물이 도핑된 폴리실리콘, 티타늄, 알루미늄, 금, 구리, 텅스텐, 니켈 및 백금 중 적어도 하나의 물질로 형성될 수 있다. 상기 제 1 게이트 절연막(11)은 예를 들면 실리콘산화막, 실리콘질화막, 실리콘산화질화막 및 금속 산화막 중 적어도 하나의 물질로 형성될 수 있다.Referring to FIG. 6, a first gate insulating film 11 may be formed on the first substrate 5a. The first gate insulating layer 11 may be formed through a deposition and etching process. The first gate insulating film 11 may be formed to cover a part of the first substrate 5a. First electrodes 13s, 13g, and 13d may be formed on the first substrate 5a. The first electrodes 13s, 13g, and 13d may be formed, for example, by depositing and etching a conductive film. Alternatively, the first electrodes 13s, 13g, and 13d may be formed by supplying a conductive paste by a method of screen printing or ink-jet printing. The first electrodes 13s, 13g, and 13d may include a first source electrode 13s, a first gate electrode 13g, and a first drain electrode 13d. The first gate electrode 13g may be formed on the first gate insulating film 11. The first electrodes 13s, 13g, and 13d may be formed of at least one of impurity-doped polysilicon, titanium, aluminum, gold, copper, tungsten, nickel, and platinum. The first gate insulating film 11 may be formed of at least one of a silicon oxide film, a silicon nitride film, a silicon oxynitride film, and a metal oxide film, for example.

도 6 및 도 2를 참조하면, 상기 제 1 전극들(13s, 13g, 13d) 상에 각각 제 1 도전 패드들(15s, 15g, 15d)을 형성할 수 있다. 그리고 상기 제 2 영역(R2)에서 상기 방열판(7) 상에 제 2 도전 패드들(15a, 15b, 15c)을 형성할 수 있다. 이때 상기 제 1 배선(15w1)과 제 2 배선(15w2)도 형성될 수 있다. 상기 제 1 도전 패드들(15s, 15g, 15d), 상기 제 2 도전 패드들(15a, 15b, 15c) 및 상기 제 1 및 제 2 배선들(15w1, 15w2)은 동시에 형성될 수 있다. 상기 제 1 도전 패드들(15s, 15g, 15d), 상기 제 2 도전 패드들(15a, 15b, 15c) 및 상기 제 1 및 제 2 배선들(15w1, 15w2)은 도전막을 증착하고 식각함으로써 형성될 수 있다. 또는 상기 제 1 도전 패드들(15s, 15g, 15d), 상기 제 2 도전 패드들(15a, 15b, 15c) 및 상기 제 1 및 제 2 배선들(15w1, 15w2)은 도전성 페이스트를 스크린 프린팅 또는 잉크젯 프린팅의 방법으로 공급하여 형성될 수 있다. 상기 제 1 도전 패드들(15s, 15g, 15d), 상기 제 2 도전 패드들(15a, 15b, 15c) 및 상기 제 1 및 제 2 배선들(15w1, 15w2)은 불순물이 도핑된 폴리실리콘, 티타늄, 알루미늄, 금, 구리, 텅스텐, 니켈 및 백금 중 적어도 하나의 물질을 포함할 수 있다.Referring to FIGS. 6 and 2, the first conductive pads 15s, 15g, and 15d may be formed on the first electrodes 13s, 13g, and 13d, respectively. The second conductive pads 15a, 15b, and 15c may be formed on the heat sink 7 in the second region R2. At this time, the first wiring 15w1 and the second wiring 15w2 may also be formed. The first conductive pads 15s, 15g and 15d, the second conductive pads 15a, 15b and 15c and the first and second wirings 15w1 and 15w2 may be simultaneously formed. The first conductive pads 15s, 15g and 15d, the second conductive pads 15a and 15b and the first and second wirings 15w1 and 15w2 are formed by depositing and etching a conductive film . The first conductive pads 15s 15g and 15d and the second conductive pads 15a 15b and 15c and the first and second wirings 15w1 and 15w2 may be formed by screen printing or electro- Or may be supplied by a method of printing. The first conductive pads 15s 15g and 15d and the second conductive pads 15a 15b and 15c and the first and second wirings 15w1 and 15w2 are formed of polysilicon doped with impurities, , Aluminum, gold, copper, tungsten, nickel, and platinum.

도 1을 참조하여, 제 2 소자(103)을 준비한다. 상기 제 2 소자(103)는 예를 들면 질화갈륨 전계효과 트랜지스터일 수 있다. 상기 제 2 소자(103)는 위에서 설명한 바와 동일할 수 있다. 상기 제 2 소자(103)를 상기 제 2 도전 패드들(15a, 15b, 15c)에 플립 칩 본딩 방식으로 실장할 수 있다. 즉, 제 1 서브 기판막(29)의 제 1 면(29a)이 아래를 향하도록 상기 제 2 소자(103)를 상기 방열판(7)의 상기 제 2 영역(R2)에 위치시키고, 제 2 전극들(23s, 23g, 23d)과 상기 제 2 도전 패드들(15a, 15b, 15c) 사이에 솔더막(17)을 개재한 상태에서 열을 가하는 리플로우 공정을 진행하여 상기 제 2 소자(103)를 본딩시킬 수 있다. Referring to Fig. 1, a second element 103 is prepared. The second element 103 may be, for example, a gallium nitride field effect transistor. The second element 103 may be the same as described above. The second element 103 may be mounted on the second conductive pads 15a, 15b, 15c by a flip chip bonding method. That is, the second element 103 is positioned in the second region R2 of the heat sink 7 so that the first surface 29a of the first sub-substrate 29 faces downward, The solder layer 17 is interposed between the second conductive pads 15a, 15b and 15c and the second conductive pads 15a, 15b and 15c, .

도 7은 본 발명의 실시예들에 따른 반도체 장치의 사시도이다.7 is a perspective view of a semiconductor device according to embodiments of the present invention.

도 7을 참조하면, 본 예에 따른 반도체 장치(200b)에서는 방열판(7)이 제 3 영역(R3)을 더 포함할 수 있다. 즉, 상기 방열판(7)은 서로 나란히 배열된 제 1 영역(R1), 제 2 영역(R2) 및 상기 제 3 영역(R3)을 포함할 수 있다. 상기 방열판(7)의 상기 제 1 영역(R1)에는 제 1 기판(5a)이 배치될 수 있다. 상기 방열판(7)의 상기 제 3 영역(R3)에는 제 3 기판(5b)이 배치될 수 있다. 상기 제 1 기판(5a)과 상기 제 3 기판(5b)은 동일한 물질로, 예를 들면 실리콘 단결정으로 이루어질 수 있다. 상기 방열판(7)의 상기 제 2 영역(R2)에는 도 1을 참조하여 설명한 제 2 소자(103b)가 플립칩 본딩 방식으로 실장될 수 있다. Referring to FIG. 7, in the semiconductor device 200b according to the present example, the heat sink 7 may further include a third region R3. That is, the heat sink 7 may include a first region R1, a second region R2, and a third region R3 arranged side by side. The first substrate 5a may be disposed in the first region R1 of the heat dissipation plate 7. A third substrate (5b) may be disposed in the third region (R3) of the heat sink (7). The first substrate 5a and the third substrate 5b may be made of the same material, for example, silicon single crystal. The second element 103b described with reference to FIG. 1 may be mounted on the second region R2 of the heat sink 7 in a flip-chip bonding manner.

상기 제 1 기판(5a)과 상기 제 3 기판(5b) 상에는 수동 소자가 배치될 수 있다. 구체적으로 상기 제 1 기판(5a) 상에는 서로 이격된 제 1 서브 소자(50)와 제 2 서브 소자(60)가 배치될 수 있다. 상기 제 1 서브 소자(50)는 예를 들면 캐패시터일 수 있다. 상기 제 1 서브 소자(50)는 예를 들면 두 개의 전극들과 이들 사이에 개재된 유전막을 포함할 수 있다. 상기 제 2 서브 소자(60)는 예를 들면 인덕터일 수 있다. 상기 제 2 서브 소자(60)는 코일 형태의 구조물을 포함할 수 있다. 상기 제 3 기판(5b) 상에는 제 3 소자(70)가 배치될 수 있다. 상기 제 3 소자(70)는 예를 들면 저항일 수 있다. 상기 제 2 서브 소자(60)는 상기 제 2 소자(103b)의 제 2 게이트 전극(23g)에 제 1 배선(15w1)에 의해 전기적으로 연결될 수 있다. 상기 제 1 서브 소자(50)는 상기 제 2 소자(103b)의 제 2 소오스 전극(23s)에 제 2 배선(15w2)에 의해 전기적으로 연결될 수 있다. 상기 제 3 소자(70)는 상기 제 2 소자(103b)의 제 2 드레인 전극(23d)에 제 3 배선(15w3)에 의해 전기적으로 연결될 수 있다. 상기 반도체 장치(200b)는 RF 소자일 수 있으며, MMIC(Monolithic Microwave Integrated Circuit)일 수 있다. 그 외의 구조는 위에서 설명한 바와 동일/유사할 수 있다.A passive element may be disposed on the first substrate 5a and the third substrate 5b. Specifically, a first sub-element 50 and a second sub-element 60, which are spaced apart from each other, may be disposed on the first substrate 5a. The first sub-element 50 may be, for example, a capacitor. The first sub-element 50 may comprise, for example, two electrodes and a dielectric film interposed therebetween. The second sub-element 60 may be, for example, an inductor. The second sub-element 60 may include a coil-like structure. A third device 70 may be disposed on the third substrate 5b. The third element 70 may be, for example, a resistor. The second sub-element 60 may be electrically connected to the second gate electrode 23g of the second element 103b by a first wiring 15w1. The first sub-element 50 may be electrically connected to the second source electrode 23s of the second element 103b by a second wire 15w2. The third element 70 may be electrically connected to the second drain electrode 23d of the second element 103b by a third wiring 15w3. The semiconductor device 200b may be an RF device or a monolithic microwave integrated circuit (MMIC). Other structures may be the same as / similar to those described above.

상기 반도체 장치(200b)에서 상기 제 1 기판(5a)과 상기 제 3 기판(5b)은 도 4 및 도 5의 과정에서, 제 1 기판막(5)을 식각하여 동시에 형성될 수 있다. 그 외의 제조 과정은 도6 및 도 1을 참조하여 설명한 과정과 유사할 수 있다. In the semiconductor device 200b, the first substrate 5a and the third substrate 5b may be simultaneously formed by etching the first base film 5 in the process of FIGS. 4 and 5. FIG. Other manufacturing processes may be similar to those described with reference to FIG. 6 and FIG.

본 발명에 따른 반도체 장치의 제조 방법에서는 MMIC 등에서 필요한 수동 소자의 공정을 상대적으로 비싼 질화물 반도체 대신 상대적으로 저렴한 실리콘 층 위에서 수행하기 때문에 단위 면적당 제조 비용을 줄일 수 있고 소자의 수율을 높일 수 있다. In the method of manufacturing a semiconductor device according to the present invention, passive elements required in an MMIC or the like are performed on a relatively inexpensive silicon layer instead of a relatively expensive nitride semiconductor, so that the manufacturing cost per unit area can be reduced and the yield of the device can be increased.

Claims (20)

제 1 영역과 제 2 영역을 포함하는 방열판;
상기 방열판의 상기 제 1 영역에 배치되는 제 1 소자; 및
상기 방열판의 상기 제 2 영역에 배치되는 제 2 소자를 포함하되,
상기 제 1 소자는 제 1 기판을 포함하고,
상기 제 2 소자는 제 2 기판을 포함하고,
상기 제 1 기판은 상기 제 2 기판과 서로 다른 물질을 포함하고,
상기 제 1 기판은 상기 방열판과 접하며,
상기 제 2 소자는 상기 방열판에 플립 칩 본딩 방식으로 본딩되는 반도체 장치. A heat sink including a first region and a second region;
A first element disposed in the first region of the heat sink; And
And a second element disposed in the second region of the heat sink,
Wherein the first element comprises a first substrate,
Wherein the second element comprises a second substrate,
Wherein the first substrate comprises a different material from the second substrate,
The first substrate is in contact with the heat sink,
And the second element is bonded to the heat sink in a flip chip bonding manner. 제 1 항에 있어서,
상기 제 1 기판은 실리콘을 포함하고, 상기 제 2 기판은 질화갈륨을 포함하는 반도체 장치. The method according to claim 1,
Wherein the first substrate comprises silicon and the second substrate comprises gallium nitride. 제 2 항에 있어서,
상기 제 1 소자는 실리콘 전계 효과 트랜지스터이고,
상기 제 2 소자는 질화갈륨 전계효과 트랜지스터인 반도체 장치.3. The method of claim 2,
The first element is a silicon field effect transistor,
And the second element is a gallium nitride field effect transistor. 제 1 항에 있어서,
상기 제 1 소자는 상기 제 1 기판 상에 배치되는 제 1 소오스 전극, 제 1 드레인 전극 및 이들 사이의 제 1 게이트 전극을 더 포함하고,
상기 제 2 소자는 상기 제 2 기판 상에 배치되는 제 2 소오스 전극, 제 2 드레인 전극 및 이들 사이의 제 2 게이트 전극을 더 포함하고,
상기 제 2 기판과 상기 방열판 사이에 상기 제 2 소오스 전극, 상기 제 2 드레인 전극 및 상기 제 2 게이트 전극이 배치되는 반도체 장치. The method according to claim 1,
The first device further comprises a first source electrode disposed on the first substrate, a first drain electrode, and a first gate electrode therebetween,
Wherein the second element further comprises a second source electrode, a second drain electrode, and a second gate electrode therebetween disposed on the second substrate,
And the second source electrode, the second drain electrode, and the second gate electrode are disposed between the second substrate and the heat sink. 제 4 항에 있어서,
상기 제 1 소오스 전극과 접하며 상기 제 2 영역의 상기 방열판 표면으로 연장되는 제 1 배선; 및
상기 제 1 드레인 전극과 접하며 상기 제 2 영역의 상기 방열판 표면으로 연장되는 제 2 배선을 더 포함하되,
상기 제 2 소오스 전극, 상기 제 2 드레인 전극 및 상기 제 2 게이트 전극 중 어느 하나는 상기 제 1 배선과 연결되고,
상기 제 2 소오스 전극, 상기 제 2 드레인 전극 및 상기 제 2 게이트 전극 중 다른 하나는 상기 제 2 배선과 연결되는 반도체 장치. 5. The method of claim 4,
A first wiring in contact with the first source electrode and extending to a surface of the heat sink of the second region; And
And a second wiring in contact with the first drain electrode and extending to the surface of the heat sink of the second region,
Wherein one of the second source electrode, the second drain electrode, and the second gate electrode is connected to the first wiring,
And the other of the second source electrode, the second drain electrode, and the second gate electrode is connected to the second wiring. 제 5 항에 있어서,
상기 제 1 배선과 상기 제 2 배선은 상기 제 1 기판의 측면을 덮는 반도체 장치. 6. The method of claim 5,
Wherein the first wiring and the second wiring cover the side surface of the first substrate. 제 1 항에 있어서,
상기 제 1 기판은 상기 제 2 영역의 상기 방열판의 표면을 노출시키는 반도체 장치. The method according to claim 1,
And the first substrate exposes a surface of the heat sink in the second region. 제 1 항에 있어서,
상기 방열판은 다이아몬드를 포함하는 반도체 장치. The method according to claim 1,
Wherein the heat sink comprises diamond. 제 1 항에 있어서,
상기 방열판은 상기 제 2 영역을 사이에 두고 상기 제 1 영역과 이격된 제 3 영역을 더 포함하고,
상기 반도체 장치는 상기 제 3 영역에 배치되는 제 3 소자를 더 포함하며,
상기 제 3 소자는 제 3 기판을 포함하고,
상기 제 1 기판과 상기 제 3 기판은 동일한 물질을 포함하는 반도체 장치.The method according to claim 1,
Wherein the heat sink further comprises a third region spaced apart from the first region across the second region,
The semiconductor device further comprises a third element disposed in the third region,
The third element comprises a third substrate,
Wherein the first substrate and the third substrate comprise the same material. 제 9 항에 있어서,
상기 제 2 소자는 질화갈륨 전계효과 트랜지스터이고,
상기 제 1 소자와 상기 제 3 소자는 상기 제 2 소자에 전기적으로 연결되며,
상기 제 1 소자와 상기 제 3 소자는 각각 캐패시터, 인덕터 및 저항 중 선택되는 하나인 반도체 장치. 10. The method of claim 9,
The second element is a gallium nitride field effect transistor,
Wherein the first element and the third element are electrically connected to the second element,
Wherein the first element and the third element are selected from a capacitor, an inductor, and a resistor, respectively. 희생 기판 상에 분리막과 제 1 기판막을 차례로 적층하는 단계;
상기 제 1 기판막 상에 제 1 영역과 제 2 영역을 포함하는 방열판을 형성하는 단계;
상기 희생기판과 상기 분리막을 제거하는 단계;
상기 제 1 기판막을 패터닝하여 상기 제 2 영역의 상기 방열판을 노출시키되 상기 제 1 영역에서 상기 방열판과 접하는 제 1 기판을 형성하는 단계;
상기 제 1 기판에 제 1 소자를 형성하는 단계;
상기 제 2 영역에서 상기 방열판 상에 배치되는 복수개의 도전 패드들과 상기 도전패드들 중 적어도 하나와 상기 제 1 소자를 연결하는 제 1 배선을 형성하는 단계; 및
상기 제 2 영역에서 상기 도전 패드들 상에 제 2 소자를 형성하는 단계를 포함하는 반도체 장치의 제조 방법. Stacking a separation membrane and a first substrate film on the sacrificial substrate in order;
Forming a heat sink including a first region and a second region on the first base film;
Removing the sacrificial substrate and the separation membrane;
Patterning the first substrate film to expose the heat sink of the second region and forming a first substrate in the first region in contact with the heat sink;
Forming a first device on the first substrate;
Forming a plurality of conductive pads disposed on the heat sink in the second region and a first wiring connecting at least one of the conductive pads and the first element; And
And forming a second element on the conductive pads in the second region. 제 11 항에 있어서,
상기 제 1 기판막은 실리콘막이고, 상기 분리막은 실리콘산화막이고,
상기 희생 기판 상에 상기 분리막과 상기 제 1 기판막을 차례로 적층하는 단계는 소이(SOI, Silicon on insulator) 기판을 준비함으로써 진행되는 반도체 장치의 제조 방법. 12. The method of claim 11,
Wherein the first substrate film is a silicon film, the separation film is a silicon oxide film,
Wherein the step of sequentially stacking the separation membrane and the first substrate film on the sacrificial substrate is performed by preparing a silicon on insulator (SOI) substrate. 제 11 항에 있어서,
상기 방열판을 형성하는 단계는 다이아몬드를 증착하는 단계를 포함하는 반도체 장치의 제조 방법. 12. The method of claim 11,
Wherein the step of forming the heat sink comprises depositing diamond. 제 11 항에 있어서,
상기 방열판을 형성하는 단계 전에, 상기 제 1 기판막의 두께를 줄이는 단계를 더 포함하는 반도체 장치의 제조 방법. 12. The method of claim 11,
Further comprising reducing the thickness of the first substrate film before forming the heat sink. 제 11 항에 있어서,
상기 제 2 영역에서 상기 도전 패드들 상에 제 2 소자를 형성하는 단계는 플립 칩 본딩 방식으로 진행되는 반도체 장치의 제조 방법. 12. The method of claim 11,
Wherein forming the second device on the conductive pads in the second region is performed by a flip chip bonding method. 제 15 항에 있어서,
상기 제 2 소자는 제 2 기판, 상기 제 2 기판 상에 배치되며 서로 이격된 제 2 전극들을 포함하며,
상기 제 2 영역에서 상기 도전 패드들에 제 2 소자를 연결하는 단계는 솔더막을 개재하여 상기 도전 패드들과 상기 제 2 전극들을 연결하는 반도체 장치의 제조 방법. 16. The method of claim 15,
The second element includes a second substrate, second electrodes disposed on the second substrate and spaced apart from each other,
Wherein connecting the second element to the conductive pads in the second region connects the conductive pads and the second electrodes via a solder film. 제 11 항에 있어서,
상기 방열판은 상기 제 2 영역을 사이에 두고 상기 제 1 영역과 이격되는 제 3 영역을 더 포함하되,
상기 제 1 기판막을 패터닝하는 단계는 상기 제 3 영역에서 상기 방열판과 접하는 제 2 기판을 형성하는 단계를 더 포함하는 반도체 장치의 제조 방법. 12. The method of claim 11,
Wherein the heat sink further comprises a third region spaced apart from the first region across the second region,
Wherein the patterning of the first substrate film further comprises forming a second substrate in contact with the heat sink in the third region. 제 17 항에 있어서,
상기 제 2 소자를 연결하는 단계 전에,
상기 제 2 기판 상에 제 3 소자를 형성하는 단계; 및
상기 도전 패드들의 일부와 상기 제 3 소자를 연결시키는 제 2 배선을 형성하는 단계를 더 포함하는 반도체 장치의 제조 방법. 18. The method of claim 17,
Before connecting the second device,
Forming a third device on the second substrate; And
And forming a second wiring connecting the part of the conductive pads and the third element. 제 18 항에 있어서,
상기 제 2 소자는 질화갈륨 전계효과 트랜지스터이고,
상기 제 1 소자와 상기 제 3 소자는 각각 캐패시터, 인덕터 및 저항 중 선택되는 하나인 반도체 장치의 제조 방법. 19. The method of claim 18,
The second element is a gallium nitride field effect transistor,
Wherein the first element and the third element are selected from a capacitor, an inductor, and a resistor, respectively. 제 11 항에 있어서,
상기 제 1 소자는 실리콘 전계 효과 트랜지스터이고,
상기 제 2 소자는 질화갈륨 전계효과 트랜지스터인 반도체 장치의 제조 방법.12. The method of claim 11,
The first element is a silicon field effect transistor,
And the second element is a gallium nitride field effect transistor.
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