KR20190025097A - 반도체 패키지 및 그의 제조 방법 - Google Patents

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KR20190025097A
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Abstract

본 발명은 반도체 패키지 및 그의 제조 방법에 관한 것이다. 본 발명의 반도체 패키지는 하부 기판 상의 하부 반도체 칩; 상기 하부 기판 상에서 상기 하부 반도체 칩을 덮고, 그의 상면으로부터 상기 반도체 칩을 향해 함몰되는 몰딩 개구부를 갖는 하부 몰딩 층; 상기 하부 몰딩 층의 상면 상에 위치되고, 그를 관통하며 상기 몰딩 개구부와 중첩되는 기판 개구부를 갖는 인터포저 기판; 및 상기 인터포저 기판 상에 실장되는 상부 패키지를 포함하고, 상기 몰딩 개구부의 하면은 실질적으로 빈 공간을 사이에 두고 상기 상부 패키지와 이격된다.

Description

반도체 패키지 및 그의 제조 방법{Semiconductor package and method of fabricating the same}
본 발명은 반도체 패키지 및 그의 제조 방법에 관한 것이다.
전자산업의 발전에 따라, 경량화, 소형화, 고속화 및 고성능화된 전자 제품이 저렴한 가격으로 제공될 수 있다. 반도체 패키지는 반도체 칩을 전자제품에 사용하기 적합한 형태로 구현한 것이다. 반도체 패키지가 소형화되고 있다. 이에 따라, 반도체 패키지의 신뢰성 향상을 위한 다양한 연구가 요구되고 있다.
본 발명이 해결하고자 하는 과제는 신뢰성 및 내구성이 향상된 반도체 패키지 및 그의 제조 방법을 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명에 따른 반도체 패키지는, 하부 기판 상의 하부 반도체 칩; 상기 하부 기판 상에서 상기 하부 반도체 칩을 덮고, 그의 상면으로부터 상기 반도체 칩을 향해 함몰되는 몰딩 개구부를 갖는 하부 몰딩 층; 상기 하부 몰딩 층의 상면 상에 위치되고, 그를 관통하며 상기 몰딩 개구부와 중첩되는 기판 개구부를 갖는 인터포저 기판; 및 상기 인터포저 기판 상에 실장되는 상부 패키지를 포함하고, 상기 몰딩 개구부의 하면은 실질적으로 빈 공간을 사이에 두고 상기 상부 패키지와 이격된다.
본 발명에 따른 반도체 패키지는, 하부 기판 상의 하부 반도체 칩; 상기 하부 기판 상에서, 상기 하부 반도체 칩을 덮고, 그의 상면으로부터 상기 하부 반도체 칩을 향해 함몰된 몰딩 개구부를 갖는 하부 몰딩 층; 및 상기 하부 몰딩 층 상에 위치되고, 그를 관통하며 상기 몰딩 개구부와 중첩되는 기판 개구부를 갖는 인터포저 기판을 포함하고, 상기 몰딩 개구부의 하면은, 상기 하부 반도체 칩과 이격된다.
본 발명에 따른 반도체 패키지의 제조 방법은, 적어도 하나의 하부 반도체 칩을 하부 기판 상에 실장하는 것; 상기 하부 반도체 칩을 노출하는 기판 개구부를 갖는 인터포저 기판을 상기 하부 반도체 칩 상에 형성하는 것; 상기 기판 개구부의 방향으로 돌출된 돌출부를 갖는 금형을 상기 인터포저 기판 상에 배치하는 것; 및 상기 하부 기판과 상기 인터포저 기판 사이에, 하부 몰딩 층을 형성하는 것을 포함한다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시 예들에 따르면, 인터포저 기판과 하부 기판 사이의 하부 몰딩 층에 하부 반도체 칩과 중첩되는 몰딩 개구부를 형성할 수 있다. 몰딩 개구부는 하부 반도체 칩에서 발생한 열의 방열 효율을 향상시킬 수 있다.
또한, 몰딩 개구부는 금형에 의해 형성될 수 있다. 금형은 하부 몰딩 층이 형성될 때, 하부 반도체 칩이 하부 기판으로부터 분리되는 것을 방지할 수 있다.
또한, 하부 기판과 인터포저 기판 사이에 지지부들을 형성하여, 하부 도전성 연결부의 불량을 방지할 수 있다. 이에 따라, 반도체 패키지의 신뢰성 및 내구성이 향상될 수 있다.
본 발명의 효과들은 이상에서 언급한 효과들로 제한되지 않으며, 언급되지 않은 또 다른 효과들은 청구범위의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 실시 예들에 따른 반도체 패키지를 나타낸 평면도이다.
도 2는 도 1 의 I-I' 선에 따른 단면도이다.
도 3은 도 2의 A 영역의 확대도이다.
도 4는 도 2의 인터포저 기판을 나타낸 저면도이다.
도 5는 도 2의 인터포저 기판을 나타낸 평면도이다.
도 6은 본 발명의 실시 예들에 따른 반도체 패키지를 나타낸 평면도이다.
도 7은 도 6의 II-II' 선에 따른 단면도이다.
도 8 내지 도 16는 실시 예들에 따른 반도체 패키지의 제조 과정들을 도시한 단면도들이다.
도 17는 도 14의 B 영역의 확대도이다.
이하, 도면을 참조하여, 본 발명의 개념 및 이에 따른 실시 예들에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 실시 예들에 따른 반도체 패키지를 나타낸 평면도이다. 도 2는 도 1 의 I-I' 선에 따른 단면도이다. 도 3은 도 2의 A 영역의 확대도이다.
도 1 내지 도 3을 참조하면, 반도체 패키지(10)는 하부 패키지(110, 120), 인터포저 기판(300), 상부 패키지(400)를 포함할 수 있다. 반도체 패키지(10)는 하부 몰딩 층(200), 하부 도전성 연결부(330), 제1 하부 지지부(350), 제2 하부 지지부(355) 및 배리어부(360)를 더 포함할 수 있다. 반도체 패키지(10)는 칩 레벨, 페널 레벨 또는 웨이퍼 레벨로 제조 될 수 있다.
하부 패키지(110, 120)는 하부 기판(110), 및 하부 반도체 칩(120)를 포함할 수 있다. 하부 기판(110)은 인쇄회로기판(PCB), 실리콘 기판, 또는 재배선층일 수 있다. 하부 기판(110)은 얇은 두께를 가질 수 있다. 실시 예에서, 하부 기판(110)은 재배선 도전 패턴들(112), 및 절연 층들(111)을 포함할 수 있다. 재배선 도전 패턴들(112)은 서로 전기적으로 연결된 도전 층, 및 도전 비아를 포함할 수 있다. 재배선 도전 패턴들(112)은 절연 층들(111) 내에 개재될 수 있다. 하부 기판(110)은 서로 대향된 하면(110a)과 상면(110b)를 포함할 수 있다.
외부 단자들(150)이 하부 기판(110)의 하면(110a) 상에 배치될 수 있다. 외부 단자들(150)은 도전성 물질을 포함할 수 있다. 실시 예에서, 외부 단자들(150)은 솔더 볼의 형상일 수 있다. 외부 단자들(150)은 하부 기판(110)의 재배선 도전 패턴들(112)과 접속할 수 있다. 본 명세서에서 전기적으로 연결된다/접속한다는 것은 직접적인 연결/접속 또는 다른 도전 구성 요소를 통한 간접적 연결/접속을 포함한다.
하부 반도체 칩(120)은 하부 기판(110)의 상면(110b) 상에 실장될 수 있다. 하부 반도체 칩(120)은 집적회로, 예를 들면 로직 회로를 포함할 수 있다. 제1 접속 단자들(125)이 하부 반도체 칩(120)의 하면에 제공될 수 있다. 제1 접속 단자들(125)이 하부 기판(110) 및 하부 반도체 칩(120) 사이에 제공될 수 있다. 제1 접속 단자들(125)은 금속과 같은 도전성 물질을 포함할 수 있다. 이에 따라, 제1 접속 단자들(125)은 하부 반도체 칩(120)과 하부 기판(110)을 전기적으로 연결할 수 있다. 제1 접속 단자들(125)은 솔더, 범프, 또는 필라의 형상을 가질 수 있다.
하부 몰딩 층(200)은 하부 기판(110)의 상면(110b) 상에 제공될 수 있다. 실시 예에서, 하부 몰딩 층(200)은 하부 반도체 칩(120)을 덮을 수 있다. 예를 들면, 하부 몰딩 층(200)은 하부 반도체 칩(120)의 측벽들과, 하부 반도체 칩(120)과 하부 기판(110)의 사이의 공간과, 하부 반도체 칩(120)의 상면(121)에 제공될 수 있다. 하부 몰딩 층(200)은 인터포저 기판(300)의 내측벽 상에 제공될 수 있다. 여기서, 인터포저 기판(300)의 내측벽은 기판 개구부(305)의 측벽(305a)일 수 있다.
하부 몰딩 층(200)은 에폭시 몰딩 컴파운드(epoxy molding compound)와 같은 절연성 고분자 물질을 포함할 수 있다. 하부 몰딩 층(200)은 그의 상면으로부터 하부 반도체 칩(120)의 상면(121)을 향해 함몰된 몰딩 개구부(250)를 가질 수 있다. 실시 예에서, 몰딩 개구부(250)는 홈(groove) 형태일 수 있으나, 이에 한정되지 않는다. 실시 예에서, 몰딩 개구부(250)는 평면적 관점에서 사각형으로 제공될 수 있다. 다른 예에서, 몰딩 개구부(250)는 평면적 관점에서 원형, 다각형으로 제공될 수 있다. 몰딩 개구부(250)는 하부 반도체 칩(120)으로부터 제3 방향(D3)에 위치될 수 있다. 여기서, 제3 방향(D3)는 제1 및 제2 방향들(D1, D2)과 수직한 방향일 수 있다. 몰딩 개구부(250)는 하부 반도체 칩(120)의 적어도 일부와 수직하게 중첩될 수 있다.
인터포저 기판(300)은 하부 몰딩 층(200) 상에 위치될 수 있다. 인터포저 기판(300)은 상부 패키지(400)와 하부 패키지(110, 120) 사이에 위치될 수 있다. 예를 들면, 인터포저 기판(300)은 하부 몰딩 층(200), 및 후술할 상부 기판(410) 사이에 위치될 수 있다. 인터포저 기판(300)은 인쇄회로기판(PCB), 실리콘 기판, 또는 재배선층일 수 있다. 실시 예에서, 인터포저 기판(300)은 재배선 도전 패턴들(310)을 포함할 수 있다. 재배선 도전 패턴들(310)은 서로 전기적으로 연결된 도전층, 비아 및 패드를 포함할 수 있다. 인터포저 기판(300)은 서로 대향된 상면(301)과 하면(302)을 가질 수 있다. 인터포저 기판(300)의 상면(301)은 상부 패키지(400)를 향한 면이고, 인터포저 기판의 하면(302)는 하부 기판(110)을 향한 면일 수 있다.
인터포저 기판(300)은 그를 관통하는 기판 개구부(305)를 포함할 수 있다. 실시 예에서, 기판 개구부(305)는 평면적 관점에서 사각형으로 제공될 수 있다. 다른 예에서, 기판 개구부(305)는 평면적 관점에서 원형, 다각형으로 제공될 수 있다. 기판 개구부(305)와 몰딩 개구부(250)는 서로 대응되는 형상으로 제공될 수 있다. 기판 개구부(305)는 몰딩 개구부(250)와 중첩될 수 있다. 기판 개구부(305)의 폭(W1)은 몰딩 개구부(250)의 폭(W2)보다 클 수 있다. 예를 들면, 몰딩 개구부(250)는 평면적 관점에서, 기판 개구부(305) 내에 위치될 수 있다. 기판 개구부(305)의 측벽(305a) 상에 하부 몰딩 층(200)이 제공될 수 있다. 이에 따라, 하부 몰딩 층(200)은 외부로 노출된 인터포저 기판(300)의 내측벽을 보호할 수 있다.
몰딩 개구부(250)의 하면(251)은 하부 반도체 칩(120)의 상면(121)과 이격될 수 있다. 몰딩 개구부(250)의 하면(251)와 하부 반도체 칩(120)의 상면(121) 간의 거리는 인터포저 기판(300)의 하면(302)과 하부 반도체 칩(120)의 상면(121) 간의 거리보다 작을 수 있다. 몰딩 개구부(250)의 측벽(252)은 기판 개구부(305)의 측벽(305a)과 이격될 수 있다. 몰딩 개구부(250)는 실질적으로 빈 공간일 수 있다. 예를 들면, 몰딩 개구부(250)의 하면(251)은 실질적으로 빈 공간을 사이에 두고 상부 패키지(400)와 이격될 수 있다. 본 명세서에서, 실질적으로 빈 공간은 기체를 제외한 고체, 액체 등이 채워지지 않는 공간을 의미할 수 있다. 이에 따라, 하부 반도체 칩(120)에서 발생된 열은 몰딩 개구부(250)에 의해 외부로 방출될 수 있다. 이에 따라, 반도체 패키지(10)의 방열 성능이 향상될 수 있다. 몰딩 개구부(250)의 레벨(level)은, 기판 개구부(305)의 레벨보다 클 수 있다. 본 명세서에서, 레벨은 제3 방향(D3)의 길이를 의미할 수 있다.
예를 들면, 몰딩 개구부(250)의 레벨은 몰딩 개구부(250)의 측벽(252)의 상단으로부터 하단까지의 수직 거리일 수 있다. 몰딩 개구부(250)의 측벽(252)의 하단은 몰딩 개구부(250)의 하면(251)과 연결될 수 있고, 몰딩 개구부(250)의 측벽(252)의 상단은 인터포저 기판(300)의 상면(301)과 동일 평면 상에 위치될 수 있다. 기판 개구부(305)의 레벨은 인터포저 기판(300)의 상면(301)으로부터 하면(302)까지의 수직 거리일 수 있다.
하부 도전성 연결부(330)는 하부 몰딩 층(200) 내에 개재될 수 있다. 하부 도전성 연결부(330)는 하부 기판(110)과 인터포저 기판(300) 사이에 위치될 수 있다. 하부 도전성 연결부(330)는 하부 반도체 칩(120)과 옆으로 이격될 수 있다. 여기서, 제1 방향(D1)과 제2 방향(D2)은 하부 기판(110)의 상면(110b)과 평행할 수 있다. 제1 방향(D1)과 제2 방향(D2)은 서로 수직하게 교차할 수 있다. 이하, 본 명세서에서 옆으로 배치된다는 것은 제1 방향(D1) 및/또는 제2 방향(D2)을 따라 평행하게 이격 배치되는 것을 의미할 수 있다.
하부 도전성 연결부(330)는 금속과 같은 도전성 물질을 포함할 수 있다. 하부 도전성 연결부(330)는 하부 기판(110)과 인터포저 기판(300)을 전기적으로 연결할 수 있다. 예를 들면, 하부 도전성 연결부(330)는 하부 기판(110)의 재배선 도전 패턴들(112), 및 인터포저 기판(300)의 재배선 도전 패턴들(310)과 전기적으로 연결될 수 있다. 실시 예에서, 하부 도전성 연결부(330)는 조인트 볼일 수 있으나, 이에 한정되지 않는다.
제1 하부 지지부(350)는 인터포저 기판(300)의 하면(302) 아래에 제공될 수 있다. 제1 하부 지지부(350)는 하부 몰딩 층(200) 내에 개재될 수 있다. 제1 하부 지지부(350)는 하부 기판(110)과 인터포저 기판(300) 사이에 위치될 수 있다. 제1 하부 지지부(350)는 하부 기판(110) 및 인터포저 기판(300)을 연결할 수 있다. 제1 하부 지지부(350)는 하부 도전성 연결부(330)와 하부 반도체 칩(120) 사이에 위치될 수 있다.
제2 하부 지지부(355)는 인터포저 기판(300)의 하면(302) 아래에 제공될 수 있다. 제2 하부 지지부(355)는 제1 하부 지지부(350) 및/또는 하부 도전성 연결부(330)의 옆으로 이격될 수 있다. 하부 도전성 연결부(330)는 제1 하부 지지부(350)와 제2 하부 지지부(355) 사이에 위치될 수 있다.
제2 하부 지지부(355)는 하부 몰딩 층(200) 내에 개재될 수 있다. 제2 하부 지지부(355)는 하부 기판(110) 및 인터포저 기판(300)을 연결할 수 있다. 제1 하부 지지부(350)와 제2 하부 지지부(355)는 인터포저 기판(300)과 하부 기판(110) 사이의 높이를 일정하게 유지할 수 있다.
실시 예에서, 제1 하부 지지부(350)와 제2 하부 지지부(355)는 기둥 형상일 수 있으나, 이에 한정되지 않는다. 제1 하부 지지부(350)와 제2 하부 지지부(355)는 솔더 레지스트 물질을 포함할 수 있다. 예를 들면, 제1 하부 지지부(350)와 제2 하부 지지부(355)는 에폭시(Epoxy) 물질을 포함할 수 있다.
솔더 레지스트 물질은 하부 도전성 연결부(330)의 도전성 물질보다 높은 녹는 점을 가질 수 있다. 제1 및 제2 하부 지지부들(350, 355)은 인터포저 기판(300)의 하면으로부터 하부 기판(110)을 향해 돌출될 수 있다.
배리어부(360)는 인터포저 기판(300)의 상면(301)에 제공될 수 있다. 배리어부(360)는 인터포저 기판(300)과 상부 패키지(400) 사이에 위치될 수 있다. 배리어부(360)는 상부 패키지(400)와 이격될 수 있다. 배리어부(360)는 인터포저 기판(300)의 상면(301)으로부터 상부 패키지(400)를 향해 돌출될 수 있다. 배리어부(360)의 돌출 길이(L, 도 10 참조)는 제1 및 제2 하부 지지부들(350, 355)의 돌출 길이(L1, L2, 도 10 참조)보다 작을 수 있다. 배리어부(360)는 상부 도전성 연결부(450) 옆으로 이격될 수 있다. 상부 도전성 연결부(450)는 배리어부(360)와 기판 개구부(305) 사이에 위치될 수 있다. 배리어부(360)는 인터포저 기판(300)의 가장자리와 인접하게 위치될 수 있다. 배리어부(360)에 대한 설명은 도 5에서 후술한다.
상부 패키지(400)는 인터포저 기판(300) 상에 실장될 수 있다. 상부 패키지(400)는 상부 기판(410), 상부 반도체 칩(420), 및 상부 몰딩 층(430)을 포함할 수 있다. 상부 패키지(400)는 상부 도전성 연결부(450)를 더 포함할 수 있다.
상부 기판(410)은 인터포저 기판(300)의 상면(301) 위에 위치될 수 있다. 상부 기판(410)은 인쇄회로기판(PCB), 실리콘 기판, 또는 재배선층일 수 있다. 실시 예에서, 상부 기판(410)은 절연 층들(411)과 재배선 도전 패턴들(412)을 포함할 수 있다. 재배선 도전 패턴들(412)은 서로 전기적으로 연결된 도전층, 비아 및 패드를 포함할 수 있다. 재배선 도전 패턴들(412)은 절연 층들(411) 내에 개재될 수 있다.
상부 반도체 칩(420)은 상부 기판(410)의 상면 상에 실장될 수 있다. 상부 반도체 칩(420)은 집적회로, 예를 들면, 메모리 회로를 포함할 수 있다. 제2 접속 단자들(425)은 상부 기판(410) 및 상부 반도체 칩(420) 사이의 갭 영역에 제공될 수 있다. 실시 예에서, 제2 접속 단자들(425)은 범프, 솔더, 또는 필라와 같은 형상을 가질 수 있다. 다른 예에서, 제2 접속 단자들(425)은 상부 반도체 칩(420)의 상면 상에 제공되는 본딩 와이어일 수 있다. 제2 접속 단자들(425)은 금속과 같은 도전성 물질을 포함할 수 있다. 이에 따라, 제2 접속 단자들(425)은 상부 반도체 칩(420)과 상부 기판(410)을 전기적으로 연결할 수 있다. 상부 몰딩 층(430)은 상부 기판(410)의 상면 상에 제공될 수 있다. 실시 예에서, 상부 몰딩 층(430)은 상부 반도체 칩(420)을 덮을 수 있다.
상부 도전성 연결부(450)가 상부 기판(410)의 하면 상에 배치될 수 있다. 상부 도전성 연결부(450)는 상부 기판(410)과 인터포저 기판(300) 사이에 위치될 수 있다. 상부 도전성 연결부(450)는 도전성 물질을 포함할 수 있다. 실시 예에서, 상부 도전성 연결부(450)는 솔더 볼의 형상일 수 있다. 상부 도전성 연결부(450)는 상부 기판(410)과 인터포저 기판(300)을 전기적으로 연결할 수 있다. 예를 들면, 상부 도전성 연결부(450)는 상부 기판(410)의 재배선 도전 패턴들(412)과 인터포저 기판(300)의 재배선 도전 패턴들(310)에 연결될 수 있다. 상부 도전성 연결부(450)는 하부 도전성 연결부(330)와 수직하게 중첩될 수 있다. 상부 도전성 연결부(450)는 상부 몰딩 층(430)과 수직하게 중첩될 수 있다. 상부 도전성 연결부(450)는 기판 개구부(305)와 옆으로 이격될 수 있다. 이에 따라, 상부 도전성 연결부(450)는 기판 개구부(305)와 중첩되지 않을 수 있다.
도 4는 도 2의 인터포저 기판을 나타낸 저면도이다. 도 5는 도 2의 인터포저 기판을 나타낸 평면도이다.
도 1, 도 4, 및 도 5를 참조하면, 인터포저 기판(300)의 상면(301) 상에 배리어부(360)가 제공될 수 있다. 배리어부(360)는 인터포저 기판(300)의 가장자리를 따라 형성될 수 있다. 배리어부(360)는 기판 개구부(305)를 둘러쌀 수 있다
인터포저 기판(300)의 하면(302) 상에 제1 하부 지지부(350), 제2 하부 지지부(355), 및 하부 도전성 연결부(330)가 제공될 수 있다.
제1 하부 지지부(350)는 복수개 제공될 수 있다. 예를 들면, 실시 예에서, 제1 하부 지지부들(350)은 평면적 관점에서, 제1 방향(D1) 및/또는 제2 방향(D2)을 따라 일정 간격으로 배열될 수 있다. 이에 따라, 제1 하부 지지부들(350) 사이에 공간이 형성될 수 있다. 제1 하부 지지부들(350)은 기판 개구부(305)의 적어도 일부를 둘러쌀 수 있다. 제1 하부 지지부들(350)은 하부 반도체 칩(120, 도 1 참조)의 적어도 일부를 둘러쌀 수 있다.
제2 하부 지지부(355)는 복수개 제공될 수 있다. 실시 예에서, 제2 하부 지지부들(355)은 평면적 관점에서, 제1 방향(D1) 및/또는 제2 방향(D2)을 따라 일정 간격으로 배열될 수 있다. 이에 따라, 제2 하부 지지부들(355) 사이에 공간이 형성될 수 있다. 제2 하부 지지부들(355)은 기판 개구부(305)의 적어도 일부를 둘러쌀 수 있다. 제2 하부 지지부들(355)은 하부 반도체 칩(120)의 적어도 일부를 둘러쌀 수 있다.
하부 도전성 연결부(330)은 제1 하부 지지부(350)와 제2 하부 지지부(355) 사이에 위치될 수 있다. 하부 도전성 연결부(330)는 복수개 제공될 수 있다. 하부 도전성 연결부들(330)은 평면적 관점에서, 제1 방향(D1) 및/또는 제2 방향(D2)을 따라 배열될 수 있다. 하부 도전성 연결부들(330)은 인터포저 기판(300)의 재배선 도전 패턴들(310)의 배열에 대응될 수 있다. 실시 예에서, 인터포저 기판(300)의 재배선 도전 패턴들(310)은 평면적 관점에서, 제1 방향(D1) 및/또는 제2 방향(D2)을 따라 배열될 수 있다.
도 6은 본 발명의 실시 예들에 따른 반도체 패키지를 나타낸 평면도이다. 도 7은 도 6의 II-II' 선에 따른 단면도이다. 설명의 간결함을 위해, 도 1 내지 도 5를 참조하여 설명한 실시 예와 실질적으로 동일한 구성요소에 대한 설명은 생략하거나 간략히 설명한다.
도 6 및 도 7을 참조하면, 본 발명의 실시 예에 따른 반도체 패키지(20)는 하부 패키지(110, 120), 인터포저 기판(300), 상부 패키지(400)를 포함할 수 있다. 반도체 패키지(20)는 하부 몰딩 층(200), 하부 도전성 연결부(330), 제1 하부 지지부(350), 제2 하부 지지부(355) 및 배리어부(360)를 더 포함할 수 있다.
하부 패키지(110, 120)는 하부 기판(110), 및 하부 반도체 칩(120)를 포함할 수 있다. 외부 단자들(150)이 하부 기판(110)의 하면 상에 제공될 수 있다. 상부 기판(410), 상부 반도체 칩(420), 및 상부 몰딩 층(430)을 포함할 수 있다.
인터포저 기판(300)은 하부 몰딩 층(200)과 상부 패키지 사이에 위치될 수 있다. 인터포저 기판(300)은 그를 관통하는 기판 개구부(305)를 포함할 수 있다. 실시 예에서, 기판 개구부(305)는 평면적 관점에서, 원형으로 제공될 수 있다.
하부 몰딩 층(200)은 그의 상면으로부터 하부 반도체 칩(120)을 향해 함몰된 몰딩 개구부(250)를 포함할 수 있다. 몰딩 개구부(250)는 평면적 관점에서, 원형으로 제공될 수 있다. 몰딩 개구부(250)는 평면적 관점에서, 기판 개구부(305) 내에 위치될 수 있다. 몰딩 개구부(250)는 하부 반도체 칩(120)의 상면을 노출시킬 수 있다. 몰딩 개구부(250)는 빈 공간일 수 있다.
도 8 내지 도 16는 실시 예들에 따른 반도체 패키지의 제조 과정들을 도시한 단면도들이다. 도 17는 도 14의 B 영역의 확대도이다. 설명의 간결함을 위해, 도 1 내지 도 5를 참조하여 설명한 실시 예와 실질적으로 동일한 구성요소에 대한 설명은 생략하거나 간략히 설명한다.
도 8을 참조하면, 재배선 도전 패턴들(112)과 절연 층들(111)을 포함하는 하부 기판(110)을 준비할 수 있다. 재배선 도전 패턴들(112)은 절연 층들(111) 사이의 도전성 패턴(112a)과, 절연 층들(111)을 관통하는 도전 비아(112b)를 포함할 수 있다. 하부 기판(110)은 패널 레벨 또는 웨이퍼 레벨로 형성될 수 있다.
도 9를 참조하면, 하부 기판(110)의 상면(110b) 상에 복수의 하부 반도체 칩들(120)이 실장될 수 있다. 예를 들면, 하부 반도체 칩(120)에 제공된 제1 접속 단자들(125)과 하부 기판(110)의 재배선 도전 패턴들(112)이 서로 전기적으로 연결될 수 있다. 하부 반도체 칩들(120)의 개수, 실장 방법, 및 배치는 다양할 수 있다. 실시 예에서, 하부 반도체 칩들(120)은 평면적 관점에서, 하부 기판(110)의 상면(110b) 상에 제1 방향(D1) 및/또는 제2 방향(D2, 도 1 참조)을 따라 배열될 수 있다.
하부 기판(110)의 상면(110b) 상에 하부 연결 단자들(330a)을 형성할 수 있다. 예를 들면, 하부 연결 단자들(330a)는 하부 기판(110)의 재배선 도전 패턴들(112) 상에 형성될 수 있다. 하부 연결 단자들(330a)은 하부 반도체 칩(120)의 옆으로 이격될 수 있다. 하부 연결 단자들(330a)은 하부 반도체 칩(120)들의 각각을 둘러쌀 수 있다.
도 10을 참조하면, 하부 반도체 칩들(120)이 실장된 하부 기판(110)의 상(over)에 복수의 인터포저 기판들(300)을 정렬시킬 수 있다. 예를 들면, 인터포저 기판들(300)은 상기 기판 개구부(305)가 하부 반도체 칩(120)과 수직하게 중첩되도록, 하부 기판(110) 상(over)에 위치될 수 있다. 서로 이격된 인터포저 기판들(300)의 각각은 하부 반도체 칩들(120)의 각각에 위치될 수 있다. 인터포저 기판들(300)은 하부 반도체 칩들(120)으로부터 제3(D3) 방향으로 이격 될 수 있다. 실시 예에서, 인터포저 기판들(300)은 서로 이격되나, 이와 달리, 다른 예에서, 인터포저 기판들(300)은 일체로 형성될 수 있다.
인터포저 기판(300)의 하면(302)에 제공된 상부 연결 단자들(330b)은 하부 기판(110) 상의 하부 연결 단자들(330a)과 수직하게 정렬될 수 있다. 즉, 상부 연결 단자들(330b)와 하부 연결 단자들(330a)는 서로 수직하게 중첩될 수 있다. 상부 연결 단자들(330b)은 인터포저 기판(300)의 재배선 도전 패턴들(310)과 전기적으로 연결될 수 있다.
상부 연결 단자들(330b)은 인터포저 기판(300)의 하면(302)으로부터 하부 기판(110)을 향해 돌출될 수 있다. 실시 예에서, 상부 연결 단자들(330b)의 돌출 길이(L3)는 제1 하부 지지부(350)의 돌출 길이(L1), 및 제2 하부 지지부(355)의 돌출 길이(L2)보다 작을 수 있다. 다른 예에서, 상부 연결 단자들(330b)의 돌출 길이(L3)는 제1 하부 지지부(350)의 돌출 길이(L1), 및 제2 하부 지지부(355)의 돌출 길이(L2)와 실질적으로 동일할 수 있다.
제1 하부 지지부(350)는 하부 연결 단자들(330a)과 하부 반도체 칩(120) 사이에 정렬될 수 있다. 제2 하부 지지부(355)는 하부 연결 단자들(330a)을 따라 정렬될 수 있다.
도 11을 참조하면, 인터포저 기판(300) 및 하부 기판(110) 중 어느 하나를 이동시켜, 인터포저 기판(300)과 하부 기판(110)이 서로 가까워지도록 할 수 있다. 실시 예에서, 인터포저 기판(300)을 하부 기판(110)을 향해 이동시켜, 인터포저 기판(300)과 하부 기판(110)이 서로 가까워질 수 있다. 이에 따라, 상부 연결 단자들(330b)과 하부 연결 단자들(330a)은 서로 접촉될 수 있다.
또한, 인터포저 기판(300) 및 하부 기판(110) 중 적어도 어느 하나가 이동할 때, 제1 하부 지지부(350)와 제2 하부 지지부(355)는 하부 기판(110)에 접촉할 수 있다. 제1 및 제2 하부 지지부들(350, 355)이 하부 기판(110)에 접촉할 때, 상부 연결 단자들(330b)이 하부 연결 단자들(330a)과 접촉하거나 상부 연결 단자들(330b)이 일정 압력으로 하부 연결 단자들(330a)을 압착할 수 있다.
제1 및 제2 하부 지지부들(350, 355)이 하부 기판(110)에 접촉함으로써, 하부 기판(110)을 향한 인터포저 기판(300)의 이동이 제한될 수 있다. 이에 따라, 상부 연결 단자들(330b)과 하부 연결 단자들(330a)이 과도한 압착에 의해, 서로 어긋나는 것을 방지할 수 있다. 또한, 제1 및 제2 하부 지지부들(350, 355)는 상부 연결 단자들(330b)와 하부 연결 단자들(330a)이 수직하게 정렬되는 것을 가이드할 수 있다. 예를 들면, 상부 연결 단자들(330b)이 제1 및 제2 하부 지지부들(350, 355) 사이에 위치되도록 정렬할 수 있다. 이에 따라, 상부 연결 단자들(330b)와 하부 연결 단자들(330a)은 서로 수직하게 정렬될 수 있다.
도 12를 참조하면, 하부 도전성 연결부(330)가 형성될 수 있다. 예를 들면, 리플로우 공정에 의해 접속된 상부 연결 단자들(330b)과 하부 연결 단자들(330a)이 접합될 수 있다. 즉, 리플로우 공정에 의해 하부 도전성 연결부(330)가 형성될 수 있다. 리플로우 공정은 상부 연결 단자들(330b)의 녹는 점, 및 하부 연결 단자들(330a)의 녹는 점과 동일하거나 더 높은 온도에서 진행될 수 있다. 예를 들어, 리플로우 공정은 대략 450℃ 이하, 상세하게, 170℃ 내지 230℃의 온도에서 진행될 수 있다. 제1 하부 지지부(350), 제2 하부 지지부(355), 하부 기판(110)의 재배선 도전 패턴들(112), 및 인터포저 기판(300)의 재배선 도전 패턴들(310)은 상기 리플로우 공정에서 녹지 않을 수 있다. 즉, 제1 하부 지지부(350), 제2 하부 지지부(355), 하부 기판(110)의 재배선 도전 패턴들(112), 및 인터포저 기판(300)의 재배선 도전 패턴들(310)은 상기 리플로우 공정에 의해 손상되지 않을 수 있다.
도 13을 참조하면, 인터포저 기판(300)의 상면(301) 상(over)에 금형(50)을 위치시킬 수 있다. 금형(50)은 인터포저 기판(300)의 상면(301)과 이격될 수 있다. 금형(50)은 메인 플레이트(51)와 복수의 돌출부들(52)을 포함할 수 있다. 돌출부들(52)은 기판 개구부들(305)과 수직하게 정렬될 수 있다. 돌출부들(52)은 하부 반도체 칩들(120) 및/또는 기판 개구부들(305)과 수직하게 중첩될 수 있다. 돌출부(52)는 메인 플레이트(51)로부터 기판 개구부(305)의 방향으로 돌출될 수 있다.
도 14 및 도 17을 참조하면, 금형(50)은 인터포저 기판(300)을 향해 이동할 수 있다. 예를 들면, 금형(50)은 제3 방향(D3)의 반대 방향으로 이동할 수 있다. 이에 따라, 돌출부들(52)의 각각이 기판 개구부들(305)의 각각에 삽입될 수 있다. 예를 들면, 돌출부(52)는 그의 하단(52a)이 기판 개구부(305)를 관통하도록, 기판 개구부(305)에 삽입될 수 있다. 실시 예에서, 돌출부(52)의 하단(52a)은 인터포저 기판(300)의 하면(302)과 하부 반도체 칩(120)의 상면(121) 사이에 위치될 수 있다. 예를 들면, 돌출부(52)의 하단(52a)은 인터포저 기판(300)의 하면(302)으로부터 아래로 이격되고, 하부 반도체 칩(120)의 상면(121)으로부터 위로 이격될 수 있다. 돌출부(52)의 하단(52a)과 하부 반도체 칩(120)의 상면(121) 사이에 제1 갭(G1)이 형성될 수 있다. 다른 예에서, 돌출부(52)의 하단(52a)은 하부 반도체 칩(120)의 상면(121)과 접촉할 수 있다. 이때, 상기 제1 갭(G1)이 형성되지 않을 수 있다.
실시 예에서, 돌출부(52)의 폭(W3)은 기판 개구부(305)의 폭(W1)보다 작을 수 있다. 돌출부(52)의 폭(W3)는 전술한 몰딩 개구부(250)의 폭(W2)와 실질적으로 동일할 수 있다. 돌출부(52)는 평면적 관점에서, 기판 개구부(305) 내에 위치될 수 있다. 즉, 돌출부(52)가 기판 개구부(305)에 삽입된 상태에서, 돌출부(52)의 측벽(52b)은 기판 개구부(305)의 측벽(305a)과 이격될 수 있다. 이에 따라, 돌출부(52)는 인터포저 기판(300)의 간섭 없이, 기판 개구부(305) 내에 삽입될 수 있다. 돌출부(52)의 측벽(52b)과 기판 개구부(305)의 측벽(305a) 사이에 제2 갭(G2)이 형성될 수 있다. 다른 예에서, 돌출부(52)의 폭(W3)과 기판 개구부(305)의 폭(W1)은 실질적으로 동일할 수 있다. 이에 따라, 상기 제2 갭(G2)이 형성되지 않을 수 있다. 돌출부(52)가 기판 개구부(305)에 삽입된 상태에서, 인터포저 기판(300)의 상면(301)은 메인 플레이트(51)와 이격될 수 있다.
도 15 및 도 17을 참조하면, 돌출부(52)가 기판 개구부(305)에 삽입된 상태에서, 인터포저 기판(300)과 하부 기판(110) 사이로 몰딩 물질을 주입할 수 있다. 이에 따라, 하부 기판(110)과 인터포저 기판(300) 사이에, 하부 몰딩 층(200)을 형성할 수 있다. 실시 예에서, 몰딩 물질은 에폭시 몰딩 컴파운드(epoxy molding compound)와 같은 절연성 고분자 물질일 수 있으나, 이에 한정되지 않는다.
주입된 몰딩 물질은 전술한 제1 하부 지지부들(350) 간의 사이의 공간, 하부 도전성 연결부들 (330) 사이의 공간, 및 제2 하부 지지부들 (355) 사이의 공간으로 유동할 수 있다. 몰딩 물질은 인터포저 기판(300)과 하부 기판(110) 사이의 공간을 채울 수 있다. 몰딩 물질은 상기 제1 갭(G1)으로 유동할 수 있다. 이에 따라, 두께가 얇은 하부 몰딩 층(200)이 하부 반도체 칩(120)의 상면(121) 일부에 형성될 수 있다. 몰딩 물질은 상기 제2 갭(G2)으로 유동할 수 있다. 이에 따라, 하부 몰딩 층(200)이 기판 개구부(305)의 측벽(305a) 상에 제공될 수 있다. 몰딩 물질은 돌출부(52)의 하단(52a) 및 측벽(52b)의 일부를 덮을 수 있다. 이에 따라, 하부 몰딩 층(200)은 전술한 몰딩 개구부(250, 도 2 참조)를 가질 수 있다. 몰딩 개구부(250)는 기판 개구부(305)와 중첩될 수 있다.
몰딩 물질은 서로 이격된 인터포저 기판들(300) 사이의 공간(이하, 이격 공간)으로 유동할 수 있다. 도 15에 도시된 점선 영역(D)에, 상기 이격 공간이 위치될 수 있다. 상기 이격 공간으로 유동한 몰딩 물질은 인터포저 기판(300)의 상면(301)으로 유동할 수 있다. 하지만, 몰딩 물질은 배리어부(360)에 의해 인터포저 기판(300)의 상면(301)으로 유동하지 못할 수 있다. 이에 따라, 몰딩 물질이 인터포저 기판(300)의 상면(301)을 덮는 것이 제한될 수 있다.
몰딩 물질은 하부 반도체 칩(120)과 하부 기판(110) 사이로 유동하여, 하부 반도체 칩(120)과 하부 기판(110) 사이의 공간을 채울 수 있다. 하지만, 하부 반도체 칩(120)과 하부 기판(110) 사이의 공간에 몰딩 물질이 많이 제공될 경우, 하부 반도체 칩(120)을 인터포저 기판(300)을 향해 밀어 올리는 힘이 하부 반도체 칩(120)에 제공될 수 있다. 상기 힘이 하부 반도체 칩(120)에 적용될 때, 하부 반도체 칩(120)과 하부 기판(110)을 연결하는 제1 접속 단자들(125)이 하부 반도체 칩(120) 및/또는 하부 기판(110)과 분리될 수 있다.
상기 힘은 상기 제1 갭(G1)에 형성된 하부 몰딩 층(200)을 통해 돌출부(52)에 제공될 수 있다. 하지만, 돌출부(52)는 상기 힘에 대응되는 반력을 하부 반도체 칩(120)에 적용할 수 있다. 이에 따라, 상기 힘은 상기 반력에 의해 상쇄될 수 있다. 상기 힘이 상기 반력에 의해 상쇄됨으로써, 하부 접속 단자들이 하부 반도체 칩(120) 및/또는 하부 기판(110)에 분리되는 것을 방지할 수 있다.
도 16을 참조하면, 금형(50, 도 15 참조)의 돌출부(52, 도 15 참조)를 기판 개구부(305)로부터 분리할 수 있다. 돌출부(52)를 기판 개구부(305)로부터 분리할 때, 몰딩 개구부(250)이 노출될 수 있다. 금형(50)의 돌출부(52)를 기판 개구부(305)로부터 분리한 후, 하부 기판(110)을 상하 반전할 수 있다.
실시 예에서, 상하 반전된 하부 기판(110)의 하면(110a) 상에 복수의 외부 단자들(150)을 형성할 수 있다. 외부 단자들(150)은 재배선 도전 패턴들(112)과 전기적으로 연결될 수 있다. 외부 단자들(150) 중 일부는 하부 반도체 칩들(120)과 수직하게 중첩될 수 있다. 외부 단자들(150) 중 나머지는 하부 반도체 칩들(120)과 수직하게 중첩되지 않을 수 있다. 이에 따라, 반도체 패키지(10, 도 2 참조)는 팬 아웃 패키지일 수 있다. 다른 예에서, 외부 단자들(150)은 상부 패키지가 인터포저 기판(300)에 실장된 후 또는 하부 몰딩 층(200)이 형성되기 전에, 하부 기판(110)의 하면(110a) 상에 형성될 수 있다.
또한, 싱귤레이션(sigulation) 공정을 진행하여, 도 16에 도시된 점선을 따라, 하부 기판(110) 및 하부 몰딩 층(200)을 절단할 수 있다. 이에 따라, 서로 분리된 예비 반도체 패키지들(15)이 제공될 수 있다.
도 2을 다시 참조하면, 예비 반도체 패키지(15, 도 16 참조)를 상하 반전시킬 수 있다. 상하 반전된 예비 반도체 패키지들(15) 상에 상부 패키지들(400)을 실장할 수 있다. 예를 들면, 상부 기판(410)의 하면에 제공된 상부 도전성 연결부(450)를 인터포저 기판(300)의 재배선 도전 패턴(310)과 수직하게 정렬시킬 수 있다. 이때, 상부 도전성 연결부(450)는 배리어부(360)를 이용하여, 인터포저 기판(300)의 재배선 도전 패턴(310)에 정렬할 수 있다.
정렬된 상부 도전성 연결부(450)를 인터포저 기판(300)의 재배선 도전 패턴들(310)에 접촉시킬 수 있다. 상부 도전성 연결부(450)와, 인터포저 기판(300)의 재배선 도전 패턴들(310)은 리플로우 공정을 통해 접속될 수 있다. 상부 도전성 연결부(450)는 몰딩 개구부(250)와 중첩되지 않을 수 있다. 이에 따라, 실질적으로 빈 공간의 몰딩 개구부(250)를 갖는 복수의 반도체 패키지들(10)이 제조될 수 있다.
이상에서는 본 발명의 바람직한 실시 예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시 예에 한정되지 아니하며, 특허청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어서는 안될 것이다.

Claims (10)

  1. 하부 기판 상의 하부 반도체 칩;
    상기 하부 기판 상에서 상기 하부 반도체 칩을 덮고, 그의 상면으로부터 상기 하부 반도체 칩을 향해 함몰되는 몰딩 개구부를 갖는 하부 몰딩 층;
    상기 하부 몰딩 층의 상면 상에 위치되고, 그를 관통하며 상기 몰딩 개구부와 중첩되는 기판 개구부를 갖는 인터포저 기판; 및
    상기 인터포저 기판 상에 실장되는 상부 패키지를 포함하고,
    상기 몰딩 개구부의 하면은 실질적으로 빈 공간을 사이에 두고 상기 상부 패키지와 이격되는 반도체 패키지.
  2. 제1항에 있어서,
    상기 하부 몰딩 층 내에 개재되어, 상기 하부 기판 및 상기 인터포저 기판을 연결하는 제1 하부 지지부, 제2 하부 지지부 및 하부 도전성 연결부를 더 포함하는 반도체 패키지.
  3. 제2항에 있어서,
    상기 제1 하부 지지부는 상기 하부 반도체 칩과 상기 하부 도전성 연결부 사이에 위치되고,
    상기 하부 도전성 연결부는 상기 제1 하부 지지부와 상기 제2 하부 지지부 사이에 위치되는 반도체 패키지.
  4. 제2항에 있어서,
    상기 제1 하부 지지부와 상기 제2 하부 지지부는, 에폭시(Epoxy) 물질을 포함하는 반도체 패키지.
  5. 제1항에 있어서,
    상기 하부 몰딩 층은 상기 하부 반도체 칩의 상면을 완전히 덮는 반도체 패키지.
  6. 하부 기판 상의 하부 반도체 칩;
    상기 하부 기판 상에서, 상기 하부 반도체 칩을 덮고, 그의 상면으로부터 상기 하부 반도체 칩을 향해 함몰된 몰딩 개구부를 갖는 하부 몰딩 층; 및
    상기 하부 몰딩 층 상에 위치되고, 그를 관통하며 상기 몰딩 개구부와 중첩되는 기판 개구부를 갖는 인터포저 기판을 포함하고,
    상기 몰딩 개구부의 하면은, 상기 하부 반도체 칩과 이격된 반도체 패키지.
  7. 적어도 하나의 하부 반도체 칩을 하부 기판 상에 실장하는 것;
    상기 하부 반도체 칩을 노출하는 기판 개구부를 갖는 인터포저 기판을 상기 하부 반도체 칩 상에 형성하는 것;
    상기 기판 개구부의 방향으로 돌출된 돌출부를 갖는 금형을 상기 인터포저 기판 상에 배치하는 것; 및
    상기 하부 기판과 상기 인터포저 기판 사이에, 하부 몰딩 층을 형성하는 것을 포함하는 반도체 패키지의 제조 방법.
  8. 제7항에 있어서,
    상기 하부 몰딩 층을 형성하는 것은:
    상기 돌출부의 하단이 상기 기판 개구부를 관통하도록, 상기 돌출부를 상기 기판 개구부에 삽입하는 것; 및
    상기 돌출부가 상기 기판 개구부에 삽입된 상태에서, 상기 인터포저 기판과 상기 하부 기판 사이로 몰딩 물질을 주입하는 것을 포함하는 반도체 패키지의 제조 방법.
  9. 제8항에 있어서,
    상기 돌출부를 상기 기판 개구부에 삽입하는 것은, 상기 돌출부의 하단을 상기 인터포저 기판과 상기 하부 반도체 칩 사이에 위치시키는 것을 포함하는 반도체 패키지의 제조 방법.
  10. 제8항에 있어서,
    상기 돌출부가 상기 기판 개구부에 삽입된 상태에서, 상기 돌출부의 측벽은 상기 기판 개구부의 측벽과 이격되는 반도체 패키지의 제조 방법.
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