KR20180129445A - 고주파 응용 반도체 패키지 및 패키지 제조방법 - Google Patents

고주파 응용 반도체 패키지 및 패키지 제조방법 Download PDF

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Abstract

본 발명의 일실시예에 따른 고주파 응용 반도체 패키지는, 적어도 하나 이상의 수용부를 포함하고 도전성 재료로 구성된 시트부재, 상기 시트부재의 수용부에 실장되는 반도체 칩, 상기 시트부재의 하면 및 상기 반도체 칩의 하면과 각 측면을 몰딩하는 몰딩부재, 및 상기 반도체 칩의 활성면 및 상기 도전성 시트부재의 상면에 형성되고 상기 반도체 칩의 적어도 하나 이상의 전극 패드와 외부를 전기적으로 연결하고, 상기 시트부재를 외부의 접지와 연결하는 재배선부를 포함한다.

Description

고주파 응용 반도체 패키지 및 패키지 제조방법{SEMICONDUCTOR PACKAGE FOR APPLICATION OF HIGH FREQUENCY AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 고주파 응용 반도체 패키지 및 패키지 제조방법에 관한 것이다.
20세기 중반에 트렌지스터의 개발, 및 집적회로(Integrated Circuit; IC)의 개발이 이루어짐에 따라 반도체 산업이 시작되었고, '무어의 법칙'에 의하여 반도체 집적도를 개선하는 방식의 전공정(Front End)에서의 발전이 이루어졌다. 다만, 종래와 달리 반도체 전공정 기술을 통한 성능과 집적도 개선의 한계에 봉착함에 따라, 반도체 기술은 반도체 후공정(Back End)으로 알려진 패키징 공정의 발전이 요구되고 있는 실정이다.
상기와 같은 요구에 부합하기 위하여 다양한 패키징 공정을 통해 반도체 패키지가 구현된다. 그 중 팬아웃 웨이퍼레벨 패키지(Fan Out Wafer Level Package) 방식은 칩 바깥쪽에 패키지 입출력(I/O) 단자를 배치하는 반도체 패키징 방식이다. 팬아웃 웨이퍼레벨 패키지 방식을 이용하면 칩 크기가 작더라도 표준화된 볼 레이아웃을 사용할 수 있고 패키지 공정이 간단하면서 소형화 박형화가 가능하다는 장점이 있다.
이러한 팬아웃 웨이퍼레벨 패키지는 I/O 300핀 이상의 집적회로로 확대될 것으로 예상되며, 적용 소자도 AP(Application Processor), 및 PMU(Power Management Unit)에 확대 적용될 것으로 기대되고 있다.
KR 10-2016-0060379 A
본 발명의 일실시예에 따른 목적은, 도전성 시트부재를 재배선부의 전극패턴과 가까이 위치되도록 형성하고 상기 도전성 시트부재를 그라운드로서 활용하는 고주파 응용 반도체 패키지를 제조하는 방법을 제공하기 위한 것이다.
또한, 일부 시트부재는 전기신호를 전달하는 전송영역으로, 나머지 시트부재는 그라운드로 기능하는 접지영역으로 시트부재를 절단하여 사용할 수 있도록 형성하는 고주파 응용 반도체 패키지 및 그 제조방법을 제공하기 위한 것이다.
본 발명의 일실시예에 따른 고주파 응용 반도체 패키지는 적어도 하나 이상의 수용부를 포함하고 도전성 재료로 구성된 시트부재, 상기 시트부재의 수용부에 실장되는 반도체 칩, 상기 시트부재의 하면 및 상기 반도체 칩의 하면과 각 측면을 몰딩하는 몰딩부재, 및 상기 반도체 칩의 활성면 및 상기 도전성 시트부재의 상면에 형성되고 상기 반도체 칩의 적어도 하나 이상의 전극 패드와 외부를 전기적으로 연결하고, 상기 시트부재를 외부의 접지와 연결하는 재배선부를 포함한다.
또한, 상기 시트부재는 미리 결정된 패턴으로 패턴화된다.
또한, 상기 패턴은 그라운드로 기능하는 접지영역과 전기신호를 전달하는 적어도 하나 이상의 전송영역으로 분리되도록 형성된다.
본 발명의 일실시예에 따른 고주파 응용 반도체 패키지 제조방법은 캐리어 시트 상에 위치된 도전성 시트부재의 수용부에 반도체 칩을 실장하는 제1 단계, 상기 도전성 시트부재의 하면 및 상기 반도체 칩의 하면과 각 측면을 몰딩부재로 몰딩하고 상기 캐리어 시트를 제거하는 제2 단계, 상기 반도체 칩 및 상기 도전성 시트부재의 활성면에 상기 반도체 칩의 적어도 하나 이상의 전극 패드와 외부를 전기적으로 연결하고, 상기 시트부재를 외부의 접지와 연결하는 재배선부를 형성하는 제3 단계, 및 연속적인 패턴의 절단선을 따라 상기 시트부재를 절단하는 제4 단계;를 포함한다.
또한, 상기 제1 단계는 패턴화된 시트부재를 준비하는 단계, 상기 패턴화된 시트부재를 캐리어 시트 상에 위치시키는 단계, 및 상기 수용부에 반도체 칩을 실장하는 단계를 포함한다.
또한, 상기 패턴화된 시트부재를 준비하는 단계는 상기 도전성 시트부재를 반복된 패턴으로 패턴화하는 단계이다.
또한, 상기 시트부재는 응력분산부를 포함하고 상기 절단선을 기준으로 동일한 패턴으로 형성된다.
또한, 상기 시트부재는 그라운드로 기능하는 접지영역과 전기신호를 전달하는 적어도 하나 이상의 전송영역이 분리되어 형성된다.
또한, 상기 제3 단계는 상기 반도체 칩 및 상기 도전성 시트부재의 활성면 상에 제1 절연층을 형성하는 단계, 상기 제1 절연층에 전극 패드와 연결되는 적어도 하나 이상의 제1 비아홀을 형성하는 단계, 상기 제1 비아홀을 통해 상기 반도체 칩의 전극 패드와 연결되는 전극패턴을 형성하는 단계, 상기 제1 절연층 및 상기 전극패턴 상에 제2 절연층을 형성하는 단계, 상기 제2 절연층에 적어도 하나 이상의 제2 비아홀을 형성하는 단계, 및 상기 제2 비아홀을 통해 상기 전극패턴과 연결되는 언더범프 금속층 및 솔더볼을 형성하는 단계를 포함한다.
또한, 상기 제3 단계는 제1 절연층과 전극패턴을 형성하는 과정에서, 상기 전극패턴의 양 측면에 적어도 하나 이상의 제3 비아홀을 함께 형성하고, 상기 전극패턴의 양 측면에 일정간격 이격되어 차폐전극패턴을 형성하여 그라운드 차폐구조를 형성하는 단계를 더 포함한다.
본 발명의 특징 및 이점들은 첨부도면에 의거한 다음의 상세한 설명으로 더욱 명백해질 것이다.
이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이고 사전적인 의미로 해석되어서는 아니되며, 발명자가 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합되는 의미와 개념으로 해석되어야만 한다.
본 발명의 일실시예에 따르면, 전극패턴 가까이에 도전성 시트부재를 위치시켜 상기 도전성 시트부재를 그라운드로서 활용함으로써, 전극패턴과 그라운드로서 기능하는 시트부재의 거리가 줄어들어, 고주파수에서 전송선로(전극패턴)의 임피던스 매칭을 용이하게 할 수 있는 이점이 있다.
또한, 반도체 칩의 전극 패드가 전극패턴을 통해 외부로 전기적으로 연결될 때 전극패턴의 양측에 적어도 하나 이상의 비아홀을 형성하여, 그라운드 차폐구조를 형성함으로써 서로 다른 전극패턴들 사이에 신호의 간섭을 최소화할 수 있는 이점이 있다.
또한, 열전도성이 좋은 시트부재를 사용함으로써 우수한 방열 특성을 가지도록 할 수 있는 이점이 있다.
또한, 그라운드로 기능하는 접지영역과 전기신호를 전달하는 적어도 하나 이상의 전송영역으로 분리되도록 시트부재를 패턴화함으로써, 시트부재의 일부를 새로운 신호전달경로로 사용할 수 있는 이점이 있다.
도 1은 본 발명의 일실시예에 따른 고주파 응용 반도체 패키지의 평면도이다.
도 2는 도 1의 A-A'에 따른 단면도이다.
도 3은 본 발명의 일실시예에 따른 패턴화된 시트부재를 이용하는 고주파 응용 반도체 패키지를 나타낸 평면도이다.
도 4는 도 3의 B-B'에 따른 단면도이다.
도 5는 본 발명의 일실시예에 따른 차폐구조를 형성한 고주파 응용 반도체 패키지를 나타낸 평면도이다.
도 6은 도 5의 C-C'에 따른 단면도이다.
도 7 내지 도 14는 본 발명의 일실시예 따른 고주파 응용 반도체 패키지의 제조방법을 설명하기 위한 공정 단면도이다.
도 15는 본 발명의 일실시예에 따른 패턴화된 시트부재의 일유형을 나타낸 평면도이다.
도 16은 본 발명의 일실시예에 따른 패턴화된 시트부재의 다른 유형을 나타낸 평면도이다.
본 발명의 목적, 특정한 장점들 및 신규한 특징들은 첨부된 도면들과 연관되어지는 이하의 상세한 설명과 바람직한 실시예들로부터 더욱 명백해질 것이다. 본 명세서에서 각 도면의 구성요소들에 참조번호를 부가함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다. 또한, "일면", "타면", "제1", "제2" 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위해 사용되는 것으로, 구성요소가 상기 용어들에 의해 제한되는 것은 아니다. 이하, 본 발명을 설명함에 있어서, 본 발명의 요지를 불필요하게 흐릴 수 있는 관련된 공지 기술에 대한 상세한 설명은 생략한다.
이하, 첨부된 도면을 참조하여 본 발명의 일실시예를 상세히 설명하기로 하며, 동일한 참조부호는 동일한 부재를 가리킨다.
도 1은 본 발명의 일실시예에 따른 고주파 응용 반도체 패키지의 평면도이고, 도 2는 도 1의 A-A'에 따른 단면도이다.
도 1 및 도 2에 도시된 바와 같이 본 발명의 일실시예에 따른 고주파 응용 반도체 패키지는, 적어도 하나 이상의 수용부(110)를 포함하고 도전성 재료로 구성된 시트부재(100), 상기 시트부재(100)의 수용부(110)에 실장되는 반도체 칩(200), 상기 시트부재(100)의 하면 및 상기 반도체 칩(200)의 하면과 각 측면을 몰딩하는 몰딩부재(300), 및 상기 반도체 칩(200)의 활성면 및 상기 도전성 시트부재(100)의 상면에 형성되고 상기 반도체 칩(200)의 적어도 하나 이상의 전극 패드(210)와 외부를 전기적으로 연결하고, 상기 시트부재를 외부의 접지와 연결하는 재배선부(400)를 포함한다.
시트부재(100)는 도전성 재료로 형성되며, 구체적으로 구리(Cu), 알루미늄(Al), 은(Ag) 등의 금속 또는 이들의 합금 등으로 형성될 수 있다. 시트부재(100)에는 반도체 칩(200)이 실장되기 위한 수용부(110)가 형성된다. 수용부(110)는 시트부재(100)의 일부 영역을 제거한 홀(hole)로 형성될 수 있다.
시트부재(100)의 수용홀(110)에는 반도체 칩(200)이 수용되며, 시트부재(100)와 반도체 칩(200)을 보호하도록 몰딩부재(300)가 형성된다. 몰딩부재(300)는 일반적으로 실리카, 에폭시수지, 페놀수지, 카본블랙, 난연제 등 10여 가지의 원료가 사용되는 무기/유기 복합소재인 에폭시 몰딩 컴파운드(Epoxy Molding Compound; EMC), 또는 오가닉 컴파운드(Organic Compound) 등의 재질로 형성될 수 있다.
반도체 칩(200)은 하나의 칩 안에 소자 수백 내지 수백만 개 이상이 집적화된 집적회로(Integrated Circuit; IC)일 수 있다. 집적회로는, 예를 들면, 중앙처리장치(CPU), 그래픽 프로세서(GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩일 수 있으나, 이에 한정되는 것은 아니다.
반도체 칩(200)의 상면(frontside face) 또는 활성면(active face)은 전극 패드(210)가 형성되어 외부 등과 전기적으로 연결될 수 있는 반도체 칩(200)의 일면을 의미한다.
재배선부(400)는 시트부재(100)와 반도체 칩(200)의 활성면 상에 형성되며, 반도체 칩(200)의 전극 패드(210)와 외부를 전기적으로 연결할 수 있는 배선들을 포함한다. 구체적으로, 재배선부(400)는 제1 절연층(410) 및 전극패턴(430)을 포함한다. 제1 절연층(410)은 시트부재(100)와 반도체 칩(200)의 활성면 상에 형성되고, 전극패턴(430)은 제1 절연층(410) 상에 형성된다. 따라서, 도 2에 도시된 바와 같이, 도전성 재질의 시트부재(100)는 제1 절연층(410)의 두께(H)만큼 전극패턴(430)과 이격된다.
도전성 재질로 형성되는 시트부재(100)는 그라운드(GND)로 기능하기 위하여, 외부 회로의 접지와 연결될 수 있다. 즉, 본 발명의 일실시예에 따른 고주파 응용 반도체 패키지는 전극패턴(430)에 인접한 그라운드 평면을 포함하는 구조이다. 구체적으로는, 상기 시트부재(100)는 전송선로로 이용되는 전극패턴 이외에, 외부 접지외 시트부재를 연결하는 전극패턴을 통해, 외부 회로의 접지와 전기적으로 연결되어 상기 시트부재(100) 자체가 본 발명의 일실시예에 따른 반도체 패키지의 접지영역으로 역할한다.
일반적으로 반도체 패키지에서 전송선로(Transmission Line)의 임피던스를 50Ω으로 매칭하는 경우, 마이크로스트립(microstrip) 또는 GCPW(grounded coplanar waveguide) 등의 방식에 따라 구체적인 차이는 있지만, 전송선로의 폭(W), 그라운드(GND)와 전송선로 사이의 거리(H), 전송선로의 두께(t), 전송선로와 그라운드(GND)사이의 유전율, 신호의 주파수 대역 등에 따라 전송선로의 설계가 달라진다.
고주파수 영역에서는 팬아웃 웨이퍼레벨 패키지의 재배선층에 포함되는 전송선로(전극패턴들)이 인덕턴스 또는 캐패시턴스의 기생성분의 영향을 강하게 받는 문제가 있어, 재배선층을 설계함에 있어서 재배선층에 그라운드 층을 추가로 포함하거나, 그라운드 배선을 전송선로 측면에 배선하는 방법을 사용하였다. 특히 주파수가 30GHz이상의 밀리미터파 영역에서는 상술한 기생성분의 영향이 매우 커지고, 전송선로를 50Ω의 임피던스로 매칭하기 위하여 전송선로의 폭이 넓어질 필요가 있어, 전송선로의 단위면적당 밀도가 급격히 낮아지는 문제가 있다.
본 발명의 일실시예에 따른 고주파 응용 반도체 패키지는 반도체 칩(200)을 수용하는 시트부재(100)를 전도성을 갖는 재질로 형성하고, 외부 접지와 연결하여 그라운드(GND)로 기능하도록 함으로써, 재배선부의 전극패턴(전송선로)(430)과 시트부재(그라운드)(100) 사이의 거리(H)를 축소하고, 따라서 폭(W)이 좁은 전송선로를 적용할 수 있는 이점이 있다.
또한, 전송선로의 폭(W)을 줄일 수 있으므로, 단위면적당 전극패턴(430)의 밀도를 높일 수 있어서, 반도체 칩(200)의 I/O단자가 많더라도 재배선층의 설계가 용이한 이점이 있다. 또한, 제1 절연층(410)의 두께(H)가 곧 그라운드와 전송선로 사이의 거리(H)가 되므로, 제1 절연층(410)의 두께(H)를 조절할 수 있으므로, 재배선층을 설계함에 있어서 높은 자유도를 제공하는 이점이 있다.
도 3은 본 발명의 일실시예에 따른 패턴화된 시트부재(100)를 이용하는 고주파 응용 반도체 패키지를 나타낸 평면도이고, 도 4는 도 3의 B-B'에 따른 단면도이다.
도 3에 도시된 바와 같이, 본 발명의 일실시예에 따른 고주파 응용 반도체 패키지의 시트부재(100)는 적어도 하나 이상의 영역으로 분리되어 형성될 수 있다. 시트부재(100)는 2개 이상의 영역으로 분리될 수 있고, 각 영역의 크기와 형태가 상이할 수 있으며, 각 영역의 기능도 상이할 수 있다.
예를 들어, 도 3에 도시된 바와 같이, 외부 회로의 접지와 연결되어 그라운드(GND)로 기능하며 반도체 칩의 측면을 둘러싸는 형태를 갖는 접지영역과, 일단이 반도체 칩의 단자와 전극패턴을 통해 연결되며 타단이 외부 회로와 연결되어 전기신호를 전달하는 경로로 사용되는 전송영역(470)으로 분리될 수 있다.
시트부재(100)가 도전성을 갖는 재질로 형성되며, 시트부재(100)를 적어도 하나 이상의 영역으로 분리되도록, 또는 특정한 기능을 하도록 패턴화함으로써, 시트부재(100)의 일부를 그라운드가 아닌 신호전달경로로 사용할 수 있는 이점이 있다.
특히, 고전류의 입출력이 필요한 전력반도체 등에 적용될 경우, 시트부재(100)의 일부를 전류전달경로로 사용할 수 있는 이점이 있고, 고주파 영역의 신호는 시트부재(100)의 접지영역 상에 형성되는 전극패턴(430)을 따라 반도체 칩(200)에 입출력 될 수 있으므로, 안정적인 반도체 패키지를 구현할 수 있는 이점이 있다.
도 5는 본 발명의 일실시예에 따른 차폐구조를 형성한 고주파 응용 반도체 패키지를 나타낸 평면도이고, 도 6은 도 5의 C-C'에 따른 단면도이다.
도 5에 도시된 바와 같이, 본 발명의 일실시예에 따른 고주파 응용 반도체 패키지는 상기 전극패턴(430)의 양 측면에 일정간격 이격시켜 적어도 하나 이상의 제3 비아홀(440) 및 차폐전극패턴(431)을 형성하여 그라운드 차폐구조를 형성한다. 구체적으로는, 제3 비아홀(440)은 상기 전극패턴(430)의 양측에 일정간격 이격되고, 상기 전극패턴(430)의 길이방향을 따라 일정한 간격으로 적어도 하나 이상 형성된다. 차폐전극패턴(431)은 상기 적어도 하나 이상의 제3 비아홀(440)의 상면 상에 형성되어 제3 비아홀(440)들을 연결하고, 상기 시트부재(100)에 전기적으로 연결된다. 이로써 제3 비아홀(440)과 상기 차폐전극패턴(431)은 전극패드(430)의 양측에 그라운드로서 기능하여 전극패턴(430)에서 발생하는 기생성분을 차폐할 수 있다. 따라서 이러한 그라운드 차폐구조를 형성함으로써 전극패턴(430)들 서로 간의 신호의 간섭을 최소화하여 안정적인 반도체 패키지를 구현할 수 있는 이점이 있다.
이하, 본 발명의 일실시예에 따른 반도체 패키지 제조방법을 상세히 설명한다.
도 7 내지 도 14는 본 발명의 일실시예 따른 고주파 응용 반도체 패키지의 제조방법을 설명하기 위한 공정 단면도이다.
도 7 내지 도 14에 도시된 바와 같이, 본 발명의 일실시예에 따른 고주파 응용 반도체 패키지 제조방법은 캐리어 시트(700) 상에 위치된 도전성 시트부재(100)의 수용부(110)에 반도체 칩(200)을 실장하는 제1 단계, 상기 도전성 시트부재(100)의 하면 및 상기 반도체 칩(200)의 하면과 각 측면을 몰딩부재(300)로 몰딩하고 상기 캐리어 시트(700)를 제거하는 제2 단계, 상기 반도체 칩(200) 및 상기 도전성 시트부재(100)의 활성면에 상기 반도체 칩(200)의 적어도 하나 이상의 전극 패드(210)와 외부를 전기적으로 연결하고, 상기 시트부재(100)를 외부의 접지와 연결하는 재배선부(400)를 형성하는 제3 단계, 및 연속적인 패턴의 절단선(D)을 따라 상기 시트부재(100)를 절단하는 제4 단계를 포함한다.
이러한 방법으로 고주파 응용 반도체 패키지를 제조함에 있어서, 상기 시트부재(100)를 외부의 접지와 연결하는 재배선부(400)를 형성함으로써 임피던스 매칭을 용이하게 하고 고주파 영역에서의 기생성분의 발생을 최소화할 수 있는 이점이 있다.
또한, 본 발명의 일실시예에 따른 고주파 응용 반도체 패키지 제조방법에서 제1 단계는 패턴화된 시트부재(100)를 준비하는 단계, 상기 패턴화된 시트부재(100)를 캐리어 시트(700) 상에 위치시키는 단계, 및 상기 수용부(110)에 반도체 칩(200)을 실장하는 단계를 포함한다.
본 발명의 일실시예에 따른 고주파 응용 반도체 패키지 제조방법에서, 상기 패턴화된 시트부재를 준비함으로써 시트부재 전체를 외부의 접지와 연결하여 접지영역으로 사용하거나, 또는 둘 이상의 서로 다른 기능을 하는 영역으로 분리하여 사용할 수 있는 이점이 있다.
또한, 본 발명의 일실시예에 따른 고주파 응용 반도체 패키지 제조방법에서 재배선부(400)를 형성하는 단계는 상기 반도체 칩(200) 및 상기 도전성 시트부재(100)의 활성면 상에 제1 절연층(410)을 형성하는 단계, 상기 제1 절연층(410)에 전극 패드(210)와 연결되는 적어도 하나 이상의 제1 비아홀(450)을 형성하는 단계, 상기 제1 비아홀(450)을 통해 상기 반도체 칩(200)의 전극 패드(210)와 연결되는 전극패턴(430)을 형성하는 단계, 상기 제1 절연층(410) 및 상기 전극패턴(430) 상에 제2 절연층(420)을 형성하는 단계, 상기 제2 절연층(420)에 적어도 하나 이상의 제2 비아홀(460)을 형성하는 단계, 및 상기 제2 비아홀(460)을 통해 상기 전극패턴(430)과 연결되는 언더범프 금속층(500) 및 솔더볼(600)을 형성하는 단계를 포함한다.
먼저, 도 7 및 도 8에 도시된 바와 같이, 도전성 시트부재(100)를 캐리어 시트(700) 상에 위치시키고, 상기 시트부재(100)의 수용부(110)에 반도체 칩(200)을 실장한다. 상기 시트부재(100)는 적어도 하나 이상의 수용부(110)를 가지도록 구성된다.
본 발명의 일실시예에 따른 고주파 응용 반도체 패키지 제조방법에서, 하나의 시트부재(100)에 적어도 하나 이상의 수용부(110)를 형성하므로, 하나의 시트부재(100)를 사용하여 복수 개의 반도체 패키지를 동시에 제조할 수 있다는 이점이 있다.
캐리어 시트(700)는 반도체 패키지 및 IC, 스위치, 수동진동자, 부저 등과 같은 각종 전자부품의 위치를 고정시켜 부품이 반도체 패키지 공정 중에 이탈하는 것을 방지하는 역할을 한다. 상기 캐리어 시트(700)에 의하여, 상기 시트부재(100) 및 상기 반도체 칩(200)이 상기 캐리어 시트(700) 상에 고정되어 본 발명의 제조 공정 중에 부품이 이탈하는 것을 방지한다.
다음으로, 도 9에 도시된 바와 같이, 상기 도전성 시트부재(100)의 하면 및 상기 반도체 칩(200)의 하면과 각 측면을 몰딩부재(300)로 몰딩하고 상기 캐리어 시트(700)를 제거한다. 그 후, 상기 반도체 칩(200) 및 상기 도전성 시트부재(100)의 활성면 상에 제1 절연층(410)을 형성한다.
캐리어 시트(700)는 상기 도전성 시트부재(100)의 하면 및 상기 반도체 칩(200)의 하면과 각 측면이 몰딩되면, 몰딩부재(300)가 부품의 위치를 봉합 고정하므로 더 이상 필요하지 않다. 따라서 몰딩 공정이 끝나면 상기 캐리어 시트(700)는 상기 도전성 시트부재(100) 및 상기 반도체 칩(200)으로부터 제거된다.
제1 절연층(410)은 상기 반도체 칩(200)의 활성면 및 상기 도전성 시트부재(100)의 상면 상에 형성되며, 제1 절연층(410)의 두께는 상기 도전성 시트부재(100)의 두께에 비하여 얇게 형성될 수 있다. 제1 절연층(410)은 시트부재(100) 및 반도체 칩(200)의 활성면을 보호하고, 상기 시트부재(100) 및 반도체 칩(200)을 전기적으로 분리할 수 있다. 상기 제1 절연층(410)을 얇게 형성하면, 상기 시트부재(100)와 전극패턴(430) 간의 거리(H)가 줄어드므로, 재배선층의 설계 자유도가 높아지는 이점이 있다. 또한 전송선로의 폭을 줄일 수 있으므로, 단위면적단 전극패턴(430)의 높일 수 있으므로 반도체 칩(200)의 I/O 단자가 많더라도 재배선층의 설계가 용이한 이점이 있다.
도 10에 도시된 바와 같이, 상기 제1 절연층(410)에서 상기 반도체 칩(200)의 전극 패드(210)와 통하는 제1 비아홀(450)을 형성한다. 이러한 제1 비아홀(450)은 상기 반도체 칩(200)의 전극 패드(210)가 외부와 전기적으로 연결되기 위한 통로를 형성한다.
도 11에 도시된 바와 같이, 전극 패드(210) 및 제1 절연층(410) 상에 전극패턴(430)을 형성한다. 상기 전극패턴(430)은 반도체 칩(200) 간에 서로 전기적으로 연결할 수 있으며, 반도체 칩(200)과 외부 기판(미도시)을 전기적으로 연결할 수도 있다.
도 12에 도시된 바와 같이, 전극패턴(430) 및 제1 절연층(410) 상에 제2 절연층(420)을 형성한다. 제2 절연층(420)은 전극패턴(430)을 보호하고, 상기 전극패턴(430)들을 전기적으로 분리하여 전극패턴(430) 간의 합선 또는 간섭을 방지하는 역할을 한다.
제1 절연층(410)은 화학기상증착(CVD), 건식 또는 습식 산화(Dry or Wet Oxidation), 원자층증착(Atomic Layer Deposition), 스퍼터링(Sputtering) 등의 공정을 이용하여 상기 반도체 칩(200) 및 상기 도전성 시트부재(100)의 활성면 상에 형성될 수 있고, 제2 절연층(420)은 상기 제1 절연층(410)에서 사용한 공정 등을 이용하여 상기 제1 절연층(410) 및 상기 전극패턴(430) 상에 형성될 수 있다.
도 13에 도시된 바와 같이, 제2 절연층(420)에서 상기 전극패턴(430)과 통하는 제2 비아홀(460)을 형성한다. 이러한 제2 비아홀(460)은 전극패턴(430)이 드러나 상기 전극패턴(430)이 외부와 전기적으로 연결되기 위한 통로를 형성한다.
제1 비아홀(450)을 형성하는 단계 및 제2 비아홀(460)을 형성하는 단계는 포토리소그래피(Photolithography), 건식 또는 습식 에칭(Dry or Wet Etching) 등의 알려진 반도체 제조 공정을 사용할 수 있다.
도 14에 도시된 바와 같이, 상기 제2 비아홀(460) 상에 언더범프 금속층(500) 및 솔더볼(600)이 형성된다. 언더범프 금속층(500)은 상기 제2 절연층(420) 상에 형성된 제2 비아홀(460)에 형성된다. 상기 제2 비아홀(460)을 통해 반도체 칩(200)의 전극 패드(210)와 연결된 전극패턴(430) 상에 직접 솔더를 형성하기 어렵다. 따라서 금속층에 접착이 용이하고 솔더의 확산을 방지하며, 외부로부터 전극패턴(430)을 보호하기 위해 전극패턴(430)과 솔더 사이에 언더범프 금속층(500)이 형성된다.
그 후, 상기 언더범프 금속층(500) 상에 솔더볼(600)을 형성하여 상기 반도체 칩(200)이 전극 패드(210), 전극패턴(430), 및 솔더볼(600)을 통해 외부로 전기적으로 연결될 수 있다. 본 발명의 첨부 도면에는 상기 반도체 칩(200)이 전극 패드(210), 전극패턴(430), 및 솔더볼(600)을 통해 외부로 전기적으로 연결될 수 있는 것으로 도시되었지만, 이에 한정되지 않고 시트부재(100) 또한 전극패턴, 및 솔더볼(600)을 통해 외부로 전기적으로 연결될 수 있다.
솔더볼(600)이 상기 언더범프 금속층(500) 상에 형성되면 상기 시트부재(100)를 연속적인 패턴의 절단선(D)을 따라 절단하도록 다이싱한다. 이와 같은 절단 방법은, 블레이드 다이싱, 레이저 다이싱, 패턴 마스크 생성 및 에칭 등의 방식을 사용할 수 있다. 시트부재를 절단선(D)을 따라 다이싱하여 완성한 최종적인 고주파 응용 반도체 패키지가 도 2에 도시된다.
도 15는 본 발명의 일실시예에 따른 패턴화된 시트부재의 일유형을 나타낸 평면도이고, 도 16은 본 발명의 일실시예에 따른 패턴화된 시트부재의 다른 유형을 나타낸 평면도이다.
도 15에 도시된 바와 같이, 패턴화된 시트부재(100)를 준비하는 단계는 상기 도전성 시트부재(100)를 반복된 패턴으로 패턴화하는 단계이고, 상기 시트부재(100)는 응력분산부(120)를 포함하고 상기 절단선(D)을 기준으로 동일한 패턴으로 형성된다. 시트부재(100)의 응력분산부(120)는 반도체 패키지 공정에서 상기 시트부재(100) 발생할 수 있는 응력에 의하여 반도체 패키지가 휘는 것을 방지한다.
또한, 상기 시트부재(100)는 그라운드로 기능하는 접지영역과 전기신호를 전달하는 적어도 하나 이상의 전송영역(470)이 분리되어 형성된다. 이와 같이 상기 시트부재를 그라운드로 기능하는 접지영역과 전기신호를 전달하는 전송영역(470)으로 분리되어 기능하도록 패턴화하면, 상기 시트부재(100)를 반도체 칩(200)을 실장하기 위한 베이스 기판의 역할 뿐만 아니라 다양한 역할을 할 수 있도록 설계가 가능한 이점이 있다.
도 16에 도시된 바와 같이, 이러한 형태의 시트부재(100)는, 시트부재(100)를 준비하는 단계에서는 일체로서의 재료로 형성되나, 그 후 절단선(D)을 따라 상기 시트부재(100)를 절단하는 단계에서 그라운드로 기능하는 접지영역과 전기신호를 전달하는 전송영역(470)이 서로 분리된다. 이로써, 도전성의 시트부재(100)를 일부 전극패턴(430)을 대신하여 신호를 전달하기 위한 수단으로 사용할 수 있는 이점이 있다.
도 16에 따르면 시트부재(100)의 접지영역이 반도체 칩(200)의 삼면을 둘러싸는 것처럼 도시되었으나, 본 발명은 이에 한정되지 않고 더 넓은 접지영역을 형성하도록 시트부재(100)를 형성할 수도 있다. 또한, 도 15에는 전송영역(470)이 하나인 것으로 도시되었으나, 본 발명은 이에 한정되지 않고 적어도 하나 이상의 전송영역(470)을 가져 전극패턴(430)을 통해 반도체 칩(200)의 전극 패드(210)와 연결될 수도 있다.
다음으로, 재배선부(400)를 형성하는 단계는 제1 절연층(410)과 전극패턴(430)을 형성하는 과정에서, 상기 전극패턴(430)의 양 측면에 적어도 하나 이상의 제3 비아홀(440)을 함께 형성하고, 상기 전극패턴의 양측면에 일정간격 이격되어 차폐전극패턴(431)을 형성하여 그라운드 차폐구조를 형성하는 단계를 더 포함한다.
도 5는 본 발명의 일실시예에 따른 차폐구조를 형성한 고주파 응용 반도체 패키지를 나타낸 평면도이고, 도 6은 도 5의 C-C'에 따른 단면도이다. 도 5 및 도 6에 도시된 바와 같이, 상기 반도체 칩(200)의 전극 패드(210)에 전기적으로 연결되어 신호를 외부로 전달하기 위해 전극패턴(430)이 형성될 때, 상기 전극패턴(430)의 양측에 일정간격 이격되고, 상기 전극패턴(430)의 길이방향을 따라 일정한 간격으로 적어도 하나 이상의 제3 비아홀(440)이 형성되며, 상기 적어도 하나 이상의 제3 비아홀(440)의 상면 상에 차폐전극패턴(431)이 형성된다. 이로써 상기 차폐전극패턴(431)들은 상기 제3 비아홀(440)을 통해 접지로서 기능하는 시트부재(100)에 전기적으로 연결되고, 전극패턴(430)에서 발생하는 기생성분을 차폐하는 GCPW(grounded coplanar waveguide) 차폐구조를 형성할 수 있는 효과를 가진다. GCPW 차폐구조를 형성하는 것은 전극패턴(430)들 간에 신호의 간섭을 방지할 수 있는 이점이 있다.
이상 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명에 따른 반도체 패키지 및 그 제조방법은 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함은 명백하다고 할 것이다.
본 발명의 단순한 변형 내지 변경은 모두 본 발명의 영역에 속하는 것으로 본 발명의 구체적인 보호 범위는 첨부된 청구범위에 의하여 명확해질 것이다.
100 : 시트부재 110 : 수용부
120 : 응력분산부
200 : 반도체 칩 210 : 전극 패드
300 : 몰딩부재
400 : 재배선부 410 : 제1 절연층
420 : 제2 절연층 430 : 전극패턴
431 : 차폐전극패턴 440 : 제3 비아홀
450 : 제1 비아홀 460 : 제2 비아홀
470 : 전송영역
500 : 언더범프 금속층
600 : 솔더볼
700 : 캐리어 시트

Claims (10)

  1. 적어도 하나 이상의 수용부를 포함하고 도전성 재료로 구성된 시트부재;
    상기 시트부재의 수용부에 실장되는 반도체 칩;
    상기 시트부재의 하면 및 상기 반도체 칩의 하면과 각 측면을 몰딩하는 몰딩부재; 및
    상기 반도체 칩의 활성면 및 상기 도전성 시트부재의 상면에 형성되고 상기 반도체 칩의 적어도 하나 이상의 전극 패드와 외부를 전기적으로 연결하고, 상기 시트부재를 외부의 접지와 연결하는 재배선부;를 포함하는, 고주파 응용 반도체 패키지.
  2. 청구항 1에 있어서,
    상기 시트부재는
    미리 결정된 패턴으로 패턴화된, 고주파 응용 반도체 패키지.
  3. 청구항 2에 있어서,
    상기 패턴은
    그라운드로 기능하는 접지영역과 전기신호를 전달하는 적어도 하나 이상의 전송영역으로 분리되도록 형성되는, 고주파 응용 반도체 패키지.
  4. 캐리어 시트 상에 위치된 도전성 시트부재의 수용부에 반도체 칩을 실장하는 제1 단계;
    상기 도전성 시트부재의 하면 및 상기 반도체 칩의 하면과 각 측면을 몰딩부재로 몰딩하고 상기 캐리어 시트를 제거하는 제2 단계;
    상기 반도체 칩 및 상기 도전성 시트부재의 활성면에 상기 반도체 칩의 적어도 하나 이상의 전극 패드와 외부를 전기적으로 연결하고, 상기 시트부재를 외부의 접지와 연결하는 재배선부를 형성하는 제3 단계; 및
    연속적인 패턴의 절단선을 따라 상기 시트부재를 절단하는 제4 단계;를 포함하는, 고주파 응용 반도체 패키지 제조방법.
  5. 청구항 4에 있어서,
    상기 제1 단계는
    패턴화된 시트부재를 준비하는 단계;
    상기 패턴화된 시트부재를 캐리어 시트 상에 위치시키는 단계; 및
    상기 수용부에 반도체 칩을 실장하는 단계;를 포함하는, 고주파 응용 반도체 패키지 제조방법.
  6. 청구항 5에 있어서,
    상기 패턴화된 시트부재를 준비하는 단계는
    상기 도전성 시트부재를 반복된 패턴으로 패턴화하는 단계인, 고주파 응용 반도체 패키지 제조방법.
  7. 청구항 6에 있어서,
    상기 시트부재는
    응력분산부를 포함하고 상기 절단선을 기준으로 동일한 패턴으로 형성되는, 고주파 응용 반도체 패키지 제조방법.
  8. 청구항 6에 있어서,
    상기 시트부재는
    그라운드로 기능하는 접지영역과 전기신호를 전달하는 적어도 하나 이상의 전송영역이 분리되어 형성되는, 고주파 응용 반도체 패키지 제조방법.
  9. 청구항 4에 있어서,
    상기 제3 단계는
    상기 반도체 칩 및 상기 도전성 시트부재의 활성면 상에 제1 절연층을 형성하는 단계;
    상기 제1 절연층에 전극 패드와 연결되는 적어도 하나 이상의 제1 비아홀을 형성하는 단계;
    상기 제1 비아홀을 통해 상기 반도체 칩의 전극 패드와 연결되는 전극패턴을 형성하는 단계;
    상기 제1 절연층 및 상기 전극패턴 상에 제2 절연층을 형성하는 단계;
    상기 제2 절연층에 적어도 하나 이상의 제2 비아홀을 형성하는 단계; 및
    상기 제2 비아홀을 통해 상기 전극패턴과 연결되는 언더범프 금속층 및 솔더볼을 형성하는 단계;를 포함하는, 고주파 응용 반도체 패키지 제조방법.
  10. 청구항 9에 있어서,
    상기 제3 단계는
    제1 절연층과 전극패턴을 형성하는 과정에서, 상기 전극패턴의 양 측면에 적어도 하나 이상의 제3 비아홀을 함께 형성하고, 상기 전극패턴의 양 측면에 일정간격 이격되어 차폐전극패턴을 형성하여 그라운드 차폐구조를 형성하는 단계를 더 포함하는, 고주파 응용 반도체 패키지 제조방법.
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