KR20180122884A - Semiconductor device - Google Patents

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Abstract

A semiconductor device according to the present invention includes: a substrate; a light emitting structure which is disposed on the substrate and includes a first conductivity type semiconductor layer, a second conductivity type semiconductor layer, and an active layer disposed between the first conductivity type semiconductor layer and the second conductivity type semiconductor layer; an insulating layer disposed between a support member and the light emitting structure; a first reflective layer disposed between the insulating layer and the second conductivity type semiconductor layer; and a second reflective layer disposed between the insulating layer and the substrate. The second reflective layer may be vertically overlapped with the light emitting structure between the first reflective layer and the side surface of the light emitting structure. A light absorption region can be minimized and light extraction efficiency can be improved by the semiconductor device according to the present invention.

Description

반도체소자 {Semiconductor device}Semiconductor device

본 발명은 반도체소자에 관한 것이다.The present invention relates to a semiconductor device.

발광소자(Light Emitting Diode)는 전기에너지가 빛 에너지로 변환되는 특성의 p-n 접합 다이오드로서, 주기율표에서 3족과 5족 등의 화합물 반도체로 생성될 수 있고, 화합물 반도체의 조성비를 조절함으로써 다양한 색상구현이 가능하다.A light emitting diode is a pn junction diode in which electric energy is converted into light energy. The light emitting diode can be produced as a compound semiconductor of Group 3 or Group 5 in the periodic table. By controlling the composition ratio of the compound semiconductor, This is possible.

발광소자는 순방향 전압 인가 시 n층의 전자와 p층의 정공(hole)이 결합하여 전도대(Conduction band)와 가전대(Valance band)의 밴드갭 에너지에 해당하는 만큼의 에너지를 발산하는데, 이 에너지는 주로 열이나 빛의 형태로 방출되며, 빛의 형태로 발산되면 발광소자가 되는 것이다.When a forward voltage is applied to the light emitting device, electrons in the n-layer and holes in the p-layer are coupled to emit energy corresponding to the band gap energy of the conduction band and the valance band. Is mainly emitted in the form of heat or light, and when emitted in the form of light, becomes a light emitting element.

예를 들어, 질화물 반도체는 높은 열적 안정성과 폭넓은 밴드갭 에너지에 의해 광 소자 및 고출력 전자소자 개발 분야에서 큰 관심을 받고 있다. 특히, 질화물반도체를 이용한 청색(Blue) 발광소자, 녹색(Green)발광소자, 자외선(UV) 발광소자 등은 상용화되어 널리 사용되고 있다.For example, nitride semiconductors have received great interest in the development of optical devices and high power electronic devices due to their high thermal stability and wide bandgap energy. Particularly, blue light emitting devices, green light emitting devices, ultraviolet (UV) light emitting devices, and the like using nitride semiconductors have been commercialized and widely used.

전극층이 에피층의 한쪽 방향에 배치되는 수평형 타입(Lateral Type) 발광소자는 N(-)과 P(+) 구분을 위해 칩 하부에 반사층이 전체적으로 형성이 될 수 없어 일정 영역의 광흡수영역이 발생하여 광 추출효율이 감소하는 문제가 있다.In the lateral type light emitting device in which the electrode layer is disposed in one direction of the epi layer, the reflective layer can not be formed entirely below the chip for the N (-) and P There is a problem that the light extraction efficiency is reduced.

본 발명은 광 흡수영역을 최소화하여 광추출효율을 향상시킨 반도체소자를 제공하고자 한다. 다만, 실시예에서 해결하고자 하는 과제는 이에 한정되는 것은 아니며, 아래에서 설명하는 과제의 해결수단이나 실시형태로부터 파악될 수 있는 목적이나 효과도 포함된다고 할 것이다.An object of the present invention is to provide a semiconductor device with minimized light absorption region and improved light extraction efficiency. However, the problems to be solved in the embodiments are not limited to these, and the objects and effects which can be grasped from the solution means and the embodiments of the problems described below are also included.

본 발명에 따른 반도체소자는 기판; 상기 기판 상에 배치되며, 제1도전형반도체층, 제2도전형반도체층 및 상기 제1도전형반도체층과 상기 제2도전형반도체층 사이에 배치되는 활성층을 포함하는 발광구조물; 상기 지지부재와 상기 발광구조물 사이에 배치된 절연층; 상기 절연층과 상기 제2도전형반도체층 사이에 배치되는 제1반사층; 및 상기 절연층과 상기 기판 사이에 배치되는 제2반사층; 을 포함하고, 상기 제2반사층은 상기 제1반사층과 상기 발광구조물의 측면 사이에서 상기 발광구조물과 수직으로 중첩될 수 있다.A semiconductor device according to the present invention includes a substrate; A light emitting structure disposed on the substrate, the light emitting structure including a first conductivity type semiconductor layer, a second conductivity type semiconductor layer, and an active layer disposed between the first conductivity type semiconductor layer and the second conductivity type semiconductor layer; An insulating layer disposed between the support member and the light emitting structure; A first reflective layer disposed between the insulating layer and the second conductive semiconductor layer; And a second reflective layer disposed between the insulating layer and the substrate; And the second reflective layer may be vertically overlapped with the light emitting structure between the first reflective layer and the side surface of the light emitting structure.

상기 발광구조물의 가장자리에 배치되며, 상기 제2도전형반도체층 및 상기 활성층을 관통하여 상기제1도전형반도체층의 일부영역을 노출하는 제2리세스를 포함할 수 있다.And a second recess that is disposed at an edge of the light emitting structure and exposes a portion of the first conductivity type semiconductor layer through the second conductivity type semiconductor layer and the active layer.

상기 캡핑층 면적은 상기 제1반사층의 면적의 40% 내지 50% 이하로 형성될 수 있다.The capping layer area may be 40% to 50% of the area of the first reflective layer.

상기 제2반사층은 상면, 하면 및 상기 제2반사층의 상면과 하면 사이에 배치되는 측면을 포함하고, 상기 측면은 곡면을 갖는 영역을 포함할 수 있다.The second reflective layer may include a top surface, a bottom surface, and a side surface disposed between an upper surface and a lower surface of the second reflective layer, and the side surface may include a region having a curved surface.

상기 제2반사층은 상기 제1반사층과 수직으로 중첩되는 제1영역, 상기 제1반사층과 상기 발광구조물 측면 사이에 배치되는 제2영역을 포함할 수 있다.The second reflective layer may include a first region vertically overlapping the first reflective layer, and a second region disposed between the first reflective layer and the side of the light emitting structure.

상기 제2반사층은 상기 발광구조물 외측으로 연장되는 제3영역을 포함할 수 있다.The second reflective layer may include a third region extending outside the light emitting structure.

상기 제2반사층의 제3영역의 상면은 상기 발광구조물의 상면을 감싸며 배치될 수 있다.The upper surface of the third region of the second reflective layer may be disposed to surround the upper surface of the light emitting structure.

상기 제1반사층은 상기 제2반사층과 상기 제3반사층 사이에 배치될 수 있다.The first reflective layer may be disposed between the second reflective layer and the third reflective layer.

상기 제2리세스는 3um 내지 30um 수평 방향의 폭을 가질 수 있다.The second recess may have a width in the horizontal direction of 3 [mu] m to 30 [mu] m.

본 발명에 따른 반도체소자를 통해 광 흡수영역을 최소화하여 광 추출효율이 향상될 수 있다.The light absorption region can be minimized through the semiconductor device according to the present invention, and the light extraction efficiency can be improved.

또한, 반도체소자의 신뢰성을 개선할 수 있다.In addition, reliability of the semiconductor device can be improved.

도 1은 본 발명에 따른 반도체소자 상면도이다.
도 2는 도1에서 I-I'방향으로 절단한 제1실시예에 따른 단면도이다.
도 3은 도1에서 A-A'방향으로 절단한 제1실시예에 따른 단면도이다.
도 4는 도3의 일부분을 확대한 단면도이다.
도 5는 도1에서 I-I'방향으로 절단한 제2실시예에 따른 단면도이다.
도 6은 도1에서 A-A'방향으로 절단한 제2실시예에 따른 단면도이다.
도 7은 도6의 일부분을 확대한 단면도이다.
도 8은 제2반사층이 형성되는 영역을 도시한 도면이다.
도 9는 제2반사층이 형성됨으로써 광이 어떤 경로로 반사되는지 도시한 것이다.
도 10은 제1실시예 및 제2실시예에 따른 반도체소자 Vf-time 그래프이다.
1 is a top view of a semiconductor device according to the present invention.
FIG. 2 is a sectional view taken along the line I-I 'in FIG. 1 according to the first embodiment.
3 is a sectional view taken along the line A-A 'in FIG. 1 according to the first embodiment.
4 is an enlarged cross-sectional view of a part of FIG.
5 is a sectional view taken along the line II-I 'in FIG.
6 is a sectional view taken along the line A-A 'in Fig. 1 according to the second embodiment.
7 is an enlarged cross-sectional view of a portion of FIG.
8 is a view showing a region where the second reflective layer is formed.
9 shows how the light is reflected by the formation of the second reflection layer.
10 is a graph showing the Vf-time of the semiconductor device according to the first embodiment and the second embodiment.

본 발명의 전술한 목적과 기술적 구성 및 그에 따른 작용 효과에 관한 자세한 사항은 이하의 상세한 설명에 의해 보다 명확하게 이해될 것이다.DETAILED DESCRIPTION OF THE INVENTION The above-described objects, technical features and effect of the present invention will be more clearly understood from the following detailed description.

본 발명의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(On)" 에 또는 "하/아래(Under)"에 형성된다는 기재는, 직접(directly) 또는 다른 층을 개재하여 형성되는 것을 모두 포함한다. 각 층의 상/위 또는 하/아래에 대한 기준은 도면을 기준으로 설명한다.In the description of the present invention, it is to be understood that each layer (film), area, pattern or structure may be referred to as a "substrate, each layer (film) Quot; on "or" under "includes both those formed directly or through another layer. The criteria for top / bottom or bottom / bottom of each layer are described with reference to the drawings.

이하 사용되는 제1, 제2 등과 같은 용어는 동일 또는 상응하는 구성요소들을 구별하기 위한 식별 기호에 불과하며, 동일 또는 상응하는 구성요소들이 제1, 제2 등의 용어에 의하여 한정되는 것은 아니다.Hereinafter, terms such as first, second and so on are used as an identifier for distinguishing the same or corresponding components, and the same or corresponding components are not limited by terms such as first, second, and so on.

단수의 표현은 문맥상 명백하게 다르게 표현하지 않는 한, 복수의 표현을 포함한다. "포함한다" 또는 "가진다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하기 위한 것으로, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들이 부가될 수 있는 것으로 해석될 수 있다.The singular forms "a", "an" and "the" include plural referents unless the context clearly dictates otherwise. The word "comprising" or "having ", when used in this specification, is intended to specify the presence of stated features, integers, steps, operations, elements, A step, an operation, an element, a part, or a combination thereof.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명에 따른 반도체 소자 상면도이고, 도 2는 도 1에서 I-I' 방향으로 절단한 제1실시예에 따른 반도체소자 단면도이다.FIG. 1 is a top view of a semiconductor device according to the present invention, and FIG. 2 is a cross-sectional view of a semiconductor device according to a first embodiment taken along a line I-I 'in FIG.

도 3은 도 1에서 A-A' 방향으로 절단한 제1실시예에 따른 반도체소자 단면도이고, 도 4는 도 3의 일부분을 확대한 단면도이다. FIG. 3 is a cross-sectional view of the semiconductor device according to the first embodiment taken along the line A-A 'in FIG. 1, and FIG. 4 is an enlarged cross-sectional view of a portion of FIG.

도 4를 통해 제1실시예에 따른 반도체소자의 구성을 상세하게 확인할 수 있다.The structure of the semiconductor device according to the first embodiment can be confirmed in detail through FIG.

상기 실시예는 수평형 방식의 반도체소자를 예를 들어 서술하나, 상기 반도체소자는 수평형 외에 수직형 또는 플립칩 방식의 반도체소자일 수 있다.Although the above embodiments describe a semiconductor device of a horizontal type, for example, the semiconductor device may be a vertical type or a flip chip type semiconductor device in addition to a horizontal type.

제1실시예에 따른 반도체소자는 제1도전형반도체층(12), 활성층(14) 및 제2도전형반도체층(16)을 포함하는 발광구조물(10), 지지부재(80), 절연층(40), 제1보호층(미도시), 캡핑층(30), 패드(95), 제1반사층(20), 제2반사층(50) 및 제3반사층(55)을 포함할 수 있다.The semiconductor device according to the first embodiment includes the light emitting structure 10 including the first conductivity type semiconductor layer 12, the active layer 14 and the second conductivity type semiconductor layer 16, the support member 80, The second reflective layer 50 and the third reflective layer 55. The first reflective layer 40 and the second reflective layer 55 may be formed on the first passivation layer 40, the first passivation layer (not shown), the capping layer 30, the pad 95,

상기 발광구조물(10)은 제1도전형반도체층(12), 제2도전형반도체층(14) 및 활성층(16)을 포함할 수 있다.The light emitting structure 10 may include a first conductive semiconductor layer 12, a second conductive semiconductor layer 14, and an active layer 16.

제1도전형반도체층(12)은 3족-5족, 2족-6족 등의 화합물 반도체, 예를 들어

Figure pat00001
의 조성식을 갖는 반도체를 포함하며, GaN, AlGaN, InGaN, IaAlGaN 중 적어도 하나를 포함할 수 있다.The first conductivity type semiconductor layer 12 may be a compound semiconductor such as a group III-V-VI, a group II-VI,
Figure pat00001
, And may include at least one of GaN, AlGaN, InGaN, and IaAlGaN.

제1도전형반도체층(12)에는 제1도펀트가 도핑될 수 있다. 제1도전형반도체층(12)이 n형 반도체인 경우 제1도펀트는 n형 도펀트로서, Si, Ge, Sn 및 Te 중 적어도 하나를 포함할 수 있으나 이에 한정되지는 않는다.The first conductivity type semiconductor layer 12 may be doped with a first dopant. When the first conductivity type semiconductor layer 12 is an n-type semiconductor, the first dopant may include at least one of Si, Ge, Sn, and Te as an n-type dopant, but the present invention is not limited thereto.

상기 제1도전형반도체층(12) 표면에 요철을 형성하여 광추출효율을 향상시킬 수 있다.The light extraction efficiency can be improved by forming irregularities on the surface of the first conductivity type semiconductor layer 12.

활성층(14)은 제1도전형반도체층(12)을 통해서 주입되는 전자(또는 정공)와 제2도전형반도체층(16)을 통해서 주입되는 정공(또는 전자)이 만나, 활성층(14)의 구성물질에 따른 에너지 밴드갭에 대응되는 파장의 빛을 방출하는 층으로, 제1도전형반도체층(12)과 제2도전형반도체층(16)사이에 배치될 수 있다.The active layer 14 is formed in the same manner as the active layer 14 except that the electrons (or holes) injected through the first conductivity type semiconductor layer 12 and the holes (or electrons) injected through the second conductivity type semiconductor layer 16 meet, And may be disposed between the first conductive type semiconductor layer 12 and the second conductive type semiconductor layer 16 as a layer that emits light of a wavelength corresponding to the energy band gap according to the constituent material.

상기 활성층(14)은 단일양자우물, 다중양자우물, 양자 선 구조 또는 양자 점 구조 중 적어도 하나를 포함할 수 있으나, 이에 한정되지는 않는다.The active layer 14 may include at least one of a single quantum well, a multiple quantum well, a quantum wire structure, or a quantum dot structure, but is not limited thereto.

제2도전형반도체층(16)은 제2도펀트가 도핑될 수 있다. 제2도전형반도체층(16)이 p형 반도체인 경우 제2도전형 도펀트는 p형 도펀트로서, Mg, 쭈 Ca, Sr 및 Ba 중 적어도 하나를 포함할 수 있다. 제2도전형반도체층(16)은 3족-5족, 2족-6족 등의 화합물 반도체, 예를 들어 (

Figure pat00002
) 의 조성식을 갖는 반도체를 포함하며, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 적어도 하나를 포함할 수 있다. The second conductivity type semiconductor layer 16 may be doped with a second dopant. When the second conductivity type semiconductor layer 16 is a p-type semiconductor, the second conductivity type dopant may be at least one of Mg, Cr, Sr, and Ba as a p-type dopant. The second conductivity type semiconductor layer 16 may be a compound semiconductor such as a group III-V-V, a group II-VI,
Figure pat00002
), And may include at least one of AlInN, AlGaAs, GaP, GaAs, GaAsP, and AlGaInP.

본 발명에서는 제1도전형반도체층(12)이 n형 반도체층이고, 제2도전형반도체층(16)이 p형 반도체인 경우를 가정하여 설명하지만, 이에 한정되는 것은 아니고, 제1도전형반도체층(12)이 p형 반도체층이고, 제2도전형반도체층(16)이 n형 반도체층으로 구성될 수 있다.In the present invention, it is assumed that the first conductivity type semiconductor layer 12 is an n-type semiconductor layer and the second conductivity type semiconductor layer 16 is a p-type semiconductor. However, the present invention is not limited to this, The semiconductor layer 12 may be a p-type semiconductor layer, and the second conductivity type semiconductor layer 16 may be an n-type semiconductor layer.

도시되지 않았으나, 활성층(14)과 제2도전형반도체층(16)사시에는 전자차단층(EBL,Electron Blocking Layer)이 형성될 수 있다. 전자차단층(EBL)은 제1도전형반도체층(12)에서 공급된 전자(또는 정공)가 제2도전형반도체층(16)으로 빠져나가는 흐름을 차단하여 활성층(14)내에서 전자와 정공이 발광성 재결합할 확률을 높여 발광 효율을 개선할 수 있다. 전자차단층의 에너지 밴드갭은 활성층(14) 또는 제2도전형반도체층(16)의 에너지 밴드갭보다 클 수 있다.Although not shown, an electron blocking layer (EBL) may be formed on the active layer 14 and the second conductivity type semiconductor layer 16 when the active layer 14 and the second conductivity type semiconductor layer 16 are separated. The electron blocking layer EBL interrupts the flow of electrons (or holes) supplied from the first conductivity type semiconductor layer 12 into the second conductivity type semiconductor layer 16, It is possible to improve the luminous efficiency by increasing the probability of recombining the luminous properties. The energy band gap of the electron blocking layer may be larger than the energy band gap of the active layer 14 or the second conductivity type semiconductor layer 16. [

제1반사층(20)은 상기 절연층(40)과 상기 제2도전형반도체층(16) 사이에 배치될 수 있다. 상기 제1반사층(20)은 제1보호층과 캡핑층(30)에 전기적으로 연결될 수 있다. 상기 제1반사층(20)은 상면과 하면 사이에 단차부를 포함할 수 있고, 상기 제1보호층과 수직으로 중첩하는 영역을 포함할 수 있다.The first reflective layer 20 may be disposed between the insulating layer 40 and the second conductive semiconductor layer 16. The first reflective layer 20 may be electrically connected to the first passivation layer and the capping layer 30. The first reflective layer 20 may include a step portion between the upper surface and the lower surface, and may include a region vertically overlapping the first protective layer.

상기 제1반사층(20)은 상기 발광구조물(10)로부터 입사되는 빛을 반사시켜 외부로 추출되는 광량을 증가시킬 수 있다.The first reflective layer 20 reflects light incident from the light emitting structure 10 to increase the amount of light extracted to the outside.

상기 제1반사층(20)은 금속으로 구성될 수 있으며, 예를 들어 Ag, Ni Al, 꼬, Pd, Ir, Mg, Zn, Cu, Au, Hf 중 적어도 하나 이상을 포함하는 금속 또는 합금으로 구성될 수 있다.The first reflective layer 20 may be formed of a metal or a metal or an alloy including at least one of Ag, NiAl, Cu, Pd, Ir, Mg, Zn, Cu, .

또한, 상기 제1반사층(20)은 상기 금속 또는 합금과 ITO, IZO, IZTO, IAZO, IGZO, IGTO, AZO, ATO 등의 투과성 전도성물질을 이용하여 단층 또는 다층으로 구성될 수 있다.The first reflective layer 20 may be formed as a single layer or a multilayer using the metal or the alloy and a transparent conductive material such as ITO, IZO, IZTO, IAZO, IGZO, IGTO, AZO, or ATO.

상기 캡핑층(30)은 절연층(40)과 상기 제1반사층(20)사이에 배치될 수 있고, 상기 제1반사층(20) 하면과 접촉될 수 있다. 상기 캡핑층(30)은 패드(95)로부터 공급되는 전원을 전달하는 배선층일 수 있고, 전류확산층으로 기능할 수 있다. 상기 캡핑층(30)은 금속으로 구성될 수 있으며, Ag, Cu, Ni, Ti, Ti-W, Cr, W, Pt, V, Fe, Mo 물질 중에 적어도 하나이상을 포함할 수 있으나, 이에 한정되지는 않는다. 또한, 상기 캡핑층(30)은 상기 금속물질을 포함하여 단층 또는 다층으로 구성될 수 있다.The capping layer 30 may be disposed between the insulating layer 40 and the first reflective layer 20 and may be in contact with the lower surface of the first reflective layer 20. The capping layer 30 may be a wiring layer that transmits power supplied from the pad 95 and may function as a current diffusion layer. The capping layer 30 may be made of a metal and may include at least one of Ag, Cu, Ni, Ti, Ti, W, Cr, W, Pt, V, It does not. In addition, the capping layer 30 may include a single layer or multiple layers including the metal material.

상기 반도체소자의 전류주입특성과 광 추출효율측면을 고려하여 상기 캡핑층(30) 면적은 상기 제1반사층(20) 면적의 40% 내지 50%로 구성하였다.The capping layer 30 has an area of 40% to 50% of the area of the first reflective layer 20 in consideration of current injection characteristics and light extraction efficiency of the semiconductor device.

하지만, 상기 반도체소자의 광추출효율측면보다 전류주입특성을 확보하기 위해서는 상기 제1반사층(20) 면적의 0% 내지 40%로 구성될 수 있고, 전류주입특성보다 광추출효율측면을 고려하는 경우 상기 캡핑층(30) 면적은 상기 제1반사층(20) 면적의 50% 내지 100%로 형성될 수 있다.However, in order to assure the current injection characteristic more than the light extracting efficiency of the semiconductor device, it may be constituted by 0% to 40% of the area of the first reflective layer 20, The area of the capping layer 30 may be 50% to 100% of the area of the first reflective layer 20.

상기 제3반사층(55)은 제1전극(65)과 본딩층(70)사이에 배치될 수 있고, 상기 제3반사층(55) 상면 면적은 상기 제1반사층(20) 상면 면적의 1% 내지 20%와 중첩되는 영역을 포함할 수 있다.The third reflective layer 55 may be disposed between the first electrode 65 and the bonding layer 70 and the upper surface area of the third reflective layer 55 may be 1% 20% < / RTI >

상기 제3반사층(55) 상면이 상기 제1반사층(20) 상면과 중첩되면, 상기 활성층(14)에서 발광하는 광이 상기 제3반사층(55)에 의해 발광구조물(10) 상면 방향으로 반사되는 광속이 증가하기 때문에 상기 반도체소자의 광학적 특성이 향상될 수 있다.When the upper surface of the third reflective layer 55 is overlapped with the upper surface of the first reflective layer 20, light emitted from the active layer 14 is reflected by the third reflective layer 55 in the upper surface direction of the light emitting structure 10 The optical characteristics of the semiconductor device can be improved because the light flux increases.

상기 제3반사층(55)은 상기 활성층(14)에서 방출되는 광이 상기 제1반사층(20)과 상기 제3반사층(65) 사이에서 상기 지지부재(80)로 방출되지 않도록 배치되는 것이 적절하고, 이러한 구성을 위한 공정마진을 고려하고, 상기 제3반사층(55) 상면 면적은 상기 제1반사층(20) 상면 면적의 1% 이상 수직으로 중첩될 수 있다.It is preferable that the third reflective layer 55 is disposed so that light emitted from the active layer 14 is not emitted to the support member 80 between the first reflective layer 20 and the third reflective layer 65 The upper surface area of the third reflective layer 55 may be vertically overlapped with 1% or more of the upper surface area of the first reflective layer 20, considering the process margin for such a configuration.

그러나 상기 반도체소자가 동작 중에 발생할 수 있는 상기 제3반사층(55)의 마이그레이션(migration) 또는 어글로머레이션(agglomeration) 특성에 의하여 상기 반도체소자의 신뢰성이 저하되는 문제를 방지하기 위해, 상기 제3반사층(55) 상면 면적은 상기 제1반사층(20) 상면 면적의 20%이하로 배치하는 것이 바람직하다. 다만 이에 한정되지 않고 상기 반도체소자의 신뢰성이 확보될 수 있다면 상기 제3반사층(55) 상면 면적은 상기 제1반사층(20) 상면 면적의 20%를 초과하여 배치될 수 있다.However, in order to prevent the reliability of the semiconductor device from deteriorating due to migration or agglomeration characteristics of the third reflective layer 55 that may occur during operation of the semiconductor device, It is preferable that the upper surface area of the first reflective layer 55 is 20% or less of the upper surface area of the first reflective layer 20. The upper surface area of the third reflective layer 55 may be more than 20% of the upper surface area of the first reflective layer 20 if the reliability of the semiconductor device can be ensured.

제2반사층(50)은 상기 절연층(40)과 지지부재(80) 사이에 배치될 수 있다. 상기 제2반사층(50)은 상면, 하면 및 상기 제2반사층(50)의 상면과 하면 사이에 배치되는 측면을 포함하고, 상기 측면은 곡면을 갖는 영역을 포함할 수 있다. 상기 제2반사층(50)은 상기 제1반사층(20)과 상기 발광구조물(10) 측면 사이에서 상기 발광구조물(10)과 수직으로 중첩될 수 있다. 상기 제2반사층(50)은 금속으로 형성될 수 있으며, Ag, Ni, Al, Rh, Pd, Ir, Mg, Zn, Pt, Cu, Au, Hf 중 적어도 하나 이상을 포함하는 금속 또는 합금으로 구성될 수 있다. 또한, 상기 제2반사층(50)은 상기 금속 또는 합금과 ITO, IZO, IZTO, IAZO, IGZO, IGTO, AZO, ATO 등의 투과성 전도성 물질을 이용하여 단층 또는 다층으로 구성될 수 있다.The second reflective layer 50 may be disposed between the insulating layer 40 and the support member 80. The second reflective layer 50 may include an upper surface, a lower surface, and a side surface disposed between the upper surface and the lower surface of the second reflective layer 50, and the side surface may include a surface having a curved surface. The second reflective layer 50 may be vertically overlapped with the light emitting structure 10 between the first reflective layer 20 and the side surface of the light emitting structure 10. The second reflective layer 50 may be formed of a metal or a metal or an alloy including at least one of Ag, Ni, Al, Rh, Pd, Ir, Mg, Zn, Pt, Cu, . The second reflective layer 50 may be formed as a single layer or a multilayer using the metal or the alloy and a transparent conductive material such as ITO, IZO, IZTO, IAZO, IGZO, IGTO, AZO, or ATO.

상기 제1반사층(20)과 상기 제2반사층(50)은 같은 성분으로 구성될 수 있다.The first reflective layer 20 and the second reflective layer 50 may have the same composition.

상기 제2반사층(50)을 통해 상기 가장자리 영역에서 발광구조물(10)에서 발광된 광이 지지부재(80)로 흡수되지 않고, 제2반사층(50)에서 반사되어 광추출효율이 증가될 수 있다. 따라서 상기 제2반사층(50)을 배치함으로써, 반도체소자의 가장자리 영역에서 광 흡수가 발생되는 문제를 개선할 수 있다. 상기 제2반사층(50)에 대해 도 8을 참조하여 상세하게 서술하고자 한다.The light emitted from the light emitting structure 10 in the edge region through the second reflective layer 50 may not be absorbed by the supporting member 80 but may be reflected by the second reflective layer 50 to increase the light extraction efficiency . Therefore, by disposing the second reflective layer 50, it is possible to improve the problem that light absorption occurs in the edge region of the semiconductor element. The second reflective layer 50 will be described in detail with reference to FIG.

제1보호층(미도시)은 채널층 또는 아이솔레이션층으로 정의될 수 있다.The first protective layer (not shown) may be defined as a channel layer or a channel layer.

상기 제1보호층은 상기 발광구조물(10) 하면에 배치되며, 상기 제2도전형반도체층(16) 하면 및 상기 제1반사층(20)과 접촉될 수 있다. 상기 제1보호층은 개별 발광구조물(10)에 대한 아이솔레이션 공정 시 에칭 스토퍼의 기능을 수행할 수 있고, 아이솔레이션 공정에 의해 전기적인 특성이 저하되는 것을 방지할 수 있다.The first passivation layer may be disposed on the bottom surface of the light emitting structure 10 and may be in contact with the bottom surface of the second conductive semiconductor layer 16 and the first reflective layer 20. [ The first passivation layer can function as an etching stopper during the isolation process for the individual light emitting structure 10 and can prevent the electrical characteristics from being degraded by the isolation process.

상기 제1보호층은 절연물질로 구성될 수 있으며, 산화물 또는 질화물로 구성될 수 있다. 상기 제1보호층은

Figure pat00003
,
Figure pat00004
,
Figure pat00005
,TiO2, AlN 등에서 적어도 하나를 포함할 수 있으나 이에 한정되지는 않는다. 상기 제1보호층은 투명한 재질로 구성될 수 있다.The first passivation layer may be formed of an insulating material, and may be composed of an oxide or a nitride. The first protective layer
Figure pat00003
,
Figure pat00004
,
Figure pat00005
, TiO2, AlN, and the like, but is not limited thereto. The first passivation layer may be made of a transparent material.

절연층(40)은 상기 기판(80)과 상기 발광구조물(10) 사이에 배치될 수 있다. 상기 절연층(40)은 제1전극(60) 및 제2전극(65)을 전기적으로 절연시킬 수 있다.An insulating layer 40 may be disposed between the substrate 80 and the light emitting structure 10. The insulating layer 40 may electrically isolate the first electrode 60 and the second electrode 65 from each other.

상기 절연층(40)은

Figure pat00006
,
Figure pat00007
. Si3V4, Al2O3, TiO2 중에서 선택된 물질로 형성될 수 있다. 또한, 상기 절연층(40)은 TiOx, SiOx 및 HfOx 등 절연층이 적층된 구조인 DBR(Distributed Bragg Reflector)의 구조를 가질 수 있다. DBR 구조를 갖는 경우, 상기 절연층(40)은 상기 제1반사층(20), 제2반사층(50) 및 제3반사층(55)이 배치되지 않은 영역에서 상기 활성층(14)에서 상기 지지부재(80)방향으로 방출되는 광을 상부로 반사하여 반도체소자의 광학적 특성을 개선할 수 있다.The insulating layer (40)
Figure pat00006
,
Figure pat00007
. Si3V4, Al2O3, TiO2. In addition, the insulating layer 40 may have a DBR (Distributed Bragg Reflector) structure in which insulating layers such as TiOx, SiOx, and HfOx are stacked. DBR structure, the insulating layer 40 is formed on the active layer 14 in the region where the first reflective layer 20, the second reflective layer 50, and the third reflective layer 55 are not disposed, 80) may be reflected upward to improve the optical characteristics of the semiconductor device.

상기 제1절연층(61,62)은 제1전극(60) 측면을 둘러싸며 배치될 수 있다.The first insulating layers 61 and 62 may surround the first electrode 60.

상기 제1절연층(61,62)은 상기 절연층(40)과 같은 물질로 배치될 수 있고, 서로 다른 물질로 배치될 수 있다. 같은 물질로 배치되는 경우, 상기 제1절연층(61,62)과 절연층(40)은 서로 구분되지 않을 수 있다. 또한 공정측면에서, 제1절연층(61,62) 및 상기 절연층(40)은 2회 이상에 걸쳐 배치될 수 있고, 상기 절연층(40)이 배치되는 공정 시 상기 절연층(40)과 함께 배치될 수 있다. The first insulating layers 61 and 62 may be disposed of the same material as the insulating layer 40 and may be disposed of different materials. The first insulating layers 61 and 62 and the insulating layer 40 may not be separated from each other. The first insulating layer 61 and the insulating layer 40 may be disposed more than two times in the process step and the insulating layer 40 and the second insulating layer 40 may be disposed in the process of disposing the insulating layer 40. [ Can be placed together.

페시베이션층(90)은 상기 발광구조물(10)의 표면을 보호하고, 상기 패드(95)와 상기 발광구조물(10)의 사이를 절연시킬 수 있다. 상기 페시베이션층(90)은 상기 발광구조물(10)을 구성하는 반도체층 물질보다 낮은 굴절률을 가지며, 광 추출효율을 개선시켜 줄 수 있다. 상기 페이베이션층(90)은 산화물 또는 질화물로 구성될 수 있다. 상기 페시베이션층(90)은

Figure pat00008
,
Figure pat00009
. Si3V4, Al2O3, TiO2, AlN) 등에서 적어도 하나를 포함할 수 있으나 이에 한정되지는 않는다. 상기 페시베이션층(90)은 설계에 따라 생략될 수 있다.The passivation layer 90 protects the surface of the light emitting structure 10 and isolates the pad 95 from the light emitting structure 10. [ The passivation layer 90 has a refractive index lower than that of the semiconductor layer material of the light emitting structure 10 and can improve light extraction efficiency. The passivation layer 90 may be composed of an oxide or a nitride. The passivation layer (90)
Figure pat00008
,
Figure pat00009
. Si3V4, Al2O3, TiO2, AlN). However, the present invention is not limited thereto. The passivation layer 90 may be omitted depending on the design.

본딩층(90)은 베리어 금속 또는 본딩 금속 등을 포함할 수 있다. 상기 본딩층(70)은 Ti, Au, Sn, Ni, Cr, Ga, In, Bi, Cu, Ag, Nb, Pd 및 Ta 중 적어도 하나를 포함할 수 있으나 이에 한정되지는 않는다. 상기 본딩층(70)은 단층 또는 다층으로 형성될 수 있으며, 시드(seed)층을 포함할 수 있다. 상기 본딩층(70)은 지지부재(80)와 상기 발광구조물(10) 사이에 배치되어, 상기 발광구조물(10)과 상기 지지부재(80)를 물리적, 전기적으로 연결될 수 있다.The bonding layer 90 may include a barrier metal or a bonding metal. The bonding layer 70 may include at least one of Ti, Au, Sn, Ni, Cr, Ga, In, Bi, Cu, Ag, Nb, Pd and Ta. The bonding layer 70 may be a single layer or a multilayer, and may include a seed layer. The bonding layer 70 may be disposed between the support member 80 and the light emitting structure 10 so that the light emitting structure 10 and the support member 80 are physically and electrically connected to each other.

지지부재(80)는 금속 또는 캐리어 기판일 수 있다. 상기 지지부재(80)는 Ti, Cr, Ni, Au, W, Cu, Mo, Cu-W 또는 불순물이 주입된 반도체 기판(Si, Ge, GaN, GaAs, ZnO, SiC, SiGe 등) 중에서 적어도 어느 하나로 형성될 수 있으나 이에 한정되지는 않는다. 상기 지지부재(80)는 단층 또는 다층으로 구성될 수 있다. 또한 상기 지지부재(80)가 금속 기판일 경우, 상기 지지부재(80)는 상기 발광구조물(10)과 전기적으로 연결될 수 있다.The support member 80 may be a metal or a carrier substrate. The support member 80 may be made of at least one of a semiconductor substrate (Si, Ge, GaN, GaAs, ZnO, SiC, SiGe, etc.) into which Ti, Cr, Ni, Au, W, Cu, Mo, Cu- But it is not limited thereto. The support member 80 may be a single layer or a multilayer structure. In addition, when the supporting member 80 is a metal substrate, the supporting member 80 may be electrically connected to the light emitting structure 10.

상기 패드(95)는 금속으로 구성될 수 있으며, Ti, Ag, Cu, Au 중 적어도 하나를 포함할 수 있으나, 이에 한정되지는 않는다. 또한, 상기 패드(95)는 상기 금속물질을 포함하여 단층 또는 다층으로 구성될 수 있다.       The pad 95 may be made of a metal, and may include at least one of Ti, Ag, Cu, and Au, but is not limited thereto. In addition, the pad 95 may include a single layer or multiple layers including the metal material.

예시로, 단층은 Au 일 수 있고, 다층인 경우 Ti/Ag/Cu/Au 의 적층구조이거나, Ti/Cu/Au 적층구조일 수 있으나 이에 한정되지는 않는다. For example, the monolayer may be Au, the multilayer structure of Ti / Ag / Cu / Au in a multi-layer structure, or the structure of Ti / Cu / Au laminate structure.

상기 패드(95)는 상기 발광구조물(10) 외측에 적어도 하나 또는 복수개 배치될 수 있다. 상기 패드(95)의 하부둘레와 페시베이션층(90)과 접촉될 수 있으나 이에 한정되지는 않는다.At least one or more pads 95 may be disposed outside the light emitting structure 10. But may be in contact with the passivation layer 90 and the lower perimeter of the pad 95, but is not limited thereto.

상기 제1전극(60)은 제1도전형반도체층(12)과 전기적으로 연결될 수 있고, 제1도전형반도체층(12)이 n형 반도체 또는 p형 반도체인지에 따라 n극 또는 p극 일 수 있다. The first electrode 60 may be electrically connected to the first conductivity type semiconductor layer 12 and may be an n-type electrode or a p-type electrode depending on whether the first conductivity type semiconductor layer 12 is an n-type semiconductor or a p- .

상기 제1전극(60)은 반도체 소자가 수평형 또는 플립형 등 그 형태에 따라 제1도전형반도체층(12) 상면에 형성된 요철 상에 형성되거나, 상기 상부가 일부 노출된 제1도전형반도체층(12) 상부에 형성될 수 있으나 이에 한정되지는 않는다.The first electrode 60 may be formed on the irregularities formed on the upper surface of the first conductivity type semiconductor layer 12 according to the shape of the semiconductor device such as a horizontal type or a flip type, But it is not limited thereto.

도 5는 도 1에서 I-I' 방향으로 절단한 제2실시예에 따른 반도체소자 단면도이다.5 is a cross-sectional view of the semiconductor device according to the second embodiment taken along the line I-I 'in FIG.

도 6은 도 1에서 A-A' 방향으로 절단한 제2실시예에 따른 반도체소자 단면도이고, 도 7은 도 6의 일부분을 확대한 단면도이다. 도 7을 통해 제2실시예에 따른 반도체소자의 구성을 상세하게 확인할 수 있다.FIG. 6 is a cross-sectional view of the semiconductor device according to the second embodiment taken along the line A-A 'in FIG. 1, and FIG. 7 is an enlarged cross-sectional view of a portion of FIG. The structure of the semiconductor device according to the second embodiment can be confirmed in detail through FIG.

제2실시예에 따른 반도체소자는 제1도전형반도체층(12), 활성층(14) 및 제2도전형반도체층(16)을 포함하는 발광구조물(10), 지지부재(80), 절연층940), 제1보호층(미도시), 캡핑층(30), 제1리세스(205), 제2리세스(210), 패드(95), 제1반사층(20), 제2반사층(50) 및 제3반사층(55)을 포함하고, 상기 제1리세스(205)를 배치함에 따라 반도체소자의 신뢰성을 개선할 수 있다.The semiconductor device according to the second embodiment includes a light emitting structure 10 including a first conductivity type semiconductor layer 12, an active layer 14 and a second conductivity type semiconductor layer 16, a support member 80, A second recess 210, a pad 95, a first reflective layer 20, and a second reflective layer (not shown) are formed on the first passivation layer 940, the second passivation layer 940, the first passivation layer (not shown), the capping layer 30, 50, and a third reflective layer 55, and the reliability of the semiconductor device can be improved by disposing the first recesses 205.

제2실시예에 따른 제1도전형반도체층(12), 활성층(14) 및 제2도전형반도체층(16)을 포함하는 발광구조물(10), 지지부재(80), 절연층(40), 제1보호층(미도시), 캡핑층(30), 패드(95), 제1반사층(20), 제2반사층(50) 및 제3반사층(55)은 제1실시예에 따른 반도체소자와 동일한 것으로 상세한 설명은 생략한다.The light emitting structure 10 including the first conductivity type semiconductor layer 12, the active layer 14 and the second conductivity type semiconductor layer 16 according to the second embodiment, the supporting member 80, the insulating layer 40, The capping layer 30, the pad 95, the first reflective layer 20, the second reflective layer 50, and the third reflective layer 55 may be formed on the semiconductor substrate 10 according to the first embodiment, And a detailed description thereof will be omitted.

상기 제2실시예에 따른 반도체소자의 가장자리에는 리세스가 배치될 수 있다.A recess may be disposed at the edge of the semiconductor device according to the second embodiment.

상기 리세스는 그 위치에 따라 제1리세스(205) 및 제2리세스(210)로 구분될 수 있다.The recess may be divided into a first recess 205 and a second recess 210 depending on its position.

상기 제1리세스(205)는 상기 발광구조물(10) 가장 자리 영역에서 상기 제1도전형반도체층(12) 측면, 상기 활성층(14)의 측면 및 상기 제1도전형반도체층(12)의 일부 영역을 노출할 수 있다.The first recess 205 is formed on the side of the first conductivity type semiconductor layer 12, the side of the active layer 14, and the side of the first conductivity type semiconductor layer 12 in the edge region of the light- Some areas can be exposed.

상기 제2리세스(210)는 상기 제2도전형반도체층(16), 상기 활성층(14)을 관통하여 상기 제1도전형반도체층(12)의 일부 영역을 노출할 수 있다. 상기 반도체소자가 상기 제1리세스(210)를 포함하는 경우, 상기 제1전극(60)은 상기 제1리세스(210) 내에 배치되어 상기 제1도전형반도체층(12)과 전기적으로 연결될 수 있다.The second recess 210 may expose a portion of the first conductivity type semiconductor layer 12 through the second conductivity type semiconductor layer 16 and the active layer 14. When the semiconductor device includes the first recess 210, the first electrode 60 is disposed in the first recess 210 and electrically connected to the first conductive semiconductor layer 12 .

상기 제1리세스(205)는 상기 발광구조물(10)의 가장 자리에 배치될 수 있고, 상기 발광구조물(10)의 상면에서 상기 제2리세스(210)를 감싸며 배치될 수 있다. 상기 발광구조물(10)의 상면에서 상기 제1리세스(205)가 상기 제2리세스(210)를 감싸며 배치되는 경우 상기 제2리세스(210)를 포함하는 제1도전형반도체층(12) 저면의 수평 방향 폭과 상기 제2리세스(210)를 포함하는 활성층(14) 저면의 수평방향 폭이 서로 상이할 수 있다. 따라서, 상기 활성층으로 주입되는 전자와 정공의 균형이 개선될 수 있고, 상기 반도체소자의 광학적 특성 및 전기적 특성이 개선될 수 있다.The first recess 205 may be disposed on the edge of the light emitting structure 10 and may surround the second recess 210 on the upper surface of the light emitting structure 10. When the first recess 205 is disposed on the upper surface of the light emitting structure 10 so as to surround the second recess 210, the first conductive semiconductor layer 12 including the second recess 210 The horizontal width of the bottom surface of the active layer 14 and the horizontal width of the bottom surface of the active layer 14 including the second recess 210 may be different from each other. Therefore, the balance of electrons and holes injected into the active layer can be improved, and the optical and electrical characteristics of the semiconductor device can be improved.

상기 제1리세스(205) 및 상기 제2리세스(210)의 측면은 상기 발광구조물(10) 하면에 대하여 기울기를 가질 수 있다. 또한, 상기 제1리세스(205)와 상기 제2리세스(210)는 상기 발광구조물(10)의 수직방향을 동일한 두께를 갖도록 배치될 수 있고, 서로 다른 두께를 갖도록 배치될 수 있으며 이에 한정되지는 않는다. The side surfaces of the first recess 205 and the second recess 210 may have a slope with respect to a bottom surface of the light emitting structure 10. The first recess 205 and the second recess 210 may be arranged to have the same thickness in the vertical direction of the light emitting structure 10 and may be arranged to have different thicknesses. It does not.

상기 제1리세스(205) 및 상기 제2리세스(210) 내에 상기 절연층(40)이 배치될 수 있다.The insulating layer 40 may be disposed in the first recess 205 and the second recess 210.

상기 절연층(40)의 측면 증착율과 평탄면의 증착비율은 서로 다를 수 있기 때문에, 상기 제1리세스(205) 및 상기 제2리세스(210) 내에 배치되는 상기 절연층(40)의 측면은 상기 제1리세스(205) 및 상기 제2리세스(210)의 측면과 서로 다른 기울기를 가지고 배치될 수 있다. 여기서 상기 절연층(40)의 측면, 제1리세스(205) 및 제2리세스(210)의 측면은 상기 발광구조물(10)의 하면에 대하여 경사각을 갖는 측면일 수 있다.Since the lateral deposition rate of the insulating layer 40 and the deposition ratio of the flat surface may be different from each other, the side surfaces of the insulating layer 40 disposed in the first recesses 205 and the second recesses 210 May be disposed with different slopes from the sides of the first recesses 205 and the second recesses 210. The sides of the insulating layer 40 and the side surfaces of the first and second recesses 205 and 210 may be inclined with respect to the lower surface of the light emitting structure 10.

상기 제1리세스(205)는 상기 발광구조물(10)의 가장자리에서 상기 활성층(14)의 측면, 상기 제2도전형반도체층(16)의 측면 및 상기 제1도전형반도체층(12)의 측면을 노출할 수 있다. 또한, 상기 제1도전형반도체층(12)은 상기 제1리세스(205)가 배치되는 영역에서 단차부를 가질 수 있다. 상기 제1도전형반도체층(12)이 단차부를 가지는 경우, 상기 제2도전형반도체층(16)의 수평방향의 폭이 상기 단차부를 포함하는 제1도전형반도체층(12)의 저면의 수평방향의 폭보다 좁을 수 있다. 따라서, 제2도전형반도체층(16)의 일부 영역이 노출되지 않을 수 있고, 이로 인해 상기 반도체소자의 전기적, 광학적 신뢰성이 개선될 수 있다.The first recess 205 is formed on the side of the active layer 14 at the edge of the light emitting structure 10 and the side of the second conductivity type semiconductor layer 16 and the side of the first conductivity type semiconductor layer 12 The side can be exposed. In addition, the first conductive semiconductor layer 12 may have a stepped portion in a region where the first recess 205 is disposed. When the first conductivity type semiconductor layer 12 has a stepped portion, the width of the second conductivity type semiconductor layer 16 in the horizontal direction is larger than the horizontal width of the bottom surface of the first conductivity type semiconductor layer 12 including the step portion. May be narrower than the width of the direction. Therefore, a part of the region of the second conductivity type semiconductor layer 16 may not be exposed, whereby the electrical and optical reliability of the semiconductor device can be improved.

다시 말해, 상기 발광구조물(10) 가장자리 측면에 제1리세스(205)를 배치하여 상기 제2도전형 반도체층(16)의 일부영역이 상기 반도체소자의 외부로 노출되지 않도록 함으로써 상기 반도체소자의 신뢰성을 개선할 수 있다.In other words, by disposing the first recess 205 on the edge side of the light emitting structure 10 so that a part of the region of the second conductivity type semiconductor layer 16 is not exposed to the outside of the semiconductor element, The reliability can be improved.

상기 제1리세스(205)는 발광구조물(10) 측면에 배치될 수 있고, 상기 제1리세스(205)의 수평방향의 폭을 제1거리(d)라고 정의할 수 있다. 상기 제1거리(d)의 폭은 3um 내지 30um 일 수 있다. 상기 제1거리(d)가 3um 이상인 경우, 상기 제2도전형반도체층(16)이 외부로 드러나지 않도록 공정하기 위한 공정 마진을 확보할 수 있고, 상기 반도체 소자의 신뢰성 저하 문제를 개선할 수 있다. 다만 이에 한정되지 않고, 공정 마진이 확보되는 경우 상기 제1거리(d)는 0um 초과 내지 3um 미만으로 배치될 수 있다. 또한, 상기 제1거리(d)는 30um이하로 배치될 수 있다. 상기 제1거리(d)가 증가함에 따라서 상기 활성층(14)의 부피가 감소하고, 상기 활성층(14)의 부피가 감소함에 따라 상기 반도체 소자의 광출력이 저하될 수 있다. 따라서, 상기 반도체 소자의 광출력특성을 확보하기 위해 상기 제1거리(d)는 30um 이하로 배치되는 것이 바람직할 수 있다. 제2실시예에서는 반도체소자의 광학적 특성과 신뢰성을 확보하기 위해 제1거리(d)가 3um 이상 30um 이하로 배치하였으나, 상기 반도체 소자의 광학적 특성보다는 상기 신뢰성을 확보하는 것이 더 중요한 경우 이에 한정하지 않고 제1거리(d)는 30um 이상으로 배치될 수 있고, 공정 마진이 확보되고, 상기 반도체소자의 광학적 특성을 확보하기 위해서는 3um이하로 배치될 수 있다. The first recess 205 may be disposed on the side of the light emitting structure 10 and the width of the first recess 205 in the horizontal direction may be defined as a first distance d. The width of the first distance d may be between 3 um and 30 um. When the first distance d is 3um or more, it is possible to secure a process margin for processing the second conductivity type semiconductor layer 16 so that the second conductivity type semiconductor layer 16 is not exposed to the outside, thereby improving the reliability of the semiconductor device . However, the present invention is not limited thereto, and if the process margin is secured, the first distance d may be arranged to be more than 0 um and less than 3 um. In addition, the first distance d may be arranged to be 30um or less. The volume of the active layer 14 decreases as the first distance d increases and the light output of the semiconductor device decreases as the volume of the active layer 14 decreases. Therefore, in order to secure the optical output characteristics of the semiconductor device, it is preferable that the first distance d is set to be 30um or less. In the second embodiment, in order to secure the optical characteristics and reliability of the semiconductor device, the first distance d is set to 3um or more and 30um or less. However, if it is more important to secure the reliability than the optical characteristic of the semiconductor device And the first distance d can be arranged to be not less than 30 .mu.m, the process margin can be ensured, and it can be arranged not more than 3 .mu.m in order to secure the optical characteristics of the semiconductor device.

제2실시예에 따른 반도체소자는 제1리세스(205) 및 제2반사층(50)을 배치함으로써, 반도체소자의 신뢰성과 광학적 특성을 모두 확보할 수 있다.The semiconductor device according to the second embodiment can secure both reliability and optical characteristics of the semiconductor device by disposing the first recess 205 and the second reflective layer 50. [

도 8은 제2반사층(50)이 형성되는 영역을 도시한 도면이다. 도 8에 도시된 바와 같이, 상기 제2반사층(50)은 상기 발광구조물(10)의 가장 자리 영역에서 상기 절연층(40)과 지지부재(80)사이에 배치될 수 있고, 제1영역, 제2영역 및 제3영역을 포함할 수 있다. 또한, 상기 제2반사층(50)은 상기 제2리세스(205)와 수직으로 중첩되도록 배치될 수 있다.8 is a view showing a region where the second reflective layer 50 is formed. 8, the second reflective layer 50 may be disposed between the insulating layer 40 and the supporting member 80 in the edge region of the light emitting structure 10, and may include a first region, A second region, and a third region. The second reflective layer 50 may be vertically overlapped with the second recess 205.

상기 제2반사층(50)은 상기 제1반사층(20)과 수직으로 중첩되는 제1영역이라고 한다면, 상기 제1반사층(20) 및 제3반사층(55)이 배치되지 않은 영역에서 상기 발광구조물(10)과 수직으로 중첩하는 제2영역을 포함할 수 있다. 또한, 상기 발광구조물(10)의 외측으로 연장되는 제3영역을 더 포함할 수 있다.If the second reflective layer 50 is a first region vertically overlapped with the first reflective layer 20, the first reflective layer 20 and the third reflective layer 55 are not disposed, 10 and a second region that overlaps the second region vertically. The light emitting structure 10 may further include a third region extending outside the light emitting structure 10.

상기 제3영역은 반도체소자의 가장자리 끝까지 상기 절연층(40) 연장부와 수직 중첩되는 부분을 포함할 수 있으나. 상기 제2반사층(50)이 반도체소자의 가장자리 끝까지 형성되면 외부로 노출될 가능성이 크고, 노출되는 제2반사층(50)은 수분이나 기타 오염 물질에 취약하여 손상될 수 있다. 따라서, 상기 제3영역은 상기 제2반사층(50)은 외부로 노출되어 손상되지 않은 범위 내에서 절연층(40) 연장부와 수직 중첩되는 부분을 포함할 수 있다.The third region may include a portion vertically overlapping with the extension of the insulating layer 40 to an edge of the semiconductor element. When the second reflective layer 50 is formed up to the edge of the semiconductor device, there is a high possibility that the second reflective layer 50 is exposed to the outside, and the exposed second reflective layer 50 is vulnerable to moisture and other contaminants and may be damaged. Therefore, the third region may include a portion vertically overlapping the extension of the insulating layer 40 within a range where the second reflective layer 50 is exposed to the outside and is not damaged.

다만 이에 한정되지 않고 상기 반도체소자의 제2반사층(50)이 손상되지 않는다면 상기 제3영역은 상기 제2반사층(50)이 발광구조물(10) 외측영역으로 연장된 절연층(40) 연장부와 반도체소자 가장자리 끝까지 수직 중첩되는 부분을 포함할 수 있다.If the second reflective layer 50 of the semiconductor device is not damaged, the third reflective area 50 may be formed by an extension of the insulation layer 40 extending to the outer region of the light emitting structure 10, And may include a portion vertically overlapping the edge of the semiconductor element.

상기 제1영역은 상기 활성층(14)에서 출력되는 광이 상기 발광구조물(10)과 상기 제1반사층(20)의 단부 사이에서 상기 지지부재(80) 방향으로 향하여 흡수되는 것을 방지하고 상부로 반사하여 상기 반도체소자의 광추출효율을 개선할 수 있다.The first region prevents light output from the active layer 14 from being absorbed toward the support member 80 between the light emitting structure 10 and the end portion of the first reflective layer 20, So that the light extraction efficiency of the semiconductor device can be improved.

상기 제1반사층(20)은 어글로머레이션 또는 마이그레이션 등의 특성 또는 외부의 수분이나 열 또는 오염 물질에 취약할 수 있고, 이로 인해 상기 반도체소자의 신뢰성이 저하될 수 있기 때문에 상기 발광구조물(10)의 측면에서 소정 거리를 이격시켜 배치한다. 따라서 이 영역에는 상기 활성층(14)에서 출력되는 광이 상기 지지부재(80)방향으로 향하며 상기 본딩층(70), 상기 지지부재(80), 상기 절연층(40) 등의 다른 구성요소들에 의해 흡수될 수 있기 때문에 이 영역에 상기 제2반사층의 제2영역을 배치함으로써 상기 반도체소자의 광추출효율을 개선할 수 있다. 또한, 상기 소정거리에 상기 제2리세스(205)가 배치되는 경우, 상기 제2반사층(50)의 제2영역은 상기 제2리세스(205)와 수직으로 중첩될 수 있고, 상기 제2리세스(205)와 상기 제1반사층(20) 사이에도 배치될 수 있다.The first reflective layer 20 may be vulnerable to agglomeration or migration, or to external moisture, heat, or contaminants, thereby decreasing the reliability of the semiconductor device. Therefore, So as to be spaced apart from each other by a predetermined distance. Therefore, in this region, light output from the active layer 14 is directed toward the support member 80 and is reflected by other components such as the bonding layer 70, the support member 80, and the insulation layer 40 The light extraction efficiency of the semiconductor device can be improved by disposing the second region of the second reflection layer in this region. In addition, when the second recess 205 is disposed at the predetermined distance, the second region of the second reflective layer 50 may be vertically overlapped with the second recess 205, But also between the recess 205 and the first reflective layer 20.

상기 제3영역은 상기 발광구조물(10) 외측으로 연장되는 영역일 수 있다. 상기 반도체소자가 자발성 발광(Spontaneous emission)을 하는 경우, 출력되는 광의 방향이 일정하지 않기 때문에 상기 활성층(14)의 측면 너머로 광이 출력될 수 있다. 따라서, 이 영역에 상기 제3영역을 배치함으로써 상기 반도체소자 측면과 상기 발광구조물(10)의 측면 사이로 방출되는 광이 상기 지지부재(80)방향으로 향하며 상기 본딩층(70), 상기 지지부재(80), 상기 절연층(40) 등의 다른 구성요소들에 의해 흡수되는 것을 방지할 수 있다.The third region may be a region extending outside the light emitting structure 10. When the semiconductor device performs spontaneous emission, light can be output to the side of the active layer 14 because the direction of the output light is not constant. Therefore, by disposing the third region in this region, the light emitted between the side of the semiconductor element and the side surface of the light emitting structure 10 is directed toward the support member 80 and the bonding layer 70, 80, the insulating layer 40, and the like.

상기 제3영역은 도1에서 도시된 바와 같이 상기 발광구조물(10)을 감싸며 배치될 수 있다. 상기 패드(95)와 상기 발광구조물(10) 사이에는 상기 캡핑층(30)이 배치될 수 있고, 상기 패드(95)로 주입되는 전류는 상기 캡핑층(30)을 통하여 상기 발광구조물(10)로 주입될 수 있다. 상기 패드(95)와 상기 발광구조물(10) 사이에서 상기 캡핑층(30)이 배치되는 경우, 도1과 같이 상기 반도체소자의 상면에서 상기 제2반사층(50)이 보이지 않을 수 있다.The third region may be disposed to surround the light emitting structure 10 as shown in FIG. The capping layer 30 may be disposed between the pad 95 and the light emitting structure 10 and a current injected into the pad 95 may be injected into the light emitting structure 10 through the capping layer 30. [ Lt; / RTI > When the capping layer 30 is disposed between the pad 95 and the light emitting structure 10, the second reflective layer 50 may not be visible on the upper surface of the semiconductor device as shown in FIG.

상기 제3영역은 이에 한정하지 않고, 상기 발광구조물(10)의 측면과 상기 반도체소자 측면 사이의 거리가 매우 좁을 경우 또는 제3영역을 배치하기 위한 공정 마진을 확보하기 어려운 경우 상기 제2반사층(50)은 상기 제3영역을 포함하지 않을 수 있다.The third region is not limited thereto. When the distance between the side surface of the light emitting structure 10 and the side surface of the semiconductor device is very narrow, or when it is difficult to secure a process margin for disposing the third region, 50 may not include the third region.

도 9는 제2반사층(50)이 형성됨으로써 광이 어떤 경로로 반사되는 지 도시한 것이다. 도 9는 제2실시예에 따른 반도체소자가 도시되어 있지만, 이에 한정되지 않고, 제1실시예에 따른 반도체소자일 수 있다.FIG. 9 illustrates how the light is reflected by the second reflective layer 50 formed. FIG. 9 shows a semiconductor device according to the second embodiment, but it is not limited thereto, and may be a semiconductor device according to the first embodiment.

도 9에 도시된 바와 같이, 반도체소자에서 발광된 광이 지지부재(80)에서 흡수되지 않고, 제2반사층(50)에서 반사되어 상기 반도체소자의 상부면으로 방출됨으로써 광추출효율이 개선되는 것을 확인할 수 있다.9, the light emitted from the semiconductor element is not absorbed by the supporting member 80 but is reflected by the second reflective layer 50 and emitted to the upper surface of the semiconductor element, thereby improving light extraction efficiency Can be confirmed.

도 10은 제1실시예 및 제2실시예에 따른 반도체소자의 Vf-time 그래프로서 동작전압의 급격한 변화를 통해 신뢰성을 판단할 수 있다. 도 10(a)는 제1실시예에 따른 반도체소자의 Vf-time 그래프이고, 도10(b)는 제2실시예에 따른 반도체소자의 Vf-time 그래프이다. 도 10(a)는 동작전압이 시간의 흐름에 따라 급격한 변화를 보이는 것을 확인할 수 있고, 도 10(b)는 도 10(a)에 비해 상기 반도체 소자의 급격한 동작전압의 변화가 없다. FIG. 10 is a Vf-time graph of a semiconductor device according to the first and second embodiments, and reliability can be determined by a sudden change in the operating voltage. 10 (a) is a Vf-time graph of the semiconductor device according to the first embodiment, and FIG. 10 (b) is a Vf-time graph of the semiconductor device according to the second embodiment. 10 (a) shows that the operating voltage shows a rapid change with the passage of time, and FIG. 10 (b) shows no abrupt change in the operating voltage of the semiconductor device as compared with FIG. 10 (a).

따라서, 제2실시예에 따른 반도체 소자는 상기 발광구조물(10) 가장자리 측면에 제2리세스(205)를 배치하여 상기 제2도전형반도체층(16)의 일부 영역이 상기 반도체소자의 외부로 노출되지 않게 함으로써 개선할 수 있다.Therefore, in the semiconductor device according to the second embodiment, the second recess 205 is disposed on the edge side of the light emitting structure 10 so that a part of the region of the second conductivity type semiconductor layer 16 is exposed to the outside of the semiconductor device It can be improved by not being exposed.

실시예에 따른 반도체소자 또는 반도체소자 패키지는 복수 개가 기판 위에 어레이될 수 있으며, A plurality of semiconductor elements or semiconductor element packages according to embodiments may be arrayed on a substrate,

반도체소자 패키지의 광 경로 상에 광학 부재인 도광판, 프리즘 시트, 확산 시트 등이 배치되어 백라이트 유닛(Backlight Unit)으로 기능할 수 있다.A light guide plate, a prism sheet, a diffusion sheet, and the like, which are optical members, are disposed on the optical path of the semiconductor device package, and can function as a backlight unit.

또한, 본 발명의 발광소자 패키지는 표시 장치, 조명 장치, 지시 장치에 적용될 수 있다.Further, the light emitting device package of the present invention can be applied to a display device, a lighting device, and a pointing device.

이 때, 표시 장치는 바텀 커버, 반사판, 발광 모듈, 도광판, 광학 시트, 디스플레이 패널, 화상 신호 출력 회로 및 컬러 필터를 포함할 수 있다. 바텀 커버, 반사판, 발광모듈, 도광판 및 광학 시트는 백라이트 유닛을 이룰 수 있다. At this time, the display device may include a bottom cover, a reflector, a light emitting module, a light guide plate, an optical sheet, a display panel, an image signal output circuit, and a color filter. The bottom cover, the reflector, the light emitting module, the light guide plate, and the optical sheet may form a backlight unit.

반사판은 바텀 커버 상에 배치되고, 발광 모듈은 광을 방출한다. 도광판은 반사판의 전방에 배치되어 발광 모듈에서 발산되는 빛을 전방으로 안내하고, 광학 시트는 프리즘 시트 등을 포함하여 도광판의 전방에 배치된다. 디스플레이 패널은 광학 시트 전방에 배치되고, 화상 신호 출력 회로는 디스플레이 패널에 화상 신호를 공급하며, 컬러 필터는 디스플레이 패널의 전방에 배치된다.The reflector is disposed on the bottom cover, and the light emitting module emits light. The light guide plate is disposed in front of the reflection plate to guide light emitted from the light emitting module forward, and the optical sheet is disposed in front of the light guide plate including a prism sheet or the like. The display panel is disposed in front of the optical sheet, and the image signal output circuit supplies an image signal to the display panel, and the color filter is disposed in front of the display panel.

그리고, 조명 장치는 기판과 본 발명의 발광소자 패키지를 포함하는 광원 모듈, 광원 모듈의 열을 발산시키는 방열부 및 외부로부터 제공받은 전기적 신호를 처리 또는 변환하여 광원 모듈로 제공하는 전원 제공부를 포함할 수 있다. 더불어 조명 장치는 램프, 헤드 램프 또는 가로등 등을 포함할 수 있다. 또한, 이동 단말의 카메라 플래시는 본 발명의 발광 소자 패키지를 포함하는 광원 모듈을 포함할 수 있다.The lighting apparatus includes a light source module including a substrate and a light emitting device package of the present invention, a heat dissipation unit for dissipating heat of the light source module, and a power supply unit for processing or converting an electric signal provided from the outside to provide the light source module . In addition, the lighting device may include lamps, headlamps or street lamps. In addition, the camera flash of the mobile terminal may include a light source module including the light emitting device package of the present invention.

이상과 같이 본 발명을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면, 본 발명의 기술적 사상과 필수적 특징을 유지한 채로 다른 형태로도 실시될 수 있음을 인지할 수 있을 것이다.While the present invention has been described in connection with what is presently considered to be the most practical and preferred embodiment, it is evident that many alternatives, modifications and variations will be apparent to those skilled in the art. .

본 발명의 범위는 특허청구범위에 의하여 규정되어질 것이지만. 특허청구범위 기재사항으로부터 직접적으로 도출되는 구성은 물론 그와 등가인 구성으로부터 도출되는 모든 변경 또는 변형된 형태 또한 본 발명의 권리범위에 포함되는 것으로 해석되어야 한다.The scope of the present invention will be defined by the claims. It is intended that all changes and modifications coming within the scope of the appended claims be interpreted as being included within the scope of the present invention.

10 : 발광구조물
12 : 제1도전형반도체층
14: 활성층
16: 제2도전형반도체층
20 : 제1반사층
30 : 캡핑층
40 : 절연층
50 : 제2반사층
55 : 제3반사층
60 : 제1전극
61,62 : 제1절연층
65 : 제2전극
70 : 본딩층
80 : 지지부재
90 : 페시베이션층
95 : 패드
205 : 제1리세스
210 : 제2리세스
10: Light emitting structure
12: First conductive type semiconductor layer
14:
16: second conductive type semiconductor layer
20: First reflective layer
30: capping layer
40: Insulating layer
50: second reflective layer
55: Third reflective layer
60: first electrode
61, 62: first insulating layer
65: second electrode
70: bonding layer
80: Support member
90: passivation layer
95: Pad
205: 1st recess
210: second recess

Claims (9)

기판;
상기 기판 상에 배치되며, 제1도전형반도체층, 제2도전형반도체층 및 상기 제1도전형반도체층과 상기 제2도전형반도체층 사이에 배치되는 활성층을 포함하는 발광구조물;
상기 지지부재와 상기 발광구조물 사이에 배치된 절연층;
상기 절연층과 상기 제2도전형반도체층 사이에 배치되는 제1반사층; 및
상기 절연층과 상기 기판 사이에 배치되는 제2반사층; 을 포함하고,
상기 제2반사층은 상기 제1반사층과 상기 발광구조물의 측면 사이에서 상기 발광구조물과 수직으로 중첩되는 반도체 소자
Board;
A light emitting structure disposed on the substrate, the light emitting structure including a first conductivity type semiconductor layer, a second conductivity type semiconductor layer, and an active layer disposed between the first conductivity type semiconductor layer and the second conductivity type semiconductor layer;
An insulating layer disposed between the support member and the light emitting structure;
A first reflective layer disposed between the insulating layer and the second conductive semiconductor layer; And
A second reflective layer disposed between the insulating layer and the substrate; / RTI >
Wherein the second reflective layer is disposed between the first reflective layer and the side surface of the light emitting structure,
제1항에 있어서,
상기 발광구조물의 가장자리에 배치되며, 상기 제2도전형반도체층 및 상기 활성층을 관통하여 상기 제1도전형반도체층의 일부영역을 노출하는 제1리세스를 포함하는 반도체소자
The method according to claim 1,
And a first recess disposed at an edge of the light emitting structure and extending through the second conductivity type semiconductor layer and the active layer to expose a portion of the first conductivity type semiconductor layer,
제1항에 있어서,
상기 캡핑층 면적은 상기 제1반사층의 면적의 40% 내지 50% 이하로 형성되는 반도체 소자
The method according to claim 1,
Wherein the capping layer area is 40% to 50% of the area of the first reflective layer.
제1항에 있어서
상기 제2반사층은 상면, 하면 및 상기 제2반사층의 상면과 하면 사이에 배치되는 측면을 포함하고, 상기 측면은 곡면을 갖는 영역을 포함하는 반도체소자
The method of claim 1, wherein
Wherein the second reflective layer includes a top surface, a bottom surface, and a side surface disposed between an upper surface and a lower surface of the second reflective layer, wherein the side surface includes a region having a curved surface
제1항에 있어서,
상기 제2반사층은 상기 제1반사층과 수직으로 중첩되는 제1영역, 상기 제1반사층과 상기 발광구조물 측면 사이에 배치되는 제2영역을 포함하는 반도체소자
The method according to claim 1,
Wherein the second reflective layer includes a first region that vertically overlaps the first reflective layer, and a second region that is disposed between the first reflective layer and the side surface of the light emitting structure,
제5항에 있어서,
상기 제2반사층은 상기 발광구조물 외측으로 연장되는 제3영역을 포함하는 반도체소자
6. The method of claim 5,
Wherein the second reflective layer includes a third region extending outside the light emitting structure,
제6항에 있어서,
상기 제2반사층의 제3영역의 상면은 상기 발광구조물의 상면을 감싸며 배치되는 반도체소자
The method according to claim 6,
And the upper surface of the third region of the second reflective layer surrounds the upper surface of the light emitting structure,
제1항에 있어서,
상기 제1반사층은 상기 제2반사층과 상기 제3반사층 사이에 배치되는 반도체소자
The method according to claim 1,
Wherein the first reflective layer is disposed between the second reflective layer and the third reflective layer,
제2항에 있어서,
상기 제1리세스는 3um 내지 30um 수평 방향의 폭을 갖는 반도체소자

3. The method of claim 2,
Wherein the first recess has a width in a horizontal direction of 3 [micro] m to 30 [

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