KR20170132358A - Semiconductor device - Google Patents

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KR20170132358A
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순페이 야마자키
준 고야마
기요시 가토
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

반도체 장치는 제 1 배선; The semiconductor device includes a first wiring; 제 2 배선; The second wiring; 제 3 배선; A third wiring; 제 4 배선; A fourth wiring; 제 1 게이트 전극, 제 1 소스 전극 및 제 1 드레인 전극을 갖는 제 1 트랜지스터; A first gate electrode, first source electrode and a first transistor having a drain electrode; 및 제 2 게이트 전극, 제 2 소스 전극 및 제 2 드레인 전극을 갖는 제 2 트랜지스터를 포함한다. And a second transistor having a second gate electrode, the second source electrode and second drain electrode. 제 1 트랜지스터는 반도체 재료를 포함하는 기판 상에 또는 기판에 형성된다. The first transistor is formed on a substrate or on a substrate including a semiconductor material. 제 2 트랜지스터는 산화물 반도체층을 포함한다. The second transistor comprises the oxide semiconductor layer.

Description

반도체 장치{SEMICONDUCTOR DEVICE} The semiconductor device SEMICONDUCTOR DEVICE {}

본원에 개시된 발명은 반도체 소자를 사용하는 반도체 장치 및 반도체 장치를 제작하기 위한 방법에 관한 것이다. The invention disclosed herein relates to a method for manufacturing a semiconductor device and a semiconductor device using the semiconductor element.

반도체 소자들을 사용하는 기억 장치들은 대체로, 전력 공급이 중단될 때 기억되어 있는 데이터를 손실하는 휘발성 기억 장치와, 전력이 공급되지 않을 때에도 기억되어 있는 데이터를 유지하는 비휘발성 기억 장치의 두 카테고리들로 분류된다. A storage device using semiconductor elements with the whole, the power supply is lost the data that is stored when the stopped-volatile storage device and, two categories of non-volatile memory for holding the data that is stored even when power is not supplied It is classified.

휘발성 기억 장치의 일반적인 예는 DRAM(dynamic random access memory)이다. Typical examples of the volatile memory device is a DRAM (dynamic random access memory). DRAM은, 기억 소자에 포함된 트랜지스터가 선택되고 전하가 용량 소자에 축전되는 방식으로 데이터를 기억한다. DRAM is to select a transistor included in the memory element and storing the data in a manner that electric charges are accumulated in the capacitor element.

데이터가 DRAM으로부터 판독될 때, 용량 소자의 전하는 상술된 원리에 따라 손실되고; When data is read out from DRAM, it is lost according to the aforementioned principle charge in the capacitor element; 따라서, 데이터가 판독될 때마다 또 다른 기록 동작이 필요하다. Thus, a further write operation is required each time data is read out. 또한, 기억 소자에 포함된 트랜지스터는 누설 전류를 갖고, 트랜지스터가 선택되지 않을 때에도 용량 소자에 또는 용량 소자 밖으로 전하가 흘러서, 데이터 보유 시간이 짧다. Further, the transistor included in the memory element has a leakage current flows through the charge in the capacitor element or out of the capacitor element even when the transistor is not selected, the short data retention times. 이러한 이유로 인해, 미리 결정된 간격들에서 또 다른 기록 동작(리프레시 동작)이 필요하고, 이것은 전력 소모를 충분히 감소시키는 것을 어렵게 한다. For this reason, because of the need, another write operation (refresh operation) at predetermined intervals, and this makes it difficult to sufficiently reduce power consumption. 또한, 기억되어 있는 데이터는 전력 공급이 중단될 때 손실되기 때문에, 장시간 동안 데이터를 유지하기 위해서 자기 재료 또는 광학 재료를 사용하는 또 다른 기억 장치가 더 필요하다. Further, the data stored is lost since the time the power supply is interrupted, another memory device using a magnetic material or an optical material, it is further necessary to keep the data for a long period of time.

휘발성 기억 장치의 또 다른 예는 SRAM(static random access memory)이다. Another example of a volatile storage device is a SRAM (static random access memory). SRAM은 플립-플롭과 같은 회로를 사용하여 기억되어 있는 데이터를 유지하고, 따라서, 리프레시 동작이 필요하지 않다. SRAM flip-holding data which is stored by using a circuit such as a flop, and therefore, does not need a refresh operation. 이것은 SRAM이 DRAM 보다 유리하다는 것을 의미한다. This means that the SRAM is more advantageous than DRAM. 그러나, 플립-플롭과 같은 회로가 사용되기 때문에 기억 용량당 비용이 증가된다. However, the flip-cost per storage capacity is increased because the circuit, such as a flop used. 또한, DRAM에서와 같이, SRAM에 기억되어 있는 데이터는 전원 공급이 중단될 때 손실된다. Further, the data as in the DRAM, is stored in the SRAM is lost when power is lost.

비휘발성 기억 장치의 대표적인 예는 플래시 메모리이다. Representative examples of non-volatile memory is a flash memory. 플래시 메모리는 트랜지스터의 게이트 전극과 채널 형성 영역 사이에 플로팅 게이트를 포함하고 플로팅 게이트에 전하를 보유함으로써 데이터를 기억한다. The flash memory includes a floating gate between the gate electrode of the transistor and the channel forming region, and stores data by holding an electric charge in the floating gate. 따라서, 플래시 메모리는 데이터 보유 시간이 아주 길고(거의 영구적) 휘발성 기억 장치에서 필요로 하는 리프레시 동작이 필요하지 않다는 이점들이 있다.(예를 들어, 특허 문헌 1 참조). Therefore, flash memory has advantages that it does not require the refresh operation required in the data holding time is very long (substantially permanently), volatile memory (for example, see Patent Document 1).

그러나, 데이터 기록시 발생되는 터널링 전류(tunneling current)로 인해 기억 소자에 포함된 게이트 절연층이 열화되고, 따라서, 기억 소자는 미리 결정된 수의 기록들 이후에는 그 기능을 중단한다. However, the data recording is a gate insulating layer included in the memory device due to the tunneling current (tunneling current) is generated during the degradation, and thus, the storage element is after the recording of a predetermined number, stop the function. 이 문제점의 역효과들을 감소시키기 위해서, 예를 들어, 기억 소자들에 대한 기록들의 회수들을 균등하게 하는 방법이 이용된다. To reduce the adverse effects of the problem, for example, a method that evenly the number of write for the memory devices is used. 그러나, 이 방법을 실현하기 위해서는 복잡한 주변 회로가 필요하다. However, a complicated peripheral circuit is needed to realize this method. 또한, 이러한 방법을 이용하는 것은 근본적인 수명 문제를 해결하지 않는다. In addition, using this method does not resolve the fundamental life issues. 다시 말해서, 플래시 메모리는 데이터가 빈번하게 재기록되는 응용들에 대해서는 적합하지 않다. In other words, the flash memory is not suitable for those applications in which data is frequently rewritten.

또한, 플로팅 게이트에 전하를 보유하거나 전하를 제거하기 위해서는 고전압이 필요하다. Further, a high voltage is required to hold or remove charge electric charges into the floating gate. 또한, 전하를 보유하거나 제거하는데 비교적 장시간이 걸리고, 고속으로 기록 및 소거를 수행하는 것이 쉽지 않다. In addition, it takes a relatively long period of time to hold or remove charge, it is not easy to perform the high speed recording and erasing.

일본 공개 특허 출원 제 S57-105889 호 Japanese Laid-Open Patent Application No. S57-105889

상기 문제점들을 고려하여, 본원에 개시된 발명의 일 실시형태의 목적은 전력이 공급되지 않을 때에도 기억되어 있는 데이터를 기억할 수 있고 기록들의 회수에 제한이 없는 새로운 구조를 갖는 반도체 장치를 제공하는 것이다. In view of the above problems, it is an object of one embodiment of the invention disclosed herein is to provide a semiconductor device can store data that is stored even when power is not supplied, and having a new structure without a limit to the number of times of recording.

본 발명의 일 실시형태는 산화물 반도체를 사용하여 형성되는 트랜지스터 및 산화물 반도체 이외의 재료를 사용하여 형성되는 트랜지스터의 적층 구조를 갖는 반도체 장치이다. One embodiment of the present invention is a semiconductor device having a stacked structure of a transistor formed using a material other than an oxide semiconductor and a transistor formed using an oxide semiconductor. 예를 들어, 이하 기술되는 구조가 이용될 수 있다. For example, a structure described below may be used.

본 발명의 일 실시형태에 따르면, 반도체 장치는 소스선; According to an aspect of the invention, the semiconductor device has a source line; 비트선; A bit line; 제 1 신호선; A first signal line; 복수의 제 2 신호선들; A plurality of second signal lines; 복수의 워드선들; A plurality of word lines; 소스선과 비트선 사이에 직렬로 접속되는 복수의 메모리 셀들; A plurality of memory cells in series connected between the source line and the bit line; 입력된 어드레스 신호에 의해 지정된 메모리 셀을 선택하기 위해 복수의 제 2 신호선들 및 복수의 워드선들을 구동하도록 구성되는 구동 회로; A plurality of second signal lines for selecting the memory cell designated by the input address signal and a drive circuit configured to drive the plurality of word lines; 기록 전위를 제 1 신호선에 출력하도록 구성되는 기록 회로; Write circuits configured to output the write potential to the first signal line; 복수의 판독 전위들과 지정된 메모리 셀에 접속된 비트선으로부터 입력된 비트선 전위를 비교하도록 구성되는 판독 회로; A read circuit configured to compare the bit line potential is input from the bit line connected to the memory cell assigned to the plurality of read potential; 비트선 전위와 복수의 판독 전위들의 비교 결과에 따라서 복수의 보정 전압들 중 임의의 보정 전압을 선택하도록 구성되는 제어 회로; Bit line potential and a plurality of the comparison results of the plurality of compensation voltage thus read potential of the control is configured to select any of the correction voltage circuit; 및 기록 회로 및 판독 회로에 공급될 기록 전위 및 복수의 판독 전위들을 생성하도록 구성되는 전위 생성 회로를 포함한다. And a write potential, and it is supplied to the write circuit and the read circuit comprises a potential generation circuit configured to generate a plurality of read potential. 복수의 메모리 셀들 중 하나는 제 1 게이트 전극, 제 1 소스 전극 및 제 1 드레인 전극을 갖는 제 1 트랜지스터; One of the plurality of memory cells includes a first gate electrode, a first source electrode, and a first transistor having a drain electrode; 제 2 게이트 전극, 제 2 소스 전극 및 제 2 드레인 전극을 갖는 제 2 트랜지스터; A second gate electrode, a second source electrode, and a second transistor having a drain electrode; 및 용량 소자를 포함한다. And a capacitor element. 제 1 트랜지스터는 반도체 재료를 포함하는 기판 상에 또는 기판에 형성된다. The first transistor is formed on a substrate or on a substrate including a semiconductor material. 제 2 트랜지스터는 산화물 반도체층을 포함한다. The second transistor comprises the oxide semiconductor layer. 제 1 게이트 전극, 제 2 소스 전극과 제 2 드레인 전극 중 하나, 및 용량 소자의 전극들 중 하나는 서로 전기적으로 접속된다. The one of the first gate electrode, the second source electrode and the second electrode of the one of the drain electrode, and a capacitor element are electrically connected to each other. 소스선 및 제 1 소스 전극은 서로 전기적으로 접속된다. A source line and a first source electrode are each electrically connected. 비트선 및 제 1 드레인 전극은 서로 전기적으로 접속된다. The bit line and the first drain electrode is electrically connected to each other. 제 1 신호선 및 제 2 소스 전극과 제 2 드레인 전극 중 다른 하나는 서로 전기적으로 접속된다. A first signal line and the second source electrode and the second other of the drain electrode is electrically connected to each other. 복수의 제 2 신호선들 중 하나 및 제 2 게이트 전극은 서로 전기적으로 접속된다. One of a plurality of second signal lines and the second gate electrode is electrically connected to each other. 복수의 워드선들 중 하나 및 용량 소자의 전극들 중 다른 하나는 서로 전기적으로 접속된다. The other of the electrodes of the capacitor element and one of the plurality of word lines are electrically connected to each other.

본 발명의 일 실시형태에 따르면, 반도체 장치는 소스선; According to an aspect of the invention, the semiconductor device has a source line; 비트선; A bit line; 제 1 신호선; A first signal line; 복수의 제 2 신호선들; A plurality of second signal lines; 복수의 워드선들; A plurality of word lines; 소스선과 비트선 사이에 직렬로 접속된 복수의 메모리 셀들; A plurality of memory cells connected in series between the source line and the bit line; 입력된 어드레스 신호에 의해 지정된 메모리 셀을 선택하기 위해 복수의 제 2 신호선들 및 복수의 워드선들을 구동하도록 구성되는 구동 회로; A plurality of second signal lines for selecting the memory cell designated by the input address signal and a drive circuit configured to drive the plurality of word lines; 제 1 기록 동작에서 제 1 신호선에 제 1 기록 전위를 출력하고 제 2 기록 동작에서 제 1 신호선에 복수의 제 2 기록 전위들 중 임의의 기록 전위를 출력하도록 구성되는 기록 회로; The record, which is configured in the first write operation, the first outputs a write potential, and the second write operation to the first signal line at the output to an arbitrary potential of the recording of a plurality of second write potential to the first signal line circuit; 제 1 판독 동작에서, 지정된 메모리 셀에 접속된 비트선으로부터 입력된 제 1 비트선 전위와 복수의 제 1 판독 전위들을 비교하고, 제 2 판독 동작에서, 지정된 메모리 셀에 접속된 비트선으로부터 입력된 제 2 비트선 전위와 복수의 제 2 판독 전위들을 비교함으로써, 지정된 메모리 셀의 데이터를 판독하도록 구성되는 판독 회로; The cost in the first read operation, comparing the first bit line potential and the plurality of first read potential input from a bit line connected to the designated memory cell and, in the second reading operation, input from a bit line connected to the designated memory cell a second bit line potential and a plurality of second by comparing the read potential, a read circuit configured to read out the data from the specified memory cell; 제 1 비트선 전위와 복수의 제 1 판독 전위들의 비교 결과에 따라서 복수의 보정 전압들 중 임의의 보정 전압을 선택하고, 복수의 제 2 기록 전위들 중 임의의 기록 전위를 선택하도록 구성되는 제어 회로; A first bit line potential and the plurality of first selecting any correction voltage of a plurality of the correction voltage according to the comparison result of the read potential, and the control is configured of a plurality of second write potentials to select a potential random write circuit .; 및 기록 회로 및 판독 회로에 공급될 제 1 기록 전위, 복수의 제 2 기록 전위들, 복수의 제 1 판독 전위들 및 복수의 제 2 판독 전위들을 생성하도록 구성되는 전위 생성 회로를 포함한다. And the write circuit and a read voltage to be supplied to the first storage circuit, a plurality of second write potential, including a plurality of first read potential and a potential that is configured to generate a plurality of second read potential generation circuit. 복수의 메모리 셀들 중 하나는 제 1 게이트 전극, 제 1 소스 전극 및 제 1 드레인 전극을 갖는 제 1 트랜지스터; One of the plurality of memory cells includes a first gate electrode, a first source electrode, and a first transistor having a drain electrode; 제 2 게이트 전극, 제 2 소스 전극 및 제 2 드레인 전극을 갖는 제 2 트랜지스터; A second gate electrode, a second source electrode, and a second transistor having a drain electrode; 및 용량 소자를 포함한다. And a capacitor element. 제 1 트랜지스터는 반도체 재료를 포함하는 기판 상에 또는 기판에 형성된다. The first transistor is formed on a substrate or on a substrate including a semiconductor material. 제 2 트랜지스터는 산화물 반도체층을 포함한다. The second transistor comprises the oxide semiconductor layer. 제 1 게이트 전극, 제 2 소스 전극 및 제 2 드레인 전극 중 하나, 용량 소자의 전극들 중 하나는 서로 전기적으로 접속된다. The one of the first gate electrode, a second source electrode and second drain electrode of the one electrode, a capacitor element of which are electrically connected to each other. 소스선 및 제 1 소스 전극은 서로 전기적으로 접속된다. A source line and a first source electrode are each electrically connected. 비트선 및 제 1 드레인 전극은 서로 전기적으로 접속된다. The bit line and the first drain electrode is electrically connected to each other. 제 1 신호선 및 제 2 소스 전극과 제 2 드레인 전극 중 다른 하나는 서로 전기적으로 접속된다. A first signal line and the second source electrode and the second other of the drain electrode is electrically connected to each other. 복수의 제 2 신호선들 중 하나 및 제 2 게이트 전극은 서로 전기적으로 접속된다. One of a plurality of second signal lines and the second gate electrode is electrically connected to each other. 복수의 워드선들 중 하나 및 용량 소자의 전극들 중 다른 하나는 서로 전기적으로 접속된다. The other of the electrodes of the capacitor element and one of the plurality of word lines are electrically connected to each other.

상기 반도체 장치들 중 임의의 반도체 장치는 제 1 선택선, 제 2 선택선, 제 1 선택선에 전기적으로 접속된 게이트 전극을 갖는 제 3 트랜지스터, 및 제 2 선택선에 전기적으로 접속된 게이트 전극을 갖는 제 4 트랜지스터를 포함할 수도 있다. Any semiconductor device of the semiconductor device is a gate electrode electrically connected to the third transistor, and a second select line with an electronically gated electrode connected to the first select line, the second select line, the first selection line It may include a fourth transistor having. 비트선은 제 3 트랜지스터를 통해 제 1 드레인 전극에 전기적으로 접속될 수도 있다. Bit lines may be electrically connected to the first drain electrode through the third transistor. 소스선은 제 4 트랜지스터를 통해 제 1 소스 전극에 전기적으로 접속될 수도 있다. The source line may be electrically connected to the first source electrode through the fourth transistor.

상기 구조들 중 임의의 구조에 있어서, 제 1 트랜지스터는 반도체 재료를 포함하는 기판에 제공되는 채널 형성 영역, 채널 형성 영역을 샌드위치하기 위해 제공되는 불순물 영역들, 채널 형성 영역 위의 제 1 게이트 절연층, 제 1 게이트 절연층 위의 제 1 게이트 전극, 및 불순물 영역들에 전기적으로 접속되는 제 1 소스 전극 및 제 1 드레인 전극을 포함할 수도 있다. In any of the structures of the above structure, the first transistor is isolated first gate above which impurity regions, a channel formation region provided to sandwich the channel forming region, a channel formation region provided on the substrate containing the semiconductor material layer, , a may be electrically includes a first source electrode and first drain electrode connected to the first gate electrode, and impurity regions above the first gate insulating layer.

상기 구조들 중 임의의 구조에 있어서, 제 2 트랜지스터는 반도체 재료를 포함하는 기판 위의 제 2 게이트 전극, 제 2 게이트 전극 위의 제 2 게이트 절연층, 제 2 게이트 절연층 위의 산화물 반도체층, 및 산화물 반도체층에 전기적으로 접속되는 제 2 소스 전극 및 제 2 드레인 전극을 포함할 수도 있다. In any of the structures of the above structure, the second transistor has a second gate electrode on the substrate including a semiconductor material, a second gate electrode above the second gate insulating layer, a second gate insulating layer above the oxide semiconductor layer, and oxide may comprise a second source electrode and second drain electrode electrically connected to the semiconductor layer.

상기 구조들 중 임의의 구조에 있어서, 반도체 재료를 포함하는 기판으로서 바람직하게 단결정 반도체 기판 또는 SOI 기판이 사용된다. In any of the structures of the above structures, preferably as a substrate containing a semiconductor material, a single crystal semiconductor substrate or an SOI substrate is used. 특히, 반도체 재료로서 바람직하게 실리콘이 사용된다. In particular, the silicon is preferably used as the semiconductor material.

상기 구조들 중 임의의 구조에 있어서, 산화물 반도체층은 바람직하게 In-Ga-Zn-O계 산화물 반도체 재료를 사용하여 형성된다. In any of the structures of the above structures, the oxide semiconductor layer is formed by preferably-Ga-Zn-O-based In using the oxide semiconductor material. 더욱 바람직하게, 산화물 반도체층은 In 2 Ga 2 ZnO 7 의 결정을 포함한다. More preferably, the oxide and the semiconductor layer includes a crystal of In 2 Ga 2 ZnO 7. 또한, 산화물 반도체층의 수소 농도는 바람직하게 5×10 19 atmos/㎤ 이하이다. In addition, the hydrogen concentration in the oxide semiconductor layer is preferably 5 × 10 19 atmos / ㎤ below. 제 2 트랜지스터의 오프-상태 전류는 바람직하게 1×10 -13 A 이하이다. Off of the second transistor-state current is preferably 1 × 10 -13 A or less.

상기 구조들 중 임의의 구조에 있어서, 제 2 트랜지스터는 제 1 트랜지스터와 중첩하는 영역에 제공될 수 있다. In any of the structures of the above structure, the second transistor may be provided in the region overlapping with the first transistor.

본 명세서 등에 있어서, 용어 "위" 및 "아래"는 각각 반드시 "바로 위" 및 "바로 아래"의 위치들을 의미하는 것은 아니라는 것을 유념해야 한다. Etc. In the present specification, the terms "above" and "below" are to be noted that each do not necessarily mean the position of the "just above" and "just below". 예를 들어, "게이트 절연층 위의 제 1 게이트 전극"의 표현은 구성요소가 게이트 절연층과 제 1 게이트 전극 사이에 배치되는 경우를 배제하는 것은 아니다. For example, the expression "a first gate electrode on the gate insulating layer" does not exclude a case in which the component is disposed between the gate insulating layer and the first gate electrode. 또한, 용어 "위" 및 "아래"는 단지 기술의 편의성을 위해 사용되는 것으로, 달리 명시되지 않는다면, 구성요소들의 관계가 역전되는 경우에는 서로 바뀔 수 있다. Also, if the term "above" and "below" is not otherwise specified, to be used only for convenience in technology, there may be interchanged if the relationship of the components inverted.

또한, 본 명세서 등에 있어서, 용어 "전극" 및 "배선"은 기능적 제한들을 갖지 않는다. Further, etc. As used herein, the term "electrode" and "wiring" does not have the functional limitations. 예를 들어, "전극"은 종종 "배선"의 일부로서 사용되고, 그 반대도 마찬가지이다. For example, the "electrode" is often used as part of the "wiring", and vice versa. 또한, 용어 "전극" 또는 "배선"은 일체화된 방식으로 형성된 복수의 "전극들" 또는 "배선들"을 의미할 수 있다. Further, the term "electrode" or "wiring" may represent a plurality of "electrodes" or "wires" formed in an integrated manner.

또한, "소스" 및 "드레인"의 기능들은, 예를 들어, 반대 극성의 트랜지스터가 사용되거나 전류 흐름의 방향이 회로 동작에서 변경될 때 종종 서로 교체된다. In addition, the function of the "source" and "drain" are, for example, often are replaced with each other when using the transistors of the opposite polarity or direction of current flow to change in circuit operation. 따라서, 용어 "소스" 및 "드레인"은 본 명세서 등에서 서로 교체될 수 있다. Accordingly, the term "source" and "drain" can be replaced with each other, etc. herein.

본 명세서 등에 있어서, 용어 "전기적으로 접속된다"라는 것은 구성요소들 간에 제공되는 임의의 전기적 기능을 갖는 대상과의 접속을 의미할 수 있다는 것을 유념해야 한다. Etc. In the present specification, it should be noted that it is possible to sense the term "electrically connected to" that is a random access with the target having electrical capabilities provided between components. 전기적 신호들이 전송되고 수신될 수 있다면, 임의의 전기적 기능을 갖는 대상에는 특별한 제한이 없다. If the electrical signals may be transmitted and received, for having any electrical function, there is no particular limitation.

임의의 전기적 기능을 갖는 대상의 예들로는, 전극과 배선 외에, 트랜지스터와 같은 스위칭 소자, 레지스터, 인덕터, 용량 소자, 및 다양한 기능들을 갖는 소자가 있다. Examples of products having any electric function include, in addition to the electrode and the wiring, an element having a switching element, a resistor, an inductor, a capacitor device, and various functions such as a transistor.

일반적으로, 용어 "SOI 기판"은 실리콘 반도체층이 절연 표면 상에 제공되는 기판을 의미한다. In general, the term "SOI substrate" means a substrate that is provided on the insulating surface of the silicon semiconductor layer. 본 명세서 등에 있어서, 용어 "SOI 기판"은 또한 실리콘 이외의 재료를 사용하여 형성된 반도체층이 그 카테고리에 있는 절연 표면 위에 제공되는 기판을 포함한다. Etc. In the present specification, the term "SOI substrate" is also a semiconductor layer formed using a non-silicon material includes a substrate that is provided on an insulating surface in its category. 즉, "SOI 기판"에 포함되는 반도체층은 실리콘 반도체층으로 제한되지 않는다. That is, the semiconductor layer included in the "SOI substrate" is not limited to a silicon semiconductor layer. "SOI 기판"에서의 기판은 실리콘 웨이퍼와 같은 반도체 기판으로 제한되지 않고, 유리 기판, 석영 기판, 사파이어 기판 또는 금속 기판과 같이 비-반도체 기판일 수 있다. Substrate in the "SOI substrate" is a non as not limited to a semiconductor substrate such as a silicon wafer, a glass substrate, a quartz substrate, a sapphire substrate or a metal substrate may be a semiconductor substrate. 다시 말해서, "SOI 기판"은 또한 절연 표면을 갖는 도전성 기판 및 그 카테고리에 있는 반도체 재료로 형성되는 층을 구비한 절연 기판을 포함한다. In other words, "SOI substrate" also includes an insulating substrate having a layer formed of a semiconductor material on a conductive substrate and a category that has an insulating surface. 또한, 본 명세서 등에 있어서, 용어 "반도체 기판"은 반도체 재료만을 사용하여 형성된 기판뿐만 아니라 반도체 재료를 포함하는 임의의 기판을 의미한다. Further, etc. As used herein, the term "semiconductor substrate" means any substrate as well as a substrate formed using only the semiconductor material comprises a semiconductor material. 즉, 본 명세서 등에 있어서, "SOI 기판"은 또한 "반도체 기판"의 카테고리에 포함된다. That is, like the specification, "SOI substrate" is also included in the category of the "semiconductor substrate".

본 명세서 등에 있어서, 산화물 반도체 이외의 재료는 산화물 반도체를 제외한 임의의 반도체 재료를 말한다. Etc. In this specification, a material other than an oxide semiconductor; refers to any semiconductor material other than an oxide semiconductor. 이러한 재료의 예들로는, 실리콘, 게르마늄, 실리콘 게르마늄, 탄화실리콘, 및 비화갈륨이 있다. Examples of such materials include, but are not limited to, a silicon, germanium, silicon germanium, silicon carbide, and gallium arsenide. 또한, 유기 반도체 재료 등이 사용될 수 있다. Also it can be used, such as an organic semiconductor material. 반도체 장치 등에 포함되는 재료가 특별히 명시되지 않았을 때에는, 산화물 반도체 재료 또는 산화물 반도체 이외의 반도체 재료 중 어느 하나를 사용하는 것이 가능하다는 것을 유념해야 한다. When the material to be embedded in a semiconductor device is not otherwise stated, it should be noted that it is possible to use any one of a semiconductor material other than an oxide semiconductor material or an oxide semiconductor.

본 발명의 일 실시형태는 산화물 반도체 이외의 재료를 포함하는 트랜지스터가 하부에 배치되고 산화물 반도체를 포함하는 트랜지스터가 상부에 배치되는 반도체 장치를 제공한다. One embodiment of the present invention provides a semiconductor device that the transistor is arranged on the substrate having the oxide semiconductor transistor is disposed at the bottom and comprising a material other than an oxide semiconductor.

산화물 반도체를 포함하는 트랜지스터의 오프-상태 전류는 매우 낮기 때문에, 기억되어 있는 데이터는 트랜지스터를 사용하여 아주 장시간 동안 기억될 수 있다. Off of the transistor including the oxide semiconductor-state because current is very low, the data stored can be stored by using the transistor for a very long time. 다시 말해서, 리프레시 동작이 불필요하게 되거나 리프레시 동작의 빈도가 아주 적기 때문에 전력 소비가 충분히 감소될 수 있다. In other words, the refresh operation is not required or is the frequency of the refresh operation can be sufficiently reduced because the power consumption is very small. 또한, 기억되어 있는 데이터는 전력이 공급되지 않을 때에도 장시간 동안 기억될 수 있다. Further, the data stored may be stored for a long period of time even when power is not supplied.

또한, 데이터는 고전압 없이 기록될 수 있고, 소자의 열화는 문제가 되지 않는다. In addition, data may be recorded without a high voltage, the deterioration of the element is not a problem. 예를 들어, 종래의 비휘발성 메모리와 달리, 전자들을 플로팅 게이트에 주입하고 그로부터 추출할 필요가 없어서, 게이트 절연층의 열화와 같은 열화가 발생하지 않는다. For example, unlike a conventional nonvolatile memory, there is no need to inject electrons into the floating gate and extracted therefrom, the deterioration such as the deterioration of the gate insulating layer does not occur. 즉, 본 발명의 일 실시형태에 따른 반도체 장치는 종래의 비휘발성 메모리의 문제점인 기록 사이클들의 수에 대한 제한이 없고, 따라서, 상당히 증가된 신뢰성을 갖는다. That is, the semiconductor device according to an embodiment of the present invention there is no limit on the number of the recording cycle problem of the conventional nonvolatile memory, therefore, it has a significant increase in reliability. 또한, 데이터는 트랜지스터의 온/오프 상태에 따라서 기록됨으로써, 고속 동작이 쉽게 실현될 수 있다. In addition, the data has a high-speed operation by being recorded according to the on / off state of the transistor can be easily realized. 또한, 데이터를 소거하기 위한 동작이 필요없다. In addition, it is eliminating the need for an operation for erasing data.

산화물 반도체 이외의 재료를 포함하는 트랜지스터는 산화물 반도체를 포함하는 트랜지스터보다 고속으로 동작할 수 있기 때문에, 산화물 반도체 이외의 재료를 포함하는 트랜지스터를 사용함으로써 기억되어 있는 데이터가 고속으로 판독될 수 있다. Transistor including a material other than an oxide semiconductor can operate at high speed it is possible to more transistors including an oxide semiconductor, the data stored by using a transistor including a material other than an oxide semiconductor can be read at a high speed.

새로운 특징을 갖는 반도체 장치는 산화물 반도체 이외의 재료를 포함하는 트랜지스터 및 산화물 반도체를 포함하는 트랜지스터를 모두 포함하는 것으로 실현될 수 있다. The semiconductor device having the novel features may be implemented to include all of the transistors comprising a transistor and the oxide semiconductor layer containing a material other than an oxide semiconductor.

도 1a 내지 도 1d는 각각 반도체 장치를 도시하는 회로도. A circuit diagram Fig. 1a to 1d each show a semiconductor device.
도 2a 및 도 2b는 반도체 장치를 도시하는 단면도 및 평면도. Figures 2a and 2b are cross-sectional views and top views showing a semiconductor device.
도 3a 내지 도 3h는 반도체 장치를 제작하기 위한 단계들을 도시하는 단면도. Figures 3a-3h are cross-sectional views showing the steps for manufacturing a semiconductor device.
도 4a 내지 도 4g는 반도체 장치를 제작하기 위한 단계들을 도시하는 단면도. Figure 4a-4g are cross-sectional views showing the steps for manufacturing a semiconductor device.
도 5a 내지 도 5d는 반도체 장치를 제작하기 위한 단계들을 도시하는 단면도. Figures 5a through 5d are cross-sectional views showing the steps for manufacturing a semiconductor device.
도 6은 산화물 반도체를 포함하는 트랜지스터의 단면도. 6 is a cross-sectional view of a transistor including an oxide semiconductor.
도 7은 도 6의 A-A'선을 따르는 에너지 대역을 도시하는 도면(개략도). 7 is a view showing an energy band along a line A-A 'in Fig. 6 (schematic diagram).
도 8a는 양의 전압(V G >0)이 게이트(GE1)에 인가되는 상태를 도시하는 도면. Figure 8a is a view showing a state in which the voltage (V G> 0) of the amount applied to the gate (GE1).
도 8b는 음의 전압(V G <0)이 게이트(GE1)에 인가되는 상태를 도시하는 도면. Figure 8b is a diagram for a negative voltage (V G <0) is shown the state is applied to the gate (GE1).
도 9는 진공 준위와 금속의 일 함수(φ M ) 간 및 진공 준위와 산화물 반도체의 전자 친화력(χ) 간의 관계들을 도시하는 도면. 9 is a view showing the relationship between the vacuum level and the work function of the metal (φ M) between the vacuum level and the electron affinity of an oxide semiconductor (χ) of the.
도 10은 반도체 장치를 도시하는 단면도. Figure 10 is a sectional view showing a semiconductor device.
도 11a 및 도 11b는 각각 반도체 장치를 도시하는 단면도. Figure 11a and Figure 11b is a sectional view showing a semiconductor device, respectively.
도 12a 및 도 12b는 각각 반도체 장치를 도시하는 단면도. Figure 12a and Figure 12b is a sectional view showing a semiconductor device, respectively.
도 13a 및 도 13b는 각각 반도체 장치를 도시하는 단면도. Figure 13a and Figure 13b is a sectional view showing a semiconductor device, respectively.
도 14는 메모리 셀을 도시하는 도면. 14 is a view showing a memory cell.
도 15는 기록 회로를 도시하는 도면. 15 is a view showing a recording circuit.
도 16은 판독 회로를 도시하는 도면. Figure 16 is a diagram showing a read circuit.
도 17은 기록 동작의 흐름을 도시하는 도면. 17 is a view showing a flow of the recording operation.
도 18a 및 도 18b는 각각 전위들의 분포를 도시하는 도면. Figure 18a and Figure 18b is a diagram showing the distribution of electric potential, respectively.
도 19는 동작을 도시하는 흐름도. 19 is a flowchart showing the operation.
도 20a는 보정 없이 데이터가 기록된 후의 상태의 예를 도시하는 도면. Figure 20a is a diagram showing an example of a state after the data is recorded, without correction.
도 20b는 보정이 행해진 경우의 데이터가 기록된 후의 상태의 예를 도시하는 도면. Figure 20b is a diagram showing an example of the state after the correction is performed when the data is recorded.
도 21은 반도체 장치를 도시하는 도면. 21 is a view showing a semiconductor device.
도 22는 CV 특성들을 도시하는 도면. 22 is a view showing the CV characteristic.
도 23은 Vg와 (1/C) 2 간의 관계를 도시하는 도면. 23 is a diagram showing the relationship between Vg and (1 / C) 2.
도 24a 내지 도 24f는 각각 전자 기기를 도시하는 도면. Figure 24a-Figure 24f is a view showing an electronic apparatus, respectively.

본 발명의 실시형태들의 예들이 첨부 도면들을 참조하여 이하 기술될 것이다. Examples of the embodiments of the present invention will be described below with reference to the accompanying drawings. 본 발명은 다음 설명으로 제한되지 않고, 본원에 개시된 형태들 및 세부사항들은 본 발명의 정신 및 범위를 벗어나지 않고 다양한 방식들로 수정될 수 있다는 것이 당업자들에 의해 쉽게 이해된다는 것을 유념해야 한다. The present invention is not limited to the following description, that the form and details as disclosed herein are the details can be modified in various manners without departing from the spirit and scope of the invention to note that the readily understood by those skilled in the art. 따라서, 본 발명은 본원에 포함된 실시형태들의 내용으로 제한되는 것으로 이해되어서는 안 된다. Accordingly, the invention is not to be understood as being limited to the details of the embodiments contained herein.

도면들 등에 도시되어 있는 각 구조의 위치, 크기, 범위 등은 용이한 이해를 위해 어떤 경우들에 있어서는 정확하게 표시되어 있지 않다는 것을 유념해야 한다. Position of each structure is shown like the figures, sizes, ranges, etc. It should be noted that they are not displayed accurately in the some cases for ease of understanding. 따라서, 본 발명의 실시형태들은 도면들 등에 개시되어 있는 이러한 위치, 크기, 범위 등으로 반드시 제한되는 것은 아니다. Thus, embodiments of the present invention is not necessarily limited to this position, size, range, and that disclosed in the figures.

본 명세서 등에 있어서, "제 1", "제 2" 및 "제 3"과 같은 서수들은 구성요소들 간의 혼동을 피하기 위해 사용되는 것으로, 이러한 용어들이 구성요소들의 수의 제한을 의미하지는 않는다. Etc. In the present specification, "first", "second", and to be "3" and used to avoid confusion between the same ordinal number are the components, does not mean to limit the terms of such the components.

(실시형태 1) (Embodiment 1)

이 실시형태에 있어서, 본원에 개시된 발명의 일 실시형태에 따른 반도체 장치의 구조들 및 제작 방법이 도 1a 내지 도 1d, 도 2a, 도 2b, 도 3a 내지 도 3h, 도 4a 내지 도 4g, 도 5a 내지 도 5d, 도 6, 도 7a, 도 7b, 도 8a, 도 8b, 도 9, 도 10, 도 11a, 도 11b, 도 12a, 도 12b, 도 13a, 도 13b, 도 22 및 도 23을 참조하여 기술될 것이다. In this embodiment, the structure of a semiconductor device according to an embodiment of the invention disclosed herein and the manufacturing method is also 1a to 1d, Figure 2a, Figure 2b, Figure 3a-3h, Figure 4a-4g, Fig. a 5a-5d, Figs. 6, 7a, Figure 7b, Figure 8a, Figure 8b, 9, 10, 11a, Fig. 11b, Fig. 12a, Fig. 12b, Fig. 13a, Fig. 13b, 22 and 23 reference will now be described.

<반도체 장치의 회로 구성> <Circuit Configuration of Semiconductor Device>

도 1a에 도시되어 있는 반도체 장치에 있어서, 트랜지스터(160)의 게이트 전극과 트랜지스터(162)의 소스 전극 및 드레인 전극 중 하나는 서로 전기적으로 접속된다. In the semiconductor device shown in Figure 1a, one of the source electrode and the drain electrode of the transistor and the gate electrode 162 of the transistor 160 is electrically connected to each other. 제 1 배선(1st Line, 소스선이라고도 함)과 트랜지스터(160)의 소스 전극은 서로 전기적으로 접속된다. The source electrode of the first wiring (1st Line, also referred to as a source line) and the transistor 160 are connected to each other electrically. 제 2 배선(2nd Line, 비트선이라고도 함)과 트랜지스터(160)의 드레인 전극은 서로 전기적으로 접속된다. A second drain electrode of the wiring (2nd Line, also referred to as a bit line) and the transistor 160 are connected to each other electrically. 제 3 배선(3rd Line, 제 1 신호선이라고도 함)과 트랜지스터(162)의 소스 전극 및 드레인 전극 중 다른 하나는 서로 전기적으로 접속된다. The third wiring (3rd Line, also referred to as a first signal line) and the other of the source electrode and the drain electrode of the transistor 162 is electrically connected to each other. 제 4 배선(4th Line, 제 2 신호선이라고도 함)과 트랜지스터(162)의 게이트 전극은 서로 전기적으로 접속된다. A fourth gate electrode of the wiring (also referred to as Line 4th, the second signal line) and the transistor 162 is connected to each other electrically.

산화물 반도체 이외의 재료를 포함하는 트랜지스터(160)는 산화물 반도체를 포함하는 트랜지스터보다 고속으로 동작할 수 있기 때문에, 트랜지스터(160)를 사용함으로써 기억되어 있는 데이터가 고속으로 판독될 수 있다. Transistor 160 comprises a material other than an oxide semiconductor can operate at high speed it is possible to more transistors including an oxide semiconductor, the data stored by using the transistor 160 can be read at a high speed. 또한, 산화물 반도체를 포함하는 트랜지스터(162)는 아주 낮은 오프-상태 전류를 갖는다. Further, the transistor 162 including an oxide semiconductor is a very low off-state current has a. 이러한 이유로 인해, 트랜지스터(160)의 게이트 전극의 전위는 트랜지스터(162)를 턴 오프함으로써 아주 장시간 동안 유지될 수 있다. For this reason, the potential of the gate electrode of the transistor 160 can be held for a very long time by turning off the transistor 162.

트랜지스터(162)의 소스 전극 또는 드레인 전극은 트랜지스터(160)의 게이트 전극에 전기적으로 접속됨으로써, 비휘발성 메모리 소자로서 사용되는 플로팅 게이트 트랜지스터의 플로팅 게이트와 동등한 기능을 얻게 된다. The source electrode or the drain electrode of the transistor 162 obtains a function equivalent to the floating gate of the floating gate transistor which is used by being electrically connected to the gate electrode of the transistor 160, a non-volatile memory device. 따라서, 도 1a 내지 도 1d에 있어서, 트랜지스터(162)의 소스 전극 또는 드레인 전극이 트랜지스터(160)의 게이트 전극에 전기적으로 접속되는 부분은 플로팅 게이트부(FG)라고 한다. Accordingly, as Fig. 1a - according to Figure 1d, the portion of the source electrode or the drain electrode of the transistor 162 is electrically connected to the gate electrode of the transistor 160 is a floating gate portion (FG). 플로팅 게이트부(FG)는 절연재에 매설되고, 따라서, 전하를 보유할 수 있다. The floating gate portion (FG) is embedded in the insulating material, thus, it can retain a charge. 다시 말해서, 트랜지스터(162)의 오프-상태 전류는 실리콘 반도체를 사용하여 형성된 트랜지스터(160) 보다 약 100000배 낮고, 따라서, 트랜지스터(162)의 누설로 인해 플로팅 게이트부(FG)에 축적되는 전하의 손실은 무시될 수 있다. In other words, the OFF of the transistor 162-state current is low and about 100,000 times greater than the transistor 160 formed using a silicon semiconductor, and thus, because of a leak of the transistor 162 of the charge accumulated in the floating gate portion (FG) loss can be ignored.

이러한 구성은 종래의 플로팅 게이트 트랜지스터의 문제점인 게이트 절연막(터널 절연막)의 열화를 피할 수 있다. This configuration can avoid the degradation of the problems of a conventional floating gate transistor gate insulating film (tunnel insulating film). 즉, 이 구조는 전자들이 플로팅 게이트에 주입될 때 발생되는 터널링 전류로 인해 게이트 절연막이 열화되는 문제점을 해결할 수 있다. In other words, the structure may electrons can solve the problem of the gate insulating film is deteriorated due to the tunneling current which occurs when injected into the floating gate. 이러한 이유로 인해, 도 1a 내지 도 1d에 도시되어 있는 반도체 장치들에서는 기록들의 회수 제한이 이론적으로 무시될 수 있다. For this reason, it can be ignored in theory, is a maximum number of records in the semiconductor device shown in Figure 1a to 1d.

도 1b에 도시되어 있는 반도체 장치에 있어서, 트랜지스터(160)의 게이트 전극, 트랜지스터(162)의 소스 전극 및 드레인 전극 중 하나, 및 용량 소자(164)의 하나의 전극은 서로 전기적으로 접속된다. In the semiconductor device shown in Figure 1b, one electrode of one of the source electrode and the drain electrode of the gate electrode, the transistor 162 of the transistor 160, and a capacitor element 164 is electrically connected to each other. 제 1 배선과 트랜지스터(160)의 소스 전극은 서로 전기적으로 접속된다. The source electrode of the first transistor and the wiring 160 are mutually electrically connected. 제 2 배선과 트랜지스터(160)의 드레인 전극은 서로 전기적으로 접속된다. A drain electrode of the second transistor and the wiring 160 are mutually electrically connected. 제 3 배선과 트랜지스터(162)의 소스 전극 및 드레인 전극 중 다른 하나는 서로 전기적으로 접속된다. The third wiring and the other of the source electrode and the drain electrode of the transistor 162 is electrically connected to each other. 제 4 배선과 트랜지스터(162)의 게이트 전극은 서로 전기적으로 접속된다. A gate electrode of the fourth transistor and the wiring 162 are mutually electrically connected. 제 5 배선과 용량 소자(164)의 다른 전극은 서로 전기적으로 접속된다. The other electrode of the fifth wire and capacitor element 164 is electrically connected to each other.

즉, 도 1b의 반도체 장치는 용량 소자(164)가 도 1a의 반도체 장치에 부가되는 구조를 갖는다. That is, the semiconductor device of Figure 1b is the capacitor element 164 has a structure that is added to the semiconductor device of Figure 1a. 따라서, 도 1b의 반도체 장치는 도 1a의 반도체 장치에서 얻어지는 효과들 외에 전하 보유 특성들을 향상시키는 효과를 얻을 수 있다. Thus, the semiconductor device of Figure 1b can be obtained an effect of improving the charge retention properties in addition to the effect obtained in the semiconductor device of Figure 1a.

용량 소자(164)의 용량이 C1으로 표기되고 트랜지스터(160)의 게이트 용량이 C2로 표기될 때, C1>C2인 것이 바람직하다. When the gate capacitance of the capacitor element 164, the capacitance C1 is expressed in the transistor 160 is denoted by C2, it is preferable that C1> C2. C1>C2의 경우에, 제 5 배선에 공급된 전위의 레벨은 트랜지스터(160)의 게이트 전극의 전위가 제 5 배선을 사용하여 제어될 때 감소될 수 있다. C1> in the case of C2, the level of the supply potential on the fifth wire is the potential of the gate electrode of the transistor 160 can be reduced when the control by using the fifth wire. 따라서, 데이터를 판독하는 방법에 따라서 판독 전압의 감소 효과가 얻어질 수 있다. Therefore, the reduction of the read voltage effect according to the method of reading data can be obtained.

도 1c에 도시되어 있는 반도체 장치에 있어서, 트랜지스터(160)의 게이트 전극, 트랜지스터(166)의 소스 전극 및 드레인 전극 중 하나, 및 용량 소자(164)의 하나의 전극은 서로 전기적으로 접속된다. In the semiconductor device shown in Figure 1c, one of the electrodes of one of the source electrode and the drain electrode of the gate electrode, the transistor 166, the transistor 160, and a capacitor element 164 is electrically connected to each other. 제 1 배선과 트랜지스터(160)의 소스 전극은 서로 전기적으로 접속된다. The source electrode of the first transistor and the wiring 160 are mutually electrically connected. 제 2 배선과 트랜지스터(160)의 드레인 전극은 서로 전기적으로 접속된다. A drain electrode of the second transistor and the wiring 160 are mutually electrically connected. 제 3 배선과 트랜지스터(166)의 소스 전극 및 드레인 전극 중 다른 하나는 서로 전기적으로 접속된다. The third wiring and the other of the source electrode and the drain electrode of the transistor 166 are electrically connected to each other. 제 4 배선과 트랜지스터(166)의 제 1 게이트 전극은 서로 전기적으로 접속된다. A first gate electrode of the fourth transistor and the wiring 166 are mutually electrically connected. 제 5 배선과 용량 소자(164)의 다른 하나의 전극은 서로 전기적으로 접속된다. The other electrode of the fifth wire and capacitor element 164 is electrically connected to each other. 제 6 배선과 트랜지스터(166)의 제 2 게이트 전극은 서로 전기적으로 접속된다. A second gate electrode of the sixth transistor and the wiring 166 are mutually electrically connected. 제 4 배선과 독립적으로 제어하기 위해서 제 6 배선에는 제 4 배선과는 다른 전위가 공급될 수도 있다. The sixth wiring and the fourth wiring has a different electric potential may be supplied to control the fourth wire independently.

즉, 도 1c의 반도체 장치에 있어서, 도 1b의 반도체 장치의 트랜지스터(162)는 제 2 게이트 전극을 갖는 트랜지스터(166)로 대체된다. That is, in the semiconductor device of Figure 1c, the transistor 162 of the semiconductor device of Figure 1b is replaced by a transistor 166 having a second gate electrode. 따라서, 도 1c의 반도체 장치는 도 1b의 반도체 장치에서 얻어지는 효과들 외에 트랜지스터(166)의 전기적 특성들(예를 들어, 임계 전압)을 쉽게 조절하는 효과를 얻을 수 있다. Thus, the semiconductor device of FIG. 1c, it is possible to obtain an effect of an easy control of the electric characteristics (e.g., threshold voltage) of the transistor in addition to 166, the effect obtained in the semiconductor device of FIG. 1b. 예를 들어, 음의 전위를 제 6 배선에 인가함으로써, 트랜지스터(166)는 쉽게 노멀리-오프될 수 있다. For example, by applying a negative potential to the sixth wiring, a transistor 166 is normally easily may be turned off.

도 1d에 도시되어 있는 반도체 장치에 있어서, 트랜지스터(160)의 게이트 전극, 트랜지스터(166)의 소스 전극 및 드레인 전극 중 하나, 및 용량 소자(164)의 하나의 전극은 서로 전기적으로 접속된다. In the semiconductor device shown in Figure 1d, one electrode of one of the source electrode and the drain electrode of the gate electrode, the transistor 166, the transistor 160, and a capacitor element 164 it is electrically connected to each other. 제 1 배선과 트랜지스터(160)의 소스 전극은 서로 전기적으로 접속된다. The source electrode of the first transistor and the wiring 160 are mutually electrically connected. 제 2 배선과 트랜지스터(160)의 드레인 전극은 서로 전기적으로 접속된다. A drain electrode of the second transistor and the wiring 160 are mutually electrically connected. 제 3 배선과 트랜지스터(166)의 소스 전극 및 드레인 전극 중 다른 하나는 서로 전기적으로 접속된다. The third wiring and the other of the source electrode and the drain electrode of the transistor 166 are electrically connected to each other. 제 4 배선과 트랜지스터(166)의 제 1 게이트 전극은 서로 전기적으로 접속된다. A first gate electrode of the fourth transistor and the wiring 166 are mutually electrically connected. 제 5 배선과 용량 소자(164)의 다른 하나의 전극은 서로 전기적으로 접속된다. The other electrode of the fifth wire and capacitor element 164 is electrically connected to each other. 트랜지스터(166)의 제 1 게이트 전극과 트랜지스터(166)의 제 2 게이트 전극은 서로 전기적으로 접속된다. A second gate electrode of the first transistor and the gate electrode 166 of the transistor 166 is connected to each other electrically.

즉, 도 1d의 반도체 장치는 도 1c의 반도체 장치의 제 6 배선의 전위가 제 4 배선의 전위와 동일한 구조를 갖는다. That is, the potential of the sixth wiring of a semiconductor device in view of the semiconductor device 1d is Figure 1c has the same structure as the electric potential of the fourth wiring. 따라서, 도 1d의 반도체 장치는 도 1b의 반도체 장치에서 얻어지는 효과들 외에 트랜지스터(166)를 통해 흐르는 전류량을 증가시키는 효과를 얻을 수 있다. Thus, the semiconductor device of Figure 1d may be obtained an effect of increasing the amount of current flowing through the effect of the addition to the transistor 166, resulting in the semiconductor device of FIG. 1b.

도 1a 내지 도 1d에 도시되어 있는 반도체 장치들에 있어서, 데이터의 기록, 보유 및 판독은, 트랜지스터(160)의 게이트 전극의 전위가 유지될 수 있다는 이점을 사용하여, 다음 방식으로 수행될 수 있다. In the semiconductor device shown in Figure 1a to 1d, the data write, hold and read out are, with the advantage that the potential of the gate electrode of the transistor 160 can be held, may be carried out in the following manner: . 도 1a의 구성이 다음 설명에서 사용되지만, 동일한 것이 다른 구성들에 적용될 수 있다는 것을 유념해야 한다. The configuration of Figure 1a, but in the following description, the same is important to note that there be applied to other configurations.

첫 번째로, 데이터의 기록 및 보유가 기술될 것이다. First, it will be recorded and retention of data technologies. 먼저, 제 4 배선의 전위는 트랜지스터(162)가 턴온되는 전위로 설정되고, 트랜지스터(162)가 턴온된다. First, the potential of the fourth wiring is set to a potential that transistor 162 is turned on, the transistor 162 is turned on. 따라서, 제 3 배선의 전위가 트랜지스터(160)의 게이트 전극에 공급된다(기록). Therefore, the potential of the third wiring is supplied to the gate electrode of the transistor 160 (recording). 그 후에, 제 4 배선의 전위는 트랜지스터(162)가 턴오프되는 전위로 설정되고, 트랜지스터(162)가 턴오프됨으로써, 트랜지스터(160)의 게이트 전극의 전위가 유지된다(보유). Thereafter, the potential of the wiring 4 is a transistor 162 set the potential is turned off, whereby the transistor 162 is turned off, the potential of the gate electrode of the transistor 160 is maintained (held).

트랜지스터(162)의 오프-상태 전류는 아주 낮기 때문에, 트랜지스터(160)의 게이트 전극의 전위가 장시간 동안 유지된다. OFF of the transistor 162. Because the current state is very low, and the potential of the gate electrode of the transistor 160 is held for a long period of time. 예를 들어, 트랜지스터(160)의 게이트 전극의 전위가 트랜지스터(160)가 턴온되는 전위일 때, 트랜지스터(160)의 온 상태가 장시간 동안 유지된다. For example, the potential of the gate electrode of the transistor 160 is turned on when the electric potential that transistor 160 turns on, transistor 160 is held for a long period of time. 한편, 트랜지스터(160)의 게이트 전극의 전위가 트랜지스터(160)가 턴오프되는 전위일 때, 트랜지스터(160)의 오프 상태가 장시간 동안 유지된다. On the other hand, an off state when the electric potential of the gate electrode of the transistor 160, one potential, the transistor 160 is turned off, transistor 160 is held for a long period of time.

두 번째로, 데이터의 판독이 기술될 것이다. Secondly, it will be read out of the data description. 상술된 바와 같이, 트랜지스터(160)의 온 상태 또는 오프 상태가 유지되는 상태에서, 미리 결정된 전위(저 전위)가 제 1 배선에 공급될 때, 제 2 배선의 전위는 트랜지스터(160)가 온되어 있는지 오프되어 있는지에 따라서 변경된다. As described above, while the on state or off state of the transistor 160 is maintained, when it is supplied to the first wiring predetermined potential (low potential), the potential of the second wiring is a transistor 160 ON that changes depending on whether the off. 예를 들어, 트랜지스터(160)가 온되어 있을 때, 제 2 배선의 전위는 제 1 배선의 전위에 따라 더 낮아지게 된다. For example, when the transistor 160 is turned on, the potential of the second wiring is made lower according to the potential of the first wiring. 반대로, 트랜지스터(160)가 오프되어 있을 때, 제 2 배선의 전위는 변경되지 않는다. On the other hand, when the transistor 160 is turned off, the potential of the second wiring is not changed.

데이터가 유지되는 상태에서, 제 2 배선의 전위는 이러한 방식으로 미리 결정된 전위와 비교됨으로써, 데이터가 판독될 수 있다. In a state where data is maintained, the potential of the second wiring is being compared with a predetermined potential in this manner, data can be read.

세 번째로, 데이터의 재기록이 기술될 것이다. Thirdly, rewriting of data will be described. 데이터의 재기록은 데이터의 기록 및 보유와 유사한 방식으로 수행된다. Rewriting of data is carried out in a manner similar to the recording and retention of data. 즉, 제 4 배선의 전위는 트랜지스터(162)가 턴온되는 전위로 설정되고, 트랜지스터(162)는 턴온된다. That is, the potential of the fourth wiring is set to a potential that transistor 162 turns on, transistor 162 is turned on. 따라서, 제 3 배선의 전위(새로운 데이터에 대한 전위)가 트랜지스터(160)의 게이트 전극에 공급된다. Therefore, the potential of the third wiring (the potential of the new data) is supplied to the gate electrode of the transistor 160. 그 후에, 제 4 배선의 전위는 트랜지스터(162)가 턴오프되는 전위로 설정되고, 트랜지스터(162)가 턴오프됨으로써, 새로운 데이터가 기억된다. Thereafter, the potential of the wiring 4 is a transistor 162 set the potential is turned off, thereby turning off the transistor 162, the new data is stored.

본원에 개시된 발명에 따른 반도체 장치에 있어서, 상술된 바와 같이 데이터를 다시 기록함으로써 데이터가 직접 재기록될 수 있다. A semiconductor device according to the invention disclosed herein, data may be directly rewritten by re-writing data, as described above. 이러한 이유로 인해, 플래시 메모리 등에서 필요한 소거 동작이 필요없고, 따라서, 소거 동작으로 인한 동작 속도 감소가 방지될 수 있다. For this reason, there is no need to require an erase operation, etc. Flash memory, and therefore, the operation speed is decreased due to erasing operation can be prevented. 다시 말해서, 반도체 장치의 고속 동작이 실현될 수 있다. It can be words, realizing high speed operation of the semiconductor device.

전자들이 다수 캐리어들인 n-채널 트랜지스터가 상기 설명에서 사용되었지만; Although electrons are used in the description n- channel transistors, which are majority carriers; 홀들이 다수 캐리어들인 p-채널 트랜지스터가 n-채널 트랜지스터 대신 사용될 수 있다는 것은 말할 필요도 없다는 점을 유념해야 한다. The holes are the majority carriers, which are p- channel transistors should be noted that it is not to say that it can be used in place of n- channel transistor.

<반도체 장치의 평면 구조 및 단면 구조> <Plane structure and the section structure of the semiconductor device>

도 2a 및 도 2b는 도 1a에 도시되어 있는 반도체 장치 구성의 예를 도시한다. Figure 2a and 2b shows an example of the semiconductor device configurations shown in Figure 1a. 도 2a는 반도체 장치의 단면도를 도시하고, 도 2b는 반도체 장치의 평면도를 도시한다. Figure 2a shows a cross-sectional view of a semiconductor device, and Figure 2b shows a top view of the semiconductor device. 여기서, 도 2a는 도 2b에서의 A1-A2 선 및 B1-B2 선을 따르는 단면에 대응한다. Here, Figure 2a corresponds to the section along the line A1-A2 and B1-B2 line in Fig. 2b. 도 2a 및 도 2b에 도시되어 있는 반도체 장치는 하부에 산화물 반도체 이외의 재료를 포함하는 트랜지스터(160) 및 상부에 산화물 반도체를 포함하는 트랜지스터(162)를 포함한다. Figures 2a and the semiconductor device shown in Figure 2b includes a transistor 162 including an oxide semiconductor in the transistor 160 and the substrate having a material other than the oxide semiconductor in the lower portion. 트랜지스터들(160, 162)은 여기서 n-채널 트랜지스터들이고; Transistors 160 and 162 are here deulyigo n- channel transistor; 대안적으로, p-채널 트랜지스터가 사용될 수도 있다는 것을 유념해야 한다. Alternatively, it should be noted that the p- channel transistor may be used. 특히, 트랜지스터(160)로서 p-채널 트랜지스터를 사용하는 것이 용이하다. In particular, it is easy to use the p- channel transistor as the transistor 160. 또한, 예를 들어, 유사한 구조가 도 1b 내지 도 1d의 반도체 장치들에 적용될 수 있다. Also, for example, similar structure can be applied to the semiconductor device of Figure 1b to Figure 1d.

트랜지스터(160)는 반도체 재료를 포함하는 기판(100)에 제공되는 채널 형성 영역(116), 채널 형성 영역(116)을 샌드위치하기 위해 제공되는 불순물 영역들(114) 및 고농도 불순물 영역들(120)(이들 영역들은 총괄하여 간단히 불순물 영역들이라고 할 수 있다), 채널 형성 영역(116) 위에 제공되는 게이트 절연층(108), 게이트 절연층(108) 위에 제공되는 게이트 전극(110), 및 불순물 영역들(114)에 전기적으로 접속되는 소스 전극 또는 드레인 전극(이하, 소스/드레인 전극이라고 함)(130a) 및 소스/드레인 전극(130b)을 포함한다. Transistor 160 of the impurity that are provided to sandwich the channel forming region 116, a channel formation region 116 provided on the substrate 100 including the semiconductor material regions 114 and the heavily-doped impurity region 120 (these regions are collectively simply can be called the impurity region), a channel forming region 116, a gate insulating layer 108 provided over a gate electrode 110 provided on the gate insulating layer 108, and impurity regions and 114 electrically a source electrode or a drain electrode (hereinafter referred to as source / drain electrodes), (130a) and the source / drain electrode (130b) is connected to.

게이트 전극(110)의 측면 상에는 측벽 절연층들(118)이 제공된다. The sidewall insulating layers formed on the side surface 118 of the gate electrode 110 is provided. 단면도에서 봤을 때 측벽 절연층들(118)과 중첩하지 않는 기판(100)의 영역에 고농도 불순물 영역들(120)이 배치된다. The cross-sectional view as seen from the high concentration in the region of the side wall insulating layer of the substrate 100 that does not overlap with the 118, the impurity region 120 is arranged. 고농도 불순물 영역들(120) 위에는 금속 화합물 영역들(124)이 배치된다. The 124 metal compound region is disposed above the high concentration impurity region 120. 트랜지스터(160)를 둘러싸기 위해 기판(100) 위에 소자 분리 절연층(106)이 제공된다. The substrate element isolation insulating layer 106 over 100 to surround the transistor 160 is provided. 트랜지스터(160)를 덮기 위해 층간 절연층(126) 및 층간 절연층(128)이 제공된다. The interlayer insulating layer 126 and the interlayer insulating layer 128 is provided to cover the transistor 160. 소스/드레인 전극(130a) 및 소스/드레인 전극(130b) 각각은 층간 절연층들(126, 128)에 형성된 개구를 통해 금속 화합물 영역들(124)에 전기적으로 접속된다. Source / drain electrodes (130a) and the source / drain electrodes (130b) each of which is electrically connected to the metal compound region through an opening formed in the interlaminar insulating layer (126, 128) (124). 즉, 소스/드레인 전극들(130a, 130b) 각각은 금속 화합물 영역들(124)을 통해 고농도 불순물 영역들(120) 및 불순물 영역들(114)에 전기적으로 접속된다. That is, it is electrically connected to the high concentration impurity regions 120 and the impurity region 114 through the source / drain electrodes (130a, 130b), each of the metal compound region 124. 소스/드레인 전극들(130a, 130b)과 유사한 방식으로 형성되는 전극(130c)은 게이트 전극(110)에 전기적으로 접속된다. The source / drain electrode electrode (130c) is formed in a manner similar to (130a, 130b) is electrically connected to the gate electrode 110.

트랜지스터(162)는 층간 절연층(128) 위에 제공되는 게이트 전극(136d), 게이트 전극(136d) 위에 제공되는 게이트 절연층(138), 게이트 절연층(138) 위에 제공되는 산화물 반도체층(140), 및 산화물 반도체층(140) 위에 제공되고 산화물 반도체층(140)에 전기적으로 접속되는 소스/드레인 전극(142a) 및 소스/드레인 전극(142b)을 포함한다. Transistor 162 has a gate electrode (136d), the gate electrode oxide semiconductor layer 140 provided on the gate insulating layer 138, a gate insulating layer 138 is provided over (136d) provided on the interlayer insulating layer 128 , and the oxide comprises a semiconductor layer 140 is provided over the oxide semiconductor layer 140 is electrically the source / drain electrodes (142a) and the source / drain electrode (142b) is connected to.

여기서, 게이트 전극(136d)은 층간 절연층(128) 위에 형성되는 절연층(132)에 매립되도록 제공된다. Here, the gate electrode (136d) is provided to be embedded in the insulating layer 132 is formed on the interlayer insulating layer 128. 게이트 전극(136d)과 같이, 전극(136a), 전극(136b) 및 전극(136c)은 소스/드레인 전극(130a), 소스/드레인 전극(130b) 및 전극(130c)과 각각 접하여 형성된다. As the gate electrode (136d), the electrodes (136a), the electrode (136b) and an electrode (136c) is formed in contact with the source / drain electrodes (130a), a source / drain electrode (130b) and an electrode (130c), respectively.

산화물 반도체층(140)의 일부와 접하도록 보호 절연층(144)이 트랜지스터(162) 위에 제공된다. An oxide semiconductor layer protective insulating layer 144 in contact with a portion of 140 is provided on the transistor 162. 층간 절연층(146)이 보호 절연층(144) 위에 제공된다. An interlayer insulating layer 146 is provided over the protective insulating layer 144. 소스/드레인 전극(142a) 및 소스/드레인 전극(142b)에 이르는 개구들이 보호 절연층(144) 및 층간 절연층(146)에 형성된다. Is formed on the source / drain electrodes (142a) and the source / drain electrodes isolated openings are protected up to (142b) layer 144 and the interlayer insulating layer 146. 전극(150d) 및 전극(150e)이 각각의 개구들을 통해 소스/드레인 전극(142a) 및 소스/드레인 전극(142b)과 접하여 각각 형성된다. Electrode (150d) and an electrode (150e) as the source / drain electrode (142a) and the source / drain electrode (142b) and in contact with the respective openings are formed. 전극들(150d, 150e)과 같이, 전극(150a), 전극(150b) 및 전극(150c)이 각각 게이트 절연층(138), 보호 절연층(144) 및 층간 절연층(146)에 제공되어 있는 개구들을 통해 각각 전극(136a), 전극(136b) 및 전극(136c)과 접하여 형성된다. As the electrodes (150d, 150e), the electrodes (150a), the electrode (150b) and an electrode (150c) is provided in the respective gate insulating layer 138, a protective insulation layer 144 and the interlayer insulating layer 146 It is respectively formed in contact with an electrode (136a), the electrode (136b) and an electrode (136c) through the apertures.

여기서, 산화물 반도체층(140)은 바람직하게 수소와 같은 불순물들이 충분히 제거된 고순도화된 산화물 반도체층이다. Here, the oxide semiconductor layer 140 is preferably a highly purified oxide semiconductor layer to sufficiently remove impurities, such as hydrogen. 구체적으로, 산화물 반도체층(140)의 수소 농도는 5×10 19 atmos/㎤ 이하, 바람직하게, 5×10 18 atmos/㎤ 이하, 더욱 바람직하게, 5×10 17 atmos/㎤ 이하이다. Specifically, the hydrogen concentration in the oxide semiconductor layer 140 is 5 × 10 19 atmos / ㎤ or less, preferably, 5 × 10 18 atmos / ㎤ or less, more preferably, 5 × 10 17 atmos / ㎤ below. 또한, 산화물 반도체층(140)은 바람직하게 충분한 양의 산소를 포함하므로, 산소의 결핍으로 인한 결함들이 감소된다. Further, because the oxide semiconductor layer 140 preferably contains a sufficient amount of oxygen is reduced due to the lack of oxygen defects. 수소 농도의 충분한 감소에 의해 고순도화되어 산소의 결핍으로 인한 결함들이 감소되는 산화물 반도체층(140)은 1×10 12 /㎤ 미만, 바람직하게, 1×10 11 /㎤ 이하의 캐리어 농도를 갖는다. Is highly purified by a sufficient reduction in the hydrogen concentration in the oxide semiconductor layer 140, which are reduced due to the lack of oxygen defects is 1 × 10 12 / ㎤ less, and preferably has a carrier concentration of less than 1 × 10 11 / ㎤. 진성 또는 실질적으로 진성이 되는 이러한 산화물 반도체의 사용에 의해 우수한 오프-상태 전류 특성들을 갖는 트랜지스터(162)가 얻어질 수 있다. Excellent off by the use of such an oxide semiconductor which is intrinsic or substantially intrinsic - a transistor 162 having a state-current characteristics can be obtained. 예를 들어, 드레인 전압(Vd)이 +1V 또는 +10V이고 게이트 전압(Vg)이 -5V 내지 -20V의 범위에 있을 때, 오프-상태 전류는 1×10 -13 A 이하이다. For example, the drain voltage (Vd) and the + 1V or + 10V when the gate voltage (Vg) is in the range of -5V to -20V, the off-state current is 1 × 10 -13 A or less. 수소 농도의 충분한 감소로 고순도화되어 산소의 결핍으로 인한 결함들이 감소되는 산화물 반도체층(140)이 트랜지스터(162)의 오프-상태 전류를 감소시키기 위해 사용됨으로써, 새로운 구조를 갖는 반도체 장치가 실현될 수 있다. Are highly purified to a sufficient reduction in the hydrogen concentration in the oxide semiconductor layer 140 is reduced defects due to lack of oxygen off of transistor 162 - being used to reduce the state current, be a semiconductor device realized which has a novel structure can. 산화물 반도체층(140)의 수소 농도는 이차 이온 질량 분석법(SIMS, secondary ion mass spectrometry)에 의해 측정된다는 것을 유념해야 한다. The hydrogen concentration in the oxide semiconductor layer 140 is to be noted that the measurement by secondary ion mass spectrometry (SIMS, secondary ion mass spectrometry).

절연층(152)이 층간 절연층(146) 위에 제공된다. Insulating layer 152 is provided on the interlayer insulating layer 146. 전극(154a), 전극(154b), 전극(154c), 및 전극(154d)이 절연층(152)에 매립되도록 제공된다. Electrode (154a), the electrode (154b), the electrode (154c), and an electrode (154d) is provided so that the buried insulating layer 152. 전극(154a)은 전극(150a)과 접한다. Electrode (154a) and touches the electrode (150a). 전극(154b)은 전극(150b)과 접한다. Electrode (154b) facing another electrode (150b). 전극(154c)는 전극(150c) 및 전극(150d)과 접한다. Electrode (154c) abuts with an electrode (150c) and the electrode (150d). 전극(154d)은 전극(150e)과 접한다. Electrode (154d) facing another electrode (150e).

즉, 도 2a 및 도 2b에 도시되어 있는 반도체 장치에 있어서, 트랜지스터(160)의 게이트 전극(110) 및 트랜지스터(162)의 소스/드레인 전극(142a)은 전극들(130c, 136c, 150c, 154c 및 150d)을 통해 전기적으로 접속된다. That is, in the semiconductor device shown in Figures 2a and 2b, the source / drain electrodes (142a) of the gate electrode 110 and the transistors 162 of the transistor 160 are electrodes (130c, 136c, 150c, 154c and 150d) are electrically connected to each other through a.

<반도체 장치를 제작하기 위한 방법> <Method of manufacturing a semiconductor device>

다음에, 반도체 장치를 제작하기 위한 방법의 예가 기술될 것이다. Next, it will be an example of a method for manufacturing a semiconductor device technology. 먼저, 하부에 있는 트랜지스터(160)를 제작하기 위한 방법이 도 3a 내지 도 3h를 참조하여 이하 기술될 것이고, 이어서, 상부에 있는 트랜지스터(162)를 제작하기 위한 방법이 도 4a 내지 도 4g 및 도 5a 내지 도 5d를 참조하여 기술될 것이다. First, the method for manufacturing the transistor 160 in the lower reference to Figure 3a-3h and will be described below, then, a method for manufacturing the transistor 162 in the upper Figure 4a-4g and 5a to 5d with reference to Figure will now be described.

<하부 트랜지스터를 제작하기 위한 방법> <Method for preparing a lower transistor>

먼저, 반도체 재료를 포함하는 기판(100)이 준비된다(도 3a 참조). First, a substrate 100 including a semiconductor material is prepared (see Fig. 3a). 반도체 재료를 포함하는 기판(100)으로서, 실리콘, 탄화실리콘 등으로 이루어진 단결정 반도체 기판 또는 다결정 반도체 기판; A single crystal semiconductor substrate or a polycrystalline semiconductor substrate formed with a substrate 100 including a semiconductor material, silicon, silicon carbide and the like; 실리콘 게르마늄 등으로 이루어진 화합물 반도체 기판; A compound semiconductor substrate made of silicon germanium, and the like; SOI 기판 등이 사용될 수 있다. Such as an SOI substrate may be used. 여기서는, 반도체 재료를 포함하는 기판(100)으로서 단결정 실리콘 기판을 사용하는 예가 기술된다. Here, a substrate 100 including a semiconductor material is described an example of using a single crystal silicon substrate. 일반적으로, 용어 "SOI 기판"은 실리콘 반도체층이 절연 표면 상에 제공되는 기판을 의미한다는 것을 유념해야 한다. In general, the term "SOI substrate" is to be noted that the substrate means is provided on the insulating surface of the silicon semiconductor layer. 본 명세서 등에 있어서, 용어 "SOI 기판"은 또한 실리콘 이외의 재료를 사용하여 형성된 반도체층이 절연 표면 위에 제공되는 기판을 그 카테고리에 포함한다. Etc. In the present specification, the term "SOI substrate" also includes a substrate that is provided on an insulating surface a semiconductor layer formed using a material other than silicon in the category. 즉, "SOI 기판"에 포함되는 반도체층은 실리콘 반도체층으로 제한되지 않는다. That is, the semiconductor layer included in the "SOI substrate" is not limited to a silicon semiconductor layer. 또한, SOI 기판은 유리 기판과 같은 절연 기판 위에 절연층을 개재하여 반도체층이 제공되는 구조를 갖는 기판일 수 있다. In addition, SOI substrate can be via an insulating layer on an insulating substrate such as a glass substrate board having a structure provided with a semiconductor layer.

소자 분리 절연층을 형성하기 위한 마스크로서 작용하는 보호층(102)이 기판(100) 위에 형성된다(도 3a 참조). The protective layer 102 which serves as a mask for forming an element isolation insulating layer is formed over the substrate 100 (see Fig. 3a). 보호층(102)으로서, 예를 들어, 산화실리콘, 질화실리콘, 질화산화실리콘 등을 사용하여 형성된 절연층이 사용될 수 있다. As the protective layer 102, for example, it may be an insulating layer formed using silicon oxide, silicon nitride, silicon nitride oxide and the like. 이 단계 전후에, 트랜지스터의 임계 전압을 제어하기 위해서, n-형 도전성을 부여하는 불순물 원소 또는 p-형 도전성을 부여하는 불순물 원소가 기판(100)에 첨가될 수도 있다는 것을 유념해야 한다. Before or after this step, in order to control the threshold voltage of the transistor, it should be noted that the impurity element imparting p- type conductivity or an impurity element for imparting the n- type conductivity may be added to the substrate 100. 기판(100)에 포함된 반도체 재료가 실리콘일 때, n-형 도전성을 부여하는 불순물로서 인, 비소 등이 사용될 수 있다. When the semiconductor material included in the substrate 100 is silicon days, there is a phosphorus, arsenic or the like as an impurity that gives the n- type conductivity can be used. p-형 도전성을 부여하는 불순물로서는 붕소, 알루미늄, 갈륨 등이 사용될 수 있다. As the impurity for imparting p- type conductivity can be used are boron, aluminum, gallium and the like.

다음에, 보호층(102)으로 덮이지 않은 영역(즉, 노출된 영역)의 기판(100)의 일부가, 마스크로서 보호층(102)을 사용하여 에칭에 의해 제거된다. Next, a portion of the substrate 100 of the protective layer that are not covered with 102 area (i.e., the exposed regions), using the protective layer 102 as a mask is removed by etching. 따라서, 분리된 반도체 영역(104)이 형성된다(도 3b 참조). Thus, the separated semiconductor region 104 is formed (see Fig. 3b). 에칭으로서는, 바람직하게 드라이 에칭이 수행되지만, 웨트 에칭이 수행될 수도 있다. As the etching, but preferably dry etching is performed, wet etching may be performed. 에칭 가스 및 에천트는 에칭될 층의 재료에 따라 적절히 선택될 수 있다. It may be appropriately selected depending on the material of the etching gas, and etchant to be etched layer.

이어서, 반도체 영역(104)을 덮기 위해 절연층이 형성되고, 반도체 영역(104)과 중첩하는 영역의 절연층이 선택적으로 제거되어, 소자 분리 절연층(106)이 형성된다(도 3b 참조). Then, the insulating layer to cover the semiconductor region 104 is formed on the insulating layer in the area overlapping the semiconductor region 104 is selectively removed, the element isolation insulating layer 106 is formed (see FIG. 3b). 절연층은 산화실리콘, 질화실리콘, 질화산화실리콘 등을 사용하여 형성된다. The insulating layer is formed using silicon oxide, silicon nitride, silicon nitride oxide and the like. 절연층을 제거하기 위한 방법으로서, CMP와 같은 폴리싱 처리 및 에칭 처리 중 임의의 것이 이용될 수 있다. As a method for removing the insulating layer, and any of that can be used during the polishing process and the etching process such as CMP. 반도체 영역(104)의 형성 후 또는 소자 분리 절연층(106)의 형성 후에 보호층(102)이 제거된다는 것을 유념해야 한다. It should be noted that the protective layer 102 after forming a semiconductor region 104 is formed, or after the element isolation insulating layer 106 is removed.

다음에, 절연층이 반도체 영역(104) 위에 형성되고, 도전성 재료를 포함하는 층이 절연층 위에 형성된다. Next, the insulating layer is formed over the semiconductor region 104, a layer including a conductive material is formed on the insulating layer.

절연층은 나중에 게이트 절연층으로서 작용하기 때문에, 절연층은 바람직하게 CVD 방법, 스퍼터링 방법 등으로 형성되는 산화실리콘, 질화산화실리콘, 질화실리콘, 산화하프늄, 산화알루미늄, 산화탄탈 등을 함유하는 막을 사용하는 단층 구조 또는 적층 구조를 갖는다. The insulating layer is later because it acts as a gate insulating layer, the insulating layer is used preferably in the film containing a CVD method, a sputtering method such as a silicon oxide, nitride, silicon oxide is formed, a silicon nitride, hafnium oxide, aluminum oxide, tantalum oxide etc. It has a single layer structure or a lamination structure. 대안적으로, 절연층은 반도체 영역(104)의 표면이 고밀도 플라즈마 처리 또는 열 산화 처리에 의해 산화 또는 질화되는 방식으로 형성될 수도 있다. Alternatively, the insulating layer may be formed in such a way that the surface of the semiconductor region 104 is oxidized or nitrided by high-density plasma treatment or a thermal oxidation process. 고밀도 플라즈마 처리는, 예를 들어, He, Ar, Kr 또는 Xe와 같은 희가스와 산소, 산화질소, 암모니아, 질소 또는 수소와 같은 가스의 혼합 가스를 사용하여 수행될 수 있다. High-density plasma treatment, for example, can be performed using a gas such as a mixed gas of rare gas and oxygen, nitrogen oxide, ammonia, nitrogen or hydrogen, such as He, Ar, Kr or Xe. 절연층의 두께에는 특별한 제한이 없고; The thickness of the insulating layer has no particular restriction; 절연층은, 예를 들어, 1㎚ 내지 100㎚의 두께를 가질 수 있다. The insulating layer is, for example, may have a thickness of 1㎚ to 100㎚.

도전성 재료를 포함하는 층은 알루미늄, 구리, 티타늄, 탄탈 또는 텅스텐과 같은 금속 재료를 사용하여 형성될 수 있다. Layer including a conductive material can be formed using a metal material such as aluminum, copper, titanium, tantalum or tungsten. 도전성 재료를 포함하는 층은 도전성 재료를 함유하는 다결정 실리콘과 같은 반도체 재료를 사용하여 형성될 수도 있다. Layer including a conductive material may be formed using a semiconductor material such as polysilicon containing a conductive material. 도전성 재료를 포함하는 층을 형성하기 위한 방법에는 특별한 제한이 없고, 증착 방법, CVD 방법, 스퍼터링 방법 또는 스핀 코팅 방법과 같은 다양한 막 형성 방법이 이용될 수 있다. A method for forming a layer containing the conductive material has no particular limitation, a variety of film formation methods such as deposition method, a CVD method, a sputtering method or a spin coating method may be used. 이 실시형태는 도전성 재료를 포함하는 층이 금속 재료를 사용하여 형성되는 경우의 예를 보여준다는 것을 유념해야 한다. This embodiment is to be noted that a layer including a conductive material is an example of the case is formed using a metal material.

그 후에, 절연층 및 도전성 재료를 포함하는 층이 선택적으로 에칭되어, 게이트 절연층(108) 및 게이트 전극(110)이 형성된다(도 3c 참조). Thereafter, a layer including an insulating layer and a conductive material is selectively etched, a gate insulating layer 108 and gate electrode 110 is formed (see Fig. 3c).

다음에, 게이트 전극(110)을 덮는 절연층(112)이 형성된다(도 3c 참조). Next, the insulating layer 112 covering the gate electrode 110 is formed (see Fig. 3c). 이어서, 인(P), 비소(As) 등이 반도체 영역(104)에 첨가되어, 얕은 접합 깊이를 갖는 불순물 영역들(114)이 기판(100)에 형성된다(도 3c 참조). Then, phosphorus (P), such as arsenic (As) is added to the semiconductor region 104, the impurity region having a shallow junction depth (114) is formed on the substrate 100 (see Fig. 3c). 여기서는 n-채널 트랜지스터를 형성하기 위해 인 또는 비소가 첨가되고; Here, phosphorus or arsenic is added to form an n- channel transistor; p-채널 트랜지스터를 형성하는 경우에는 붕소(B) 또는 알루미늄(Al)과 같은 또 다른 불순물 원소가 첨가될 수도 있다는 것을 유념해야 한다. In the case of forming the p- channel transistor has to be noted that there are other impurity element such as boron (B) or aluminum (Al) may be added. 불순물 영역들(114)의 형성에 의해, 반도체 영역(104)의 게이트 절연층(108) 아래에 채널 형성 영역(116)이 형성된다(도 3c 참조). By the formation of the impurity regions 114, a gate insulating layer 108, a channel forming region 116 at the bottom of the semiconductor region 104 is formed (see Fig. 3c). 여기서, 첨가된 불순물의 농도가 적절히 설정되어, 짧은 채널 효과가 억제될 수 있다. Here, the concentration of the added impurity is appropriately set, there is a short-channel effect can be suppressed. 반도체 소자의 크기가 매우 감소될 때에는 바람직하게 농도가 증가된다. Preferably the density is increased when the size of the semiconductor element to be greatly reduced. 여기서는 절연층(112)의 형성 이후에 불순물 영역들(114)이 형성되는 단계가 이용되고; Here is after the formation of the insulating layer 112, impurity regions 114 are formed steps are used; 대안적으로는, 절연층(112)이 불순물 영역들(114)의 형성 이후에 형성될 수도 있다. Alternatively, it may be an insulating layer 112 is formed after the formation of the impurity region 114.

다음에, 측벽 절연층들(118)이 형성된다(도 3d 참조). Next, the side wall insulating layer 118 is formed (see Fig. 3d). 절연층(112)을 덮기 위해 절연층이 형성된 다음 높은 이방성 에칭이 행해짐으로써, 측벽 절연층들(118)이 자기 정합적으로 형성될 수 있다. Isolated by the following high anisotropic etching haenghaejim formed in the insulating layer to cover the layer 112, the side wall insulating layer 118 may be formed in a self-aligning manner. 이때, 절연층(112)을 부분적으로 에칭하여 게이트 전극(110)의 상면 및 불순물 영역들(114)의 상면들이 노출되도록 하는 것이 바람직하다. At this time, it is preferable that the upper surface to expose the upper surface and the impurity region of the insulating layer by partially etching the gate electrode 110 to 112 114.

이어서, 게이트 전극(110), 불순물 영역들(114), 측벽 절연층들(118) 등을 덮기 위해 절연층이 형성된다. Then, an insulating layer is formed to cover the gate electrode 110, the impurity regions 114, the side wall insulating layer 118 and the like. 다음에, 절연층이 불순물 영역들(114)과 접하는 영역들에 인(P), 비소(As) 등이 첨가되어, 고농도 불순물 영역들(120)이 형성된다(도 3e 참조). Next, the insulating layer is added, such as phosphorus (P), arsenic (As) in the regions in contact with the impurity region 114, a high concentration impurity region 120 is formed (see Fig. 3e). 그 후에, 절연층이 제거되고, 게이트 전극(110), 측벽 절연층들(118), 고농도 불순물 영역들(120) 등을 덮기 위해 금속 층(122)이 형성된다(도 3e 참조). Thereafter, the insulating layer is removed, and a gate electrode 110, sidewall insulating layers 118, the high concentration impurity regions 120, a metal layer 122 to cover the like are formed (see Fig. 3e). 진공 증착 방법, 스퍼터링 방법 또는 스핀 코팅 방법과 같은 다양한 막 형성 방법들이 금속층(122)을 형성하는데 이용될 수 있다. Various film-forming methods such as vacuum deposition method, a sputtering method or a spin coating method, may be used to form the metal layer 122. 금속층(122)은 바람직하게 반도체 영역(104)에 포함된 반도체 재료와 반응하여 저저항 금속 화합물이 되는 금속 재료를 사용하여 형성된다. A metal layer 122 is preferably reacted with the semiconductor material contained in the semiconductor region 104 is formed using a metal material serving as a low-resistance metal compound. 이러한 금속 재료의 예들로는 티타늄, 탄탈, 텅스텐, 니켈, 코발트 및 백금이 있다. Examples of such materials include metal is titanium, tantalum, tungsten, nickel, cobalt, and platinum.

다음에, 열 처리가 수행되어, 금속층(122)이 반도체 재료와 반응한다. Next, a heat treatment is performed, the metal layer 122 reacts with the semiconductor material. 따라서, 고농도 불순물 영역들(120)과 접하는 금속 화합물 영역들(124)이 형성된다(도 3f 참조). Thus, the high concentration impurity regions (120) and in contact with the metal compound region 124 is formed (see Fig. 3f). 게이트 전극(110)이 다결정 실리콘 등을 사용하여 형성될 때, 금속층(122)과 접하는 게이트 전극(110)의 영역에 금속 화합물 영역이 또한 형성된다는 것을 유념해야 한다. Gate electrode 110 is to be noted that when formed using, for example, polycrystalline silicon, in the region of the gate electrode 110 in contact with the metal layer 122 is also formed of metal compound region.

열 처리로서, 예를 들어, 플래시 램프에 의한 조사가 이용될 수 있다. As the heat treatment, for example, the irradiation by the flash lamp can be used. 또 다른 열 처리 방법이 사용될 수도 있다는 것은 말할 필요도 없지만, 금속 화합물의 형성시 화학 반응의 제어성을 향상시키기 위해서 매우 단시간 동안 열처리가 이루어질 수 있는 방법이 사용되는 것이 바람직하다. Also not to mention the fact that other heat-treatment method may be used, it is preferred that the heat treatment is extremely way to be for a short period of time to be used in order to improve the controllability of the chemical reactions during the formation of the metal compound. 금속 화합물 영역들은 금속 재료와 반도체 재료의 반응에 의해 형성되고 충분히 높은 도전성을 갖는다는 것을 유념해야 한다. Metal compound to be noted that the regions are formed by the reaction of a metal material and a semiconductor material has a sufficiently high conductivity. 금속 화합물 영역들의 형성은 적절히 전기 저항을 감소시키고 소자 특성들을 향상시킬 수 있다. The formation of metal compound regions can properly reduce the electric resistance and improving the device characteristics. 금속층(122)은 금속 화합물 영역들(124)이 형성된 후에 제거된다는 것을 유념해야 한다. A metal layer 122 is to be noted that after removal of the metal compound region 124 is formed.

이어서, 상기 단계들을 통해 형성된 구성요소들을 덮기 위해 층간 절연층(126) 및 층간 절연층(128)이 형성된다(도 3g 참조). Subsequently, the interlayer insulating layer 126 and the interlayer insulating layer 128 to cover the components formed via the above steps are formed (see Fig. 3g). 층간 절연층들(126, 128)은 산화실리콘, 질화산화실리콘, 질화실리콘, 산화하프늄, 산화알루미늄 또는 산화탄탈과 같은 무기 절연 재료를 함유하는 재료를 사용하여 형성될 수 있다. The interlayer insulating layer 126, 128 may be formed using a material containing an inorganic insulating material such as silicon oxide, silicon nitride oxide, silicon nitride, hafnium oxide, aluminum oxide or tantalum oxide. 또한, 층간 절연층들(126, 128)은 폴리이미드 또는 아크릴과 같은 유기 절연 재료를 사용하여 형성될 수 있다. Further, the interlayer insulating layer 126, 128 may be formed using an organic insulating material such as polyimide or acrylic. 여기서는 층간 절연층(126) 및 층간 절연층(128)의 2층 구조가 이용되지만; Here, the two-layer structure of the interlayer insulating layer 126 and the interlayer insulating layer 128, but the use of; 층간 절연층의 구조는 이러한 구조로 제한되지 않는다는 것을 유념해야 한다. The structure of the interlayer insulating layer is to be noted that it is not limited to this structure. 층간 절연층(128)의 형성 후에, 층간 절연층(128)의 표면은 바람직하게 CMP, 에칭 등에 의해 평탄화된다. After the formation of the interlayer insulating layer 128, the surface of the interlayer insulating layer 128 is preferably planarized by CMP, etching or the like.

다음에, 금속 화합물 영역들(124)에 이르는 개구들이 층간 절연층들에 형성되고, 소스/드레인 전극(130a) 및 소스/드레인 전극(130b)이 개구들에 형성된다(도 3h 참조). Next, the metal compound region 124 openings are formed in the interlaminar insulating layer, source / drain electrodes (130a) and the source / drain electrode (130b) is formed up to the opening (see Fig. 3h). 소스/드레인 전극들(130a, 130b)은, 예를 들어, 도전층이 PVD 방법, CVD 방법 등에 의해 개구들을 포함하는 영역에 형성된 다음 도전층의 일부가 에칭, CMP 등에 의해 제거되는 방식으로 형성될 수 있다. The source / drain electrodes (130a, 130b) are, for example, the conductive layer is a PVD method, a portion of the next conductive layer formed in a region including the opening by a CVD method is formed in a manner that is removed by etching, CMP can.

소스/드레인 전극들(130a, 130b)이 도전층의 일부를 제거함으로써 형성되는 경우에, 공정은 바람직하게 표면들이 평탄화되도록 수행된다는 것을 유념해야 한다. When formed by removing a portion of the conductive layer source / drain electrodes (130a, 130b), the process is to be noted that preferably are performed such that the flattened surface. 예를 들어, 개구들을 포함하는 영역에 얇은 티타늄막 또는 얇은 질화티타늄막이 형성된 다음, 텅스텐막이 개구들에 매립되도록 형성될 때, 후속하는 CMP에 의해 텅스텐막, 티타늄막, 질화티타늄막 등의 불필요한 부분이 제거되어 표면의 평탄성이 향상될 수 있다. For an unnecessary portion, such as g, the formed thin titanium film or a thin titanium nitride in a region including the opening film, and then, when a tungsten film is formed so as to be embedded in the openings, a tungsten by the following CMP film, a titanium film, a titanium nitride film is removed can the flatness of the surface can be improved. 이러한 방식으로 소스/드레인 전극들(130a, 130b)을 포함하는 표면을 평탄화함으로써, 전극, 배선, 절연층, 반도체층 등이 나중 단계들에서 알맞게 형성될 수 있다. By flattening the surface including the source / drain electrode in this manner (130a, 130b), an electrode, a wiring, an insulating layer, a semiconductor layer, and the like may be formed as appropriate in a later stage.

여기서는 금속 화합물 영역들(124)과 접하는 소스/드레인 전극들(130a, 130b)만이 예시되어 있지만; Here, the source / drain electrode in contact with the metal compound region 124 is illustrated only (130a, 130b), but; 게이트 전극(110)과 접하는 전극(예를 들어, 도 2a의 전극(130c)) 등이 또한 이 단계에서 형성될 수 있다는 것을 유념해야 한다. (E. G., The electrode of Figure 2a (130c)) electrode in contact with the gate electrode 110. It should be noted that the like also can be formed in this step. 소스/드레인 전극들(130a, 130b)에 사용되는 재료에는 특별한 제한이 없고, 다양한 도전성 재료들이 사용될 수 있다. The material used for the source / drain electrodes (130a, 130b) has no particular restriction, and can be used a variety of conductive materials. 예를 들어, 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴 또는 스칸듐과 같은 도전성 재료가 사용될 수 있다. For example, there may be used conductive material such as molybdenum, titanium, chromium, tantalum, tungsten, aluminum, copper, neodymium, or scandium.

상기 단계들을 통해서, 반도체 재료를 포함하는 기판(100)을 사용하는 트랜지스터(160)가 형성된다. Through the above steps, the transistor 160 that uses a substrate 100 including a semiconductor material is formed. 상기 단계들 이후에 전극, 배선, 절연층 등이 더 형성될 수도 있다는 것을 유념해야 한다. It should be noted that the electrode after the above steps, a wiring, an insulating layer, such as this may be further formed. 배선이 층간 절연층 및 도전층을 포함하는 적층 구조의 다층 구조를 가질 때, 고도로 집적된 반도체 장치가 제공될 수 있다. When wiring is to have a multi-layer structure of the multilayer structure including an interlayer insulating layer and the conductive layer, a highly integrated semiconductor device can be provided.

<상부 트랜지스터를 제작하기 위한 방법> <Method for producing the upper transistors>

다음에, 층간 절연층(128) 위에 트랜지스터(162)를 제작하기 위한 단계들이 도 4a 내지 도 4g 및 도 5a 내지 도 5d를 참조하여 기술될 것이다. Next, the step will be to fabricate the transistor 162 on the interlayer insulating layer 128 to reference to Figure 4a-4g and 5a-5d and technology. 도 4a 내지 도 4g 및 도 5a 내지 도 5d는 층간 절연층(128) 위에 전극들, 트랜지스터(162) 등을 제작하기 위한 단계들을 도시하고; And Figure 4a-4g and 5a through 5d illustrate the steps for manufacturing the electrodes, the transistor 162 including on the interlayer insulating layer 128; 따라서, 트랜지스터(162) 아래에 놓이는 트랜지스터(160) 등은 생략된다. Thus, the transistor 160, such as underlying the transistor 162 is omitted.

먼저, 절연층(132)이 층간 절연층(128), 소스/드레인 전극들(130a, 130b) 및 전극(130c) 위에 형성된다(도 4a 참조). First, it is formed on the insulating layer 132. The interlayer insulating layer 128, source / drain electrodes (130a, 130b) and an electrode (130c) (see FIG. 4a). 절연층(132)은 PVD 방법, CVD 방법 등에 의해 형성될 수 있다. Insulating layer 132 may be formed by a PVD method, CVD method. 절연층(132)은 산화실리콘, 질화산화실리콘, 질화실리콘, 산화하프늄, 산화알루미늄 또는 산화탄탈과 같은 무기 절연 재료를 함유하는 재료를 사용하여 형성될 수 있다. Insulating layer 132 may be formed using a material containing an inorganic insulating material such as silicon oxide, silicon nitride oxide, silicon nitride, hafnium oxide, aluminum oxide or tantalum oxide.

다음에, 소스/드레인 전극들(130a, 130b) 및 전극(130c)에 이르는 개구들이 절연층(132)에 형성된다. Next, the source / drain electrodes (130a, 130b) and an electrode (130c) leading to the opening is formed in the insulating layer 132. 이때, 나중에 게이트 전극(136d)이 형성될 영역에 개구가 또한 형성된다. In this case, an opening is also formed in a region to be the gate electrode (136d) formed later. 이어서, 도전층(134)이 개구들에 매립되도록 형성된다(도 4b 참조). Then, the conductive layer 134 is formed so as to be embedded in the opening (see Fig. 4b). 개구들은 마스크 등을 사용하여 에칭에 의해 형성될 수 있다. The opening can be formed by etching using a mask or the like. 마스크는, 예를 들어, 포토마스크를 사용하여 노광에 의해 형성될 수 있다. The mask, for example, by using a photo-mask can be formed by exposure. 에칭으로서 웨트 에칭 또는 드라이 에칭 중 하나가 사용될 수도 있고; Also, one of the wet etching or dry etching may be used as the etching; 미세 가공 면에서는 바람직하게 드라이 에칭이 사용된다. The dry etching is preferably used in micro-machined surface. 도전층(134)은 PVD 방법 또는 CVD 방법과 같은 막 형성 방법에 의해 형성될 수 있다. Conductive layer 134 may be formed by a film forming method such as a PVD method or a CVD method. 도전층(134)은, 예를 들어, 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴 또는 스칸듐과 같은 도전성 재료 또는 이들 재료들 중 임의의 재료들의 합금 또는 화합물(예를 들어, 질화물)을 사용하여 형성될 수 있다. Conductive layer 134 is, for example, molybdenum, titanium, chromium, conductive materials or an alloy or compound of any of the ingredients of these materials, such as tantalum, tungsten, aluminum, copper, neodymium, or scandium (e. G., Nitride ) it can be formed to be used.

구체적으로, 예를 들어, 얇은 티타늄막이 PVD 방법에 의해 개구들을 포함하는 영역에 형성되고 얇은 질화티타늄막이 CVD 방법에 의해 형성된 다음, 텅스텐막이 개구들에 매립되도록 형성되는 방법을 이용하는 것이 가능하다. Specifically, for example, a titanium thin film formed by a CVD method, and forming a thin titanium nitride film on a region including the opening by a PVD method, and then a W film it is possible to use a method that is formed so as to be embedded in the opening. 여기서, PVD 방법에 의해 형성되는 티타늄막은 하부 전극들(여기서는 소스/드레인 전극들(130a, 130b), 전극(130c) 등)과의 계면에서의 산화물막을 환원시켜 하부 전극들과의 접촉 저항을 감소시키는 기능을 갖는다. Here, the titanium film lower electrode is formed by a PVD method for reducing the contact resistance with the lower electrode by the reduction of an oxide film at the interface between the (in this case, the source / drain electrodes (130a, 130b), the electrode (130c), and so on) It has a function of. 티타늄막의 형성 이후에 형성되는 질화티타늄막은 도전성 재료의 확산을 방지하는 배리어 기능을 갖는다. Has a barrier function of preventing diffusion of the titanium nitride film is a conductive material that is formed after the titanium film is formed. 티타늄, 질화티타늄 등의 배리어막의 형성 이후에 구리막이 플레이팅 방법에 의해 형성될 수도 있다. After forming the barrier film, such as titanium, titanium nitride, copper film may be formed by a plating method.

도전층(134)이 형성된 후에, 도전층(134)의 일부가 에칭, CMP 등에 의해 제거되어, 절연층(132)이 노출되고 전극들(136a, 136b, 136c) 및 게이트 전극(136d)이 형성된다(도 4c 참조). After conductive layer 134 is formed, are part of the conductive layer 134 is removed by etching, CMP, an insulating layer 132 is the exposed and the electrode (136a, 136b, 136c) and a gate electrode (136d) is formed is (see Fig. 4c). 전극들(136a, 136b, 136c) 및 게이트 전극(136d)이 도전층(134)의 일부를 제거함으로써 형성될 때, 공정은 바람직하게 표면들이 평탄화되도록 수행된다는 것을 유념해야 한다. When the electrodes (136a, 136b, 136c) and a gate electrode (136d) is to be formed by removing a portion of conductive layer 134, and the process is to be noted that preferably are performed such that the flattened surface. 이러한 방식으로 절연층(132), 전극들(136a, 136b, 136c) 및 게이트 전극(136d)의 표면들을 평탄화함으로써, 나중 단계들에서 전극, 배선, 절연층, 반도체층 등이 양호하게 형성될 수 있다. Insulating layer 132 in this manner, the electrodes (136a, 136b, 136c) and is, by flattening the surface of the gate electrode (136d), the electrode at a later stage, a wiring, an insulating layer, a semiconductor layer, and the like can be satisfactorily formed have.

다음에, 절연층(132), 전극들(136a, 136b, 136c) 및 게이트 전극(136d)을 덮기 위해 게이트 절연층(138)이 형성된다(도 4d 참조). Next, the insulating layer 132, the electrodes (136a, 136b, 136c) and the gate insulating layer 138 to cover the gate electrode (136d) is formed (see Fig. 4d). 게이트 절연층(138)은 CVD 방법, 스퍼터링 방법 등에 의해 형성될 수 있다. A gate insulating layer 138 may be formed by a CVD method, a sputtering method. 게이트 절연층(138)은 바람직하게 산화실리콘, 질화실리콘, 산화질화실리콘, 질화산화실리콘, 산화알루미늄, 산화하프늄, 산화탄탈 등을 사용하여 형성된다. A gate insulating layer 138 is formed by preferably using a silicon oxide, silicon nitride, silicon oxynitride, silicon nitride oxide, aluminum oxide, hafnium oxide, tantalum oxide or the like. 게이트 절연층(138)은 단층 구조 또는 적층 구조를 가질 수도 있다는 것을 유념해야 한다. A gate insulating layer 138. It should be noted that it may have a single layer structure or a lamination structure. 예를 들어, 산화질화실리콘으로 이루어진 게이트 절연층(138)은 소스 가스로서 실란(SiH 4 ), 산소 및 질소를 사용하여 플라즈마 CVD 방법에 의해 형성될 수 있다. For example, the gate insulating layer 138 made of silicon oxynitride can be formed by a plasma CVD method using silane (SiH 4), oxygen, and nitrogen as a source gas. 게이트 절연층(138)의 두께에는 특별한 제한이 없고; The thickness of the gate insulating layer 138 has no particular restriction; 예를 들어, 게이트 절연층(138)은 10㎚ 내지 500㎚의 두께를 가질 수 있다. For example, the gate insulating layer 138 may have a thickness of 10㎚ to 500㎚. 예를 들어, 적층 구조를 이용하는 경우에, 게이트 절연층(138)은 바람직하게 50㎚ 내지 200㎚의 두께를 갖는 제 1 게이트 절연층 및 제 1 게이트 절연층 위의 5㎚ 내지 300㎚의 두께를 갖는 제 2 게이트 절연층의 적층이다. For example, in the case of using a multilayer structure, the gate insulating layer 138 is preferably a 50㎚ to the first gate insulating layer having a thickness and a first 200㎚ 5㎚ to 300㎚ thickness on the gate insulating layer the second is deposition of the gate dielectric layers.

불순물들의 제거에 의해 진성 또는 실질적으로 진성이 되는 산화물 반도체(고순도화된 산화물 반도체)는 계면 준위 및 계면 전하에 극히 민감하고; Oxide is intrinsic or substantially intrinsic semiconductor by the removal of impurities (highly purified oxide semiconductor) is extremely sensitive to the interface state and the interfacial charge and; 따라서, 이러한 산화물 반도체가 산화물 반도체층에 사용될 때, 게이트 절연층과의 계면이 중요하다는 것을 유념해야 한다. Therefore, it should be noted that such an oxide semiconductor is used as the oxide semiconductor layer, the interface is important, and the gate insulating layer. 다시 말해서, 고순도화된 산화물 반도체층과 접하게 되는 게이트 절연층(138)은 높은 품질을 가질 필요가 있다. In other words, the gate insulating layer 138 is flush with the highly purified oxide semiconductor layer needs to have high quality.

예를 들어,게이트 절연층(138)이 조밀할 수 있고 높은 내전압 및 높은 품질을 가질 수 있기 때문에 게이트 절연층(138)은 바람직하게 마이크로파(2.45㎓)를 사용하여 고밀도 플라즈마 CVD 방법에 의해 형성된다. For example, to the density the gate insulating layer 138, and because it can have a high withstand voltage and high-quality gate insulating layer 138 is preferably by using a microwave (2.45㎓) is formed by a high density plasma CVD method . 고순도화된 산화물 반도체층 및 고품질의 게이트 절연층이 서로 밀접할 때, 계면 준위가 감소될 수 있고 계면 특성들이 양호할 수 있다. When highly purified oxide semiconductor layer and the high quality of the gate insulating layer are close to each other, the interface state can be reduced and it is possible to interface characteristics are improved.

말할 필요도 없이, 고순도화된 산화물 반도체층이 사용될 때에도, 고품질 절연층이 게이트 절연층으로서 형성될 수 있다면, 스퍼터링 방법 또는 플라즈마 CVD 방법과 같은 또 다른 방법이 이용될 수 있다. Needless to say, even when a highly purified oxide semiconductor layer is used, and if the high-quality insulating layer can be formed as the gate insulating layer, and another method such as a sputtering method or a plasma CVD method may be used. 절연층의 형성 이후에 수행되는 열 처리에 의해 산화물 반도체층과의 계면의 품질 및 특성들이 향상되는 절연층을 사용하는 것이 가능하다. It is possible to use an insulating layer is improved to the interface with the quality and characteristics of the oxide semiconductor layer by a heat treatment performed after the formation of the insulating layer. 임의의 경우에, 게이트 절연층(138)으로서 양호한 막 품질을 갖고 산화물 반도체층과의 계면 준위 밀도를 감소시켜 양호한 계면을 형성할 수 있는 절연층이 게이트 절연층(138)으로서 형성된다. In any case, the film has good quality as a gate insulating layer 138 to reduce the interface state density of the oxide semiconductor layer and an insulating layer capable of forming a good interface is formed as the gate insulating layer 138.

12시간 동안 2×10 6 V/㎝로 85℃에서의 게이트 바이어스-열 스트레스 테스트(BT 테스트)에 있어서, 불순물이 산화물 반도체에 첨가되면, 산화물 반도체의 주 성분과 불순물과의 결합이 높은 전계(B:바이어스) 및 고온(T:온도)에 의해 파손되고, 생성된 댕글링 본드가 임계 전압(Vth)의 드리프트를 유발한다. For 12 hours to 2 × 10 6 V / ㎝ gate bias in the 85 ℃ - in the thermal stress test (BT test), when the impurity is added to an oxide semiconductor, a combination of the principal components of the oxide semiconductor and the impurity high field ( B: bias) and high temperature (T: is broken by the temperature), and the resulting dangling bonds that cause the drift of the threshold voltage (Vth).

반대로, 산화물 반도체의 불순물들, 특히, 수소 및 물이 가능한 한 감소되고 산화물 반도체와 게이트 절연층 간의 계면 특성들이 상술된 바와 같이 양호하게 됨으로써, BT 테스트를 통해 안정하게 되는 트랜지스터가 얻어질 수 있다. On the other hand, the impurity in the oxide semiconductor, in particular, by being hydrogen and water is decreased, and the oxide semiconductor and the gate insulating layer interface properties are preferably as described above between a possible, there is a transistor that is stable through the BT test can be obtained.

다음에, 산화물 반도체층이 게이트 절연층(138) 위에 형성되고 마스크를 사용하여 에칭과 같은 방법에 의해 처리되어, 섬-형 산화물 반도체층(140)이 형성된다(도 4e 참조). Next, the oxide semiconductor layer is formed on the gate insulating layer 138 is to use a mask process by a method such as etching, the island-shaped oxide semiconductor layer 140 is formed (see Fig. 4e).

산화물 반도체층으로서, In-Ga-Zn-O계 산화물 반도체층, In-Sn-Zn-O계 산화물 반도체층, In-Al-Zn-O계 산화물 반도체층, Sn-Ga-Zn-O계 산화물 반도체층, Al-Ga-Zn-O계 산화물 반도체층, Sn-Al-Zn-O계 산화물 반도체층, In-Zn-O계 산화물 반도체층, Sn-Zn-O계 산화물 반도체층, Al-Zn-O계 산화물 반도체층, In-O계 산화물 반도체층, Sn-O계 산화물 반도체층, 또는 Zn-O계 산화물 반도체층을 사용하는 것이 바람직하며, 특히, 비정질인 것이 바람직하다. Oxide as a semiconductor layer, In-Ga-Zn-O-based oxide semiconductor layer, In-Sn-Zn-O-based oxide semiconductor layer, In-Al-Zn-O-based oxide semiconductor layer, Sn-Ga-Zn-O-based oxide semiconductor layer, Al-Ga-Zn-O-based oxide semiconductor layer, Sn-Al-Zn-O-based oxide semiconductor layer, In-Zn-O-based oxide semiconductor layer, Sn-Zn-O-based oxide semiconductor layer, Al-Zn -O type oxide semiconductor layer, an in-O-based oxide semiconductor layer, a Sn-O based oxide semiconductor layer, or a Zn-O-based oxide, it is preferable to use a semiconductor layer, in particular, it is preferably amorphous. 이 실시형태에 있어서, 산화물 반도체층으로서, In-Ga-Zn-O계 산화물 반도체를 성막용 타겟으로 사용하여 스퍼터링 방법에 의해 비정질 산화물 반도체층이 형성된다. In this embodiment, an oxide semiconductor layer, using a Ga-Zn-O-based-In oxide semiconductor as a target for the deposition of amorphous oxide semiconductor layer is formed by the sputtering method. 비정질 산화물 반도체층의 결정화는 비정질 산화물 반도체층에 실리콘을 첨가함으로써 억제될 수 있기 때문에, 산화물 반도체층은, 예를 들어, 2wt% 내지 10wt%의 SiO 2 를 함유하는 타겟을 사용하여 형성될 수도 있다는 것을 유념해야 한다. Crystallization of the amorphous oxide semiconductor layer is that since it can be inhibited by the addition of silicon in the amorphous oxide semiconductor layer, the oxide semiconductor layer is, for example, using a target containing 2wt% to SiO 2 of 10wt% may also be formed it should be noted that.

스퍼터링 방법에 의해 산화물 반도체층을 형성하기 위해 사용되는 타겟으로서, 예를 들어, 그 주 성분으로 산화아연을 함유하는 금속 산화물 타겟이 사용될 수 있다. As a target used for forming the oxide semiconductor layer by a sputtering method, for example, a metal oxide target containing zinc oxide may be used as the main component. 또한, 예를 들어, In, Ga 및 Zn(In 2 O 3 :Ga 2 O 3 :ZnO = 1:1:1[mol수 비] 및 In:Ga:Zn = 1:1:0.5[mol수 비]의 조성비)을 함유하는 산화물 반도체 성막용 타겟이 사용될 수 있다. Also, for example, In, Ga, and Zn (In 2 O 3: Ga 2 O 3: ZnO = 1: 1: 1 [mol number ratio] and In: Ga: Zn = 1: 1: 0.5 [mol number ratio ] for the oxide semiconductor film-forming target it may be used containing a composition ratio) of the. 또한, In, Ga 및 Zn(In 2 O 3 :Ga 2 O 3 :ZnO = 1:1:2[mol수 비]의 조성비 또는 In 2 O 3 :Ga 2 O 3 :ZnO = 1:1:4[mol수 비]의 조성비)을 함유하는 산화물 반도체 성막용 타겟이 사용될 수도 있다. In addition, In, Ga, and Zn (In 2 O 3: Ga 2 O 3: ZnO = 1: 1: 2 [mol number ratio - ratio or In 2 O of 3: Ga 2 O 3: ZnO = 1: 1: 4 [mol number ratio] is for the oxide semiconductor film-forming target may be used containing a composition ratio) of the. 산화물 반도체 성막용 타겟의 충전율은 90% 내지 100%, 바람직하게, 95% 이상(예를 들어, 99.9%)이다. An oxide semiconductor target packing ratio of the magnetic film for the 90% to 100%, preferably, at least 95% (e.g., 99.9%). 충전율이 높은 산화물 반도체 성막용 타겟을 사용하여 조밀한 산화물 반도체층이 형성된다. A dense oxide semiconductor layer is formed by using the filling factor is higher for an oxide semiconductor film formation target.

산화물 반도체층이 형성되는 분위기는 바람직하게 희가스(일반적으로 아르곤) 분위기, 산소 분위기 또는 희가스(일반적으로 아르곤)와 산소를 함유하는 혼합 분위기이다. Oxide atmosphere in which the semiconductor layer is formed is preferably a rare gas (typically argon) atmosphere, an oxygen atmosphere or a rare gas mixture atmosphere containing (typically argon) and oxygen. 구체적으로, 수소, 물, 수산기 또는 수소화물과 같은 불순물이 수 ppm(바람직하게 ppb)의 농도로 제거된 고순도 가스를 사용하는 것이 바람직하다. Specifically, it is preferable to use a high purity gas to remove the hydrogen, water, a concentration of the number of ppm (preferably ppb) of impurities such as a hydroxyl group or a hydride.

산화물 반도체층을 형성하는데 있어서, 기판은 감압되어 유지되는 처리 챔버에 보유되고, 기판 온도는 100℃ 내지 600℃, 바람직하게, 200℃ 내지 400℃로 설정된다. In forming the oxide semiconductor layer, the substrate is held in the processing chamber and maintained under reduced pressure, the substrate temperature is preferably 600 to 100 ℃ ℃,, is set to 200 ℃ to 400 ℃. 산화물 반도체층은 기판이 가열되는 동안 형성되므로, 산화물 반도체층의 불순물 농도가 감소될 수 있다. The oxide semiconductor layer may be so formed while the substrate is heated, reducing the impurity concentration in the oxide semiconductor layer. 또한, 스퍼터링으로 인한 손상이 감소된다. In addition, the reduction in damage due to the sputtering. 다음에, 잔류 수분이 제거되는 처리 챔버에, 수소 및 물이 제거된 스퍼터링 가스가 도입되고, 금속 산화물이 타겟으로서 사용되어, 산화물 반도체층이 형성된다. Next, the processing chamber in which the residual moisture is removed, the sputtering gas is hydrogen and water is removed is introduced, the metal oxide is used as a target, an oxide semiconductor layer is formed. 처리 챔버에 남아있는 수분을 제거하기 위해서 바람직하게 흡착형 진공 펌프가 사용된다. Preferably the adsorption-type vacuum pump to remove water remaining in the processing chamber is used. 예를 들어, 크라이오펌프, 이온 펌프 또는 티타늄 서블리메이션 펌프가 사용될 수 있다. For example, there may be used cryopump, ion pump or titanium standing decimation pump assembly. 배기 수단은 콜드 트랩이 구비된 터보 펌프일 수도 있다. Exhaust means may be a turbo pump provided with a cold trap. 크라이오펌프에 의해 배기되는 성막 챔버에 있어서, 예를 들어, 수소 원자 및 물(H 2 O)과 같이 수소 원자를 함유하는 화합물(및 바람직하게는 탄소 원자를 함유하는 화합물)이 제거됨으로써, 성막 챔버에서 형성되는 산화물 반도체층의 불순물 농도가 감소될 수 있다. Cry in the film forming chamber, which is evacuated by a five pump, for example, by being a hydrogen atom, and water compound (and preferably a compound containing a carbon atom) containing hydrogen atoms, such as the removal (H 2 O), the film forming an impurity concentration in the oxide semiconductor layer to be formed in the chamber can be reduced.

산화물 반도체층은 다음 조건들 하에서 형성될 수 있다: 예를 들어, 기판과 타겟 간의 거리는 100㎜이고; The oxide semiconductor layer can be formed under the following conditions: for example, the distance between substrate and target and 100㎜; 압력은 0.6Pa이고; Pressure is 0.6Pa, and; 직류(DC) 전력은 0.5㎾이고; Direct current (DC) power 0.5㎾ gt; 분위기는 산소(산소의 유량비는 100%임)이다. The atmosphere is oxygen (flow rate of oxygen is 100% Im) a. 성막시 발생되는 가루 물질들(입자들 또는 먼지라고도 함)이 제거될 수 있고 두께 분포가 균일하기 때문에, 펄스 직류(DC) 전원을 사용하는 것이 바람직하다는 것을 유념해야 한다. The powder material that is generated during the film formation can be removed (sometimes referred to as particles or dust), and it should be noted that because of the thickness distribution uniform, it is preferable to use a pulsed direct-current (DC) power. 산화물 반도체층의 두께는 2㎚ 내지 200㎚, 바람직하게, 5㎚ 내지 30㎚이다. The thickness of the oxide semiconductor layer is 2㎚ to 200㎚, preferably, 5㎚ to 30㎚. 적절한 두께는 산화물 반도체 재료에 따라 다르고, 두께는 사용될 재료에 따라 적절히 설정된다는 것을 유념해야 한다. Suitable thickness will differ depending on the oxide semiconductor material, the thickness is to be noted that appropriately set depending on the used material.

스퍼터링 방법에 의해 산화물 반도체층이 형성되기 전에, 게이트 절연층(138)의 표면 상의 먼지는, 바람직하게 아르곤 가스가 도입되고 플라즈마가 발생되는 역 스퍼터링에 의해 제거된다는 것을 유념해야 한다. Before the oxide semiconductor layer formed by the sputtering method, dust on the surface of the gate insulating layer 138 is to be noted that preferably an argon gas is introduced and plasma is generated is removed by reverse sputtering. 여기서, 이온들이 스퍼터링 타겟과 충돌하는 일반적인 스퍼터링과는 대조적으로, 역 스퍼터링은 이온들이 처리될 표면과 충돌하여 표면이 개질되도록 하는 방법이다. Here, the ions in contrast to the common sputtering colliding with the sputtering target, reverse sputtering is a method in which the surface is modified such that a collision with the surface to be ion processed. 이온들이 처리될 표면과 충돌하도록 하기 위한 방법의 일 예는, 고주파수 전압이 아르곤 분위기의 표면에 인가되어 기판 부근에서 플라즈마가 발생되도록 하는 방법이다. One example of a method for causing a collision with the surface to be ion processed is, a high-frequency voltage is applied to the surface of the argon atmosphere, a method such that a plasma is generated near the substrate. 아르곤 분위기 대신 질소 분위기, 헬륨 분위기, 산소 분위기 등이 사용될 수도 있다는 것을 유념해야 한다. It should be noted that instead of an argon atmosphere may be used, such as a nitrogen atmosphere, a helium atmosphere, an oxygen atmosphere.

산화물 반도체층에 대한 에칭 방법으로서, 드라이 에칭 또는 웨트 에칭 중 어느 하나가 이용될 수도 있다. As the etching method for the oxide semiconductor layer may be either a dry etching or wet etching is used. 말할 필요도 없이, 드라이 에칭 및 웨트 에칭은 조합하여 사용될 수 있다. Needless to say, the dry etching and wet etching may be used in combination. 에칭 조건들(예를 들어, 에칭 가스 또는 에칭 용액, 에칭 시간 및 온도)은 재료에 따라 적절히 설정되므로, 산화물 반도체층은 소망의 형상으로 에칭될 수 있다. The etching conditions (e.g., an etching gas or the etching solution, the etching time and temperature) are therefore suitably set depending on the material, the oxide semiconductor layer can be etched into a desired shape.

드라이 에칭에 사용되는 에칭 가스의 예는 염소를 함유하는 가스(염소(Cl 2 ), 삼염화붕소(BCl 3 ), 사염화규소(SiCl 4 ) 또는 사염화탄소(CCl 4 )와 같은 염소계 가스)이다. Examples of the etching gas used for dry etching is (chlorine-based gas such as chlorine (Cl 2), boron trichloride (BCl 3), silicon tetrachloride (SiCl 4), or carbon tetrachloride (CCl 4)) gas containing chlorine. 또한, 불소를 함유하는 가스(사불화탄소(CF 4 ), 육불화유황(SF 6 ), 삼불화질소(NF 3 ) 또는 트리플루오로메탄(CHF 3 )과 같은 불소계 가스), 브롬화수소(HBr), 산소(O 2 ), 헬륨(He)이나 아르곤(Ar)과 같은 희가스가 첨가된 이들 가스들 중 임의의 가스 등이 사용될 수도 있다. In addition, gas containing fluorine (carbon tetrafluoride (CF 4), hexafluoride, sulfur (SF 6), methane to nitrogen trifluoride (NF 3) or trifluoromethyl (fluorine-based gas such as CHF 3)), hydrogen bromide (HBr) , it may be used an oxygen (O 2), helium (He) or argon any gas of the rare gas is added to these gases such as (Ar) or the like.

드라이 에칭 방법으로서, 평행평판 RIE(reactive ion etching) 방법 또는 ICP(inductively coupled plasma) 에칭 방법이 사용될 수 있다. As the dry etching method, there may be used a parallel plate RIE (reactive ion etching) method or ICP (inductively coupled plasma) etching method. 산화물 반도체층을 소망의 형상으로 에칭하기 위해서, 에칭 조건들(예를 들어, 코일형 전극에 인가되는 전력량, 기판측 상의 전극에 인가되는 전력량, 및 기판측 상의 전극 온도)은 적절히 설정된다. In order to etch the oxide semiconductor layer into a desired shape, the etching conditions (e.g., amount of power applied to a coiled electrode, the amount of power applied to the electrode on the substrate side, the substrate side and on the electrode temperature) is appropriately set.

웨트 에칭에 사용되는 에천트로서, 인산, 아세트산 및 질산의 혼합 용액, 암모니아 과수(31wt%의 과산화수소수:28wt%의 암모니아수:물 = 5:2:2) 등이 사용될 수 있다. As the etchant used for wet etching, a phosphoric acid, a mixture of acetic acid and nitric acid, ammonia, hydrogen peroxide (a hydrogen peroxide solution of 31wt%: 28wt% aqueous ammonia: water = 5: 2: 2) or the like can be used. ITO07N(칸토 케미칼사 제작)과 같은 에천트가 사용될 수도 있다. ITO07N may be used in the etchant such as (Kanto Chemical Co. made).

다음에, 제 1 열처리가 산화물 반도체층에 수행된다. Next, the first heat treatment is performed on the oxide semiconductor layer. 산화물 반도체층은 제 1 열처리에 의해 탈수화 또는 탈수소화될 수 있다. The oxide semiconductor layer can be digested dehydration, or dehydration by a first heat treatment. 제 1 열 처리의 온도는 300℃ 이상 및 750℃ 이하, 바람직하게, 400℃ 이상 및 기판의 변형점 미만이다. Claim 1 is the temperature of the heat treatment is less than the transformation point or more to more than 300 ℃ and 750 ℃ ​​or less, preferably, 400 ℃ and the substrate. 예를 들어, 기판은 저항 발열체 등이 사용되는 전기 노에 도입되고 산화물 반도체층(140)에는 질소 분위기에서 1시간 동안 450℃에서 열처리가 행해진다. For example, the substrate is carried out, the heat treatment at 450 ℃ for 1 hour in nitrogen atmosphere is introduced into the electric furnace such as a resistance heating element used oxide semiconductor layer 140. 열 처리 동안, 산화물 반도체층(140)은 공기에 노출되지 않으므로, 물 및 수소의 혼입이 방지될 수 있다. During heat treatment, the oxide semiconductor layer 140 is not exposed to air, the mixing of the water and hydrogen can be prevented.

열 처리 장치는 전기 노로 제한되지 않고, 가열된 가스와 같은 매체로부터의 열 복사 또는 열 전도에 의해 대상을 가열하는 장치일 수 있다. Thermal treatment device may be a device for heating the object by thermal radiation or thermal conduction from the medium, such as an electric furnace is not limited, and the heated gas. 예를 들어, GRTA(gas rapid thermal annealing) 장치 또는 LRTA(lamp rapid thermal annealing) 장치와 같은 RTA(rapid thermal annealing) 장치가 사용될 수 있다. For example, an RTA (rapid thermal annealing) apparatus such as a GRTA (gas rapid thermal annealing) apparatus or the LRTA (lamp rapid thermal annealing) apparatus can be used. LRTA 장치는 할로겐 램프, 메탈 할라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프 또는 고압 수은 램프와 같은 램프로부터 방출된 광(전자파)의 복사에 의해 처리될 대상을 가열하는 장치이다. LRTA apparatus is an apparatus for heating a subject to be treated by radiation of the light (electromagnetic wave) emitted from a lamp such as a halogen lamp, a metal halide lamp, a xenon arc lamp, carbon arc lamp, a high pressure sodium lamp or high pressure mercury lamp. GRTA 장치는 고온 가스를 사용하여 열 처리를 수행하는 장치이다. GRTA apparatus is an apparatus for performing heat treatment using a hot gas. 가스로서는 열 처리에 의해 대상과 반응하지 않는 불활성 가스, 예를 들어, 질소 또는 아르곤과 같은 희가스가 사용된다. Gas as the inert gas does not react with the target by a heat treatment, for example, an inert gas such as nitrogen or argon is used.

예를 들어, 제 1 열 처리로서, GRTA 공정이 다음과 같이 수행될 수도 있다: 기판이 650℃ 내지 700℃의 고온의 불활성 가스에 놓이고, 수분 동안 가열되고, 불활성 가스로부터 꺼내진다. For example, as the first heat treatment, a GRTA process may be carried out as follows: a substrate is placed in a high-temperature inert gas at 700 to 650 ℃ ℃, and heated for several minutes, taken out from the inert gas. GRTA 공정은 단시간 동안 고온 열 처리를 가능하게 한다. GRTA process enables a high-temperature heat treatment for a short period of time. 또한, GRTA 공정은 온도가 기판의 변형점을 넘을 때에도 이용될 수 있으며, 이는 단시간 동안의 열처리이기 때문이다. Also, GRTA process and temperature may be used when more than the transformation point of the substrate, since it is heat treated for a short period of time.

제 1 열 처리는 바람직하게 그 주성분으로서 질소 또는 희가스(예를 들어, 헬륨, 네온, 또는 아르곤)를 함유하고 물, 수소 등은 함유하지 않는 분위기에서 수행된다는 것을 유념해야 한다. The first heat treatment is preferably a nitrogen or rare gas as its main component is to be noted that the containing (e. G., Helium, neon, or argon) and washed with water, carried out in a hydrogen atmosphere and the like which does not contain. 예를 들어, 열 처리 장치에 도입되는 질소 또는 헬륨, 네온이나 아르곤과 같은 희가스의 순도는 6N(99.9999%) 이상, 바람직하게, 7N(99.99999%) 이상이다(즉, 불순물 농도는 1ppm 이하, 바람직하게, 0.1ppm 이하이다). For example, the purity of a rare gas such as nitrogen or helium, neon, or argon introduced into a heat treatment apparatus is of 6N (99.9999%) or more, preferably, at least 7N (99.99999%) (that is, the impurity concentration is 1ppm or less, preferably that is less than 0.1ppm).

제 1 열처리의 조건들 또는 산화물 반도체층의 재료에 따라서, 산화물 반도체층은 종종 결정화되어 미결정화 또는 다결정화된다. The first according to the material of the conditions or oxide semiconductor layer of the heat treatment, the oxide semiconductor layer is often crystallization is incomplete purification and the crystallization. 예를 들어, 산화물 반도체층은 종종 90% 이상 또는 80% 이상의 결정화도를 갖는 미결정 산화물 반도체층이 된다. For example, the oxide semiconductor layer is often a microcrystalline oxide semiconductor layer having at least 90% or more or 80% degree of crystallinity. 또한, 제 1 열 처리의 조건들 또는 산화물 반도체층의 재료에 따라서, 산화물 반도체층은 결정 성분을 함유하지 않는 비정질 산화물 반도체층일 수도 있다. In addition, the first according to the conditions or materials of the oxide semiconductor layer of the heat treatment, the oxide semiconductor layer may be amorphous oxide semiconductor layer containing no crystalline component.

또한, 산화물 반도체층에 있어서, 비정질 산화물 반도체(예를 들어, 산화물 반도체층의 표면)에는 종종 결정(입자 크기는 1㎚ 내지 20㎚, 일반적으로, 2㎚ 내지 4㎚)이 혼합된다. Further, in the oxide semiconductor layer, an amorphous oxide semiconductor (for example, an oxide surface of a semiconductor layer) is often determined (particle size 1㎚ to 20㎚, generally, to 2㎚ 4㎚) are mixed.

산화물 반도체층의 전기적 특성들은 비정질 표면에 결정층을 제공함으로써 변경될 수 있다. Electrical properties of the oxide semiconductor layer can be changed by providing a crystal layer on the amorphous surface. 예를 들어, 산화물 반도체층이 In-Ga-Zn-O계 산화물 반도체 성막용 타겟을 사용하여 형성될 때, 산화물 반도체층의 전기적 특성들은 전기적 이방성을 갖는 In 2 Ga 2 ZnO 7 의 결정 입자들이 배향되는 결정부의 형성에 의해 변경될 수 있다. For example, the oxide semiconductor layer is a In-Ga-ZnO based oxide when formed by using the semiconductor film forming a target for the oxide electric characteristics of the semiconductor layer are determined of In 2 Ga 2 ZnO 7 having an electrically anisotropic particles are oriented which can be changed by the formation section is determined.

구체적으로, 예를 들어, In 2 Ga 2 ZnO 7 의 c-축이 산화물 반도체층의 표면에 수직하도록 결정 입자들이 배향될 때, 산화물 반도체층의 표면과 평행한 방향의 도전성이 향상될 수 있고, 산화물 반도체층의 표면에 수직인 방향에서의 절연 속성들이 향상될 수 있다. Specifically, for example, In 2 Ga 2 ZnO 7 when the c- axis of the crystal grains to be are oriented perpendicular to the surface of the oxide semiconductor layer, and an oxide of one parallel to the surface of the conductive semiconductor layer direction can be enhanced, oxide insulating property in a direction perpendicular to the surface of the semiconductor layer can be improved. 또한, 이러한 결정부는 물 또는 수소와 같은 불순물이 산화물 반도체층에 투입되는 것을 억제하는 기능을 갖는다. In addition, this determining portion has a function of inhibiting impurities such as water or hydrogen to be added to the oxide semiconductor layer.

결정부를 포함하는 산화물 반도체층은 GRTA 공정에 의해 산화물 반도체층의 표면을 가열함으로써 형성될 수 있다는 것을 유념해야 한다. Crystal oxide semiconductor layer including a It should be noted that there can be formed by heating the surface of the oxide semiconductor layer by a GRTA process. 또한, 산화물 반도체층은 더욱 바람직하게 Zn의 양이 In 또는 Ga 보다 적은 스퍼터링 타겟을 사용함으로써 형성될 수 있다. Further, the oxide semiconductor layer has the amount of more preferably Zn can be formed by using a sputtering target less than In or Ga.

산화물 반도체층(140)에 대한 제 1 열 처리는 섬-형 산화물 반도체층(140)으로 아직 처리되지 않은 산화물 반도체층에 대해 수행될 수 있다. Oxide first heat treatment on the semiconductor layer 140 has the island may be performed on the oxide semiconductor layers that have not yet been processed by type oxide semiconductor layer 140. 그 경우에, 제 1 열 처리 이후에, 기판은 가열 장치로부터 꺼내지고 포토리소그래피 단계가 수행된다. Since in that case, the first heat treatment, the substrate is taken out of the heating apparatus is performed such that the photolithography step.

제 1 열 처리는 산화물 반도체층(140)에 대한 탈수화 또는 탈수소화의 효과 때문에 탈수화 처리, 탈수소화 처리 등으로 언급될 수 있다는 것을 유념해야 한다. The first heat treatment is to be noted that there can be mentioned such as a dehydration process, a dehydrogenation process because the effect of the dehydration or dehydrogenation of the oxide semiconductor layer 140. 이러한 탈수화 처리 또는 탈수소화 처리는, 예를 들어, 산화물 반도체층이 형성된 후에, 소스 전극 및 드레인 전극이 산화물 반도체층(140) 위에 적층된 후에, 또는 보호 절연층이 소스 및 드레인 전극들 위에 형성된 후에 수행될 수 있다. Such dehydration treatment or dehydrogenation treatment, for example, after the oxide semiconductor layer is formed, after the source and drain electrodes are stacked over the oxide semiconductor layer 140, or the protective insulating layer is formed over the source and drain electrodes after it can be performed. 이러한 탈수화 처리 또는 탈수소화 처리는 여러 번 수행될 수도 있다. Such dehydration treatment or dehydrogenation treatment may be performed multiple times.

다음에, 소스/드레인 전극(142a) 및 소스/드레인 전극(142b)이 산화물 반도체층(140)과 접하여 형성된다(도 4f 참조). Is on, the source / drain electrodes (142a) and the source / drain electrode (142b) are then formed in contact with the oxide semiconductor layer 140 (see Fig. 4f). 소스/드레인 전극들(142a, 142b)은 도전층이 산화물 반도체층(140)을 덮기 위해 형성된 다음 선택적으로 에칭되는 방식으로 형성될 수 있다. The source / drain electrodes (142a, 142b) may be a conductive layer is formed in the following manner which is selectively etched is formed to cover the oxide semiconductor layer 140.

도전층은 스퍼터링 방법과 같은 PVD 방법, 또는 플라즈마 CVD 방법과 같은 CVD 방법에 의해 형성될 수 있다. The conductive layer may be formed by a CVD method such as a PVD method, or a plasma CVD method such as a sputtering method. 도전층의 재료로서, 알루미늄, 크롬, 구리, 탄탈, 티타늄, 몰리브덴 또는 텅스텐으로부터 선택된 원소; As the material of the conductive layer, an element selected from aluminum, chromium, copper, tantalum, titanium, molybdenum or tungsten; 성분으로서 이들 원소들 중 임의의 것을 함유하는 합금 등이 사용될 수 있다. And the like can be used as the component alloy containing any of these elements. 망간, 마그네슘, 지르코늄, 베릴륨 또는 토륨으로부터 선택된 하나 이상의 재료들이 사용될 수도 있다. There may be used one or more materials selected from manganese, magnesium, zirconium, beryllium, or thorium. 티타늄, 탄탈, 텅스텐, 몰리브덴, 크롬, 네오디뮴 또는 스칸듐으로부터 선택된 원소들 중 하나 이상과 결합된 알루미늄이 사용될 수도 있다. The aluminum in combination with one or more of the elements selected from titanium, tantalum, tungsten, molybdenum, chromium, neodymium, or scandium may be used. 도전층은 단층 구조 또는 2개 이상의 층들을 포함하는 적층 구조를 가질 수 있다. The conductive layer may have a laminated structure including a single layer structure or two or more layers. 예를 들어, 도전층은 실리콘을 함유하는 알루미늄막의 단층 구조, 알루미늄막 위에 티타늄막이 적층되는 2-층 구조, 또는 티타늄막, 알루미늄막 및 티타늄막이 적층되는 3-층 구조를 가질 수 있다. For example, the conductive layer may have a three-layer structure in which an aluminum-containing film is a single-layer structure, two-layer structure in which a titanium film is stacked over an aluminum film, or a titanium film, an aluminum film and a titanium film is laminated to the silicon.

도전층은 도전성 금속 산화물을 사용하여 형성될 수도 있다. The conductive layer may be formed using a conductive metal oxide. 도전성 금속 산화물의 예들로는 산화인듐(In 2 O 3 ), 산화주석(SnO 2 ), 산화아연(ZnO), 산화인듐과 산화주석의 합금(In 2 O 3 -SnO 2 , 종종 ITO라고도 함), 산화인듐과 산화아연의 합금(In 2 O 3 -ZnO), 및 실리콘 또는 산화실리콘을 함유하는 이러한 금속 산화물 재료가 있다. Examples of the conductive metal oxide include indium oxide (In 2 O 3), tin oxide (SnO 2), zinc (ZnO), indium tin oxide and the alloy of the oxide (sometimes referred to as In 2 O 3 -SnO 2, often ITO), there is such a metal oxide material containing an alloy of indium oxide and zinc oxide (in 2 O 3 -ZnO), and a silicon or silicon oxide.

여기서, 에칭에 사용되는 마스크의 형성시 노광을 위해서는 바람직하게 자외선, KrF 레이저광, 또는 ArF 레이저광이 사용된다. Here, the order of exposure during the formation of the mask used in the etching preferably ultraviolet light, KrF laser, or ArF laser light is used.

트랜지스터의 채널 길이(L)는 소스/드레인 전극(142a)의 하단부와 소스/드레인 전극(142b)의 하단부 사이의 거리에 의해 결정된다. The channel length (L) of the transistor is determined by the distance between the lower end of the source / drain electrodes (142a) and bottom source / drain electrode (142b) of the. 채널 길이(L)가 25㎚ 미만인 경우의 노광에 대해서, 마스크를 형성하기 위한 노광은 파장이 극히 짧은 수 나노미터 내지 수백 나노미터인 초자외선들에 의해 수행된다. For exposure of less than a channel length (L) is 25㎚, an exposure for forming a mask is performed by the second ultraviolet light having a wavelength of an extremely short several nanometers to several hundred nanometers. 초자외선들에 의한 노광의 해상도는 높고 초점 깊이는 크다. Resolution of the exposure by the second ultraviolet light is high and the depth of focus is large. 이들 이유들로 인해, 나중에 형성될 트랜지스터의 채널 길이(L)는 10㎚ 내지 1000㎚의 범위에 있을 수 있고, 회로는 고속으로 동작할 수 있다. The channel length (L) due to these reasons, be formed later transistor may be in the range of 10㎚ to 1000㎚, the circuit can operate at a high speed. 또한, 오프-상태 전류가 극히 낮고, 이는 전력 소비가 증가하는 것을 방지한다. Further, off-state current is extremely low, which prevents the power consumption increases.

도전층 및 산화물 반도체층(140)의 재료들 및 에칭 조건들은 산화물 반도체층(140)이 도전층의 에칭시 제거되지 않도록 적절히 조절된다. The material of the conductive layer and the oxide semiconductor layer 140 and the etching conditions are appropriately controlled to prevent the oxide semiconductor layer 140 is removed during etching of the conductive layer. 몇몇 경우들에 있어서, 재료들 및 에칭 조건들에 따라 산화물 반도체층(140)은 에칭 단계에서 부분적으로 에칭되고, 따라서, 홈 부분(오목한 부분)을 갖는다는 것을 유념해야 한다. In some cases, depending on the materials and the etching conditions, the oxide semiconductor layer 140 is partially etched in the etching step, and thus, to be noted that it has a groove portion (recessed portion).

산화물 반도체층(140)과 소스/드레인 전극(142a) 사이 및/또는 산화물 반도체층(140)과 소스/드레인 전극(142b) 사이에 산화물 도전층이 형성될 수도 있다. Oxide may be between the semiconductor layer 140 and the source / drain electrodes (142a) between and / or the oxide semiconductor layer 140 and the source / drain electrode (142b), the oxide conductive layer is formed. 산화물 도전층 및 소스/드레인 전극들(142a, 142b)을 형성하기 위한 금속층은 연속하여 형성될 수 있다. A metal layer for forming the conductive oxide layer and the source / drain electrodes (142a, 142b) may be formed continuously. 산화물 도전층은 소스 영역 및 드레인 영역으로서 기능할 수 있다. Oxide conductive layer can function as a source region and a drain region. 이러한 산화물 도전층은 소스 영역 및 드레인 영역의 저항을 감소시킬 수 있어서, 트랜지스터가 고속으로 동작할 수 있다. In such an oxide conductive layer can reduce the resistance of the source region and the drain region, the transistor can be operated at high speed.

사용될 마스크들의 수 및 단계들의 수를 감소시키기 위해서, 에칭 단계는 광이 투과되어 복수의 강도들을 갖도록 하는 노광 마스크인 다계조 마스크를 사용하여 형성된 레지스트 마스크를 사용함으로써 수행될 수도 있다. In order to reduce the number of steps and the number of masks used, the etching step may be carried out by using a resist mask formed using a multi-gradation exposure mask is a mask which light is transmitted so as to have a plurality of intensity. 다계조 마스크의 사용에 의해 형성되는 레지스트 마스크는 복수의 두께들을 갖고(계단형 형상을 갖고) 또한 애싱에 의해 형상이 변경될 수 있고; The resist mask is formed by the use of the tone mask has a plurality of thickness (having a step-like shape), and also to change the shape by ashing; 따라서, 레지스트 마스크는 상이한 패턴들로 처리하기 위한 복수의 에칭 단계들에서 사용될 수 있다. Thus, the resist mask may be used in a plurality of etching steps for processing into different patterns. 즉, 다계조 마스크를 사용하여 적어도 두 종류들의 상이한 패턴들에 대응하는 레지스트 마스크가 형성될 수 있다. In other words, a resist mask corresponding to a gray scale mask with a different pattern of at least two kinds can be formed. 따라서, 노광 마스크들의 수가 감소될 수 있고, 대응하는 포토리소그래피 단계들의 수 또한 감소될 수 있음으로써, 공정이 간단해질 수 있다. Thus, it can be reduced the number of the exposure mask, the number of corresponding photolithography steps to also as a subject to decrease, may be a straightforward process.

상기 단계 이후에, N 2 0, N 2 또는 Ar과 같은 가스를 사용하여 바람직하게 플라즈마 처리가 수행된다는 것을 유념해야 한다. It should be noted that after the step, N 2 0, N 2 or preferably by using a gas such as Ar that the plasma treatment is carried out. 이 플라즈마 처리는 산화물 반도체층의 노출면에 부착된 물 등을 제거한다. The plasma treatment is to remove the water and the like adhering to the exposed surface of the oxide semiconductor layer. 산소 및 아르곤의 혼합 가스와 같이 산소를 함유하는 가스를 사용하는 플라즈마 처리가 수행될 수도 있고, 그에 의해, 산화물 반도체층에 산소가 공급될 수 있고 산소의 결핍으로 인한 결함들이 감소될 수 있다. It may be a plasma treatment using a gas containing oxygen as carried out with oxygen and a mixed gas of argon, can be, supplied to the oxygen in the oxide semiconductor layer, and thereby can be reduced to defects due to lack of oxygen.

다음에, 공기에 노출되지 않고 산화물 반도체층(140)의 일부와 접하여 보호 절연층(144)이 형성된다(도 4g 참조). Next, a part of the protective insulating layer 144 in contact with the atmosphere without being exposed to the oxide semiconductor layer 140 is formed (see FIG. 4g).

보호 절연층(144)은 적절히, 스퍼터링 방법과 같이, 물 및 수소와 같은 불순물들이 보호 절연층(144)에 혼합되는 것을 방지하는 방법에 의해 형성될 수 있다. Protective insulating layer 144 is appropriate, such as a sputtering method, can be formed by a method for preventing impurities such as water and hydrogen are to be mixed in the protective insulating layer 144. 보호 절연층(144)은 적어도 1㎚의 두께를 갖는다. Protective insulating layer 144 has a thickness of at least 1㎚. 보호 절연층(144)은 산화실리콘, 질화실리콘, 산화질화실리콘, 질화산화실리콘 등을 사용하여 형성될 수 있다. Protective insulation layer 144 may be formed using silicon oxide, silicon nitride, silicon oxynitride, silicon nitride oxide and the like. 보호 절연층(144)은 단층 구조 또는 적층 구조를 가질 수 있다. Protective insulating layer 144 may have a single layer structure or a lamination structure. 보호 절연층(144)의 형성시의 기판 온도는 바람직하게 실온 이상 및 300℃ 이하이다. The substrate temperature during the formation of the protective insulating layer 144 is preferably above room temperature and below 300 ℃. 보호 절연층(144)을 형성하기 위한 분위기는 바람직하게 희가스(일반적으로는 아르곤) 분위기, 산소 분위기, 또는 희가스(일반적으로는 아르곤)와 산소를 함유하는 혼합 분위기이다. Atmosphere for forming the protective insulating layer 144 is preferably a rare gas (typically argon) atmosphere, an oxygen atmosphere, rare gas or a mixed atmosphere containing (typically argon) and oxygen.

보호 절연층(144)에 수소가 포함되면, 수소가 산화물 반도체층에 혼입될 수도 있거나 산화물 반도체층에서 산소를 추출할 수도 있고, 그에 의해, 백채널측 상의 산화물 반도체층의 저항이 감소될 수도 있고 기생 채널이 형성될 수도 있다. Contain any hydrogen in the protective insulating layer 144, and may be hydrogen oxide or may be incorporated into the semiconductor layer may be to extract oxygen from the oxide semiconductor layer, the reduction resistance of the oxide semiconductor layer on thereby, the back-channel side It may be a parasitic channel formation. 따라서, 보호 절연층(144)을 형성하는데 수소를 사용하지 않음으로써 보호 절연층(144)이 가능한 적은 수소를 함유하도록 하는 것이 중요하다. Therefore, it is important that the protective insulation layer 144 is formed not as a protection to the insulating layer 144 is not using this hydrogen to contain less hydrogen as possible.

또한, 수소, 수산기 또는 물이 산화물 반도체층(140) 및 보호 절연층(144)에 포함되지 않도록 하기 위하여, 보호 절연층(144)은 바람직하게 처리 챔버에 남아 있는 물을 제거하면서 형성된다. Moreover, while hydrogen is formed, a hydroxyl group or water in order to avoid including the oxide semiconductor layer 140 and the protective insulating layer 144, the protective insulating layer 144 is preferably removing water remaining in the processing chamber.

처리 챔버에 남아 있는 수분을 제거하기 위해서 흡착형 진공 펌프가 바람직하게 사용된다. A suction-type vacuum pump is preferably used to remove water remaining in the processing chamber. 예를 들어, 크라이오펌프, 이온 펌프 또는 티타늄 서블리메이션 펌프가 바람직하게 사용된다. For example, a cryopump, an ion pump or titanium stand assembly decimation pump is preferably used. 배기 수단은 콜드 트랩이 구비된 터보 펌프일 수도 있다. Exhaust means may be a turbo pump provided with a cold trap. 크라이오펌프에 의해 배기되는 성막 챔버에 있어서, 예를 들어, 수소 원자 및 물(H 2 0)과 같이 수소 원자를 함유하는 화합물이 제거되고; In the film forming chamber, which is evacuated by a cryo pump, for example, a compound containing a hydrogen atom such as a hydrogen atom, and water (H 2 0) and removed; 따라서, 성막 챔버에서 형성되는 보호 절연층(144)의 불순물 농도가 감소될 수 있다. Accordingly, it is the impurity concentration of the protective insulating layer 144 formed in the film formation chamber can be reduced.

보호 절연층(144)을 형성하는데 사용되는 스퍼터링 가스로서, 수소, 물, 수산기 또는 수산화물과 같은 불순물이 수 ppm(바람직하게는 ppb)의 농도로 제거되는 고순도 가스를 사용하는 것이 바람직하다. As a sputtering gas used in forming the protective insulating layer 144, it is preferable to use a high-purity gas being removed as hydrogen, water, a concentration of (ppb is preferable), such as a hydroxyl group or hydroxide impurities can ppm.

다음에, 불활성 가스 분위기 또는 산소 가스 분위기에서 (200℃ 내지 400℃, 예를 들어, 250℃ 내지 350℃에서) 바람직하게 제 2 열 처리가 수행된다. Next, in an inert gas atmosphere or an oxygen gas atmosphere (200 ℃ to 400 ℃, for example, at 250 ℃ to 350 ℃) it is preferably done by a second heat treatment. 예를 들어, 제 2 열 처리는 질소 분위기에서 1시간 동안 250℃에서 수행된다. For example, the second heat treatment is carried out at 250 ℃ for 1 hour in a nitrogen atmosphere. 제 2 열 처리는 트랜지스터의 전기적 특성들의 변화를 감소시킬 수 있다. The second heat treatment can reduce variation of the electric characteristics of the transistor. 또한, 제 2 열 처리에 의해, 산화물 반도체층에 산소가 공급될 수 있다. In addition, the oxygen may be supplied to the oxide semiconductor layer by a second heat treatment.

또한, 제 3 열 처리는 대기 중에서 1시간 내지 30시간 동안 100℃ 내지 200℃에서 수행될 수도 있다. In addition, the third heat treatment may be performed at 100 ℃ to 200 ℃ for 1 hour to 30 hours in the atmosphere. 이 열처리는 일정한 가열 온도에서 수행될 수도 있고; The heat treatment may be performed at a constant heating temperature; 대안적으로, 가열 온도에 다음의 변경들이 여러 번 반복적으로 행해질 수도 있다: 가열 온도는 실온에서 100℃ 내지 200℃의 온도로 증가된 다음 실온으로 감소된다. Alternatively, it may be made of the following changes to the number of times repeatedly, the heating temperature: the heating temperature is reduced to room temperature and then increased to a temperature of 100 ℃ to 200 ℃ at room temperature. 이 열처리는 보호 절연층이 형성되기 전에, 감소된 압력 하에서 수행될 수도 있다. This heat treatment before the protective insulating layer is formed, may be carried out under reduced pressure. 열 처리 시간은 감소된 압력 하에서 더 짧아질 수 있다. The heat treatment time may be shorter under reduced pressure. 제 3 열 처리는, 예를 들어, 제 2 열 처리 대신 수행될 수도 있거나 또는 제 2 열 처리 전 또는 후에 수행될 수도 있다. The third heat treatment is, for example, the second may be performed may be carried out instead of heat treatment, or before or after the second heat treatment.

다음에, 층간 절연층(146)이 보호 절연층(144) 위에 형성된다(도 5a 참조). Next, the interlayer insulating layer 146 is formed over the protective insulating layer 144 (see Fig. 5a). 층간 절연층(146)은 PVD 방법, CVD 방법 등에 의해 형성될 수 있다. An interlayer insulating layer 146 may be formed by a PVD method, CVD method. 층간 절연층(146)은 산화실리콘, 질화산화실리콘, 질화실리콘, 산화하프늄, 산화알루미늄 또는 산화탄탈과 같이 무기 절연 재료를 함유하는 재료를 사용하여 형성될 수 있다. An interlayer insulating layer 146 may be formed using a material containing an inorganic insulating material such as silicon oxide, silicon nitride oxide, silicon nitride, hafnium oxide, aluminum oxide or tantalum oxide. 층간 절연층(146)의 형성 이후에, 층간 절연층(146)의 표면은 바람직하게 CMP, 에칭 등에 의해 평탄화된다. After the formation of the interlayer insulating layer 146, the surface of the interlayer insulating layer 146 is preferably planarized by CMP, etching or the like.

다음에, 전극들(136a, 136b, 136c) 및 소스/드레인 전극들(142a, 142b)에 이르는 개구들이 층간 절연층(146), 보호 절연층(144) 및 게이트 절연층(138)에 형성된다. Next, it formed on the electrodes (136a, 136b, 136c) and the source / drain electrodes of the apertures are inter-layer insulating layer 146, a protective insulation layer 144 and the gate insulating layer 138, up to (142a, 142b) . 다음에, 도전층(148)이 개구들에 매립되도록 형성된다(도 5b 참조). Next, the conductive layer 148 is formed so as to be embedded in the opening (see Fig. 5b). 개구들은 마스크를 사용하여 에칭과 같은 방법에 의해 형성될 수 있다. The opening may be by using a mask formed by a method such as etching. 마스크는 포토마스크를 사용하여 노광과 같은 방법에 의해 형성될 수 있다. The mask may be formed by using a photomask by a method such as exposure. 웨트 에칭 또는 드라이 에칭 중 어느 하나가 에칭으로서 사용될 수도 있고; Either the wet etching or the dry etching may be used as the etching; 미세 가공과 관련하여 드라이 에칭이 바람직하게 사용된다. In the context of fine processing it is used as the dry etching preferred. 도전층(148)은 PVD 방법 또는 CVD 방법과 같은 막 형성 방법에 의해 형성될 수 있다. Conductive layer 148 may be formed by a film forming method such as a PVD method or a CVD method. 도전층(148)은, 예를 들어, 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴 또는 스칸듐과 같은 도전성 재료 또는 이들 재료들 중 임의의 재료의 합금 또는 화합물(예를 들어, 질화물)을 사용하여 형성될 수 있다. Conductive layer 148 is, for example, molybdenum, titanium, chromium, conductive materials or an alloy or compound of any of the materials of these materials, such as tantalum, tungsten, aluminum, copper, neodymium, or scandium (e. G., Nitride ) it can be formed to be used.

구체적으로, 예를 들어, 얇은 티타늄막이 PVD 방법에 의해 개구들을 포함하는 영역에 형성되고 얇은 질화티타늄막이 CVD 방법에 의해 형성된 다음, 텅스텐막이 개구들에 매립되도록 형성되는 방법을 이용하는 것이 가능하다. Specifically, for example, a titanium thin film formed by a CVD method, and forming a thin titanium nitride film on a region including the opening by a PVD method, and then a W film it is possible to use a method that is formed so as to be embedded in the opening. 여기서, PVD 방법에 의해 형성되는 티타늄막은 하부 전극들(여기서는 전극들(136a, 136b, 136c) 및 소스/드레인 전극들(142a, 142b))과의 계면에서 산화물막을 환원시켜서 하부 전극들과의 접촉 저항을 감소시키는 기능을 갖는다. Here, the contact with the titanium film lower electrode by reducing an oxide film at the interface with the (in this case electrodes (136a, 136b, 136c) and the source / drain electrodes (142a, 142b)) lower electrode is formed by a PVD method and a function of reducing the resistance. 티타늄막의 형성 이후에 형성되는 질화티타늄막은 도전성 재료의 확산을 방지하는 배리어 기능을 갖는다. Has a barrier function of preventing diffusion of the titanium nitride film is a conductive material that is formed after the titanium film is formed. 티타늄, 질화티타늄 등의 배리어막의 형성 이후에 플레이팅 방법에 의해 구리막이 형성될 수도 있다. Play after the barrier film is formed, such as titanium, titanium nitride may be a copper film is formed by putting method.

도전층(148)이 형성된 후에, 도전층(148)의 일부가 에칭, CMP 등에 의해 제거되어, 층간 절연층(146)이 노출되고 전극들(150a, 150b, 150c, 150d, 150e)이 형성된다(도 5c 참조). After conductive layer 148 is formed, part of the conductive layer 148 is removed by etching, CMP, the interlayer insulating layer 146 is exposed and the electrodes (150a, 150b, 150c, 150d, 150e) is formed (see Fig. 5c). 전극들(150a, 150b, 150c, 150d, 150e)이 도전층(148)의 일부를 제거하여 형성될 때, 공정은 바람직하게 표면들이 평탄화되도록 수행된다는 것을 유념해야 한다. When formed by removing a portion of the electrodes (150a, 150b, 150c, 150d, 150e), the conductive layer 148, the step is to be noted that preferably are performed such that the flattened surface. 이러한 방식으로 층간 절연층(146) 및 전극들(150a, 150b, 150c, 150d, 150e)의 표면들을 평탄화함으로써, 전극, 배선, 절연층, 반도체층 등이 나중 단계들에서 양호하게 형성될 수 있다. By flattening the surface of the interlayer insulating layer 146, and electrodes (150a, 150b, 150c, 150d, 150e) in this way, an electrode, a wiring, an insulating layer, a semiconductor layer, and the like it can be satisfactorily formed in a later step .

다음에, 절연층(152)이 형성되고, 전극들(150a, 150b, 150c, 150d, 150e)에 이르는 개구들이 절연층(152)에 형성된다. Next, the insulating layer 152 is formed, it is formed on the electrode openings to the insulating layer 152, up to (150a, 150b, 150c, 150d, 150e). 도전층이 개구들에 매립되도록 형성된 후에, 도전층의 일부가 에칭, CMP 등에 의해 제거된다. After the conductive layer is formed to be embedded in the openings, a portion of the conductive layer is removed by etching, CMP. 따라서, 절연층(152)이 노출되고 전극들(154a, 154b, 154c, 154d)이 형성된다(도 5d 참조). Thus, the insulating layer 152 is exposed is formed in the electrodes (154a, 154b, 154c, 154d) (see Fig. 5d). 이 단계는 전극(150a) 등을 형성하는 단계와 유사하고; This step is similar to the step of forming such electrode (150a); 따라서, 상세한 설명이 반복되지는 않는다. Therefore, it is not a repeated detailed description.

상술된 방법에 의해 트랜지스터(162)가 형성되는 경우에, 산화물 반도체층(140)의 수소 농도는 5×10 19 atmos/㎤ 이하이고, 트랜지스터(162)의 오프-상태 전류는 1×10 -13 A 이하이다. By the method described above in the case where the transistor 162 is formed, the hydrogen concentration in the oxide semiconductor layer 140 is 5 × 10 19 atmos / ㎤ hereinafter off of the transistor 162-state current is 1 × 10 -13 A or less. 상술된 바와 같이 수소 농도의 충분한 감소에 의해 고순도화되는 산화물 반도체층(140)을 적용하여, 산소의 결핍으로 인한 결함들이 감소되도록 하는 우수한 특성들을 갖는 트랜지스터(162)가 얻어질 수 있다. By applying an oxide semiconductor layer 140 which is highly purified by a sufficient reduction in the concentration of hydrogen as described above, a transistor having excellent characteristics such that reduce defects due to lack of oxygen 162 can be obtained. 또한, 우수한 특성들을 갖고 하부에 산화물 반도체 이외의 재료를 사용하여 형성되는 트랜지스터(160) 및 상부에 산화물 반도체를 사용하여 형성되는 트랜지스터(162)를 포함하는 반도체 장치를 제작하는 것이 가능하다. It is also possible to produce a semiconductor device including a transistor 162 is formed using an oxide semiconductor in the transistor 160 and the upper portion is formed by having the good properties of a material other than the oxide semiconductor in the lower portion.

고순도화되고 진성인(i-형) 산화물 반도체를 실현하는 의미, 산화물 반도체를 사용하여 반도체 장치를 형성하는 이점 등이 이하 간단히 기술될 것이다. The advantage to such high purity, and means for realizing an intrinsic (i- type) oxide semiconductor, an oxide semiconductor used for forming a semiconductor device will be briefly described below.

<진성 산화물 반도체의 실현> <Implementation of the intrinsic oxide semiconductor>

산화물 반도체들의 속성들에 대해 상당한 연구가 행해져 왔지만; It came the considerable research done on the properties of the oxide semiconductor; 이러한 연구는 밴드 갭에서 국재 준위 자체를 충분히 감소시키는 사상은 포함하고 있지 않다는 것을 유념해야 한다. These studies should be noted that does not contain the idea of ​​sufficiently reducing localized levels in the band gap itself. 본원에 개시된 발명의 일 실시형태에 따르면, 국재 준위의 원인이 될 수도 있는 물 또는 수소를 제거함으로써 고순도화되고 진성인(i-형) 산화물 반도체가 제작된다. According to one embodiment of the invention disclosed herein, by removing the cause of water or hydrogen that may be in the localized levels, and high purity is prepared by the oxide semiconductor of the intrinsic (i- type). 이것은 밴드 갭에서 국재 준위 자체를 충분히 감소시키는 사상에 기초한다. This is based on the idea to sufficiently reduce the localized level in the band gap itself. 따라서, 우수한 산업 제품들이 제작될 수 있다. Thus, there are good industrial product can be manufactured.

수소, 물 등이 제거될 때, 동시에 산소가 제거될 수도 있다는 것을 유념해야 한다. When the hydrogen and water removal, at the same time it should be noted that there may be oxygen is removed. 이러한 이유로 인해, 다음 방식으로 고순도화되고 진성인(i-형) 산화물 반도체를 실현하는 것이 바람직하다: 산소의 결핍으로 인해 발생된 금속 댕글링 본드들에 산소가 공급되어 산소 결핍으로 인한 국재 준위가 감소되도록 한다. For this reason, the highly purified in the following manner, and it is preferable to realize the intrinsic (i- type) oxide semiconductor: oxygen is supplied to the metal dangling bond caused by a lack of oxygen due to localized levels anoxia It should be reduced. 예를 들어, 과도한 양의 산소를 함유하는 산화막이 채널 형성 영역과 밀접하여 형성되고 200℃ 내지 400℃, 일반적으로는 약 250℃에서 열 처리가 수행될 때, 산소 결핍으로 인한 국재 준위는 산화물막으로부터의 산소의 공급에 의해 감소될 수 있다. For example, an oxide film containing an excessive amount of oxygen is formed by close contact with the channel forming region 200 ℃ to 400 ℃, generally, when the heat treatment is performed at about 250 ℃, localized levels due to lack of oxygen is an oxide film It can be reduced by the supply of oxygen from the. 제 1 내지 제 3 열 처리에 있어서, 불활성 가스는 산소를 함유하는 가스로 교체될 수도 있다. In the first to the third heat treatment, the inert gas may be replaced with a gas containing oxygen. 제 1 내지 제 3 열 처리에 후속하여, 산소 분위기 또는 수소 및 물이 적절히 제거된 분위기에서 냉각 단계를 통해 산화물 반도체에 산소가 공급될 수 있다. The first to third may be subsequently, oxygen is supplied to the oxide semiconductor in an oxygen atmosphere or a hydrogen atmosphere, and the water is suitably removed from the cooling step in the heat treatment.

산화물 반도체의 특성들의 악화는 과도한 수소로 인한 도전 밴드 아래의 0.1eV 내지 0.2eV의 얕은 준위, 산소 결핍으로 인한 깊은 준위 등에 기인하는 것으로 고려된다. Deterioration of characteristics of an oxide semiconductor is considered to be attributable to 0.1eV due to shallow levels, anoxia of 0.2eV below the conductive band due to excessive hydrogen deep levels. 이러한 결함을 제거하기 위해서 수소가 철저하게 감소되고 산소가 충분히 공급되는 기술적 사상이 옳은 것이 된다. In order to eliminate such a defect is the technical concept is reduced to hydrogen will be thorough and oxygen is sufficiently supplied it is not right.

산화물 반도체는 일반적으로 n-형 반도체로서 고려되지만; Oxide semiconductor, but is generally considered as an n- type semiconductor; 본원에 개시된 발명의 일 실시형태에 따르면, 물 및 수소와 같은 불순물들을 제거하고 산화물 반도체에 함유된 원소인 산소를 공급함으로써 i-형 반도체가 실현된다. According to one embodiment of the invention disclosed herein, the i- type semiconductor is realized by removing impurities such as water and hydrogen and oxygen is the element contained in the oxide semiconductor. 이 점에 있어서, 본원에 개시된 발명의 일 실시형태는 불순물 원소가 첨가된 실리콘과 같은 i-형 반도체와는 다르기 때문에 새로운 기술적 사상을 포함하는 것이라고 말할 수 있다. In this regard, it can be said one embodiment of the invention disclosed herein are said to include the new technical idea is different is the i- type semiconductor such as silicon with an impurity element is added.

<다른 반도체 재료들에 대한 공정 이점들> <Advantages of the process for other semiconductor materials>

예를 들어, 탄화실리콘(예를 들어, 4H-SiC)은 산화물 반도체와 비교될 수 있는 반도체 재료이다. For example, silicon carbide (e.g., 4H-SiC) is a semiconductor material that can be compared to the oxide semiconductor. 산화물 반도체 및 4H-SiC는 몇몇 공통점을 갖는다. An oxide semiconductor and 4H-SiC has a few common. 한 가지 예는 캐리어 밀도이다. One example is the carrier density. 실온에서의 산화물 반도체의 진성 캐리어 밀도는 약 1×10 -7 /㎤로 추정되고, 이는 4H-SiC의 6.7×10 -11 /㎤ 만큼 극히 낮은 것이다. Intrinsic carrier density of the oxide semiconductor at room temperature is estimated to be about 1 × 10 -7 / ㎤, which is extremely low as 6.7 × 10 -11 / ㎤ of 4H-SiC. 산화물 반도체의 진성 캐리어 밀도가 실리콘의 진성 캐리어 밀도(약 1.4×10 10 /㎤)와 비교될 때, 산화물 반도체의 진성 캐리어 밀도는 상당히 낮은 것으로 이해하는 것이 용이하다. When the intrinsic carrier density of the oxide semiconductor is to be compared with the intrinsic carrier density of silicon (approximately 1.4 × 10 10 / ㎤), the intrinsic carrier density of the oxide semiconductor is easy to understand to be quite low.

또한, 산화물 반도체의 에너지 밴드 갭은 3.0eV 내지 3.5eV이고, 4H-SiC의 에너지 밴드 갭은 3.26eV이며, 이것은 산화물 반도체와 탄화실리콘 모두가 넓은 밴드 갭 반도체들이라는 것을 의미한다. In addition, the energy band gap of the oxide semiconductor is 3.0eV to 3.5eV, and the energy band gap of the 4H-SiC is 3.26eV, which means that the oxide semiconductor and silicon carbide, all of the wide bandgap semiconductor.

그에 반해서, 산화물 반도체와 탄화실리콘의 주요한 차이점은 공정 온도이다. In contrast, the major difference between the oxide and the semiconductor silicon carbide is the process temperature. 예를 들어, 탄화실리콘을 사용하는 반도체 공정에는 도펀트를 활성화시키기 위한 1500℃ 내지 2000℃에서의 열 처리가 필요하므로, 탄화실리콘 및 탄화실리콘 이외의 반도체 재료를 사용하여 형성된 반도체 소자의 적층을 형성하는 것은 어렵다. For example, since the semiconductor process using a silicon carbide requires a heat treatment at 1500 ℃ to 2000 ℃ to activate the dopant, by using a semiconductor material other than silicon carbide and silicon carbide to form a laminate of the semiconductor element formed It is difficult. 이것은 반도체 기판, 반도체 소자 등이 이러한 열 처리에 의해 손상 받기 때문이다. This is due to receive a semiconductor substrate, a semiconductor element damaged by this heat treatment. 한편, 산화물 반도체는 300℃ 내지 500℃(유리 전이 온도 이하의 온도, 약 최대 700℃)에서의 열 처리에 의해 형성될 수 있고; On the other hand, the oxide semiconductor is 300 ℃ to 500 ℃ (temperature not higher than the glass transition temperature, up to about 700 ℃) may be formed by heat treatment at; 따라서, 반도체 소자는 집적 회로가 또 다른 반도체 재료를 사용하여 형성된 후에 산화물 반도체를 사용하여 형성될 수 있다. Thus, the semiconductor device may be formed using an oxide semiconductor, after the integrated circuit is formed using another semiconductor material.

산화물 반도체는, 탄화실리콘에 비해, 유리 기판과 같이 내열성이 낮은 기판이 사용될 수 있다는 이점을 갖는다. Oxide semiconductor, as compared with the silicon carbide, has the advantage that the low-heat-resistant substrate such as a glass substrate can be used. 또한, 산화물 반도체는 또한 고온에서의 열 처리가 필요하지 않기 때문에 탄화실리콘에 비해 에너지 비용이 충분히 감소될 수 있다는 이점을 갖는다. Further, the oxide semiconductor also has the advantage that the energy cost can be sufficiently reduced compared to the silicon carbide, because they do not require a heat treatment at a high temperature.

<산화물 반도체를 포함하는 트랜지스터의 전기 전도 메커니즘> <Electric conduction mechanism of a transistor including an oxide semiconductor>

산화물 반도체를 포함하는 트랜지스터의 전기 전도 메커니즘은 도 6, 도 7, 도 8a, 도 8b 및 도 9를 참조하여 기술될 것이다. Electrical conduction mechanism of a transistor including an oxide semiconductor will be described with reference to Figure 6, Figure 7, Figure 8a, Figure 8b and 9. 다음 설명은 이해를 용이하게 하기 위한 이상적인 상황의 가정에 기초하고 반드시 실제 상황을 반영하는 것은 아니라는 점을 유념해야 한다. The following description is based on the assumption of an ideal situation for easy understanding and must keep in mind that it is not reflecting the real situation. 또한, 다음 설명은 단지 고려사항으로 본 발명의 유효성에 영향을 미치는 것은 아니라는 점을 유념해야 한다. Further, the following description shall only in mind that not affecting the effectiveness of the present invention into consideration.

도 6은 산화물 반도체를 포함하는 트랜지스터(박막 트랜지스터)의 단면도이다. 6 is a sectional view of a transistor (thin film transistor) including the oxide semiconductor. 산화물 반도체층(OS)은 게이트 절연층(GI)을 개재하여 게이트 전극(GE1) 위에 제공되고, 소스 전극(S) 및 드레인 전극(D)이 그 위에 제공된다. An oxide semiconductor layer (OS) is provided on the gate electrode (GE1) via a gate insulating layer (GI), the source electrode (S) and a drain electrode (D) is provided thereon. 소스 전극(S) 및 드레인 전극(D)을 덮기 위해 절연층이 제공된다. An insulating layer is provided to cover the source electrode (S) and a drain electrode (D).

도 7은 도 6의 AA' 단면의 에너지 밴드 도면이다(개략도). Figure 7 is a diagram of energy band of the AA 'cross section of Fig. 6 (schematic diagram). 도 7에서, 검정색 원(●) 및 하얀색 원(○)은 각각 전자 및 홀을 나타내고 전하들(-q, +q)을 갖는다. In Figure 7, a black circle (●) and a white circle (○) indicates the respective electrons and holes have the electric charges (-q, + q). 드레인 전극에 인가되는 양의 전압(V D >0)에 의해, 점선은 전압이 게이트 전극에 인가되지 않는 경우(V G =0)를 나타내고, 실선은 양의 전압이 게이트 전극에 인가되는 경우(V G >0)를 나타낸다. If by a positive voltage is applied to the drain electrode (V D> 0), the dashed line voltage in this case is not applied to the gate electrode represents a (V G = 0), the solid line is a positive voltage applied to the gate electrode ( shows a V G> 0). 게이트 전극에 전압이 인가되지 않는 경우에, 고 포텐셜 장벽 때문에 전극으로부터 산화물 반도체 측으로 캐리어들(전자들)이 주입되지 않아서, 전류가 흐르지 않으며, 이는 오프 상태를 의미한다. In the case where voltage is not applied to the gate electrode, since the high potential barrier because not the carriers (electrons) injected from the side of the oxide semiconductor electrode, no current flows, which means an off state. 한편, 양의 전압이 게이트 전극에 인가될 때, 포텐셜 장벽은 낮아지고, 따라서, 전류가 흐르며, 이는 온 상태를 의미한다. On the other hand, when a positive voltage is applied to the gate electrode, a potential barrier is lowered, and thus, a current flows, which means an on state.

도 8a 및 도 8b는 도 6의 BB' 단면의 에너지 대역 도면(개략도)들이다. Figures 8a and 8b are the energy band diagram (schematic) of the BB 'cross section of FIG. 도 8a는 양의 전압(V G >0)이 게이트 전극(GE1)에 인가되고 캐리어들(전자들)이 소스 전극과 드레인 전극 사이에 흐르는 온 상태를 도시한다. Figure 8a is a positive voltage (V G> 0) it is applied to the gate electrode (GE1) and the carriers (electrons) shows an on-state is flowing between the source electrode and the drain electrode. 도 8b는 음의 전압(V G <0)이 게이트 전극(GE1)에 인가되고 소수 캐리어들이 흐르지 않는 오프 상태를 도시한다. Figure 8b shows an OFF state negative voltage (V G <0) is applied to the gate electrode (GE1) does not flow to the minority carrier.

도 9는 진공 준위와 금속의 일 함수(φ M ) 사이 및 진공 준위와 산화물 반도체의 전자 친화력(χ) 사이의 관계들을 도시한다. Figure 9 illustrates the relationship between the vacuum level and the metal work function (φ M) electron affinity (χ) between the vacuum level and the oxide semiconductor.

상온에서, 금속의 전자들은 축퇴되고 페르미 준위는 도전 밴드에 위치된다. At room temperature, the metal E are degenerate Fermi level is positioned in the conductive band. 한편, 종래의 산화물 반도체는 n-형 반도체이고, 그 페르미 준위(E F )는 밴드 갭의 중앙에 위치된 진성 페르미 준위(E i )로부터 벗어나고 도전 밴드에 더 가깝게 위치된다. On the other hand, a conventional oxide semiconductor is an n- type semiconductor, and the Fermi level (E F) is to get away from the intrinsic Fermi level (E i) located in the center of the band gap is positioned closer to the conductive band. 수소의 일부는 산화물 반도체에서 도너이고 산화물 반도체가 n-형 반도체가 되도록 하는 한 가지 인자라는 것은 공지되어 있다는 점을 유념해야 한다. Part of the hydrogen is to be noted that there is a donor and the oxide semiconductor in the oxide semiconductor is known that it is one kinds of factors, such that the n- type semiconductor.

한편, 본 발명에 개시된 일 실시형태에 따른 산화물 반도체는, 산화물 반도체로부터 n-형 반도체에 대한 인자인 수소를 제거하고 산화물 반도체의 주성분 이외의 원소(즉, 불순물 원소)가 가능한 많이 함유되는 것을 방지하도록 산화물 반도체를 정제함으로써 얻어지는 진성(i-형) 또는 실질적으로 진성인 산화물 반도체이다. On the other hand, an oxide semiconductor according to an embodiment disclosed in the present invention, prevents the removal of factors of hydrogen on the n- type semiconductor from the oxide semiconductor and the element contained as much as possible (that is, an impurity element) other than the main component of the oxide semiconductor that is obtained by purification of the oxide semiconductor is an oxide semiconductor intrinsic intrinsic (i- type) or substantially. 다시 말해서, 정제된 i-형(진성) 반도체 또는 그에 가까운 반도체인 특징은 불순물 원소를 첨가하는 것이 아니라 수소 또는 물과 같은 불순물을 가능한 한 많이 제거함으로써 얻어진다. In other words, close to the semiconductor characteristics of purified i- type (intrinsic) semiconductor, or it is taken not to add an impurity element by removing much as possible of impurities such as hydrogen or water. 따라서, 페르미 준위(E F )는 진성 페르미 준위(E i )와 동등할 수 있다. Accordingly, the Fermi level (E F) may be equal to the intrinsic Fermi level (E i).

산화물 반도체의 밴드 갭(E g )은 3.15eV이고 전자 친화력(χ)은 4.3V라고 말한다. The bandgap (E g) of the oxide semiconductor says 3.15eV and the electron affinity (χ) is 4.3V. 소스 전극 및 드레인 전극에 포함되는 티타늄(Ti)의 일 함수는 산화물 반도체의 전자 친화력(χ)과 실질적으로 동일하다. The work function of titanium (Ti) contained in the source and drain electrodes is substantially the same as the electron affinity (χ) of the oxide semiconductor. 그 경우에, 금속과 산화물 반도체 사이의 계면에는 전자들에 대한 쇼트키 배리어가 형성되지 않는다. In that case, the interface between the metal and the oxide semiconductor is not formed a Schottky barrier for the electrons.

그때, 도 8a에 도시되어 있는 것과 같이, 게이트 절연층과 정제된 산화물 반도체 사이의 계면 부근(에너지 면에서 안정한 산화물 반도체의 최하부)에서 전자가 이동한다. Then, as shown in Figure 8a, the gate insulating layer and in the vicinity of the interface between the purified oxide semiconductor (the bottom of the stable-oxide semiconductor in the surface energy) electron moves.

또한, 도 8b에 도시되어 있는 것과 같이, 음의 전위가 게이트 전극(GE1)에 인가될 때, 전류 값은 제로에 극히 가까워지며, 이는 소수의 캐리어들인 홀들이 실질적으로 제로이기 때문이다. Further, as shown in Figure 8b, when a negative potential is applied to the gate electrode (GE1), the current value becomes very close to zero, because the holes which are a small number of carriers is substantially zero.

이러한 방식으로, 진성(i-형) 또는 실질적으로 진성인 산화물 반도체는, 그 주 원소 이외의 원소(즉, 불순물 원소)가 가능한 적게 포함되도록 정제됨으로써 얻어진다. In this way, the intrinsic oxide semiconductor in an intrinsic (i- type) or material is obtained, whereby the purified so that it contains fewer elements (that is, an impurity element) other than the main element as possible. 따라서, 산화물 반도체와 게이트 절연층 간의 계면의 특성들이 명백해진다. Thus, it is apparent that the oxide interface characteristics between the semiconductor and the gate insulating layer. 그러한 이유로 인해, 게이트 절연층은 산화물 반도체와의 양호한 계면을 형성할 필요가 있다. For those reasons, a gate insulating layer, it is necessary to form a good interface between the oxide semiconductor. 구체적으로, 예를 들어, VHF 대역 내지 마이크로파 대역의 범위에서 전원 주파수에 의해 발생된 고밀도 플라즈마를 사용하여 CVD 방법에 의해 형성된 절연층, 스퍼터링 방법에 의해 형성된 절연층 등을 사용하는 것이 바람직하다. Specifically, for example, using a high-density plasma generated by the power-supply frequency in the range from VHF band to microwave band, it is preferable to use an insulating layer, the insulating layer or the like formed by the sputtering method is formed by the CVD method.

산화물 반도체가 정제되고 산화물 반도체와 게이트 절연층 간의 계면이 양호하게 만들어질 때, 예를 들어, 트랜지스터가 1×10 4 ㎛의 채널 폭(W) 및 3㎛의 채널 길이(L)를 갖는 경우에, 10 -13 A 이하의 오프 상태 전류 및 0.1V/dec의 서브스레스홀드 스윙(subthreshold swing)(S 값)(100㎚ 두께의 게이트 절연층)을 실현하는 것이 가능하다. In the case when the oxide semiconductor is purified and make the interface between the semiconductor and the oxide is preferably a gate insulating layer, for example, the transistor is 1 × 10 4 ㎛ having a channel width (W) and the 3㎛ the channel length (L) , it is possible to realize a 10 -13 a oFF-state current and threshold seobeuseu swing of 0.1V / dec or less (subthreshold swing) (S value) (a gate insulating layer of a thickness 100㎚).

산화물 반도체는 그 주 원소 이외의 원소를 가능한 한 적게 포함하기 위해서 상술된 것과 같이 정제되어, 박막 트랜지스터가 양호한 방식으로 동작할 수 있다. The oxide semiconductor is purified as described above so as to include as little as possible the elements other than the main element, may operate in a satisfactory way the thin film transistor.

<산화물 반도체의 캐리어 농도> <Carrier concentration of oxide semiconductor>

본원에 개시된 본 발명에 따른 기술적 사상들 중 하나는 산화물 반도체층이 산화물 반도체층의 캐리어 농도의 충분한 감소에 의해 가능한 한 진성(i-형) 산화물 반도체층에 가까워지게 하는 것이다. One of the technical ideas according to the invention disclosed herein is to be the oxide semiconductor layer close to the intrinsic (i- type) oxide semiconductor layer as possible by a sufficient reduction in the carrier concentration in the oxide semiconductor layer. 캐리어 농도를 획득하는 방법 및 산화물 반도체층에서 측정된 캐리어 농도는 도 22 및 도 23을 참조하여 이하 기술될 것이다. The carrier concentration measured in the method for obtaining the carrier concentration and the oxide semiconductor layer will be described below with reference to FIGS. 22 and 23.

산화물 반도체층에서의 캐리어 농도는, 산화물 반도체층을 포함하는 MOS 커패시터가 형성되고 MOS 커패시터의 CV 측정 결과(CV 특성)가 평가되는 방식으로 얻어질 수 있다. An oxide of a carrier concentration in the semiconductor layer is an MOS capacitor including an oxide semiconductor layer is formed can be obtained in such a manner that the evaluation result of CV measurement (CV characteristics) of the MOS capacitor.

캐리어 농도는 다음 세 단계들에서 특정된다: MOS 커패시터의 게이트 전압(Vg)과 용량(C) 간의 관계를 플롯화함으로써 CV 특성을 얻는 단계 1; The carrier concentration is specified in the following three steps: by the plotted relationship between the gate voltage (Vg) and the capacitor (C) of the MOS capacitor to afford a CV characteristic 1; CV 특성들로부터 게이트 전압(Vg) 및 (1/C) 2 간의 관계를 나타내는 그래프를 얻고 그래프에서 약한 반전 영역에서의 (1/C) 2 의 미분치를 얻는 단계 2; From CV characteristic getting a graph that shows a relation between a gate voltage (Vg) and (1 / C) 2 in the weak inversion region in the graph (1 / C) to obtain a differential value of 22; 및 얻어진 미분치를 캐리어 밀도( N d )를 나타내는 다음 식 1에 대입하는 단계 3. 식 1에서, e 는 전기 소량(elementary electric charge)을 나타내고, ε 0 은 진공의 유전율을 나타내고, ε는 산화물 반도체의 상대 유전율을 나타낸다는 것을 유념해야 한다. And the differential value obtained in step 3. The carrier density equation 1 to be filled in the following formula (1) represents the (N d), e denotes the electric amount (elementary electric charge), ε 0 denotes a vacuum dielectric constant, ε is the oxide semiconductor It should be noted that a denotes the relative dielectric constant.

Figure pat00001

측정에 대한 샘플로서, 다음 구조를 갖는 MOS 커패시터가 사용되었다. As samples for measurement, a MOS capacitor having the structure: was used. MOS 커패시터는 유리 기판 위의 300㎚ 두께의 티타늄층, 티타늄층 위의 100㎚ 두께의 질화티타늄층, 질화티타늄층 위의 In-Ga-Zn-O계 산화물 반도체(a-IZGO)를 사용하는 2㎛ 두께의 산화물 반도체층, 산화물 반도체층 위의 300㎚ 두께의 산화질화실리콘층, 및 산화질화실리콘층 위의 300㎚ 두께의 은층을 포함한다. MOS capacitor 2, which uses a titanium layer of a thickness 300㎚ on the glass substrate, a titanium layer thickness of the titanium nitride layer 100㎚ above, the titanium nitride layer of the above-Ga-Zn-O-based In oxide semiconductor (a-IZGO) ㎛ thickness of the oxide semiconductor layer includes oxide semiconductor layer 300㎚ oxide having a thickness of the silicon nitride layer above, and the silver layer of thickness 300㎚ above silicon oxynitride layer.

산화물 반도체층은 In, Ga 및 Zn을 함유하는 산화물 반도체 성막용 타겟(In:Ga:Zn=1:1:0.5[mol수 비])을 사용하여 스퍼터링 방법에 의해 형성되었다. The oxide semiconductor layer is an oxide semiconductor film-forming target for containing In, Ga, and Zn (In: Ga: Zn = 1: 1: 0.5 [mol number ratio]) Use was formed by the sputtering method. 산화물 반도체층이 형성된 분위기는 아르곤 및 산소의 혼합 분위기(Ar 및 O 2 의 유량들은 각각 30(sccm) 및 15(sccm)임)이었다. Atmosphere the oxide semiconductor layer is formed in a mixed atmosphere of argon and oxygen (flow rate of Ar and O 2 are, respectively, 30 (sccm) and 15 (sccm), Im), respectively.

도 22는 CV 특성들을 도시한다. Figure 22 shows a CV characteristic. 도 23은 Vg와 (1/C) 2 간의 관계를 도시한다. Figure 23 shows the relationship between Vg and (1 / C) 2. 도 23의 약한 반전 영역에서 (1/C) 2 의 미분치에 의해 식 1을 사용하여 얻어진 캐리어 농도는 6.0×10 10 /㎤이었다. In weak inversion region (1 / C) a carrier concentration obtained by using the equation 1 by the differential value of the two in FIG. 23 was 6.0 × 10 10 / ㎤.

진성 또는 실질적으로 진성이 되는 산화물 반도체(예를 들어, 캐리어 농도는 1×10 12 /㎤ 미만이고, 바람직하게, 1×10 11 /㎤ 이하임)를 사용함으로써, 우수한 오프-상태 전류 특성들을 갖는 트랜지스터가 얻어질 수 있다. The oxide semiconductor which is intrinsic or substantially intrinsic by using (for example, carrier concentration of 1 × 10 12 / and ㎤ less, preferably, 1 × 10 11 / ㎤ less Im), excellent off-having-state current characteristics a transistor can be obtained.

상술된 것과 같이, 산화물 반도체, 특히, 고순도화되고 진성인 산화물 반도체를 사용하는 것은 다양한 유리한 효과들을 얻을 수 있다는 것이 이해된다. That uses an oxide semiconductor, in particular, highly purified, and the intrinsic oxide semiconductor as described above it is understood that the various advantageous effects can be obtained. 또한, 본원에 개시된 발명에서와 같이 산화물 반도체를 포함하는 트랜지스터 및 산화물 반도체 이외의 재료를 포함하는 트랜지스터 모두를 사용함으로써 우수한 속성들을 갖는 반도체 장치가 실현된다. Further, it is achieved a semiconductor device having excellent properties by using a transistor including a material other than both the transistor and the oxide semiconductor layer containing an oxide semiconductor, such as in the invention disclosed herein.

<수정 예> <Modification>

도 10, 도 11a, 도 11b, 도 12a, 도 12b, 도 13a 및 도 13b는 반도체 장치들의 구성들의 수정 예들을 도시한다. Figure 10, Figure 11a, Figure 11b, Figure 12a, Figure 12b, Figure 13a and 13b illustrate modified examples of the configuration of the semiconductor device. 트랜지스터(162)가 상술된 것과는 다른 구성을 각각 갖는 반도체 장치들이 수정 예들로서 이하 기술될 것이다. A semiconductor device having a different configuration than the transistor 162 described above, respectively will now be described below as modifications. 즉, 트랜지스터(160)의 구성은 상기와 동일하다. That is, the structure of the transistor 160 is as defined above.

도 10은 게이트 전극(136d)이 산화물 반도체층(140) 아래에 배치되고 소스/드레인 전극들(142a, 142b)이 산화물 반도체층(140)의 하측 표면과 접하는 트랜지스터(162)를 포함하는 반도체 장치의 예를 도시한다. 10 is a semiconductor device including a gate electrode (136d), the oxide semiconductor layer 140 to be disposed under the source / drain electrodes (142a, 142b), the transistor 162 is in contact with the lower surface of the oxide semiconductor layer 140 to the example illustrated. 평면 구조는 단면에 대응하도록 적절히 변경될 수 있고; Flat structure can be appropriately changed so as to correspond to the cross-section; 따라서, 단면만이 여기에 예시되어 있다는 것을 유념해야 한다. Therefore, it should be noted that only a cross-section is illustrated here.

도 10의 구성과 도 2a의 구성 간의 큰 차이점은 산화물 반도체층(140)이 소스/드레인 전극들(142a, 142b)에 접속되는 위치이다. Large differences between the configuration of Figure 10 and the configuration of Figure 2a is a position at which the oxide semiconductor layer 140 is connected to the source / drain electrodes (142a, 142b). 즉, 산화물 반도체층(140)의 상측 표면은 도 2a의 구조의 소스/드레인 전극들(142a, 142b)과 접하지만, 산화물 반도체층(140)의 하측 표면은 도 10의 구조의 소스/드레인 전극들(142a, 142b)과 접한다. That is, the upper surface of the source / drain electrode of the structure of Figure 2a of the oxide semiconductor layer 140 (142a, 142b) and in contact, but the oxide-source / drain of the lower surface of the structure of Figure 10 of the semiconductor layer 140. The electrode It abuts with (142a, 142b). 또한, 접촉 위치의 차이는 결과적으로 다른 전극들, 절연층 등의 상이한 배치를 가져온다. Further, the contact position difference is consequently results in a different arrangement, such as different electrodes, an insulating layer. 각 구성요소의 세부사항들은 도 2a 및 도 2b와 동일하다. Details of each component are identical with Figs. 2a and 2b.

구체적으로, 반도체 장치는 층간 절연층(128) 위에 제공되는 게이트 전극(136d), 게이트 전극(136d) 위에 제공되는 게이트 절연층(138), 게이트 절연층(138) 위에 제공되는 소스/드레인 전극들(142a, 142b), 및 소스/드레인 전극들(142a, 142b)의 상측 표면들과 접하는 산화물 반도체층(140)을 포함한다. Specifically, the semiconductor device includes the source / drain electrode provided on the gate electrode (136d), a gate insulating layer 138, a gate insulating layer 138 is provided over the gate electrode (136d) provided on the interlayer insulating layer 128 include (142a, 142b), and source / drain electrodes of the oxide semiconductor layer 140 in contact with the top surface of the (142a, 142b).

여기서, 게이트 전극(136)은 층간 절연층(128) 위에 형성된 절연층(132)에 매립되도록 제공된다. Here, the gate electrode 136 is provided such that the buried insulating layer 132 formed on the interlayer insulating layer 128. 게이트 전극(136d)과 같이, 전극(136a), 전극(136b) 및 전극(136c)은 각각 소스/드레인 전극(130a), 소스/드레인 전극(130b) 및 전극(130c)과 접하여 형성된다. As the gate electrode (136d), is formed in contact with an electrode (136a), the electrode (136b) and an electrode (136c) are respectively the source / drain electrodes (130a), a source / drain electrode (130b) and an electrode (130c).

보호 절연층(144)은 산화물 반도체층(140)의 일부와 접하도록 트랜지스터(162) 위에 제공된다. Protective insulating layer 144 is provided over the oxide semiconductor layer transistor 162 so as to be in contact with a portion of 140. 층간 절연층(146)은 보호 절연층(144) 위에 제공된다. An interlayer insulating layer 146 is provided over the protective insulating layer 144. 소스/드레인 전극(142a) 및 소스/드레인 전극(142b)에 이르는 개구들이 보호 절연층(144) 및 층간 절연층(146)에 형성된다. Is formed on the source / drain electrodes (142a) and the source / drain electrodes isolated openings are protected up to (142b) layer 144 and the interlayer insulating layer 146. 전극(150d) 및 전극(150e)이 각각의 개구들을 통해 각각 소스/드레인 전극(142a) 및 소스/드레인 전극(142b)과 접하여 형성된다. Is formed in contact with the electrode (150d) and an electrode (150e) the respective source / drain electrodes (142a) and the source / drain electrode (142b) through the respective openings. 전극들(150d, 150e)과 마찬가지로, 전극들(150a, 150b, 150c)은 각각 게이트 절연층(138), 보호 절연층(144) 및 층간 절연층(146)에 제공되는 개구들을 통해 각각 전극들(136a, 136b, 136c)과 접하여 형성된다. Like the electrode (150d, 150e), the electrodes (150a, 150b, 150c) are each electrode through the opening provided in a gate insulating layer 138, a protective insulation layer 144 and the interlayer insulating layer 146 It is formed in contact with (136a, 136b, 136c).

여기서, 산화물 반도체층(140)은 바람직하게 수소와 같은 불순물들이 충분히 제거된 고순도화된 산화물 반도체층이다. Here, the oxide semiconductor layer 140 is preferably a highly purified oxide semiconductor layer to sufficiently remove impurities, such as hydrogen. 구체적으로, 산화물 반도체층(140)의 수소 농도는 5×10 19 atmos/㎤ 이하, 바람직하게, 5×10 18 atmos/㎤ 이하, 더욱 바람직하게, 5×10 17 atmos/㎤ 이하이다. Specifically, the hydrogen concentration in the oxide semiconductor layer 140 is 5 × 10 19 atmos / ㎤ or less, preferably, 5 × 10 18 atmos / ㎤ or less, more preferably, 5 × 10 17 atmos / ㎤ below. 또한, 산화물 반도체층(140)은 바람직하게 충분한 양의 산소를 포함하여 산소 결핍으로 인한 결함들이 감소된다. Further, the oxide semiconductor layer 140 and preferably include a sufficient amount of oxygen is reduced due to lack of oxygen defects. 수소 농도의 충분한 감소에 의해 고순도화되어 산소 결핍으로 인한 결함들이 감소되는 산화물 반도체층(140)은 1×10 12 /㎤ 미만, 바람직하게, 1×10 11 /㎤ 이하의 캐리어 농도를 갖는다. Is highly purified by a sufficient reduction in the hydrogen concentration in the oxide semiconductor layer 140 is reduced due to the lack of oxygen defects is 1 × 10 12 / ㎤ less, and preferably has a carrier concentration of less than 1 × 10 11 / ㎤. 진성 또는 실질적으로 진성이 되는 이러한 산화물 반도체를 사용함으로써 오프-상태 전류 특성들이 우수한 트랜지스터(162)가 얻어질 수 있다. By using such an oxide semiconductor which is intrinsic or substantially intrinsic off-state current characteristics are excellent transistor 162 can be obtained. 예를 들어, 드레인 전압(Vd)이 +1V 또는 +10V이고 게이트 전압(Vg)이 -5V 내지 -20V의 범위에 있을 때, 오프-상태 전류는 1×10 -13 A 이하이다. For example, the drain voltage (Vd) and the + 1V or + 10V when the gate voltage (Vg) is in the range of -5V to -20V, the off-state current is 1 × 10 -13 A or less. 수소 농도의 충분한 감소로 고순도화되어 산소 결핍으로 인한 결함들이 감소되는 산화물 반도체층(140)이 트랜지스터(162)의 오프-전류를 감소시키기 위해 사용됨으로써, 새로운 구조를 갖는 반도체 장치가 실현될 수 있다. May be being used to reduce the current, the semiconductor device is realized which has a new structure - are highly purified to a sufficient reduction in the hydrogen concentration in the oxide semiconductor layer 140, which are reduced due to oxygen deficiency defects are off of the transistor 162 . 산화물 반도체층(140)의 수소 농도는 2차 이온 질량 분석법(SIMS)에 의해 측정된다는 것을 유념해야 한다. The hydrogen concentration in the oxide semiconductor layer 140 is to be noted that the measurement by secondary ion mass spectrometry (SIMS).

절연층(152)이 층간 절연층(146) 위에 제공된다. Insulating layer 152 is provided on the interlayer insulating layer 146. 전극들(154a, 154b, 154c, 154d)이 절연층(152)에 매립되도록 제공된다. The electrodes (154a, 154b, 154c, 154d) is provided such that the buried insulating layer 152. 전극(154a)은 전극(150a)과 접한다. Electrode (154a) and touches the electrode (150a). 전극(154b)은 전극(150b)과 접한다. Electrode (154b) facing another electrode (150b). 전극(154c)은 전극(150c) 및 전극(150d)과 접한다. Electrode (154c) facing another electrode (150c) and the electrode (150d). 전극(154d)은 전극(150e)과 접한다. Electrode (154d) facing another electrode (150e).

도 11a 및 도 11b는 각각 게이트 전극(136d)이 산화물 반도체층(140) 위에 배치되는 반도체 장치의 구성의 예를 도시한다. Figure 11a and Figure 11b shows an example of a configuration of a semiconductor device disposed on each gate electrode (136d), the oxide semiconductor layer 140. 도 11a는 소스/드레인 전극들(142a, 142b)이 산화물 반도체(140)의 하측 표면과 접하는 구조의 예를 도시한다. Figure 11a shows an example of the structure in contact with the lower surface of the source / drain electrodes (142a, 142b), the oxide semiconductor (140). 도 11b는 소스/드레인 전극들(142a, 142b)이 산화물 반도체층(140)의 상측 표면과 접하는 구조의 예를 도시한다. Figure 11b shows an example of the structure in contact with the upper surface of the source / drain electrodes (142a, 142b), the oxide semiconductor layer 140.

도 11a 및 도 11b의 구성들과 도 2a 및 도 10의 구성들 간의 큰 차이점은 게이트 전극(136d)이 산화물 반도체층(140) 위에 배치된다는 것이다. Large differences between the configuration of Figure 11a, and the configuration and Figure 2a and 10 of Figure 11b is that the gate electrode (136d) is disposed on the oxide semiconductor layer 140. 또한, 도 11a의 구조와 도 11b의 구성 간의 큰 차이점은 산화물 반도체층(140)의 하측 표면 또는 상측 표면 중 어느 것과 소스/드레인 전극들(142a, 142b)이 접하는가 하는 것이다. The big difference between the addition, the configuration of Figure 11a and Figure 11b the structure is to this that the one source / drain electrode of the lower surface or upper surface of the oxide semiconductor layer (140) (142a, 142b) jeophaneunga. 또한, 이들 차이점들은 결과적으로 다른 전극들, 절연층 등의 상이한 배치를 가져온다. In addition, these differences are consequently resulting in a different arrangement, such as different electrodes, an insulating layer. 각 구성요소의 세부사항들은 도 2a 및 도 2b 등과 동일하다. Details of each component are identical as Fig. 2a and 2b.

구체적으로, 도 11a에 도시되어 있는 반도체 장치는 층간 절연층(128) 위에 제공되는 소스/드레인 전극들(142a, 142b), 소스/드레인 전극들(142a, 142b)의 상측 표면들과 접하는 산화물 반도체층(140), 산화물 반도체층(140) 위에 제공되는 게이트 절연층(138), 및 산화물 반도체층(140)과 중첩하는 영역의 게이트 절연층(138) 위의 게이트 전극(136d)을 포함한다. Specifically, the semiconductor device illustrated in FIG. 11a is an oxide in contact with the upper surface of the source / drain electrode provided on the interlayer insulating layer (128) (142a, 142b), the source / drain electrodes (142a, 142b) semiconductor It includes a layer 140, the oxide semiconductor layer 140, the gate insulating layer 138, and the oxide semiconductor layer 140, the gate insulating layer 138 on the gate electrode (136d) in the area which overlaps and is provided above.

도 11b의 반도체 장치는 층간 절연층(128) 위에 제공되는 산화물 반도체층(140), 산화물 반도체층(140)의 상측 표면과 접하도록 제공되는 소스/드레인 전극들(142a, 142b), 산화물 반도체층(140) 및 소스/드레인 전극들(142a, 142b) 위에 제공되는 게이트 절연층(138), 및 산화물 반도체층(140)과 중첩하는 영역의 게이트 절연층(138) 위의 게이트 전극(136d)을 포함한다. The semiconductor device of FIG. 11b is a source / drain electrode provided so as to be in contact with the upper surface of the oxide semiconductor layer 140, the oxide semiconductor layer 140 provided on the interlayer insulating layer (128) (142a, 142b), the oxide semiconductor layer 140 and the source / drain electrodes (142a, 142b), a gate insulating layer 138, and the oxide semiconductor layer 140, the gate insulating layer 138 on the gate electrode (136d) in the area which overlaps and which is provided on the It includes.

도 11a 및 도 11b의 구성들에 있어서, 구성요소(예를 들어, 전극(150a 또는 154a))는 종종 도 2a 및 도 2b 등의 구조에서 생략될 수 있다는 것을 유념해야 한다. In Figure 11a, and the configuration of Figure 11b, configured to be noted that the elements (e. G., Electrodes (150a or 154a)) can often be omitted from the structure in Figures 2a and 2b. 그 경우에, 제작 공정의 단순화와 같은 이차적인 효과가 얻어질 수 있다. In that case, a secondary effect such as simplicity of the manufacturing process can be obtained. 말할 필요도 없이, 중요하지 않은 구성요소는 도 2a 및 도 2b 등의 구조들에서 생략될 수 있다. Needless to say, it may be omitted in the structure of such components 2a and 2b is not important.

도 12a 및 도 12b는 각각 소자의 크기가 비교적 크고 게이트 전극(136d)이 산화물 반도체층(140) 아래에 배치되는 경우의 예를 도시한다. Figure 12a and 12b illustrate an example of the case is disposed below the oxide semiconductor layer 140 is relatively large and the gate electrode (136d), the size of each element. 이 경우에 있어서, 표면의 평탄성 및 커버리지에 대한 요구는 비교적 완화되어 있어서, 배선, 전극 등이 절연층에 매립되도록 형성할 필요는 없다. In this case, the requirements for flatness and coverage of the surface is in a relatively relaxed, the wiring, electrode, etc. need not be formed so as to be buried in the insulating layer. 예를 들어, 게이트 전극(136d) 등은 도전층의 형성 이후에 패터닝함으로써 형성될 수 있다. For example, the gate electrode (136d) and the like may be formed by patterning after the formation of the conductive layer. 여기에 도시되어 있지는 않지만, 트랜지스터(160)는 유사한 방식으로 형성될 수 있다는 것을 유념해야 한다. Although not shown here, it should be noted that the transistor 160 may be formed in a similar manner.

도 12a의 구성 및 도 12b의 구성 간의 큰 차이점은 산화물 반도체층(140)의 하측 표면 또는 상측 표면 중 어느 것이 소스/드레인 전극들(142a, 142b)과 접하는가 하는 것이다. Configuration and a large difference between the configuration of Figure 12b of Figure 12a is to jeophaneunga with the lower surface or upper surface of which one source / drain electrode of the oxide semiconductor layer (140) (142a, 142b). 또한, 이 차이점은 결과적으로 다른 전극들, 절연층 등이 상이한 방식으로 배열되도록 한다. In addition, the difference is such that arranged in a different manner as a result of the other electrode, the insulating layer and the like. 각 구성요소의 세부사항들은 도 2a 및 도 2b 등과 동일하다. Details of each component are identical as Fig. 2a and 2b.

구체적으로, 도 12a의 반도체 장치는 층간 절연층(128) 위에 제공되는 게이트 전극(136d), 게이트 전극(136d) 위에 제공되는 게이트 절연층(138), 게이트 절연층(138) 위에 제공되는 소스/드레인 전극들(142a, 142b) 및 소스/드레인 전극들(142a, 142b)의 상측 표면들과 접하는 산화물 반도체층(140)을 포함한다. Specifically, the semiconductor device 12a is an interlayer insulating layer 128, source / are provided on the gate electrode (136d), a gate insulating layer 138, a gate insulating layer 138 is provided over the gate electrode (136d) provided over a drain electrode (142a, 142b), and source / drain electrodes of the oxide semiconductor layer 140 in contact with the top surface of the (142a, 142b).

도 12b의 반도체 장치는 층간 절연층(128) 위에 제공되는 게이트 전극(136d), 게이트 전극(136d) 위에 제공되는 게이트 절연층(138), 게이트 전극(136d)과 중첩하는 게이트 절연층(138) 위에 제공되는 산화물 반도체층(140), 및 산화물 반도체층(140)의 상측 표면과 접하도록 제공되는 소스/드레인 전극들(142a, 142b)을 포함한다. The semiconductor device of Fig. 12b is an interlayer insulating layer 128, a gate electrode (136d), the gate electrode (136d), the gate insulating layer 138, a gate electrode (136d) and overlapping the gate insulating layer 138 that is provided on a provided on It includes an oxide semiconductor layer 140, and oxide-source / drain electrode provided so as to be in contact with the upper surface of the semiconductor layer 140 (142a, 142b) provided above.

도 12a 및 도 12b의 구성들에 있어서, 구성요소는 종종 도 2a 및 도 2b 등의 구성으로부터 생략될 수 있다는 것을 유념해야 한다. In Figure 12a, and the configuration of Figure 12b, the components are often to be noted that they can be omitted from the configuration in Figures 2a and 2b. 또한, 이 경우에, 제작 공정의 단순화와 같은 이차적인 효과가 얻어질 수 있다. Further, in this case, a secondary effect such as simplicity of the manufacturing process can be obtained.

도 13a 및 도 13b는 각각 소자의 크기가 비교적 크고 게이트 전극(136d)이 산화물 반도체층(140) 위에 배치되는 경우의 예를 도시한다. Figure 13a and 13b illustrate an example of the case disposed on the relatively large and the gate electrode (136d), the oxide semiconductor layer 140, the size of each element. 또한, 이 경우에 있어서, 표면의 평탄성 및 커버리지에 대한 요구가 비교적 완화되어, 배선, 전극 등이 절연층에 매립되도록 형성될 필요가 없다. Further, in this case, a demand for flatness and coverage of the surface is relatively relaxed, the wiring, electrode, etc. need not be formed so as to be buried in the insulating layer. 예를 들어, 게이트 전극(136d) 등은 도전층의 형성 이후에 패터닝함으로써 형성될 수 있다. For example, the gate electrode (136d) and the like may be formed by patterning after the formation of the conductive layer. 여기에 도시되어 있지는 않지만, 트랜지스터(160)는 유사한 방식으로 형성할 수 있다는 것을 유념해야 한다. Although not shown here, the transistor 160 is to be noted that there can be formed in a similar manner.

도 13a의 구성과 도 13b의 구성 간의 큰 차이점은 산화물 반도체층(140)의 하측 표면 또는 상측 표면 중 어느 것이 소스/드레인 전극들(142a, 142b)과 접하는가 하는 것이다. Large differences between the configuration of Figure 13a and Figure 13b the configuration is to jeophaneunga with the lower surface or upper surface of which one source / drain electrode of the oxide semiconductor layer (140) (142a, 142b). 또한, 이 차이점은 결과적으로 다른 전극들, 절연층 등이 상이한 방식으로 배열되도록 한다. In addition, the difference is such that arranged in a different manner as a result of the other electrode, the insulating layer and the like. 각 구성요소의 세부사항들은 도 2a 및 도 2b 등과 동일하다. Details of each component are identical as Fig. 2a and 2b.

구체적으로, 도 13a의 반도체 장치는 층간 절연층(128) 위에 제공되는 소스/드레인 전극들(142a, 142b), 소스/드레인 전극들(142a, 142b)의 상측 표면들과 접하는 산화물 반도체층(140), 소스/드레인 전극들(142a, 142b) 및 산화물 반도체층(140) 위에 제공되는 게이트 절연층(138), 및 산화물 반도체층(140)과 중첩하는 영역의 게이트 절연층(138) 위에 제공되는 게이트 전극(136d)을 포함한다. Specifically, the semiconductor device 13a has the interlayer insulating layer 128. The source / drain electrode provided on top (142a, 142b), source / drain electrodes of the oxide semiconductor layer (140 in contact with the top surface of the (142a, 142b) ), source / drain electrodes (142a, 142b), and oxide is provided on the semiconductor layer 140. the gate insulating layer 138, and the oxide semiconductor layer 140, the gate insulating layer 138 in the region overlapping and provided on a gate electrode (136d).

도 13b의 반도체 장치는 층간 절연층(128) 위에 제공되는 산화물 반도체층(140), 산화물 반도체층(140)의 상측 표면과 접하도록 제공되는 소스/드레인 전극들(142a, 142b), 소스/드레인 전극들(142a, 142b) 및 산화물 반도체층(140) 위에 제공되는 게이트 절연층(138), 및 산화물 반도체층(140)과 중첩하는 영역의 게이트 절연층(138) 위에 제공되는 게이트 전극(136d)을 포함한다. The semiconductor device of FIG. 13b is a source / drain electrode provided so as to be in contact with the upper surface of the oxide semiconductor layer 140, the oxide semiconductor layer 140 provided on the interlayer insulating layer (128) (142a, 142b), the source / drain the electrodes (142a, 142b) and the oxide semiconductor layer 140, the gate insulating layer 138, and the oxide gate electrode (136d) provided on the semiconductor layer 140. the gate insulating layer 138 in the region overlapping and provided on It includes.

도 13a 및 도 13b의 구성들에 있어서, 구성요소는 종종 도 2a 및 도 2b 등의 구성으로부터 생략될 수 있다는 것을 유념해야 한다. In Figure 13a, and the configuration of Figure 13b, the components are often to be noted that they can be omitted from the configuration in Figures 2a and 2b. 또한, 이 경우에 있어서, 제작 공정의 단순화와 같은 이차적인 효과가 얻어질 수 있다. Further, in this case, a secondary effect such as simplicity of the manufacturing process can be obtained.

상술된 바와 같이, 본원에 개시된 발명의 일 실시형태에 따르면 새로운 구성을 갖는 반도체 장치가 실현될 수 있다. As described above, the semiconductor device can be realized which has a new configuration according to one embodiment of the invention disclosed herein. 이 실시형태에 있어서, 반도체 장치가 트랜지스터(160) 및 트랜지스터(162)를 적층함으로써 형성되는 각각의 예들이 기술되지만; In this embodiment, a semiconductor device that each example is formed by stacking the transistor 160 and the transistor 162 have been described, but; 반도체 장치의 구성은 이러한 구성으로 제한되지 않는다. Structure of the semiconductor device is not limited to this configuration. 또한, 이 실시형태는 트랜지스터(160)의 채널 길이 방향이 트랜지스터(162)의 채널 길이 방향과 수직인 각각의 예들을 보여주지만; Further, the present embodiment is shown but each of the examples the channel length direction of a transistor 160 in the channel length direction of the transistor 162 and the vertical; 트랜지스터들(160, 162) 간의 위치 관계는 이 예로 제한되지 않는다. Positional relationship between the transistors 160 and 162 is not limited to this example. 또한, 트랜지스터(160) 및 트랜지스터(162)는 서로 중첩하도록 제공될 수도 있다. The transistor 160 and the transistor 162 may be provided so as to overlap each other.

이 실시형태에서는, 단순화를 위해서 최소 기억 단위(1 비트)를 갖는 반도체 장치가 기술되지만; In this embodiment, a semiconductor device having a minimum storage unit (1 bit) technology, but for simplicity; 반도체 장치의 구성은 이것으로 제한되지 않는다. Structure of the semiconductor device is not limited to this. 복수의 반도체 장치들을 적절히 접속함으로써 더욱 발전된 반도체 장치가 형성될 수 있다. By appropriately connecting a plurality of semiconductor devices there is a more advanced semiconductor devices can be formed. 예를 들어, 상술된 반도체 장치들을 복수 개 사용함으로써 NAND형 또는 NOR형 반도체 장치가 형성될 수 있다. For example, a NAND-type or NOR-type semiconductor device can be formed by using a plurality of the semiconductor devices described above. 배선 구성은 도 1a 내지 도 1d의 배선 구성으로 제한되지 않고, 적절히 변경될 수 있다. Wiring configurations are not limited to the wiring configuration of Fig. 1a to 1d, it can be appropriately changed.

이 실시형태에 따른 반도체 장치는 트랜지스터(162)가 낮은 오프-상태 전류를 갖기 때문에 매우 장시간 동안 데이터를 기억할 수 있다. The semiconductor device according to this embodiment, the transistor 162 is low off-can store data for a very long time, because it has the current states. 즉, DRAM 등에서 필요한 리프레시 동작이 필요하지 않아서, 전력 소비가 억제될 수 있다. That is, it did not require a refresh operation is required, etc. DRAM, the power consumption can be suppressed. 또한, 이 실시형태에 따른 반도체 장치는 실질적으로 비휘발성 기억 장치로서 사용될 수 있다. The semiconductor device according to the present embodiment can be used practically as non-volatile memory.

데이터의 기록 등은 트랜지스터(162)의 스위칭 동작에 의해 수행되기 때문에, 고전압이 필요 없고 소자의 열화가 문제가 되지 않는다. Since the data recording and the like performed by the switching operation of the transistor 162, a high voltage does not require the degradation of a device is not a problem. 또한, 트랜지스터의 온/오프 상태에 따라서 데이터가 기록 및 소거되므로, 고속 동작이 쉽게 실현될 수 있다. In addition, since data is written and erased in accordance with a transistor on / off state, a high-speed operation can be easily realized. 게다가, 플래시 메모리 등에서 필요한 데이터를 소거하기 위한 동작 또한 필요하지 않다는 이점이 있다. Moreover, this action also is not necessary benefits for erasing the data required, etc. Flash memory.

산화물 반도체 이외의 재료를 포함하는 트랜지스터는 산화물 반도체를 포함하는 트랜지스터보다 고속으로 동작할 수 있기 때문에, 산화물 반도체 이외의 재료를 포함하는 트랜지스터를 사용함으로써 기억되어 있는 데이터가 고속으로 판독될 수 있다. Transistor including a material other than an oxide semiconductor can operate at high speed it is possible to more transistors including an oxide semiconductor, the data stored by using a transistor including a material other than an oxide semiconductor can be read at a high speed.

이 실시형태에서 기술된 구성들 및 방법들은 다른 실시형태들에서 기술된 구성들 및 방법들 중 임의의 것과 적절히 조합될 수 있다. The configurations and methods described in this embodiment mode can be appropriately combined with any of the configurations and methods described in the other embodiments.

(실시형태 2) (Embodiment 2)

이 실시형태에서는, 본 발명의 일 실시형태에 따른 반도체 장치의 회로 구성 및 동작이 기술될 것이다. In the present embodiment, it will be the configuration and operation described circuit of the semiconductor device in accordance with one embodiment of the invention.

도 14는 반도체 장치(이하, NAND 메모리 셀이라고도 함)의 회로도의 예를 도시한다. 14 shows an example of a circuit diagram of a semiconductor device (hereinafter, also referred to as NAND memory cell). 여기서는, 메모리 셀들(220)이 직렬로 접속되어 있는 NAND 메모리 셀(200)이 예로서 도시되어 있다. Here, the NAND memory cells 200 in memory cells 220 are connected in series is shown by way of example.

NAND 메모리 셀(200)은 직렬로 접속된 복수의 메모리 셀들(220(1) 내지 220( km )), km 개의 워드선들(WL(1) 내지 WL( km )), km 개의 제 2 신호선들(S2(1) 내지 S2( km )), 비트선(BL), 소스선(SL), 제 1 신호선(S1), 2개의 선택선들(SEL1, SEL2), 선택선(SEL1)을 따라 비트선(BL)과 메모리 셀(220(1)) 사이에 배치된 트랜지스터(255(1)), 및 선택선(SEL2)을 따라 소스선(SL)과 메모리 셀(220( km )) 사이에 배치된 트랜지스터(255(2))를 포함한다. NAND memory cell 200 of the plurality of serially connected memory cells (220 (1) to 220 (km)), the km of word lines (WL (1) to WL (km)), km number of second signal lines ( the bit lines along the S2 (1) to S2 (km)), a bit line (BL), source lines (SL), a first signal line (S1), 2 of select lines (SEL1, SEL2), select lines (SEL1) ( a transistor disposed between BL) and the memory cells (220 (1) a transistor disposed between) (255 (1)), and (source line along the SEL2) (SL) and the memory cells (220 (km), the selection lines) and a (255 (2)).

복수의 메모리 셀들(220) 중 하나인 메모리 셀(220( i )( i 는 1 내지 km 중 임의의 정수)은 제 1 신호선(S1), 제 2 신호선(S2( i )), 워드선(WL( i )), 트랜지스터(201( i )), 트랜지스터(202( i )), 및 용량 소자(203( i ))를 포함한다. 트랜지스터(201( i ))는 산화물 반도체 이외의 재료를 사용하여 형성된다. 트랜지스터(202( i ))는 산화물 반도체를 사용하여 형성된다. The memory cells (220 (i) one of a plurality of memory cells (220) (i is an arbitrary integer of 1 to km) has a first signal line (S1), second signal (S2 (i)), the word line (WL (i)), the transistor (201 (i)), the transistor (202 (i)), and a capacitor element (203 (i) comprises a) a transistor (201 (i)) by using a material other than an oxide semiconductor It is formed transistor (202 (i)) is formed using an oxide semiconductor.

여기서, 트랜지스터(201( i ))의 게이트 전극, 트랜지스터(202( i ))의 소스 전극 및 드레인 전극 중 하나, 및 용량 소자(203( i ))의 하나의 전극은 서로 전기적으로 접속된다. Wherein one electrode of the transistor (201 (i)) a gate electrode, a transistor (202 (i)) one of a source electrode and a drain electrode, and a capacitor element (203 (i)) of each other are electrically connected. 트랜지스터(202( i ))의 소스 전극 및 드레인 전극 중 다른 하나와 제 1 신호선(S1)은 서로 전기적으로 접속된다. Transistor (202 (i)) and one of the first signal line of the source electrode and the drain electrode of the (S1) are each electrically connected. 제 2 신호선(S2( i )) 및 트랜지스터(202( i ))의 게이트 전극은 서로 전기적으로 접속된다. The gate electrode of the second signal (S2 (i)) and the transistor (202 (i)) are each electrically connected. 워드선(WL( i )) 및 용량 소자(203( i ))의 다른 한 전극은 서로 전기적으로 접속된다. The other electrode of the word line (WL (i)) and a capacitor element (203 (i)) are each electrically connected.

또한, 메모리 셀(220( i 1 ))의 트랜지스터(201( i 1 ))( i 1 은 2 내지 km 중 임의의 정수)의 드레인 전극은 메모리 셀(220( i 1 -1))의 트랜지스터(201( i 1 -1))의 소스 전극에 접속된다. In addition, the transistors of the memory cells (220 (i 1)) of the transistor (201 (i 1)), the drain electrode of memory cells (220 (i 1 -1)) of the (i 1 km 2 to any integer value of the) ( 201 is connected to the source electrode of the (i 1 -1)). 메모리 셀(220( i 2 ))의 트랜지스터(201( i 2 ))( i 2 는 1 내지 km -1 중 임의의 정수)의 소스 전극은 메모리 셀(220( i 2 +1))의 트랜지스터(201( i 2 +1))의 드레인 전극에 접속된다. Transistors of the memory cells (220 (i 2)) of the transistor (201 (i 2)) a source electrode of the (i is 1 to 2 km -1 any integer of) the memory cells (220 (i 2 +1)) ( 201 is connected to the drain electrode of the (i 2 +1)). 메모리 셀(220(1))의 트랜지스터(201(1))의 드레인 전극은 트랜지스터(255(1))의 소스 전극에 접속된다. The drain electrode of the transistor (201 (1) of memory cell 220 (1)) is connected to the source electrode of the transistor (255 (1)). 메모리 셀(220( km ))의 트랜지스터(201( km ))의 소스 전극은 트랜지스터(255(2))의 드레인 전극에 접속된다. The source electrode of the transistor (201 (km)) of memory cells (220 (km)) is connected to the drain electrode of the transistor (255 (2)). 트랜지스터(255(1))의 드레인 전극은 비트선(BL)에 접속된다. The drain electrode of the transistor (255 (1)) is connected to the bit line (BL). 트랜지스터(255(2))의 소스 전극은 소스선(SL)에 접속된다. The source electrode of the transistor (255 (2)) is connected to a source line (SL). 즉, 소스선(SL) 및 트랜지스터(201( i ))의 소스 전극은 (메모리 셀(220( i ))과는 다른 메모리 셀에 포함될 수도 있는) 트랜지스터를 통해 접속된다. That is, it is connected via the source line (SL) and a transistor (201 (i)) (which may be included in different memory cells and the memory cells (220 (i))) the source electrode of the transistor. 비트선(BL) 및 트랜지스터(201( i ))의 드레인 전극은 (메모리 셀(220( i ))과는 다른 메모리 셀에 포함될 수도 있는) 트랜지스터를 통해 접속된다. It is connected via a bit line (BL) and a transistor (201 (i)) (which may be included in different memory cells and the memory cells (220 (i))) the drain electrode of the transistor.

도 15는 기록 회로(211)의 예를 도시한다. 15 shows an example of the recording circuit 211. 제 1 신호선(S1)은 스위치들을 통해 기록 전위(Vwrite)가 공급되는 배선 및 Vs1_0이 공급되는 배선에 전기적으로 접속된다. A first signal line (S1) is electrically connected to the wiring lines and which is supplied through the switch Vs1_0 supply electric potential is written (Vwrite). 스위치들은 신호(Fw1) 및 신호(Fw2)에 의해 제어된다. And these switches are controlled by a signal (Fw1) and signal (Fw2).

도 16은 판독 회로(212)의 예를 도시한다. 16 shows an example of the read circuit 212. 판독 회로(212)는 감지 증폭기를 포함한다. The readout circuit 212 includes a sense amplifier. 판독 회로(212)는 비트선(BL)에 전기적으로 접속된다. Read out circuit 212 is electrically connected to the bit line (BL). 비트선(BL)은 스위치를 통해 감지 증폭기의 하나의 입력 단자에 접속된다. A bit line (BL) is connected to one input terminal of the sense amplifier via a switch. 감지 증폭기의 이 하나의 입력 단자에 입력된 전위(Vin)는 비트선(BL)의 전위라고 언급될 수 있다. The potential (Vin) input to the one input terminal of the sense amplifier can be referred to as the potential of the bit line (BL). 감지 증폭기의 다른 입력 단자는 판독 전위(Vread)가 공급되는 배선에 접속된다. The other input terminal of the sense amplifier is connected to a wiring which supplies a read potential (Vread). 비트선(BL)은 또한 스위치들을 통해 전위(VBL_0)가 공급되는 배선 및 전위(Vpc)가 공급되는 배선에 접속된다. A bit line (BL) is also connected to the wires through the switch voltage (VBL_0) the supply line and the potential (Vpc) is supplied that is. 스위치들은 신호(Fr1), 신호(Fr2) 및 신호(Fpc)에 의해 제어된다. And these switches are controlled by a signal (Fr1), the signal (Fr2) and a signal (Fpc).

다음에, 도 14에 도시되어 있는 NAND 메모리 셀(200)의 기록 동작 및 판독 동작이 기술될 것이다. Next, it will be a write operation and a read operation of the NAND memory cell 200 illustrated in Figure 14 described. 여기서는, NAND 메모리 셀(200)에 포함된 메모리 셀(220( i ))의 동작이 구체적으로 기술된다. Here, the operation of the memory cells (220 (i)) contained in the NAND memory cell 200 is described in detail.

메모리 셀(220( i ))은 노드(A( i ))에 축적되어 있는 전하 또는 전위에 따라서 다양한 상태들을 가질 수 있다. Memory cells (220 (i)) may have various states according to the charge, or electric potential stored in the node (A (i)). 트랜지스터(220( i ))의 오프-상태 전류는 아주 낮거나 실질적으로 제로이기 때문에, 노드(A( i ))에서의 전하 또는 전위는 장시간 동안 보유된다. Transistor (220 (i)) the off-charge or potential in state since the current is very low, or substantially zero, the node (A (i)) is held for a long period of time. 다음 설명에서, "기록"은 메모리 셀(220( i ))의 노드(A( i ))에/로부터 전하가 충전 또는 방전되어 메모리 셀(220( i ))이 미리 결정된 상태를 갖는 것을 말한다. In the following description, "recording" means having memory cells (220 (i)) the node (A (i)) is / charge is charged or discharged from the memory cells (220 (i)) state is determined in advance of the. 용어 "판독"은 메모리 셀(220( i ))의 상태에 따라서 결정되는 전위와 미리 결정된 전위의 비교를 말한다. The term "read" refers to a comparison of the potential and the predetermined potential being determined by the states of the memory cells (220 (i)). 용어 "기록" 또는 "데이터 기록"은 종종 미리 결정된 데이터가 메모리 셀에 기록되는 일련의 동작들을 말한다는 것을 유념해야 한다. The term "recording" or "data record" is often to be noted that the said series of operations the predetermined data is written into the memory cells. 또한, "판독" 또는 "데이터 판독"은 종종 메모리 셀에 기억되어 있는 데이터가 판독되는 일련의 동작들을 말한다. In addition, the "read" or "data read" often refers to a series of operations in which data stored in the memory cell readout.

데이터가 메모리 셀(220( i ))에 기록되는 경우에, 예를 들어, 워드선(WL( i ))의 전위가 VWL_0(예를 들어, 0V)로 설정되어, 용량 소자의 하나의 전극의 전위가 고정되도록 한다. In the case where the data is written to the memory cells (220 (i)), for example, the potential of the word line (WL (i)) VWL_0 is set to (for example, 0V), one electrode of the capacitor element of such that dislocations are fixed. 또한, 제 2 신호선(S2( i ))의 전위가 VS2_1(예를 들어, Vdd)로 설정되어 트랜지스터(202( i ))가 턴온되도록 한다. Further, the electric potential of the second signal (S2 (i)) is set to VS2_1 (e.g., Vdd) such that the transistor (202 (i)) is turned on. 또한, 비트선(BL)에 전기적으로 접속되는 판독 회로(212)에 있어서, 신호(Fr2)가 어써트되고(asserted) 신호(Fr1) 및 신호(Fpc)가 디어써트된다(deasserted). Further, according to the bit lines (BL) electrically reading circuit 212, which is connected to the signal (Fr2) is asserted, and (asserted), signal (Fr1) and signal (Fpc) is deasserted (deasserted). 따라서, 전위(VBL_0)가 비트선에 인가된다. Thus, the potential (VBL_0) is applied to the bit line. 또한, 제 1 신호선(S1)에 전기적으로 접속되는 기록 회로(211)에서, 신호(Fw1)가 어써트되고 신호(Fw2)가 디어써트되어 기록 회로(211)가 기록 상태가 되도록 한다. Further, the first signal line is in the write circuit 211 is electrically connected to (S1), signals (Fw1) signal is asserted (Fw2) is deasserted so that the recording condition recording circuit 211. 따라서, 기록될 데이터에 대응하는 기록 전위(Vwrite)가 제 1 신호선(S1)에 인가된다. Thus, the write potential (Vwrite) corresponding to data to be written is applied to the first signal line (S1). 기록 종료시에, 제 1 신호선(S1)의 전위가 변경되기 전에, 제 2 신호선(S2( i ))의 전위가 VS2_0(예를 들어, 0V)로 설정되어 트랜지스터(202( i ))가 턴오프되도록 한다는 것을 유념해야 한다. At the end of recording, the before the potential of the first signal line (S1) changes, the potential of the second signal (S2 (i)) is set to VS2_0 (e.g., 0V) transistor (202 (i)) is turned off it should be noted that possible.

데이터가 기록될 때, 미리 결정된 전위가 트랜지스터(201( i ))의 소스 전극 및 드레인 전극 중 하나 또는 둘 모두에 인가될 수도 있다는 것을 유념해야 한다. When data is recorded, to be noted that the predetermined electric potential may be applied to one or both of the source electrode and the drain electrode of the transistor (201 (i)). 예를 들어, 다음 동작이 수행될 수도 있다: 워드선(WL( j ))( ji +1 내지 km 중 임의의 정수)의 전위가 VWL_1(예를 들어, Vdd)로 설정되어 트랜지스터(201( j ))가 턴온되도록 하고, 선택선(SEL2)의 전위가 VSEL_1(예를 들어, Vdd)로 설정되어 트랜지스터(255(2))가 턴온되도록 하고, 소스선(SL)의 전위가 VSL_0(예를 들어, 0V)로 설정되어 트랜지스터(201( i ))의 소스 전극의 전위가 VSL_0으로 설정되도록 한다. For example, there may be the following operation is performed: the potential of the word line (WL (j)) (j i +1 is to km of arbitrary integer) is set to VWL_1 (e.g., Vdd), transistor (201 (j)) is to be turned on, and the selection line (the potential of the SEL2) is set to VSEL_1 (e.g., Vdd), transistor (255 (2), the potential of, and preferably) is turned on, the source line (SL) VSL_0 ( for example, it is set to 0V) so that the potential of the source electrode of the transistor (201 (i)) is set to VSL_0.

결과적으로, 제 1 신호선(S1)의 전위(Vwrite)에 대응하는 전하가 노드(A( i ))에 축적되어, 노드(A( i ))가 미리 결정된 상태를 갖도록 한다. As a result, the electric charges are corresponding to the potential (Vwrite) of the first signal (S1) stored in the node (A (i)), and so as to have a state in which the node (A (i)) predetermined. 트랜지스터(202( i ))의 오프-상태 전류는 매우 낮거나 실질적으로 제로이기 때문에, 트랜지스터(201( i ))의 게이트 전극의 전위가 장시간 동안 유지된다. Off of the transistor (202 (i)) - Because the conditions as current is very low, or substantially zero, the potential of the gate electrode of the transistor (201 (i)) is maintained for a long period of time.

데이터가 메모리 셀(220( i ))로부터 판독될 때, 비트선은 미리 프리차지된다. When data is read from the memory cells (220 (i)), the bit lines are pre-occupied in advance. 프리차지 기간에 있어서, 예를 들어, 판독 회로(212)에서 신호(Fpc)가 어써트되고 신호들(Fr1, Fr2)이 디어써트되어, 프리차지 전위(Vpc)가 비트선에 인가된다. In the precharge period, e.g., the read circuit 212, the signal (Fpc) in the asserted and the signal (Fr1, Fr2) is asserted the media, the precharge voltage (Vpc) is applied to the bit line. 다음에, 선택선(SEL1)의 전위가 VSEL_1(예를 들어, Vdd)로 설정되어 트랜지스터(255(1))가 턴온되고, 워드선들(WL(1) 내지 WL( km ))의 전위들이 VWLread_0(예를 들어, VDD)로 설정되어 트랜지스터들(201(1) 내지 201( km ))이 턴온되고, 선택선(SEL2)의 전위가 VSEL_0(예를 들어, 0V)로 설정되어 트랜지스터(255(2))가 턴오프되도록 함으로써, 프리차지 전위(Vpc)가 트랜지스터들(201(1) 내지 201( km ))의 소스 전극들 및 드레인 전극들에 인가된다. Next, the select line (SEL1) potential is VSEL_1 (e.g., Vdd) is turned on and is set to the transistor (255 (1)), the potential of the word lines (WL 1 to WL (km)) to VWLread_0 of is set to (e.g., VDD) transistors (201 (1) to 201 (km)) is turned on, the potential of the selection line (SEL2) is set to VSEL_0 (e.g., 0V), transistor (255 ( 2)), a precharge voltage (Vpc) is applied to the source electrode of the transistor (201 (1) to 201 (km)) and a drain electrode by making the turn-off.

프리차지가 수행된 후에, 판독 회로(212)에서 신호(Fr1)가 어써트되고 신호들(Fpc, Fr2)이 디어써트되어 비트선(BL) 및 감지 증폭기의 하나의 입력 단자가 서로 접속되고, 감지 증폭기의 하나의 입력 단자의 전위가 비트선(BL)의 전위로 설정된다. After the pre-charging is carried out, the one input terminal of the in the read circuit 212, the signal (Fr1) is asserted and the signal (Fpc, Fr2) is asserted the media bit line (BL) and the sense amplifier are connected to each other, the potential at the one input terminal of the sense amplifier is set to the potential of the bit line (BL). 또한, 선택된 워드선(WL( j ))의 전위는 VWLread_1(예를 들어, 0V)로 설정된다. In addition, the potential of the selected word line (WL (j)) is set to VWLread_1 (e.g., 0V). 또한, 소스선(SL)의 전위는 VSLread(예를 들어, Vdd)로 상승된다. In addition, the potential of the source line (SL) is raised to (e.g., Vdd) VSLread. 결과적으로, 전류는 소스선(SL)에서 비트선(BL)으로 흐르고, 비트선(BL)의 전위가 증가된다. As a result, the current is increased and the potential of the flows in the bit line (BL) on the source line (SL), a bit line (BL). 노드(A( j ))의 전위가 VA( j )이고 트랜지스터(201( j ))의 임계 전압이 Vth( j )라고 할 때, 비트선의 전위(Vin)는 약 VA( j )-Vth( j )로 충전된다. The node (A (j)) is the potential VA (j) and the transistor (201 (j)) when the threshold voltage is referred to Vth (j), the bit line voltage (Vin) of from about VA (j) -Vth (j of ) it is filled with. 다음에, 판독 회로(212)는 Vin과 판독 전위(Vread)를 비교하여 데이터를 판독한다. Next, the read circuit 212 reads out the data by comparing the Vin and the read potential (Vread).

제 1 신호선(S1)에 접속된 기록 회로(211)에 있어서, 신호(Fw2)가 어써트되고 신호(Fw1)가 디어써트되고 전위(VS1_0)(예를 들어, 0V)가 제 1 신호선(S1)에 인가된다는 것을 유념해야 한다. In the first signal line (S1), the write circuit 211 connected to the signal (Fw2) is asserted and the signal (Fw1) is deasserted and the potential (VS1_0) (for example, 0V), the first signal lines (S1 ) it should be noted that applied.

비트선에 충전되는 전위가 기술될 것이다. The potential charged to the bit line will be described. 트랜지스터들(201(1) 내지 201( km )) 중 적어도 하나가 턴오프될 때, 전류는 비트선을 통해 흐르지 않고 충전이 완료된다. When at least one of the transistors (201 (1) to 201 (km)) is turned off, the charging current is not flowing through the bit line is completed. 소스 전극의 전위가 VSLread일 때 트랜지스터(201( i ))( i 는 1 내지 km 중 임의의 정수)가 턴오프되는 드레인 전극의 전위는 VA( i )-Vth( i )이다. When the potential of the source electrode VSLread a transistor (201 (i)) (i is 1 to km during a random integer) and the potential of the drain electrode which is the turn-off VA (i) -Vth (i) . 즉, 비트선은 전위들(VA(1)-Vth(1) 내지 VA( km )-Vth( km )) 중 최저 전위로 충전된다. That is, the bit line is charged to the lowest potential of the potential (VA (1) -Vth (1 ) to VA (km) -Vth (km) ).

상기 관점에서, 판독 동작을 수행하기 위해서, VA( j )-Vth( j )는 VA(1)-Vth(1) 내지 VA( km )-Vth( km ) 중 가장 낮은 것으로 설정되고 프리차지 전위는 VA( j )-Vth( j ) 보다 낮게 설정된다. In order to perform the read operation in view of the above,, VA (j) -Vth ( j) is VA (1) -Vth (1) to VA (km) -Vth (km) is set to be the lowest of the precharge potential is VA (j) is set to be lower than -Vth (j). 따라서, 비트선의 전위(Vin)는 약 VA( j )-Vth( j )로 충전된다. Therefore, the potential (Vin) of the bit line is charged to about VA (j) -Vth (j) . 전위(VA( i ))( ij 를 제외한 1 내지 km 중 임의의 정수)는 워드선 전위(VWLread_0)를 증가시킴으로써 더 높아진다. Potential (VA (i)) (i is an arbitrary integer of 1 to km except for j) is increased further by increasing the electric potential (VWLread_0) word lines. 따라서, VWLread_0 및 Vpc는 바람직하게 이들 조건들을 만족시키도록 결정된다. Thus, VWLread_0 and Vpc is determined to preferably satisfy these conditions.

용량 소자(203)의 용량(C1) 및 트랜지스터(201)의 게이트 용량(C2)은 바람직하게 C1>C2의 관계를 갖는다는 것을 유념해야 한다. A gate capacitance of a capacitor (C1) and the transistor 201 of the capacitor element (203), (C2) is to be noted that preferably has a relationship of C1> C2. 따라서, 노드(A)의 전위는 워드선의 전위가 변화될 때 크게 변화되어, 판독시, 워드선의 전위(VWLread_0)가 낮게 유지될 수 있도록 한다. Therefore, the potential of the node (A) is to be maintained during, the reading changes significantly, the word line potential (VWLread_0) when the word line voltage change less.

판독시 비교를 위해 사용되는 "비트선의 전위(Vin)(전위(Vin))"는 스위치 등을 통해 비트선에 접속되는 감지 증폭기의 입력 단자의 노드의 전위를 포함한다는 것을 유념해야 한다. It is used for comparison during the read "bit line voltage (Vin) (the potential (Vin))" It should be noted that it includes a node potential of the input terminal of the sense amplifier connected to the bit line through a switch or the like.

다음에, 본 발명의 일 실시형태인 기록 동작이 기술될 것이다. Next, it will be the one embodiment of the write operation of the invention described. 도 17에 도시되어 있는 것과 같이, 본 발명의 일 실시형태의 기록 동작은 세 단계들을 포함한다: 제 1 기록(변화된 데이터를 획득하기 위한 기록), 제 1 판독(변화된 데이터를 획득하기 위한 판독), 및 제 2 기록(기억될 데이터에 대한 기록). As shown in Figure 17, a write operation of one embodiment of the present invention includes three steps: a first record (record for obtaining the changed data), a first read (read out to acquire the changed data) , and the second recording (recording of the data to be stored). 각 단계들이 이하 기술될 것이다. Each step will now be described below.

제 1 기록은 메모리를 초기화하여 메모리 셀이 미리 결정된 상태를 갖도록 하기 위해 수행된다. The first recording is performed to initialize the memory so as to have a memory cell to a predetermined state. 구체적으로, 상술된 기록 동작은 기록 전압(Vwrite)으로서 Vwi(초기화를 위한 전위)를 사용하여 수행된다. Specifically, the above-described write operation is performed using the Vwi (potential for initialization) as the recording voltage (Vwrite).

제 1 판독은 메모리 셀들에서 변화된 데이터를 획득하기 위해서 수행된다. A first reading is carried out to obtain the changed data in the memory cells. 트랜지스터(201)의 임계 전압(Vth)은 메모리 셀들마다 다르고, 예를 들어, 도 18a에 도시되어 있는 분포를 갖는다. Threshold voltage (Vth) of the transistor 201 vary from the memory cells, for example, has a distribution shown in Figure 18a.

이러한 변화로 인해, 비트선(BL)의 전위 또한 제 1 기록이 수행된 후에 제 1 판독에서 변화한다. Because of this change, the potential of the bit line (BL) In addition, after the first recording is performed is changed from the first reading. 예를 들어, 트랜지스터들(201)의 임계 전압들(Vth)의 변화가 도 18a에 도시되어 있는 것과 같은 경우에, 감지 증폭기의 입력 단자들의 노드들의 전위들(Vin)의 변화(또는 비트선들(BL)의 전위들의 변화들)는 도 18b에 도시되어 있는 것과 같이 분포된다. For example, a change (or bit lines of the transistors 201, the threshold voltages when a change of (Vth) as shown in Figure 18a on, the potential of the of the input terminals of the sense amplifier node (Vin) of ( the change in potential of the BL)) are distributed, as shown in Figure 18b.

상기 면에서, 제 1 판독시, 판독과 관련된 비트선의 전위(Vin)는 메모리 셀들에서 변화된 데이터를 획득하기 위해 상세히 판독된다. In the above aspect, when the first read, the bit line voltage (Vin) associated with the read is read out in detail in order to obtain the changed data in the memory cells. 구체적으로, 복수의 전위들(Vri_0 내지 Vri_ m )( m 은 0보다 큰 정수)로부터 선택된 전위(Vri_ j )( j 는 0 내지 m 중 임의의 정수)가 판독 회로(212)에서 감지 증폭기에 인가되는 판독 전위(Vread)로서 사용되고, Vin 및 Vri_ j 가 서로 비교된다. Specifically, applying to a plurality of potentials (Vri_0 to Vri_ m) in the read circuit 212 (any integer value of j is from 0 to m) is selected potential (Vri_ j) from (m is an integer greater than 0), the sense amplifier used as the read potential (Vread) to be, is Vin and Vri_ j are compared with each other. 이 비교는 Vri_ j 에서 j 를 변경하여 복수 회 수행된다. This comparison is performed a plurality of times by changing j from j Vri_. 따라서, 판독과 관련된 비트선의 전위(Vin)가, Vri_ j 로 분할된 구간(Vri_ j 및 Vri_( j +1)로 분할된 구간)의 어디에 속하는지가 결정된다. Therefore, the bit line voltage (Vin) associated with the reading, where the magazine belongs to the period divided into Vri_ j (interval, divided into Vri_ j and Vri_ (j +1)) is determined.

전위(Vri_ j )( j 는 0 내지 m 중 임의의 정수)는, 예를 들어, 트랜지스터들(201)의 임계 전압들의 분포에 대응하도록 결정될 수 있다. Potential (Vri_ j) (j is 0 and m random integers of), for example, it can be determined so as to correspond to the distribution of the threshold voltage of the transistor 201. 트랜지스터들(201)의 임계 전압들의 분포를 포함하는 전압 범위가 결정되고, 전압 범위는 m 개의 구간들로 분할된다. The voltage range including a distribution of the threshold voltage of the transistor 201 is determined, the voltage range is divided into m number of intervals. 구간들 중에서 최소 전압은 V0으로 표현되고, 각 구간의 폭은 △Vth로 표현된다. The minimum voltage among the interval is represented by V0, the width of each region is represented by △ Vth. V0+ i ×△Vth 및 V0+( i +1)×△Vth로 분할된 구간은 구간 i ( i 는 0 내지 m -1 중 임의의 정수)로 언급된다. V0 + i × △ Vth and + V0 (i +1) sections divided by △ × Vth is referred to as interval i (i is from 0 to m -1 any integer of). 트랜지스터(201)의 임계 전압(Vth)이 V0+ j ×△Vth<Vth<V0+( j +1)×△Vth를 만족하는 경우에, 전위(Vri_ j )는 비트선의 전위(Vin)가 Vri_ j <Vin<Vri_( j +1)을 만족하도록 결정될 수 있다. That if the threshold voltage (Vth) of the transistor 201 is satisfied with the V0 + j × △ Vth <Vth <V0 + (j +1) × △ Vth, the potential (Vri_ j) is the bit line voltage (Vin) Vri_ j < It may be determined so as to satisfy the Vin <Vri_ (j +1).

상술된 바와 같이, Vin은 약 VA-Vth가 되어, Vri_ j 가 약 VA-(V0+( m - j )×△Vth)로 설정될 수 있다. As described above, Vin is approximately VA-Vth, the Vri_ j about VA- - may be set to (V0 + (m j) × △ Vth). 말할 필요도 없이, Vri_ j 는 시뮬레이션 또는 실험에 의해 결정될 수 있다. Needless to say, Vri_ j may be determined by simulation or experiment.

기록 후의 메모리 셀들의 상태들을 나타내는 (VA-Vth)의 분포의 폭은 △Vth에 의해 결정된다는 것을 유념해야 한다. The width of the distribution of the (VA-Vth) that indicates a state of the memory cells after the write is to be noted that the decision by the △ Vth. △Vth가 작을 때, 기록 후(기억될 데이터가 기록된 후) 메모리 셀들의 상태들의 분포는 좁은 반면에; △ when Vth is smaller, after recording (after the memory data is to be recorded), the distribution of the state of the memory cell is in a small, while; △Vth가 클때, 기록 후의 메모리 셀들의 상태들의 분포는 크다. △ The Vth is greater, the larger the distribution of the state of the memory cells after the write. 임계 전압(△Vth)의 구간 폭은 메모리 셀에 기록된 데이터의 다중 값들의 정도 " n ", 전원 전위 등을 고려하여 결정된다. Range of the threshold voltage (Vth △) width is determined in consideration of the degree "n", the power source potential, etc. of the multiple values of the data written into the memory cells.

다음에, 제 1 판독에서 복수의 전위들(Vri_0 내지 Vri_ m )( m 은 0보다 큰 정수)을 사용하여 다수의 비교들을 행하기 위한 방법이 이하 기술될 것이다. Next, a plurality of electric potential in the first reading (Vri_0 to Vri_ m) will be a method for performing a number of comparisons with the (m is an integer greater than 0) is described below.

일반적인 예로서, 비교가 복수의 전위들(Vri_1 내지 Vri_( m -1))에 대해 ( m -1)번 순차적으로 수행되어, 메모리 셀의 트랜지스터(201)의 임계 전압(Vth)이 어느 구간에 속하는지가 결정될 수 있도록 하는 방법이 기술된다. As a typical example, the comparison is performed in the (m -1) times sequentially for a plurality of potential (Vri_1 to Vri_ (m -1)), in which the threshold voltage (Vth) of the transistor 201 of the memory cell section how to be determined to belong to land is described.

또한, 도 19에 도시되어 있는 것과 같이, 비교 결과를 피드백하여 복수 회 비교를 수행하기 위한 방법이 이용될 수 있다. In addition, a method for performing a plurality of times compared to feeding back the comparison result, as shown in Figure 19 may be used. m 이 8인 경우에 메모리 셀의 트랜지스터(201)의 임계 전압(Vth)이 어느 구간에 속하는지 결정되는 방법이 도 19를 참조하여 이하 기술될 것이다. a method in which the threshold voltage (Vth) of the transistor 201 of the memory cell in the case where m is 8, the determination section belongs to one with reference to Figure 19 will be described below. 도 19에 도시되어 있는 방법에서는 비교가 3번 수행된다는 것을 유념해야 한다. In the method shown in Figure 19. It should be noted that the comparison is performed three times.

먼저, 복수의 전위들(Vri_0 내지 Vri_8)의 중심 부근에 있는 전위인 전위(Vri_4)가 판독 전위(Vread)로서 사용되고, 전위(Vin)와의 제 1 비교가 수행된다. First, the potential of the potential in the vicinity of the center of a plurality of electric potential (Vri_0 to Vri_8) (Vri_4) is used as the read potential (Vread), the first comparison between the potential (Vin) is performed. 제 1 비교의 결과가, 감지 증폭기의 출력이 "0"(SA_OUT="0"), 즉, Vin<Vri_4일 때, 복수의 전위들(Vri_1 내지 Vri_4)의 중심 부근에 있는 전위인 전위(Vri_2)가 판독 전위(Vread)로서 사용되고, 전위(Vin)와의 제 2 비교가 수행된다. The result of the first comparison, the output of the sense amplifier "0" (SA_OUT = "0"), that is, Vin <Vri_4 one time, the potential of the potential in the vicinity of the center of a plurality of electric potential (Vri_1 to Vri_4) (Vri_2 ) is used as the read potential (Vread), the second comparison between the potential (Vin) is performed. 한편, 감지 증폭기의 출력이 "1"(SA_OUT="1"), 즉, Vin>Vri_4일 때, 복수의 전위들(Vri_4 내지 Vri_7)의 중심 부근에 있는 전위인 전위(Vri_6)가 판독 전위(Vread)로서 사용되고, 전위(Vin)와의 제 2 비교가 수행된다. On the other hand, the output of the sense amplifier "1" (SA_OUT = "1"), that is, Vin> Vri_4 one time, the read voltage potential is electric potential in the central vicinity of a plurality of electric potential (Vri_4 to Vri_7) (Vri_6) ( used as Vread), the second comparison between the potential (Vin) is performed.

판독 전위(Vread)로서 전위(Vri_2)를 사용하는 비교의 결과가 SA_OUT="0", 즉, Vin<Vri_2일 때, 전위(Vri_1)가 판독 전위(Vread)로서 사용되고, 전위(Vin)와의 제 3 비교가 수행된다. The result of the comparison using the potential (Vri_2) as a read potential (Vread) SA_OUT = "0", that is, Vin <Vri_2 one time, the potential (Vri_1) is used as the read potential (Vread), first with a potential (Vin) the third comparison is performed. 유사하게, SA_OUT="1", 즉, Vin>Vri_2일 때, 전위(Vri_3)가 판독 전위(Vread)로서 사용되고, 전위(Vin)와의 제 3 비교가 수행된다. Similarly, SA_OUT = "1", that is, Vin> when Vri_2 days, the potential (Vri_3) is used as the read potential (Vread), a third comparison between the potential (Vin) is performed. 유사하게, 판독 전위(Vread)로서 전위(Vri_6)를 사용하는 비교의 결과가 SA_OUT="0", 즉, Vin<Vri_6일 때, 전위(Vri_5)가 판독 전위(Vread)로서 사용되고, 전위(Vin)와의 제 3 비교가 수행된다. Similarly, the result of the comparison using the potential (Vri_6) as a read potential (Vread) SA_OUT = "0", i.e., when Vin <Vri_6, the potential (Vri_5) is used as the read potential (Vread), the potential (Vin ) a third comparison is carried out with. 유사하게, SA_OUT="1", 즉, Vin>Vri_6일 때, 전위(Vri_7)가 판독 전위(Vread)로서 사용되고, 전위(Vin)와의 제 3 비교가 수행된다. Similarly, SA_OUT = "1", that is, Vin> when Vri_6 days, the potential (Vri_7) is used as the read potential (Vread), a third comparison between the potential (Vin) is performed.

제 3 비교의 결과가 Vin<Vri_1일 때, 메모리 셀의 트랜지스터(201)의 임계 전압(Vth)은 구간 0에 속하는 것으로 결정된다. When the result of the third comparing one Vin <Vri_1, the threshold voltage (Vth) of the transistor 201 of the memory cell is determined to be within the range 0. 유사하게, 메모리 셀의 트랜지스터(201)의 임계 전압(Vth)은: Vin>Vri_1일 때는 구간 1에; Similarly, the threshold voltage (Vth) of the transistor 201 of the memory cell comprises: a first interval when the Vin> Vri_1; Vin<Vri_3일 때는 구간 2에; The second interval when the Vin <Vri_3; Vin>Vri_3일 때는 구간 3에, Vin<Vri_5일 때는 구간 4에; Vin> in the interval when the Vri_3 3, the section 4 when the Vin <Vri_5; Vin>Vri_5일 때는 구간 5에; Vin> the period of 5 days when Vri_5; Vin<Vri_7일 때는 구간 6에; When one Vin <Vri_7 the section 6; Vin>Vri_7일 때는 구간 7에 속하는 것으로 결정된다. Vin> Vri_7 when one is determined to be within the interval 7. 이 방식에서, 비교 결과를 피드백하여 복수 회 비교를 수행함으로써, 구간들의 수( m )가 2 M 인 경우에도, 비교들의 회수를 M 으로 감소시켜 제 1 판독이 수행될 수 있다. By performing a plurality of times compared in this way, by feeding back the result of comparison, even if the number (m) of the interval of 2 M, by reducing the number of comparisons by M may be carried out first read.

제 1 판독에서 비교가 복수 회 수행되는 경우에, 제 1 비교를 제외하고는 비트선의 충전 및 방전이 수반되지 않고, 이는 고속 판독을 가능하게 한다. In the case where the comparison is performed a plurality of times in the first reading, the bit line is not accompanied by the charge and discharge, except for one comparison, which enables a high-speed read.

복수의 전위들(Vri_0 내지 Vri_ m )( m 은 0보다 큰 정수)을 사용하여 비교를 행하는 방법으로서 비교가 복수 회 수행되는 예가 상술되고; A plurality of electric potential (Vri_0 to Vri_ m) an example in which the comparison is performed a plurality of times is described above as a method for performing the comparison by using the (m is an integer greater than 0); 대안적으로, 비교는 한번 만 수행될 수 있다. Alternatively, the comparison can be performed only once. 구체적으로, ( m -1)개의 감지 증폭기들이 판독 회로에 제공될 수도 있다. Specifically, (m -1) of the sense amplifier that may be provided to the read circuit.

다음에, 제 2 기록(기억될 데이터의 기록)에서, 미리 결정된 데이터가 메모리 셀에 기록된다. Next, the second record in the (recording of the data to be stored), predetermined data is written into the memory cells. 이 실시형태에 있어서, "0" 내지 " n -1"의 n 개의 값들이 데이터로서 기록된다. In this embodiment, n of the value of "0" to "n -1" are recorded as the data. 또한, 트랜지스터(201)의 임계 전압이 대표값(Vth_typ)인 메모리 셀에 데이터 " i "( i 는 0 내지 n 중 임의의 정수)를 기록하기 위한 기록 전위는 Vw_ i 로 표기된다. In addition, the write voltage for writing data "i" (i is from 0 to n an arbitrary integer of) the memory cell threshold voltage is representative value (Vth_typ) of the transistor 201 is denoted by i Vw_.

제 2 기록에 있어서, 데이터 " i "가 메모리 셀에 기록될 때, 데이터 기록은 메모리 셀이 어느 구간에 속하는지에 기초하여 보정되는 기록 전위를 사용하여 수행된다. In the second recording, when the data "i" is written to the memory cell, the data recording is performed on the memory cell using the write potential is corrected based on whether to belong to any zone. 예를 들어, 트랜지스터(201)의 임계 전압의 대표값(Vth_typ)이 구간(i0)에 속하는 경우에, 구간(i0+ k )( k 는 -i0 내지 m -1-i0 중 임의의 정수)에서의 보정 전압은 k ×△Vth이다. For example, in the case where the representative value (Vth_typ) of the threshold voltage of the transistor 201 belonging to the interval (i0), intervals (i0 + k) (k is an arbitrary integer of -i0 to m -1-i0) correction voltage is the k × △ Vth. 표 1은 트랜지스터(201)의 임계 전압의 각 구간에 대응하는 임계 전압과 보정 전압 간의 관계를 보여준다. Table 1 shows the relationship between threshold voltage and a correction voltage corresponding to the respective section of the threshold voltage of the transistor 201.

구간 section 임계 전압(V) Threshold voltage (V) 보정 전압(V) Correction voltage (V)
0 0 V0 ~ V0+△Vth △ ~ V0 V0 + Vth -i0×△Vth -i0 × △ Vth
1 One V0+△Vth ~ V0+2×△Vth V0 + △ Vth ~ V0 + 2 × △ Vth -(i0-1)×△Vth - (i0-1) × △ Vth
: : : : : :
i0 i0 V0+i0×△Vth ~ V0+(i0+1)×△Vth V0 + i0 × △ Vth ~ V0 + (i0 + 1) × △ Vth 0 0
i0+1 i0 + 1 V0+(i0+1)×△Vth ~ V0+(i0+2)×△Vth V0 + (i0 + 1) × △ Vth ~ V0 + (i0 + 2) × △ Vth △Vth △ Vth
: : : : : :
m-1 m-1 V0+(m-1)×△Vth ~ V0+m×△Vth V0 + (m-1) × △ Vth ~ V0 + m × △ Vth (m-1-i0)×△Vth (M-1-i0) × △ Vth

예를 들어, 이 실시형태에 있어서, 보정 전압은 구간(i0)에서 0이고; For example, in this embodiment, the correction voltage is zero in the interval (i0); 구간(i0)보다 △Vth 만큼 더 큰 다음 구간에서는 △Vth이고; In the next interval by interval greater than △ Vth (i0) △ Vth gt; 구간(i0)보다 △Vth 만큼 작은 다음 구간에서는 -△Vth이다. In a small region by the following sections than △ (i0) Vth - Vth is △. 메모리 셀이 구간(i0+ k )에 속하는 경우에, 데이터 기록은 보정된 기록 전위(Vw_ i + k ×△Vth)를 사용하여 수행된다. If the memory cell is part of a section (i0 + k), the data recording is performed using the recording calibration potential (Vw_ i + k × △ Vth ).

이러한 방식으로 데이터를 기록함으로써, 기록 후 상태의 분포는 좁아질 수 있다. Distribution by recording the data in this manner, then the recording state can be narrowed. 결과적으로, 다중-값 레벨이 증가될 수 있다. As a result, the multi-value level may be increased. 또한, 초기에 단 한번의 데이터 기록 및 데이터 판독을 수반하는, 본 발명의 일 실시형태인 기록 동작에 따르면, 복수 회의 데이터 기록 및 데이터 판독을 수반하는 확인에 의한 종래의 기록 동작에 비해 고속 기록이 달성될 수 있다. In addition, this involving the one-time of data writing and data reading in the early, in accordance with an embodiment of the write operation of the present invention, high-speed recording than the conventional recording operation by the check that involves a plurality of times data write and data read It can be achieved.

도 20a는 보정을 행하지 않은 경우(즉, 각 보정 전압이 0V인 경우)의 데이터 기록 후의 예를 도시하고, 도 20b는 보정을 행한 경우의 데이터 기록 후의 예를 도시한다. Figure 20a illustrates an example of data recorded after the case has not been subjected to the correction (that is, each of the correction voltage is 0V), and Figure 20b shows an example of the post-recording data when performing a correction. 도 20a에 있어서, 기록 전위는 메모리 셀과 무관하게 고정되고, 기록 후의 상태는 트랜지스터(201)의 임계 전압의 분포와 유사한 정도의 분포를 갖는다. In Fig. 20a, the recording potential is fixed independently of the memory cell, the state after the recording has a distribution of the degree similar to the distribution of the threshold voltage of the transistor 201. 결과적으로, 예를 들어, 메모리 셀은 4개의 값들 정도로 적은 상태들을 기억시킬 수 있다. As a result, for example, the memory cell can be stored as few states so four values. 한편, 도 20b에 있어서, 기록 전압은 각 메모리 셀에 대해 보정되기 때문에, 기록 후의 상태는 약 △Vth의 좁은 분포를 갖는다. On the other hand, in Figure 20b, since the write voltage is corrected for each memory cell, the state after the recording has a narrow distribution of about △ Vth. 결과적으로, 예를 들어, 메모리 셀은 16개의 값들 정도로 많은 상태들을 기억시킬 수 있다. As a result, for example, the memory cell can be stored a number of conditions about 16 values.

다음에, 본 발명의 일 실시형태에 따른 판독 동작(기억되어 있는 데이터의 판독 동작)이 기술될 것이다. Next, an exemplary read operation according to the type (read operation of data stored) of the present invention will be described.

데이터로서 "0" 내지 " n -1"의 n 개의 값들을 판독하기 위해서, 판독 전위(Vread)로서 복수의 전위들(Vri_0 내지 Vri_ n -2)( n -2는 0보다 큰 정수)로부터 선택된 전위(Vri_ j )( j 는 0 내지 n -2 중 임의의 정수)를 사용하여 비교가 복수 회 수행된다. In order to read out the n value of "0" to "n -1" as the data, a plurality of electric potential as a read potential (Vread) (Vri_0 to Vri_ n -2) selected from (-2 n is an integer greater than 0) using electric potential (Vri_ j) (j is 0 and n an arbitrary integer of -2) is carried out comparing the plurality of times. 판독 전위(Vri_ j )는 데이터 " j "를 갖는 메모리 셀로부터 데이터를 판독하기 위한 전위(Vin)의 값과 데이터 " j +1"를 갖는 메모리 셀로부터 판독하기 위한 전위(Vin)의 값 사이의 전위로 설정된다. Between the read potential (Vri_ j) is data "j" to the value of the potential (Vin) to read from the memory cell having the value of the potential (Vin) for reading data from a memory cell and data "+1 j" having It is set to the electric potential.

복수의 전위들(Vri_0 내지 Vri_ n -2)( n -2는 0보다 큰 정수)을 사용하여 다수의 비교들을 행하기 위한 방법의 예가 기술될 것이다. A plurality of electric potential (Vri_0 to Vri_ n -2) An example will be described of a method for performing a number of comparisons by using the (n -2 is an integer greater than 0). 예를 들어, 복수의 전위들(Vri_0 내지 Vri_ n -2)에 대해 ( n -1)회의 비교가 순차적으로 수행되어, 메모리 셀이 데이터 "0" 내지 " n -1"의 각각의 상태들 중에서 어떤 상태를 갖는지가 결정될 수 있도록 한다. For example, among the (n -1) Comparative conference to a plurality of potentials (Vri_0 to Vri_ n -2) it is carried out sequentially, and the memory cell data "0" to each of the status of the "n -1" so that it has the state which can be determined. 대안적으로, 제 1 판독에 대해 도 19를 사용하여 기술된 방법과 유사한 방법이 이용될 수 있다. Alternatively, a method similar to the method described with reference to Fig 19 may be used for the first reading. 그 경우에, 데이터 판독을 위한 비교들의 빈도가 감소될 수 있다. In that case, the frequency of comparison for data read-out can be reduced. 또한 대안적으로, ( n -1)개의 감지 증폭기들이 제공될 수도 있고, 이에 의해, 데이터 판독이 한 번의 비교로 수행될 수 있다. Further alternatively, (n -1), and they may be in sense amplifiers, and thereby, the data read can be performed with a single comparison.

표 2는 구체적인 동작 전압들(전위들)의 예를 보여주고: 다중-값 레벨( n )이 16이고; Table 2 illustrates an example of the specific operating voltage (voltage s): Multi-value level (n) is 16, and; 전원 전위(Vdd)가 2.1V이고; Power supply potential (Vdd) and a 2.1V; 트랜지스터(201)의 임계 전압의 대표값(Vth_typ)이 0.3V이고; Representative value of the threshold voltage of the transistor (201) (Vth_typ) is a 0.3V; 트랜지스터(201)의 임계 전압의 구간 폭(△Vth)이 0.04V이고; Section width of the threshold voltage of the transistor (201) (△ Vth) is 0.04V and; 트랜지스터(201)의 임계 전압의 구간들의 수 및 제 1 판독의 판독 전위(Vin)의 구간들의 수( m )는 8이고; Number (m) of the period of the number of transistor sections of the threshold voltage of 201, and a first read the read potential (Vin) of the 8; 트랜지스터(202)의 임계 전압은 0.1V이고; The threshold voltage of the transistor 202 is 0.1V; 용량들 간의 비율(C1/C2)은 1이다. The ratio between the capacitance (C1 / C2) is 1. 제 1 배선에 대한 기록 전위(Vwi)는 0.98V일 수 있다. Recording the potential (Vwi) of the first wiring may be 0.98V. 판독시 워드선의 전위들로서는, VWLread_1이 0V일 수 있고, VWLread_0이 4V일 수 있다. Potential as the read word line is, may be a VWLread_1 is 0V, it may be VWLread_0 is 4V. 프리차지 전위(Vpc)는 0V일 수 있다. Precharge voltage (Vpc) may be 0V. 소스선의 전위(VSLread)는 2.1V일 수 있다. Potential source line (VSLread) may be 2.1V. 비-선택된 워드선의 전위(VWLread_0)가 Vdd보다 높더라도, 용량들 간의 비율(C1/C2)을 1보다 크게 함으로써 VWLread_0의 전위가 낮아질 수 있다. Non-by even when the selected word line voltage (VWLread_0) higher than Vdd, the zoom ratio (C1 / C2) between the capacitor 1 can be lower than the potential of the VWLread_0.

다중-값 레벨(n) The multi-value level (n) 16 16
전원 전위(Vdd) Power supply potential (Vdd) 2.1V 2.1V
트랜지스터(201)의 임계 전압의 대표값(Vth_typ) Representative value (Vth_typ) of the threshold voltage of the transistor 201 0.3V 0.3V
트랜지스터(201)의 임계 전압의 구간 폭(△Vth) Range of the threshold voltage of the transistor 201 a width (△ Vth) 0.04V 0.04V
트랜지스터(201)의 임계 전압의 구간들의 수 및 제 1 판독의 판독 전위(Vin)의 구간들의 수(m) The number of period of the transistor number of the period of the threshold voltage of 201, and a first read the read potential (Vin) of the (m) 8 8
구간(0)에서 트랜지스터(201)의 임계 전압의 최소값(V0) Period (0) of the minimum threshold voltage of the transistor 201 from (V0) 0.12V 0.12V
트랜지스터(202)의 임계 전압 The threshold voltage of the transistor 202 0.1V 0.1V
제 1 기록을 위한 기록 전위(Vwi) The potential for recording the first recording (Vwi) 0.98V 0.98V
VWLread_0 VWLread_0 4V 4V
VWLread_1 VWLread_1 0V 0V
Vpc Vpc 0V 0V
C1/C2 C1 / C2 1 One
VBL_0 VBL_0 0V 0V
VS1_0 VS1_0 0V 0V
VSLread VSLread 2.1V 2.1V
VSLwrite VSLwrite 0V 0V

또한, 다음 값들이 사용될 수 있다: 트랜지스터(201)의 임계 전압의 각각의 구간들에 대응하는 보정 전압들로서 표 3에 예시되어 있는 값들; Also may be used, the following values: the values ​​that are illustrated as correction voltages corresponding to the respective section of the threshold voltage of the transistor 201 in Table 3; 제 1 판독을 위한 판독 전위(Vri_ i )( i 는 0 내지 8 중 임의의 정수)로서 표 4에 예시되어 있는 값들; Read potential for the first read (Vri_ i) values which are illustrated in Table 4 as (i is an arbitrary integer of 0-8); 제 2 기록을 위한 보정 전의 기록 전위(Vw_ i )( i 는 0 내지 15 중 임의의 정수)로서 표 5에 예시되어 있는 값들; Second write potential (Vw_ i) before correction for recording the values illustrated in Table 5 as (i is any integer of 0 to 15); 및 기억되어 있는 데이터의 판독을 위한 판독 전위(Vr_ i )( i 는 0 내지 14 중 임의의 정수)로서 표 6에 예시되어 있는 값들. And a read voltage for reading the data stored (Vr_ i) values illustrated in Table 6 as (i is from 0 to 14 in an arbitrary integer). 이들 전압값들을 사용함으로써, 기록 동작 및 판독 동작은, 워드선의 전위(VWLread_0)를 제외하고는, Gnd와 Vdd 사이의 전위들에서 동작될 수 있다. By using these voltage values, the write operation and a read operation, except for the word line potential (VWLread_0), can be operated in potential between the Gnd and Vdd.

구간 section 임계 전압(V) Threshold voltage (V) 보정 전압(V) Correction voltage (V)
0 0 0.12~0.16 0.12 to 0.16 -0.16 -0.16
1 One 0.16~0.20 0.16 ~ 0.20 -0.12 -0.12
2 2 0.20~0.24 0.20 ~ 0.24 -0.08 -0.08
3 3 0.24~0.28 0.24 to 0.28 -0.04 -0.04
4 4 0.28~0.32 0.28 ~ 0.32 0 0
5 5 0.32~0.36 0.32 ~ 0.36 0.14 0.14
6 6 0.36~0.40 0.36 ~ 0.40 0.08 0.08
7 7 0.40~0.44 0.40 ~ 0.44 0.12 0.12

Vri_i(V) Vri_i (V)
Vri_0 Vri_0 0.86 0.86
Vri_1 Vri_1 0.82 0.82
Vri_2 Vri_2 0.78 0.78
Vri_3 Vri_3 0.74 0.74
Vri_4 Vri_4 0.7 0.7
Vri_5 Vri_5 0.66 0.66
Vri_6 Vri_6 0.62 0.62
Vri_7 Vri_7 0.58 0.58
Vri_8 Vri_8 0.54 0.54

Vw_i(V) Vw_i (V)
Vw_0 Vw_0 0.16 0.16
Vw_1 Vw_1 0.48 0.48
Vw_2 Vw_2 0.58 0.58
Vw_3 Vw_3 0.68 0.68
Vw_4 Vw_4 0.78 0.78
Vw_5 Vw_5 0.88 0.88
Vw_6 Vw_6 0.98 0.98
Vw_7 Vw_7 1.08 1.08
Vw_8 Vw_8 1.18 1.18
Vw_9 Vw_9 1.28 1.28
Vw_10 Vw_10 1.38 1.38
Vw_11 Vw_11 1.48 1.48
Vw_12 Vw_12 1.58 1.58
Vw_13 Vw_13 1.68 1.68
Vw_14 Vw_14 1.78 1.78
Vw_15 Vw_15 1.88 1.88

Vr_i(V) Vr_i (V)
Vr_0 Vr_0 0.13 0.13
Vr_1 Vr_1 0.23 0.23
Vr_2 Vr_2 0.33 0.33
Vr_3 Vr_3 0.43 0.43
Vr_4 Vr_4 0.53 0.53
Vr_5 Vr_5 0.63 0.63
Vr_6 Vr_6 0.73 0.73
Vr_7 Vr_7 0.83 0.83
Vr_8 Vr_8 0.93 0.93
Vr_9 Vr_9 1.03 1.03
Vr_10 Vr_10 1.13 1.13
Vr_11 Vr_11 1.23 1.23
Vr_12 Vr_12 1.33 1.33
Vr_13 Vr_13 1.43 1.43
Vr_14 Vr_14 1.53 1.53

표 7은 구체적인 동작 전압들(전위들)의 또 다른 예를 보여준다. Table 7 shows another example of the specific operating voltage (voltage s). 여기서는, 음의 전위가 판독용 구동 전위로서 사용되는 경우가 기술된다. Here is described a case where the potential of the negative which is to be used as the read drive potential for. 예를 들어, 다중-값 레벨( n )은 16이고; For example, the multi-value level (n) is 16, and; 전원 전위(Vdd)는 2.1V이고; Power supply potential (Vdd) is a 2.1V; 트랜지스터(201)의 임계 전압의 대표값(Vth_typ)은 0.3V이고; Representative value of the threshold voltage of the transistor (201) (Vth_typ) is 0.3V, and; 트랜지스터(201)의 임계 전압의 구간 폭(△Vth)은 0.04V이고; Section width of the threshold voltage of the transistor (201) (△ Vth) is 0.04V and; 트랜지스터(201)의 임계 전압의 구간들의 수 및 제 1 판독의 판독 전위(Vin)의 구간들의 수( m )는 8이고; Number (m) of the period of the number of transistor sections of the threshold voltage of 201, and a first read the read potential (Vin) of the 8; 트랜지스터(202)의 임계 전압은 0.1V이고; The threshold voltage of the transistor 202 is 0.1V; 용량 소자들 간의 비율(C1/C2)은 3인 경우가 기술된다. Ratio between the capacitor device (C1 / C2) is described the case of three.

제 1 기록용 기록 전위(Vwi)는 1.73V이다. First recording record potential (Vwi) for is 1.73V. 판독시 워드선의 전위들로서, VWLread_1은 -1V일 수 있고 VWLread_0은 2.1V일 수 있다. As potential during the read word line, it is VWLread_1 be -1V and VWLread_0 may be 2.1V. 프리차지 전위(Vpc)는 -1V일 수 있다. Precharge voltage (Vpc) may be -1V. 소스선의 전위(VSLread)는 2.1V일 수 있다. Potential source line (VSLread) may be 2.1V. 이 구동 방법에서, 비-선택된 워드선의 전위(VWLread_0)로서 Vdd를 사용하는 동안, 선택된 워드선의 전위(VWLread_1)는 음의 전위이다. In this driving method, the non-while using a selected word line potential Vdd (VWLread_0), the selected word potential (VWLread_1) line is a negative potential.

여기서는 제 1 기록용 기록 전위(Vwi)가 1.73V이지만; Here, the first recording record potential (Vwi), but for the 1.73V; 반드시 그 값으로 제한되는 것은 아니다. It not necessarily limited to that value. 판독 동작에 있어서, 판독시 워드선의 전위를 1V만큼 감소시켜 VWLread_1이 -1V가 될 때, 용량들 간의 비율(C1/C2)은 3이고; In the read operation, by reducing the word line voltage during the read as much as 1V VWLread_1 When become -1V, the ratio between the capacitance (C1 / C2) is 3; 따라서, 노드(A)의 전위는 0.75V 만큼 감소된다. Therefore, the potential of the node (A) is reduced by 0.75V. 결과적으로, 노드(A)의 전위는 0.98V가 된다. As a result, the potential of the node (A) is a 0.98V. 즉, 1.73V의 Vwi는, 표 2에서 나타낸 구체적인 동작 전압인, 0.98V의 Vwi에 대응한다. That is, Vwi of 1.73V corresponds to the specific operating voltage of, Vwi of 0.98V as shown in Table 2.

판독시 워드선이 음의 전위로 설정될 때, 워드선에 대한 것과 동일한 음의 전위가 제 2 신호선(S2)에 인가된다는 것을 유념해야 한다. When it is set to the potential of the read word line is negative, it should be noted that the potential of the same sound as that of the word line is applied to the second signal (S2). 즉, 판독시, 선택된 행의 제 2 신호선(S2)은 -1V로 설정된다. That is, the second signal (S2) when the read, the selected row is set at -1V. 또한, 음의 전위를 갖는 신호를 사용하는 주변 회로부에 있어서, 접지 전위는 음일 필요가 있다. Further, in the peripheral circuit using a signal having a negative potential, the ground potential needs to negative. 특히, 판독 회로에서 접지 전위는 음이다. In particular, in the read circuit ground potential it is negative.

음의 전위가 사용되는 경우에도, 용량들 간의 비율(C1/C2)을 1 보다 크게 함으로써, 선택된 워드선의 전위(VWLread_1)의 절대값이 감소될 수 있다. By even when a negative potential is used, the larger the ratio (C1 / C2) between the dose greater than 1, the absolute value of the selected word line voltage (VWLread_1) can be reduced.

다중-값 레벨(n) The multi-value level (n) 16 16
전원 전위(Vdd) Power supply potential (Vdd) 2.1V 2.1V
트랜지스터(201)의 임계 전압의 대표값(Vth_typ) Representative value (Vth_typ) of the threshold voltage of the transistor 201 0.3V 0.3V
트랜지스터(201)의 임계 전압의 구간 폭(△Vth) Range of the threshold voltage of the transistor 201 a width (△ Vth) 0.04V 0.04V
트랜지스터(201)의 임계 전압의 구간들의 수 및 제 1 판독의 판독 전위(Vin)의 구간들의 수(m) The number of period of the transistor number of the period of the threshold voltage of 201, and a first read the read potential (Vin) of the (m) 8 8
구간(0)에서 트랜지스터(201)의 임계 전압의 최소값(V0) Period (0) of the minimum threshold voltage of the transistor 201 from (V0) 0.12V 0.12V
트랜지스터(202)의 임계 전압 The threshold voltage of the transistor 202 0.1V 0.1V
제 1 기록을 위한 기록 전위(Vwi) The potential for recording the first recording (Vwi) 1.73V 1.73V
VWLread_0 VWLread_0 2.1V 2.1V
VWLread_1 VWLread_1 -1V -1V
Vpc Vpc -1V -1V
C1/C2 C1 / C2 3 3
VBL_0 VBL_0 0V 0V
VS1_0 VS1_0 0V 0V
VSLread VSLread 2.1V 2.1V
VSLwrite VSLwrite 0V 0V

또한, 다음 값들이 사용될 수 있다: 트랜지스터(201)의 임계 전압의 각각의 구간들에 대응하는 보정 전압들로서 표 3에 예시되어 있는 값들; Also may be used, the following values: the values ​​that are illustrated as correction voltages corresponding to the respective section of the threshold voltage of the transistor 201 in Table 3; 제 1 판독용 판독 전위(Vri_ i )( i 는 0 내지 8 중 임의의 정수)로서 표 4에 예시되어 있는 값들; A first read potential for reading (Vri_ i) values which are illustrated in Table 4 as (i is an arbitrary integer of 0-8); 제 2 기록을 위한 보정 전의 기록 전위(Vw_ i )( i 는 0 내지 15 중 임의의 정수)로서 표 5에 예시되어 있는 값들; Second write potential (Vw_ i) before correction for recording the values illustrated in Table 5 as (i is any integer of 0 to 15); 및 기억되어 있는 데이터의 판독을 위한 판독 전위(Vr_ i )( i 는 0 내지 14 중 임의의 정수)로서 표 8에 예시되어 있는 값들. And a read voltage for reading the data stored (Vr_ i) values which are illustrated in Table 8 below as (i is from 0 to 14 in an arbitrary integer).

Vr_i(V) Vr_i (V)
Vr_0 Vr_0 -0.8 -0.8
Vr_1 Vr_1 -0.7 -0.7
Vr_2 Vr_2 -0.55 -0.55
Vr_3 Vr_3 -0.4 -0.4
Vr_4 Vr_4 -0.3 -0.3
Vr_5 Vr_5 -0.15 -0.15
Vr_6 Vr_6 -0.05 -0.05
Vr_7 Vr_7 0.08 0.08
Vr_8 Vr_8 0.18 0.18
Vr_9 Vr_9 0.28 0.28
Vr_10 Vr_10 0.38 0.38
Vr_11 Vr_11 0.48 0.48
Vr_12 Vr_12 0.58 0.58
Vr_13 Vr_13 0.68 0.68
Vr_14 Vr_14 0.78 0.78

기억되어 있는 데이터의 판독을 위한 판독 전위(Vr_ i )( i 는 0 내지 14 중 임의의 정수)는 상술된 구체적인 전위(Vr_ i )와 유사한 방식으로 결정될 수 있다. A read potential for reading of the data stored (Vr_ i) (i is an arbitrary integer of 0 to 14) can be determined in a similar manner to the specific potential (Vr_ i) above. 즉, 판독 전위(Vr_ j )는 데이터 " j "를 갖는 메모리 셀로부터 데이터를 판독하기 위한 전위(Vin)의 값과 데이터 " j +1"을 갖는 메모리 셀로부터 판독하기 위한 전위(Vin)의 값 사이의 전위로 설정된다. That is, the read potential (Vr_ j) is the value of the potential (Vin) the potential (Vin) to read from the memory cell having the data value and "j +1" for reading data from a memory cell having data "j" It is set to a potential between. 상기 구체적인 예와 비교하여, 기록된 전위가 높은 경우에, 판독시 워드선의 전위(VWLread_1)는 1V 만큼 감소되고 용량들 간의 비율(C1/C2)은 3이고; Wherein as compared with the specific example, the high-potential recording case, the read word line potential (VWLread_1) is the ratio between the capacity is reduced by 1V (C1 / C2) is 3; 따라서, 전위(Vin)는 0.75V 만큼 감소된다. Therefore, the potential (Vin) is reduced by 0.75V. 결과적으로, 전위(Vr_ i )는 또한 0.75V 만큼 감소된다. As a result, the potential (Vr_ i) is also reduced by 0.75V. 기록된 전위가 낮은 경우에, 워드선의 전위가 낮아지기 때문에 트랜지스터(201)가 턴오프된다. The low electric potential when the recording, since the word line potential is lowered off the transistor 201 turns. 그 경우에, 용량들 간의 비율은 충분히 크고(C1>>C2), 전위(Vin)의 감소량은 기록 전위에 따라서 변화한다. In that case, the ratio between the capacity is large enough and (C1 >> C2), a decrease in the potential (Vin) is changed according to the recording potential.

상술된 바와 같이, 본 발명의 일 실시형태의 기록 동작은 세 단계들을 포함한다: 제 1 기록(변화된 데이터를 획득하기 위한 기록), 제 1 판독(변화된 데이터를 획득하기 위한 판독), 및 제 2 기록(기억될 데이터에 대한 기록). And the write operation of one embodiment of the present invention includes three steps as described above: a first record (record for obtaining the changed data), a first read (read out to acquire the changed data), and a second record (record of the data to be stored). 메모리 셀의 변화된 데이터는 제 1 기록 및 제 1 판독을 통해 획득되고, 제 2 기록시 메모리 셀의 변화된 데이터에 기초하여 보정되는 기록 전압을 사용하여 미리 결정된 데이터가 메모리 셀에 기록된다. Changed data of the memory cell is first being obtained through the recording and reading the first and second predetermined data by using the write voltage is corrected on the basis of the changed data of the memory cell at the time of recording is recorded in the memory cell. 따라서, 기록 동작 후의 상태의 분포가 좁아질 수 있다. Therefore, it can be narrowed, the distribution of the state after the write operation. 본 발명의 일 실시형태의 기록 동작은, 메모리 셀의 노드(A)에/로부터 전하를 충전 및 방전시키는 기록을 위한 구동 방법, 또는 메모리 셀의 상태에 따라 설정되는 전위가 미리 결정된 전위와 비교되는 판독을 위한 구동 방법으로 제한되지 않는다. The write operation of one embodiment of the invention, in that the potential is set according to the driving method for the recording of charges and discharges the charge from the node (A) of the memory cell / or states of the memory cells compared with the predetermined potential not limited to a driving method for reading. 판독을 위한 구동 방법으로서, 소스선의 전위 증가에 의해 비트선이 충전되는 방법이 예로서 기술되고; A driving method for reading from, a method in which the bit line is charged by the potential of the source line increases and described by way of example; 대안적으로, 워드선의 전위를 제어함으로써 선택되는 메모리 셀의 트랜지스터(201)의 온/오프 상태를 제어하고, NAND 메모리 셀의 컨덕턴스에 의해 결정되는 전위(Vin)와 Vread를 비교하는 것도 가능하다. Alternatively, it is also possible to control the on / off state of the transistor 201 of the memory cell is selected by controlling the word line voltage, to compare the potential (Vin) and Vread, which is determined by the conductance of the NAND memory cell.

도 21은, kr × (kc × kw) 의 NAND 메모리 셀 어레이를 포함하는, 본 발명의 일 실시형태에 따른 반도체 장치의 블록 회로도의 예를 도시한다. Figure 21, kr × (kc × kw) shows an example of a block circuit diagram of a semiconductor device according to, one embodiment of the present invention including a NAND memory cell array. 예를 들어, 다중-값 레벨( n )이 4인 경우에, 기억 용량은 2× km × kr ×( kc × kw ) 비트이고, 다중-값 레벨( n )이 16인 경우에, 기억 용량은 4× km × kr ×( kc × kw ) 비트이다. For example, the multi-value level (n) in the case of the four, the storage capacity of 2 × km × kr × (kc × kw) bits, multiple-in, if the value level (n) is 16, the storage capacity is a 4 × km × kr × (kc × kw) bit. 일반적으로, 다중-값 레벨( n )이 2 k ( k 는 1 이상의 정수)인 경우에, 메모리 용량은 다중-값 레벨이 2인 경우보다 k 배 크다. In general, the multi-level value in the case where (n) is 2 k (k is an integer of 1 or greater), the memory capacity of the multi-k times greater than the A value of the second level.

도 21에 도시되어 있는 반도체 장치는, km × kr 개의 워드선들(WL(1_1) 내지 WL( kr_km)); Semiconductor device, kr × km of word lines (WL (1_1) to WL (kr_km)) shown in Figure 21; km × kr 개의 제 2 신호선들(S2(1_1) 내지 S2( kr_km )); The km kr × number of second signal lines (S2 (1_1) to S2 (kr_km)); kc × kw 개의 비트선들(BL(1_1) 내지 BL( kw_kc ); kc × kw 개의 제 1 신호선들(S1(1_1) 내지 S1( kw _ kc )); 복수의 NAND 메모리 셀들(200(1, 1) 내지 200( kr , kw_kc ))이 kr (행들) × kc × kw (열들)( kr , kc , 및 kw 는 자연수들)의 매트릭스로 배열되는 메모리 셀 어레이(210); 및 판독 회로(212), 기록 회로(211), 복수의 멀티플렉서들(219), 제 2 신호선 및 워드선에 대한 구동 회로(213), 열 디코더(214), 어드레스 버퍼(215), 데이터 버퍼(218), 전위 생성 회로(217), 및 제어 회로(216)와 같은 주변 회로들을 포함한다. 또 다른 주변 회로로서, 리프레시 회로 등이 제공될 수도 있다. 여기서, kc 는 열 디코더(214)에 의해 독립적으로 선택되는 열들의 수이고; kw 는 동일한 시간에 선택되는 열들의 수이고; kr 은 NAND 메모리 셀들의 행들의 수이고; km 은 NAND 메모리 셀에 포함된 메모리 셀들의 행들의 수라는 kc × kw of bit lines (BL (1_1) to BL (kw_kc); kc × kw of first signal lines (S1 (1_1) to S1 (kw _ kc)); a plurality of NAND memory cells (200 (1, 1 ) to 200 (kr, kw_kc)) is kr (rows) × kc × kw (columns) (kr, kc, and kw are the matrix memory cell array 210 are arranged in a in a natural number); and a read circuit 212 , the write circuit 211, a plurality of multiplexers 219, a second signal line and the driver for the word line circuit 213, the column decoder 214, an address buffer 215, a data buffer 218, a potential generation circuit 217, and a peripheral circuit such as control circuit 216. the by again heat as other peripheral circuits, may be provided, such as the refresh circuit, where, kc are independently selected by the column decoder 214 of the number of rows of memory cells included in the NAND memory cell km; number-; kw is the number of columns selected at the same time, and; kr is the number of rows of NAND memory cells 것을 유념해야 한다. It should be noted that.

도 14에 도시되어 있는 회로는 NAND 메모리 셀(200)에 적용될 수 있다. Circuit shown in Figure 14 may be applied to a NAND memory cell 200. 이 실시형태에서 NAND 메모리 셀들의 대표적인 예인 NAND 메모리 셀(200( i , j ))( i 는 1 내지 kr 중 임의의 정수이고, j 는 1 내지 kc × kw 중 임의의 정수)은 비트선(BL( j )), 제 1 신호선(S1( j )), 워드선들(WL( i _1) 내지 WL( i_km )), 제 2 신호선들(S2( i _1) 내지 S2( i_km )), 및 소스선(SL( j ))에 접속된다. In this embodiment typical examples NAND memory cells (200 (i, j)) of the NAND memory cell (i is an arbitrary integer of 1 to kr, j is 1 to kc × kw any integer value of) the bit line (BL (j)), first signal lines (S1 (j)), word lines (WL (i _1) to WL (i_km)), the second signal (S2 (i _1) to S2 (i_km)), and the source line It is connected to the (SL (j)). 또한, 비트선들(BL(1_1) 내지 BL( kw_kc )) 및 제 1 신호선들(S1(1_1) 내지 S1( kw_kc ))은 멀티플렉서들(219)에 접속된다. In addition, the bit lines (BL (1_1) to BL (kw_kc)) and the first signal (S1 (1_1) to S1 (kw_kc)) is connected to the multiplexers 219. 워드선들(WL(1_1) 내지 WL( kr_km )), 제 2 신호선들(S2(1_1) 내지 S2( kr_km )), 및 선택선들(SEL(1) 내지 SEL1( kr ) 및 SEL2(1) 내지 SEL2( kr ))은 제 2 신호선 및 워드선에 대한 구동 회로(213)에 접속된다. Word lines (WL (1_1) to WL (kr_km)), the the second signal (S2 (1_1) to S2 (kr_km)), and the select lines (SEL (1) to SEL1 (kr) and SEL2 (1) to SEL2 (kr)) is connected to a driving circuit 213 for the second signal line and the word line.

다음에, 회로들 각각이 기술될 것이다. Next, the circuit will be described respectively. 도 15에 도시되어 있는 회로 및 도 16에 도시되어 있는 회로는 각각 기록 회로(211) 및 판독 회로(212)로서 사용될 수 있다. The circuit illustrated in FIG. 15 and the circuit shown in Figure 16 may be used as the recording circuit 211 and the reading circuit 212, respectively.

멀티플렉서(219)는 제어 신호로서 열 디코더(214)의 출력 신호를 입력하고, kc 개의 비트선들로부터 선택된 비트선을 판독 회로(212)에 접속한다. The multiplexer 219 is input as a control signal the output signal of the column decoder 214, and connects the bit line selected from kc of bit lines to the reading circuit 212. The 구체적으로, kc 개의 제어 신호들 중 하나의 신호가 어써트되고, 어써트된 제어 신호에 의해 제어되는 비트선이 선(BL_S)에 접속된다. Specifically, the control signals of one of the kc signal word being asserted, the bit line is controlled by the asserted control signal is connected to the line (BL_S). 멀티플렉서(219)는 또한 kc 개의 제 1 신호선들(S1)로부터 선택된 제 1 신호선을 기록 회로(211)에 접속한다. The multiplexer 219 is also connected to the first signal line is selected from kc the number of first signal lines (S1) to the recording circuit 211. 구체적으로, kc 개의 제어 신호들 중 하나의 신호가 어써트되고, 어써트된 제어 신호에 의해 제어되는 제 1 신호선이 선(S1_S)에 접속된다. Specifically, the control signals of one of the kc signal word being asserted, the first signal line which is controlled by the asserted control signal is connected to the line (S1_S).

kc 가 1인 반도체 장치의 경우에, 열 디코더(214) 및 멀티플렉서(219)가 제공될 필요는 없다. In the case of a semiconductor device of kc is 1, the column decoder 214, and does not have to be provided by the multiplexer 219. 그 경우에, 기록 회로(211)는 제 1 신호선(S1)에 직접 접속될 수도 있고, 판독 회로(212)는 비트선(BL)에 직접 접속될 수도 있다. In that case, the recording circuit 211 may be directly connected to the first signal line (S1), the read circuit 212 may be directly connected to the bit line (BL).

열 디코더(214)는 어드레스 버퍼(215)로부터 출력된 열 어드레스, 제어 회로(216)로부터 출력된 제어 신호 등을 입력 신호로서 사용하고, 어드레스에 의해 지정된 하나의 출력 신호를 어써트하고 다른 출력 신호들은 디어써트한다. Column decoder 214 using the control signal or the like output from the column address, the control circuit 216, output from the address buffer 215 as an input signal, and control one of the output signal specified by the address asserted and the other output signal Deer are asserted.

제 2 신호선 및 워드선에 대한 구동 회로(213)는 어드레스 버퍼(215)로부터 출력된 행 어드레스, 제어 회로(216)로부터 출력된 제어 신호 등을 입력 신호로서 사용하고, 어드레스에 의해 지정되는 워드선 및 제 2 신호선; A second signal line and the driving of the word line circuit 213 is used for such a control signal output from the row address control circuit 216, output from the address buffer 215 as an input signal, specified by the address word line and a second signal line; 지정된 워드선 및 제 2 신호선과 동일한 행에서 NAND 메모리 셀들에 접속되는 워드선들 및 제 2 신호선들; The designated word line and the second signal line and the word lines and second signal lines connected to the NAND memory cells in the same row; 및 다른 행들에서 NAND 메모리 셀들에 접속되는 다른 워드선들 및 다른 제 2 신호선들에 미리 결정된 전위들을 인가한다. And applying a predetermined potential on the other word lines and the other a second signal line connected to the NAND memory cells in other rows.

전위 생성 회로(217)는 제어 회로(216)로부터 출력된 제어 신호에 따라서 기록 전위(Vwrite), 판독 전위(Vread), 프리차지 전위(Vpc) 등을 출력한다. Potential generation circuit 217 according to a control signal output from the control circuit 216 outputs a write potential (Vwrite), a read potential (Vread), the precharge voltage (Vpc) and the like. 기록 전위(Vwrite)로서, 제 1 기록시에는 Vwi가 출력되고, 제 2 기록시에는 기록 전위(Vw_ j )( j 는 0 내지 n -1 중 임의의 정수)가 기록 데이터 및 제 1 기록의 결과에 따라 보정되는 기록 전위에 따라 출력된다. A recording voltage (Vwrite), the first recording when there Vwi are output, and the result of the second recording, the potential at the time of recording (Vw_ j) (j is from 0 to n -1 any integer of) the write data and the first recording to be output according to the write voltage is corrected accordingly. 판독 전위(Vread)로서, 데이터 판독 동작 및 제 1 판독시 각각 전위(Vr_ j )( j 는 0 내지 ( n -2) 중 임의의 정수) 및 전위(Vri_ j )( j 는 0 내지 ( m +1) 중 임의의 정수)가 출력된다. A read potential (Vread), the data read operation and the first (an arbitrary integer of j is 0 to (n -2)) and the potential (Vri_ j) each of the read potential (Vr_ j) (j is 0 to (m + is 1) any integer in) is outputted. 이들 전위들은 제어 회로의 출력 신호에 의해 지정된다. These potentials are specified by the output signal of the control circuit. 예를 들어, 전위 생성 회로(217)는 제어 회로로부터 출력된 전압 레벨을 갖는 디지털 신호를 입력 신호로서 사용하는 디지털-아날로그 컨버터(DAC)를 포함할 수도 있다. For example, the potential generation circuit 217 are digital, which uses a digital signal having a voltage level output from the control circuit as the input signal may comprise an analog converter (DAC).

전위 생성 회로(217)는 복수의 기록 전위들(Vwrite) 및 복수의 판독 전위들(Vread)을 출력할 수도 있다. Potential generation circuit 217 may output a plurality of the write potential to (Vwrite) and a plurality of read potential (Vread). 예를 들어, 복수의 기록 회로들(211)이 제공되고 상이한 전위들이 거기에 기록되는 경우에, 복수의 기록 전위들(Vwrite)에 의해 적절한 전위들이 기록 회로들(211)에 공급될 수 있다. For example, if provided with a plurality of write circuits 211 is different potential are recorded there, to the appropriate potential by a plurality of recording potential (Vwrite) it can be supplied to the write circuits 211. The 한편, 예를 들어, 복수의 판독 회로들(212)이 제공되고 도 19에 도시되어 있는 것과 같이 비교 결과를 피드백하여 비교를 복수 회 수행하는 방법이 이용되는 경우에, 복수의 판독 전위들(Vread)에 의해 적절한 전위들이 판독 회로들(212)에 공급될 수 있다. On the other hand, for example, in the case where a method of performing plural times of comparison by feeding back the comparison result, as shown in Figure 19 provided with a plurality of read circuit 212 is used, a plurality of read potential (Vread ) and an appropriate electric potential can be supplied by the read circuit 212.

어드레스 버퍼(215)는 반도체 장치에 입력된 어드레스 신호 또는 제어 신호 회로로부터 출력된 제어 신호를 입력 신호로서 사용하고, 제어 신호에 따라서, 미리 결정된 타이밍에, 미리 결정된 열 어드레스 또는 미리 결정된 행 어드레스를 출력한다. The address buffer 215 using the control signal output from the address signal or a control signal circuit, the input to the semiconductor device as an input signal, in accordance with the control signal, outputs a predetermined column address or a predetermined row address at a predetermined timing do. 어드레스 버퍼(215)는 어드레스 레지스터를 포함할 수도 있다. The address buffer 215 may include an address register.

데이터 버퍼(218)는 반도체 장치에 입력된 신호(Din), 판독 회로(212)로부터의 출력 신호, 또는 제어 회로(216)로부터 출력된 제어 신호를 입력 신호로서 사용하고, 기록 회로(211)에 입력된 신호, 반도체 장치로부터 출력된 신호(Dout) 또는 제어 회로(216)에 입력된 신호를 출력 신호로서 출력한다. In the data buffer 218 is a signal (Din), a read circuit using a control signal output from the output signal, or the control circuit 216 from 212 as an input signal, and write circuit 211 is input to the semiconductor device, and it outputs the signal input to the output from the input signal, the semiconductor device signal (Dout) or the control circuit 216 as an output signal. 데이터 버퍼(218)는 데이터 레지스터를 포함하고, 제어 신호에 따라서, 미리 결정된 타이밍에 각 입력 신호를 데이터 레지스터에 기억시킨다. Data buffer 218 includes a data register, in accordance with a control signal, and stores the respective input signal at a predetermined timing in the data register. 제어 회로(216)에 입력되는 출력 신호는 기록 전위(Vwrite) 또는 판독 전위(Vread)를 선택하기 위한 신호로, 이는, 예를 들어, 메모리 셀에 기록될 데이터 또는 메모리 셀로부터 판독되는 데이터이다. Output signal to be input to the control circuit 216 is a signal for selecting a write potential (Vwrite) or the read potential (Vread), which, for example, a data read from the data or a memory cell to be written into the memory cells.

제어 회로(216)는 WE, RE 또는 CLK와 같이 반도체 장치에 입력되는 신호 또는 데이터 버퍼(218)로부터 출력되는 신호를 입력 신호로서 사용하고, 다양한 제어 신호들을 출력 신호로서 전위 생성 회로(217), 어드레스 버퍼(215), 데이터 버퍼(218), 열 디코더(214), 제 2 신호선 및 워드선에 대한 구동 회로(213) 등에 출력한다. The control circuit 216 WE, RE or as CLK using the signals output from the signal or data buffers 218 is input to the semiconductor device as an input signal, the voltage generation circuit 217 as an output signal a variety of control signals, It is output to the address buffer 215, a data buffer 218, column decoder 214, a second signal line and the driver for the word line circuit 213. 제어 신호는 데이터 기록 동작 또는 데이터 판독 동작을 수행하기 위한 타이밍 제어 신호 또는 사용될 전위와 같은 데이터를 갖는 제어 신호이다. Control signal is a control signal having a data such as a timing control signal or the potential to be used for performing a data write operation or a data read operation. 특히, 제 2 기록에 있어서, 제어 회로(216)는 기록 전위에 대한 데이터 및 보정 전압에 대한 데이터로부터 보정된 기록 전위에 대한 데이터를 생성하고, 그 데이터를 출력한다. In particular, in the second recording, the control circuit 216 generates data for the recording compensation potential from the data on the data and the correction voltage to the recording voltage, and outputs the data. 제어 회로(216)는 기록 전위에 대한 데이터 및 보정 전압에 대한 데이터로부터 보정된 기록 전위에 대한 데이터를 생성하기 위한 ROM을 포함할 수도 있다. Control circuit 216 may include a ROM for generating the data for correction from the data potential is written to the data and the correction voltage to the recording potential. 예를 들어, 기록 전위에 대한 데이터가 4비트이고, 보정 전압에 대한 데이터가 3비트이고, 보정된 기록 전위에 대한 데이터가 6비트인 경우에, 제어 회로(216)는 8Kbit ROM을 포함할 수도 있다. For example, if the data is 4 bits for a record electric potential, and data of 3 bits for the correction voltage, in the case where the data is 6 bits for the corrected recording potential, the control circuit 216 may comprise a 8Kbit ROM have. 대안적으로, 제어 회로(216)는 기록 전위에 대한 데이터 및 보정 전압에 대한 데이터로부터 보정된 기록 전위에 대한 데이터를 생성하기 위한 연산 회로를 포함할 수도 있다. Alternatively, the control circuit 216 may comprise an operation circuit for generating the data for correction from the data potential is written to the data and the correction voltage to the recording potential.

이 실시형태에서는 전위 생성 회로(217)에서 판독 전위(Vread)가 발생되지만, 판독 전위(Vread)는 또 다른 구성에 의해 발생될 수도 있다는 것을 유념해야 한다. In this embodiment, although a read potential (Vread) on the potential generation circuit 217 generating a read potential (Vread) is to be noted that there also may be generated by another configuration. 예를 들어, 참조 메모리 셀을 제공하는 방법을 이용하는 것이 가능하다. For example, it is possible to use a method of providing the reference memory cell. 참조 메모리 셀을 사용하여 메모리 셀의 선택에 의해 Vin을 생성하는 것과 동일한 구성을 갖는 회로가 제공될 때, Vread가 생성될 수 있다. When the circuit using a reference memory cell having the same configuration as the Vin generated by the selection of a memory cell is provided, it may be Vread is generated. Vread의 값은 참조 메모리 셀의 노드(A)의 전위의 제어에 의해 제어될 수 있다. Value for Vread may be controlled by control of the potential of the node (A) of the reference memory cell.

이 실시형태에 따른 반도체 장치는 트랜지스터(202)의 오프-상태 전류가 낮기 때문에 매우 장시간 동안 데이터를 기억시킬 수 있다. The semiconductor device according to the present embodiment is the off-transistor (202) can store data for a very long period of time since the current state is low. 즉, DRAM 등에서 필요한 리프레시 동작이 필요하지 않아서, 전력 소비가 억제될 수 있다. That is, it did not require a refresh operation is required, etc. DRAM, the power consumption can be suppressed. 또한, 이 실시형태에 따른 반도체 장치는 실질적으로 비휘발성 메모리 장치로서 사용될 수 있다. The semiconductor device according to the present embodiment can be used practically as non-volatile memory device.

데이터 기록 등은 트랜지스터(202)의 스위칭 동작에 의해 수행되기 때문에, 고전압이 필요하지 않고 소자의 열화가 발생하지 않는다. The data recording and the like, since by performing the switching operation of the transistor 202, so that no degradation of the device occurs, without the need for a high voltage. 또한, 데이터는 트랜지스터의 온/오프에 따라서 기록 또는 소거되기 때문에, 고속 동작이 쉽게 실현될 수 있다. Further, since the data is written or erased according to the on / off of the transistor, a high-speed operation can be easily realized. 또한, 트랜지스터에 입력될 전위를 제어함으로써 데이터를 직접 재기록하는 것이 가능하다. It is also possible to rewrite the data directly by controlling the electric potential is input to the transistor. 이러한 이유로 인해, 플래시 메모리 등에서 필요한 소거 동작이 필요하지 않으므로, 소거 동작으로 인한 동작 속도의 감소가 방지될 수 있다. For this reason, it does not require an erase operation, etc. need flash memory, there is a reduction in operation speed due to erasing operation can be prevented.

산화물 반도체가 아닌 재료를 사용하는 트랜지스터를 사용함으로써, 산화물 반도체를 사용하는 트랜지스터보다 고속으로 동작할 수 있고, 기억되어 있는 데이터가 고속으로 판독될 수 있다. By using a transistor using a material other than an oxide semiconductor, it is possible to high-speed operation than the transistor using an oxide semiconductor, the data stored can be read at a high speed.

또한, 이 실시형태에 따른 반도체 장치는 다중-값 형이기 때문에, 단위 면적당 기억 용량이 증가될 수 있다. The semiconductor device according to this embodiment is a multi-can be increased because the value type, per unit storage capacity. 따라서, 반도체 장치의 크기 감소 및 고집적화가 달성될 수 있다. Therefore, the size reduction and higher integration of the semiconductor device can be achieved.

상술된 바와 같이, 메모리 셀의 변화된 데이터가 획득되고 변화된 데이터에 기초한 기록 전위가 메모리 셀에 기록됨으로써, 데이터 기록 후의 메모리 셀의 상태 분포가 좁아질 수 있다. As described above, there being obtained the changed data of the memory cell is the potential based on the changed data record written to the memory cell, a distribution state of the memory cell after the data write can be narrowed. 따라서, 다중-값 레벨이 증가될 수 있다. Thus, the multi-value level may be increased. 본 발명의 일 실시형태인 기록 동작에 따르면, 플로팅 상태를 갖는 노드의 전위가 직접 제어될 수 있어서, 제 1 기록, 제 1 판독 및 제 2 기록의 세 단계들을 갖는 기록 동작에 의해 높은 정확도로 임계 전압이 제어될 수 있다. According to one embodiment of the write operation of the present invention, there is the potential of the node having a floating state can be controlled directly, the threshold at a high accuracy by a write operation having three phases of the first recording, the first reading and the second recording this voltage can be controlled. 따라서, 데이터 기록 및 데이터 판독을 복수 회 수반하는 확인에 의한 종래의 기록 동작에 비해 고속 기록이 실현될 수 있다. Thus, a high-speed recording than the conventional recording operation by the check that involves a plurality of times the data writing and data reading can be realized.

(실시형태 3) (Embodiment 3)

이 실시형태에 있어서, 상술된 실시형태들 중 임의의 실시형태에 따른 반도체 장치를 각각 포함하는 전자 기기들의 예들이 도 24a 내지 도 24f를 참조하여 기술될 것이다. In this embodiment, will be described with reference to Figure 24a-Figure 24f are examples of electronic devices each including a semiconductor device according to any embodiment of the above-described embodiment. 상기 실시형태에 따른 반도체 장치는 전력이 공급되지 않을 때에도 데이터를 기억할 수 있다. The semiconductor device according to the embodiment may store the data even when power is not supplied. 또한, 기록 또는 소거로 인한 열화가 발생하지 않는다. In addition, it does not have any deterioration due to the recording or erasing. 또한, 반도체 장치가 고속으로 동작할 수 있다. Further, the semiconductor device can operate at a high speed. 이들 이유들로 인해, 반도체 장치를 사용함으로써 새로운 구성을 갖는 전자 기기가 제공될 수 있다. Due to these reasons, an electronic device having a new configuration by using the semiconductor device can be provided. 상기 실시형태에 따른 반도체 장치들은 회로 보드 등에 집적되어 실장되고, 전자 기기 내부에 탑재된다는 것을 유념해야 한다. The semiconductor device according to the embodiments should be noted that the mounting and integrated circuit boards or the like, mounted inside the electronic device.

도 24a는 상기 실시형태에 따른 반도체 장치를 포함하는 노트북 개인용 컴퓨터를 도시한다. Figure 24a shows a notebook personal computer comprising a semiconductor device according to the embodiment. 노트북 개인용 컴퓨터는 본체(301), 하우징(302), 표시부(303), 키보드(304) 등을 포함한다. A notebook personal computer and the like the main body 301, a housing 302, a display 303, a keyboard 304. 본 발명의 일 실시형태에 따른 반도체 장치가 노트북 개인용 컴퓨터에 적용됨으로써, 노트북 개인용 컴퓨터는 전력이 공급되지 않을 때에도 데이터를 유지할 수 있다. By being applied to a semiconductor device, a notebook personal computer according to an embodiment of the invention, a notebook personal computer may retain data even when power is not supplied. 또한, 기록 또는 소거로 인한 열화가 발생하지 않는다. In addition, it does not have any deterioration due to the recording or erasing. 또한, 노트북 개인용 컴퓨터는 고속으로 동작할 수 있다. Further, the notebook personal computer can be operated at a high speed. 이들 이유들로 인해, 본 발명의 일 실시형태에 따른 반도체 장치를 노트북 개인용 컴퓨터에 적용하는 것이 바람직하다. Because of these reasons, it is preferred to apply the semiconductor device according to an embodiment of the present invention in a notebook personal computer.

도 24b는 상기 실시형태에 따른 반도체 장치를 포함하는 휴대 정보 단말기(PDA)를 도시한다. Figure 24b shows a digital assistants (PDA) including a semiconductor device of the embodiment. 본체(311)에는 표시부(313), 외부 인터페이스(315), 조작 버튼들(314) 등이 구비된다. Body 311 is provided with such a display 313, external interface 315, the control button 314. The 부속품인 스타일러스(312)가 PDA 조작을 위해 사용된다. The accessories of the stylus 312 is used for the PDA operation. 본 발명의 일 실시형태에 따른 반도체 장치가 PDA에 적용됨으로써, PDA는 전력이 공급되지 않을 때에도 데이터를 유지할 수 있다. By being applied to the semiconductor device PDA in accordance with one embodiment of the invention, PDA may hold data even when power is not supplied. 또한, 기록 또는 소거로 인한 열화가 발생하지 않는다. In addition, it does not have any deterioration due to the recording or erasing. 또한, PDA는 고속으로 동작할 수 있다. Further, PDA may operate at a high speed. 이들 이유들로 인해, 본 발명의 일 실시형태에 따른 반도체 장치를 PDA에 적용하는 것이 바람직하다. Because of these reasons, it is preferred to apply the semiconductor device in accordance with one embodiment of the invention the PDA.

도 24c는 상기 실시형태에 따른 반도체 장치를 포함하는 전자 종이의 예로서 전자 서적(320)을 도시한다. Figure 24c shows the electronic book 320 as an example of electronic paper including a semiconductor device of the embodiment. 전자 서적(320)은 하우징(321) 및 하우징(323)의 2개의 하우징들을 포함한다. The electronic book 320 comprises two housings of a housing 321 and the housing 323. 하우징(321) 및 하우징(323)은 힌지(337)에 의해 결합되어, 전자 서적(320)이 힌지(337)를 축으로 하여 개폐될 수 있도록 한다. Housing 321 and the housing 323 is coupled by a hinge 337, so that the electronic book 320 can be opened and closed by the hinges 337 as an axis. 이러한 구성에 의해, 전자 서적(320)이 종이 서적처럼 사용될 수 있다. With this configuration, the electronic book 320 can be used as paper books. 본 발명의 일 실시형태에 따른 반도체 장치가 전자 종이에 적용됨으로써, 전자 종이는 전력이 공급되지 않을 때에도 데이터를 유지할 수 있다. By being applied to an electronic paper semiconductor device in accordance with one embodiment of the invention, the electronic paper can hold the data even when power is not supplied. 또한, 기록 또는 소거로 인한 열화가 발생하지 않는다. In addition, it does not have any deterioration due to the recording or erasing. 또한, 전자 종이는 고속으로 동작할 수 있다. In addition, the electronic paper can operate at a high speed. 이러한 이유들로 인해, 본 발명의 일 실시형태에 따른 반도체 장치를 전자 종이에 적용하는 것이 바람직하다. For these reasons, it is preferred to apply the semiconductor device according to an embodiment of the present invention to electronic paper.

표시부(325)가 하우징(321)에 내장되고, 표시부(327)가 하우징(323)에 내장된다. The display unit 325 is built into the housing 321, a display 327 is embedded in the housing 323. 표시부(325) 및 표시부(327)는 하나의 이미지 또는 상이한 이미지들을 표시할 수도 있다. Display 325 and display unit 327 may display one image or different images. 표시부(325) 및 표시부(327)가 상이한 이미지들을 표시할 때, 예를 들어, 오른쪽 표시부(도 24c에서는 표시부(325))는 텍스트를 표시할 수 있고, 왼쪽 표시부(도 24c에서는 표시부(327))는 이미지들을 표시할 수 있다. When the display unit 325 and display unit 327 to display different images, for example, the right display portion (Fig. 24c in the display section 325) is capable of displaying text, the left display portion (Fig. 24c in the display section 327 ) may display the image.

도 24c는 조작부 등이 하우징(321)에 구비되는 예를 도시한다. Figure 24c shows an example where the operation portion such as that provided in the housing 321. 예를 들어, 하우징(321)에는 전력 스위치(331), 조작키들(333), 스피커(335) 등이 구비된다. For example, the housing 321 is provided with such a power switch 331, operation keys 333, a speaker 335. 페이지들은 조작키들(333)로 넘겨질 수 있다. Pages can be passed to operation keys (333). 키보드, 포인팅 장치 등 또한 표시부가 구비되는 하우징의 표면에 구비될 수도 있다는 것을 유념해야 한다. It should be noted that the keyboards, pointing devices, etc. may also be provided on the surface of the housing is provided with a display portion. 또한, 외부 접속 단자(예를 들어, 이어폰 단자, USB 단자, 또는 AC 어댑터 및 USB 케이블과 같은 다양한 케이블들에 접속될 수 있는 단자), 기록 매체 삽입부 등이 하우징의 후면 또는 측면 상에 구비될 수도 있다. Further, an external connection terminal (e.g., an earphone terminal, a USB terminal, or the AC adapter, and a terminal that can be connected to various cables such as a USB cable), a recording medium insertion portion, etc. are to be provided on the back or side of the housing may. 또한, 전자 서적(320)은 전자 사전의 기능을 가질 수도 있다. In addition, the electronic book 320 may have the function of an electronic dictionary.

전자 서적(320)은 무선으로 데이터를 송수신할 수도 있다. The electronic book 320 may send and receive data over the air. 무선 통신을 통해, 전자 서적 서버로부터 소망의 서적 데이터 등을 구매하고 다운로드할 수 있다. Through wireless communication, you can buy the book data, such as e-books from the desired server, and downloads.

전자 종이는 정보를 표시하는 것이라면 다양한 분야들의 장치들에 적용될 수 있다는 것을 유념해야 한다. Electronic paper is to be noted that the device can be applied to a variety of fields as long to display the information. 예를 들어, 전자 종이는 전자 서적들 외에, 포스터들, 기차들과 같은 차량들 내의 광고, 신용 카드들과 같은 다양한 카드들의 표시 등에 사용될 수 있다. For example, it can be used in electronic paper e-books in addition to the display of various cards such as advertising, credit card in the vehicle, such as Foster the train.

도 24d는 상기 실시형태에 따른 반도체 장치를 포함하는 휴대 전화를 도시한다. Figure 24d shows a mobile phone including a semiconductor device of the embodiment. 휴대 전화는 하우징(340)과 하우징(341)의 2개의 하우징들을 포함한다. The cellular phone includes two housings of a housing 340 and the housing 341. 하우징(341)에는 표시 패널(342), 스피커(343), 마이크로폰(344), 포인팅 장치(346), 카메라 렌즈(347), 외부 접속 단자(348) 등이 구비된다. Housing 341 is provided with such a display panel 342, a speaker 343, a microphone 344, a pointing device 346, a camera lens 347, an external connection terminal (348). 하우징(340)에는 휴대 전화를 충전하기 위한 태양광 전지(349), 외부 메모리 슬롯(350) 등이 구비된다. Housing 340 is provided with such solar battery 349, an external memory slot 350 for charging the mobile phone. 또한, 안테나가 하우징(341)에 내장된다. The antenna is built into the housing 341. 본 발명의 일 실시형태에 따른 반도체 장치가 휴대 전화에 적용됨으로써, 휴대 전화는 전력이 공급되지 않을 때에도 데이터를 유지할 수 있다. By being applied to a semiconductor device, a mobile phone in accordance with one embodiment of the invention, a mobile phone may retain data even when power is not supplied. 또한, 기록 또는 소거로 인한 열화가 발생하지 않는다. In addition, it does not have any deterioration due to the recording or erasing. 또한, 휴대 전화는 고속으로 동작할 수 있다. In addition, the mobile phone may operate at a high speed. 이러한 이유들로 인해, 본 발명의 일 실시형태에 따른 반도체 장치를 휴대 전화에 적용하는 것이 바람직하다. For these reasons, it is preferred to apply the semiconductor device according to an embodiment of the present invention to a mobile phone.

표시 패널(342)은 터치 패널 기능을 갖는다. A display panel 342 has a touch panel function. 이미지들로서 표시되는 복수의 조작키들(345)이 도 24d에서 점선들로 표시되어 있다. A plurality of operation keys 345 is displayed as an image is also displayed on the 24d with dashed lines. 휴대 전화는 태양광 전지(349)로부터 출력된 전압을 각 회로에 필요한 전압으로 승압하기 위한 승압 회로를 포함한다. A mobile phone includes a booster circuit for boosting a voltage output from the solar cell 349 to a voltage required in each circuit. 또한, 휴대 전화는 상기 구조 외에 비접촉 IC 칩, 소형 기록 장치 등을 포함할 수 있다. In addition, the mobile phone may include a non-contact IC chip in addition to the above structure, small size recording apparatus or the like.

표시 패널(342) 상에서의 표시 방향은 어플리케이션들에 따라 적절히 변경된다. Display direction on the display panel 342 is appropriately changed in accordance with applications. 또한, 표시 패널(342)과 동일한 표면 상에 카메라 렌즈(347)가 제공되어, 휴대 전화가 화상전화로서 사용될 수 있다. In addition, is provided with a camera lens 347 on the same surface as the display panel 342, a mobile phone can be used as a videophone. 스피커(343) 및 마이크로폰(344)은 음성 전화들뿐만 아니라, 화상 전화들, 녹음 및 재생 등을 위해 사용될 수 있다. A speaker 343 and a microphone 344 can be used for the like as well as voice calls, video phones, recording and playback. 또한, 도 24d에 도시되어 있는 것과 같이 전개되는 상태의 하우징들(340, 341)은 슬라이드될 수 있어서, 하나의 하우징이 다른 하우징 위에 겹쳐지게 된다. Further, also the housing of the state that is deployed as shown in 24d (340, 341) will be in the slide, the one housing becomes superimposed over the other housing. 따라서, 휴대 전화의 크기가 감소될 수 있고, 이는 휴대 전화가 휴대하기에 적합하게 되도록 한다. Thus, it can be reduced the size of the mobile phone, which is so adapted to the mobile phone.

외부 접속 단자(348)는 AC 어댑터 또는 USB 케이블과 같은 다양한 케이블들에 접속될 수 있어서, 휴대 전화가 충전될 수 있거나 데이터 통신을 수행할 수 있도록 한다. The external connection terminal 348 is able to be connected to various cables such as an AC adapter or USB cable, and to perform data communication, or the mobile phone can be charged. 또한, 휴대 전화는 외부 메모리 슬롯(350)에 기록 매체를 삽입함으로써 대량의 데이터를 기억하고 이동시킬 수 있다. In addition, the mobile phone is capable of storing and moving the large amount of data by inserting a recording medium into the external memory slot 350. 또한, 휴대 전화는 상기 기능들 외에 적외선 통신 기능, 텔레비전 수신 기능 등을 가질 수도 있다. In addition, the mobile phone may have an infrared communication function in addition to the above function, a television receiving function.

도 24e는 상기 실시형태에 따른 반도체 장치를 포함하는 디지털 카메라를 도시한다. Figure 24e shows a digital camera comprising a semiconductor device according to the embodiment. 디지털 카메라는 본체(361), 표시부(A)(367), 접안부(363), 조작 스위치(364), 표시부(B)(365), 배터리(366) 등을 포함한다. A digital camera includes a main body 361, a display unit (A) (367), an eyepiece 363, an operation switch 364, a display unit (B) (365), a battery (366), and the like. 본 발명의 일 실시형태에 따른 반도체 장치가 디지털 카메라에 적용됨으로써, 디지털 카메라는 전력이 공급되지 않을 때에도 데이터를 유지할 수 있다. By being applied to the semiconductor device, the digital camera according to one embodiment of the invention, the digital camera can keep data even when power is not supplied. 또한, 기록 또는 소거로 인한 열화가 발생하지 않는다. In addition, it does not have any deterioration due to the recording or erasing. 또한, 디지털 카메라는 고속으로 동작할 수 있다. In addition, the digital camera can operate at a high speed. 이러한 이유들로 인해, 본 발명의 일 실시형태에 따른 반도체 장치를 디지털 카메라에 적용하는 것이 바람직하다. For these reasons, it is preferred to apply the semiconductor device according to an embodiment of the present invention to a digital camera.

도 24f는 상기 실시형태에 따른 반도체 장치를 포함하는 텔레비전 세트를 도시한다. Figure 24f shows a television set including the semiconductor device according to the embodiment. 텔레비전 세트(370)에서는 표시부(373)가 하우징(371)에 내장된다. In the television set 370 where the display 373 is embedded in the housing 371. 이미지들은 표시부(373) 상에 표시될 수 있다. Images can be displayed on the display 373. 여기서, 하우징(371)은 스탠드(375)에 의해 지지된다. Here, the housing 371 is supported by a stand (375).

텔레비전 세트(370)는 하우징(371)의 조작 스위치 또는 별도의 원격 제어기(380)에 의해 조작될 수 있다. Television set 370 may be operated by an operation switch or a separate remote controller 380 of the housing 371. 원격 제어기(380)의 조작키들(379)에 의해, 채널들 및 볼륨이 제어될 수 있고 표시부(373) 상에 표시되는 이미지들이 제어될 수 있다. Be by the operation keys 379 of the remote controller 380, channel and volume control, and there are pictures to be displayed on the display unit 373 can be controlled. 또한, 원격 제어기(380)는 원격 제어기(380)로부터 출력된 데이터를 표시하기 위한 표시부(377)를 포함할 수도 있다. Further, the remote controller 380 may include a display unit 377 for displaying the data output from the remote controller 380. 본 발명의 일 실시형태에 따른 반도체 장치가 텔레비전 세트에 적용됨으로써, 텔레비전 세트는 전력이 공급되지 않을 때에도 데이터를 유지할 수 있다. By being applied to a television set, a semiconductor device in accordance with one embodiment of the invention, the television set may hold the data even when power is not supplied. 또한, 기록 또는 소거로 인한 열화가 발생하지 않는다. In addition, it does not have any deterioration due to the recording or erasing. 또한, 텔레비전 세트는 고속으로 동작할 수 있다. In addition, the television set can operate at a high speed. 이들 이유들로 인해, 본 발명의 일 실시형태에 따른 반도체 장치를 텔레비전 세트에 적용하는 것이 바람직하다. Because of these reasons, it is preferred to apply the semiconductor device according to an embodiment of the present invention to a television set.

텔레비전 세트(370)에는 바람직하게 수신기, 모뎀 등이 구비된다는 것을 유념해야 한다. It should be noted that preferably, the television set 370 that includes a receiver, a modem and so on. 일반적인 텔레비전 방송은 수신기에 의해 수신될 수 있다. General television broadcast can be received by the receiver. 또한, 텔레비전 세트가 모뎀을 통해 유선 또는 무선으로 통신 네트워크에 접속될 때, 단방향(송신자로부터 수신자로) 또는 양방향(송신자와 수신자 간 또는 수신자들 간) 데이터 통신이 수행될 수 있다. Further, the time the television set is connected to a communication network in a wired or wireless manner via the modem, one-way (between sender and receiver or between receivers) (as a receiver from a sender) or two-way data communication can be performed.

이 실시형태에서 기술된 구성들 및 방법들은 다른 실시형태들에서 기술된 구성들 및 방법들 중 임의의 것과 적절히 조합될 수 있다. The configurations and methods described in this embodiment mode can be appropriately combined with any of the configurations and methods described in the other embodiments.

본원은, 전체 내용들이 참조로서 통합되는, 2009년 11월 27일 일본특허청에 출원된 일본 특허 출원 제 2009-270667 호에 기초한다. Present application, the entire contents are based on the Japanese Patent Application No. 2009-270667 filed on November 27, 2009, the Japanese Patent Office, which is incorporated by reference.

100 : 기판 102 : 보호층 100: substrate 102: protective layer
104 : 반도체 영역 106 : 소자 분리 절연층 104: semiconductor region 106: element-isolation insulating layer
108 : 게이트 절연층 110 : 게이트 전극 108: a gate insulating layer 110: gate electrode
112 : 절연층 114 : 불순물 영역 112: insulating layer 114, impurity regions
116 : 채널 형성 영역 118 : 측벽 절연층 116: a channel forming region 118: a side wall insulating layer
120 : 고농도 불순물 영역 122 : 금속층 120: high-concentration impurity region 122: a metal layer
124 : 금속 화합물 영역 126 : 층간 절연층 124: metal compound region 126: interlayer insulating layer
128 : 층간 절연층 130a : 소스/드레인 전극 128: inter-layer insulating layer 130a: source / drain electrodes
130b : 소스/드레인 전극 130c : 전극 130b: source / drain electrodes 130c: electrode
132 : 절연층 134 : 도전층 132: insulating layer 134: conductive layer
136a : 전극 136b : 전극 136a: electrodes 136b: electrodes
136c : 전극 136d : 게이트 전극 136c: electrode 136d: gate electrode
138 : 게이트 절연층 140 : 산화물 반도체층 138: a gate insulating layer 140: oxide semiconductor layer
142a : 소스/드레인 전극 142b : 소스/드레인 전극 142a: The source / drain electrode 142b: source / drain electrodes
144 : 보호 절연층 146 : 층간 절연층 144: protective insulation layer 146: interlayer insulating layer
148 : 도전층 150a : 전극 148: conductive layer 150a: electrode
150b : 전극 150c : 전극 150b: electrodes 150c: electrodes
150d : 전극 150e : 전극 150d: electrodes 150e: electrodes
152 : 절연층 154a : 전극 152: insulating layer 154a: electrode
154b : 전극 154c : 전극 154b: electrodes 154c: electrodes
154d : 전극 160 : 트랜지스터 154d: electrode 160: transistor
162 : 트랜지스터 164 : 용량 소자 162: Transistor 164: capacitor element
166 : 트랜지스터 200 : 메모리 셀 166: Transistor 200: memory cells
201 : 트랜지스터 202 : 트랜지스터 201: Transistor 202: transistor
203 : 용량 소자 210 : 메모리 셀 어레이 203: capacitor element 210: a memory cell array
211 : 기록 회로 212 : 판독 회로 211: write circuit 212: a reading circuit
213 : 구동 회로 214 : 행 디코더 213: drive circuit 214: row decoder
215 : 어드레스 버퍼 216 : 제어 회로 215: address buffer 216: control circuit
217 : 전위 생성 회로 218 : 데이터 버퍼 217: electric potential generating circuit 218: data buffer
219 : 멀티플렉서 220 : 메모리 셀 219: Multiplexer 220: memory cells
255 : 트랜지스터 301 : 본체 255: Transistor 301: main body
302 : 하우징 303 : 표시부 302: housing 303: display unit
304 : 키보드 311 : 본체 304: Keyboard 311: Body
312 : 스타일러스 313 : 표시부 312: stylus 313: display unit
314 : 조작 버튼 315 : 외부 인터페이스 314: Operation button 315: external interface
320 : 전자 서적 321 : 하우징 320: 321 e-books: Housing
323 : 하우징 325 : 표시부 323: housing 325: display
327 : 표시부 331 : 전력 스위치 327: display unit 331: power switch
333 : 조작키 335 : 스피커 333: 335, operation keys: Speaker
337 : 힌지 340 : 하우징 337: hinge 340: housing
341 : 하우징 342 : 표시 패널 341: housing 342: a display panel
343 : 스피커 344 : 마이크로폰 343: speaker 344: microphone
345 : 조작키 346 : 포인팅 장치 345: operation key 346: pointing device,
347 : 카메라 렌즈 348 : 외부 접속 단자 347: Camera lens 348: external connection terminal
349 : 태양광 전지 350 : 외부 메모리 슬롯 349: solar cell 350: external memory slot
361 : 본체 363 : 접안부 361: body 363: an eyepiece
364 : 조작 스위치 365 : 표시부(B) 364: operation switch, 365: display portion (B)
366 : 배터리 367 : 표시부(A) 366: battery 367: display unit (A)
370 : 텔레비전 세트 371 : 하우징 370: television set 371: housing
373 : 표시부 375 : 스탠드 373: display unit 375: Stand
377 : 표시부 379 : 조작키 377: display unit 379: operation key
380 : 원격 제어기 380: remote control

Claims (8)

  1. 반도체 장치에 있어서: In the semiconductor device:
    산화물 반도체층을 포함하는 제 1 트랜지스터; Oxide first transistor including a semiconductor layer;
    반도체 재료를 포함하는 제 2 트랜지스터; A second transistor including a semiconductor material; And
    용량 소자를 포함하고, A capacitive element, and
    상기 반도체 재료는 실리콘이고, Wherein the semiconductor material is silicon,
    상기 제 1 트랜지스터의 소스 및 드레인 중 하나는 제 1 배선에 전기적으로 접속되고, One of a source and a drain of the first transistor is electrically connected to the first wiring,
    상기 제 1 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나는 제 2 배선에 전기적으로 접속되고, The other of the source and the drain of the first transistor is electrically connected to the second wiring,
    상기 제 1 트랜지스터의 게이트는 상기 용량 소자의 제 1 전극 및 상기 제 2 트랜지스터의 소스 및 드레인 중 하나에 전기적으로 접속되고, The gate of the first transistor is electrically connected to one of the first electrode and the source and drain of the second transistor of the capacitor element,
    상기 제 2 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나는 제 3 배선에 전기적으로 접속되고, The other of the source and the drain of the second transistor is electrically connected to the third wire,
    상기 제 2 트랜지스터의 제 1 게이트는 제 4 배선에 전기적으로 접속되고, The first gate of the second transistor is electrically connected to the fourth wire,
    상기 용량 소자의 제 2 전극은 제 5 배선에 전기적으로 접속되고, A second electrode of the capacitor element is electrically connected to the fifth wire,
    상기 제 2 트랜지스터의 제 2 게이트는 제 6 배선에 전기적으로 접속되는, 반도체 장치. A second gate, the semiconductor device is electrically connected to the sixth wiring of the second transistor.
  2. 반도체 장치에 있어서: In the semiconductor device:
    산화물 반도체층을 포함하는 제 1 트랜지스터; Oxide first transistor including a semiconductor layer;
    반도체 재료를 포함하는 제 2 트랜지스터; A second transistor including a semiconductor material; And
    용량 소자를 포함하고, A capacitive element, and
    상기 반도체 재료는 실리콘이고, Wherein the semiconductor material is silicon,
    상기 제 1 트랜지스터의 소스 및 드레인 중 하나는 제 1 배선에 전기적으로 접속되고, One of a source and a drain of the first transistor is electrically connected to the first wiring,
    상기 제 1 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나는 제 2 배선에 전기적으로 접속되고, The other of the source and the drain of the first transistor is electrically connected to the second wiring,
    상기 제 1 트랜지스터의 게이트는 상기 용량 소자의 제 1 전극 및 상기 제 2 트랜지스터의 소스 및 드레인 중 하나에 전기적으로 접속되고, The gate of the first transistor is electrically connected to one of the first electrode and the source and drain of the second transistor of the capacitor element,
    상기 제 2 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나는 제 3 배선에 전기적으로 접속되고, The other of the source and the drain of the second transistor is electrically connected to the third wire,
    상기 제 2 트랜지스터의 제 1 게이트는 제 4 배선에 전기적으로 접속되고, The first gate of the second transistor is electrically connected to the fourth wire,
    상기 용량 소자의 제 2 전극은 제 5 배선에 전기적으로 접속되고, A second electrode of the capacitor element is electrically connected to the fifth wire,
    상기 제 2 트랜지스터의 제 2 게이트는 상기 제 1 트랜지스터의 상기 게이트에 전기적으로 접속되는, 반도체 장치. A second gate, the semiconductor device is electrically connected to the gate of the first transistor of the second transistor.
  3. 반도체 장치에 있어서: In the semiconductor device:
    산화물 반도체층을 포함하는 제 1 트랜지스터; Oxide first transistor including a semiconductor layer;
    반도체 재료를 포함하는 제 2 트랜지스터; A second transistor including a semiconductor material; And
    용량 소자를 포함하고, A capacitive element, and
    상기 반도체 재료는 실리콘이고, Wherein the semiconductor material is silicon,
    상기 제 1 트랜지스터의 소스 및 드레인 중 하나는 제 1 배선에 전기적으로 접속되고, One of a source and a drain of the first transistor is electrically connected to the first wiring,
    상기 제 1 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나는 제 2 배선에 전기적으로 접속되고, The other of the source and the drain of the first transistor is electrically connected to the second wiring,
    상기 제 1 트랜지스터의 게이트는 상기 용량 소자의 제 1 전극 및 상기 제 2 트랜지스터의 소스 및 드레인 중 하나에 전기적으로 접속되고, The gate of the first transistor is electrically connected to one of the first electrode and the source and drain of the second transistor of the capacitor element,
    상기 제 2 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나는 제 3 배선에 전기적으로 접속되고, The other of the source and the drain of the second transistor is electrically connected to the third wire,
    상기 제 2 트랜지스터의 제 1 게이트는 제 4 배선에 전기적으로 접속되고, The first gate of the second transistor is electrically connected to the fourth wire,
    상기 용량 소자의 제 2 전극은 제 5 배선에 전기적으로 접속되고, A second electrode of the capacitor element is electrically connected to the fifth wire,
    상기 제 2 트랜지스터의 제 2 게이트는 상기 제 2 트랜지스터의 상기 제 1 게이트에 전기적으로 접속되는, 반도체 장치. A second gate, the semiconductor device is electrically connected to the first gate of the second transistor of the second transistor.
  4. 반도체 장치에 있어서: In the semiconductor device:
    산화물 반도체층을 포함하는 제 1 트랜지스터; Oxide first transistor including a semiconductor layer; And
    반도체 재료를 포함하는 제 2 트랜지스터를 포함하고, A second transistor including a semiconductor material, and
    상기 반도체 재료는 실리콘이고, Wherein the semiconductor material is silicon,
    상기 제 1 트랜지스터의 소스 및 드레인 중 하나는 제 1 배선에 전기적으로 접속되고, One of a source and a drain of the first transistor is electrically connected to the first wiring,
    상기 제 1 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나는 제 2 배선에 전기적으로 접속되고, The other of the source and the drain of the first transistor is electrically connected to the second wiring,
    상기 제 1 트랜지스터의 게이트는 상기 제 2 트랜지스터의 소스 및 드레인 중 하나에 전기적으로 접속되고, The gate of the first transistor is electrically connected to one of a source and a drain of the second transistor,
    상기 제 2 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나는 제 3 배선에 전기적으로 접속되고, The other of the source and the drain of the second transistor is electrically connected to the third wire,
    상기 제 2 트랜지스터의 제 1 게이트는 제 4 배선에 전기적으로 접속되고, The first gate of the second transistor is electrically connected to the fourth wire,
    상기 제 2 트랜지스터의 제 2 게이트는 상기 제 2 트랜지스터의 상기 제 1 게이트에 전기적으로 접속되는, 반도체 장치. A second gate, the semiconductor device is electrically connected to the first gate of the second transistor of the second transistor.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서, The method according to any one of the preceding claims,
    상기 산화물 반도체층은 인듐, 갈륨, 및 아연을 포함하는, 반도체 장치. The oxide semiconductor layer is a semiconductor device that includes indium, gallium, and zinc.
  6. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서, The method according to any one of the preceding claims,
    상기 제 1 트랜지스터 위에 층간 절연층이 제공되고, Wherein there is provided an interlayer insulating layer over the first transistor,
    상기 제 2 트랜지스터는 상기 층간 절연층 위에 제공되는, 반도체 장치. The second transistor includes a semiconductor device which is provided on the interlayer insulating layer.
  7. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서, The method according to any one of the preceding claims,
    상기 제 1 트랜지스터는 상기 반도체 재료를 포함하는 기판에 제공된 채널 형성 영역을 포함하는, 반도체 장치. It said first transistor is a semiconductor device including a channel formation region provided on the substrate containing the semiconductor material.
  8. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서, The method according to any one of the preceding claims,
    상기 제 2 트랜지스터의 오프-상태 전류는 1×10 -13 A 인, 반도체 장치. Off of the second transistor-state current is 1 × 10 -13 A of the semiconductor device.
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