KR20170126632A - Array Substrate For Display Device And Method Of Fabricating The Same - Google Patents

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KR20170126632A KR1020160056903A KR20160056903A KR20170126632A KR 20170126632 A KR20170126632 A KR 20170126632A KR 1020160056903 A KR1020160056903 A KR 1020160056903A KR 20160056903 A KR20160056903 A KR 20160056903A KR 20170126632 A KR20170126632 A KR 20170126632A
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Abstract

The present invention relates to an array substrate for a display device, comprising: a source electrode and a drain electrode disposed on a substrate and spaced apart from each other; a light-shielding layer made of the same material in the same layer as the source electrode and the drain electrode; an interlayer insulating layer disposed on the source electrode, the drain electrode, and the light-shielding layer; an active layer disposed on the interlayer insulating layer and having both ends connected to the source electrode and the drain electrode; a gate insulating layer and a gate electrode sequentially disposed on the active layer; and a passivation layer and planarization layer sequentially disposed on the gate electrode. Since the source electrode and the drain electrode are formed under the active layer and the light-shielding layer made of the same material in the same layer as the source electrode, and the drain electrode is selectively formed under a drive thin film transistor, it is possible to simplify a manufacturing process, reduce manufacturing costs, and prevent malfunction of the thin film transistor.

Description

표시장치용 어레이기판 및 그 제조방법 {Array Substrate For Display Device And Method Of Fabricating The Same}BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an array substrate for a display device,

본 발명은 표시장치에 관한 것으로, 특히 소스전극 및 드레인전극과 동일층, 동일물질로 이루어지는 차광층이 구동 박막트랜지스터 하부에 선택적으로 형성되는 표시장치용 어레이기판 및 그 제조방법에 관한 것이다.The present invention relates to a display device, and more particularly, to an array substrate for a display device in which a light-shielding layer made of the same layer and the same material as the source electrode and the drain electrode is selectively formed under the driving thin film transistor and a method of manufacturing the same.

평판표시장치(flat panel display: FPD) 중 하나인 유기발광다이오드(organic light emitting diode: OLED) 표시장치는 높은 휘도와 낮은 동작 전압 특성을 갖는다. An organic light emitting diode (OLED) display device, which is one of a flat panel display (FPD), has high luminance and low operating voltage characteristics.

그리고, 스스로 빛을 내는 자체 발광형이기 때문에 대조비(contrast ratio)가 크고, 초박형 디스플레이의 구현이 가능하며, 응답시간이 수 마이크로초(micro second) 정도로 동화상 구현이 쉽고, 시야각의 제한이 없으며 저온에서도 안정적이고, 직류 5 내지 15V의 낮은 전압으로 구동하므로 구동회로의 제작 및 설계가 용이하다.In addition, since it is a self-emitting type that emits light by itself, it has a large contrast ratio, can realize an ultra-thin display, has a response time of several microseconds, is easy to realize a moving image, And is driven at a low voltage of 5 to 15 V of direct current, so that it is easy to manufacture and design a driving circuit.

또한, 유기발광다이오드 표시장치의 제조공정은 증착(deposition) 및 인캡슐레이션(encapsulation)이 전부라고 할 수 있기 때문에, 제조공정이 매우 단순하다. In addition, since the manufacturing process of the organic light emitting diode display device is all of deposition and encapsulation, the manufacturing process is very simple.

이러한 유기발광다이오드 표시장치의 각 화소영역에는 스위칭 박막트랜지스터, 구동 박막트랜지스터, 센싱 박막트랜지스터 등 다수의 박막트랜지스터가 형성되는데, 이를 도면을 참조하여 설명한다.A plurality of thin film transistors such as a switching thin film transistor, a driving thin film transistor, and a sensing thin film transistor are formed in each pixel region of the organic light emitting diode display device.

도 1은 종래의 유기발광다이오드 표시장치의 어레이기판을 도시한 단면도이다.1 is a cross-sectional view of an array substrate of a conventional organic light emitting diode display device.

도 1에 도시한 바와 같이, 종래의 유기발광다이오드 표시장치용 어레이기판(10)은, 기판(20)과, 기판(20) 상부에 형성되는 스위칭 박막트랜지스터(Tsw) 및 구동 박막트랜지스터(Tdr)와, 구동 박막트랜지스터(Tdr)에 연결되는 발광다이오드(Del)를 포함한다.1, a conventional array substrate 10 for an organic light emitting diode display includes a substrate 20, a switching thin film transistor Tsw and a driving thin film transistor Tdr formed on the substrate 20, And a light emitting diode Del connected to the driving thin film transistor Tdr.

구체적으로, 기판(20) 상부의 각 화소영역(P)에는 차광층(22)이 형성되고, 차광층(22) 상부의 제1기판(20) 전면에는 버퍼층(24)이 형성된다. Specifically, a light shielding layer 22 is formed on each pixel region P on the substrate 20, and a buffer layer 24 is formed on the entire surface of the first substrate 20 above the light shielding layer 22.

차광층(22)에 대응되는 버퍼층(24) 상부에는 액티브층(26)이 형성되고, 액티브층(26) 상부에는 게이트절연층(28)이 형성된다.An active layer 26 is formed on the buffer layer 24 corresponding to the light shielding layer 22 and a gate insulating layer 28 is formed on the active layer 26.

액티브층(26)에 대응되는 게이트절연층(28) 상부에는 게이트전극(30)이 형성되고, 게이트전극(30) 상부의 기판(20) 전면에는 층간절연층(32)이 형성되는데, 층간절연층(32)은 액티브층(26)의 양단부를 노출하는 콘택홀을 갖는다. A gate electrode 30 is formed on the gate insulating layer 28 corresponding to the active layer 26 and an interlayer insulating layer 32 is formed on the entire surface of the substrate 20 above the gate electrode 30, The layer 32 has contact holes exposing both ends of the active layer 26.

액티브층(26)의 양단부에 대응되는 층간절연층(32) 상부에는 서로 이격되는 소스전극(34) 및 드레인전극(36)이 형성되는데, 소스전극(34) 및 드레인전극(36)은 각각 층간절연층(32)의 콘택홀을 통하여 액티브층(26)의 양단부에 연결된다.A source electrode 34 and a drain electrode 36 are formed on the upper portion of the interlayer insulating layer 32 corresponding to both ends of the active layer 26. The source electrode 34 and the drain electrode 36 are formed on the interlayer insulating layer 32, And is connected to both ends of the active layer 26 through the contact holes of the insulating layer 32. [

여기서, 액티브층(26), 게이트전극(30), 소스전극(34) 및 드레인전극(36)은 구동 박막트랜지스터(thin film transistor: TFT)(Tdr)를 구성하고, 차광층(22)은 구동 박막트랜지스터(Tdr)의 액티브층(26)으로 입사되는 빛을 차단하는 역할을 한다.Here, the active layer 26, the gate electrode 30, the source electrode 34, and the drain electrode 36 constitute a driving thin film transistor (TFT) (Tdr) And blocks light incident on the active layer 26 of the thin film transistor Tdr.

한편, 각 화소영역(P)에는 구동 박막트랜지스터(Tdr)에 연결되는 스위칭 박막트랜지스터(Tsw)가 형성되는데, 스위칭 박막트랜지스터(Tsw)는 차광층(22)을 제외하고 구동 박막트랜지스터(Tdr)와 동일한 구조를 가질 수 있다. In each pixel region P, a switching thin film transistor Tsw connected to the driving thin film transistor Tdr is formed. The switching thin film transistor Tsw includes a driving thin film transistor Tdr, It can have the same structure.

소스전극(34) 및 드레인전극(36) 상부의 기판(20) 전면에는 보호층(38)이 형성되고, 보호층(38) 상부의 기판(20) 전면에는 평탄화층(40)이 형성되는데, 보호층(38)은 소스전극(34)을 노출하는 콘택홀을 갖고, 평탄화층(40)은 보호층(38)의 콘택홀 및 소스전극(34)을 노출하는 개구부를 갖는다.A protective layer 38 is formed on the entire surface of the substrate 20 above the source electrode 34 and the drain electrode 36 and a planarization layer 40 is formed on the entire surface of the substrate 20 above the protective layer 38, The planarization layer 40 has openings for exposing the contact holes and the source electrode 34 of the protective layer 38. The planarization layer 40 is formed on the planarization layer 40,

도시하지는 않았지만, 보호층(38) 및 평탄화층(40) 사이에는 각 화소영역(P)에 대응되는 적, 녹, 청 컬러필터를 포함하는 컬러필터층이 형성될 수도 있다.Although not shown, a color filter layer including red, green and blue color filters corresponding to the pixel regions P may be formed between the protective layer 38 and the planarization layer 40.

평탄화층(40) 상부에는 제1전극(42)이 형성되는데, 제1전극(42)은 보호층(38) 및 평탄화층(40)의 콘택홀을 통하여 소스전극(34)에 연결된다. A first electrode 42 is formed on the planarization layer 40 and the first electrode 42 is connected to the source electrode 34 through the contact hole of the passivation layer 38 and the planarization layer 40.

제1전극(42) 상부에는 뱅크층(44)이 형성되는데, 뱅크층(44)은 제1전극(42) 가장자리부를 덮고 제1전극(42)의 중앙부를 노출하는 개구부를 갖는다. A bank layer 44 is formed on the first electrode 42. The bank layer 44 covers an edge of the first electrode 42 and has an opening exposing the center of the first electrode 42. [

개구부를 통하여 노출되는 제1전극(42) 상부에는 발광층(46)이 형성되고, 발광층(46) 상부의 기판(20) 전면에는 제2전극(50)이 형성된다. A light emitting layer 46 is formed on the first electrode 42 exposed through the opening and a second electrode 50 is formed on the entire surface of the substrate 20 on the light emitting layer 46.

제1전극(42), 발광층(46) 및 제2전극(48)은 발광다이오드(Del)를 구성한다. The first electrode 42, the light emitting layer 46, and the second electrode 48 constitute a light emitting diode Del.

이러한 유기발광다이오드 표시장치용 어레이기판(10)은, 차광층(22) 형성을 위한 제1마스크공정, 액티브층(26) 형성을 위한 제2마스크공정, 게이트층(30) 형성을 위한 제3마스크공정, 층간절연층(32)의 콘택홀 형성을 위한 제4마스크공정, 소스전극(34) 및 드레인전극(36) 형성을 위한 제5마스크공정, 보호층(38)의 콘택홀 형성을 위한 제6마스크공정, 평탄화층(40)의 개구부 형성을 위한 제7마스크공정, 제1전극(42) 형성을 위한 제8마스크공정, 뱅크층(44)의 개구부 형성을 위한 제9마스크공정의 총 9개의 마스크공정을 통하여 제조되며, 적, 녹, 청 컬러필터를 포함하는 컬러필터층을 형성할 경우 총 12개의 마스크공정을 통하여 제조된다.The array substrate 10 for an organic light emitting diode display includes a first mask process for forming the light shielding layer 22, a second mask process for forming the active layer 26, a third mask process for forming the gate layer 30, A mask process, a fourth mask process for forming a contact hole in the interlayer insulating layer 32, a fifth mask process for forming the source electrode 34 and the drain electrode 36, a process for forming a contact hole in the protective layer 38 The sixth mask process, the seventh mask process for forming the opening of the planarization layer 40, the eighth mask process for forming the first electrode 42, the total of the ninth mask process for forming the opening of the bank layer 44, It is manufactured through 9 mask processes. When forming a color filter layer including red, green and blue color filters, 12 mask processes are used.

따라서, 증착 및 노광식각 공정이 과다하여 유기발광다이오드 표시장치용 어레이기판(10)의 제조공정이 복잡하고, 제조시간 및 제조비용이 증가하는 문제가 있다. Therefore, there is a problem that the manufacturing process of the array substrate 10 for the organic light emitting diode display is complicated, and the manufacturing time and manufacturing cost are increased due to excessive deposition and exposure etching processes.

본 발명은, 이러한 문제점을 해결하기 위하여 제시된 것으로, 차광층과 액티브층을 하나의 마스크공정을 통하여 형성함으로써, 제조공정이 단순해지고 제조시간이 감소되고 제조비용이 절감되는 표시장치용 어레이기판 및 그 제조방법을 제공하는 것을 목적으로 한다. DISCLOSURE OF THE INVENTION The present invention has been made in order to solve such a problem, and it is an object of the present invention to provide an array substrate for a display device which can simplify a manufacturing process, reduce manufacturing time, and reduce manufacturing cost by forming a light shielding layer and an active layer through a single mask process And a method for producing the same.

그리고, 본 발명은, 소스전극 및 드레인전극을 액티브층 하부에 형성하고, 소스전극 및 드레인전극과 동일층, 동일물질로 이루어지는 차광층을 구동 박막트랜지스터 하부에 선택적으로 형성함으로써, 제조공정이 단순해지고 제조시간이 감소되고 제조비용이 절감되고 박막트랜지스터의 오동작이 방지되는 표시장치용 어레이기판 및 그 제조방법을 제공하는 것을 다른 목적으로 한다. In the present invention, the source electrode and the drain electrode are formed under the active layer, and the light-shielding layer made of the same layer and the same material as the source electrode and the drain electrode is selectively formed under the driving thin film transistor, Another object of the present invention is to provide an array substrate for a display device in which manufacturing time is reduced, manufacturing cost is reduced, and malfunction of a thin film transistor is prevented, and a manufacturing method thereof.

위와 같은 과제의 해결을 위해, 본 발명은, 기판과, 상기 기판 상부에 배치되고 서로 이격되는 소스전극 및 드레인전극과, 상기 소스전극 및 상기 드레인전극과 동일층, 동일물질로 이루어지는 차광층과, 상기 소스전극, 상기 드레인전극 및 상기 차광층 상부에 배치되는 층간절연층과, 상기 층간절연층 상부에 배치되고 상기 소스전극 및 상기 드레인전극에 양단부가 연결되는 액티브층과, 상기 액티브층 상부에 순차적으로 배치되는 게이트절연층 및 게이트전극과, 상기 게이트전극 상부에 순차적으로 배치되는 보호층 및 평탄화층을 포함하는 표시장치용 어레이기판을 제공한다. A source electrode and a drain electrode disposed on the substrate and spaced apart from each other; a light-shielding layer formed of the same layer and the same material as the source electrode and the drain electrode; An active layer disposed above the interlayer insulating layer and having both ends connected to the source electrode and the drain electrode; and an active layer disposed above the active layer, wherein the source electrode, the drain electrode, And a protective layer and a planarization layer sequentially disposed on the gate electrode, wherein the protective layer and the planarization layer are sequentially disposed on the gate insulating layer and the gate electrode.

그리고, 상기 차광층은 상기 소스전극으로부터 연장될 수 있다.The light shielding layer may extend from the source electrode.

또한, 상기 소스전극, 상기 드레인전극, 상기 액티브층 및 상기 게이트전극은 구동 박막트랜지스터를 구성하고, 상기 기판 상부에는 상기 구동 박막트랜지스터에 연결되는 스위칭 박막트랜지스터가 배치되고, 상기 차광층은 상기 구동 박막트랜지스터 하부에 선택적으로 배치될 수 있다.In addition, the source electrode, the drain electrode, the active layer, and the gate electrode constitute a driving thin film transistor, a switching thin film transistor connected to the driving thin film transistor is disposed on the substrate, And may be selectively disposed under the transistor.

그리고, 상기 표시장치용 어레이기판은, 상기 평탄화층 상부에 배치되고 상기 액티브층의 일단부에 연결되는 제1전극과, 상기 제1전극의 가장자리부를 덮고 상기 제1전극의 중앙부를 노출하는 뱅크층과, 상기 뱅크층을 통하여 노출되는 상기 제1전극 상부에 배치되는 발광층과, 상기 발광층 상부에 배치되는 제2전극을 더 포함할 수 있다.The array substrate for a display includes a first electrode arranged on the planarization layer and connected to one end of the active layer, a bank layer covering the edge of the first electrode and exposing a central portion of the first electrode, A light emitting layer disposed on the first electrode exposed through the bank layer, and a second electrode disposed on the light emitting layer.

또한, 상기 표시장치용 어레이기판은, 상기 보호층 및 상기 평탄화층 사이에 배치되는 컬러필터층을 더 포함할 수 있다.In addition, the array substrate for a display device may further include a color filter layer disposed between the protective layer and the planarization layer.

한편, 본 발명은, 기판 상부에 서로 이격되는 소스전극 및 드레인전극과, 상기 소스전극 및 상기 드레인전극과 동일층, 동일물질로 이루어지는 차광층을 형성하는 단계와, 상기 소스전극, 상기 드레인전극 및 상기 차광층 상부에 층간절연층을 형성하는 단계와, 상기 층간절연층 상부에 상기 소스전극 및 상기 드레인전극에 양단부가 연결되는 액티브층을 형성하는 단계와, 상기 액티브층 상부에 게이트절연층 및 게이트전극을 순차적으로 형성하는 단계와, 상기 게이트전극 상부에 보호층 및 평탄화층을 순차적으로 형성하는 단계를 포함하는 표시장치용 어레이기판의 제조방법을 제공한다.According to another aspect of the present invention, there is provided a method of manufacturing a semiconductor device, comprising: forming source and drain electrodes spaced apart from each other on a substrate; forming a light-shielding layer of the same layer and the same material as the source electrode and the drain electrode; Forming an active layer on both sides of the interlayer insulating layer, the source electrode and the drain electrode being connected to each other; forming a gate insulating layer and a gate electrode on the active layer, Sequentially forming an electrode on the gate electrode and a step of sequentially forming a protective layer and a planarization layer on the gate electrode.

그리고, 상기 차광층은 상기 소스전극으로부터 연장될 수 있다.The light shielding layer may extend from the source electrode.

또한, 상기 소스전극, 상기 드레인전극, 상기 액티브층 및 상기 게이트전극은 구동 박막트랜지스터를 구성하고, 상기 기판 상부에는 상기 구동 박막트랜지스터에 연결되는 스위칭 박막트랜지스터가 배치되고, 상기 차광층은 상기 구동 박막트랜지스터 하부에 선택적으로 배치될 수 있다.In addition, the source electrode, the drain electrode, the active layer, and the gate electrode constitute a driving thin film transistor, a switching thin film transistor connected to the driving thin film transistor is disposed on the substrate, And may be selectively disposed under the transistor.

그리고, 상기 표시장치용 어레이기판의 제조방법은, 상기 평탄화층 상부에 상기 액티브층의 일단부에 연결되는 제1전극을 형성하는 단계와, 상기 제1전극의 가장자리부를 덮고 상기 제1전극의 중앙부를 노출하는 뱅크층을 형성하는 단계와, 상기 뱅크층을 통하여 노출되는 상기 제1전극 상부에 발광층을 형성하는 단계와, 상기 발광층 상부에 제2전극을 형성하는 단계를 더 포함할 수 있다.The manufacturing method of an array substrate for a display device according to the present invention includes the steps of forming a first electrode connected to one end of the active layer on top of the planarization layer, Forming a bank layer that exposes the bank layer; forming a light emitting layer on the first electrode exposed through the bank layer; and forming a second electrode on the light emitting layer.

또한, 상기 표시장치용 어레이기판의 제조방법은, 상기 보호층 및 상기 평탄화층 사이에 컬러필터층을 형성하는 단계를 더 포함할 수 있다.In addition, the manufacturing method of an array substrate for a display device may further include forming a color filter layer between the protective layer and the planarization layer.

본 발명은, 액티브층을 하나의 마스크공정을 통하여 형성함으로써, 제조공정이 단순해지고 제조시간이 감소되고 제조비용이 절감되는 효과를 갖는다. The present invention has the effect of simplifying the manufacturing process, reducing the manufacturing time, and reducing the manufacturing cost by forming the active layer through one mask process.

그리고, 본 발명은, 소스전극 및 드레인전극을 액티브층 하부에 형성하고, 소스전극 및 드레인전극과 동일층, 동일물질로 이루어지는 차광층을 구동 박막트랜지스터 하부에 선택적으로 형성함으로써, 제조공정이 단순해지고 제조시간이 감소되고 제조비용이 절감되고 박막트랜지스터의 오동작이 방지되는 효과를 갖는다. In the present invention, the source electrode and the drain electrode are formed under the active layer, and the light-shielding layer made of the same layer and the same material as the source electrode and the drain electrode is selectively formed under the driving thin film transistor, The manufacturing time is reduced, the manufacturing cost is reduced, and the malfunction of the thin film transistor is prevented.

도 1은 종래의 유기발광다이오드 표시장치의 어레이기판을 도시한 단면도.
도 2는 본 발명의 제1실시예에 따른 표시장치용 어레이기판의 화소영역의 등가회로도.
도 3은 본 발명의 제1실시예에 따른 표시장치용 어레이기판을 도시한 단면도.
도 4a 내지 도 4h는 본 발명의 제1실시예에 따른 표시장치용 어레이기판의 제조방법을 설명하기 위한 단면도.
도 5는 본 발명의 제2실시예에 따른 표시장치용 어레이기판의 화소영역의 등가회로도.
도 6은 본 발명의 제2실시예에 따른 표시장치용 어레이기판을 도시한 단면도.
도 7a 내지 도 7h는 본 발명의 제2실시예에 따른 표시장치용 어레이기판의 제조방법을 설명하기 위한 단면도.1 is a cross-sectional view of an array substrate of a conventional organic light emitting diode display device.
2 is an equivalent circuit diagram of a pixel region of an array substrate for a display device according to the first embodiment of the present invention.
3 is a cross-sectional view of an array substrate for a display device according to the first embodiment of the present invention.
4A to 4H are cross-sectional views illustrating a method of manufacturing an array substrate for a display device according to the first embodiment of the present invention.
5 is an equivalent circuit diagram of a pixel region of an array substrate for a display device according to a second embodiment of the present invention.
6 is a cross-sectional view showing an array substrate for a display device according to a second embodiment of the present invention.
7A to 7H are cross-sectional views illustrating a method of manufacturing an array substrate for a display device according to a second embodiment of the present invention.

이하, 첨부한 도면을 참조하여 본 발명에 따른 표시장치용 어레이기판 및 그 제조방법을 설명하는데, 유기발광다이오드 표시장치를 예로 들어 설명한다. Hereinafter, an array substrate for a display device and a method of manufacturing the same according to the present invention will be described with reference to the accompanying drawings, taking an organic light emitting diode display device as an example.

도 2는 본 발명의 제1실시예에 따른 표시장치용 어레이기판의 화소영역의 등가회로도이고, 도 3은 본 발명의 제1실시예에 따른 표시장치용 어레이기판을 도시한 단면도이다.FIG. 2 is an equivalent circuit diagram of a pixel region of a display device array substrate according to a first embodiment of the present invention, and FIG. 3 is a cross-sectional view illustrating an array substrate substrate for a display device according to the first embodiment of the present invention.

도 2 및 도 3에 도시한 바와 같이, 본 발명의 제1실시예에 따른 유기발광다이오드 표시장치용 어레이기판(110)에는, 서로 교차하여 화소영역(P)을 정의하는 게이트배선(미도시), 센싱배선(미도시), 데이터배선(DL), 파워배선(PL), 기준배선(RL)이 형성된다.2 and 3, a gate wiring (not shown) for defining a pixel region P intersecting with each other is formed on an array substrate 110 for an organic light emitting diode display according to the first embodiment of the present invention, A sensing wiring (not shown), a data wiring DL, a power wiring PL, and a reference wiring RL are formed.

그리고, 각 화소영역(P)에는, 스위칭 박막트랜지스터(Tsw), 구동 박막트랜지스터(Tdr), 센싱 박막트랜지스터(Tse), 스토리지 커패시터(Cst) 및 발광다이오드(Del)가 형성된다.In each pixel region P, a switching thin film transistor Tsw, a driving thin film transistor Tdr, a sensing thin film transistor Tse, a storage capacitor Cst, and a light emitting diode Del are formed.

스위칭 박막트랜지스터(Tsw)의 게이트전극, 소스전극 및 드레인전극은 각각 게이트배선, 데이터배선(DL) 및 구동 박막트랜지스터(Tdr)의 게이트전극에 연결되고, 구동 박막트랜지스터(Tdr)의 게이트전극, 소스전극 및 드레인전극은 각각 스위칭 박막트랜지스터(Tsw)의 드레인전극, 발광다이오드(Del)의 양극 및 파워배선(PL)에 연결된다.The gate electrode, the source electrode and the drain electrode of the switching thin film transistor Tsw are connected to the gate electrode of the gate wiring, the data line DL and the driving thin film transistor Tdr, respectively, The electrode and the drain electrode are respectively connected to the drain electrode of the switching thin film transistor Tsw, the anode of the light emitting diode Del and the power wiring PL.

센싱 박막트랜지스터(Tse)의 게이트전극, 소스전극 및 드레인전극은 각각 센싱배선, 구동 박막트랜지스터(Tdr)의 소스전극 및 기준배선(RL)에 연결되고, 스토리지 커패시터(Cst)는 구동 박막트랜지스터(Tdr)의 게이트전극 및 소스전극 사이에 연결된다.The gate electrode, the source electrode, and the drain electrode of the sensing thin film transistor Tse are respectively connected to the sensing wiring, the source electrode of the driving thin film transistor Tdr, and the reference wiring RL, and the storage capacitor Cst is connected to the driving thin film transistor Tdr ) Between the gate electrode and the source electrode.

발광다이오드(Del)의 양극 및 음극은 각각 구동 박막트랜지스터(Tdr)의 소스전극 및 저전위전압(Vss)에 연결된다.The positive and negative electrodes of the light emitting diode Del are connected to the source electrode of the driving thin film transistor Tdr and the low potential voltage Vss, respectively.

스위칭 박막트랜지스터(Tsw), 구동 박막트랜지스터(Tdr) 및 센싱 박막트랜지스터(Tse)는 각각 액티브층(126), 게이트전극(130), 소스전극(134) 및 드레인전극(136)을 포함하고, 발광다이오드(Del)는 제1전극(142), 발광층(146) 및 제2전극(148)을 포함한다. Each of the switching thin film transistor Tsw, the driving thin film transistor Tdr and the sensing thin film transistor Tse includes an active layer 126, a gate electrode 130, a source electrode 134 and a drain electrode 136, The diode Del includes a first electrode 142, a light emitting layer 146, and a second electrode 148.

그리고, 스위칭 박막트랜지스터(Tsw), 구동 박막트랜지스터(Tdr) 및 센싱 박막트랜지스터(Tse)의 액티브층 하부에는 각각 차광층(122)이 형성되는데, 차광층(122)은 스위칭 박막트랜지스터(Tsw), 구동 박막트랜지스터(Tdr) 및 센싱 박막트랜지스터(Tse)의 액티브층으로 입사되는 빛을 차단하여 누설전류가 생성되는 것을 방지하는 역할을 하고, 전기적 안정성을 위하여 구동 박막트랜지스터(Tdr)의 소스전극 및 센싱 박막트랜지스터(Tse)의 소스전극에 연결된다.A light shielding layer 122 is formed under the active layers of the switching thin film transistor Tsw, the driving thin film transistor Tdr and the sensing thin film transistor Tse. The light shielding layer 122 includes a switching thin film transistor Tsw, The driving thin film transistor Tdr and the sensing thin film transistor Tse are shielded from light which is incident on the active layer to prevent a leakage current from being generated. For the sake of electrical stability, a source electrode of the driving thin film transistor Tdr, And is connected to the source electrode of the thin film transistor Tse.

구체적으로, 기판(120) 상부의 각 화소영역(P)에는 차광층(122)이 형성되고, 차광층(122) 상부에는 동일형상의 버퍼층(124) 및 액티브층(126)이 순차적으로 형성된다.Specifically, a light shielding layer 122 is formed in each pixel region P on the substrate 120, and a buffer layer 124 and an active layer 126 of the same shape are sequentially formed on the light shielding layer 122 .

액티브층(126) 상부에는 동일형상의 게이트절연층(128) 및 게이트전극(130)이 형성되고, 게이트전극(130) 상부의 기판(120) 전면에는 층간절연층(132)이 형성되는데, 층간절연층(132)은 액티브층(126)의 양단부를 노출하는 콘택홀을 갖는다. A gate insulating layer 128 and a gate electrode 130 having the same shape are formed on the active layer 126. An interlayer insulating layer 132 is formed on the entire surface of the substrate 120 over the gate electrode 130, The insulating layer 132 has contact holes exposing both ends of the active layer 126.

다른 실시예에서는 게이트절연층(128)이 기판(120) 전면에 형성될 수도 있다.In another embodiment, a gate insulating layer 128 may be formed on the entire surface of the substrate 120.

액티브층(126)의 양단부에 대응되는 층간절연층(132) 상부에는 서로 이격되는 소스전극(134) 및 드레인전극(136)이 형성되는데, 소스전극(134) 및 드레인전극(136)은 각각 층간절연층(132)의 콘택홀을 통하여 액티브층(126)의 양단부에 연결된다.A source electrode 134 and a drain electrode 136 are formed on the upper portion of the interlayer insulating layer 132 corresponding to both ends of the active layer 126. The source electrode 134 and the drain electrode 136 are formed on the interlayer insulating layer 132, And is connected to both ends of the active layer 126 through the contact holes of the insulating layer 132. [

한편, 각 화소영역(P)에는 구동 박막트랜지스터(Tdr)에 연결되는 스위칭 박막트랜지스터(Tsw) 및 센싱 박막트랜지스터(Tse)가 형성되는데, 스위칭 박막트랜지스터(Tsw) 및 센싱 박막트랜지스터(Tse)는 차광층(122)을 포함하여 구동 박막트랜지스터(Tdr)와 동일한 구조를 가질 수 있다. In each pixel region P, a switching thin film transistor Tsw and a sensing thin film transistor Tse connected to the driving thin film transistor Tdr are formed. The switching thin film transistor Tsw and the sensing thin film transistor Tse are light- Layer 122 may have the same structure as the driving thin film transistor Tdr.

소스전극(134) 및 드레인전극(136) 상부의 기판(120) 전면에는 보호층(138) 및 평탄화층(140)이 순차적으로 형성되는데, 보호층(138) 및 평탄화층(140)은 소스전극(134)을 노출하는 콘택홀을 갖는다.A protective layer 138 and a planarization layer 140 are sequentially formed on the entire surface of the substrate 120 on the source electrode 134 and the drain electrode 136. The protective layer 138 and the planarization layer 140 are formed on the source electrode 134 and the drain electrode 136, And a contact hole exposing the contact hole 134.

도시하지는 않았지만, 보호층(138) 및 평탄화층(140) 사이에는 각 화소영역(P)에 대응되는 적, 녹, 청 컬러필터를 포함하는 컬러필터층이 형성될 수도 있다.Although not shown, a color filter layer including red, green, and blue color filters corresponding to the pixel regions P may be formed between the protective layer 138 and the planarization layer 140.

평탄화층(140) 상부에는 제1전극(142)이 형성되는데, 제1전극(142)은 보호층(138) 및 평탄화층(140)의 콘택홀을 통하여 소스전극(134)에 연결된다. A first electrode 142 is formed on the planarization layer 140 and the first electrode 142 is connected to the source electrode 134 through the contact hole of the passivation layer 138 and the planarization layer 140.

제1전극(142) 상부에는 뱅크층(144)이 형성되는데, 뱅크층(144)은 제1전극(142) 가장자리부를 덮고 제1전극(142)의 중앙부를 노출하는 개구부를 갖는다. A bank layer 144 is formed on the first electrode 142. The bank layer 144 covers an edge of the first electrode 142 and has an opening exposing the center of the first electrode 142. [

뱅크층(144)의 개구부를 통하여 노출되는 제1전극(142) 상부에는 발광층(146)이 형성되고, 발광층(146) 상부의 기판(120) 전면에는 제2전극(150)이 형성된다. A light emitting layer 146 is formed on the first electrode 142 exposed through the opening of the bank layer 144 and a second electrode 150 is formed on the entire surface of the substrate 120 on the light emitting layer 146.

발광층(146)은 홀주입층(hole injecting layer: HIL), 홀수송층(hole transporting layer: HTL), 발광물질층(emitting material layer: EML), 전자수송층(electron transporting layer: ETL) 및 전자주입층(electron injecting layer: EIL)을 포함할 수 있다.The light emitting layer 146 may include a hole injecting layer (HIL), a hole transporting layer (HTL), an emitting material layer (EML), an electron transporting layer (ETL) and an electron injecting layer (EIL).

이러한 유기발광다이오드 표시장치용 어레이기판(110)에서는, 게이트배선의 게이트신호(Vg)에 따라 스위칭 박막트랜지스터(Tsw)가 턴-온(turn-on) 되면, 데이터배선(DL)의 데이터신호(Vdata)가 스위칭 박막트랜지스터(Tsw)를 통하여 구동 박막트랜지스터(Tdr)의 게이트전극에 인가되고, 구동 박막트랜지스터(Tdr)는 파워배선(PL)의 고전위전압(Vdd)을 이용하여 데이터신호(Vdata)에 대응되는 전류를 발광다이오드(Del)에 공급한다.In the organic light emitting diode display array substrate 110, when the switching thin film transistor Tsw is turned on according to the gate signal Vg of the gate line, the data signal DL of the data line DL Vdata is applied to the gate electrode of the driving thin film transistor Tdr through the switching thin film transistor Tsw and the driving thin film transistor Tdr is supplied with the data signal Vdata using the high potential voltage Vdd of the power wiring PL. To the light emitting diode Del.

그리고, 센싱배선의 센싱신호(Vs)에 따라 센싱 박막트랜지스터(Tse)가 턴-온 되면, 기준배선(RL)의 기준전압(Vref)이 구동 박막트랜지스터(Tdr)의 소스전극에 인가되고, 스토리지 커패시터(Cst)에는 구동 박막트랜지스터(Tdr)의 문턱전압이 저장된다. When the sensing thin film transistor Tse is turned on according to the sensing signal Vs of the sensing wiring, the reference voltage Vref of the reference wiring RL is applied to the source electrode of the driving thin film transistor Tdr, The threshold voltage of the driving thin film transistor Tdr is stored in the capacitor Cst.

스토리지 커패시터(Cst)에 저장된 구동 박막트랜지스터(Tdr)의 문턱전압은 센싱 박막트랜지스터(Tse)를 통하여 데이터구동부(미도시) 및 타이밍제어부(미도시)에 전달되고, 타이밍제어부는 데이터신호(Vdata)에 구동 박막트랜지스터(Tdr)의 문턱전압을 부가하여 새로운 데이터신호(Vdata)를 생성하여 화소영역(P)에 공급한다.The threshold voltage of the driving thin film transistor Tdr stored in the storage capacitor Cst is transmitted to a data driver (not shown) and a timing controller (not shown) through the sensing thin film transistor Tse, And supplies a threshold voltage of the driving thin film transistor Tdr to the pixel region P by generating a new data signal Vdata.

이상과 같이, 본 발명의 제1실시예에 따른 표시장치용 어레이기판(110)에서는, 하나의 마스크공정으로 차광층(122), 버퍼층(124) 및 액티브층(126)을 형성하고 하나의 마스크공정으로 보호층(138) 및 평탄화층(140)에 콘택홀을 형성함으로써, 총 7개의 마스크공정으로 어레이기판(110)을 제조할 수 있으며, 그 결과 제조공정이 단순해지고 제조시간이 감소되고 제조비용이 절감된다.As described above, in the display device array substrate 110 according to the first embodiment of the present invention, the light shielding layer 122, the buffer layer 124, and the active layer 126 are formed by one mask process, The array substrate 110 can be manufactured by a total of seven mask processes by forming the contact holes in the protective layer 138 and the planarization layer 140 by the process so that the manufacturing process is simplified, The cost is reduced.

이러한 유기발광다이오드 표시장치용 어레이기판(110)은 총 7개의 마스크공정을 통하여 제조될 수 있는데, 이를 도면을 참조하여 설명한다.The array substrate 110 for the organic light emitting diode display device can be manufactured through a total of seven mask processes, which will be described with reference to the drawings.

도 4a 내지 도 4h는 본 발명의 제1실시예에 따른 표시장치용 어레이기판의 제조방법을 설명하기 위한 단면도이다.4A to 4H are cross-sectional views illustrating a method of manufacturing an array substrate for a display device according to a first embodiment of the present invention.

도 4a에 도시한 바와 같이, 기판(120) 상부에 차광물질층(미도시), 버퍼물질층(미도시) 및 액티브물질층(미도시)을 순차적으로 형성하고, 반투과마스크를 이용하는 제1마스크공정을 통하여 차광층(122), 버퍼층(124) 및 액티브층(126)을 형성한다. 4A, a light-shielding layer (not shown), a buffer material layer (not shown) and an active material layer (not shown) are sequentially formed on the substrate 120, and a first The light shielding layer 122, the buffer layer 124, and the active layer 126 are formed through a mask process.

반투과마스크는 투과부, 반투과부 및 차단부를 갖는데, 차단부가 액티브층(126)이 형성될 영역에 대응되고 반투과부가 차광층(122)이 형성될 영역에 대응되도록 반투과마스크를 정렬한 상태에서 노광 및 현상하여 제1포토레지스터 패턴을 형성하고, 제1포토레지스터 패턴을 식각마스크로 이용하여 액티브물질층, 버퍼물질층 및 차광물질층을 식각함으로써 차광층(122)을 형성한다. 이후, 애슁(ashing)을 통하여 제1포토레지스터 패턴의 가장자리부를 부분적으로 제거하여 제2포토레지스터 패턴을 형성하고, 제2포토레지스터 패턴을 식각마스크로 이용하여 액티브물질층 및 버퍼물질층을 식각함으로써 차광층(122) 내부의 상부에 버퍼층(124) 및 액티브층(126)을 형성한다.The transflective mask has a transmissive portion, a transflective portion and a blocking portion. The transflective mask is aligned in such a manner that the blocking portion corresponds to the region where the active layer 126 is to be formed and the transflective portion corresponds to the region where the light- The first photoresist pattern is formed by exposure and development, and the light-shielding layer 122 is formed by etching the active material layer, the buffer material layer and the light-shielding material layer using the first photoresist pattern as an etching mask. Thereafter, the edge portions of the first photoresist pattern are partially removed through ashing to form a second photoresist pattern, and the active material layer and the buffer material layer are etched using the second photoresist pattern as an etching mask The buffer layer 124 and the active layer 126 are formed on the upper portion inside the light shielding layer 122. [

이와 같이, 하나의 마스크공정으로 차광층(122), 버퍼층(124) 및 액티브층(126)을 형성함으로써, 제조공정이 단순해지고 제조시간이 감소되고 제조비용이 절감된다. Thus, by forming the light shielding layer 122, the buffer layer 124, and the active layer 126 in one masking process, the manufacturing process is simplified, the manufacturing time is reduced, and the manufacturing cost is reduced.

이때, 버퍼층(124) 및 액티브층(126)은 동일한 제2포토레지스터 패턴을 이용하여 형성되므로, 동일한 형상을 갖게 된다. At this time, since the buffer layer 124 and the active layer 126 are formed using the same second photoresist pattern, the buffer layer 124 and the active layer 126 have the same shape.

도 4b에 도시한 바와 같이, 액티브층(126) 상부에 게이트절연물질층(미도시) 및 게이트물질층(미도시)을 순차적으로 형성하고, 제2마스크공정을 통하여 게이트절연층(128) 및 게이트전극(130)을 형성한다.A gate insulating layer (not shown) and a gate material layer (not shown) are sequentially formed on the active layer 126 and a gate insulating layer 128 and a gate electrode layer The gate electrode 130 is formed.

다른 실시예에서는 게이트절연물질층은 식각하지 않고 게이트전극물질층만 식각할 수 있으며, 이 경우 게이트절연층(128)은 기판(120) 전면에 형성될 수 있다.In another embodiment, the gate insulating material layer may be etched only without etching the gate electrode material layer, in which case the gate insulating layer 128 may be formed on the entire surface of the substrate 120. [

도 4c에 도시한 바와 같이, 게이트전극(130) 상부에 층간절연층(132)을 형성하고, 제3마스크공정을 통하여 층간절연층(132)에 액티브층(126)의 양단부를 노출하는 콘택홀을 형성한다. 4C, an interlayer insulating layer 132 is formed on the gate electrode 130, a contact hole exposing both ends of the active layer 126 is formed in the interlayer insulating layer 132 through a third mask process, .

도 4d에 도시한 바와 같이, 층간절연층(132) 상부에 소스드레인물질층(미도시)을 형성하고, 제4마스크공정을 통하여 서로 이격되는 소스전극(134) 및 드레인전극(136)을 형성하는데, 소스전극(134) 및 드레인전극(136)은 각각 층간절연층(132)의 콘택홀을 통하여 액티브층(126)의 양단부에 연결된다.4D, a source drain material layer (not shown) is formed on the interlayer insulating layer 132 and a source electrode 134 and a drain electrode 136 which are spaced apart from each other are formed through a fourth mask process The source electrode 134 and the drain electrode 136 are connected to both ends of the active layer 126 through the contact holes of the interlayer insulating layer 132, respectively.

도 4e에 도시한 바와 같이, 소스전극(134) 및 드레인전극(136) 상부에 보호층(138) 및 평탄화층(140)을 순차적으로 형성하고, 제5마스크공정을 통하여 평탄화층(140) 및 보호층(138)에 소스전극(134)을 노출하는 콘택홀을 형성한다. A protective layer 138 and a planarization layer 140 are sequentially formed on the source electrode 134 and the drain electrode 136 and the planarization layer 140 and the planarization layer 140 are sequentially formed through a fifth mask process, A contact hole exposing the source electrode 134 is formed in the protective layer 138.

이와 같이, 하나의 마스크공정으로 보호층(138) 및 평탄화층(140)에 콘택홀을 형성함으로써, 제조공정이 단순해지고 제조시간이 감소되고 제조비용이 절감된다.Thus, by forming the contact holes in the protective layer 138 and the planarization layer 140 by one mask process, the manufacturing process is simplified, the manufacturing time is reduced, and the manufacturing cost is reduced.

도시하지는 않았지만, 추가적인 3개의 마스크공정을 통하여 보호층(138) 및 평탄화층(140) 사이에 각 화소영역(P)에 대응되는 적, 녹, 청 컬러필터를 포함하는 컬러필터층을 형성할 수도 있다.Although not shown, a color filter layer including red, green, and blue color filters corresponding to each pixel region P may be formed between the protective layer 138 and the planarization layer 140 through an additional three mask processes .

도 4f에 도시한 바와 같이, 평탄화층(140) 상부에 전극물질(미도시)을 형성하고, 제6마스크공정을 통하여 제1전극(142)을 형성하는데, 제1전극(142)은 보호층(138) 및 평탄화층(140)의 콘택홀을 통하여 소스전극(134)에 연결된다. An electrode material (not shown) is formed on the planarization layer 140 and a first electrode 142 is formed through a sixth mask process, The source electrode 134, and the planarization layer 140, as shown in FIG.

도 4g에 도시한 바와 같이, 제1전극(142) 상부에 뱅크층(144)을 형성하고, 제7마스크공정을 통하여 뱅크층(144)에 제1전극(142)의 가장자리부를 덮고 제1전극(142)의 중앙부를 노출하는 개구부를 형성한다. A bank layer 144 is formed on the first electrode 142 and the edge of the first electrode 142 is covered with the bank layer 144 through a seventh mask process, An opening is formed to expose a central portion of the recess 142.

도 4h에 도시한 바와 같이, 뱅크층(144)의 개구부를 통하여 노출되는 제1전극(142) 상부에 발광층(146)을 형성하고, 발광층(146) 상부의 기판(120) 전면에 제2전극(150)을 형성한다. The light emitting layer 146 is formed on the first electrode 142 exposed through the opening of the bank layer 144 and the second electrode 142 is formed on the entire surface of the substrate 120 above the light emitting layer 146, (150).

발광층(146)은 쉐도우마스크(shadow mask)를 이용하는 열증착(thermal evaporation) 공정으로 형성되거나 잉크젯과 같은 용액 공정(soluble process)을 통하여 형성될 수 있다. The light emitting layer 146 may be formed by a thermal evaporation process using a shadow mask or a soluble process such as an ink jet process.

이상과 같이, 본 발명의 제1실시예에 따른 표시장치용 어레이기판(110)의 제조방법에서는, 하나의 마스크공정으로 차광층(122), 버퍼층(124) 및 액티브층(126)을 형성하고 하나의 마스크공정으로 보호층(138) 및 평탄화층(140)에 콘택홀을 형성함으로써, 총 7개의 마스크공정으로 어레이기판(110)을 제조할 수 있으며, 그 결과 제조공정이 단순해지고 제조시간이 감소되고 제조비용이 절감된다.As described above, in the manufacturing method of the array substrate 110 for a display device according to the first embodiment of the present invention, the light shielding layer 122, the buffer layer 124, and the active layer 126 are formed by a single mask process By forming the contact holes in the protective layer 138 and the planarization layer 140 by a single mask process, the array substrate 110 can be manufactured by a total of 7 mask processes. As a result, the manufacturing process is simplified, And the manufacturing cost is reduced.

그런데, 본 발명의 제1실시예에 따른 표시장치용 어레이기판(110)에서는, 차광층(122)과 액티브층(126)을 하나의 마스크공정으로 형성하므로, 구동 박막트랜지스터(Tdr)의 액티브층(126) 하부뿐만 아니라 스위칭 박막트랜지스터(Tsw)의 액티브층 하부와 센싱 박막트랜지스터(Tse)의 액티브층 하부에도 차광층(122)이 형성된다. In the display device array substrate 110 according to the first embodiment of the present invention, since the light shielding layer 122 and the active layer 126 are formed by a single mask process, the active layer of the driving thin film transistor Tdr A light shielding layer 122 is formed not only below the active layer of the switching thin film transistor Tsw but also below the active layer of the switching thin film transistor Tsw and the active layer of the sensing thin film transistor Tse.

이러한 차광층(122)은 박막트랜지스터의 채널에 영향을 미쳐 박막트랜지스터의 문턱전압이 음의 방향으로 이동하게 하는데(negative Vth shift), 특히 문턱전압 변동에 의하여 스위칭 박막트랜지스터(Tsw)가 턴-오프 구간에 턴-온 되어 다른 화소영역(P)의 데이터신호(Vdata)가 해당 화소영역(P)에 함께 인가되어 데이터 섞임 현상이 발생하고 영상의 표시품질이 저하될 수 있다. This shading layer 122 affects the channel of the thin film transistor and causes the threshold voltage of the thin film transistor to move in the negative direction (negative Vth shift). In particular, when the switching thin film transistor Tsw is turned off The data signal Vdata of the other pixel region P is applied to the corresponding pixel region P to cause a data mixing phenomenon and the display quality of the image may be deteriorated.

그리고, 버퍼층(124)이 기판(120) 전면에 형성되지 않고 액티브층(126)과 동일한 형상으로 형성되므로, 게이트전극(130)과 차광층(122) 사이에는 게이트절연층(126)만이 존재하게 되어 게이트전극(130)과 차광층(122) 사이에 전기적 단락(electrical shortage)이 발생할 수 있다.Since the buffer layer 124 is not formed on the entire surface of the substrate 120 but is formed in the same shape as the active layer 126, only the gate insulating layer 126 is present between the gate electrode 130 and the light- An electrical shortage may occur between the gate electrode 130 and the light shielding layer 122.

또한, 종래에 비하여 마스크공정 수는 감소하지만, 증착공정은 감소하지 않으므로, 화학기상증착(chemical vapor deposition: CVD) 장치의 가동은 감소하지 않고, 제조비용 감소가 제한적일 수 있다. In addition, the number of mask processes is reduced compared to the prior art, but the deposition process is not reduced, so the operation of the chemical vapor deposition (CVD) apparatus is not reduced, and the reduction of the manufacturing cost can be limited.

이러한 단점을 보완하기 위하여, 다른 실시예에서는 소스전극 및 드레인전극과 동일층, 동일물질로 차광층을 형성할 수 있는데, 이를 도면을 참조하여 설명한다.In order to compensate for these drawbacks, in other embodiments, the light-shielding layer may be formed of the same layer and the same material as the source electrode and the drain electrode, which will be described with reference to the drawings.

도 5는 본 발명의 제2실시예에 따른 표시장치용 어레이기판의 화소영역의 등가회로도이고, 도 6은 본 발명의 제2실시예에 따른 표시장치용 어레이기판을 도시한 단면도로서, 제1실시예와 동일한 부분에 대한 설명은 생략한다.Fig. 5 is an equivalent circuit diagram of a pixel region of a display device array substrate according to a second embodiment of the present invention, Fig. 6 is a cross-sectional view showing an array substrate substrate for a display device according to a second embodiment of the present invention, The description of the same portions as those of the embodiment is omitted.

도 5 및 도 6에 도시한 바와 같이, 본 발명의 제2실시예에 따른 유기발광다이오드 표시장치용 어레이기판(210)에는, 서로 교차하여 화소영역(P)을 정의하는 게이트배선(미도시), 센싱배선(미도시), 데이터배선(DL), 파워배선(PL), 기준배선(RL)이 형성된다.5 and 6, a gate wiring (not shown) for defining a pixel region P intersecting with each other is formed on an array substrate 210 for an organic light emitting diode display according to a second embodiment of the present invention, A sensing wiring (not shown), a data wiring DL, a power wiring PL, and a reference wiring RL are formed.

그리고, 각 화소영역(P)에는, 스위칭 박막트랜지스터(Tsw), 구동 박막트랜지스터(Tdr), 센싱 박막트랜지스터(Tse), 스토리지 커패시터(Cst) 및 발광다이오드(Del)가 형성된다.In each pixel region P, a switching thin film transistor Tsw, a driving thin film transistor Tdr, a sensing thin film transistor Tse, a storage capacitor Cst, and a light emitting diode Del are formed.

스위칭 박막트랜지스터(Tsw), 구동 박막트랜지스터(Tdr) 및 센싱 박막트랜지스터(Tse)는 각각 액티브층(226), 게이트전극(230), 소스전극(234) 및 드레인전극(236)을 포함하고, 발광다이오드(Del)는 제1전극(242), 발광층(246) 및 제2전극(248)을 포함한다. Each of the switching thin film transistor Tsw, the driving thin film transistor Tdr and the sensing thin film transistor Tse includes an active layer 226, a gate electrode 230, a source electrode 234 and a drain electrode 236, The diode Del includes a first electrode 242, a light emitting layer 246, and a second electrode 248.

그리고, 구동 박막트랜지스터(Tdr)의 액티브층(226) 하부에는 차광층(222)이 형성되는데, 차광층(222)은 구동 박막트랜지스터(Tdr)의 액티브층(226)으로 입사되는 빛을 차단하여 누설전류가 생성되는 것을 방지하는 역할을 하고, 전기적 안정성을 위하여 구동 박막트랜지스터(Tdr)의 소스전극(234)에 연결된다.A light shielding layer 222 is formed under the active layer 226 of the driving thin film transistor Tdr and shields light incident on the active layer 226 of the driving thin film transistor Tdr And is connected to the source electrode 234 of the driving thin film transistor Tdr for electrical stability.

예를 들어, 차광층(222)은 소스전극(234)으로부터 연장되며, 소스전극(234) 및 드레인전극(236)과 동일층, 동일물질로 형성될 수 있다.For example, the light shielding layer 222 may extend from the source electrode 234 and may be formed of the same layer and the same material as the source electrode 234 and the drain electrode 236.

구체적으로, 기판(220) 상부의 각 화소영역(P)에는 소스전극(234), 드레인전극(236) 및 차광층(222)이 형성되고, 차광층(222) 상부의 기판(220) 전면에는 층간절연층(232)이 형성되는데, 층간절연층(132)은 소스전극(234) 및 드레인전극(236)을 노출하는 콘택홀을 갖는다.Specifically, a source electrode 234, a drain electrode 236, and a light shielding layer 222 are formed in each pixel region P above the substrate 220. On the front surface of the substrate 220 above the light shielding layer 222, An interlayer insulating layer 232 is formed. The interlayer insulating layer 132 has a contact hole exposing the source electrode 234 and the drain electrode 236.

소스전극(234) 및 드레인전극(236)에 대응되는 층간절연층(232) 상부에는 액티브층(226)이 형성되는데, 액티브층(226)의 양단부는 층간절연층(232)의 콘택홀을 통하여 소스전극(234) 및 드레인전극(236)에 연결된다.An active layer 226 is formed on the interlayer insulating layer 232 corresponding to the source electrode 234 and the drain electrode 236. Both ends of the active layer 226 are electrically connected through the contact holes of the interlayer insulating layer 232 The source electrode 234 and the drain electrode 236, respectively.

액티브층(226) 상부에는 동일형상의 게이트절연층(228) 및 게이트전극(230)이 형성되는데, 다른 실시예에서는 게이트절연층(228)이 기판(220) 전면에 형성될 수도 있다.A gate insulating layer 228 and a gate electrode 230 having the same shape are formed on the active layer 226. In another embodiment, a gate insulating layer 228 may be formed on the entire surface of the substrate 220.

한편, 각 화소영역(P)에는 구동 박막트랜지스터(Tdr)에 연결되는 스위칭 박막트랜지스터(Tsw) 및 센싱 박막트랜지스터(Tse)가 형성되는데, 스위칭 박막트랜지스터(Tsw) 및 센싱 박막트랜지스터(Tse)는 차광층(222)을 제외하고는 구동 박막트랜지스터(Tdr)와 동일한 구조를 가질 수 있다. In each pixel region P, a switching thin film transistor Tsw and a sensing thin film transistor Tse connected to the driving thin film transistor Tdr are formed. The switching thin film transistor Tsw and the sensing thin film transistor Tse are light- Layer 222 may have the same structure as the driving thin film transistor Tdr.

게이트전극(230) 상부의 기판(220) 전면에는 보호층(238) 및 평탄화층(240)이 순차적으로 형성되는데, 보호층(238) 및 평탄화층(240)은 액티브층(226)의 일단부를 노출하는 콘택홀을 갖는다. A passivation layer 238 and a planarization layer 240 are sequentially formed on the entire surface of the substrate 220 on the gate electrode 230. The passivation layer 238 and the planarization layer 240 are formed on one side of the active layer 226 And has exposed contact holes.

도시하지는 않았지만, 보호층(238) 및 평탄화층(240) 사이에는 각 화소영역(P)에 대응되는 적, 녹, 청 컬러필터를 포함하는 컬러필터층이 형성될 수도 있으며, 이 경우 색재현성이 개선된다.Although not shown, a color filter layer including red, green, and blue color filters corresponding to the pixel regions P may be formed between the protective layer 238 and the planarization layer 240. In this case, do.

평탄화층(240) 상부에는 제1전극(242)이 형성되는데, 제1전극(242)은 보호층(238) 및 평탄화층(240)의 콘택홀을 통하여 액티브층(226)의 일단부에 연결된다. A first electrode 242 is formed on the planarization layer 240. The first electrode 242 is connected to one end of the active layer 226 through a contact hole of the passivation layer 238 and the planarization layer 240. [ do.

제1전극(242) 상부에는 뱅크층(244)이 형성되는데, 뱅크층(244)은 제1전극(242) 가장자리부를 덮고 제1전극(242)의 중앙부를 노출하는 개구부를 갖는다. A bank layer 244 is formed on the first electrode 242. The bank layer 244 covers an edge of the first electrode 242 and has an opening exposing a center portion of the first electrode 242. [

뱅크층(244)의 개구부를 통하여 노출되는 제1전극(242) 상부에는 발광층(246)이 형성되고, 발광층(246) 상부의 기판(220) 전면에는 제2전극(250)이 형성된다. A light emitting layer 246 is formed on the first electrode 242 exposed through the opening of the bank layer 244 and a second electrode 250 is formed on the entire surface of the substrate 220 on the light emitting layer 246.

발광층(246)은 홀주입층(hole injecting layer: HIL), 홀수송층(hole transporting layer: HTL), 발광물질층(emitting material layer: EML), 전자수송층(electron transporting layer: ETL) 및 전자주입층(electron injecting layer: EIL)을 포함할 수 있다.The light emitting layer 246 may include a hole injecting layer (HIL), a hole transporting layer (HTL), an emitting material layer (EML), an electron transporting layer (ETL) and an electron injecting layer (EIL).

이상과 같이, 본 발명의 제2실시예에 따른 표시장치용 어레이기판(210)에서는, 하나의 마스크공정으로 소스전극(234), 드레인전극(236) 및 차광층(222)을 형성하고 하나의 마스크공정으로 보호층(238) 및 평탄화층(240)에 콘택홀을 형성함으로써, 총 7개의 마스크공정으로 어레이기판(210)을 제조할 수 있으며, 그 결과 제조공정이 단순해지고 제조시간이 감소되고 제조비용이 절감된다.As described above, in the array substrate 210 for a display device according to the second embodiment of the present invention, the source electrode 234, the drain electrode 236, and the light shielding layer 222 are formed by one mask process, By forming the contact holes in the protective layer 238 and the planarization layer 240 by the mask process, the array substrate 210 can be manufactured by a total of 7 mask processes, and as a result, the manufacturing process is simplified and the manufacturing time is reduced The manufacturing cost is reduced.

또한, 소스전극(234) 및 드레인전극(236)을 액티브층(226) 하부에 형성하고, 소스전극(234) 및 드레인전극(236)과 동일층, 동일물질로 이루어지는 차광층(222)을 구동 박막트랜지스터(Tdr) 하부에만 선택적으로 형성함으로써, 제조공정이 단순해지고 제조시간이 감소되고 제조비용이 절감되고 스위칭 박막트랜지스터(Tsw) 및 센싱 박막트랜지스터(Tse)의 오동작이 방지된다. The source electrode 234 and the drain electrode 236 are formed under the active layer 226 and the light shielding layer 222 made of the same material and the same material as the source electrode 234 and the drain electrode 236 is driven By selectively forming only the lower portion of the thin film transistor Tdr, the manufacturing process is simplified, the manufacturing time is reduced, the manufacturing cost is reduced, and the malfunction of the switching thin film transistor Tsw and the sensing thin film transistor Tse is prevented.

그리고, 제1실시예에 비하여 차광물질층의 증착 및 버퍼물질층의 증착이 생략되므로, 증착공정의 수가 감소되어 제조비용이 절감된다.In addition, since deposition of the light-shielding material layer and deposition of the buffer material layer are omitted in comparison with the first embodiment, the number of deposition processes is reduced and the manufacturing cost is reduced.

이러한 유기발광다이오드 표시장치용 어레이기판(210)은 총 7개의 마스크공정을 통하여 제조될 수 있는데, 이를 도면을 참조하여 설명한다.The array substrate 210 for the organic light emitting diode display device can be manufactured through a total of seven mask processes, which will be described with reference to the drawings.

도 7a 내지 도 7h는 본 발명의 제2실시예에 따른 표시장치용 어레이기판의 제조방법을 설명하기 위한 단면도이다.7A to 7H are cross-sectional views illustrating a method of manufacturing an array substrate for a display device according to a second embodiment of the present invention.

도 7a에 도시한 바와 같이, 기판(220) 상부에 소스드레인전극물질층(미도시)을 형성하고, 제1마스크공정을 통하여 소스전극(234), 드레인전극(236) 및 차광층(222)을 형성한다. 7A, a source electrode layer (not shown) is formed on the substrate 220 and the source electrode 234, the drain electrode 236, and the light shield layer 222 are formed through a first mask process. .

이와 같이, 하나의 마스크공정으로 소스전극(234), 드레인전극(236) 및 차광층(222)을 형성함으로써, 제조공정이 단순해지고 제조시간이 감소되고 제조비용이 절감된다. Thus, by forming the source electrode 234, the drain electrode 236, and the light shielding layer 222 in one masking process, the manufacturing process is simplified, the manufacturing time is reduced, and the manufacturing cost is reduced.

그리고, 차광층(222)은 소스전극(234)으로부터 연장되어 구동 박막트랜지스터(Tdr)의 액티브층(226) 하부에만 선택적으로 형성될 수 있으며, 이에 따라 스위칭 박막트래지스터(Tsw) 및 센싱 박막트랜지스터(Tse)의 오동작을 방지할 수 있다. The light shielding layer 222 may be selectively formed only under the active layer 226 of the driving thin film transistor Tdr extending from the source electrode 234 and accordingly the switching thin film transistor Tsw and the sensing thin film transistor Tdr may be selectively formed. It is possible to prevent a malfunction of the power source Tse.

도 7b에 도시한 바와 같이, 소스전극(234), 드레인전극(236) 및 차광층(222) 상부에 층간절연층(232)을 형성하고, 제2마스크공정을 통하여 층간절연층(232)에 소스전극(234) 및 드레인전극(236)을 노출하는 콘택홀을 형성한다.An interlayer insulating layer 232 is formed on the source electrode 234, the drain electrode 236 and the light shielding layer 222 and the interlayer insulating layer 232 is formed through the second mask process A contact hole exposing the source electrode 234 and the drain electrode 236 is formed.

도 7c에 도시한 바와 같이, 소스전극(234) 및 드레인전극(236)에 대응되는 층간절연층(232) 상부에 액티브물질층(미도시)을 형성하고, 제3마스크공정을 통하여 액티브층(226)을 형성하는데, 액티브층(226)의 양단부는 층간절연층(232)의 콘택홀을 통하여 소스전극(234) 및 드레인전극(236)에 연결된다.An active material layer (not shown) is formed on the interlayer insulating layer 232 corresponding to the source electrode 234 and the drain electrode 236 and the active layer Both ends of the active layer 226 are connected to the source electrode 234 and the drain electrode 236 through the contact holes of the interlayer insulating layer 232.

도 7d에 도시한 바와 같이, 액티브층(226) 상부에 게이트절연물질층(미도시) 및 게이트물질층(미도시)을 순차적으로 형성하고, 제4마스크공정을 통하여 게이트절연층(228) 및 게이트전극(230)을 형성한다.A gate insulating material layer (not shown) and a gate material layer (not shown) are sequentially formed on the active layer 226 and a gate insulating layer 228 and a gate insulating layer A gate electrode 230 is formed.

다른 실시예에서는 게이트절연물질층은 식각하지 않고 게이트전극물질층만 식각할 수 있으며, 이 경우 게이트절연층(228)은 기판(220) 전면에 형성될 수 있다.In another embodiment, the gate insulating material layer can etch only the gate electrode material layer without etching, in which case the gate insulating layer 228 can be formed over the entire surface of the substrate 220. [

도 7e에 도시한 바와 같이, 게이트전극(230) 상부에 보호층(238) 및 평탄화층(240)을 순차적으로 형성하고, 제5마스크공정을 통하여 평탄화층(240) 및 보호층(238)에 액티브층(226)의 일단부를 노출하는 콘택홀을 형성한다. A protective layer 238 and a planarization layer 240 are sequentially formed on the gate electrode 230 and the planarization layer 240 and the protective layer 238 are sequentially formed through a fifth mask process, A contact hole exposing one end of the active layer 226 is formed.

이와 같이, 하나의 마스크공정으로 보호층(238) 및 평탄화층(240)에 콘택홀을 형성함으로써, 제조공정이 단순해지고 제조시간이 감소되고 제조비용이 절감된다.Thus, by forming the contact holes in the protective layer 238 and the planarization layer 240 by one mask process, the manufacturing process is simplified, the manufacturing time is reduced, and the manufacturing cost is reduced.

도시하지는 않았지만, 추가적인 3개의 마스크공정을 통하여 보호층(238) 및 평탄화층(240) 사이에 각 화소영역(P)에 대응되는 적, 녹, 청 컬러필터를 포함하는 컬러필터층을 형성할 수도 있으며, 이 경우 색재현성이 개선된다..Although not shown, a color filter layer including red, green, and blue color filters corresponding to each pixel region P may be formed between the protective layer 238 and the planarization layer 240 through an additional three mask processes In this case, color reproducibility is improved.

도 7f에 도시한 바와 같이, 평탄화층(240) 상부에 전극물질(미도시)을 형성하고, 제6마스크공정을 통하여 제1전극(242)을 형성하는데, 제1전극(242)은 보호층(238) 및 평탄화층(240)의 콘택홀을 통하여 소스전극(234)에 연결된다. 7F, an electrode material (not shown) is formed on the planarization layer 240 and a first electrode 242 is formed through a sixth mask process. The first electrode 242 is formed on the planarization layer 240, The source electrode 234, the source electrode 238, and the planarization layer 240, respectively.

도 7g에 도시한 바와 같이, 제1전극(242) 상부에 뱅크층(244)을 형성하고, 제7마스크공정을 통하여 뱅크층(244)에 제1전극(242)의 가장자리부를 덮고 제1전극(242)의 중앙부를 노출하는 개구부를 형성한다. A bank layer 244 is formed on the first electrode 242 and the edge of the first electrode 242 is covered with the bank layer 244 through a seventh mask process, (242).

도 7h에 도시한 바와 같이, 뱅크층(244)의 개구부를 통하여 노출되는 제1전극(242) 상부에 발광층(246)을 형성하고, 발광층(246) 상부의 기판(220) 전면에 제2전극(250)을 형성한다. The light emitting layer 246 is formed on the first electrode 242 exposed through the opening of the bank layer 244 and the second electrode 242 is formed on the entire surface of the substrate 220 above the light emitting layer 246, (250).

발광층(246)은 쉐도우마스크(shadow mask)를 이용하는 열증착(thermal evaporation) 공정으로 형성되거나 잉크젯과 같은 용액 공정(soluble process)을 통하여 형성될 수 있다. The light emitting layer 246 may be formed by a thermal evaporation process using a shadow mask or a soluble process such as an ink jet process.

이상과 같이, 본 발명의 제2실시예에 따른 표시장치용 어레이기판(210)의 제조방법에서는, 하나의 마스크공정으로 소스전극(234), 드레인전극(236) 및 차광층(222)을 형성하고 하나의 마스크공정으로 보호층(238) 및 평탄화층(240)에 콘택홀을 형성함으로써, 총 7개의 마스크공정으로 어레이기판(210)을 제조할 수 있으며, 그 결과 제조공정이 단순해지고 제조시간이 감소되고 제조비용이 절감된다.As described above, in the method for manufacturing the array substrate 210 for a display device according to the second embodiment of the present invention, the source electrode 234, the drain electrode 236, and the light shielding layer 222 are formed in one masking process And the contact holes are formed in the passivation layer 238 and the planarization layer 240 by a single mask process, the array substrate 210 can be manufactured by a total of 7 mask processes. As a result, the manufacturing process is simplified, And the manufacturing cost is reduced.

또한, 소스전극(234) 및 드레인전극(236)을 액티브층(226) 하부에 형성하고, 소스전극(234) 및 드레인전극(236)과 동일층, 동일물질로 이루어지는 차광층(222)을 구동 박막트랜지스터(Tdr) 하부에만 선택적으로 형성함으로써, 제조공정이 단순해지고 제조시간이 감소되고 제조비용이 절감되고 스위칭 박막트랜지스터(Tsw) 및 센싱 박막트랜지스터(Tse)의 오동작이 방지된다. The source electrode 234 and the drain electrode 236 are formed under the active layer 226 and the light shielding layer 222 made of the same material and the same material as the source electrode 234 and the drain electrode 236 is driven By selectively forming only the lower portion of the thin film transistor Tdr, the manufacturing process is simplified, the manufacturing time is reduced, the manufacturing cost is reduced, and the malfunction of the switching thin film transistor Tsw and the sensing thin film transistor Tse is prevented.

그리고, 제1실시예에 비하여 차광물질층의 증착 및 버퍼물질층의 증착이 생략되므로, 증착공정의 수가 감소되어 제조비용이 절감된다. In addition, since deposition of the light-shielding material layer and deposition of the buffer material layer are omitted in comparison with the first embodiment, the number of deposition processes is reduced and the manufacturing cost is reduced.

제1 및 제2실시예에서는 유기발광다이오드 표시장치에 적용되는 어레이기판(110, 210)을 예로 들었으나, 다른 실시예에서는 액정표시장치, 터치 표시장치에 본 발명의 어레이기판을 적용할 수도 있으며, 그 경우 발광다이오드(Del)의 제1전극(142, 242)은 화소전극의 역할을 할 수 있다. In the first and second embodiments, the array substrates 110 and 210 applied to the organic light emitting diode display device are exemplified, but in the other embodiments, the array substrate of the present invention may be applied to a liquid crystal display device and a touch display device The first electrodes 142 and 242 of the light emitting diode Del may serve as pixel electrodes.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 기술적 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention as defined in the appended claims. It can be understood that

210: 어레이기판 220: 기판
234: 소스전극 236: 드레인전극
222: 차광층 226: 액티브층
230: 게이트전극 242: 제1전극
246: 발광층 248: 제2전극210: array substrate 220: substrate
234: source electrode 236: drain electrode
222: Shading layer 226: Active layer
230: gate electrode 242: first electrode
246: light emitting layer 248: second electrode

Claims (10)

기판과;
상기 기판 상부에 배치되고 서로 이격되는 소스전극 및 드레인전극과;
상기 소스전극 및 상기 드레인전극과 동일층, 동일물질로 이루어지는 차광층과;
상기 소스전극, 상기 드레인전극 및 상기 차광층 상부에 배치되는 층간절연층과;
상기 층간절연층 상부에 배치되고 상기 소스전극 및 상기 드레인전극에 양단부가 연결되는 액티브층과;
상기 액티브층 상부에 순차적으로 배치되는 게이트절연층 및 게이트전극과;
상기 게이트전극 상부에 순차적으로 배치되는 보호층 및 평탄화층
을 포함하는 표시장치용 어레이기판.
Claims [1]
A source electrode and a drain electrode disposed on the substrate and spaced apart from each other;
A light-shielding layer formed of the same material and the same material as the source electrode and the drain electrode;
An interlayer insulating layer disposed on the source electrode, the drain electrode, and the light shielding layer;
An active layer disposed on the interlayer insulating layer and having both ends connected to the source electrode and the drain electrode;
A gate insulating layer and a gate electrode sequentially disposed on the active layer;
A protective layer sequentially disposed on the gate electrode and a planarization layer
And an array substrate for a display device.
제 1 항에 있어서,
상기 차광층은 상기 소스전극으로부터 연장되는 표시장치용 어레이기판.
The method according to claim 1,
And the light shielding layer extends from the source electrode.
제 1 항에 있어서,
상기 소스전극, 상기 드레인전극, 상기 액티브층 및 상기 게이트전극은 구동 박막트랜지스터를 구성하고,
상기 기판 상부에는 상기 구동 박막트랜지스터에 연결되는 스위칭 박막트랜지스터가 배치되고,
상기 차광층은 상기 구동 박막트랜지스터 하부에 선택적으로 배치되는 표시장치용 어레이기판.
The method according to claim 1,
Wherein the source electrode, the drain electrode, the active layer, and the gate electrode constitute a driving thin film transistor,
A switching thin film transistor connected to the driving thin film transistor is disposed on the substrate,
And the light-shielding layer is selectively disposed under the driving thin film transistor.
제 1 항에 있어서,
상기 평탄화층 상부에 배치되고 상기 액티브층의 일단부에 연결되는 제1전극과;
상기 제1전극의 가장자리부를 덮고 상기 제1전극의 중앙부를 노출하는 뱅크층과;
상기 뱅크층을 통하여 노출되는 상기 제1전극 상부에 배치되는 발광층과;
상기 발광층 상부에 배치되는 제2전극
을 더 포함하는 표시장치용 어레이기판.
The method according to claim 1,
A first electrode disposed on the planarization layer and connected to one end of the active layer;
A bank layer covering an edge portion of the first electrode and exposing a center portion of the first electrode;
A light emitting layer disposed above the first electrode exposed through the bank layer;
And a second electrode
Further comprising: a substrate;
제 4 항에 있어서,
상기 보호층 및 상기 평탄화층 사이에 배치되는 컬러필터층을 더 포함하는 표시장치용 어레이기판.
5. The method of claim 4,
And a color filter layer disposed between the protective layer and the planarization layer.
기판 상부에 서로 이격되는 소스전극 및 드레인전극과, 상기 소스전극 및 상기 드레인전극과 동일층, 동일물질로 이루어지는 차광층을 형성하는 단계와;
상기 소스전극, 상기 드레인전극 및 상기 차광층 상부에 층간절연층을 형성하는 단계와;
상기 층간절연층 상부에 상기 소스전극 및 상기 드레인전극에 양단부가 연결되는 액티브층을 형성하는 단계와;
상기 액티브층 상부에 게이트절연층 및 게이트전극을 순차적으로 형성하는 단계와;
상기 게이트전극 상부에 보호층 및 평탄화층을 순차적으로 형성하는 단계
를 포함하는 표시장치용 어레이기판의 제조방법.
Forming a light-shielding layer made of the same material and the same material as the source electrode and the drain electrode, the source electrode and the drain electrode being spaced apart from each other on the substrate;
Forming an interlayer insulating layer on the source electrode, the drain electrode, and the light shielding layer;
Forming an active layer having both ends connected to the source electrode and the drain electrode on the interlayer insulating layer;
Sequentially forming a gate insulating layer and a gate electrode on the active layer;
Forming a protective layer and a planarization layer on the gate electrode sequentially
And a step of forming an array substrate.
제 6 항에 있어서,
상기 차광층은 상기 소스전극으로부터 연장되는 표시장치용 어레이기판의 제조방법.
The method according to claim 6,
And the light-shielding layer extends from the source electrode.
제 6 항에 있어서,
상기 소스전극, 상기 드레인전극, 상기 액티브층 및 상기 게이트전극은 구동 박막트랜지스터를 구성하고,
상기 기판 상부에는 상기 구동 박막트랜지스터에 연결되는 스위칭 박막트랜지스터가 배치되고,
상기 차광층은 상기 구동 박막트랜지스터 하부에 선택적으로 배치되는 표시장치용 어레이기판의 제조방법.
The method according to claim 6,
Wherein the source electrode, the drain electrode, the active layer, and the gate electrode constitute a driving thin film transistor,
A switching thin film transistor connected to the driving thin film transistor is disposed on the substrate,
Wherein the light shielding layer is selectively disposed under the driving thin film transistor.
제 6 항에 있어서,
상기 평탄화층 상부에 상기 액티브층의 일단부에 연결되는 제1전극을 형성하는 단계와;
상기 제1전극의 가장자리부를 덮고 상기 제1전극의 중앙부를 노출하는 뱅크층을 형성하는 단계와;
상기 뱅크층을 통하여 노출되는 상기 제1전극 상부에 발광층을 형성하는 단계와;
상기 발광층 상부에 제2전극을 형성하는 단계
를 더 포함하는 표시장치용 어레이기판의 제조방법.
The method according to claim 6,
Forming a first electrode connected to one end of the active layer on the planarization layer;
Forming a bank layer covering an edge portion of the first electrode and exposing a center portion of the first electrode;
Forming a light emitting layer on the first electrode exposed through the bank layer;
Forming a second electrode on the light emitting layer
And forming a plurality of pixel electrodes on the array substrate.
제 9 항에 있어서,
상기 보호층 및 상기 평탄화층 사이에 컬러필터층을 형성하는 단계를 더 포함하는 표시장치용 어레이기판의 제조방법.10. The method of claim 9,
And forming a color filter layer between the protective layer and the planarization layer.
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190080205A (en) * 2017-12-28 2019-07-08 엘지디스플레이 주식회사 Bidirectional touch display panel
KR20200050827A (en) * 2018-11-02 2020-05-12 엘지디스플레이 주식회사 Organic light-emitting display device
WO2020215398A1 (en) * 2019-04-24 2020-10-29 深圳市华星光电半导体显示技术有限公司 Oled display panel and manufacturing method therefor
CN112099275A (en) * 2019-06-17 2020-12-18 三星显示有限公司 Display device
US11009755B2 (en) 2018-05-04 2021-05-18 Samsung Display Co., Ltd. Display device and method of manufacturing the same
US11100862B2 (en) 2018-12-31 2021-08-24 Samsung Display Co., Ltd. Display panel having a bottom layer below a transistor that receives different voltages in different periods
US11538834B2 (en) 2019-03-15 2022-12-27 Samsung Display Co., Ltd. Display device

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110006812A (en) * 2009-07-15 2011-01-21 삼성모바일디스플레이주식회사 Organic light emitting display device and fabrication method thereof
KR20110056994A (en) * 2009-11-23 2011-05-31 엘지디스플레이 주식회사 Organic light emitting diodde desplay device
KR20130015126A (en) * 2011-08-02 2013-02-13 엘지디스플레이 주식회사 Liquid crystal display device with a built-in touch screen and method for manufacturing the same
KR20150141452A (en) * 2014-06-10 2015-12-18 송학성 Array Substrate For Display Device Including Oxide Thin Film Transistor And Method Of Fabricating The Same
KR20160021329A (en) * 2014-08-14 2016-02-25 엘지디스플레이 주식회사 Organic lighting emitting display device with light absorption and fabricating thereof

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110006812A (en) * 2009-07-15 2011-01-21 삼성모바일디스플레이주식회사 Organic light emitting display device and fabrication method thereof
KR20110056994A (en) * 2009-11-23 2011-05-31 엘지디스플레이 주식회사 Organic light emitting diodde desplay device
KR20130015126A (en) * 2011-08-02 2013-02-13 엘지디스플레이 주식회사 Liquid crystal display device with a built-in touch screen and method for manufacturing the same
KR20150141452A (en) * 2014-06-10 2015-12-18 송학성 Array Substrate For Display Device Including Oxide Thin Film Transistor And Method Of Fabricating The Same
KR20160021329A (en) * 2014-08-14 2016-02-25 엘지디스플레이 주식회사 Organic lighting emitting display device with light absorption and fabricating thereof

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190080205A (en) * 2017-12-28 2019-07-08 엘지디스플레이 주식회사 Bidirectional touch display panel
US11009755B2 (en) 2018-05-04 2021-05-18 Samsung Display Co., Ltd. Display device and method of manufacturing the same
KR20200050827A (en) * 2018-11-02 2020-05-12 엘지디스플레이 주식회사 Organic light-emitting display device
CN111146242A (en) * 2018-11-02 2020-05-12 乐金显示有限公司 Organic light emitting display device
US11100862B2 (en) 2018-12-31 2021-08-24 Samsung Display Co., Ltd. Display panel having a bottom layer below a transistor that receives different voltages in different periods
US11538834B2 (en) 2019-03-15 2022-12-27 Samsung Display Co., Ltd. Display device
WO2020215398A1 (en) * 2019-04-24 2020-10-29 深圳市华星光电半导体显示技术有限公司 Oled display panel and manufacturing method therefor
CN112099275A (en) * 2019-06-17 2020-12-18 三星显示有限公司 Display device
US11281062B2 (en) 2019-06-17 2022-03-22 Samsung Display Co., Ltd. Display apparatus

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