KR20170104484A - 광전자 반도체 디바이스 및 이를 제조하기 위한 방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 144
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 8
- 230000005693 optoelectronics Effects 0.000 title 1
- 229910052751 metal Inorganic materials 0.000 claims abstract description 272
- 239000002184 metal Substances 0.000 claims abstract description 272
- 238000000034 method Methods 0.000 claims abstract description 24
- 238000000465 moulding Methods 0.000 claims description 26
- 239000000463 material Substances 0.000 claims description 9
- 230000005670 electromagnetic radiation Effects 0.000 claims description 6
- 239000000758 substrate Substances 0.000 claims description 6
- 230000003595 spectral effect Effects 0.000 claims description 2
- 230000006641 stabilisation Effects 0.000 claims description 2
- 238000011105 stabilization Methods 0.000 claims description 2
- 238000009826 distribution Methods 0.000 description 14
- 238000002161 passivation Methods 0.000 description 14
- 230000005855 radiation Effects 0.000 description 12
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 8
- 230000004888 barrier function Effects 0.000 description 8
- 239000004020 conductor Substances 0.000 description 8
- 238000009792 diffusion process Methods 0.000 description 8
- 150000001875 compounds Chemical class 0.000 description 6
- 238000004382 potting Methods 0.000 description 6
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 4
- 229910052802 copper Inorganic materials 0.000 description 4
- 239000010949 copper Substances 0.000 description 4
- 229910052759 nickel Inorganic materials 0.000 description 4
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- 238000000576 coating method Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 150000002739 metals Chemical class 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 238000010292 electrical insulation Methods 0.000 description 2
- 239000012777 electrically insulating material Substances 0.000 description 2
- 229910021645 metal ion Inorganic materials 0.000 description 2
- 229910052763 palladium Inorganic materials 0.000 description 2
- 229910052703 rhodium Inorganic materials 0.000 description 2
- 239000010948 rhodium Substances 0.000 description 2
- 230000000087 stabilizing effect Effects 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 229910002704 AlGaN Inorganic materials 0.000 description 1
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 239000011651 chromium Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000005538 encapsulation Methods 0.000 description 1
- 230000007613 environmental effect Effects 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 230000017525 heat dissipation Effects 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000011068 loading method Methods 0.000 description 1
- 230000005012 migration Effects 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- 239000000615 nonconductor Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- MHOVAHRLVXNVSD-UHFFFAOYSA-N rhodium atom Chemical compound [Rh] MHOVAHRLVXNVSD-UHFFFAOYSA-N 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 238000005476 soldering Methods 0.000 description 1
- 238000001228 spectrum Methods 0.000 description 1
- 230000007480 spreading Effects 0.000 description 1
- 238000003892 spreading Methods 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/36—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
- H01L33/38—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape
- H01L33/382—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape the electrode extending partially in or entirely through the semiconductor body
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
- H01L33/483—Containers
- H01L33/486—Containers adapted for surface mounting
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
- H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
- H01L2933/0008—Processes
- H01L2933/0016—Processes relating to electrodes
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
- H01L2933/0008—Processes
- H01L2933/0033—Processes relating to semiconductor body packages
- H01L2933/0066—Processes relating to semiconductor body packages relating to arrangements for conducting electric current to or from the semiconductor body
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
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- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
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Abstract
반도체 바디(2), 제 1 금속층(3) 및 제 2 금속층(4)을 포함하는 디바이스가 제공되며, 제 1 금속층은 반도체 바디와 제 2 금속층 사이에 배열된다. 반도체 바디는 제 1 반도체 층(21), 제 2 반도체 층(22) 및 활성층(23)을 갖는다. 디바이스는 도금된 관통 홀(24)을 구비하며, 이 도금된 관통 홀은 제 1 반도체 층의 전기 접촉을 위해 제 2 반도체 층 및 활성층을 통해 연장된다. 제 2 금속층은 제 1 서브구역(41) 및 제 2 서브구역(42)을 포함하며, 제 2 서브구역(42)은 중간 공간(40)만큼 제 1 서브구역으로부터 측방향으로 거리를 유지하며, 제 1 서브구역은 도금된 관통 홀에 전기적으로 연결되며 디바이스의 제 1 전기 극성으로 할당된다. 제 1 금속층은 평면도에서 중간 공간을 측방향으로 완전히 브리징하며 제 1 전기 극성과는 상이한 디바이스의 제 2 전기 극성으로 할당된다. 이러한 디바이스를 제조하기 위한 방법이 또한 제공된다.
Description
컴포넌트 및 이 컴포넌트를 제조하기 위한 방법이 개시되어 있다.
본원의 일 목적은, 단순화된 방식으로 생산될 수 있고 높은 기계적 안정성을 갖는 컴포넌트를 개시하는 것이다. 추가로, 이러한 컴포넌트를 생산하기 위한 경제적인 방법이 개시된다.
컴포넌트의 적어도 하나의 실시예에 따르면, 컴포넌트는 활성층을 갖는 반도체 바디를 구비한다. 특히, 활성층은 p-n 전이 구역이다. 이 경우, 활성층은 하나의 층으로서 또는 복수의 층들의 층 시퀀스로서 구성될 수 있다. 컴포넌트의 동작 동안, 활성층은 예를 들어 전자기 방사선을, 예를 들어, 가시광, 자외선 또는 적외선 스펙트럼 범위로 방출한다. 대안적으로, 활성층은 컴포넌트의 동작 동안, 전자기 방사선을 흡수하고 전자기 방사선을 전기 신호들 또는 전기 에너지로 변환할 수 있다.
또한, 반도체 바디는, 예를 들면, 제 1 전도체 캐리어 타입의 제 1 반도체 층과 제 2 전도체 캐리어 타입의 제 2 반도체 층을 구비할 수 있고, 활성층은, 예를 들어, 제 1 반도체 층과 제 2 반도체 층 사이에 배열된다. 특히, 반도체 바디는 오로지 반도체 층들만을 갖는다. 반도체 바디의 층들은 에피택시 프로세스에 의해 층상 어레인지먼트(laminar arrangement)로 성장 기판에 적용될 수 있다. 그 후에, 성장 기판이 반도체 바디로부터 제거되거나 박막화될 수 있어, 컴포넌트에는, 예를 들어, 성장 기판이 없다.
반도체 바디는 제 1 메인 표면을 갖고, 제 1 메인 표면은 바람직하게는, 컴포넌트의 방사선 통과 표면으로서 구성된다. 방사선 통과 표면은 구조화될 수 있고, 그 결과 방사선 커플링-아웃(coupling-out) 또는 방사선 커플링-인(coupling-out) 효율이 증가된다. 특히, 반도체 바디의 제 1 메인 표면은 제 1 반도체 층의 표면에 의해 형성된다. 반도체 바디는 제 2 메인 표면을 갖고, 제 2 메인 표면은 제 1 메인 표면을 등지고(avert from), 예를 들어 제 2 반도체 층의 표면에 의해 형성된다. 특히, 제 1 메인 표면 및 제 2 메인 표면은 수직 방향으로 반도체 바디의 범위를 정한다.
수직 방향은, 가로로 배향되는 방향, 특히 활성층 범위의 메인 평면에 대해 수직으로 배향되는 방향을 의미하는 것으로 이해된다. 예를 들어, 수직 방향은 반도체 바디의 제 1 및/또는 제 2 메인 표면에 수직한다. 역으로, 측방향은 활성층 범위의 메인 평면을 따라, 특히 활성층 범위의 메인 평면과 평행하게 이어지는 방향을 의미하는 것으로 이해된다. 수직 방향 및 측방향은 바람직하게는 서로에 대해 수직하게 배열된다.
컴포넌트의 적어도 하나의 실시예에 따르면, 반도체 바디는 적어도 하나의 리세스를 갖는다. 리세스는 특히 제 2 메인 표면으로부터 제 2 반도체 층 및 활성층을 통해 제 1 반도체 층으로 연장된다. 리세스는 반도체 바디의 개구를 의미하는 것으로 이해되며, 이는 특히 반도체 바디를 통하는 연속적인 형태를 갖지 않는다. 다시 말해, 리세스는 반도체 바디에 블라인드 홀을 형성하며, 이는 측방향에서 반도체 바디에 의해, 예를 들어, 그 전체 둘레에 걸쳐 에워싸여진다. 반도체 바디는 복수의 이러한 리세스들을 구비할 수 있다. 제 2 메인 표면의 측면으로부터 제 1 반도체 층을 전기적으로 접촉시키기 위한 도금된 관통 홀(plated-through hole)의 구성의 경우, 리세스는 전기 전도성 재료로 채워질 수 있다. 컴포넌트는 복수의 이러한 도금된 관통 홀들을 구비할 수 있다.
컴포넌트의 적어도 하나의 실시예에 따르면, 컴포넌트는 제 1 금속층을 갖는다. 제 1 금속층은 예를 들어, 제 2 메인 표면을 향하는, 반도체 바디의 측 상에 배열된다. 제 1 금속층은 하나의 개구 또는 복수의 개구들을 구비할 수 있다. 특히, 도금된 관통 홀은 제 1 금속층의 개구를 통과하여 수직 방향으로 연장된다. 반도체 바디의 평면도에서, 제 1 금속층 및 도금된 관통 홀 또는 도금된 관통 홀들에는 특히 중첩부들이 없다. 제 1 금속층은 반도체 바디 또는 활성층을, 예를 들어 특정 영역들에서만 덮는다. 예를 들어, 제 1 금속층은 갈바니 방식으로 증착된 금속층(galvanically deposited metal layer)이다.
컴포넌트의 적어도 하나의 실시예에 따르면, 컴포넌트는 제 2 금속층을 갖는다. 제 1 금속층은 적어도 특정 영역들에서 반도체 바디와 제 2 금속층 사이에 배열된다. 제 2 금속층은 바람직하게는, 제 1 서브구역, 및 제 1 서브구역으로부터 측방향으로 이격된 제 2 서브구역을 갖는다. 특히, 제 1 서브구역은, 제 1 반도체층과 전기적으로 접촉하기 위해, 도금된 관통 홀과 전기적으로 연결된다. 예를 들어, 이 경우의 제 1 서브구역은 제 1 금속층으로부터 전기적으로 절연된다.
제 2 금속층의 제 1 서브구역은 컴포넌트의 제 1 전기 극성으로 할당된다. 특히, 제 1 금속층은, 제 1 전기 극성과는 상이한, 컴포넌트의 제 2 전기 극성으로 할당된다. 컴포넌트의 동작 동안, 따라서, 제 1 금속층 및 제 2 금속층의 제 1 서브구역은 상이한 극성들을 갖는다. 예를 들어, 제 1 금속층은 p 측의 컴포넌트와 접촉하도록 제공되고, 제 2 금속층의 제 1 서브구역은 n 측의 컴포넌트와 접촉하도록 제공된다. 제 2 금속층의 제 2 서브구역은 제 1 금속층에 전기적으로 연결될 수 있고, 따라서, 특히 컴포넌트의 제 2 전기 극성으로 할당된다. 예를 들어, 제 2 서브영역은 특정 구역들에서 제 1 금속층에 직접 접한다. 제 2 서브구역은 제 1 금속층을 통해 제 2 반도체 층에 전기적으로 연결될 수 있다.
반도체 바디의 평면도에서, 제 1 금속층 및 제 2 서브구역은 협력하여, 활성층의 전체 표면 영역의 예를 들어 적어도 90%, 그리고 바람직하게는 적어도 95%를 덮는다. 제 1 금속층 및 제 2 금속층은 또한 협력하여, 전체 활성층을 완전히 덮을 수 있다.
컴포넌트의 적어도 하나의 실시예에 따르면, 컴포넌트는 측방향에서, 제 2 금속층의 제 1 서브구역과 제 2 서브구역 사이에 중간 공간을 갖는다. 평면도에서, 중간 공간은 적어도 부분적으로, 바람직하게는 완전히 제 1 금속층에 의해 브리징된다. 측방향에서, 제 2 금속층은 제 1 금속층을 지나서 돌출될 수 있다. 예를 들어, 활성층 또는 전체 반도체 바디에는, 제 1 금속층에 의해 또는 제 2 금속층에 의해 기계적으로 지지되지 않는 어떠한 포인트도 갖지 않는다.
컴포넌트의 적어도 하나의 실시예에서, 컴포넌트는 반도체 바디, 제 1 금속층 및 제 2 금속층을 갖고, 제 1 금속층은 반도체 바디와 제 2 금속층 사이에 배열된다. 반도체 바디는 제 1 금속층을 등지는 측 상의 제 1 반도체 층, 제 1 금속층을 향하는 측 상의 제 2 반도체 층, 및 제 1 반도체 층과 제 2 반도체 층 사이에 배열된 활성층을 갖는다. 컴포넌트는 도금된 관통 홀을 구비하며, 도금된 관통 홀은 특히, 제 1 반도체 층의 전기 접촉을 위해 제 2 반도체 층 및 활성층을 통하여 수직 방향으로 연장된다. 제 2 금속층은 제 1 서브구역, 및 중간 공간에 의해 제 1 서브구역으로부터 측방향으로 이격된 제 2 서브구역을 갖고, 제 1 서브구역은 도금된 관통 홀에 전기적으로 연결된다. 평면도에서, 제 1 금속층은 측방향으로 중간 공간을 완전히 브리징한다. 이 경우, 제 2 금속층의 제 1 서브구역은 컴포넌트의 제 1 전기 극성으로 할당되고, 제 1 금속층은 제 1 전기 극성과는 상이한, 컴포넌트의 제 2 전기 극성으로 할당된다.
특히, 중간 공간을 측방향으로 완전히 브리징하는 것은, 적어도 측방향을 따라 중간 공간의 포인트들에서, 제 1 서브구역 및 제 2 서브구역이 제 1 금속층에 의해 완전히 브리징된다는 것을 의미한다. 특히, 평면도에서, 제 1 금속층은, 전체 중간 공간의 적어도 60%, 예를 들어 적어도 80% 또는 적어도 90%, 예를 들어, 약 95%를 덮는다. 바람직하게, 전체 중간 공간은 제 1 금속층에 의해 그리고/또는 제 2 금속층에 의해 덮이지 않는 포인트가 없다. 제 1 금속층에 의한 중간 공간의 측방향으로의 완전한 브리징 또는 커버리지는, 컴포넌트에 대한 기계적 안정화 효과를 가져서, 특히 중간 공간의 포인트들에서의 가능한 기계적 취약 포인트들이 상당히 또는 완전히 방지된다. 이 경우, 제 1 금속층은 컴포넌트의 기계적 안정화, 바람직하게는 컴포넌트의 셀프 지지층으로서 구성될 수 있다. 다시 말해, 제 1 금속층은, 추가 층들의 기계적 지지가 없을지라도 그 자체의 무게에 대한 응답으로 기계적으로 안정적인, 독립적인 층으로서 구성될 수 있다.
이 경우 제 1 금속층은 연속적인 형태를 가질 수 있다. 예를 들어, 제 1 금속층은 수직 방향에서 5㎛ 내지 50㎛의 두께를 갖는다. 제 1 금속층의 두께는 바람직하게는 5㎛ 내지 30㎛, 예를 들어, 5㎛ 내지 15㎛이다. 제 1 금속층의 이러한 구성은, 심지어 중간 공간의 포인트들에서도 컴포넌트의 충분한 기계적 안정성을 보장한다.
제 2 금속층은 컴포넌트의 기계적 안정화 층으로서 구성될 수 있다. 특히, 제 2 금속층은 제 1 금속층과 비교하여 더 두꺼운 두께를 갖는다. 예를 들어, 제 2 금속층의 두께는, 10㎛ 내지 200㎛, 예를 들어, 10㎛ 내지 100㎛, 특히 50㎛ 내지 100㎛이다. 특히, 제 2 금속층의 두께는 제 1 금속층의 두께의 적어도 2배, 예를 들어, 4배 또는 10배 더 두껍다. 예를 들어, 제 2 금속층의 두께 대 제 1 금속층의 두께의 비율은, 2 내지 10, 예를 들어 5 내지 10이다.
활성층의 측방 커버리지, 특히 완전한 커버리지로 인해, 컴포넌트의 활성층의 어떠한 영역도 제 1 또는 제 2 금속층에 의한 기계적인 지지가 없는 상태로 있지 않게 된다. 결과적으로, 컴포넌트의 생산 동안 더 높은 생산량(output)이 달성된다. 특히, 예를 들어, 싱귤레이션 동안 기계적 부하로 인한 컴포넌트들에 대한 손상이 방지된다. 또한, 추가 프로세싱 단계들 동안, 예를 들어, 특히 에칭 또는 레이저 리프트-오프 방법에 의한 성장 기판의 제거 동안, 솔더링, 구조화, 전달 또는 끼워맞춤 동안, 컴포넌트들의 견고성(robustness)이 상당히 개선된다.
컴포넌트의 적어도 하나의 실시예에 따르면, 제 2 금속층은 몰딩에 의해, 예를 들어, 전기 절연성 포팅(potting) 화합물에 의해 측방향으로 범위가 정해진다. 제 1 서브구역 및 제 2 서브구역은 바람직하게, 몰딩에 임베딩된다. 예를 들어, 제 1 서브구역 및 제 2 서브구역은 측방향의 모든 면들 상에서 몰딩에 각각 인접한다. 몰딩은 하나의 피스로, 즉, 연속적으로 구성될 수 있다. 중간 공간은 몰딩의 재료에 의해 적어도 부분적으로, 특히 완전히 채워진다. 따라서, 제 2 금속층의 측방향으로 이격된 서브구역들이 몰딩에 의해 함께 고정(hold)되고, 그에 따라, 그 몰딩과 함께, 특히 컴포넌트의 기계적으로 안정적인 캐리어를 형성할 수 있다.
컴포넌트의 적어도 하나의 구성에 따르면, 제 1 금속층 및/또는 제 2 금속층은 갈바니 방식으로 증착된 금속층이다. 특히, 금속층들은 금속, 이를테면, 니켈, 구리 또는 다른 금속들을 포함한다. 갈바니 방식으로 증착된 금속층들로 인해, 제 1 금속층 및 제 2 금속층은 각각 제 1 금속 및 적어도 하나의 추가의 재료를 포함할 수 있다. 제 1 금속의 비율은, 특히 제 1 및/또는 제 2 금속층의 적어도 90 원자 퍼센트, 예를 들어, 적어도 95 또는 98 원자 퍼센트이다. 예를 들어, 금속층들은, 금속층들의 재료들에 대해, 제 1 금속층이 제 2 금속층보다 더 높은 탄성률을 갖도록 그리고/또는 제 2 금속층이 제 1 금속층보다 더 높은 열전도율을 갖도록 구성된다. 예를 들어, 제 1 금속층은 니켈을 포함하고, 제 2 금속층은 구리를 포함한다. 금속층들의 그러한 구성은, 컴포넌트의 충분한 기계적 안정성 및 제 2 금속층에 의한 높은 열 발산 효율을 유지하면서 컴포넌트의 전체 높이를 감소시킨다.
컴포넌트의 적어도 하나의 실시예에 따르면, 컴포넌트는 전기 전도성 층을 가지며, 전기 전도성 층은 제 1 금속층과 제 2 금속층 사이에 배열된다. 특히, 전기 전도성 층은 미러 층으로서 형성되고, 이 경우에는 금속을 포함할 수 있다. 평면도에서, 이 경우의 전기 전도성 층은 적어도 특정 영역들에서 활성층을 덮는다. 수직 방향을 따라서, 전기 전도성 층은, 전기 전도성 층이 제 2 반도체 층 또는 활성층을 측방향으로 에워싸여지는 정도까지 제 2 반도체 층에 대하여 측방향으로 연장될 수 있다. 따라서, 반도체 바디로부터 측방향으로 또는 후방으로 방출되는 전자기 방사선은 활성층의 방향으로 또는 컴포넌트의 방사선 통과 표면의 방향으로 다시 반사될 수 있고, 그에 의해 컴포넌트의 효율을 증가시킨다. 전기 전도성 층은, 특히 방사선 반사 거울 층을 갖는 금속층 스택으로서 구성될 수 있다.
전기 전도성 층은 제 1 서브층, 및 제 1 서브층으로부터 측방향으로 이격된 제 2 서브층을 가질 수 있으며, 제 1 서브층은, 예를 들어 제 2 금속층의 제 1 서브구역에 전기적으로 연결되고, 제 2 서브층은 제 2 금속층의 제 2 서브구역에 전기적으로 연결된다. 특히, 전기 전도성 층의 서브층들은 마찬가지로, 제 2 금속층의 서브구역들 사이의 중간 공간만큼 측방향으로 서로로부터 이격되어 있다. 예를 들어, 전기 전도성 층의 트렌치는 중간 공간의 영역에 형성되어, 전기 전도성 층이 트렌치로 인해 서로로부터 분리된 2개의 서브층들로 세분된다. 예를 들어, 갈바니 코팅 프로세스 동안, 전기 전도성 층은 제공될 제 2 금속층을 위한 시드 층으로서 역할을 한다. 제 2 금속층의 제 1 서브구역은 전기 전도성 층의 제 1 서브층에 인접할 수 있고, 제 2 서브구역은 제 2 서브층에 인접할 수 있다.
예를 들어, 제 2 금속층의 제 1 서브구역은 전기 전도성 층의 제 1 서브층을 통해 도금된 관통 홀에 전기적으로 연결된다. 제 1 서브구역은 제 1 서브층에 인접할 수 있으며, 제 1 서브층도 마찬가지로 도금된 관통 홀과 인접할 수 있다. 평면도에서, 도금된 관통 홀은 특히 제 2 금속층의 제 1 서브구역과 중첩된다. 이 경우, 도금된 관통 홀은 전기 전도성 층의 제 1 서브층으로부터, 제 1 금속층, 제 2 반도체 층 및 활성층을 통과하여 제 1 반도체 층 안으로 수직 방향으로 연장될 수 있으며, 그 결과, 제 1 반도체 층의 전기 접촉 동안, 반도체 바디와 컴포넌트의 캐리어 사이에 복잡한 재분배 배선 평면을 없애는 것이 가능하다.
컴포넌트의 적어도 하나의 실시예에 따르면, 컴포넌트는 절연층을 가지며, 적어도, 이 절연층은 제 1 금속층과 제 2 금속층 사이의 특정 영역들에 배열된다. 전기 절연을 위해, 절연층이 예를 들어, 제 1 금속층과 제 2 금속층의 제 1 서브구역 사이에 연속적으로 배열된다. 절연층은 제 1 개구 또는 복수의 제 1 개구들을 가질 수 있으며, 도금된 관통 홀은 제 1 개구를 통해 연장된다. 측방향에서, 도금된 관통 홀은 특히 절연층에 의해 에워싸여져, 도금된 관통 홀과 제 1 금속층 또는 제 2 반도체 층 또는 활성층 사이의 전기적 단락이 방지된다. 이 경우, 절연 층은 리세스의 내벽들을 완전히 덮을 수 있다. 여기서, 절연 층은 제 1 금속층을 통해 특정 영역들에서 연장될 수 있다. 특히, 리세스의 영역에서, 절연층 및 제 1 금속층은 공통 개구, 예를 들어, 전기 전도성 층으로부터 공통 개구를 통과하여 제 1 반도체 층까지 연장되는 도금된 관통 홀을 갖는다.
절연 층은 또한 제 2 개구 또는 복수의 제 2 개구들을 가질 수 있으며, 제 2 금속층의 제 2 서브구역이 제 2 개구를 통해 연장되어 제 1 금속층의 전기 접촉을 가능하게 한다. 이 경우, 제 2 서브구역은 제 2 개구의 제 1 금속층과 접할 수 있다. 또한, 전기 전도성 층, 예를 들어 방사선 반사성, 금속-함유층이 제 1 금속층과 제 2 금속층의 제 2 서브구역 사이의 제 2 개구에 배열될 수 있다.
컴포넌트의 적어도 하나의 실시예에 따르면, 전류 분배층이 반도체 바디와 제 1 금속층 사이에 배열된다. 전류 분배층은 전기 전도성 구성을 가지며, 예를 들어, 특정 영역들에서 제 1 금속층에 인접한다.
컴포넌트의 적어도 하나의 실시예에 따르면, 전기 전도성 연결층이 반도체 바디와 제 1 금속층 사이에 배열된다. 특히, 연결층은 방사선의 반사를 위해 구성된다. 특히, 연결층은 반도체 바디, 예를 들어, 제 2 반도체 층에 인접한다. 이 경우, 연결층은 제 1 금속층을 통해 제 2 금속층의 제 2 서브구역에 전기적으로 연결될 수 있다. 따라서, 제 2 반도체 층은, 특히 연결층, 전류 분배층, 제 1 금속층 및 제 2 서브구역을 통해 외부적으로 전기적으로 접촉가능하다.
컴포넌트의 적어도 하나의 실시예에 따르면, 컴포넌트는, 예를 들어 연결층과 전류 분배층 사이에 배열되는 확산 장벽층을 포함한다. 확산 장벽층에 의해, 전류 분배층 또는 금속층들로부터 연결층으로, 반도체 바디로 그리고 그에 따라 활성층으로의 금속 원자들 또는 금속 이온들의 이동 및 이들의 결과적 손상이 방지될 수 있다.
컴포넌트의 적어도 하나의 실시예에 따르면, 컴포넌트는 패시베이션 층을 가지며, 패시베이션 층은 제 1 금속층과 반도체 바디 사이에 배열된다. 패시베이션 층은 제 1 금속층이, 예를 들어 전류 분배층으로 또는 연결층으로 통과하여 연장되는 하나 또는 복수의 개구들을 구비할 수 있다. 평면도에서, 전류 분배층은 패시베이션 층의 개구 또는 복수의 개구들을 완전히 덮을 수 있다. 특히, 패시베이션 층은 연결층, 확산 베리어 층 및 전류 분배층을 측방향으로 둘러싼다. 이 경우, 패시베이션 층은, 예를 들어, 제 1 금속층으로부터 반도체 바디까지 수직 방향으로 연장되고, 특히 절연층에 인접한다. 수직 방향에서, 제 1 금속층은, 예를 들어, 패시베이션 층과 절연층 사이에 배열된다. 제 1 금속층, 연결층, 확산 베리어 층 및 전류 분배층에 대해, 패시베이션 층은 특정 영역들에서 캡슐화 층으로서 역할을 할 수 있다. 그러나, 패시베이션 층은 절연 층의 일부로서 구성될 수 있거나, 또는 선택적일 수 있다.
컴포넌트의 적어도 하나의 실시예에 따르면, 컴포넌트는 컴포넌트의 리버스 측면 상에서 제 2 금속층의 제 1 서브구역 및 제 2 서브구역을 통해 전기적으로 접촉가능하도록 구성된다. 다시 말해, 컴포넌트는, 방사선 통과 표면을 등지는 컴포넌트의 리버스 측면을 통해, 외부 전압원과의 전기적 접촉이 가능해질 수 있다. 따라서, 방사선 통과 표면은 특히 전기 접촉들 또는 전도체 트랙들이 없다.
상술된 컴포넌트들 중 하나 또는 복수 개를 제조하기 위한 방법의 일 실시예에서, 예를 들어, 에피택셜 성장된 반도체 바디가 제공된다. 제 1 금속층은, 예를 들어, 갈바니 증착(galvanic deposition) 프로세스에 의해 반도체 바디 상에 형성된다. 이 경우, 제 1 금속층은 전기 전도성 시드 층 상에 갈바니 방식으로 증착될 수 있으며, 특히, 반도체 바디를 등지는 패시베이션 층의 측면 상에 형성된다. 또한, 전기 전도성 층, 특히 금속-함유 거울 층이, 반도체 바디를 등지는 제 1 금속층의 제 1 금속층의 측면 상에 형성될 수 있다. 사전에, 절연층이 적어도, 전기 전도성 층과 제 1 금속층 사이의 부분적인 전기적 절연을 위해 형성될 수 있다. 제 2 금속층이, 예를 들어, 전기 전도성 층에 갈바니 방식으로 적용된다.
전기 전도성 층은, 이 경우, 특정 영역들의 도금된 관통 홀에 전기적으로 연결될 수 있다. 특히, 전도성 층은 제 1 서브층, 및 제 1 서브층으로부터 측방향으로 이격된 제 2 서브층을 갖고, 예를 들어, 제 1 서브층은 도금된 관통 홀에 전기적으로 연결된다. 제 2 서브층이 제 1 금속층에 전기적으로 연결된다. 특히, 제 1 서브구역 및 이 제 1 서브구역으로부터 중간 공간만큼 측방향으로 이격되는 제 2 금속층의 제 2 서브구역이 제 1 서브층에 또는 제 2 서브층에 갈바니 방식으로 적용될 수 있다. 평면도에서, 중간 공간은 특히 제 1 금속층에 의해 브리징되고, 따라서, 적어도 측방향을 따라 완전히 덮여진다. 특히, 평면도에서, 제 1 금속층은 중간 공간을 완전히 덮을 수 있다. 제 1 서브구역은, 이 경우, 특히 제 1 서브층을 통해, 도금된 관통 홀에 전기적으로 연결된다. 제 2 서브구역이, 예를 들어 직접 또는 제 2 서브층을 통해 제 1 금속층에 전기적으로 연결될 수 있다.
방법의 적어도 하나의 실시예에 따르면, 제 2 금속층은 전기 절연성 포팅 화합물에 의해 포팅된다. 제 1 서브구역 및 제 2 서브구역은, 이 경우, 포팅 화합물 내에 임베딩되는 것이 바람직하므로, 제 1 서브구역 및 제 2 서브구역은 적어도 측방향으로 포팅 화합물에 의해 모든 측면들이 에워싸여진다. 제 1 서브구역과 제 2 서브구역 사이의 중간 공간은, 포팅 화합물의 재료에 의해, 적어도 부분적으로, 바람직하게는 완전히 채워진다.
이 방법은 특히 상술된 컴포넌트를 제조하는데 적합하다. 결과적으로, 컴포넌트와 함께 설명된 특징들은 방법에 대해 또한 고려될 수 있고, 그 반대도 가능하다.
컴포넌트의 추가적인 이점들 및 바람직한 실시예들은, 도 1 내지 도 3과 관련하여 아래에서 설명되는 예시적인 실시예들로부터 명백해진다.
도 1은 컴포넌트에 대한 예시적 실시예의 개략도를 도시한다.
도 2는 컴포넌트에 대한 예시적 실시예의 측방향 섹션의 개략도를 도시한다.
도 3은 컴포넌트에 대한 추가의 예시적 실시예의 개략도를 도시한다.
도 2는 컴포넌트에 대한 예시적 실시예의 측방향 섹션의 개략도를 도시한다.
도 3은 컴포넌트에 대한 추가의 예시적 실시예의 개략도를 도시한다.
동일한 엘리먼트들, 등가의 엘리먼트들 또는 동일한 기능을 갖는 엘리먼트들에는 도면들에서 동일한 참조 부호들이 제공된다. 각각의 경우에서, 도면들은 개략도들이며, 따라서, 반드시 실척에 맞는 것은 아니다. 오히려, 명확성을 위해, 비교적 작은 엘리먼트들, 특히 층 두께들은 과도하게 큰 사이즈로 나타내어질 수 있다.
컴포넌트에 대한 제 1 예시적 실시예가 도 1에 개략적으로 도시된다. 컴포넌트(100)는 캐리어(1), 및 캐리어 상에 배열되는 반도체 바디(2)를 갖는다. 반도체 바디(2)는 제 1 반도체 층(21), 제 2 반도체 층(22), 및 제 1 반도체 층과 제 2 반도체 층 사이에 배열되는 활성층(23)을 갖는다. 제 1 반도체 층(21), 제 2 반도체 층(22) 및 활성층(23)은 하나의 또는 복수의 도핑된 또는 도핑되지 않은 층들을 각각 구비할 수 있다. 활성층(23)은, 특히 반도체 바디의 p-n 전이 구역이다. 특히, 반도체 바디는 Ⅲ-V족 또는 Ⅱ-Ⅵ족 반도체 재료를 포함하거나 또는 이들로 이루어진다. 예를 들어, 제 1 반도체 층 및/또는 제 2 반도체 층은 GaN, GaP 또는 GaAs 층을 갖는다. 이들 층들은 알루미늄 및/또는 인듐을 추가로 포함할 수 있으며, 예를 들어, AlGaN, InAlGaN 또는 InAlGaP 층으로서 구성된다. 제 1 반도체 층(21) 및 제 2 반도체 층(22)은 예를 들어, n-형 및 p-형 전도체로서 각각 구성될 수 있거나, 또는 그 역의 경우도 가능하다. 예를 들어, 제 2 반도체 층(22)은 p-형 전도체로서 구성된다. 컴포넌트(100)는 특히 성장 기판이 없다.
컴포넌트는 방사선 통과 표면(101) 및 이 방사선 통과 표면을 등지는 리버스 측면(102)을 갖는다. 방사선 통과 표면(101)은 구조화된 구성을 갖는다. 특히, 방사선 통과 표면(101)은, 반도체 바디(2)의 제 1 메인 표면(201)에 의해 예를 들어, 제 1 반도체 층(21)의 표면에 의해 형성된다. 방사선 통과 표면(101)은, 제 1 반도체 층(21) 상에 배열되는 방사선 투과성 층의 표면에 의해 형성되는 것이 또한 가능하다. 특히, 컴포넌트(100)는 리버스 측면(102)을 통해 외부적으로 전기적으로 접촉가능하다. 따라서, 컴포넌트(100)는 표면 장착형 컴포넌트로서 구성될 수 있다.
도 1에서, 연결층(8), 확산 장벽층(7), 전류 분배층(5), 패시베이션 층(90), 제 1 금속층(3), 절연층(9) 및 전기 전도성 층(6)은 반도체 바디(2)와 캐리어(1) 사이에 적어도 제 위치들로 나타내어지는 시퀀스로 배열된다. 원칙적으로, 전류 분배층(5)을 생략할 수 있다.
캐리어(1)는 제 2 금속층(4)을 갖는다. 제 2 금속층은 제 1 서브구역(41) 및 제 2 서브구역(42)을 포함하고, 제 2 서브구역(42)은 제 1 서브구역(41)으로부터 측방향으로 이격된다. 중간 공간(40)이 제 1 서브구역(41)과 제 2 서브구역(42) 사이에 형성되어서, 제 1 서브구역(41)은 제 2 서브구역(42)으로부터 전기 절연된다.
캐리어(1)는 몰딩(10)을 더 포함한다. 몰딩(10)은 특히 전기 절연체로서 구성된다. 예를 들어, 몰딩(10)은 포팅 화합물로서 구성된다. 제 1 서브구역(41) 및 제 2 서브구역(42)을 갖는 제 2 금속층(4)은 몰딩(10)에 의해, 특히 제 2 금속층(4)의 전체 둘레에 걸쳐 측방향으로 에워싸여진다. 이 경우, 제 1 서브구역(41) 및 제 2 서브구역(42)은 특히 측방향들에서 몰딩(10)에 인접한다. 중간 공간(40)이, 예를 들어, 몰딩의 전기 절연성 재료로 완전히 채워진다. 제 2 금속층(4)의 서브구역들(41 및 42)은 특히 몰딩(10)에 의해 기계적으로 안정적인 방식으로 함께 고정된다. 측방향에서, 제 2 금속층(4)은 예를 들어, 컴포넌트(100)의 에지로 연장되지 않으며, 측방향들에서, 특히 몰딩(10)에 완전히 임베딩된다. 측방향에서, 몰딩(10)은 예를 들어, 반도체 바디(2)의 제 1 반도체 층(21)과 함께 종결된다. 몰딩(10)의 이러한 구성은 제 2 금속층(4)의 기계적 무결성을 증가시키고 그에 따라 컴포넌트(100)의 안정성을 증가시킨다.
제 1 금속층(3)이 반도체 바디(2)와 제 2 금속층(4) 사이에 배열된다. 평면도에서, 제 1 금속층(3)은, 적어도 측방향을 따라 중간 공간(40)을 완전히 브리징한다. 특히, 제 1 금속층(3)은, 전체 중간 공간(40)의 적어도 60%, 예를 들어 적어도 80% 또는 적어도 90%, 예를 들어, 약 95%를 브리징한다. 특히, 제 1 금속층(3)은 컴포넌트의 기계적 안정화 층으로서 구성될 수 있다. 이러한 경우, 제 1 금속층(3)은 적어도 5㎛, 특히 적어도 10㎛의 수직 두께를 갖는다. 예를 들어, 제 1 금속층(3)의 두께는, 5㎛ 내지 50㎛, 예를 들어, 5㎛ 내지 30㎛ 또는 10㎛ 내지 20㎛이다. 제 1 금속층(3)에 의한 중간 공간(40)의 적어도 측방향의 완전한 커버리지로 인해, 컴포넌트는 중간 공간(40)의 구역들 내에 기계적 취약 포인트(weak point)들이 없다. 특히, 제 1 금속층(3)은 연속적인 형태를 갖는다. 평면도에서, 반도체 바디(2)는 특히 제 1 금속층(3)을 완전히 덮는다. 측방향으로, 제 1 금속층(3)은 절연층(9)에 의해 에워싸여진다.
제 2 금속층(4)은 컴포넌트(100)의 기계적 안정화 층으로서 구성될 수 있다. 특히, 제 2 금속층(4)은 예를 들어 제 1 금속층(3)과 중첩되는 구역들에서, 예를 들어, 제 1 금속층(3)의 두께와 적어도 동일한 사이즈이거나 또는 바람직하게는 적어도 2배, 예를 들어 4배 또는 10배의 사이즈인 수직 두께를 갖는다. 평면도에서, 제 1 금속층(3) 및 제 2 금속층(4)은 바람직하게는 함께 활성층(23)을 완전히 덮는다. 활성층(23)의 완전한 커버리지에 의해, 특히 활성층(23)의 구역은 기계적 안정화 금속층들(3 및 4)에 의해 제공되는 기계적 지지가 없는 상태로 남아있는 곳이 없으므로, 컴포넌트(100)는 특히 기계적으로 안정적인 구성을 갖는다.
제 1 금속층(3) 및 제 2 금속층(4)은 각각 갈바니 방식으로 증착된 금속층일 수 있다. 이들은 동일한 금속, 예를 들어 니켈 또는 구리를 포함할 수 있다. 특히, 이들은 또한 상이한 재료들을 포함할 수 있다. 예를 들어, 제 1 금속층(3)은 제 2 금속층(4)보다 더 높은 탄성 계수를 갖는다. 예를 들어, 제 2 금속층(4)은 제 1 금속층(3)보다 더 높은 열 전도율을 갖는다. 예를 들어, 제 1 금속층(3)은 니켈을 포함하고, 제 2 금속층(4)은 구리를 포함한다.
절연층(9)이 제 1 금속층(3)과 제 2 금속층(4) 사이에 배열된다. 절연층(9)에 의해, 제 1 금속층(3)은 제 2 금속층(4)의 제 1 서브구역(41)으로부터 전기적으로 절연된다. 이 경우, 절연층(9)은 연속적인 형태를 가질 수 있다. 본딩층(미도시)이 제 1 금속층(3)과 절연층(9) 사이에 배열되는 것이 가능하다. 이러한 본딩층은 코팅 프로세스에 의해, 예를 들어 기상 증착에 의해 제 1 금속층(3)에 적용될 수 있다. 특히, 본딩층은 티타늄 또는 크롬을 포함한다. 본딩층에 의해, 본딩층과 절연층(9) 사이에 높은 기계적 안정성이 달성될 수 있다.
절연층(9) 및 제 1 금속층(3)은 공통 개구(91)를 갖고, 도금된 관통 홀(24)이 공통 개구(91)를 통해 연장된다. 더욱이, 절연층(9)은 적어도 제 2 개구(92)를 갖고, 제 2 금속층(4)의 제 2 서브구역(42)이 제 2 개구(92)를 통해 제 1 금속층(3)으로 연장된다.
특히, 제 2 금속층(4)은 절연층(9) 상에 갈바니 방식으로 증착되는 금속층이다. 제 2 금속층(4)의 제공 전에, 전기 전도성 층(6)이 절연층(9)에 제공될 수 있다. 제 2 개구(92)의 영역에서, 제 1 금속층(3) 및 전기 전도성 층(6)은, 예를 들어, 직접적인 전기 접촉상태이다. 이어서, 이 전기 전도성 층(6)은, 예를 들어, 중간 공간(40)이 전기 전도성 층(6)을 갖지 않도록 구성될 수 있다. 전기 전도성 층(6)은 특히, 예를 들어, 갈바니 코팅 프로세스 동안, 서브구역들(41 및 42)과 함께 제 2 금속층(4)을 위한 시드 층으로서 역할을 한다.
전기 전도성 층(6)은 바람직하게는 거울 층으로서 구성된다. 예를 들어, 이는, 알루미늄, 로듐, 팔라듐, 은 또는 금과 같은 금속을 포함한다. 컴포넌트(100)의 동작 동안, 전기 전도성 층(6)은 전자기 방사선을 방사선 통과 표면(101)의 방향으로 반사시킨다. 특히, 전기 전도성 층(6)은, 컴포넌트의 동작 동안 활성층(23)에 의해 생성되는 방사선의 스펙트럼의 충돌 비율 중 적어도 60%, 바람직하게는 적어도 80%, 더욱 바람직하게는 적어도 90%를 반사한다. 도 1에서, 전기 전도성 층(6)은 제 2 반도체 층(22) 및 활성층(23)을 지나 측방향으로 연장된다. 측방향으로, 이는, 특히 제 2 금속층(4) 또는 몰딩(10)에 의해 범위가 정해지고, 특히 그 전체 둘레에 걸쳐 둘러싸여진다. 따라서, 전기 전도성 층(6)은, 습도 또는 산소와 같은 환경적 영향으로부터 보호될 수 있다.
확산 장벽층(7)은 반도체 바디(2)와 전류 분배층(5) 사이에 배열된다. 이 층은 특히, 전류 분배층(5), 전기 전도층(6), 제 1 금속층(3)으로부터 또는 제 2 금속층(4)으로부터 연결층(8)으로 그리고 그에 따라 활성층(23)으로 금속 원자들 또는 금속 이온들의 이동을 방지하고, 그에 따라 이들에 대한 어떠한 손상도 방지한다.
연결층(8)이 반도체 바디(2)와 확산 베리어 층(7) 사이에 배열되고, 연결층(8)은 전기 전도성이며, 바람직하게는 방사선의 반사를 위해 구성되며, 예를 들어, Ag, Al, Pd, Rh, Au, ITO, ZnO로 이루어진다. 반도체 바디(2)의 평면도에서, 전기 전도성 층(6) 및 연결층(8)은 함께, 예를 들어 활성층(23)을 완전히 덮는다. 전기 전도성 층(6) 및 연결층(8)의 이러한 구성은 컴포넌트(100)의 방사선 커플링-아웃 효율을 증가시킨다.
컴포넌트는 연결층(8), 확산 장벽층(7) 및 전류 분배층(5)을 측방향들에서, 특히 그들의 전체 둘레에 걸쳐 에워싸는 패시베이션 층(90)을 갖는다. 전기 전도성 층(6) 및 절연층(9)은 컴포넌트의 에지에서 단차를 가지며, 제 2 반도체 층(22) 및 활성층(23)이 절연층(9)에 의해 또는 전기 전도성 층(6)에 의해 특정 영역들에서 에워싸여지는 그러한 방식으로 구성된다. 따라서, 컴포넌트(100)의 리버스 측면(102)에 대해 측방향으로 방출되는 방사선은 전기 전도성 층(6)에 의해 방사선 통과 표면(101)의 방향으로 다시 반사될 수 있다. 이 경우, 절연층(9)은, 예를 들어 컴포넌트(100)의 동작 동안 생성된 방사선에 대해 투과성이도록 구성된다.
반도체 바디(2)는 리세스(25)를 갖는다. 리세스(25)는 반도체 바디(2)의 제 2 메인 표면(202)으로부터 제 2 반도체 층(22) 및 활성층(23)을 통해 제 1 반도체 층(21)으로 연장된다. 도금된 관통 홀(24)이 리세스(25)에 형성된다. 이 경우, 도금된 관통 홀(24)은 측방향으로 특히 그의 전체 둘레에 걸쳐 절연층(9)에 의해 에워싸여진다. 도금된 관통 홀(24)은 전기 전도성 재료, 예를 들어 금속을 포함한다. 도금된 관통 홀(24)은 전기 전도성 층(6)을 통해 제 2 금속층(4)의 제 1 서브구역(41)에 전기적으로 연결된다. 도금된 관통 홀(24) 및 전기 전도성 층(6)은 동일한 전기 전도성 재료 또는 상이한 재료들을 포함할 수 있다. 도금된 관통 홀(24)은, 특히 전기 전도성 층(6)과 직접적인 전기 접촉상태로 있다. 컴포넌트(100)가 제 1 반도체 층(21)의 전기적 접촉을 위해 복수의 도금된 관통 홀들(24)을 갖는 것이 또한 가능하고, 그 결과, 제 1 반도체 층(21) 내에서 특히 균일한 전류 분배가 달성된다.
컴포넌트(100)는 리버스 측면(102)을 통해, 즉 리버스 측면 상에서 전기적으로 접촉할 수 있도록 구성된다. 따라서, 컴포넌트(100)는 제 1 서브구역(41) 및 제 2 서브구역(42)을 통해 외부 전압원에 전기적으로 연결될 수 있다. 이 경우, 반도체 바디(2)는, 특히 제 2 금속층(4)의 제 1 및 제 2 서브구역들(41 및 42)을 완전히 덮는다. 도 1에서, 컴포넌트(100)는, 리버스 측면(102) 상에, 제 1 서브구역(41)과 직접 전기 접촉되는 제 1 접촉층(410) 및 제 2 금속층(4)의 제 2 서브구역(42)과 직접 전기 접촉되는 제 2 접촉층(420)을 갖는다. 캐리어(1)의 평면도에서, 반도체 바디(2)는, 특히 제 1 및 제 2 접촉층들(410 및 420)을 완전히 덮는다. 반도체 바디(2)의 평면도에서, 접촉층들(410 및 420)은, 예를 들어 제 1 서브구역(41) 또는 제 2 서브구역(42)을 완전히 덮거나 또는 특히 상기 서브구역들(41 및 42)을 지나서 각각 돌출된다. 제 1 접촉층(410)은 특히 n-형 접촉층으로서 구성되고, 제 2 접촉층(420)은 예를 들어 p-형 접촉층으로서 구성된다.
도 2는 도 1에 표기된 라인 AA'를 따르는 컴포넌트(100)의 측방향 단면을 도시한다.
컴포넌트(100)는 제 1 금속층(3) 및 절연층(9)에 공통인 개구들(91)를 가지며, 도금된 관통 홀(24)은 제 1 반도체 층(21)의 전기 접촉을 위해 이 개구들(91)을 통해 연장된다. 두 개의 이러한 공통 개구들이 도 2에 도시된다. 그로부터 벗어나는 방식으로, 컴포넌트(100)는 단지 하나 또는 2개 보다 더 많은 그러한 개구들(91)을 가질 수 있다. 이 경우, 금속층(3)은, 도금된 관통 홀(24)과 제 1 금속층(3) 사이의 전기 절연을 위해 절연층(9)이 배열되는 개구(30)를 갖는다. 공통 개구(91)에서, 도금된 관통 홀(24)은 따라서, 절연층(9)에 의해 그 전체 둘레에 걸쳐 측방향으로 에워싸여진다.
수직 방향에서, 도금된 관통 홀(24)은, 특히 미러층으로서 형성되는 전기 전도성 층(6)부터 제 1 금속층(3)의 개구를 통과하여, 특히 공통 개구(91)를 통과하여 제 1 반도체 층(21)까지 연장된다. 전기 전도성 층(6)은, 제 1 서브층(61), 및 이 제 1 서브층(61)으로부터 측방향으로 이격되어 전기적으로 절연되어 있는 제 2 서브층(62)을 갖는다. 특히, 서브층들(61 및 62)은 중간 공간(40)의 영역에서 트렌치(60)에 의해 서로로부터 공간적으로 분리된다. 트렌치(60)는 전기 절연성 재료에 의해, 예를 들어 몰딩(10)의 재료에 의해 채워질 수 있다. 예를 들어, 제 2 금속층(4)의 제 1 서브구역(41)은 제 1 서브층(61)을 통해, 도금된 관통 홀(24)에 전기적으로 직접 연결된다. 따라서, 제 1 서브구역(41), 제 1 서브층(61) 및 도금된 관통 홀(24)은 컴포넌트(100)의 제 1, 예를 들어 n-측 극성으로 할당된다.
도 2에서, 패시베이션 층(90)은 복수의 개구들(93)을 가지며, 제 1 금속층(3)이 제 2 반도체 층(22)의 전기 접촉을 위해 이 복수의 개구들(93)을 통해 연장된다. 제 1 금속층(3)은 특히 제 2 금속층(4)의 제 2 서브구역(42)에 전기적으로 연결된다. 이 경우, 제 2 서브구역(42)은 패시베이션 층(90)의 개구(93)에서 전기 전도성 층(6)의 제 1 금속층(3) 및 제 2 서브층(62)과 인접할 수 있다. 또한, 제 2 서브층(62)은 제 1 금속층(3)과 제 2 서브구역(42) 사이에 수직 방향으로 배열될 수 있다. 따라서, 제 2 서브구역(42), 제 2 서브층(62) 및 제 1 금속층(3)은, 제 1 극성과는 상이한 컴포넌트(100)의 제 2, 예를 들어 p-측 극성으로 할당된다.
AA'로 표기된 수직 높이의 경우, 제 1 금속층(3)은 전기 전도성 층(6)에 의해 그리고 또한 제 2 금속층(4)에 의해 측방향으로 에워싸여진다. 몰딩(10)은 측방향으로 컴포넌트(100)의 범위를 정하고, 제 2 금속층(4)은 몰딩(10)에 의해 그 전체 둘레에 걸쳐 측방향으로 에워싸여진다.
도 3은 컴포넌트(100)에 대한 추가의 예시적인 실시예를 개략적으로 도시한다. 이러한 예시적 실시예는 도 1에 도시된 예시적인 실시예에 실질적으로 대응한다. 이와 대조적으로, 제 1 반도체 층(21)을 포함하는 전체 반도체 바디(2)는 절연층(9)에 의해 측방향으로 범위가 정해진다. 이 경우, 전체 반도체 바디(2)는 절연층(9)에 의해 그리고/또는 몰딩(10)에 의해 측방향으로 에워싸여진다. 수직 방향에서, 절연층(9)은 특히 반도체 바디(2)와 동일한 평면에서 종료한다. 제 1 금속층(3) 및 제 2 금속층(4)은 함께 전체 반도체 바디(2)를 완전히 덮을 수 있다.
제 1 서브구역과 제 1 서브구역으로부터 중간 공간만큼 측방향으로 이격된 제 2 서브구역을 갖는 컴포넌트의 리버스 측면 상의 금속층을 사용함으로써, 컴포넌트는 기계적으로 안정화될 수 있고 동시에 서브구역들을 통해 외부에서 전기적으로 접촉될 수 있다. 중간 공간과, 금속층들 사이에 배열되는 적절한 구성의 전기 전도성 층을 브리징하는 추가 금속층의 형성을 통해, 컴포넌트는 기계적 취약 포인트들이 없고 반도체 바디와 컴포넌트의 캐리어 사이에 배열되는 복잡한 재분배 배선 평면이 없는 방식으로 설계될 수 있다.
독일 특허 출원 제 10 2015 100 578.6호가 우선권으로 주장되며, 이로써, 상기 출원의 개시내용이 인용에 의해 포함된다.
본 발명은 본 발명에 기반하여 본 발명을 설명하는 예시적인 실시예들로 한정되지 않는다. 오히려 본 발명은 특히 특허 청구항들의 특징들의 임의의 조합을 비롯한 임의의 신규한 특징 및 또한 특징들의 임의의 조합을 포함하지만, 상기 특징 또는 상기 조합 그 자체는 특허 청구항들 또는 예시적 실시예들에서 명시적으로 표현되지 않는다.
Claims (19)
- 반도체 바디(2), 제 1 금속층(3) 및 제 2 금속층(4)을 갖는 컴포넌트(100)로서,
- 상기 제 1 금속층(3)은 상기 반도체 바디(2)와 상기 제 2 금속층(4) 사이에 배열되고,
- 상기 반도체 바디는 상기 제 1 금속층을 등지는 측 상의 제 1 반도체 층(21), 제 1 금속층을 향하는 측 상의 제 2 반도체 층(22), 및 상기 제 1 반도체 층과 상기 제 2 반도체 층 사이에 배열된 활성층(23)을 구비하고,
- 상기 컴포넌트는 도금된 관통 홀(24)을 구비하며, 상기 도금된 관통 홀은 상기 제 1 반도체 층의 전기 접촉을 위해 상기 제 2 반도체 층 및 상기 활성층을 통과하여 연장되고,
- 제 2 금속층은 제 1 서브구역(41), 및 중간 공간(40)만큼 상기 제 1 서브구역으로부터 측방향으로 이격된 제 2 서브구역(42)을 갖고, 상기 제 1 서브구역은 상기 도금된 관통 홀에 전기적으로 연결되며 상기 컴포넌트의 제 1 전기 극성으로 할당되고,
- 평면도에서, 상기 제 1 금속층은 상기 중간 공간을 측방향으로 완전히 브리징하며 상기 제 1 전기 극성과는 상이한, 상기 컴포넌트의 제 2 전기 극성으로 할당되고,
- 상기 제 2 금속층(4)은 몰딩(10)에 의해 측방향으로 범위가 정해지고,
- 상기 제 2 금속층(4)의 측방향으로 이격된 서브구역들(41, 42)은 상기 몰딩(10)에 의해 함께 고정(hold)되고, 그리고
- 상기 제 2 금속층(4)과 함께 상기 몰딩(10)은 상기 컴포넌트의 캐리어를 형성하는, 컴포넌트. - 제 1 항에 있어서,
상기 제 1 금속층(3)은 상기 컴포넌트의 기계적 안정화 층으로서 구성되는, 컴포넌트. - 제 1 항 또는 제 2 항에 있어서,
상기 제 1 금속층(3)은 연속적인 형태를 가지며, 5㎛ 내지 50㎛의 두께를 갖는, 컴포넌트. - 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
상기 제 1 금속층(3)과 상기 제 1 서브구역(41)은 함께 상기 활성층(23)의 총 표면적의 적어도 90%를 덮는, 컴포넌트. - 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
상기 제 1 서브구역(41) 및 상기 제 2 서브구역(42)은 상기 몰딩에 임베딩되는, 컴포넌트. - 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
상기 제 1 금속층(3) 및/또는 상기 제 2 금속층(4)은 제 1 금속 및 적어도 하나의 추가 재료를 포함하며, 상기 제 1 금속의 비율은 상기 제 1 금속층 또는 상기 제 2 금속층의 적어도 90 원자 퍼센트인, 컴포넌트. - 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
상기 제 1 금속층(3)은 상기 제 2 금속층(4)보다 더 높은 탄성률을 갖고 그리고/또는 상기 제 2 금속층은 상기 제 1 금속층보다 더 높은 열 전도율을 갖는, 컴포넌트. - 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
상기 제 1 금속층(3)은 개구(30)를 가지며, 상기 개구(30)를 통해 상기 도금된 관통 홀(24)이 수직 방향으로 연장되는, 컴포넌트. - 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
상기 제 1 금속층(3)과 상기 제 2 금속층(4) 사이에 전기 전도성 층(6)이 배열되고,
- 상기 전기 전도성 층(6)은, 제 1 서브층(61), 및 상기 제 1 서브층(61)으로부터 측방향으로 이격되어 있는 제 2 서브층(62)을 갖고,
- 상기 제 1 서브층은 제 1 서브구역(41)에 전기적으로 연결되고, 그리고
- 상기 제 2 서브층은 상기 제 2 서브구역(42)에 전기적으로 연결되는, 컴포넌트. - 제 9 항에 있어서,
상기 제 2 금속층(4)은 상기 전기 전도성 층(6)에 인접하고 그리고 상기 제 1 서브구역(41)은 제 1 서브층(61)을 통해 상기 도금된 관통 홀(24)에 전기적으로 연결되는, 컴포넌트. - 제 9 항 또는 제 10 항에 있어서,
상기 전기 전도성 층(6)은 금속을 함유하고 미러 층으로서 형성되는, 컴포넌트. - 제 1 항 내지 제 11 항 중 어느 한 항에 있어서,
상기 제 2 반도체 층(22)은 상기 제 1 금속층(3)을 통해 상기 제 2 금속층(4)의 상기 제 2 서브구역(42)에 전기적으로 연결되고, 그리고 상기 제 2 서브구역은 상기 컴포넌트의 상기 제 2 전기 극성으로 할당되는, 컴포넌트. - 제 1 항 내지 제 12 항 중 어느 한 항에 있어서,
상기 컴포넌트는, 상기 제 1 금속층(3)을 등지는 상기 제 2 금속층(4)의 측면 상의 상기 제 1 서브구역(41) 및 상기 제 2 서브구역(42)을 통해 전기적으로 접촉가능하도록 구성되는, 컴포넌트. - 제 1 항 내지 제 13 항 중 어느 한 항에 있어서,
상기 활성층(23)은, 상기 컴포넌트의 동작 동안, 전자기 방사선을 가시광, 자외선 또는 적외선 스펙트럼 범위로 방사하는, 컴포넌트. - 제 1 항 내지 제 14 항 중 어느 한 항에 있어서,
성장 기판이 없는, 컴포넌트. - 제 1 항에 기재된 컴포넌트를 제조하기 위한 방법으로서,
상기 반도체 바디(2)가 제공되고,
- 전기 전도성 층(6)이 상기 반도체 바디(2)를 등지는, 상기 제 1 금속층(3)의 측 상에 형성되어, 상기 전기 전도성 층이 특정 지역들에서 상기 도금된 관통 홀(24)에 전기적으로 연결되고, 그리고
- 상기 제 2 금속층(4)은 상기 전기 전도성 층(6)에 갈바니 방식으로 제공되는, 방법. - 제 16 항에 있어서,
상기 제 1 금속층(3)은, 상기 전기 전도성 층(6)의 제공에 앞서 상기 반도체 바디(2)에 갈바니 방식으로 제공되는, 방법. - 반도체 바디(2), 제 1 금속층(3) 및 제 2 금속층(4)을 갖는 컴포넌트(100)로서,
- 상기 제 1 금속층(3)은 상기 반도체 바디와 상기 제 2 금속층 사이에 배열되고,
- 상기 반도체 바디는 상기 제 1 금속층을 등지는 측 상의 제 1 반도체 층(21), 제 1 금속층을 향하는 측 상의 제 2 반도체 층(22), 및 상기 제 1 반도체 층과 상기 제 2 반도체 층 사이에 배열된 활성층(23)을 구비하고,
- 상기 컴포넌트는 도금된 관통 홀(24)을 구비하며, 상기 도금된 관통 홀은 상기 제 1 반도체 층의 전기 접촉을 위해 상기 제 2 반도체 층 및 상기 활성층을 통과하여 연장되고,
- 상기 제 2 금속층은 제 1 서브구역(41), 및 중간 공간(40)만큼 상기 제 1 서브구역으로부터 측방향으로 이격된 제 2 서브구역(42)을 갖고, 상기 제 1 서브구역은 상기 도금된 관통 홀에 전기적으로 연결되며 상기 컴포넌트의 제 1 전기 극성으로 할당되고, 그리고
- 평면도에서, 상기 제 1 금속층은 상기 중간 공간을 측방향으로 완전히 브리징하며 상기 제 1 전기 극성과는 상이한, 상기 컴포넌트의 제 2 전기 극성으로 할당되고, 상기 제 1 금속층(3)은 상기 컴포넌트의 연속적인 기계적 안정화, 바람직하게는 셀프 지지층으로서 구성되는, 컴포넌트. - 반도체 바디(2), 제 1 금속층(3) 및 제 2 금속층(4)을 갖는 컴포넌트(100)로서,
- 상기 제 1 금속층은 상기 반도체 바디와 상기 제 2 금속층 사이에 배열되고,
- 상기 반도체 바디는 상기 제 1 금속층을 등지는 측 상의 제 1 반도체 층(21), 제 1 금속층을 향하는 측 상의 제 2 반도체 층(22), 및 상기 제 1 반도체 층과 상기 제 2 반도체 층 사이에 배열된 활성층(23)을 구비하고,
- 상기 컴포넌트는 도금된 관통 홀(24)을 구비하며, 상기 도금된 관통 홀은 상기 제 1 반도체 층의 전기 접촉을 위해 상기 제 2 반도체 층 및 상기 활성층을 통과하여 연장되고,
- 상기 제 2 금속층은 제 1 서브구역(41), 및 중간 공간(40)만큼 상기 제 1 서브구역으로부터 측방향으로 이격된 제 2 서브구역(42)을 갖고, 상기 제 1 서브구역은 상기 도금된 관통 홀에 전기적으로 연결되며 상기 컴포넌트의 제 1 전기 극성으로 할당되고, 그리고
- 평면도에서, 상기 제 1 금속층은 상기 중간 공간을 측방향으로 완전히 브리징하며 상기 제 1 전기 극성과는 상이한, 상기 컴포넌트의 제 2 전기 극성으로 할당되고,
상기 활성층 또는 전체 반도체 바디는, 상기 제 1 금속층 또는 상기 제 2 금속층에 의해 기계적으로 지지되지 않는 포인트를 갖지 않는, 컴포넌트.
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE102015100578.6 | 2015-01-15 | ||
| DE102015100578.6A DE102015100578A1 (de) | 2015-01-15 | 2015-01-15 | Bauelement und Verfahren zur Herstellung eines Bauelements |
| PCT/EP2015/078225 WO2016113032A1 (de) | 2015-01-15 | 2015-12-01 | Optoelektronisches halbleiterbauelement und dessen herstellungsverfahren |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20170104484A true KR20170104484A (ko) | 2017-09-15 |
| KR102391398B1 KR102391398B1 (ko) | 2022-04-26 |
Family
ID=54780282
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020177019740A KR102391398B1 (ko) | 2015-01-15 | 2015-12-01 | 광전자 반도체 디바이스 및 이를 제조하기 위한 방법 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US10312413B2 (ko) |
| JP (1) | JP6732759B2 (ko) |
| KR (1) | KR102391398B1 (ko) |
| CN (1) | CN107112392B (ko) |
| DE (2) | DE102015100578A1 (ko) |
| WO (1) | WO2016113032A1 (ko) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102015105509A1 (de) | 2015-04-10 | 2016-10-13 | Osram Opto Semiconductors Gmbh | Bauelement und Verfahren zur Herstellung eines Bauelements |
| DE102015117198A1 (de) | 2015-10-08 | 2017-04-13 | Osram Opto Semiconductors Gmbh | Bauelement und Verfahren zur Herstellung eines Bauelements |
| KR20170111974A (ko) * | 2016-03-30 | 2017-10-12 | 엘지이노텍 주식회사 | 발광소자, 백라이트 유닛 및 조명장치 |
| WO2018059697A1 (en) * | 2016-09-29 | 2018-04-05 | Osram Opto Semiconductors Gmbh | Optoelectronic semiconductor chip package and manufacturing method thereof |
| DE102016124380A1 (de) * | 2016-12-14 | 2018-06-14 | Osram Opto Semiconductors Gmbh | Halbleiterbauelement und Verfahren zur Herstellung eines Halbleiterbauelements |
| DE102017106508A1 (de) | 2017-03-27 | 2018-09-27 | Osram Opto Semiconductors Gmbh | Optoelektronisches Halbleiterbauteil und Herstellungsverfahren |
| DE102017111279A1 (de) | 2017-05-23 | 2018-11-29 | Osram Opto Semiconductors Gmbh | Halbleiterbauelement und Verfahren zur Herstellung eines Halbleiterbauelements |
| DE102017111278A1 (de) * | 2017-05-23 | 2018-11-29 | Osram Opto Semiconductors Gmbh | Halbleiterbauelement und Verfahren zur Herstellung eines Halbleiterbauelements |
| DE102017111277A1 (de) * | 2017-05-23 | 2018-11-29 | Osram Opto Semiconductors Gmbh | Halbleiterbauelement und Verfahren zur Herstellung eines Halbleiterbauelements |
| WO2020009504A1 (ko) * | 2018-07-04 | 2020-01-09 | 엘지이노텍 주식회사 | 반도체 소자 및 이의 제조 방법 |
| DE102018122492A1 (de) * | 2018-09-14 | 2020-03-19 | Osram Opto Semiconductors Gmbh | Optoelektronisches halbleiterbauelement mit einer ersten und zweiten metallschicht sowie verfahren zur herstellung des optoelektronischen halbleiterbauelements |
| DE102018122568A1 (de) | 2018-09-14 | 2020-03-19 | Osram Opto Semiconductors Gmbh | Optoelektronisches halbleiterbauelement mit erstem und zweitem kontaktelement und verfahren zur herstellung des optoelektronischen halbleiterbauelements |
| DE102018124341B4 (de) * | 2018-10-02 | 2024-05-29 | OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung | Bauelement mit vergrößerter aktiver Zone und Verfahren zur Herstellung |
| DE102018128692A1 (de) * | 2018-11-15 | 2020-05-20 | Osram Opto Semiconductors Gmbh | Optoelektronisches Halbleiterbauelement mit ersten Verbindungsbereichen und optoelektronische Vorrichtung |
| FR3091411B1 (fr) * | 2018-12-28 | 2021-01-29 | Commissariat Energie Atomique | Procédés de fabrication optimisés d’une structure destinée à être assemblée par hybridation et d’un dispositif comprenant une telle structure |
| DE102019106938A1 (de) * | 2019-03-19 | 2020-09-24 | OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung | Optoelektronisches Halbleiterbauelement mit isolierender Schicht und Verfahren zur Herstellung des optoelektronischen Halbleiterbauelements |
| DE102021209250A1 (de) * | 2021-08-24 | 2023-03-02 | OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung | Schichtenstapel für einen Halbleiterchip, Halbleiterchip und Verfahren zur Herstellung eines Schichtenstapels für einen Halbleiterchip |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20120027318A (ko) * | 2009-05-11 | 2012-03-21 | 크리 인코포레이티드 | 반사 구조를 갖는 반도체 발광 다이오드 및 그 제조 방법 |
| KR20120031342A (ko) * | 2010-09-24 | 2012-04-03 | 서울반도체 주식회사 | 웨이퍼 레벨 발광 다이오드 패키지 및 그것을 제조하는 방법 |
| WO2014128574A1 (en) * | 2013-02-19 | 2014-08-28 | Koninklijke Philips N.V. | A light emitting die component formed by multilayer structures |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4012833A (en) * | 1973-12-28 | 1977-03-22 | Sony Corporation | Method of making display structure having light emitting diodes |
| JPS57193084A (en) * | 1981-05-22 | 1982-11-27 | Toshiba Corp | Light emitting device |
| CN100365834C (zh) * | 2004-08-02 | 2008-01-30 | 晶元光电股份有限公司 | 具有热通道黏结层的发光二极管及发光二极管阵列 |
| DE102007022947B4 (de) * | 2007-04-26 | 2022-05-05 | OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung | Optoelektronischer Halbleiterkörper und Verfahren zur Herstellung eines solchen |
| JP5197654B2 (ja) | 2010-03-09 | 2013-05-15 | 株式会社東芝 | 半導体発光装置及びその製造方法 |
| JP4875185B2 (ja) * | 2010-06-07 | 2012-02-15 | 株式会社東芝 | 光半導体装置 |
| DE102010025320B4 (de) * | 2010-06-28 | 2021-11-11 | OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung | Optoelektronisches Bauelement und Verfahren zu dessen Herstellung |
| US8558409B2 (en) * | 2010-07-09 | 2013-10-15 | Vestas Wind Systems A/S | High voltage switchgear power supply arrangement for a wind turbine facility |
| DE102010027679A1 (de) | 2010-07-20 | 2012-01-26 | Osram Opto Semiconductors Gmbh | Optoelektronisches Bauelement |
| US9070851B2 (en) * | 2010-09-24 | 2015-06-30 | Seoul Semiconductor Co., Ltd. | Wafer-level light emitting diode package and method of fabricating the same |
| KR101293637B1 (ko) * | 2011-01-14 | 2013-08-13 | 서울대학교병원 | 줄기세포의 부유배양용 조성물 |
| JP5989420B2 (ja) | 2012-06-28 | 2016-09-07 | 株式会社東芝 | 半導体発光装置 |
| DE102012106953A1 (de) * | 2012-07-30 | 2014-01-30 | Osram Opto Semiconductors Gmbh | Verfahren zur Herstellung einer Mehrzahl von optoelektronischen Halbleiterchips und optoelektronischer Halbleiterchip |
| DE102012217533A1 (de) | 2012-09-27 | 2014-03-27 | Osram Opto Semiconductors Gmbh | Verfahren zur Herstellung eines optoelektronischen Bauelements |
| JP6308025B2 (ja) * | 2014-05-30 | 2018-04-11 | 日亜化学工業株式会社 | 発光装置及び発光装置の製造方法 |
-
2015
- 2015-01-15 DE DE102015100578.6A patent/DE102015100578A1/de not_active Withdrawn
- 2015-12-01 US US15/542,935 patent/US10312413B2/en active Active
- 2015-12-01 CN CN201580073667.7A patent/CN107112392B/zh active Active
- 2015-12-01 JP JP2017537369A patent/JP6732759B2/ja active Active
- 2015-12-01 DE DE112015005964.4T patent/DE112015005964A5/de active Granted
- 2015-12-01 WO PCT/EP2015/078225 patent/WO2016113032A1/de active Application Filing
- 2015-12-01 KR KR1020177019740A patent/KR102391398B1/ko active IP Right Grant
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20120027318A (ko) * | 2009-05-11 | 2012-03-21 | 크리 인코포레이티드 | 반사 구조를 갖는 반도체 발광 다이오드 및 그 제조 방법 |
| KR20120031342A (ko) * | 2010-09-24 | 2012-04-03 | 서울반도체 주식회사 | 웨이퍼 레벨 발광 다이오드 패키지 및 그것을 제조하는 방법 |
| WO2014128574A1 (en) * | 2013-02-19 | 2014-08-28 | Koninklijke Philips N.V. | A light emitting die component formed by multilayer structures |
Also Published As
| Publication number | Publication date |
|---|---|
| JP6732759B2 (ja) | 2020-07-29 |
| US10312413B2 (en) | 2019-06-04 |
| CN107112392A (zh) | 2017-08-29 |
| WO2016113032A1 (de) | 2016-07-21 |
| DE102015100578A1 (de) | 2016-07-21 |
| DE112015005964A5 (de) | 2017-10-12 |
| JP2018502461A (ja) | 2018-01-25 |
| KR102391398B1 (ko) | 2022-04-26 |
| CN107112392B (zh) | 2019-08-13 |
| US20180358512A1 (en) | 2018-12-13 |
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