KR20170085377A - 적층 전자부품 및 적층 전자부품의 제조방법 - Google Patents

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Abstract

본 발명의 일 예에 의할 경우, 유전층을 사이에 두고 복수의 내부전극이 적층되는 액티브 영역과, 상기 액티브 영역의 상부 및 하부에 배치되는 상부 및 하부 커버영역을 포함하는 메인 바디, 상기 메인 바디의 외측에 배치되며 상기 내부전극과 전기적으로 연결되는 외부전극, 상기 메인 바디의 하부 커버영역과 상기 외부전극의 하부에 배치되는 복합바디를 포함하는 적층 전자부품과 이를 제조하는 방법이 제공된다.

Description

적층 전자부품 및 적층 전자부품의 제조방법{STACKED ELECTRONIC COMPONENT AND METHOD OF THE SAME}
본 발명은 전압 인가시 내부 전극 사이에 발생하는 어쿠스틱 노이즈를 저감하는 적층 전자부품 및 적층 전자부품의 제조방법에 관한 것이다.
적층 전자부품의 하나인 적층 커패시터는 다수의 유전층 사이에 내부전극이 형성된다.
유전층을 사이에 두고 중첩되는 내부전극이 형성되는 적층 커패시터에 전압을 직류 및 교류 전압을 인가하는 경우에는 내부전극 사이에서 압전 현상이 생기고 진동이 발생한다.
상기 진동은 유전층의 유전율이 높을수록, 동일한 정전 용량을 기준으로 전자부품의 형상이 상대적으로 큰 경우에 현저해지는 경향이 있다. 상기 진동은 상기 적층 커패시터의 외부전극에서 상기 적층 커패시터가 실장된 기판으로 전달된다. 이때, 상기 기판이 진동하며 공명이 발생된다.
즉, 상기 기판의 진동에 의해 발생되는 공명이 가청 주파수(20~2000Hz)의 영역에 포함되면, 그 진동음이 사람에게 불쾌감을 주는데 이와 같은 소리를 어쿠스틱 노이즈(Acoustic Noise)라고 한다.
상기 어쿠스틱 노이즈를 저감하기 위하여 적층 커패시터의 하부 커버 및 상부 커버의 두께를 서로 상이하게 하여서, 상기 적층 커패시터가 솔더에 의해 기판에 실장될 때 상기 솔더가 적층 전자부품의 일 면에 접하는 높이인 솔더 필렛(solder fillet)의 높이를 제어하는 방법이 소개되고 있으나, 이러한 방법만으로는 어쿠스틱 노이즈를 저감시키는데 한계가 있다.
일본 공개특허공보 제2006-203165호
본 발명의 목적 중 하나는, 기판 실장시 어쿠스틱 노이즈를 현저하게 저감시킬 수 있는 적층 전자부품 및 그 적층 전자부품의 제조방법을 제공하는 것이다.
본 발명의 또 다른 목적 중 하나는, 적층 전자부품을 기판에 실장하는 경우 적층 전자부품에 발생되는 솔더 크랙 (solder crack)을 저감시킬 수 있는 적층 전자부품 및 그 적층 전자부품의 제조방법을 제공하는 것이다.
본 발명의 일 예에 따른 적층 전자부품은, 유전층을 사이에 두고 복수의 내부전극이 적층되는 액티브 영역과, 상기 액티브 영역의 상부 및 하부에 배치되는 상부 및 하부 커버영역을 포함하는 메인 바디와, 상기 메인 바디의 외측에 배치되며, 상기 내부전극과 전기적으로 연결되는 외부전극을 포함하며, 상기 메인 바디의 하부 커버영역과 상기 외부전극의 하부에 배치되는 복합 바디를 포함한다.
본 발명의 다른 일 예에 따른 적층 전자부품을 제조하는 방법은 복수의 내부전극이 적층된 적층 구조와 유전물질을 포함하는 메인 바디와, 상기 메인 바디의 외부면에 형성되며, 상기 내부전극과 전기적으로 연결되는 외부전극을 포함하는 예비 바디를 준비하는 단계, 상기 예비 바디를 유전물질과 수지를 포함하는 복합 바디 상에 배치하는 단계, 상기 예비 바디의 하부가 상기 복합 바디의 상부에 고정되도록 상기 예비 바디의 상부로부터 상기 복합 바디의 하부에 이르기까지 상기 예비 바디와 상기 복합 바디를 프레스하는 단계, 상기 프레스한 예비 바디 및 복합 바디를 개별화하는 단계, 상기 개별화하는 단계 이후에 개별화된 예비 바디 및 복합 바디의 복합 부품을 경화하는 단계를 포함한다.
본 발명에 의하면, 기판 실장시 어쿠스틱 노이즈를 현저하게 저감시킨 적층 전자부품 및 그 실장 기판이 제공된다.
본 발명에 의하면, 기판 실장시 적층 전자부품의 외부전극과 솔더 간에 발생되는 솔더 크랙을 저감시킨 적층 전자부품 및 그 실장 기판이 제공된다.
도1 은 본 발명의 일 실시 예에 따른 적층 전자부품을 일부 절개하여 도시한 개략 절개 사시도이다.
도2 는 도1 의 적층 전자부품을 A-A'단면으로 절단하여 도시한 단면도이다.
도3 은 도2 의 적층 전자부품을 설명하기 위한 개략 단면도이다.
도4 는 도1 의 적층 전자부품이 기판에 실장된 모습을 개략적으로 나타낸 개략 사시도이다.
도5 는 도1 의 적층 전자부품을 제조하는 방법을 개략적으로 나타내는 개략 순서도이다.
본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 예를 들어, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
한편, 본 명세서에서 사용되는 "일 예(one example)"라는 표현은 서로 동일한 실시예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공되는 것이다. 그러나, 아래 설명에서 제시된 예들은 다른 예의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 예에서 설명된 사항이 다른 예에서 설명되어 있지 않더라도, 다른 예에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 예에 관련된 설명으로 이해될 수 있다.
또한, 명세서 전체에서,"상에"형성된다는 것은 직접적으로 접촉하여 형성되는 것을 의미할 뿐 아니라, 사이에 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
덧붙여, 명세서 전체에서 어떤 부분이 다른 부분과 '연결'되어 있다고 할 때, 이는'직접적으로 연결'되어 있는 경우 뿐만 아니라, 그 중간에 다른 소자를 사이에 두고 '간접적으로 연결'되어 있는 경우도 포함한다.
적층 전자부품
이하에는 본 발명의 일 예에 따른 적층 전자부품을 설명하되, 특히 그 일 예로서 적층 커패시터로 설명하지만, 반드시 이에 제한되는 것은 아니다.
본 발명의 일 실시형태에 따르면, T-방향은 적층 전자부품의 유전층의 적층방향이며, L-방향은 바디의 길이 방향이며, W-방향은 바디의 폭 방향일 수 있다.
본 발명의 일 실시형태에 따르면, 메인 바디의 하부는 적층 전자부품이 기판 상에 실장되는 경우 상기 기판과 마주하게 되는 부분이고, 상부는 상기 하부로부터 유전층이 적층되는 T-방향으로 연장되는 부분일 수 있다.
도1 은 본 발명의 일 예에 따른 적층 전자부품을 일부 절개하여 도시한 개략 절개 사시도이며, 도2 는 도1 의 적층 전자부품을 A-A'단면으로 절단하여 도시한 단면도이며, 도3 은 도2 의 적층 전자부품을 설명하기 위한 개략 단면도이다
도1 내지 도3 을 참조하면, 본 발명의 일 예에 따른 적층 전자부품(10)은, 메인 바디(21), 외부전극(22), 및 복합 바디(23)를 포함한다.
상기 메인 바디(21)는 유전층(211a)을 사이에 두고 복수의 내부전극(211b)이 적층되는 액티브 영역(211)과, 상기 액티브 영역의 상부 및 하부에 배치되는 상부 커버영역(212)과 하부 커버영역(213)을 포함한다.
상기 메인 바디(21) 내의 복수의 유전층(211a)은 소결된 상태이며, 인접하는 유전층 사이의 경계는 주사전자현미경(SEM:Scanning Electron Microscope)을 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
상기 복수의 유전층(211a)은 고유전률을 갖는 세라믹 분말, 예를 들어, 티탄산바륨(BaTiO3)계 또는 티탄산스트론튬(SrTiO3)계 분말을 포함할 수 있으며, 본 발명이 이에 한정되는 것은 아니다. 상기 유전층의 두께는 적층 전자부품(10)의 용량 설계에 맞추어 임의로 변경할 수 있으며, 바람직하게 1층의 두께는 소성 후 0.01 내지 1.00㎛ 이 되도록 구성할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
또한, 상기 바디(21) 중 액티브 영역(211) 내에서 상기 복수의 유전층(211a)을 사이에 두고 복수의 제1 및 제2 내부전극(211b)이 반복적으로 적층될 수 있다. 상기 제1 및 제2 내부전극은 도전성 페이스트를 상기 유전층에 인쇄하여 형성할 수 있고, 구체적인 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명은 이에 한정되는 것은 아니다. 또한, 상기 도전성 페이스트 내에 포함되는 도전성 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 또는 이들의 합금일 수 있다.
상기 메인 바디(21) 중 액티브 영역(211)의 상부 및 하부에는 상부 커버영역(212) 및 하부 커버영역(213)이 배치될 수 있다. 상기 상부 및 하부 커버영역(212, 213)은 내부전극을 포함하지 않는 것을 제외하고는 유전층과 동일한 재질 및 구성을 가질 수 있다. 상기 상부 및 하부 커버영역(212, 213)은 단일 유전층 또는 2개 이상의 유전층을 액티브 영역의 상부 및 하부에 각각 적층하여 형성할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 제1 및 제2 내부전극(211b)의 손상을 방지하는 역할을 수행할 수 있다.
상기 상부 및 하부 커버영역(212, 213)의 두께는 특별히 한정될 필요가 없다.
일 예로서, 상기 상부 커버영역(212)이 상기 하부 커버영역(213) 보다 더 두껍게 형성될 수 있다. 종래에는 어쿠스틱 노이즈 저감 내지 솔더 크랙(solder crack) 등을 저감하기 위하여 상부 커버영역에 비하여 하부 커버영역을 더 두껍게 형성하였으나, 본 발명의 일 예에 따르면, 복합 바디가 메인 바디의 하부 커버영역의 하면에 추가되므로, 하부 커버영역을 더 두껍게 형성하지 않고도, 복합 바디에 의하여 어쿠스틱 노이즈 및 솔더 크랙의 저감 효과, 나아가, 기판으로부터 전자부품을 보호하는 효과를 도출할 수가 있다.
한편, 상기 메인 바디의 외측에 배치되는 제1 및 제2 외부전극(22a, 22b)은 상기 제1 및 제2 내부전극이 메인 바디의 양 단면을 통해 번갈아 노출되는 부분을 통해 상기 제1 및 제2 내부전극과 전기적으로 연결될 수 있다. 따라서, 제1 및 제2 외부전극(22a, 22b)에 전압을 인가하면 서로 대향하는 제1 및 제2 내부전극 사이에 전하가 축척되고, 이 때, 적층 전자부품의 정전 용량은 제1 및 제2 내부전극의 서로 중첩되는 영역의 면적과 비례하게 된다.
상기 제1 및 제2 외부전극(22a, 22b)은 도전성 금속을 포함하는 도전성 페이스트에 의해 메인 바디의 L-방향의 양 단면을 덮는 메인부와 상기 메인부에서 연장되어 메인 바디의 상하부 면 및 측면 중 일부를 덮는 연장부로 구성될 수 있다. 이 때, 상기 도전성 금속은 니켈(Ni), 구리(Cu) 또는 이들의 합금일 수 있으며, 본 발명은 이에 한정되는 것은 아니다.
상기 제1 및 제2 외부전극(22a, 22b) 상에는 상기 외부전극을 덮도록 제1 및 제2 도금층이 더 형성될 수 있다. 이러한 제1 및 제2 도금층은 외부전극 위에 도금되는 과정에서 수축 또는 인장 응력이 발생하여 바디에 크랙이 발생하는 것을 방지하는 효과를 더 증대시킬 수 있다. 상기 제1 및 제2 도금층의 두께는 메인 바디로 수분이 침투하는 신뢰성 불량을 방지하기 위해 바람직하게는 5㎛이하로 조절될 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 본 발명의 적층 전자부품은 상기 메인 바디(21) 및 상기 외부전극(22)을 포함하는 것과 동시에, 상기 메인 바디 및 상기 외부전극의 하부에 배치되는 복합 바디(23)를 포함한다. 상기 복합 바디의 상면은 상기 메인 바디의 하부 커버영역의 하부 중 표면영역과 상기 외부전극의 하부 중 표면영역과 서로 접하도록 배치된다.
상기 복합 바디(23)는 수지와 유전물질을 포함할 수 있다.
상기 유전물질은 티탄산바륨(BaTiO3)등의 파우더를 포함할 수 있고, 구형 형태의 파우더인 것이 바람직하나, 본 발명이 이에 한정되는 것은 아니다.
상기 복합 바디 내의 유전물질은 상기 복합 바디의 상부에 배치되는 메인 바디의 유전층 내의 유전물질과 동일한 성분일 수 있다.
또한, 상기 복합 바디 내의 수지의 함량은 복합 바디 내의 유전물질의 함량을 100wt%기준이라고 할 때, 6wt% 이상으로 포함될 수 있다. 다시 말해, 복합 바디 내의 수지의 함량은 복합 바디 내에 유전 물질의 함량과 대비하여 0.06배 이상으로 포함될 수가 있다.
이 경우, 상기 복합 바디 내의 수지의 함량의 상한은 특별히 한정하지 않는데, 이는, 제조공정이 가능한 한도에서 복합 바디 내 유전물질의 함량을 무시할 수 있을 정도로 수지의 함량을 최대로 투입하는 것이 가능한 것을 의미한다.
또한, 상기 복합 바디 내의 수지의 함량은 복합 바디 내의 유전물질의 함량을 100wt%기준이라고 할 때, 보다 바람직하게는, 6wt% 내지 200wt % 의 값을 가질 수 있다. 다시 말해, 복합 바디 내의 수지의 함량은 복합 바디 내의 유전 물질의 함량과 대비하여 0.06배 내지 2배까지 포함될 수가 있다.
상기 복합 바디 내의 유전 물질의 함량 100wt%기준으로, 복합 바디 내의 수지의 함량이 6wt% 내지 200wt%인 경우, 복합 바디 내 포함되는 유전물질의 밀도와 수지의 밀도가 서로 상이한 상황에서, 유전물질과 수지를 서로 혼합한 복합물질을 사용하여 복합 바디를 제공하였을 때, 복합 바디 내에서 상기 복합물질 내 air 공극이 없는 최밀 충진이 이루어지도록 할 수가 있다.
반면, 복합 바디 내의 유전물질의 함량 100wt%를 기준으로, 수지의 함량이 6wt% 미만인 조건에서는, 복합 바디 형성을 위한 분산 및 성형 공정 진행이 어렵다. 또한, 복합 바디 내의 유전물질의 함량 100wt%를 기준으로, 수지의 함량이 200wt%초과인 조건에서는, 유전물질의 함량이 상대적으로 적어서 기계적 강도를 확보하지 못할 가능성이 존재한다.
상기 복합 바디 내의 수지는, 상기 수지는 열 경화성 수지일 수 있고, 예를 들어, 에폭시 수지, 페녹시 수지, 폴리이미드 수지, 폴리아미드이미드(PAI) 수지, 폴레에테르이미드(PEI) 수지, 폴리설폰(PS) 수지, 폴리에테르설폰(PES) 수지, 폴리페닐렌에테르(PPE) 수지, 폴리카보네이트(PC) 수지, 폴리에테르에테르케톤(PEEK) 수지, 폴리에스테르 수지로부터 이루어지는 그룹으로부터 선택되는 1종 이상을 포함할 수 있다.
사용되는 수지는 완성된 적층 전자부품의 표면에 그대로 존재하게 되므로, 전자부품의 실장 온도 (최소 300℃) 를 견딜수 있는 고 내열 수지를 사용하는 것이 바람직하다. 또한, 고 내열성과 함께, 상온 흐름성이 복합 바디의 충진율과 공정성을 확보하게 할 수 있으므로, 상온에서 흐름성을 개선시키는 Novolac 계열 에폭시와 흐름성이 확보된 rubber계 고 분자량의 에폭시(분자량 15,000이상)를 사용하는 것이 바람직하다.
상기 복합 바디는 최종 경화 후의 기계적 강도를 확보하기 위하여 1~30PHR의 강인화제(toughening agent)를 포함할 수 있다.
하기의 표1 은, 복합 바디 내 수지(에폭시)에 대한 유전물질(티탄산바륨 파우더)의 함량에 따른, 어쿠스틱 노이즈의 저감 효과를 나타낸다.
Sample 방법 구분 Acoustic Noise(dB)
실험예 1 종래 통상적인 칩 vertical 38.6
실험예 2 horizontal(ref.) 35.2
실험예 3 thick bottom cover 칩
 하부 커버영역 추가 27.9
실험예 4 복합 바디
(유전 물질 함량 100wt% 중량 기준)		 수지 함량100wt% 24.5
실험예 5 수지 함량200wt% 25.7
상기 표1 의 실험예 1 내지 5 에 사용된 MLCC 칩은 길이ｘ폭(Lｘw)이 약 1.64mmｘ0.88mm 인 1608 사이즈를 갖는다. 여기서, 제작 공차는 길이ｘ폭(LｘW)으로 ±0.1 mm 내의 범위로 정하였고, 이를 만족하면 실험하여 어쿠스틱 노이즈 측정을 실시하였다. 어쿠스틱 노이즈를 측정하기 위해, 어쿠스틱 노이즈 측정용 기판당 1개의 샘플(적층 전자부품)을 상하 방향으로 구분하여 기판 상에 실장한 후 그 기판을 측정용 지그(jig)에 장착하였다. 그리고, DC 파워 서플라이(Power Supply) 및 신호 발생기(Function generator)를 이용하여 측정 지그에 장착된 샘플의 양 단자에 DC 전압 및 전압 변동을 인가하였다. 상기 기판의 바로 위에 설치된 마이크를 통해 어쿠스틱 노이즈를 측정하였다.
상기 표1 의 실험예 1 은 MLCC 1608 22㎌ 칩 중 내부전극이 실장면에 대하여 수직(vertical)하게 배열된 경우, 어쿠스틱 노이즈 값이며, 실험예 2 는 MLCC 1608 22㎌ 칩 중 내부전극이 실장면에 대하여 수평(horizontal)하게 배열된 경우, 어쿠스틱 노이즈 값이다.
상기 실험예 1 및 실험예 2 의 결과로부터 알 수 있듯이, 내부전극의 배열 방향이 실장면과 수평(horizontal)인 경우에는, 어쿠스틱 노이즈가 35.2dB 인데 반해, 내부전극의 배열 방향이 실장면과 수직(vertical)인 경우에는, 어쿠스틱 노이즈가 38.6dB 이다. 내부전극의 배열 방향이 실장면에 대하여 수직인 경우의 어쿠스틱 노이즈는 수평인 경우의 어쿠스틱 노이즈와 대비할 때, 약 3.4dB 만큼 증가한다. 다시 말해, 어쿠스틱 노이즈를 저감시키기 위하여 내부전극의 배열 방향을 실장면과 수평이 되도록 설정하는 것이 바람직하다.
또한, 상기 표 1 의 실험예 3 은 어쿠스틱 노이즈를 저감하기 위하여 칩 내 하부 커버 영역의 두께를 상부 커버 영역의 두께에 비하여 크게 하는 MLCC 칩으로서, 구체적으로는 실험예 1 및 실험예 2 의 chip의 하부 커버 영역에 두께가 250㎛인 유전물질을 소결하여 이루어진 강체를 추가한 칩이다.
상기 실험예 3 은 칩 내 하부 커버 영역의 두께가 상부 커버 영역의 두께에 비하여 더 크게 설정되기 때문에, 실장 기판 중 기판으로부터 발생하는 진동음의 전달을 방지할 수가 있다. 이 경우, 실험예 3 의 어쿠스틱 노이즈의 수준은 27.9dB 이다.
상기 실험예 3 의 어쿠스틱 노이즈는 상기 실험예 1 의 어쿠스틱 노이즈의 수준 (38.6dB) 과 대비하여, 약 27% 만큼 저감된 수준이며, 상기 실험예 2 의 어쿠스틱 노이즈의 수준 (35.2dB) 과 대비하여서도, 약 20% 만큼 저감된 수준이다. 다시 말해, 어쿠스틱 노이즈를 보다 저감시키기 위하여 칩 내 하부 커버 영역의 두께를 상부 커버 영역의 두께보다 더 크게 하도록 메인 바디 내 포함되는 하부커버 영역을 확장시키는 것이 유용하다.
그런데, 상기 실험예 3 의 MLCC 칩은 메인 바디 내의 하부커버 영역을 연장하여 확대시킨 것이다. 상기 실험예 3 은 본 발명의 일 예로서, 메인 바디와는 별도의 복합 바디를 추가하는 적층 전자부품과는 구별된다. 구체적으로 상기 실험예 3 의 하부 커버 영역은 유전물질이 소성된 영역으로서 단단한 강체인 반면, 본 발명의 일 예로서 메인 바디의 하부 커버 영역의 하면에 접하는 복합 바디는 유전물질과 수지의 복합물질로 이루어지므로, 단단한 강체와는 구별된다.
한편, 상기 [표 1] 의 실험예 4 및 실험예 5 는 본 발명의 일 실시예들이다.
실험예 4 및 실험예 5 는 MLCC 1608 22㎌ chip 의 하부 커버 영역의 하면에 두께 250㎛ 의 복합 바디를 추가한 적층 전자부품의 어쿠스틱 노이즈를 측정한 것이다.
먼저, 실험예 4 의 경우, 복합바디 내의 수지 함량은 복합 바디 내의 유전 물질의 함량 100wt% 기준으로, 100wt%인 경우이다. 상기 [표 1]에서 알 수 있듯이, 실험예 4 의 어쿠스틱 노이즈는 24.5dB 이다. 실험예 4 의 어쿠스틱 노이즈는 동일한 두께(250㎛)의 단단한 강체로 형성되는 하부 커버 영역을 포함하는 칩(실험예 3)과 대비하여 약 12% 만큼 저감된 수준의 어쿠스틱 노이즈를 발생한다. 이로부터, 유전물질과 수지를 포함하는 복합 바디를 추가한 칩이 단단한 강체로 하부 커버영역을 연장시킨 칩과 대비하여, 어쿠스틱 노이즈를 효과적으로 개선한다는 것을 알 수 있다.
다음으로, 실험예 5 의 경우, 복합바디 내의 수지 함량은 복합 바디 내의 유전물질의 함량 100wt% 기준으로, 200wt%인 경우이다. 상기 [표 1]에서 알 수 있듯이, 실험예 5 의 어쿠스틱 노이즈는 25.7dB 이다. 실험예 5 의 어쿠스틱 노이즈는 실험예 4 의 어쿠스틱 노이즈에 비하여 다소 증가하였으나, 실험예 1 내지 3 의 칩으로서, 복합 바디를 적용하지 않은 칩의 어쿠스틱 노이즈에 비하여는 감소된 것을 알 수 있다.
한편, 도4 를 참조하면, 본 발명의 일 예에 따른 적층 전자부품이 기판에 실장된 모습을 알 수 있다.
적층 전자부품의 실장 기판(200)은 적층 전자부품(10), 전극 패드(201a, 201b) 및 기판(202)을 포함할 수 있다. 상기 적층 전자부품(10)의 복합 바디(23)가 T-방향 하측에 배치되도록, 적층 전자부품이 상기 기판 상에 실장될 수 있다. 상기 적층 전자부품(10)이 기판(202) 상에 실장되고 전압이 인가되면 어쿠스틱 노이즈가 발생한다. 이때, 전극 패드(201a, 201b)의 크기는 상기 적층 전자부품의 외부전극과 상기 전극 패드를 연결하는 솔더링의 양을 결정하는데, 이를 작게 할 경우, 어쿠스틱 노이즈를 감소시킬 수가 있다. 이 때, 본 발명의 적층 전자부품에 의할 경우, 외부전극의 하부의 표면영역에 복합 바디가 개재되어 있으므로, 적층 전자부품을 실장하는 전극 패드의 크기를 크게 할 필요가 없으며, 그 결과, 어쿠스틱 노이즈를 감소시킬 수가 있다.
본 발명의 적층 전자부품은 메인 바디의 하부 커버영역과 외부전극의 하부 중 표면영역과 접하여 배치되는 복합 바디를 포함하기 때문에, 적층 전자부품의 기판 실장 후 전압을 인가할 시, 어쿠스틱 노이즈(Acoustic Noise)가 현저하게 저감될 수 있는 것이다.
구체적으로 어쿠스틱 노이즈가 저감될 수 있는 메커니즘은 다음과 같다.
본 발명의 일 예 따르면 하부 거버영역을 상부 커버영역보다 두껍게 형성하지 않으면서도 실질적으로는 복합 바디의 높이만큼 적층 전자부품을 기판의 전극 패드로부터 이격되도록 배치시킬 수 있고, Electric Field에 노출되는 적층 전자부품의 변위와, 기판의 변위 차이에 의한 떨림을 직접적으로 회피할 수가 있게 되어서, 어쿠스틱 노이즈를 저감시킬 수가 있다.
본 발명의 일 예에 따르면, 상기 복합 바디를 유전층으로 형성되는 강체(hard body)로 형성하는 것 대신, 유전물질과 수지의 복합물질을 포함하는 복합체(composite body)로 형성하므로, 상기 복합 바디가 기판과 적층 전자부품 간의 변위 차에 의한 진동 등을 충분히 흡수하고 그 전달을 최대한 줄일 수 있게 되어서, 어쿠스틱 노이즈를 저감시킬 수가 있다.
적층 전자부품의 제조방법
이하에는 상술한 구조를 갖는 적층 전자부품을 제조하는 방법의 일 예를 설명한다.
본 발명의 일 예에 따른 적층 전자부품의 제조방법은 메인 바디를 준비하는 단계, 복합 바디를 준비하는 단계와, 준비된 상기 메인 바디와 상기 복합 바디를 하나의 적층 전자부품으로 일체화하는 단계를 포함한다.
상기 메인 바디의 외측면 상에는 외부전극이 배치될 수 있으며, 이를 예비 바디라고 한다.
상기 예비 바디를 준비하기 위하여, 티탄산바륨(BaTiO3) 등의 파우더를 포함하여 형성되는 슬러리를 캐리어 필름(carrier film) 상에 도포 및 건조하여 소정 두께로 제조된 복수의 세라믹 그린 시트를 마련한다. 다음으로, 상기 각각의 세라믹 그린 시트 상에 상기 세라믹 그린 시트의 L-방향의 서로 대향하는 양 단면을 통해 노출되도록 내부 전극용 도전성 페이스트를 도포하여, T-방향을 따라 상기 세라믹 그린 시트의 양 단면을 통해 번갈아 노출되는 복수의 제1 및 제2 내부전극을 형성한다. 이때, 상기 도전성 페이스트의 도포는 스크린 방식 등을 이용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
다음으로, 제1 및 제2 내부전극이 형성된 복수의 세라믹 그린 시트를 T-방향으로 적층하고, 상기 내부 전극이 형성된 유전층의 적층 구조의 상부 및 하부에 내부전극이 미형성된 세라믹 그린 시트를 각각 적층하여 상부 및 하부 커버 영역을 형성한다. 또한, 상기 복수의 내부전극과 유전물질이 포함된 적층구조와 상부 및 하부 커버영역을 압축 성형하고, 압축성형이 완료되면 개별 칩의 형태로 절단한다. 그 후, 절단된 칩을 소성하여 메인 바디를 형성한다. 이 경우, 상기 메인 바디는 소성시 유전층 분말의 소성 수축으로 인하여, 완전한 직선을 가진 육면체 형상은 아니지만, 실질적으로 육면체 형상을 가질 수 있으며, 본 발명은 이에 한정되는 것은 아니다.
다음으로, 상기 메인 바디의 양 단면에 제1 및 제2 외부전극을 형성한다. 제1 및 제2 외부전극은 메인 바디의 양 단면을 덮어 제1 및 제2 내부전극과 전기적으로 연결되는 메인부와 메인 바디의 상하면 및 측면 중 일부를 덮는 연장부를 포함할 수 있다. 필요시, 도금 공정을 수행하여 메인 바디의 양 단면에 제1 및 제2 외부전극을 덮도록 제1 및 제2 도금층을 형성할 수 있다. 이때, 상기 제1 및 제2 도금층의 한쪽 두께는 제1 및 제2 외부전극의 연장부의 한쪽 두께를 더한 값이 바람직하게 5㎛이하가 되도록 할 수 있으며, 본 발명은 이에 한정되는 것은 아니다.
전술한 바와 같이, 메인바디와 외부전극을 포함하는 예비 바디가 준비되고, 다음으로, 상기 예비 바디와는 별도의 공정을 통해 판 형태의 복합 바디가 준비된다. 상기 판 형태의 복합 바디는 수지와 유전물질을 혼합한 슬러리(slurry)를 제작한 후, 이를 주조(casting)하여 제작될 수 있다.
본 발명의 일 예에서, 상기 복합 바디에 함유되는 수지는 에폭시 수지이며, 유전물질은 티탄산바륨(BaTiO3)계 파우더일 수 있다. 상기 유전 물질의 함량 100wt%를 기준으로 할 때, 상기 수지의 함량을 6wt% 내지 200wt%로 하는 것이 바람직하다.
이와 같이 복합 바디와 예비바디를 마련한 후, 도5에 도시된 바와 같이, 상기 판 형태의 복합 바디 상에 예비 바디의 하부 커버영역과 외부전극의 하부의 표면 영역이 골고루 접착되도록 프레스(press)공정을 진행한다(도 5의 (1)참조).
상기 프레스 공정을 통해 접착된 복합 바디와 예비 바디의 복합부품(composite component)을 칩 사이즈에 맞게 개별화한다(도5 의 (2)참조).
그런 다음, 개별화된 복합 부품을 경화 건조하여(도5 의 (3)참조), 예비 바디와 복합 바디를 완전하게 접합시킨다.
상기 제조방법에 의할 경우, 유전층을 사이에 두고 복수의 내부전극이 적층되는 액티브 영역과, 상기 액티브 영역의 상부 및 하부 커버영역을 포함하는 메인 바디(21), 상기 바디의 외측에 배치되며 상기 내부전극과 전기적으로 연결되는 외부전극(22)과, 상기 메인 바디의 하부 커버영역과 상기 외부전극의 하부에 배치되는 복합바디(23)를 포함하는 적층 전자부품을 제공할 수가 있다.
상기의 설명을 제외하고 상술한 본 발명의 일 실시 예에 따른 적층 전자부품의 특징과 중복되는 설명은 여기서는 생략하도록 한다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
10: 적층 전자부품
21: 메인 바디
211: 액티브 영역
211a: 유전층
211b: 내부전극
212: 상부 커버영역
213: 하부 커버영역
22: 외부전극
23: 복합 바디
200: 적층 전자부품 실장기판
201: 전극 패드
202: 기판
203: 솔더

Claims (15)

  1. 유전층을 사이에 두고 복수의 내부전극이 적층되는 액티브 영역과, 상기 액티브 영역의 상부 및 하부에 배치되는 상부 및 하부 커버영역을 포함하는 메인 바디;
    상기 메인 바디의 외측에 배치되며 상기 내부전극과 전기적으로 연결되는 외부전극; 및
    상기 메인 바디의 하부 커버영역과 상기 외부전극의 하부에 배치되는, 복합바디를 포함하는, 적층 전자부품.
  2. 제1항에 있어서,
    상기 복합바디는 유전물질과 수지를 함유하는, 적층 전자부품.
  3. 제2항에 있어서,
    상기 복합바디 내에 함유되는 유전물질은 상기 메인 바디 중의 하부 커버 영역 내에 함유되는 유전물질과 동일한 조성을 가지는, 적층 전자부품.
  4. 제2항에 있어서,
    상기 유전물질은 티탄산바륨(BaTiO3)계 분말 또는 티탄산스트론튬(SrTiO3)계 파우더 중 하나 이상을 포함하는, 적층 전자부품.
  5. 제2항에 있어서,
    상기 유전물질의 함량을 100wt%기준으로 할 때, 상기 수지는 6wt% 내지 200wt%로 포함되는, 적층 전자부품.
  6. 제2항에 있어서,
    상기 수지는 내열성 수지인, 적층 전자부품.
  7. 제2항에 있어서,
    상기 수지는 에폭시 수지, 페녹시 수지, 폴리이미드 수지, 폴리아미드이미드 수지, 폴레에테르이미드 수지, 폴리설폰 수지, 폴리에테르 설폰 수지, 폴리페닐렌에테르 수지, 폴리카보네이드 수지, 폴리에테르에테르케논 수지, 폴리에스테르 수지로부터 이루어지는 그룹으로부터 선택되는 1종 이상을 포함하는, 적층 전자부품.
  8. 제1항에 있어서,
    상기 메인 바디의 상부 커버영역은 상기 메인 바디의 하부 커버영역과 동일한 두께를 가지거나, 상기 메인 바디의 하부 커버영역보다 더 두꺼운, 적층 전자부품.
  9. 복수의 내부전극이 적층된 적층 구조와 유전물질을 포함하는 메인 바디와, 상기 메인 바디의 외부면에 형성되며, 상기 내부전극과 전기적으로 연결되는 외부전극을 포함하는 예비 바디를 준비하는 단계;
    상기 예비 바디를 유전 물질과 수지를 포함하는 복합 바디 상에 배치하는 단계;
    상기 예비 바디의 하부가 상기 복합 바디의 상부에 고정되도록, 상기 예비 바디의 상부로부터 상기 복합 바디의 하부에 이르기까지, 상기 예비 바디와 상기 복합 바디를 프레스하는 단계;
    상기 프레스한 예비 바디 및 복합 바디를 복합 부품으로 개별화하는 단계;
    상기 개별화하는 단계 이후에 개별화된 예비 바디 및 복합 바디의 상기 복합부품을 경화하는 단계를 포함하는, 적층 전자부품의 제조방법.
  10. 제9항에 있어서,
    상기 메인 바디를 준비하는 단계는,
    복수의 세라믹 그린 시트를 준비하는 단계;
    상기 각각의 세라믹 그린 시트 상에 서로 대향하는 방향으로 번갈아 노출되도록 복수의 제1 및 제2 내부전극을 형성하는 단계;
    상기 제1 및 제2 내부전극이 형성된 복수의 세라믹 그린 시트를 적층하여 적층구조를 형성하는 단계;
    상기 적층구조의 상부 및 하부에 세라믹 그린 시트를 적층하여 상부 및 하부 커버영역을 배치하는 단계; 및
    상기 상부 및 하부 커버영역이 배치된 상기 적층구조를 소성하는 단계; 를 포함하는, 적층 전자부품의 제조방법.
  11. 제9항에 있어서,
    상기 복합 바디는 유전물질과 수지를 혼합한 슬러리(slurry)를 캐스팅(casting)하여 판상 형태를 가지도록 제조되는, 적층 전자부품의 제조방법.
  12. 제11항에 있어서,
    상기 복합 바디의 제조를 위한 상기 슬러리 내에 함유되는 수지는 내열성 수지인, 적층 전자부품의 제조방법.
  13. 제11항에 있어서,
    상기 복합 바디의 제조를 위한 상기 슬러리 내에 함유되는 수지는, 에폭시 수지, 페녹시 수지, 폴리이미드 수지, 폴리아미드이미드 수지, 폴레에테르이미드 수지, 폴리설폰 수지, 폴리에테르 설폰 수지, 폴리페닐렌에테르 수지, 폴리카보네이드 수지, 폴리에테르에테르케논 수지, 폴리에스테르 수지로부터 이루어지는 그룹으로부터 선택되는 1종 이상을 포함하는, 적층 전자부품의 제조방법.
  14. 제11항에 있어서,
    상기 복합 바디의 제조를 위한 상기 슬러리에 함유되는 유전 물질은, 티탄산바륨(BaTiO3)계 분말 또는 티탄산스트론튬(SrTiO3)계 파우더 중 하나 이상을 포함하는, 적층 전자부품의 제조방법.
  15. 제11항에 있어서,
    상기 유전물질의 함량을 100wt%기준으로 할 때, 상기 수지는 6wt% 내지 200wt%로 포함되는, 적층 전자부품의 제조방법.


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