KR20170080984A - 반도체 패키지 및 그 제조방법 - Google Patents

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Abstract

본 발명은 반도체 패키지 및 그 제조방법에 관한 것으로, 적층체, 상기 적층체의 측면을 둘러싸는 몰드막, 상기 적층체에 전기적으로 연결된 재배선, 그리고 상기 재배선에 전기적으로 연결된 외부단자를 포함한다. 상기 적층체는 활성면과 그 반대면인 비활성면을 갖는 반도체 칩, 상기 반도체 칩의 비활성면 상에 제공된 더미 기판, 그리고 상기 더미 기판과 상기 반도체 칩 사이에 제공되고 상기 더미 기판을 상기 반도체 칩의 비활성면에 접착시키는 접착막을 포함한다. 상기 몰드막은 상기 재배선에 인접한 상면과 그 반대면인 하면을 포함한다. 상기 더미 기판은 상기 몰드막의 하면을 통해 노출된다.

Description

반도체 패키지 및 그 제조방법{SEMICONDUCTOR PACKAGE AND METHODS FOR FABRICATING THE SAME}
본 발명은 반도체에 관한 것으로, 보다 구체적으로는 반도체 패키지 및 그 제조방법에 관한 것이다.
반도체 칩이나 반도체 패키지를 제작하는데 있어서 반도체 칩을 그라인딩하는 공정이 필요할 수 있다. 그라인딩시 반도체 칩에 스크랫치나 크랙이 발생하거나 오염물에 의해 반도체 칩이 오염되면 수율이 하락하게 된다.
본 발명의 목적은 반도체 칩의 손상이나 오염없는 반도체 패키지 및 그 제조방법을 제공함에 있다.
본 발명의 다른 목적은 수율이 향상된 반도체 패키지 및 그 제조방법을 제공함에 있다.
본 발명의 또 다른 목적은 전기적 내지 기계적 특성이 향상된 반도체 패키지 및 그 제조방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 패키지 및 그 제조방법은 반도체 칩에 더미 기판을 부착하는 것을 일 특징으로 한다.
상기 특징을 구현할 수 있는 본 발명의 일 실시예에 따른 반도체 패키지는: 적층체; 상기 적층체의 측면을 둘러싸는 몰드막; 상기 적층체에 전기적으로 연결된 재배선; 그리고 상기 재배선에 전기적으로 연결된 외부단자를 포함할 수 있다. 상기 적층체는: 활성면과 그 반대면인 비활성면을 갖는 반도체 칩; 상기 반도체 칩의 비활성면 상에 제공된 더미 기판; 그리고 상기 더미 기판과 상기 반도체 칩 사이에 제공되고, 상기 더미 기판을 상기 반도체 칩의 비활성면에 접착시키는 접착막을 포함할 수 있다. 상기 몰드막은 상기 재배선에 인접한 상면과 그 반대면인 하면을 포함할 수 있다. 상기 더미 기판은 상기 몰드막의 하면을 통해 노출될 수 있다.
일 실시예의 반도체 패키지에 있어서, 상기 접착막은 금속 페이스트를 포함할 수 있다.
일 실시예의 반도체 패키지에 있어서, 상기 재배선은 상기 반도체 칩의 활성면 상에 제공되고 그리고 상기 반도체 칩의 측면을 넘어 상기 몰드막 위로 연장될 수 있다.
일 실시예의 반도체 패키지에 있어서, 상기 몰드막은 상기 반도체 칩의 측면을 둘러쌀 수 있다. 상기 외부단자는 상기 반도체 칩의 측면을 둘러싸는 상기 몰드막의 상면 상에 제공될 수 있다.
일 실시예의 반도체 패키지에 있어서, 상기 재배선을 감싸고 그리고 상기 반도체 칩의 활성면과 상기 몰드막의 상면을 덮는 보호막을 더 포함할 수 있다.
일 실시예의 반도체 패키지에 있어서, 상기 더미 기판은 상기 반도체 칩과 동일한 크기를 가질 수 있다.
일 실시예의 반도체 패키지에 있어서, 상기 더미 기판은 상기 반도체 칩에 비해 크거나 작은 크기를 가질 수 있다.
일 실시예의 반도체 패키지에 있어서, 상기 반도체 칩의 활성면은 상기 몰드막의 상면과 공면을 이룰 수 있다.
상기 특징을 구현할 수 있는 본 발명의 일 실시예에 따른 반도체 패키지는: 반도체 칩과 더미 기판이 금속성 접착막에 의해 접착된 적층체; 상기 적층체의 측면을 감싸고 상면과 그 반대면인 하면을 갖는 몰드막; 및 상기 반도체 칩에 전기적으로 연결되고 상기 몰드막의 상면 상에 제공된 외부단자를 포함할 수 있다. 상기 반도체 칩은 상기 외부단자와 전기적으로 연결되는 회로층이 제공된 활성면과 그 반대면인 비활성면을 포함할 수 있다. 상기 더미 기판은 상기 반도체 칩의 비활성면 상에 제공되고 상기 몰드막의 하면을 통해 노출될 수 있다.
일 실시예의 반도체 패키지에 있어서, 상기 반도체 칩의 활성면과 상기 몰드막의 상면을 덮는 보호막을 더 포함할 수 있다.
일 실시예의 반도체 패키지에 있어서, 상기 외부단자를 상기 반도체 칩의 회로층에 전기적으로 연결하는 재배선을 더 포함할 수 있다. 상기 보호막은 상기 재배선을 감쌀 수 있다.
일 실시예의 반도체 패키지에 있어서, 상기 반도체 칩은 상기 회로층과 전기적으로 연결된 칩 패드를 더 포함할 수 있다. 상기 재배선은 상기 칩 패드에 접속될 수 있다.
일 실시예의 반도체 패키지에 있어서, 상기 적층체는 상기 몰드막의 두께와 동일한 두께를 가질 수 있다.
일 실시예의 반도체 패키지에 있어서, 상기 금속성 접착막은 구리 페이스트를 포함할 수 있다.
상기 특징을 구현할 수 있는 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법은: 더미 기판과 반도체 칩이 접착된 복수개의 적층체들을 제공하고; 상기 적층체들의 측면들을 둘러싸며 상기 더미 기판들을 덮고 그리고 상기 반도체 칩들을 덮지 않는 몰드막을 형성하고; 상기 반도체 칩들에 전기적으로 연결되는 복수개의 재배선들을 형성하고; 상기 재배선들에 전기적으로 연결되고 상기 적층체들의 측면들을 둘러싸는 상기 몰드막 상에 제공되는 복수개의 외부단자들을 형성하고; 상기 몰드막을 그라인딩하여 상기 더미 기판들을 노출시키고; 그리고 상기 그라인딩된 몰드막을 다이싱하여, 상기 적층체가 상기 다이싱된 몰드막으로 둘러싸이고 상기 외부단자가 상기 다이싱된 몰드막 상에 제공된 패키지를 형성하는 것을 포함할 수 있다.
일 실시예의 제조방법에 있어서, 상기 적층체들을 제공하는 것은: 회로층이 제공된 활성면과 그 반대면인 비활성면을 갖는 반도체 웨이퍼를 제공하고; 상기 반도체 웨이퍼의 비활성면 상에 더미 웨이퍼를 부착하고; 그리고 상기 더미 웨이퍼가 부착된 상기 웨이퍼를 다이싱하여 상기 복수개의 적층체들을 형성하는 것을 포함할 수 있다.
일 실시예의 제조방법에 있어서, 상기 더미 웨이퍼를 부착하는 것은: 금속성 접착막을 상기 반도체 웨이퍼의 비활성면과 상기 더미 웨이퍼 사이에 제공하는 것을 포함할 수 있다.
일 실시예의 제조방법에 있어서, 상기 더미 웨이퍼를 부착하기 이전에, 상기 반도체 웨이퍼의 비활성면을 그라인딩하는 것을 더 포함할 수 있다.
일 실시예의 제조방법에 있어서, 상기 몰드막을 형성하는 것은: 지지 기판 상에 상기 적층체들을 서로 이격되도록 그리고 상기 반도체 칩들이 상기 지지 기판을 바라보도록 제공하고; 그리고 상기 지지 기판 상에 상기 적층체들을 몰딩하는 상기 몰드막을 형성하는 것을 포함할 수 있다.
일 실시예의 제조방법에 있어서, 상기 적층체들을 제공하는 것은: 회로층이 제공된 활성면과 그 반대면인 비활성면을 갖는 반도체 웨이퍼를 제공하고; 상기 웨이퍼를 다이싱하여 복수개의 반도체 칩들로 분리하고; 지지 기판 상에 상기 반도체 칩들을 서로 이격되도록 그리고 상기 반도체 칩들이 상기 지지 기판을 바라보도록 제공하고; 그리고 상기 반도체 칩들 상에 더미 기판들을 부착하는 것을 포함할 수 있다.
일 실시예의 제조방법에 있어서, 상기 웨이퍼를 다이싱하기 이전에, 상기 반도체 웨이퍼의 비활성면을 그라인딩하는 것을 더 포함할 수 있다.
일 실시예의 제조방법에 있어서, 상기 더미 기판을 부착하는 것은: 금속성 접착막을 상기 반도체 칩의 비활성면과 상기 더미 기판 사이에 제공하는 것을 포함할 수 있다.
일 실시예의 제조방법에 있어서, 상기 외부단자를 형성하기 이전에, 상기 반도체 칩과 상기 몰드막 상에 상기 재배선을 감싸는 보호막을 형성하는 것을 더 포함할 수 있다.
상기 특징을 구현할 수 있는 본 발명의 일 실시예에 따른 반도체 패키지는: 회로층이 제공된 상면 및 그 반대면인 하면을 갖는 반도체 칩; 상기 반도체 칩의 하면을 덮는 보호막: 상기 반도체 칩과 상기 보호막의 측면들을 둘러싸는 몰드막; 상기 반도체 칩의 회로층에 전기적으로 연결되고, 상기 반도체 칩의 상면 상에 제공되고 상기 몰드막 위로 연장된 재배선; 그리고 상기 재배선에 전기적으로 연결되고 상기 반도체 칩의 외곽에 제공된 외부단자를 포함할 수 있다.
일 실시예의 반도체 패키지에 있어서, 상기 보호막은 상기 반도체 칩의 하면에 접착된 금속 페이스트를 포함할 수 있다.
일 실시예의 반도체 패키지에 있어서, 상기 보호막은 상기 금속 페이스트 상에 제공된 더미 기판을 더 포함할 수 있다.
일 실시예의 반도체 패키지에 있어서, 상기 더미 기판은 상기 반도체 칩과 동일한 크기를 가질 수 있다.
일 실시예의 반도체 패키지에 있어서, 상기 더미 기판은 상기 반도체 칩에 비해 큰 크기를 가지고, 상기 더미 기판의 측면은 상기 몰드막의 측면에 이르지 않을 수 있다.
일 실시예의 반도체 패키지에 있어서, 상기 더미 기판은 상기 반도체 칩에 비해 작은 크기를 가질 수 있다.
본 발명에 의하면, 반도체 칩에 더미 기판을 부착하므로써 반도체 칩의 스크랫치나 크랙 발생을 억제하거나 최소화할 수 있다. 아울러 더미 기판이 반도체 패키지의 휨을 억제하거나 최소화할 수 있다.
도 1a는 본 발명의 일 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 1b는 도 1a의 다른 예를 도시한 단면도이다.
도 1c는 도 1a의 또 다른 예를 도시한 단면도이다.
도 1d는 도 1a의 또 다른 예를 도시한 단면도이다.
도 2a 내지 도 2j는 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법을 도시한 단면도들이다.
도 2b는 도 2a의 다른 예를 도시한 단면도이다.
도 2k는 도 2j의 다른 예를 도시한 단면도이다.
도 3a 내지 3f는 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법을 도시한 단면도들이다.
도 3g는 도 3f의 다른 예를 도시한 단면도이다.
이하, 본 발명에 따른 반도체 패키지 및 그 제조방법을 첨부한 도면을 참조하여 상세히 설명한다.
본 발명과 종래 기술과 비교한 이점은 첨부된 도면을 참조한 상세한 설명과 특허청구범위를 통하여 명백하게 될 것이다. 특히, 본 발명은 특허청구범위에서 잘 지적되고 명백하게 청구된다. 그러나, 본 발명은 첨부된 도면과 관련해서 다음의 상세한 설명을 참조함으로써 가장 잘 이해될 수 있다. 도면에 있어서 동일한 참조부호는 다양한 도면을 통해서 동일한 구성요소를 나타낸다.
<반도체 패키지의 일례>
도 1a는 본 발명의 일 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 1a를 참조하면, 반도체 패키지(1)는 반도체 칩(101)을 포함하는 적층체(10), 반도체 칩(101)과 전기적으로 연결된 재배선(121), 재배선(121)에 전기적으로 연결된 외부단자(125), 그리고 적층체(10)의 측면을 둘러싸는 몰드막(105)을 포함할 수 있다. 일례에 따르면, 반도체 패키지(1)는 인쇄회로기판(PCB)과 같은 패키지 기판을 포함하지 않을 수 있다.
반도체 칩(101)은 회로층(104)이 형성된 활성면(101a)과 그 반대면인 비활성면(101b)을 가질 수 있다. 활성면(101a)은 회로층(104)과 전기적으로 연결된 하나 혹은 그 이상의 칩 패드들(103)을 포함할 수 있다. 칩 패드들(103)은ㅇ 반도체 칩(101)의 활성면(101a)의 에지에 제공될 수 있댜. 다른 예로, 칩 패드들(103)은 반도체 칩(101)의 활성면(101a)의 센터에 제공될 수 있다. 또 다른 예로, 칩 패드들(103)은 반도체 칩(101)의 활성면(101a)의 전체에 제공될 수 있다. 반도체 칩(101)의 활성면(101a)은 몰드막(105)의 상면(105a)과 공면을 이룰 수 있다. 반도체 칩(101)은 가령 메모리 칩, 로직 칩, 혹은 이들의 조합일 수 있다.
적층체(10)는 반도체 칩(101)의 비활성면(101c)에 접착막(111)에 의해 부착된 더미 기판(113)을 포함할 수 있다. 접착막(111)과 더미 기판(113) 중 적어도 어느 하나는 전도성 혹은 비전도성 물질을 포함할 수 있다. 일례에 따르면, 접착막(111)은 금속 페이스트(예: 구리 페이스트)를 포함할 수 있고, 더미 기판(113)은 실리콘 기판을 포함할 수 있다. 더미 기판(113)은 몰드막(105)의 하면(105c)을 통해 노출될 수 있다. 적층체(10)의 두께(T2)는 몰드막(105)의 두께(T3)와 동일하거나 유사할 수 있다.
금속성 접착막(111)은 방열막 역할을 할 수 있으므로, 반도체 칩(101)으로부터의 방열이 효과적일 수 있다. 더미 기판(113)은 도 2i를 참조하여 후술한 바와 같이 제조 공정상 반도체 칩(101)의 스크랫치나 크랙을 방지할 수 있다. 게다가, 더미 기판(113)은 반도체 패키지(1)의 휨(warpage)을 없애거나 최소화할 수 있다. 더미 기판(113)과 반도체 칩(101)은 동일하거나 혹은 서로 다른 크기를 가질 수 있다. 일례로, 더미 기판(113)의 크기(S1)는 반도체 칩(101)의 크기(S2)와 동일하거나 유사할 수 있다. 더미 기판(113)의 두께(X1)와 반도체 칩(101)의 두께(X2)는 동일하거나 다를 수 있다.
재배선(121)은 칩 패드(103)에 전기적으로 연결될 수 있다. 재배선(121)은 반도체 칩(101)의 측면을 넘어 몰드막(105)으로 연장될 수 있다. 외부단자(125)는 재배선(121)의 끝단에 연결될 수 있다. 반도체 패키지(1)는 외부단자(125)가 반도체 칩(101)의 외곽에 제공된 팬-아웃 구조를 가질 수 있다. 보호막(123)은 재배선(121)을 덮으며 반도체 칩(101)의 활성면(101a) 및 몰드막(105)의 상면(105a)을 덮을 수 있다.
<반도체 패키지의 다른 예들>
도 1b, 1c 및 1d는 도 1a의 다른 예들을 도시한 단면도들이다. 이하에선 도 1a과 상이한 점에 대해서 상세히 설명하고 동일한 점에 대해선 생략하거나 개략적으로 설명한다.
도 1b를 참조하면, 반도체 패키지(2)는 반도체 칩(101)과 접착막(111)으로 구성된 적층체(10)를 포함할 수 있다. 예컨대, 반도체 패키지(2)는 도 1a의 더미 기판(113)을 포함하지 않을 수 있다. 접착막(111)은 몰드막(105)의 하면(105d)을 통해 노출될 수 있다. 접착막(111)이 금속성인 경우, 접착막(111)은 방열막 역할을 할 수 있고 또한 반도체 패키지(2)의 휨을 억제하는 기판 역할을 할 수 있다.
도 1c를 참조하면, 반도체 패키지(3)는 반도체 칩(101)의 크기(S2)보다 큰 크기(S1)를 갖는 더미 기판(113)을 포함할 수 있다. 더미 기판(113)은 몰드막(105)의 하면(105c)을 통해 노출될 수 있다. 더미 기판(113)의 측면은 몰드막(105)의 측면에 이르지 않을 수 있다.
도 1d를 참조하면, 반도체 패키지(4)는 반도체 칩(101)의 크기(S2)보다 작은 크기(S1)를 갖는 더미 기판(113)을 포함할 수 있다. 예컨대, 반도체 패키지(4)의 휨을 억제하거나 최소화하기 위해 더미 기판(113)의 크기(S1)를 반도체 칩(101)의 크기(S1)보다 작게 할 수 있다.
<반도체 패키지의 제조방법의 일례>
도 2a 내지 도 2j는 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법을 도시한 단면도들이다. 도 2b는 도 2a의 다른 예를 도시한 단면도이다. 도 2k는 도 2j의 다른 예를 도시한 단면도이다.
도 2a를 참조하면, 제1 면(102a)과 그 반대면인 제2 면(102b)을 갖는 웨이퍼(102)를 박형화할 수 있다. 웨이퍼(102)는 회로층(104) 그리고 회로층(104)과 전기적으로 연결된 칩 패드들(103)을 포함하는 가령 실리콘 웨이퍼일 수 있다. 웨이퍼(102)의 제2 면(102b)에 대한 그라인딩, 화학기계적 연마, 혹은 에칭 공정으로 웨이퍼(102)를 박형화할 수 있다. 박형화에 의해 제2 면(102b)에 비해 제1 면(102a)에 더 인접한 제3 면(102c)이 드러날 수 있다.
박형화 공정시 웨이퍼(102)의 용이한 핸들링과 회로층(104)의 보호를 위해 웨이퍼(102)의 제1 면(102a) 상에 가령 DAF(die attach film)와 같은 접착막(72)을 이용하여 지지 기판(70)을 부착할 수 있다. 지지 기판(70)은 웨이퍼(102)와 동일하거나 유사한 크기를 갖는 가령 실리콘 웨이퍼 혹은 유리 기판일 수 있다. 다른 예로, 도 2b에 도시된 것처럼, 웨이퍼(102)의 제1 면(102a)에 보호필름(74)을 부착하여 박형화 공정시 발생할 수 있는 손상이나 오염으로부터 회로층(104)을 보호할 수 있다.
도 2c를 참조하면, 웨이퍼(102)의 제3 면(102c) 상에 접착막(111)을 이용하여 더미 기판(113)을 부착할 수 있다. 접착막(111)과 더미 기판(113) 중 적어도 어느 하나는 전도성, 비전도성, 혹은 반도체성 물질을 포함할 수 있다. 일례에 따르면, 접착막(111)은 금속 페이스트(예: 구리 페이스트)를 포함할 수 있고, 더미 기판(113)은 실리콘 웨이퍼를 포함할 수 있다. 더미 기판(113)은 웨이퍼(102)와 동일하거나 유사한 크기(예: 직경)를 가질 수 있다. 더미 기판(113)을 부착한 후 웨이퍼(102)로부터 지지 기판(70)과 접착막(72)을 제거할 수 있다.
도 2d를 참조하면, 스크라이브 레인(90)을 따라 더미 기판(113)이 부착된 웨이퍼(102)를 다이싱할 수 있다. 선택적으로 다이싱 공정시 웨이퍼(102)의 제1 면(102a)에 보호필름(76)을 부착하여 다이싱 공정시 발생할 수 있는 손상이나 오염으로부터 회로층(104)을 보호할 수 있다. 다이싱 공정은 컷팅 장치, 가령 블레이드(95)를 이용할 수 있다. 다른 예로, 레이저 컷팅으로 웨이퍼(102)를 다이싱할 수 있다.
도 2e를 참조하면, 상기 다이싱에 의해 웨이퍼(102)는 복수개의 적층체들(10)로 분리될 수 있다. 적층체들(10) 각각은 접착막(111)에 의해 더미 기판(113)이 부착된 반도체 칩(101)을 포함할 수 있다. 더미 기판(113)의 크기(S1)는 반도체 칩(101)의 크기(S2)와 동일하거나 유사할 수 있다. 더미 기판(113)의 두께(X1)와 반도체 칩(101)의 두께(X2)는 동일하거나 다를 수 있다.
반도체 칩(101)은 웨이퍼(102)의 제1 면(102a)에 상당하는 활성면(101a)과 제3 면(102c)에 상당하는 비활성면(101c)을 포함할 수 있다. 반도체 칩(101)은 메모리 칩, 로직 칩, 혹은 이들의 조합일 수 있다.
도 2f를 참조하면, 지지 기판(80) 상에 가령 DAF(die attach film)과 같은 접착막(82)을 이용하여 복수개의 적층체들(10)을 부착할 수 있다. 지지 기판(80)은 실리콘 웨이퍼 혹은 유리 기판을 포함할 수 있다. 적층체들(10)은 지지 기판(80)의 상면(80a)을 따라 배치될 수 있고 서로 이격될 수 있다. 적층체(10)는 반도체 칩(101)의 활성면(101a)이 지지 기판(80)을 바라보는 상태로 지지 기판(80) 상에 제공될 수 있다. 적층체들(10)의 부착 이후에 지지 기판(80) 상에 적층체들(10)을 덮는 몰드막(105)을 형성할 수 있다. 몰드막(105)은 가령 에폭시 몰딩 컴파운드(EMC)를 포함할 수 있다.
도 2g를 참조하면, 적층체들(10)을 몰딩하는 몰드막(105)으로부터 지지 기판(80)과 접착막(82)을 제거할 수 있다. 이에 따라, 적층체들(10)이 노출될 수 있다. 예컨대, 반도체 칩(101)의 활성면(101a)이 드러나게 되어 회로층(104)과 칩 패드(103)가 노출될 수 있다. 반도체 칩(101)의 활성면(101a)은 몰드막(105)의 상면(105a)과 공면을 이룰 수 있다. 몰드막(105)의 두께(T1)는 적층체(10)의 두께(T2)보다 클 수 있다.
도 2h를 참조하면, 칩 패드(103)에 접속되는 재배선(121)을 형성할 수 있다. 재배선(121)은 반도체 칩(101)의 활성면(101a) 그리고 몰드막(105)을 덮는 보호막(123)으로 덮여질 수 있다. 보호막(123)은 가령 폴리이미드(PI: polyimide), 폴리벤조옥사졸(PBO: polybenzoxazole), 벤조시클로부텐(BCB: benzocyclobutene)과 같은 폴리머를 포함할 수 있다. 다른 예로, 보호막(123)은 실리콘산화막이나 실리콘질화막을 포함할 수 있다. 보호막(123)은 다중막 혹은 단일막일 수 있다. 재배선(121)에 전기적으로 연결되는 솔더볼과 같은 외부단자(125)를 형성할 수 있다. 재배선(121)은 반도체 칩(101)의 측면을 넘어 연장될 수 있다. 외부단자(125)는 반도체 칩(101)의 측면을 넘어 연장된 재배선(121)의 끝단에 인접할 수 있다. 다시 말해, 외부단자(125)는 반도체 칩(101)의 외곽에 배치될 수 있다.
도 2i를 참조하면, 몰드막(105)의 하면(105b)에 대한 백 그라인딩 공정을 진행할 수 있다. 선택적으로 외부단자(125)를 보호할 수 있는 보호필름(78)이 보호막(123) 상에 부착될 수 있다. 상기 백 그라인딩에 의해 몰드막(105)의 리세스된 하면(105c)을 통해 더미 기판(113)이 드러날 수 있다. 백 그라인딩시 몰드막(105)에 포함된 필러(filler)에 의해 더미 기판(113)에 스크랫치나 크랙이 발생할 수 있다. 반도체 칩(101)은 노출되지 않으므로, 반도체 칩(101)에 스크랫치나 크랙이 발생할 여지가 없을 수 있다. 설령, 더미 기판(113)의 스크랫치나 크랙에 따른 오염물이 발생하더라도, 반도체 칩(101)은 오염물의 침투나 손상으로부터 보호될 수 있다. 그라인딩된 몰드막(105)의 두께(T3)는 적층체(10)의 두께(T2)와 동일하거나 유사할 수 있다.
도 2j를 참조하면, 스크라이브 레인(92)을 따라 몰드막(105)을 다이싱할 수 있다. 다이싱 공정은 컷팅 장치, 가령 블레이드(95)를 이용할 수 있다. 다른 예로, 레이저 컷팅으로 몰드막(105)을 다이싱할 수 있다. 선택적으로 다이싱 공정시 보호막(123)에 보호필름(79)을 부착하여 다이싱 공정시 발생할 수 있는 손상이나 오염으로부터 반도체 칩(101) 내지 외부단자(125)를 보호할 수 있다. 혹은 도 2i의 백 그라인딩 공정시 부착되었던 보호필름(78)을 제거하지 아니하고 다이싱 공정을 진행할 수 있다. 상기 다이싱에 의해 도 1a의 반도체 패키지(1)가 제조될 수 있다.
도 2k를 참조하면, 몰드막(105)의 하면(105b)에 대한 백 그라인딩 공정시 오버 그라인딩에 의해 더미 기판(113)의 적어도 일부가 제거될 수 있다. 일례로, 오버 그라인딩에 의해 더미 기판(113)이 전부 제거되어 몰드막(105)의 리세스된 하면(105d)을 통해 접착막(111)이 노출될 수 있다. 오버 그라인딩이 발생하더라도, 금속성의 접착막(111)이 크랙 스톱퍼(crack stopper) 내지 그라인딩 스톱퍼(grinding stopper) 역할을 할 수 있다. 이후 몰드막(105)을 다이싱하여 도 1b의 반도체 패키지(2)를 제조할 수 있다.
<반도체 패키지의 제조방법의 일례>
도 3a 내지 3f는 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법을 도시한 단면도들이다. 도 3g는 도 3f의 다른 예를 도시한 단면도이다.
도 3a를 참조하면, 제1 면(102a)과 그 반대면인 제2 면(102b) 그리고 회로층(104)과 칩 패드들(103)이 형성된 웨이퍼(102)를 제공할 수 있다. 제2 면(102b)에 대한 그라인딩이나 화학기계적 연마 혹은 에칭 공정으로 웨이퍼(102)를 박형화할 수 있다. 그리고 스크라이브 레인(90)을 따라 웨이퍼(102)를 다이싱할 수 있다. 웨이퍼(102)의 다이싱은 블레이드(95)와 같은 컷팅 장치를 이용할 수 있다. 웨이퍼(102)의 박형화는 도 2a에서와 같이 웨이퍼(102)의 제1 면(102a)에 접착막(72)을 이용하여 지지 기판(70)을 부착하거나, 혹은 도 2b에서와 같이 보호 필름(74)을 부착하여 진행할 수 있다. 웨이퍼(102)의 박형화에 의해 제2 면(102b)에 비해 제1 면(102a)에 더 인접하는 제3 면(102c)이 드러날 수 있다. 웨이퍼(102)의 다이싱은 도 2d에서와 같이 회로층(104)을 보호할 수 있는 보호필름(76)을 부착하여 진행할 수 있다.
도 3b를 참조하면, 상기 다이싱에 의해 웨이퍼(102)는 복수개의 반도체 칩들(101)로 분리될 수 있다. 반도체 칩(101)은 활성면(101a)과 그 반대면인 비활성면(101c)을 포함할 수 있다. 반도체 칩(101)은 메모리 칩, 로직 칩, 혹은 이들의 조합일 수 있다.
도 3c를 참조하면, 실리콘 웨이퍼나 유리 기판과 같은 지지 기판(80) 상에 DAF(die attach film)과 같은 접착막(82)을 이용하여 복수개의 반도체 칩들(101)을 부착할 수 있다. 반도체 칩(101)은 그 활성면(101a)이 지지 기판(80)을 바라보는 상태로 지지 기판(80) 상에 제공될 수 있다. 반도체 칩(101)의 비활성면(101c) 상에 접착막(111)을 이용하여 더미 기판(113)을 부착할 수 있다. 이에 따라, 지지 기판(80)의 상면(80a) 상에 서로 이격된 복수개의 적층체들(10)이 제공될 수 있다. 지지 기판(80) 상에 가령 에폭시 몰딩 컴파운드(EMC)를 제공하여 적층체들(10)을 몰딩하는 몰드막(105)을 형성할 수 있다. 일례에 따르면, 접착막(111)은 금속 페이스트(예: 구리 페이스트)를 포함할 수 있고, 더미 기판(113)은 실리콘 웨이퍼를 포함할 수 있다. 더미 기판(113)의 크기(S1)는 반도체 칩(101)의 크기(S2)에 비해 클 수 있다.
도 3d를 참조하면, 적층체들(10)을 몰딩하는 몰드막(105)으로부터 지지 기판(80)과 접착막(82)을 제거할 수 있다. 상기 제거에 의해 적층체들(10)이 노출될 수 있다. 가령, 반도체 칩(101)의 활성면(101a)이 드러나게 되어 회로층(104)과 칩 패드(103)가 노출될 수 있다. 반도체 칩(101)의 활성면(101a)은 몰드막(105)의 상면(105a)과 공면을 이룰 수 있다. 몰드막(105)의 두께(T1)는 적층체(10)의 두께(T2)와 동일하거나 더 클 수 있다. 더미 기판(113)의 두께(X1)와 반도체 칩(101)의 두께(X2)는 동일하거나 다를 수 있다.
도 3e를 참조하면, 칩 패드(103)에 접속되는 재배선(121)을 형성할 수 있고 재배선(121)과 재배선(121)을 덮는 보호막(123)을 형성할 수 있다. 그리고 재배선(121)에 전기적으로 연결되는 솔더볼과 같은 외부단자(125)를 형성할 수 있다. 외부단자(125)는 반도체 칩(101)의 외곽에 배치될 수 있다.
도 3f를 참조하면, 몰드막(105)의 하면(105b)에 대한 백 그라인딩 공정을 진행할 수 있고, 스크라이브 레인(92)을 따라 몰드막(105)을 다이싱할 수 있다. 백 그라인딩과 다이싱 공정에 의해 도 1c의 반도체 패키지(3)가 제조될 수 있다. 백 그라인딩 공정과 다이싱 중 적어도 어느 하나의 공정을 진행하는 경우, 도 2i에서와 같이 보호필름(78)을 보호막(123) 상에 부착될 수 있다.
도 3g를 참조하면, 더미 기판(113)의 크기(S1)가 반도체 칩(101)의 크기(S2)에 비해 작은 적층체(10)를 형성할 수 있다. 그리고 도 3f에서 전술한 백 그라인딩과 다이싱 공정으로 도 1d의 반도체 패키지(4)를 제조할 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.

Claims (20)

  1. 적층체;
    상기 적층체의 측면을 둘러싸는 몰드막;
    상기 적층체에 전기적으로 연결된 재배선; 그리고
    상기 재배선에 전기적으로 연결된 외부단자를 포함하고,
    상기 적층체는:
    활성면과 그 반대면인 비활성면을 갖는 반도체 칩;
    상기 반도체 칩의 비활성면 상에 제공된 더미 기판; 그리고
    상기 더미 기판과 상기 반도체 칩 사이에 제공되고, 상기 더미 기판을 상기 반도체 칩의 비활성면에 접착시키는 접착막을 포함하고,
    상기 몰드막은 상기 재배선에 인접한 상면과 그 반대면인 하면을 포함하고,
    상기 더미 기판은 상기 몰드막의 하면을 통해 노출된 반도체 패키지.
  2. 제1항에 있어서,
    상기 접착막은 금속 페이스트를 포함하는 반도체 패키지.
  3. 제1항에 있어서,
    상기 재배선은 상기 반도체 칩의 활성면 상에 제공되고 그리고 상기 반도체 칩의 측면을 넘어 상기 몰드막 위로 연장된 반도체 패키지.
  4. 제1항에 있어서,
    상기 몰드막은 상기 반도체 칩의 측면을 둘러싸고,
    상기 외부단자는 상기 반도체 칩의 측면을 둘러싸는 상기 몰드막의 상면 상에 제공된 반도체 패키지.
  5. 제1항에 있어서,
    상기 재배선을 감싸고 그리고 상기 반도체 칩의 활성면과 상기 몰드막의 상면을 덮는 보호막을 더 포함하는 반도체 패키지.
  6. 제1항에 있어서,
    상기 더미 기판은 상기 반도체 칩과 동일한 크기를 갖는 반도체 패키지.
  7. 제1항에 있어서,
    상기 더미 기판은 상기 반도체 칩에 비해 크거나 작은 크기를 갖는 반도체 패키지.
  8. 제1항에 있어서,
    상기 반도체 칩의 활성면은 상기 몰드막의 상면과 공면을 이루는 반도체 패키지.
  9. 더미 기판과 반도체 칩이 접착된 복수개의 적층체들을 제공하고;
    상기 적층체들의 측면들을 둘러싸며 상기 더미 기판들을 덮고 그리고 상기 반도체 칩들을 덮지 않는 몰드막을 형성하고;
    상기 반도체 칩들에 전기적으로 연결되는 복수개의 재배선들을 형성하고;
    상기 재배선들에 전기적으로 연결되고 상기 적층체들의 측면들을 둘러싸는 상기 몰드막 상에 제공되는 복수개의 외부단자들을 형성하고;
    상기 몰드막을 그라인딩하여 상기 더미 기판들을 노출시키고; 그리고
    상기 그라인딩된 몰드막을 다이싱하여, 상기 적층체가 상기 다이싱된 몰드막으로 둘러싸이고 상기 외부단자가 상기 다이싱된 몰드막 상에 제공된 패키지를 형성하는 것을;
    포함하는 반도체 패키지의 제조방법.
  10. 제9항에 있어서,
    상기 적층체들을 제공하는 것은:
    회로층이 제공된 활성면과 그 반대면인 비활성면을 갖는 반도체 웨이퍼를 제공하고;
    상기 반도체 웨이퍼의 비활성면 상에 더미 웨이퍼를 부착하고; 그리고
    상기 더미 웨이퍼가 부착된 상기 웨이퍼를 다이싱하여 상기 복수개의 적층체들을 형성하는 것을;
    포함하는 반도체 패키지의 제조방법.
  11. 제10항에 있어서,
    상기 더미 웨이퍼를 부착하는 것은:
    금속성 접착막을 상기 반도체 웨이퍼의 비활성면과 상기 더미 웨이퍼 사이에 제공하는 것을 포함하는 반도체 패키지의 제조방법.
  12. 제10항에 있어서,
    상기 더미 웨이퍼를 부착하기 이전에,
    상기 반도체 웨이퍼의 비활성면을 그라인딩하는 것을 더 포함하는 반도체 패키지의 제조방법.
  13. 제9항에 있어서,
    상기 몰드막을 형성하는 것은:
    지지 기판 상에 상기 적층체들을 서로 이격되도록 그리고 상기 반도체 칩들이 상기 지지 기판을 바라보도록 제공하고; 그리고
    상기 지지 기판 상에 상기 적층체들을 몰딩하는 상기 몰드막을 형성하는 것을;
    포함하는 반도체 패키지의 제조방법.
  14. 제9항에 있어서,
    상기 적층체들을 제공하는 것은:
    회로층이 제공된 활성면과 그 반대면인 비활성면을 갖는 반도체 웨이퍼를 제공하고;
    상기 웨이퍼를 다이싱하여 복수개의 반도체 칩들로 분리하고;
    지지 기판 상에 상기 반도체 칩들을 서로 이격되도록 그리고 상기 반도체 칩들이 상기 지지 기판을 바라보도록 제공하고; 그리고
    상기 반도체 칩들 상에 더미 기판들을 부착하는 것을;
    포함하는 반도체 패키지의 제조방법.
  15. 제14항에 있어서,
    상기 웨이퍼를 다이싱하기 이전에,
    상기 반도체 웨이퍼의 비활성면을 그라인딩하는 것을 더 포함하는 반도체 패키지의 제조방법.
  16. 제14항에 있어서,
    상기 더미 기판을 부착하는 것은:
    금속성 접착막을 상기 반도체 칩의 비활성면과 상기 더미 기판 사이에 제공하는 것을 포함하는 반도체 패키지의 제조방법.
  17. 제9항에 있어서,
    상기 외부단자를 형성하기 이전에,
    상기 반도체 칩과 상기 몰드막 상에 상기 재배선을 감싸는 보호막을 형성하는 것을 더 포함하는 반도체 패키지의 제조방법.
  18. 회로층이 제공된 상면 및 그 반대면인 하면을 갖는 반도체 칩;
    상기 반도체 칩의 하면을 덮는 보호막:
    상기 반도체 칩과 상기 보호막의 측면들을 둘러싸는 몰드막;
    상기 반도체 칩의 회로층에 전기적으로 연결되고, 상기 반도체 칩의 상면 상에 제공되고 상기 몰드막 위로 연장된 재배선; 그리고
    상기 재배선에 전기적으로 연결되고 상기 반도체 칩의 외곽에 제공된 외부단자를;
    포함하는 반도체 패키지.
  19. 제18항에 있어서,
    상기 보호막은 상기 반도체 칩의 하면에 접착된 금속 페이스트를 포함하는 반도체 패키지.
  20. 제19항에 있어서,
    상기 보호막은 상기 금속 페이스트 상에 제공된 더미 기판을 더 포함하는 반도체 패키지.
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