KR20170074487A - Semiconductor package and method of fabricating the same - Google Patents

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Abstract

본 발명은 언더필 부재를 형성하는 과정에서 보이드 트랩의 발생을 방지할 수 있는 반도체 패키지 및 그 제조방법을 구현할 수 있으며, 기판, 상기 기판 상에 범프를 개재하여 적층된 반도체칩 및 상기 기판과 상기 반도체칩 사이의 적어도 일부를 충전하는 언더필 부재를 구비하되, 상기 반도체칩은 상기 기판과 대면하는 상기 반도체칩의 표면 상에 적어도 하나의 트렌치를 형성하는 공기배출패턴을 포함하는 반도체 패키지를 제공한다. The present invention can realize a semiconductor package and a method of manufacturing the same that can prevent the occurrence of void traps in the process of forming an underfill member. The semiconductor package includes a substrate, a semiconductor chip stacked on the substrate with bumps interposed therebetween, The semiconductor chip comprising an air vent pattern that forms at least one trench on a surface of the semiconductor chip facing the substrate.

Description

반도체 패키지 및 그 제조방법{Semiconductor package and method of fabricating the same}Technical Field [0001] The present invention relates to a semiconductor package and a fabrication method thereof,

본 발명은 반도체 패키지 및 그 제조방법에 관한 것으로서, 특히 언더필 부재를 구비하는 반도체 패키지 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor package and a manufacturing method thereof, and more particularly, to a semiconductor package having an underfill member and a manufacturing method thereof.

정보통신과 디지털 기술의 발전으로 높은 주파수 영역에서 사용되고 빠른 데이터처리속도를 가지는 새로운 재료, 부품 및 모듈, 기판에 대한 니즈가 커지고 있다. 예를 들어, 이동통신분야에서는 이동통신기기의 소형화, 다중밴드화, 고주화화 추세에 따라 고주파화, 고집적화, 소형화된 부품이 요구되고 있다. 이에 따라 칩제조분야에서는 반도체칩 자체의 미세화 및 집적화가 진행되고 있으며 패키지분야에서는 경박단소화된 새로운 패키지와 실장방법이 개발되고 있다. With the development of information communication and digital technology, the needs for new materials, parts, modules, and substrates that are used in high frequency areas and have high data processing speed are increasing. For example, in the field of mobile communication, high frequency, high integration and miniaturized parts are demanded in accordance with the trend of miniaturization, multibandization, and high frequency of mobile communication devices. Accordingly, miniaturization and integration of the semiconductor chip itself are progressing in the field of chip manufacturing, and a new package and mounting method which is thin and short in the package field are being developed.

부품의 패키지형태는 DIP, SOP, QFP, BGA 로부터 CSP, 웨이퍼레벨패키지, Bare Chip 플립칩패키지로 점차 발전해가고 있다. 패키지 내부에서는 종래의 다이 본딩(Die Bonding)과 와이어 본딩(Wire Bonding) 후 몰딩하는 종래의 조립방식에서 칩에 범프를 형성한 후 플립한 후 본딩 와이어를 사용하지 않고 범프를 통하여 칩과 패키지가 연결되도록 하여 칩과 패키지 간의 연결거리를 짧게 하고 많은 입출력 수를 높인 와이어리스(Wireless) 패키지의 일종으로 플립칩 패키지(Flip Chip Package)의 적용이 확대되고 있다. The package type of the component is gradually evolving from DIP, SOP, QFP, BGA to CSP, wafer level package, and Bare Chip flip chip package. In the conventional package assembly method, the bumps are formed on the chip, and then the chip is connected to the package through the bumps without using the bonding wire after the chip is bumped and flipped after the die bonding and the wire bonding. A flip chip package is being applied as a kind of wireless package which shortens a connection distance between a chip and a package and increases a number of input and output.

관련 선행기술로는 대한민국 특허공개번호 KR10-2001-0045103호(2001.06.05공개, 발명의 명칭 : 플립칩 반도체패키지 및 그 제조방법)가 있다.Related Prior Art Korean Patent Publication No. KR10-2001-0045103 (published on Jun. 25, 2001, entitled " Flip Chip Semiconductor Package "

본 발명은 내구성과 신뢰성이 우수한 반도체 패키지 및 그 제조방법을 제공하는 것을 목적으로 한다.An object of the present invention is to provide a semiconductor package excellent in durability and reliability and a manufacturing method thereof.

본 발명의 일 관점에 따른 반도체 패키지가 제공된다. 상기 반도체 패키지는 기판, 상기 기판 상에 범프를 개재하여 적층된 반도체칩 및 상기 기판과 상기 반도체칩 사이의 적어도 일부를 충전하는 언더필 부재를 구비하되, 상기 반도체칩은 상기 기판과 대면하는 상기 반도체칩의 표면 상에 적어도 하나의 트렌치를 형성하는 공기배출패턴을 포함할 수 있다. A semiconductor package according to an aspect of the present invention is provided. Wherein the semiconductor package includes a substrate, a semiconductor chip stacked on the substrate via bumps, and an underfill member filling at least a portion between the substrate and the semiconductor chip, wherein the semiconductor chip includes a semiconductor chip And an air vent pattern that forms at least one trench on the surface of the substrate.

상기 반도체 패키지에서, 상기 적어도 하나의 트렌치는 상기 반도체칩의 일측부에서 타측부까지 제 1 방향으로 신장하되 서로 이격되어 나란하게 배치되는 복수개의 제 1 트렌치를 포함할 수 있다. In the semiconductor package, the at least one trench may include a plurality of first trenches extending in a first direction from one side of the semiconductor chip to the other side of the semiconductor chip, the first trenches being spaced apart from each other.

상기 반도체 패키지에서, 상기 적어도 하나의 트렌치는 인접하는 상기 제 1 트렌치들을 연결하되 상기 제 1 방향과 나란하지 않는 제 2 방향으로 신장하는 제 2 트렌치를 포함할 수 있다. In the semiconductor package, the at least one trench may include a second trench connecting the adjacent first trenches, the second trench extending in a second direction not parallel to the first direction.

상기 반도체 패키지에서, 상기 복수개의 제 1 트렌치 중의 적어도 어느 하나는 상기 반도체칩의 일측면 및 타측면 중 적어도 어느 하나에서 상기 반도체칩의 외부로 연통될 수 있다. In the semiconductor package, at least one of the plurality of first trenches may communicate with at least one of the one side and the other side of the semiconductor chip to the outside of the semiconductor chip.

상기 반도체 패키지에서, 상기 적어도 하나의 트렌치는 상기 반도체칩의 일측부에서 타측부까지 수지상(樹枝狀)으로 확장되어 신장하는 복수개의 트렌치를 포함할 수 있다. In the semiconductor package, the at least one trench may include a plurality of trenches extending in a dendritic manner from one side of the semiconductor chip to the other side.

상기 반도체 패키지에서, 상기 언더필 부재는 상기 트렌치의 적어도 일부를 충전할 수 있다. In the semiconductor package, the underfill member may fill at least a portion of the trench.

상기 반도체 패키지에서, 상기 언더필 부재는 상기 범프가 노출되지 않도록 상기 범프를 밀봉할 수 있다. In the semiconductor package, the underfill member may seal the bump so that the bump is not exposed.

상기 반도체 패키지에서, 상기 범프는 상기 공기배출패턴 상에 돌출되어 상기 기판에 접하여 개재될 수 있다. In the semiconductor package, the bump may protrude on the air discharge pattern and be in contact with the substrate.

상기 반도체 패키지에서, 상기 공기배출패턴은 상기 반도체칩의 패시베이션층 상에 형성될 수 있다. In the semiconductor package, the air vent pattern may be formed on the passivation layer of the semiconductor chip.

본 발명의 다른 관점에 따른 반도체 패키지의 제조방법이 제공된다. 상기 반도체 패키지의 제조방법은 기판 상에 상기 기판과 대면하는 표면 상에 적어도 하나의 트렌치를 형성하는 공기배출패턴을 포함하는 반도체칩을 범프를 개재하여 실장하는 단계; 상기 기판과 상기 반도체칩 사이의 적어도 일부를 충전하도록 액상의 언더필 물질을 주입하는 단계로서, 보이드 트랩 형성을 방지하기 위하여 상기 트렌치를 통하여 공기가 상기 반도체칩 외부로 배출되도록 상기 액상의 언더필 물질을 주입하는 단계; 및 상기 액상의 언더필 물질을 경화시키고 큐어링하여 상기 기판과 상기 반도체칩 사이의 적어도 일부를 충전하는 언더필 부재를 형성하는 단계;를 포함한다. A method of manufacturing a semiconductor package according to another aspect of the present invention is provided. The method of manufacturing a semiconductor package includes the steps of: mounting a semiconductor chip on a substrate via a bump, the semiconductor chip including an air exhaust pattern forming at least one trench on a surface facing the substrate; Injecting a liquid underfill material so as to fill at least a portion between the substrate and the semiconductor chip, the method comprising the steps of: injecting the liquid underfill material so that air is discharged to the outside of the semiconductor chip through the trench to prevent formation of a void trap; ; And forming an underfill member for filling at least a portion between the substrate and the semiconductor chip by curing and curing the liquid underfill material.

상기 반도체 패키지의 제조방법에서, 상기 액상의 언더필 물질을 주입하는 단계는 상기 반도체칩의 일측부로부터 액상의 언더필 물질을 주입하되 상기 반도체칩의 타측부에서 상기 트렌치를 통하여 배출되는 공기를 흡입하는 단계를 포함할 수 있다. In the method of manufacturing the semiconductor package, the step of injecting the liquid underfill material may include injecting a liquid underfill material from one side of the semiconductor chip, and sucking air discharged through the trench from the other side of the semiconductor chip . ≪ / RTI >

상기한 바와 같이 이루어진 본 발명의 실시예에 따르면, 언더필 부재를 형성하는 과정에서 보이드 트랩의 발생을 방지할 수 있는 반도체 패키지 및 그 제조방법을 제공할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.According to the embodiments of the present invention as described above, it is possible to provide a semiconductor package and a method of manufacturing the same that can prevent the generation of void traps in the process of forming the underfill member. Of course, the scope of the present invention is not limited by these effects.

도 1 내지 도 4b는 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법을 도해하는 도면들이다.
도 5 내지 도 8은 본 발명의 다양한 실시예들에 따른 반도체 패키지에서 반도체칩의 표면을 도해하는 평면도들이다. 1 to 4B are views illustrating a method of manufacturing a semiconductor package according to an embodiment of the present invention.
5 to 8 are plan views illustrating the surface of a semiconductor chip in a semiconductor package according to various embodiments of the present invention.

이하, 첨부된 도면들을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있는 것으로, 이하의 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 또한 설명의 편의를 위하여 도면에서는 적어도 일부의 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 도면들에서 동일한 부호는 동일한 요소를 지칭한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. It should be understood, however, that the invention is not limited to the disclosed embodiments, but may be embodied in many different forms and should not be construed as limited to the embodiments set forth herein. Rather, these embodiments are provided so that this disclosure will be thorough and complete, Is provided to fully inform the user. Also, at least some of the components may be exaggerated or reduced in size for convenience of explanation. Like numbers refer to like elements throughout the drawings.

명세서 전체에 걸쳐서, 층 또는 영역과 같은 하나의 구성요소가 다른 구성요소 "상에" 위치한다고 언급할 때는, 상기 하나의 구성요소가 직접적으로 상기 다른 구성요소 "상에" 접하거나, 그 사이에 개재되는 또 다른 구성요소들이 존재할 수 있다고 해석될 수 있다. 반면에, 하나의 구성요소가 다른 구성요소 "직접적으로 상에" 위치한다고 언급할 때는, 그 사이에 개재되는 다른 구성요소들이 존재하지 않는다고 해석된다. It is to be understood that throughout the specification, when an element such as a layer or a region is referred to as being "on" another element, the element may be directly "on" It will be understood that there may be other intervening components. On the other hand, when an element is referred to as being "directly on" another element, it is understood that there are no other elements intervening therebetween.

또한, "상의" 또는 "하의" 와 같은 상대적인 위치를 나타내는 용어들은 도면들에서 도해되는 것처럼 다른 요소들에 대한 어떤 요소들의 위치 관계를 기술하기 위해 사용될 수 있다. 나아가, 이러한 상대적 용어들은 도면들에서 묘사되는 방향 뿐만 아니라 구성요소의 다른 방향들을 포함하는 것을 의도한다고 이해될 수도 있다. 예를 들어, 도면들에서 구성요소가 뒤집어 진다면(turned over), 다른 요소들의 상부의 면 상에 존재하는 것으로 묘사되는 요소들은 상기 다른 요소들의 하부의 면 상에 방향을 가지게 된다. 그러므로, 예로써 든 "상의"라는 용어는, 도면의 특정한 방향에 의존하여 "하의" 및 "상의" 방향 모두를 포함할 수도 있다. Also, terms indicating relative positions such as "top" or "bottom" can be used to describe the positional relationship of certain elements to other elements as illustrated in the figures. Further, it will be understood that these relative terms are intended to include not only the directions depicted in the Figures, but also the different directions of the components. For example, if an element is turned over in the figures, the elements depicted as being on the upper surface of the other elements will have a direction on the lower surface of the other elements. Thus, the example "top" may include both "under" and "top" directions depending on the particular orientation of the figure.

도 1 내지 도 4b는 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법을 도해하는 도면들이다. 1 to 4B are views illustrating a method of manufacturing a semiconductor package according to an embodiment of the present invention.

도 1을 참조하면, 기판(200) 상에 반도체칩(100)을 배치한다. 기판(200)은, 예를 들어, 인쇄회로기판(PCB)과 같은 회로기판을 포함할 수 있다. 반도체칩(100)은 실리콘 웨이퍼 상에 반도체 소자, 배선 패턴, 절연 패턴 등이 형성된 구조체(110)를 구비한다. 또한, 반도체칩(100)은 구조체(110) 상에 패시베이션층(120, passivation layer)을 구비한다. 패시베이션층(120)은 배선 공정이 완료된 구조체(110)의 표면에 산화막, 질화막 및 산질화막 중에서 선택된 적어도 어느 하나 이상의 보호층을 의미한다. 예를 들어, 패시베이션층(120)은 구조체(110) 상에 형성된 산화막과 상기 산화막 상에 형성된 질화막으로 이루어진 이중층일 수 있다. Referring to FIG. 1, a semiconductor chip 100 is disposed on a substrate 200. The substrate 200 may include a circuit board, such as, for example, a printed circuit board (PCB). The semiconductor chip 100 includes a structure 110 on which a semiconductor element, a wiring pattern, an insulating pattern, and the like are formed on a silicon wafer. In addition, the semiconductor chip 100 includes a passivation layer 120 on the structure 110. The passivation layer 120 refers to at least one or more protective layers selected from an oxide layer, a nitride layer, and an oxynitride layer on the surface of the structure 110 having completed the wiring process. For example, the passivation layer 120 may be a bilayer composed of an oxide film formed on the structure 110 and a nitride film formed on the oxide film.

반도체칩(100)은 패시베이션층(120) 상에 적어도 하나의 트렌치(T)를 형성하는 공기배출패턴(130)을 구비한다. 트렌치(T)는 후속의 언더필 부재 형성 공정에서 공기가 갇히지 않고 외부로 배출될 수 있도록 구성된 배출 통로로 이해할 수 있다. 공기배출패턴(130)을 구성하는 물질은 산화물, 질화물, 산질화물 및 고분자 중에서 선택된 어느 하나를 포함할 수 있다. 트렌치(T)를 형성하는 공기배출패턴(130)의 다양한 형태는 도 5 내지 도 7을 참조하여 후술한다. The semiconductor chip 100 has an air vent pattern 130 that forms at least one trench T on the passivation layer 120. The trench T can be understood as an exhaust passage configured to allow the air to be discharged to the outside without trapping air in the subsequent process of forming the underfill member. The material constituting the air discharge pattern 130 may include any one selected from oxides, nitrides, oxynitrides, and polymers. Various forms of the air vent pattern 130 forming the trench T will be described below with reference to Figs.

반도체칩(100)은 외부접속단자인 범프(140)를 구비한다. 단면도에서는 도시되지 않았지만, 범프(140)는 반도체칩(100)의 구조체(110)와 전기적으로 연결되어야 한다. The semiconductor chip 100 has bumps 140 which are external connection terminals. Although not shown in the cross-sectional view, the bumps 140 must be electrically connected to the structure 110 of the semiconductor chip 100.

이를 구현하기 위한 일 예로서, 패시베이션층(120) 및/또는 공기배출패턴(130)의 적어도 일부는 구조체(110)의 전극 패드(electrode pad)가 노출되도록 형성될 수 있으며, 범프(140)는 상기 전극 패드 상에 형성될 수 있다. 다른 예로서, 구조체(110)의 전극 패드와 범프(140)는 연결패턴(interconnect pattern)에 의하여 전기적으로 연결될 수 있다. 상기 연결패턴은 패시베이션층(120) 및/또는 공기배출패턴(130)의 적어도 일부를 관통하도록 형성될 수 있다. At least a portion of the passivation layer 120 and / or the air vent pattern 130 may be formed to expose an electrode pad of the structure 110, And may be formed on the electrode pad. As another example, the electrode pads of the structure 110 and the bumps 140 may be electrically connected by an interconnect pattern. The connection pattern may be formed to pass through at least a portion of the passivation layer 120 and / or the air vent pattern 130.

범프(140)는, 예를 들어, 솔더 범프(solder bump), 금 범프(Au bump) 또는 지주 범프(stud bump)일 수 있다. 솔더 범프와 금 범프는 도금 방법을 활용하여 형성하고, 지주 범프는 와이어 본딩 방법을 활용하여 형성할 수 있다. 범프(140)의 적어도 일부는 공기배출패턴(130)에서 돌출되도록 형성된다. The bump 140 may be, for example, a solder bump, a gold bump, or a stud bump. The solder bump and the gold bump may be formed using a plating method, and the holding bump may be formed using a wire bonding method. At least a portion of the bump 140 is formed to protrude from the air exhaust pattern 130.

본 발명의 다른 실시예에 따르면, 패시베이션층(120) 상에 범프(140)와 공기배출패턴(130)은 각각 서로 이격되어 배치될 수도 있다. 이 경우, 범프(140)는 패시베이션층(120) 상에 돌출되도록 형성될 수 있다. 공기배출패턴(130)은 패시베이션층(120)을 구성하는 물질과 다른 물질로 이루어질 수 있는 바, 예를 들어, 포토레지스트 패턴으로 이루어질 수 있다.According to another embodiment of the present invention, the bump 140 and the air vent pattern 130 may be spaced apart from each other on the passivation layer 120. In this case, the bumps 140 may be formed to protrude on the passivation layer 120. The air exhaust pattern 130 may be formed of a material other than the material of the passivation layer 120, for example, a photoresist pattern.

도 2를 참조하면, 소정의 열처리를 가하여 범프(140)를 리플로우(reflow)하여 범프(140)와 기판(200)을 접합시킨다. 리플로우 열처리 조건은, 예를 들어, 4 내지 6분 동안 약 220℃의 온도에서 유지되는 조건을 포함할 수 있다. 한편, 미세피치 솔더 범프의 경우 UBM(Under Bump Metallurgy)층 상에 전해도금을 이용하여 범프를 형성하고 플럭스를 도포 후 리플로우 공정을 통해 범프를 형성시킬 수 있으나, Au 스터드 범프는 솔더 범프에 비해 플럭스가 필요 없고 복잡한 제조공정이 없이 기존 골드 와이어본딩 방법을 그대로 이용하여 범프를 형성할 수 있다. Au 스터드 범프를 사용하여 플립칩 본딩을 하는 경우에는 ACA(Anisotropic conductive adhesive), NCA(Non conductive adhesive)를 사용하여 초음파 혹은 가열, 가압으로 본딩하는 방법과 솔더 페이스트(solder paste)나 Sn 계의 솔더를 도금하여 범프를 형성한 후 리플로우를 통해 본딩하는 방법을 사용할 수 있다. Referring to FIG. 2, the bump 140 is reflowed by applying a predetermined heat treatment to bond the bump 140 and the substrate 200 together. The reflow heat treatment conditions may include, for example, conditions that are maintained at a temperature of about 220 DEG C for 4 to 6 minutes. On the other hand, in the case of fine pitch solder bumps, bumps can be formed on the under bump metallurgy (UBM) layer using electrolytic plating, and the bumps can be formed through the reflow process after applying the flux. However, Au stud bumps Bumps can be formed using existing gold wire bonding methods without flux and without complicated manufacturing processes. In the case of flip chip bonding using Au stud bumps, there are a method of bonding by ultrasonic wave, heating, and pressure using ACA (anisotropic conductive adhesive) or NCA (non-conductive adhesive), and a method of bonding by solder paste or Sn- To form a bump, and bonding through a reflow can be used.

도 3을 참조하면, 기판(200)과 반도체칩(100) 사이의 적어도 일부를 충전하도록 액상의 언더필 물질(300)을 주입한다. 반도체칩(100)에서 발생한 열이 범프(140)를 통해 외부로 방출되는 것에는 한계가 있는데, 열전도성이 좋고 부도체인 물질로 구성된 언더필 부재를 반도체칩(100)과 기판(200) 사이에 채워 방열을 용이하게 할 수 있다. Referring to FIG. 3, a liquid underfill material 300 is injected to fill at least a portion between the substrate 200 and the semiconductor chip 100. There is a limit to the heat generated in the semiconductor chip 100 through the bumps 140. The underfill member made of a material having good thermal conductivity and nonconductive material is filled between the semiconductor chip 100 and the substrate 200 So that heat dissipation can be facilitated.

반도체 패키지의 고속화 및 고집적화 추세에 따라 접속단자들 사이의 간격이 감소하고 있으며 이에 따라 패키징 정밀도에 대한 요구도 매우 높아지고 있다. 접속단자들 사이의 간격이 감소함에 따라 반도체칩(100)과 기판(200) 사이의 열팽창계수(coefficient of thermal expansion: CTE) 차이에 따른 제품 불량의 가능성이 증가하고 있다. 즉, 반도체칩(100)과 기판(200) 사이의 열팽창계수의 차이가 크기 때문에 온도 변화에 따른 열팽창/열수축으로 범프(140)가 연결되는 경계 부위에 응력이 집중되어 불량이 발생하기 쉬우며, 이를 개선하기 위해 범프(140) 사이의 적어도 일부의 공간을 메워주는 언더필 공정(underfill process)을 진행한다. The spacing between the connection terminals is reduced in accordance with the trend of high-speed and high integration of the semiconductor package, and accordingly, there is a great demand for packaging precision. As the distance between the connection terminals decreases, the possibility of product failure due to the difference in the coefficient of thermal expansion (CTE) between the semiconductor chip 100 and the substrate 200 is increasing. That is, since the difference in thermal expansion coefficient between the semiconductor chip 100 and the substrate 200 is large, stress is concentrated on a boundary portion where the bumps 140 are connected due to thermal expansion / contraction due to temperature change, To overcome this, an underfill process is performed to fill at least a part of the space between the bumps 140.

언더필 방법으로는 도 3에 도시된 디스펜싱법(dispensing method)을 사용할 수 있다. 즉, 반도체칩(100)의 일면에 형성된 범프(140)를 기판(200)에 플립칩 본딩 방법으로 접합한 이후에, 반도체칩(100)의 일측에 배치된 디스펜서(350; dispenser)에서 액상의 언더필 물질(300)을 주입하여 반도체칩(100)과 기판(200) 사이의 빈 공간의 적어도 일부를 충전한다. As the underfill method, the dispensing method shown in FIG. 3 can be used. That is, after the bumps 140 formed on one surface of the semiconductor chip 100 are bonded to the substrate 200 by the flip-chip bonding method, the dispenser 350 (dispenser) disposed on one side of the semiconductor chip 100 The underfill material 300 is injected to fill at least a part of the void space between the semiconductor chip 100 and the substrate 200.

미세한 피치를 가지는 반도체 패키지에서 이러한 언더필 공정을 수행하는 경우 기판(200)가 반도체칩(100) 사이의 공기 중 일부가 외부로 빠져나가지 못하고 액상의 언더필 물질(300) 내에 갇혀 보이드 트랩(void trap)이 발생하는 문제점이 발생할 수 있다. When performing such an underfill process in a semiconductor package having a fine pitch, a part of the air between the semiconductor chips 100 does not escape to the outside, and the substrate 200 is trapped in the liquid underfill material 300, A problem may occur.

본 발명의 실시예들에 따르면, 트렌치(T)를 형성하는 공기배출패턴(130)이 플립된 반도체칩(100)의 표면에 구현되므로, 액상의 언더필 물질(300)을 주입하는 과정에서 반도체칩(100)과 기판(200) 사이의 공기가 갇히지 않고 트렌치(T)를 통하여 외부로 배출되어 보이드 트랩의 생성을 방지할 수 있다. 즉, 액상의 언더필 물질(300)의 비중이 공기의 비중보다 크므로 액상의 언더필 물질(300)이 바닥면에서부터 채워지며 상대적으로 비중이 작은 공기는 위로 이동하여 트렌치(T)를 따라 반도체칩(100)의 외부로 방출될 수 있다. 즉, 액상의 언더필 물질(300)과 공기가 상하로 분리될 수 있는 여유의 공간을 트렌치(T)를 도입함으로써 확보할 수 있어, 보이드 트랩의 생성을 방지하면서 효과적으로 액상의 언더필 물질(300)을 채울 수 있다. According to the embodiments of the present invention, since the air exhaust pattern 130 forming the trench T is formed on the surface of the flip-chip semiconductor chip 100, in the course of injecting the liquid underfill material 300, The air between the substrate 100 and the substrate 200 is not trapped and is discharged to the outside through the trench T to prevent generation of void traps. That is, since the specific gravity of the liquid underfill material 300 is greater than the specific gravity of the air, the liquid underfill material 300 is filled from the bottom surface, and the air having a relatively low specific gravity is moved upward to move along the trench T 100). ≪ / RTI > That is, it is possible to secure a clearance space in which the liquid underfill material 300 and the air can be separated vertically by introducing the trench T, thereby effectively preventing the liquid underfill material 300 Can be filled.

도 4a 또는 도 4b를 참조하면, 반도체칩(100)의 가장자리 부분에 필렛이 형성될 수 있다. 언더필 물질을 경화하고 큐어링하는 열처리를 수행하여 언더필 부재(300)를 구현할 수 있다. 큐어링 열처리 조건은 10 내지 120분 동안 120 내지 160℃의 온도를 유지하는 조건을 포함할 수 있다. 언더필 부재(300)는 기판(200)과 반도체칩(100) 사이의 적어도 일부를 충전하도록 형성될 수 있으며, 나아가, 트렌치(T)의 적어도 일부를 충전할 수 있다. 언더필 부재(300)는 범프(140)가 노출되지 않도록 범프(140)를 밀봉하도록 형성될 수 있다. 4A or 4B, a fillet may be formed at an edge portion of the semiconductor chip 100. FIG. The underfill member 300 can be implemented by performing a heat treatment to cure and cure the underfill material. The curing heat treatment conditions may include a condition of maintaining a temperature of 120 to 160 DEG C for 10 to 120 minutes. The underfill member 300 may be formed to fill at least a portion between the substrate 200 and the semiconductor chip 100 and may further fill at least a portion of the trench T. [ The underfill member 300 may be formed to seal the bump 140 so that the bump 140 is not exposed.

도 4a를 참조하면, 언더필 부재(300)는 트렌치(T) 공간을 모두 충전하도록 형성될 수 있다. 이 경우, 반도체칩(100)에서 발생한 열은 범프(140) 및 언더필 부재(300)를 통하여 효과적으로 외부로 방출될 수 있는 열경로를 형성할 수 있다. Referring to FIG. 4A, the underfill member 300 may be formed to fill all of the trench T space. In this case, the heat generated in the semiconductor chip 100 can form a heat path that can be effectively discharged to the outside through the bump 140 and the underfill member 300.

한편, 도 4b를 참조하면, 언더필 부재(300)는 트렌치(T) 공간의 일부만을 충전하고 나머지 공간은 공기로 채워지도록 충전할 수도 있다. 이 경우에도, 언더필 부재(300)는 범프(140)를 밀봉하도록 채워지므로 반도체칩(100)에서 발생한 열이 범프(140)를 통하여 외부로 효과적으로 방출될 수 있다. 특히, 기판(200)과 반도체칩(100)의 열팽창계수의 차이에 따른 불량이 범프(140) 주변에서 발생하므로, 보이드가 없는 언더필 부재(300)가 범프(140)를 밀봉하는 구조는 이러한 문제를 해결함에 있어서 유효하다.On the other hand, referring to FIG. 4B, the underfill member 300 may be filled to fill only a part of the trench T and fill the remaining space with air. In this case, too, the underfill member 300 is filled to seal the bump 140, so that the heat generated in the semiconductor chip 100 can be effectively discharged to the outside through the bump 140. Particularly, since a defect due to a difference in thermal expansion coefficient between the substrate 200 and the semiconductor chip 100 occurs in the vicinity of the bump 140, the structure in which the void-free underfill member 300 seals the bump 140 is problematic Is effective in solving the problem.

이하에서는, 트렌치(T)를 형성하는 공기배출패턴(130)의 다양한 형태를 도 5 내지 도 8을 참조하여 설명한다. 도 5 내지 도 8은 본 발명의 다양한 실시예들에 따른 반도체 패키지에서 반도체칩의 표면(기판과 대면하는 표면)을 도해하는 평면도들이다.   Hereinafter, various forms of the air discharge pattern 130 forming the trench T will be described with reference to FIGS. 5 to 8. FIG. 5 to 8 are plan views illustrating the surface (the surface facing the substrate) of the semiconductor chip in the semiconductor package according to various embodiments of the present invention.

도 5 내지 도 7을 참조하면, 공기배출패턴(130)에 의하여 형성되는 상기 적어도 하나의 트렌치(T)는 반도체칩(100)의 일측부에서 타측부까지 제 1 방향으로 신장하되 서로 이격되어 나란하게 배치되는 복수개의 제 1 트렌치(T1, T2)를 포함할 수 있다. 예를 들어, 상기 제 1 방향은 도면에서 가로 방향을 포함할 수 있다. 5 to 7, the at least one trench T formed by the air exhaust pattern 130 extends in a first direction from one side of the semiconductor chip 100 to the other side of the semiconductor chip 100, And a plurality of first trenches (T1, T2) arranged to be arranged. For example, the first direction may include a lateral direction in the drawing.

한편, 상기 복수개의 제 1 트렌치 중의 적어도 어느 하나(T1)는 반도체칩(100)의 일측면 및 타측면 중 적어도 어느 하나에서 반도체칩(100)의 외부로 연통될 수 있다. 예를 들어, 트렌치(T1)는 반도체칩(100)의 일측면 및 타측면에서 반도체칩(100)의 외부로 연통되므로 액상의 언더필 물질(300)을 주입하고 경화하는 과정에서 반도체칩(100)과 기판(200) 사이의 공기는 트렌치(T1)를 통하여 반도체칩(100)의 외부로 배출될 수 있다. 이러한 경우, 트렌치(T1)의 적어도 일부를 충전하는 언더필 부재(300)는 도 4a에 도시된 구조를 가질 수 있다. 한편, 트렌치(T2)는 반도체칩(100)의 일측면 및 타측면에서 반도체칩(100)의 외부로 연통되지 않으므로 트렌치(T2)의 적어도 일부를 충전하는 언더필 부재(300)는 도 4b에 도시된 구조를 가질 수 있다. At least one of the plurality of first trenches T1 may communicate with the outside of the semiconductor chip 100 from at least one of the one side and the other side of the semiconductor chip 100. [ For example, since the trench T1 communicates with the outside of the semiconductor chip 100 from one side and the other side of the semiconductor chip 100, the semiconductor chip 100 may be damaged during the process of injecting and hardening the liquid underfill material 300, And the substrate 200 can be discharged to the outside of the semiconductor chip 100 through the trench T1. In this case, the underfill member 300 filling at least a part of the trench T1 may have the structure shown in Fig. 4A. Since the trench T2 does not communicate with the outside of the semiconductor chip 100 from one side and the other side of the semiconductor chip 100, the underfill member 300 filling at least a part of the trench T2 is not shown in FIG. Gt; structure. ≪ / RTI >

도 6을 참조하면, 공기배출패턴(130)에 의하여 형성되는 적어도 하나의 트렌치(T)는 인접하는 상기 제 1 트렌치들(T1, T2)을 연결하되 상기 제 1 방향과 나란하지 않는 제 2 방향으로 신장하는 제 2 트렌치(T3)를 포함할 수 있다. 예를 들어, 상기 제 2 방향은 도면에서 세로 방향을 포함할 수 있다. 이 경우, 액상의 언더필 물질(300)을 충전하는 과정에서 반도체칩(100)의 외부로 미처 방출되지 못하고 트렌치(T2) 내에 갇힌 공기는 트렌치(T3)를 거쳐 트렌치(T1)를 통하여 외부로 방출될 수 있다. Referring to FIG. 6, at least one trench T formed by the air discharge pattern 130 is connected to the adjacent first trenches T1 and T2 in a second direction that is not parallel to the first direction (Not shown). For example, the second direction may include a longitudinal direction in the drawing. In this case, during the filling of the liquid underfill material 300, the air trapped in the trench T2 can not be released to the outside of the semiconductor chip 100, and the air trapped in the trench T3 is discharged to the outside through the trench T3 through the trench T1. .

도 7을 참조하면, 공기배출패턴(130)에 의하여 형성되는 적어도 하나의 트렌치(T)는 가로 및 세로 방향으로 교차하는 구조를 가질 수 있다. 즉, 도 5에 도시된 트렌치 구조는 가로 방향으로만 신장하도록 배열되지만, 도 7에서는 가로 방향 뿐만 아니라 세로 방향으로도 신장하는 트렌치(T)들을 제공함으로써 공기 배출을 더욱 용이하게 하여 보이드 트랩의 발생을 효과적으로 방지할 수 있다. Referring to FIG. 7, at least one trench T formed by the air discharge pattern 130 may have a structure that crosses in the lateral and longitudinal directions. In other words, the trench structure shown in Fig. 5 is arranged to extend only in the transverse direction, but in Fig. 7 it is possible to further facilitate air discharge by providing trenches T that extend not only in the transverse direction but also in the longitudinal direction, Can be effectively prevented.

도 8을 참조하면, 공기배출패턴(130)에 의하여 형성되는 적어도 하나의 트렌치(T)는 반도체칩의 일측부에서 타측부까지 수지상(樹枝狀)으로 확장되어 신장하는 구조를 가질 수 있다. 도 8에서, 트렌치(T)는 검정색 바탕에 대비되는 흰색 또는 회색으로 도시되어 있다. 이러한 구조는, 예를 들어, 반도체칩의 일측부에서 액상의 언더필 물질을 주입하는 경우, 공기가 갇히지 않고 반도체칩의 타측부 외부로 배출하는 다양한 경로를 확보함으로써 보이드 트랩의 발생을 효과적으로 방지할 수 있다. Referring to FIG. 8, at least one trench T formed by the air discharge pattern 130 may have a structure extending from one side of the semiconductor chip to the other side in a dendritic form. In Fig. 8, the trench T is shown as white or gray as opposed to a black background. Such a structure can effectively prevent the generation of void traps by securing various paths for discharging liquid underfill material from one side of the semiconductor chip to the outside of the other side of the semiconductor chip without trapping air have.

한편, 본 발명의 변형된 실시예에 따르면, 반도체칩의 일측부에서 액상의 언더필 물질을 주입하는 경우 반도체칩의 타측부에서 공기를 흡입하는 장치를 배치함으로써 공기가 갇히지 않고 트렌치(T)를 통하여 외부로 배출을 더욱 용이하게 하여 보이드 트랩의 발생을 효과적으로 방지할 수도 있다. 상기 공기를 흡입하는 장치는 ,예를 들어, 진공을 이용한 압력차이를 제공할 수 있는 장치를 포함할 수 있다. According to the modified embodiment of the present invention, when the liquid underfill material is injected from one side of the semiconductor chip, the device for sucking air at the other side of the semiconductor chip is disposed, so that the air is not trapped, It is possible to further facilitate the discharge to the outside, thereby effectively preventing the generation of the void trap. The apparatus for sucking in air may include, for example, a device capable of providing a pressure difference using a vacuum.

본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
While the present invention has been described with reference to exemplary embodiments, it is to be understood that the invention is not limited to the disclosed exemplary embodiments, but, on the contrary, is intended to cover various modifications and equivalent arrangements included within the spirit and scope of the invention. Accordingly, the true scope of the present invention should be determined by the technical idea of the appended claims.

Claims (11)

기판, 상기 기판 상에 범프를 개재하여 적층된 반도체칩 및 상기 기판과 상기 반도체칩 사이의 적어도 일부를 충전하는 언더필 부재를 구비하는 반도체 패키지로서, 상기 반도체칩은 상기 기판과 대면하는 상기 반도체칩의 표면 상에 적어도 하나의 트렌치를 형성하는 공기배출패턴을 포함하는, 반도체 패키지.A semiconductor package comprising: a substrate; a semiconductor chip stacked on the substrate with bumps interposed therebetween; and an underfill member filling at least a portion between the substrate and the semiconductor chip, wherein the semiconductor chip includes a semiconductor chip And an air vent pattern to form at least one trench on the surface. 제 1 항에 있어서,
상기 적어도 하나의 트렌치는 상기 반도체칩의 일측부에서 타측부까지 제 1 방향으로 신장하되 서로 이격되어 나란하게 배치되는 복수개의 제 1 트렌치를 포함하는, 반도체 패키지.The method according to claim 1,
Wherein the at least one trench includes a plurality of first trenches extending in a first direction from one side to the other of the semiconductor chip, the first trenches being spaced apart from one another. 제 2 항에 있어서,
상기 적어도 하나의 트렌치는 인접하는 상기 제 1 트렌치들을 연결하되 상기 제 1 방향과 나란하지 않는 제 2 방향으로 신장하는 제 2 트렌치를 포함하는, 반도체 패키지.3. The method of claim 2,
Wherein the at least one trench comprises a second trench connecting adjacent first trenches and extending in a second direction that is not parallel to the first direction. 제 2 항에 있어서,
상기 복수개의 제 1 트렌치 중의 적어도 어느 하나는 상기 반도체칩의 일측면 및 타측면 중 적어도 어느 하나에서 상기 반도체칩의 외부로 연통되는, 반도체 패키지.3. The method of claim 2,
Wherein at least one of the plurality of first trenches is communicated from the at least one of the one side surface and the other side surface of the semiconductor chip to the outside of the semiconductor chip. 제 1 항에 있어서,
상기 적어도 하나의 트렌치는 상기 반도체칩의 일측부에서 타측부까지 수지상(樹枝狀)으로 확장되어 신장하는 복수개의 트렌치를 포함하는, 반도체 패키지.The method according to claim 1,
Wherein the at least one trench includes a plurality of trenches extending and extending dendritically from one side of the semiconductor chip to the other side of the semiconductor chip. 제 1 항에 있어서,
상기 언더필 부재는 상기 트렌치의 적어도 일부를 충전하는, 반도체 패키지.The method according to claim 1,
The underfill member filling at least a portion of the trench. 제 1 항에 있어서,
상기 언더필 부재는 상기 범프가 노출되지 않도록 상기 범프를 밀봉하는, 반도체 패키지.The method according to claim 1,
And the underfill member seals the bump so that the bump is not exposed. 제 1 항에 있어서,
상기 범프는 상기 공기배출패턴 상에 돌출되어 상기 기판에 접하여 개재되는, 반도체 패키지.The method according to claim 1,
Wherein the bump is protruded on the air discharge pattern and interposed in contact with the substrate. 제 1 항에 있어서,
상기 공기배출패턴은 상기 반도체칩의 패시베이션층 상에 형성된, 반도체 패키지.The method according to claim 1,
Wherein the air vent pattern is formed on the passivation layer of the semiconductor chip. 기판 상에 상기 기판과 대면하는 표면 상에 적어도 하나의 트렌치를 형성하는 공기배출패턴을 포함하는 반도체칩을 범프를 개재하여 실장하는 단계;
상기 기판과 상기 반도체칩 사이의 적어도 일부를 충전하도록 액상의 언더필 물질을 주입하는 단계로서, 보이드 트랩 형성을 방지하기 위하여 상기 트렌치를 통하여 공기가 상기 반도체칩 외부로 배출되도록 상기 액상의 언더필 물질을 주입하는 단계; 및
상기 액상의 언더필 물질을 경화시키고 큐어링하여 상기 기판과 상기 반도체칩 사이의 적어도 일부를 충전하는 언더필 부재를 형성하는 단계;
를 포함하는, 반도체 패키지의 제조방법.Mounting a semiconductor chip on a substrate via a bump, the semiconductor chip including an air vent pattern forming at least one trench on a surface facing the substrate;
Injecting a liquid underfill material so as to fill at least a portion between the substrate and the semiconductor chip, the method comprising the steps of: injecting the liquid underfill material so that air is discharged to the outside of the semiconductor chip through the trench to prevent formation of a void trap; ; And
Forming an underfill member for filling at least a portion between the substrate and the semiconductor chip by curing and curing the liquid underfill material;
Wherein the semiconductor package is a semiconductor package. 제 10 항에 있어서,
상기 액상의 언더필 물질을 주입하는 단계는 상기 반도체칩의 일측부로부터 액상의 언더필 물질을 주입하되 상기 반도체칩의 타측부에서 상기 트렌치를 통하여 배출되는 공기를 흡입하는 단계를 포함하는, 반도체 패키지의 제조방법.

11. The method of claim 10,
Wherein the step of injecting the liquid underfill material comprises the step of injecting a liquid underfill material from one side of the semiconductor chip and sucking the air exhausted through the trench at the other side of the semiconductor chip. Way.

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