KR20170073482A - 디스플레이 디바이스 - Google Patents

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KR20170073482A
KR20170073482A KR1020160158472A KR20160158472A KR20170073482A KR 20170073482 A KR20170073482 A KR 20170073482A KR 1020160158472 A KR1020160158472 A KR 1020160158472A KR 20160158472 A KR20160158472 A KR 20160158472A KR 20170073482 A KR20170073482 A KR 20170073482A
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김영주
하용민
김태상
정문석
김동현
김종빈
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엘지디스플레이 주식회사
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Abstract

전자 디바이스의 디스플레이는, 터치 인식과 같은 하나 이상의 보조 특징들을 제공하도록 구성된 복수의 분리된 투명 전극 블록을 포함한다. 투명 전극 블록들과 보조 특징을 위한 드라이버 사이의 신호 경로들은 하나 이상의 평탄화층들 아래에 배열된 복수의 도전 라인으로 구현된다. 신호 경로들을 구현하는 도전 라인들은 디스플레이 영역에 걸쳐, 바로 구동-집적 회로들이 위치된 비-디스플레이 영역을 향해 라우팅된다.

Description

디스플레이 디바이스{DISPLAY DEVICE}

본 개시는 일반적으로 전자 디바이스들에 관한 것이고, 보다 구체적으로 디스플레이들을 갖는 전자 디바이스들 및 이의 제조 방법들에 관한 것이다.

전자 디바이스들은 종종 디스플레이들을 포함한다. 예를 들어, 모바일 전화기들 및 휴대용 컴퓨터들은 사용자에게 정보를 제공하기 위한 디스플레이들을 포함한다. 정보를 디스플레이하는 것에 더하여, 디스플레이들은 다양한 보조 특징들을 지원할 수도 있다. 예를 들어, 터치 스크린은 단순히 스크린 상에 디스플레이된 그래픽 인터페이스를 손가락, 스타일러스(펜) 또는 다른 물체로 터치함으로써, 사용자로 하여금 디스플레이와 상호작용하게 한다. 사용의 용이성 및 동작의 융통성을 갖는 터치 스크린은 LCD(liquid crystal displays) 및 OLED(organic light emitting diode)와 같은 다양한 평판 디스플레이들에 사용된 가장 보편적인 사용자 상호작용 메커니즘 중 하나이다.

통상적으로, 터치 패널로 지칭될 수도 있는, 터치-구동 라인들 및 터치-센싱 라인들의 매트릭스가 제공된 별도의 기판이, 터치-센싱 기능을 제공하도록 디스플레이 패널 상에 씌워진다(overlaid or covered). 그러나, 디스플레이 패널 상에 별도의 터치 패널을 배치하는 것은 디스플레이 패널의 두께 및 무게를 증가시킨다. 이러한 보조(auxiliary) 특징들, 예를 들어 촉각적 피드백 또는 압력 센싱 기능을 위한 별도의 컴포넌트들 또는 기판들을 디스플레이들에 추가하는 것으로부터 유사한 문제들이 발생할 수 있다. 이와 같이, 디스플레이 패널을 형성하는 층들의 스택들 내에 이러한 보조 특징들과 관련된 컴포넌트들을 통합하려는 시도가 이루어졌다.

그러나, 보조 특징들에 관련된 컴포넌트들(예를 들어, 터치 센서, 터치 압력 센서, 촉각적 피드백 센서)을 디스플레이 패널 내에 통합하는 것은 디스플레이 패널의 동작을 복잡하게 만들고, 심지어 디스플레이 품질에 악영향을 줄 수도 있다. 예를 들어, 터치-센싱, 터치-압력 센싱 또는 촉각적 피드백 메커니즘의 구현을 위해 디스플레이 패널 내의 디스플레이 영역들로부터 그리고 디스플레이 영역들로 신호들을 송신하는 도전 라인들은 디스플레이 패널의 다른 컴포넌트들과 원치 않는 기생 커패시턴스를 생성할 수도 있고, 이는 시각적 결점들(예를 들어, 액정 분자들의 고르지 않은 틸팅(tilting) 각도, 라인 디밍(line dimming), 모아레 현상(moire effects), 등)을 발생시킬 수도 있다.

본 개시는 일반적으로 터치-센싱 기능, 터치 압력 센싱 기능 및 촉각적 피드백 기능과 같은 보조 기능들이 제공된 디스플레이 패널들에 관한 것이고, 보다 구체적으로, 이러한 보조 기능들을 위해 디스플레이 패널의 디스플레이 영역 위에 배열된 세그먼트화된(segmented) 전극 블록들의 구성에 관한 것이다.

디스플레이 패널에서, 디스플레이 기능과 관련하여 사용되는 일부 엘리먼트들은 스크린 상의 터치 입력들을 인식하도록 구성될 수 있다. 예를 들어, 게이트 드라이버, 데이터 드라이버 및 터치 드라이버와 같은 일부 드라이버들은 디스플레이 픽셀들을 동작시키고 스크린 상에서 이루어진 터치 입력들을 인식하기 위한 신호들을 제공하도록 구성될 수도 있다. 또한, 디스플레이 패널 상에 이미지를 디스플레이하기 위해 사용되는 디스플레이 픽셀들의 일부 전극들 및/또는 도전 층들은 터치 센서의 일부로서 역할을 할 수 있다.

예를 들어, 디스플레이 패널의 디스플레이 영역 위에 제공된 복수의 투명 전극 블록들(즉, 부분들)이 디스플레이 패널에 제공될 수도 있고, 투명 전극 블록 각각은 적어도 하나의 공통 신호 라인들로 형성된 신호 경로를 통해 터치 드라이버와 통신하도록 구성된다. 공통 신호 라인들은 기판 상에 배치되고, 공통 신호 라인들은 하부 평탄화 층으로 커버된다. 하부 평탄화 층은 공통 신호 라인들 위에 평탄한 표면을 제공하기에 충분한 두께로 복수의 공통 신호 라인들 위에 제공된다. 복수의 게이트 라인들, 복수의 데이터 라인들 및 복수의 TFT들(thin-film-transistors)은 하부 평탄화 층에 의해 제공된 평탄한 표면 상에 제공되고, 이들은 디스플레이 영역 내에 픽셀 회로들의 어레이를 형성한다. 즉, 게이트 라인들 및 데이터 라인들은 픽셀 영역들의 매트릭스를 정의하고, 픽셀 영역 각각에 하나 이상의 TFT들을 갖는 픽셀 회로가 제공된다.

이러한 방식으로, 디스플레이 패널은 보다 가벼운 중량, 보다 얇은 프로파일로 제공될 수 있고, 보다 적은 제조 단계들로 보다 적은 부품들을 사용하여 제조될 수 있다. 디스플레이 패널 내에 터치 센서를 구현할 때, 터치-센싱 기능 및 디스플레이 기능 양자의 미세-튜닝은 어려운 태스크일 수 있다. 다양한 타입들의 LCD 디스플레이 패널들 중에서, 액정 분자들의 배향을 제어하는 전기장들을 생성하기 위한 전극들이 액정 층과 동일한 측면 상에 제공되므로, 두 기능들을 위한 컴포넌트들의 배열은 IPS(in-plane-switching)타입 및 FFS(fringe-field-switching)타입 LCD 디스플레이 패널들에 특히 어려울 수 있다.

따라서, 본 개시의 일 양태는 디스플레이 패널에 관한 것이다. 일 실시예에서, 디스플레이 패널은 기판 상의 복수의 공통 신호 라인; 복수의 공통 신호 라인 상의 하부 평탄화 층; 디스플레이 영역 및 비-디스플레이 영역의 일부에 제공되는 하부 평탄화 층; 박막 트랜지스터 각각이 하부 평탄화 층 위에 배치된 반도체 층, 게이트, 소스 및 드레인을 갖는, 복수의 박막 트랜지스터; 터치 드라이버와 커플링되고, 하부 평탄화 층으로 커버되지 않은 비-디스플레이 영역의 일부에 배치되는, 연결 인터페이스; 복수의 박막 트랜지스터 상의 상부 평탄화 층; 디스플레이 영역 내에서 상부 평탄화 층 상의 분리된 투명 전극 블록의 층으로서, 투명 전극 블록 각각은 하부 평탄화 층 아래에 위치된 하나 이상의 공통 신호 라인로 구현된 전용 신호 경로를 갖는, 투명 전극 블록의 층; 및 연결 인터페이스에 하나 이상의 공통 신호 라인을 연결하는 복수의 터치 링크 라인을 포함한다.

일부 실시예에서, 상기 복수의 터치 링크 라인은 복수의 공통 신호 라인과 동일한 금속 층으로 형성될 수도 있다.

일부 실시예에서, 복수의 터치 링크 라인 각각은 하부 평탄화 층 아래에 커버된 제 1 부분 및 하부 평탄화 층 아래에 커버되지 않는 제 2 부분을 갖는다. 또한, 터치 링크 라인 각각의 제 1 부분 및 제 2 부분은 하부 평탄화 층을 통해 컨택 홀을 통해 연결될 수도 있다.

또 다른 양태에서, 디스플레이 패널을 갖는 전자 디바이스가 제공된다.

일 실시예에서, 디스플레이 패널을 갖는 전자 디바이스는: 복수의 게이트 라인 및 복수의 데이터 라인; 디스플레이 영역 내에 배열된 픽셀 회로의 어레이를 구현하는 박막 트랜지스터의 층으로서, 픽셀 회로 각각에 게이트 라인 중 하나 및 데이터 라인 중 하나에 연결된 박막 트랜지스터가 제공되는, 박막 트랜지스터의 층; 박막 트랜지스터의 층 아래에 제공된 Si-O 모노머 및 폴리머를 포함하는 유기실록산 하이브리드 평탄화 층; TFT 어레이의 층 위에 제공되고 디스플레이 영역 내의 복수의 픽셀과 중첩하도록 배열된 복수의 분리된 투명 전극 블록; 비-디스플레이 영역 내에서 복수의 박막 트랜지스터를 사용하여 구현된 시프트 레지스터를 갖는 게이트 드라이버; 비-디스플레이 영역 내에 제공된 연결 인터페이스에 커플링된 터치 드라이버; 유기실록산 하이브리드 평탄화 층 아래에 제공된 복수의 공통 신호 라인으로서, 공통 신호 라인 각각은 연결 인터페이스로 라우팅된 터치 링크 라인에 연결되고, 복수의 공통 신호 라인은 신호 경로 각각이 복수의 분리된 투명 전극 블록 각각을 터치 드라이버에 연결하는 복수의 신호 경로를 형성하도록 구성되는, 복수의 공통 신호 라인을 포함한다.

일부 실시예에서, 게이트 드라이버는 제 1 디스플레이 구간 동안 복수의 게이트 라인 중 제 1 세트의 게이트 라인에 스캔 신호를 제공하고 제 2 디스플레이 구간 동안 제 1 세트의 게이트 라인에 후속하는 제 2 세트의 게이트 라인에 스캔 신호를 제공하도록 구성되고, 제 1 디스플레이 구간 및 제 2 디스플레이 구간은 게이트 라인에 스캔 신호가 제공되지 않는 중간 터치 스캔 구간으로 분리되는 단일 프레임의 일부이다.

일부 실시예에서, 터치 드라이버는 중간 터치 스캔 구간 동안 디스플레이 상에서 이루어진 터치 입력을 식별하도록 분리된 투명 전극 블록 각각과 통신하도록 구성될 수도 있다.

일부 실시예에서, 연결 인터페이스는, 유기실록산 하이브리드 평탄화 층이 제공되지 않은 비-디스플레이 영역의 일부에 제공된다.

일부 실시예에서, 복수의 터치 링크 라인 각각은 유기실록산 하이브리드 평탄화 층 아래에 커버된 제 1 부분 및 유기실록산 하이브리드 평탄화 층 아래에 커버되지 않는 제 2 부분을 포함할 수도 있다.

일부 실시예에서, 디스플레이를 갖는 전자 디바이스는 액정층 및 집합적으로 제 1 디스플레이 구간 및 제 2 디스플레이 구간 동안 복수의 픽셀을 위한 공통 전극으로서 기능하는 복수의 분리된 투명 전극 블록을 더 포함한다.

본 발명의 추가 특징들, 이의 특성 및 다양한 장점들은 첨부된 도면들 및 이하의 바람직한 실시예들의 상세한 기술로부터 보다 명백해질 것이다.

도 1a는 본 개시의 실시예에 따른, 디스플레이를 갖는 랩탑 컴퓨터의 사시도이다.
도 1b는 본 개시의 실시예에 따른, 디스플레이를 갖는 소형 전자 디바이스들의 정면도이다.
도 2는 본 개시의 실시예에 따른, 디스플레이를 갖는 예시적인 전자 디바이스의 개략도이다.
도 3a는 본 개시의 실시예에 따른, 투명 전극 블록들 각각이 공통 신호 라인에 연결되고 자기-커패시턴스 터치 센서에서 동작하도록 구성된, 복수의 투명 전극 블록들을 갖는 예시적인 디스플레이 패널의 개략적인 예시도이다.
도 3b는 본 개시의 실시예에 따른, 투명 전극 블록들 각각이 공통 신호 라인에 연결되고 상호-커패시턴스 터치 센서에서 동작하도록 구성된, 복수의 투명 전극 블록들을 갖는 예시적인 디스플레이 패널의 개략적인 예시도이다.
도 4는 본 개시의 실시예에 따른, 디스플레이 구간들 동안 그리고 터치 센싱 구간 동안 픽셀들의 픽셀 전극들 및 투명 전극 블록들에 인가된 신호들의 예시적인 타이밍을 도시하는 타이밍 다이어그램이다.
도 5a는 본 개시의 실시예에 따른, 단일 프레임 내의 복수의 터치 스캐닝 구간들을 제공하기 위해 사용된 신호의 예시적인 타이밍을 도시하는 타이밍 다이어그램이다.
도 5b는 본 개시의 실시예에 따른, 단일 프레임의 총 지속 구간이 어떻게 복수의 디스플레이 구간들 및 복수의 터치 스캐닝 구간들을 수용하도록 분할되고 할당될 수 있는지를 예시하는 도면이다.
도 6a는 본 개시의 실시예에 따른, 디스플레이 패널들에서 공통 신호 라인들과 바이패스 라인들의 예시적인 구성을 도시하는 개략적인 예시도이다.
도 6b는 본 개시의 실시예에 따른, 바이패스 라인을 통해 투명 전극 블록으로 공통 신호 라인을 연결하기 위한 예시적인 구성을 도시하는 단면도이다.
도 6c는 본 개시의 실시예에 따른, 금속 층들이 공통 신호 라인들, 바이패스 라인들, TFT의 게이트 라인들, 데이터 라인들 및 소스/드레인을 형성하는 순서를 도시하는 개략적인 예시도이다.
도 7a 및 도 7b는 본 개시의 실시예에 따른, 제조 단계들 동안 디스플레이 패널의 단면도를 예시한다.
도 8a는 적어도 일부의 공통 신호 라인들이 SL-VCOM 컨택 영역에서 상부 평탄화 층 및 하부 평탄화 층을 통해 이루어진 컨택 홀을 통해 공통 전극 블록들과 직접적으로 접촉하는 예시적인 실시예의 단면도이다.
도 8b는 본 개시의 실시예에 따른, 제조 단계들 동안 도 8a에 도시된 SL-VCOM 컨택 영역의 단면도를 예시한다.
도 9a는 본 개시의 실시예에 따른, 코플래너 구조 TFT 아래에 제공된 공통 신호 라인의 예시적인 구성을 예시하는 상면도 및 측단면도이다.
도 9b는 본 개시의 실시예에 따른, 공통 신호 라인, 바이패스 라인 및 투명 전극 블록들의 예시적인 구성의 측단면도이다.
도 10a는 본 개시의 실시예에 따른, 디스플레이 패널의 비-디스플레이 영역에서 금속 라인 트레이스들의 예시적인 구성의 상면도이다.
도 10b는 본 개시의 실시예에 따른, 디스플레이 패널의 비-디스플레이 영역에서 금속 라인 트레이스들의 예시적인 구성의 측단면도이다.
도 11a는 본 개시의 실시예에 따른, 디스플레이를 위한 게이트 드라이버 회로의 예시적인 스테이지의 회로도이다.
도 11b는 본 개시의 실시예에 따른, 도 11a의 스테이지에 제공된 커패시터의 상면도이다.
도 11c 및 도 11d는 본 개시의 실시예에 따른, 도 11a의 스테이지에 제공된 커패시터의 측단면도들이다.
도 12a는 본 개시의 실시예에 따른, 인트라-프레임 정지 구동 스킴(intra-frame pause driving scheme)로 구성된 실시예들에 제공될 수도 있는 예시적인 보상 회로의 회로도이다.
도 12b는 본 개시의 실시예에 따른, 도 12a의 보상 회로가 제공된 게이트 드라이버의 예시적인 동작의 타이밍 다이어그램이다.
도 13은 본 개시의 실시예에 따른, 공통 신호 라인들 및 이들의 투명 전극 블록들로의 연결들의 예시적인 구성을 도시하는 개략도이다.
도 14a 내지 도 14f는 각각 본 개시의 실시예들에 따른, 공통 전극 블록들과 드라이버 사이에 신호 경로들을 구현하기 위한 공통 신호 라인들의 예시적인 구성을 예시한다.
도 15a는 우회 섹션에서 공통 신호 라인들의 예시적인 구성을 예시한다.
도 15b는 우회 섹션에서 공통 신호 라인들의 다른 예시적인 구성을 예시한다.
도 16은 본 개시의 실시예에 따른, 마스킹 층의 예시적인 구성을 도시하는 개략적인 예시도이다.
도 17a 내지 도 17e는 본 개시의 실시예들에 따른, 마스킹 층의 다양한 예시적인 구성들을 예시한다.
도 18a 내지 도 18c는 본 개시의 실시예에 따른, 광 차폐부를 갖는 공통 신호 라인들의 예시적인 구성을 예시한다.
도 19a는 본 개시의 실시예들에 따른, BL-VCOM 컨택 영역에서 바이패스 라인 및 투명 전극 블록의 연결을 위한 예시적인 구성을 예시한다.
도 19b는 본 개시의 실시예에 따른, 제조 동안 BL-VCOM 컨택 영역에서의 개략적인 단면도를 예시한다.
도 20a는 복수의 공통 신호 라인들(또는 더미 라인들)을 공통 전극 블록에 연결하기 위한 바이패스 라인들의 세트의 예시적인 구성을 예시한다.
도 20b는 복수의 공통 신호 라인들(또는 더미 라인들)을 공통 전극 블록에 연결하기 위한 바이패스 라인들의 세트의 예시적인 구성을 예시한다.
도 20c는 바이패스 라인들 중 하나가 공통 신호 라인(또는 더미 라인)의 제 1 측을 향해 연장하고 바이패스 라인들 중 다른 하나가 공통 신호 라인(또는 더미 라인)의 제 2 측을 향해 연장하는, 공통 전극 블록을 위한 바이패스 라인들의 세트의 예시적인 구성을 예시한다.
도 20d는 공통 신호 라인에 복수의 컨택부들이 제공되고, 컨택부 각각은 상이한 픽셀 영역들로 라우팅되는, 공통 전극 블록을 위한 바이패스 라인들의 세트의 예시적인 구성을 예시한다.
도 21a 및 도 21b는 2개의 인접한 투명 전극 블록들 사이의 영역에서 디스플레이 패널의 예시적인 구성을 예시한다.

이제 본 발명의 예시적인 실시예들에 대한 참조가 상세하게 이루어질 것이고, 이의 예들은 첨부된 도면들에 예시된다. 가능하다면, 동일한 참조 번호들은 동일하거나 유사한 부분들을 참조하도록 도면들 전체에서 사용될 것이다.

예시적인 실시예들은 x-방향 및 y-방향이 각각 수평(행)방향 및 수직(열)방향과 동일시 될 수 있는, 직교 좌표 시스템을 참조하여 본 명세서에 기술될 수도 있다. 그러나, 당업자는 특정한 좌표 시스템에 대한 참조는 단순히 명확성을 목적으로 하고, 구조들의 방향을 특정한 방향 또는 특정한 좌표 시스템으로 제한하지 않는다는 것을 이해할 것이다.

[ 디스플레이를 갖는 예시적인 전자 디바이스들 ]

전자 디바이스들은 사용자에게 이미지들을 디스플레이하기 위해 사용되는 디스플레이들을 포함할 수도 있다. 디스플레이들이 제공된 예시적인 전자 디바이스들이 도 1a 및 도 1b에 도시된다.

도 1a는 전자 디바이스(10)가 어떻게 상부 하우징(UH) 및 하부 하우징(LH)을 갖는 랩탑 컴퓨터의 형상을 가질 수도 있는지를 도시한다. 키보드(INP1) 및 터치 패드(INP2)와 같은 컴포넌트들이 전자 디바이스(10)에 제공될 수도 있다. 전자 디바이스(10)는 상부 하우징(UH)으로 하여금 하부 하우징(LH)과 관련된 회전 축(AX)을 중심으로 방향을 회전하게 하는 힌지 구조(HNG)를 가질 수도 있다. 디스플레이 패널(PNL)은 상부 하우징(UH) 내, 하부 하우징(LH) 내 또는 상부 하우징(UH)과 하부 하우징(LH) 양자 내에 장착될 수도 있다. 때때로 디스플레이 하우징 또는 리드(lid)로 지칭될 수도 있는, 상부 하우징(UH)은 상부 하우징(UH)을 회전 축(AX)을 중심으로 하부 하우징(LH)을 향해 회전시킴으로써 닫힌 위치에 배치될 수도 있다. 디스플레이 패널(PNL)이 상부 하우징(UH)으로부터 하부 하우징(LH)에 걸쳐 장착될 때, 디스플레이 패널(PNL)은 폴더블 디스플레이(foldable display)일 수도 있다. 또한, 상부 하우징(UH) 및 하부 하우징(LH)은 각각 별도의 디스플레이 패널(PNL)을 포함할 수도 있다.

도 1b는 모바일 전화기, 음악 플레이어, 게이밍 디바이스, 자동차의 제어 콘솔 유닛, 또는 다른 소형 디바이스와 같이 소형 디바이스의 형태로 제공된 전자 디바이스(10)를 도시한다. 이러한 타입의 전자 디바이스(10)를 위한 구성에서, 하우징(12)은 반대되는 전면 및 후면을 가질 수도 있다. 디스플레이 패널(PNL)은 하우징(HS)의 전면 상에 장착될 수도 있다. 디스플레이 패널(PNL)은, 경우에 따라, 버튼(BT), 스피커들(SPK) 및 카메라(CMR)와 같은 컴포넌트들을 위한 개구부들을 포함하는 디스플레이 커버층 또는 다른 외부층을 가질 수도 있다.

도 1a 및 도 1b에 도시된 전자 디바이스(10)를 위한 구성은 단지 예시적이다. 일반적으로, 전자 디바이스(10)는 랩탑 컴퓨터, 임베딩된 컴퓨터를 포함하는 컴퓨터 모니터, 태블릿 컴퓨터, 휴대 전화, 미디어 플레이어, 또는 다른 휴대용 또는 소형 전자 디바이스, 손목-시계 디바이스와 같은 보다 소형의 디바이스, 펜던트 디바이스, 또는 다른 웨어러블 또는 미니어처 디바이스, 텔레비전, 임베딩된 컴퓨터를 제외한 컴퓨터 디스플레이, 게이밍 디바이스, 내비게이션 디바이스, 디스플레이를 갖는 전자 장비가 키오스크(kiosk) 또는 자동차에 장착된 시스템과 같은 임베딩된 시스템(예를 들어, 대시보드(dashboard), 중앙 콘솔 및 제어 패널), 또는 다른 전자 장비일 수도 있다.

디스플레이 패널(PNL)은 터치 센서로서 역할을 하는 투명 전극 블록들의 어레이를 갖는 층을 포함하는 터치 감지 디스플레이를 포함할 수도 있다. 디스플레이 패널(PNL)은 터치 입력들의 압력을 측정할 수 있는 터치 센서로서 역할을 하는 투명 전극 블록들의 어레이를 갖는 층을 포함하는 터치 감지 디스플레이일 수도 있다. 디스플레이 패널(PNL)은 터치 입력들에 응답하여 촉각적 피드백을 제공하는 투명 전극 블록들의 어레이를 갖는층을 포함하는 터치 감지 디스플레이일 수도 있다.

전자 디바이스(10)를 위한 디스플레이들은, 일반적으로, LEDs(light-emitting diodes), OLEDs(organic LEDs), 플라즈마 셀들, 전기습윤 픽셀들, 전기영동 픽셀들, LCD(liquid crystal display) 컴포넌트들로부터 형성된 이미지 픽셀들, 또는 다른 적합한 이미지 픽셀 구조들로부터 형성된 이미지 픽셀들을 포함할 수도 있다.

본 개시의 실시예들은 LCD, 특히, 액정층을 둘러싸는 기판들 중 하나 상에 배열된 공통 전극들 및 픽셀 전극들을 갖는, IPS(In-Plane-Switching) 모드 LCD 및 FFS(Fringe-Field-Switching) 모드 LCD의 맥락에서 기술된다. 그러나, 본 명세서에 기술된 특징들은, 디스플레이가 디스플레이 디바이스의 드라이버로부터의 신호들을 전달하고, TFT들의 어레이 아래 및/또는 위에 위치된 투명 전극 블록들의 어레이에 연결된 복수의 도전 라인들을 구비하는 기술적 유사성이 있다면, 이러한 특징을 포함하는 다양한 다른 종류의 디스플레이들에도 적용 가능한 기술로 이해 되어야 마땅하다. 즉, 본 개시에 기술된 특징들은 또한 LCD 디스플레이 이외의 디스플레이 기술들, 예컨대 OLED(organic-light-emitting-diode) 디스플레이, 전자 발광식(electro-luminescent) 표시장치, 등에 채택될 수 있다.

예를 들어, OLED 디스플레이에서, 복수의 도전 라인들은 TFT 어레이의 일 측에 위치될 수도 있고, 도전 라인들은 TFT 어레이의 타 측에 제공된 투명 전극 블록들의 어레이에 연결될 수도 있다. TFT 어레이의 타 측에 제공된 투명 전극 블록들은 터치 인식 기능성을 제공하기 위해 터치 센서로서 역할을 할 수도 있다. 상기 언급된 바와 같이, TFT 어레이 위에 제공된 투명 전극 블록들의 어레이의 기능은 터치 센싱으로 제한되지 않고, 터치-압력 센싱 기능, 촉각적 피드백 기능 등과 같은 다양한 다른 기능들을 위해 사용될 수도 있다. 이와 같이, 용어 “투명 전극 블록들” 및 “공통 전극 블록들”은 본 개시에서 상호교환 가능하게 사용된다는 것을 주의해야 한다.

[예시적인 디스플레이 패널]

도 2는 본 발명의 실시예에 따른 디스플레이 패널(PNL)의 구성을 개략적으로 예시한다. 도 2를 참조하면, 디스플레이 패널(PNL)은 복수의 데이터 라인들(DL) 및 복수의 게이트 라인들(GL)에 연결된 복수의 디스플레이 픽셀들(P)을 포함한다. 데이터 드라이버(DD) 및 게이트 드라이버(GD)는 비액티브 영역(즉, 비-디스플레이 영역)으로 지칭될 수도 있는, 디스플레이 영역 외부의 영역에 제공된다. 데이터 드라이버(DD) 및 게이트 드라이버(GD)는 디스플레이 영역의 디스플레이 픽셀들(P)을 구동시키기 위해, 데이터 라인들(DL) 및 게이트 라인들(GL)에 각각 데이터 신호들 및 게이트 신호들을 제공하도록 구성된다.

전극들 또는 다른 정전 용량성 엘리먼트들을 포함하는 픽셀들은 디스플레이 기능 및 터치-센싱 기능을 위해 사용될 수도 있다. LCD에서, 예를 들어, 액정 분자들의 층(즉, 액정층)은 2개의 기판들 사이에 개재되고, 액정 분자들의 층을 통과하는 광량을 제어하기 위한 전계들을 생성하도록, 2개의 기판들 중 하나에 제공된 픽셀 전극 및 공통 전극에는 각각 데이터 전압 및 공통 전압이 제공된다. 액정층을 통과한 광은 또한 스크린 상에 이미지들을 표현하기 위해 기판들 중 하나 상에 제공된 컬러 필터들 및 블랙 매트릭스를 통과한다. 도 2에 도시된 디스플레이 패널(PNL)에서, 공통 전극(VCOM)은 복수의 공통 전극 블록들(B1 내지 B12로 표기됨)로 세분된다. 보다 간략한 설명을 위해, B1 내지 B9만이 도 2에 도시된다. 그러나, 공통 전극(VCOM)에 보다 많은 수의 분리된 공통 전극 블록들의 부분들이 제공될 수 있다.

디스플레이 픽셀들(P) 각각은 게이트, 소스 및 드레인을 갖는 TFT를 포함한다. 디스플레이 픽셀(P) 각각은 픽셀 전극(PXL) 및 공통 전극(VCOM)으로 형성된 커패시터를 포함한다. TFT의 게이트는 게이트 라인(GL)에 연결되고, TFT의 소스는 데이터 라인(DL)에 연결되고 TFT의 드레인은 각각의 픽셀의 픽셀 전극(PXL)에 연결된다.

터치 드라이버(TD)는 디스플레이 패널(PNL) 상의 터치 입력들을 센싱할 때 공통 전극 블록들을 사용하기 위해 복수의 공통 신호 라인들(SL)을 통해 공통 전극 블록들 각각으로 그리고 각각으로부터 터치-센싱 관련 신호들을 전송 및 수신하도록 구성된다. 공통 전극(VCOM) 이외의 디스플레이 패널(PNL) 내에 제공된 투명 전극은 복수의 세그먼트화된 블록들로 세분화될 수도 있고, 복수의 공통 신호 라인들(SL)을 통해 터치 드라이버(TD)로 그리고 터치 드라이버(TD)로부터 터치-센싱 관련 신호들을 전송 및 수신하도록 구성될 수도 있다는 것을 이해해야 한다.

OLED 디스플레이 패널에서, OLED 디스플레이 패널의 디스플레이 영역에 걸쳐 배열된 복수의 분리된 투명 전극 블록들은 또한 공통 신호 라인들(SL)을 통해 터치 드라이버(TD)와 통신하도록 구성될 수 있다.

일부 실시예들에서, 데이터 드라이버(DD), 게이트 드라이버(GD) 및 터치 드라이버(TD) 모두는 디스플레이 패널(PNL)의 기판 상에 제공될 수도 있다. 일부 다른 실시예들에서, 이들 드라이버들 중 일부는, 적합한 인터페이스 연결 수단(예를 들어, 패드들, 핀들, 커넥터 등)을 통해 디스플레이 패널(PNL)의 기판에 커플링된 별도의 인쇄 회로 기판 상에 제공될 수도 있다. 데이터 드라이버(DD), 게이트 드라이버(GD) 및 터치 드라이버(TD) 각각은 도 2에서 개별 컴포넌트로 예시되지만, 이들 드라이버들 중 일부 또는 전부는 단일 컴포넌트로 서로 통합될 수도 있다. 예를 들어, 터치 드라이버(TD)는 데이터 드라이버(DD)의 일부로서 제공될 수도 있다. 이러한 경우들에서, 터치 드라이버(TD)와 복수의 공통 전극 블록들 사이에서 통신된 터치 센싱 기능 관련 신호들 중 일부는 데이터 드라이버(DD)를 통해 송신될 수도 있다. 또한, 데이터 드라이버(DD) 및 터치 드라이버(TD)는 디스플레이 패널(PNL)의 기판 상에 제공된 공통 신호 라인들(SL) 및 데이터 라인들(DL)에 연결된, 동일한 인쇄 회로 기판 상에 제공될 수도 있다.

도 3a 및 도 3b는 디스플레이 패널(PNL) 내에서 터치 센서를 구현하기 위한 투명 전극 블록들(즉, 공통 전극 블록들)과 투명 전극 블록들을 위한 라인들의 예시적인 구성들을 예시한다. 특히, 도 3a는 자기-커패시턴스(self-capacitance) 터치 인식 시스템을 위한 공통 전극 블록들(B1 내지 B9) 및 공통 신호 라인들(SL)의 예시적인 구성을 예시한다. 자기-커패시턴스 터치 인식 시스템에서, 공통 전극 블록들(B1 내지 B9) 각각은 고유 좌표를 갖는 터치 센싱 전극으로 기능하고, 따라서 공통 전극 블록들 각각으로부터 판독된 커패시턴스의 변화는 디스플레이 패널(PNL) 상의 터치 입력들의 위치를 검출하도록 사용될 수 있다. 이를 달성하기 위해, 공통 전극 블록 각각에 공통 신호 라인(SL)으로 구현된 터치 드라이버(TD)로의 개별 신호 경로가 제공된다. 즉, 공통 신호 라인(SL) 각각은 단 하나의 공통 전극 블록에 연결되지만, 공통 전극 블록 각각은 공통 전극 블록과 터치 드라이버(TD) 사이에 신호 경로를 형성하는 복수의 공통 신호 라인들(SL)과 연결될 수도 있다.

도 3b는 디스플레이 패널(PNL) 내의 상호-커패시턴스(mutual capacitance) 터치 인식 시스템을 위한 공통 전극 블록들(B1 내지 B9) 및 공통 신호 라인들(SL)의 예시적인 구성을 예시한다. 자기-커패시턴스 터치 인식 시스템과 달리, 상호-커패시턴스 터치 인식 시스템은 디스플레이 패널(PNL) 상의 터치 입력들의 위치를 검출하기 위해 터치-구동 전극과 터치-센싱 전극의 쌍 사이의 커패시턴스 변화에 따른다. 따라서, 상호-커패시턴스 터치 인식 시스템에서, 공통 전극 블록들은 공통 전극 블록들의 일부 그룹들이 터치-구동 전극들로서 역할을 하고 공통 전극 블록들의 일부 다른 그룹들이 터치-센싱 전극들로서 역할을 하도록 함께 선택적으로 그룹화된다. 이를 위해, 공통 신호 라인들(SL)은 일 방향(예를 들어, X-방향)으로 배열된 공통 전극 블록들의 그룹들이 터치-구동 전극들(예를 들어, TX1 내지 TX3)을 집합적으로 형성하고, 다른 방향(예를 들어, Y-방향)으로 배열된 공통 전극 블록들의 그룹들이 집합적으로 터치-센싱 전극들(예를 들어, RX1)을 형성하도록 함께 그룹화될 수 있다.

대응하는 공통 전극 블록들에 연결된 공통 신호 라인들(SL)은, 디스플레이 패널(PNL)의 액티브 영역(즉, 디스플레이 영역)에 통해 바로 라우팅되고, TX 라인들 또는 RX 라인들을 형성하도록 액티브 영역의 외부에서 함께 그룹화된다. 예로서, 공통 전극 블록들(B1 및 B3)로부터의 공통 신호 라인들(SL)은, 제 1 터치 구동 라인(TX1)이 X-방향으로 형성되도록, 도 3b에 예시된 바와 같이 함께 그룹화된다. 유사하게, 공통 전극 블록들(B4 및 B6), 및 공통 전극 블록들(B7 및 B9)로부터의 공통 신호 라인들(SL)은 각각, 터치-구동 라인들(TX2 및 TX3)을 형성하도록 함께 그룹화된다. 터치-센싱 라인(RX)은 공통 전극 블록들(B2, B5 및 B8)로부터 공통 신호 라인들(SL)을 그룹화함으로써 Y-방향으로 형성된다. TX 라인들(TX1-TX3)은 게이트 라인들(GL)(예를 들어, X-방향)과 동일한 방향으로 배치될 수도 있고, 터치-센싱 라인(RX)은 데이터 라인들(DL)(Y-방향)과 동일한 방향으로 배치될 수도 있다. 이 방식으로, 상호 커패시턴스가 TX 라인들과 Rx 라인 사이의 교차점에 형성된다.

도 3a 및 도 3b에서, 보다 단순한 설명을 위해 9개의 공통 전극 블록들만이 도시된다. 그러나, 디스플레이 패널(PNL)에 제공된 공통 전극 블록들의 수는 이렇게 제한되지 않고, 디스플레이 패널(PNL)의 공통 전극은 공통 전극 블록들의 추가적인 부분들일 수 있다는 것이 이해되어야 한다. 비한정적인 예로서, 디스플레이 패널(PNL)은 36 x 48개의 공통 전극 블록들을 포함할 수도 있다. 또한, 개별 디스플레이 픽셀의 사이즈는 디스플레이 패널(PNL) 내에 제공될 터치 센싱 영역의 개별 유닛의 사이즈보다 훨씬 작을 수도 있다는 것을 주의해야 한다. 즉, 공통 전극 블록 각각의 사이즈는 개별 디스플레이 픽셀의 사이즈보다 클 수 있다. 따라서, 픽셀들의 그룹은 단일 공통 전극 블록을 공유할 수 있지만, 이들 픽셀들 각각에 개별 픽셀 전극이 제공된다. 비한정적인 예에서, 단일 공통 전극 블록은 45 행 x 45 열(픽셀 각각은 적색, 녹색, 청색 서브-픽셀을 포함)로 배열된 픽셀들에 의해 공유될 수도 있다.

[터치 스캔 동작]

도 4는 본 개시의 실시예에 따른 디스플레이 구간 동안 및 터치-센싱 구간 동안 공통 신호 라인들(SL)을 통해 공통 전극 블록들로 인가된 예시적인 신호들을 도시한다. 공통 전극 블록들은 또한 터치 전극으로서 사용되기 때문에, 특정한 구간 동안 디스플레이 기능과 관련된 신호들을 송신하고 특정한 구간 동안 터치 센싱 관련 신호들을 제공받는다. 즉, 수직 동기화(sync) 신호에 의해 정의된 일 프레임 구간은 디스플레이 구간 및 터치-센싱 구간을 포함한다.

디스플레이 구간은 단지 일 프레임 구간의 일부일 수도 있다. 디스플레이 구간에서, 게이트 신호들 및 데이터 신호들은 새로운 이미지 데이터를 픽셀들에 충전하기 위해 각각, 게이트 라인들(GL) 및 데이터 라인들(DL)에 제공된다. 나머지 프레임 구간은 다음 이미지 데이터를 수신하도록 픽셀들을 준비하기 위해서뿐만 아니라 스크린 상의 터치 입력들을 식별하기 위해 공통 전극 블록들을 스캐닝하기 위해 사용될 수 있다. 예를 들어, 프레임 각각은 디스플레이 패널이 초 당 60 프레임들의 주파수로 동작하도록 구성될 때 16.6 ms이다. 16.6 ms 내에서, 약 12 ms는 디스플레이 구간으로 전용될 수 있다. 나머지는 터치-센싱 기능을 수행하기 위해 그리고 이미지 데이터의 새로운 프레임을 수신하도록 픽셀들을 준비하기 위해 사용될 수 있다.

따라서, 디스플레이 구간 동안 공통 전압 신호는 데이터 드라이버(DD)로부터 공통 전극 블록들로 송신된다. 터치 스캔 구간 동안, 터치-구동 신호는 터치 드라이버(TD)로부터 공통 신호 라인들(SL)을 통해 공통 전극 블록들로 송신된다.

일부 실시예들에서, 공통 전압 신호는 LCD 반전을 수행하기 위해 양의 전압과 음의 전압 사이에서 스윙하는 펄스 신호의 형태일 수도 있다. 일부 실시예들에서, 공통 전압 신호는 공통 신호 라인들(SL)을 통해 공통 전극 블록들로 공급된다. 대안적으로, 일부 다른 실시예들에서, 공통 전압 신호는 공통 신호 라인(SL)이 아닌 전용 공통 전압 신호 라인(SL)을 통해 공통 전극 블록들로 공급될 수도 있다. 또한, 일부 실시예들에서, 공통 신호 라인들(SL)은 공통 전압 신호를 공통 전극 블록들로 공급하기 위해 전용된 신호 라인들에 부가하여, 공통 전압 신호를 공통 전극 블록들로 공급하기 위한 보조 수단으로서 역할을 할 수도 있다.

[ 인트라 -프레임 정지( Intra -Frame Pause) 터치 스캐닝 스킴 (scheme)]

일부 실시예들에서, 디스플레이 패널(PNL)은 단일 프레임 내에서 적어도 2회 터치 스캔 동작을 수행하도록 구성될 수 있다. 즉, 프레임 내의 디스플레이 구간은 적어도 2개의 별도의 디스플레이 구간들로 분할될 수 있고, 중간 터치 스캔 구간은 동일한 프레임의 2개의 별도의 디스플레이 구간들 사이에 위치될 수 있다. 도 5a는 본 개시의 디스플레이 패널(PNL)의 실시예들에서 사용될 수도 있는, 예시적인 IFP(Intra Frame Pause) 구동 스킴을 예시한다. 따라서, 인트라-프레임 터치 스캔 동작은 동일한 프레임의 2개의 별도의 디스플레이 구간들 사이에 적어도 1회, 그리고 다음 프레임이 시작되기 전 블랭킹 구간(blanking period)동안 적어도 한번 더 수행된다. 2개의 별도의 디스플레이 구간들 사이에 위치된 중간 터치 스캔 구간 동안, 스캔 신호는 게이트 라인들(GL) 상에 제공되지 않는다. 이러한 게이트 구동 스킴은 IFP “intra-frame pause” 구동으로 지칭될 수도 있다.

도 5a를 참조하면, 프레임은 IFP 터치 스캔 구간에 의해 분리된 제 1 디스플레이 구간과 제 2 디스플레이 구간을 포함한다. 블랭킹 구간은 제 2 디스플레이 구간에 이어진다. 제 1 디스플레이 구간 동안, 스캔 신호가 게이트 라인들(GL1 내지 GL(m))에 순차적으로 제공된다. 스캔 신호가 게이트 라인(GL(m))에 공급된 후, 인트라-프레임 터치 스캔 동작이 디스플레이 패널(PNL) 상에서 시작된다. 게이트 라인들(GL(m+1) 내지 GL(end))에 스캔 신호를 공급하는 것은 인트라-프레임 터치 스캔 동작의 완료 후 재시작된다. 일단 스캔 신호가 모든 게이트 라인들(GL)에 공급되면, 블랭킹 구간 동안 다른 터치 스캔 동작이 수행된다. 경우에 따라 부가적인 디스플레이 구간 및 부가적인 인트라-프레임 터치 스캔 구간이 디스플레이 패널(PNL)의 터치 스캔 해상도를 상승시키기 위해 단일 프레임 내에 제공될 수 있다.

도 5b에 도시된 예에서, 2048개의 게이트 라인들(GL)을 갖는 디스플레이 패널은 120Hz(초 당 120 개의 프레임들)로 구동될 수도 있다. 2048개의 게이트 라인들을 가짐으로써, 단일 프레임은, 각각 1024H 길이의 제 1 디스플레이 구간과 제 2 디스플레이 구간을 포함할 수 있다. 제 1 디스플레이 구간과 제 2 디스플레이 구간 사이의 IFP 터치 스캔 구간은 182H 길이일 수 있고, 제 2 디스플레이 구간에 이어지는 블랭킹 구간은 800H 길이일 수 있다.

이 예에서, 제 1 디스플레이 구간의 길이 및 제 2 디스플레이 구간의 길이는 동일하다. 그러나, 제 1 디스플레이 구간의 길이 및 제 2 디스플레이 구간의 길이는 서로 상이할 수 있다는 것이 이해되어야 한다. 다르게 말하면, 제 1 디스플레이 구간 동안 스캔 신호가 제공되는 게이트 라인들의 수는 제 2 디스플레이 구간 동안 스캔 신호가 제공되는 게이트 라인들의 수와 상이할 수도 있다.

이하에 더 상세히 기술될 바와 같이, 매 프레임 마다 동일한 게이트 라인 상에서 스캔 신호 출력을 일시적으로 정지하는 것은 게이트 드라이버(GD)의 특정한 부분(예를 들어, 시프트 레지스터의 특정한 스테이지, 특정한 트랜지스터(들), 등)의 열화를 가속화시킬 수 있다. 따라서, 일부 실시예들에서, 제 1 디스플레이 구간의 길이 및 제 2 디스플레이 구간의 길이는 2개의 상이한 프레임들 사이에서 변화할 수 있다. 예로서, 제 1 프레임 동안 제 1 디스플레이 구간은 제 2 디스플레이 구간보다 길 수도 있다(즉, 제 2 디스플레이 구간 동안 스캔 신호가 공급되는 게이트 라인들의 수보다 제 1 디스플레이 구간 동안 보다 많은 수의 게이트 라인들에 스캔 신호가 공급됨). 제 2 프레임에서, 제 1 디스플레이 구간은 제 2 디스플레이 구간보다 짧을 수도 있다(즉, 제 2 디스플레이 구간 동안 스캔 신호가 공급되는 게이트 라인들의 수보다 제 1 디스플레이 구간 동안 보다 적은 수의 게이트 라인들에 스캔 신호가 공급됨).

공통 전극 블록들이 자기-커패시턴스 터치 인식 시스템으로 구성되는 경우, 공통 전극 블록들 각각에 터치-구동 펄스들이 제공되고, 공통 전극 블록들 각각으로부터의 신호들은 터치 입력이 특정한 공통 전극 블록에 등록되는지 여부를 결정하기 위해 분석된다. 보다 구체적으로, 자기-커패시턴스 터치 인식 시스템에서, 공통 전극 블록들에 터치-구동 펄스를 충전하거나 방전시키는 것은 공통 전극 블록들 상의 터치 입력들을 결정하기 위해 사용될 수 있다. 예를 들어, 터치 입력 시 커패시턴스 값의 변화는 공통 전극 블록 상에서 전압이 하강되는 시간을 변화시킨다. 공통 전극 블록들 각각 상에서의 이러한 변화는 디스플레이 패널(PNL) 상에서의 터치 입력의 위치를 결정하기 위해 분석될 수 있다.

공통 전극 블록들이 상호-커패시턴스 터치 인식 시스템으로서 구성되는 경우, 터치-구동 라인들(TX)로 구성된 공통 전극 블록들의 그룹들에는 터치-구동 펄스들이 제공되고, 터치-센싱 라인들(RX)로 구성된 공통 전극 블록들의 그룹들에는 터치 기준 전압 신호가 제공된다. 디스플레이 패널(PNL) 상에서 이루어진 터치 입력은 터치-구동 라인(TX)과 터치-센싱 라인(RX)의 교차점에서의 정전 용량성 커플링을 변화시키고, 터치-센싱 라인(RX)에 의해 전달된 전류를 변화시킨다. 가공되지 않은, 즉 로(raw) 정보 또는 일부 프로세싱된 형태의 정보는 디스플레이 패널(PNL) 상에서의 터치 입력들의 위치들을 결정하기 위해 사용될 수 있다. 터치 드라이버(TD)는 멀티포인트 센싱을 제공하기 위해 TX 라인들과 RX 라인들의 교차점 각각에 대해 고속으로 이러한 동작을 수행한다.

도 3b에 도시된 예에서, TX 라인들 각각은 행(X-방향)으로 배열된 공통 전극 블록들의 그룹에 의해 정의되고, RX 라인들 각각은 열(Y-방향)로 배열된 공통 전극 블록들의 그룹으로 정의된다. 디스플레이 패널(PNL) 내에서 TX 라인들 및 RX 라인들의 수는 액티브 영역 내에서 공통 전극 블록들의 배열 및 사이즈들에 따라 조정될 수 있다.

공통 전극 블록들의 배열은 도 3b에 도시된 바와 같이 제한되지 않고, 디스플레이 패널(PNL)의 TX 라인들 및 RX 라인들의 목표된 레이아웃에 따라 다양한 다른 방식들로 배열될 수도 있다. 단일 행에 배열된 공통 전극 블록들로 구현된 TX 라인들의 수뿐만 아니라 단일 열에 배열된 공통 전극 블록들로 구현된 RX 라인들의 수는 다양한 인자들에 따라 가변 될 수 있다. 예를 들어, 터치 스캐닝 주파수 및 정확도뿐만 아니라 디스플레이 패널(PNL)의 사이즈에 기초하여, 단일 행에 배열된 공통 전극 블록들은 복수의 TX 라인들을 제공하도록 사용될 수 있고, 단일 열로 배열된 공통 전극 블록들은 복수의 RX 라인들을 제공하도록 사용될 수 있다.

또한, 상호-커패시턴스 터치 인식 시스템의 RX 라인은 TX 라인들을 형성하는 공통 전극 블록보다 큰 공통 전극 블록들로 형성될 수 있다. 예를 들어, 열 방향으로 배열된 복수의 공통 전극 블록들을 사용하여 RX 라인을 형성하는 대신, 열 방향(즉, Y-방향)으로 액티브 영역에 걸쳐 연장하는 단일의 대형 공통 전극 블록이 RX 라인으로서 사용될 수 있다.

디스플레이 패널(PNL)의 에지(edge)들에서 터치-센싱 정확도를 개선하기 위해, 액티브 영역의 최외곽 단부들 각각(즉, 좌측 단부 및 우측 단부)에 위치된 공통 전극 블록들로부터의 공통 신호 라인들(SL)은, RX 라인들이 액티브 영역의 최외곽 단부들에서 형성되도록 함께 그룹화될 수 있다. 이러한 방식으로, 손가락의 통상적인 사이즈보다 매우 보다 작은 터치 포인트(예를 들어, 2.5Φ)를 갖는 물체들로 행해진 터치 입력들이 디스플레이 패널(PNL)의 에지들에서 인식될 수 있다.

터치-센싱 능력의 성능을 더 개선하기 위해, 디스플레이 패널(PNL)의 최외곽 단부에서 RX 라인들로서 역할을 하는 공통 전극 블록들의 폭은 디스플레이 패널(PNL)의 다른 영역들의 다른 터치-센싱 블록들의 폭과 상이할 수도 있다. 디스플레이 패널(PNL)의 최외곽 단부들에서 공통 전극 블록들을 RX 라인으로서 구성하는 것은 액티브 영역의 매우 끝 부분들로부터도 보다 정확한 터치 입력 인식을 가능하게 한다. 그러나, 이는 TX 라인으로서 역할을 하는 공통 전극 블록들의 위치가 에지들에서 RX 라인으로서 역할을 하는 공통 전극 블록들의 폭만큼 에지들로부터 시프트될 것이라는 것을 의미한다. 또한, TX 라인 각각은 에지들에 위치된 RX 라인들에 걸쳐 완전히 연장하지 않는다. 따라서, 에지들에서 공통 전극 블록들의 폭은 액티브 영역의 다른 영역들에서의 공통 전극 블록들의 폭보다 좁을 수도 있다. 예를 들어, X-방향으로 측정된 공통 전극 블록들의 폭은 다른 곳에 위치된 공통 전극 블록들의 1/2일 수도 있다.

디스플레이 패널(PNL)의 상부 에지 및 하부 에지에서 터치-센싱 정확도를 개선하기 위해, 디스플레이 패널(PNL)의 상부 에지 및 하부 에지에서 공통 전극 블록들은 디스플레이 패널(PNL)의 상이한 영역들에서 다른 공통 전극 블록들과 비교하여, Y-방향에서 측정될 때 감소된 폭을 가질 수 있다. 이러한 방식으로, 보다 좁은 TX 라인들이 디스플레이 패널(PNL)의 상단 에지 및 하단 에지에 제공될 수 있다.

디스플레이 패널(PNL)에서 구현되는 터치 인식 시스템의 타입과 무관하게, 공통 전극 블록들 각각은 적어도 하나의 공통 신호 라인(SL)과 연결된다. 공통 신호 라인들(SL)은 서로 평행하게 연장하고, 데이터 라인들(DL)과 동일한 방향으로 액티브 영역 외부로 라우팅된다. 공통 신호 라인들(SL)을 서로 평행하게 배열하고 드라이버들을 향해 액티브 영역을 가로질러 라우팅되게 하는 것은 공통 신호 라인들(SL)을 라우팅하기 위해 디스플레이 패널의 비-디스플레이 영역의 공간에 대한 필요들을 제거하게 하고, 따라서 베젤의 사이즈를 감소시킨다.

대응하는 공통 전극 블록에 연결된 공통 신호 라인(SL) 각각은, 비-디스플레이 영역을 향해 디스플레이 패널(PNL)의 액티브 영역을 가로질러 진행하고 다른 공통 신호 라인들을 연결하는 공통 전극 블록들을 바이패스(bypass)한다. 예를 들어, 드라이버들이 루트에서 공통 전극 블록들(B4 및 B7)과 접촉하지 않고 위치된 비-디스플레이 영역에 도달하기 위해, 공통 전극 블록(B1)에 연결된 공통 신호 라인(SL)은 공통 전극 블록들(B4 및 B7) 아래에 걸쳐 라우팅된다.

공통 신호 라인들(SL)은 공통 전극 블록들의 표면 바로 위에 위치될 수 없다. 공통 신호 라인들(SL)이 공통 전극 블록들의 표면 상에서 라우팅된다면, 공통 신호 라인들(SL)은 비-디스플레이 영역으로의 경로를 따라 복수의 공통 전극 블록들과 접촉할 것이다. 이는, 자기-커패시턴스 터치 인식 시스템의 공통 전극 블록들의 고유 좌표를 교란시키거나 상호-커패시턴스 터치 인식 시스템에서 TX/RX 라인들의 형성을 붕괴할 것이다.

또한, 공통 신호 라인들(SL)이 픽셀 전극(PXL)으로서 동일한 층 내에 위치될 때, 공통 신호 라인들(SL)과 픽셀 전극(PXL) 사이에 생성된 커플링은 공통 신호 라인들(SL)이 터치-센싱 구간 동안 공통 전극 블록들을 조절하도록 사용될 때, 다양한 디스플레이 결함들을 유발할 수도 있다. 따라서, 공통 신호 라인들(SL)을 픽셀 전극들(PXL)로서 동일한 층 내에 위치시키는 것은 공통 전극 블록들과 픽셀 전극(PXL) 사이의 공간을 감소시키는 것을 어렵게 하고, 보다 낮은 저장 커패시턴스를 발생시킨다. 또한, 공통 신호 라인들(SL)이 공통 전극층 또는 픽셀 전극층에 위치될 때 원치 않는 프린지 필드(fringe field)가 생성될 수도 있다. 이러한 프린지 필드는 액정 분자들에 영향을 줄 수 있고 원치 않는 광 누설을 야기할 수 있다. 따라서, 디스플레이 패널(PNL)의 액티브 영역에 걸쳐 공통 신호 라인들(SL)을 라우팅하기 위해, 공통 신호 라인들(SL)의 평면 레벨은 픽셀 전극 및 공통 전극 블록들의 플레인 레벨들과 상이해야 한다.

픽셀 전극의 층과 공통 전극 블록들의 층 사이에 공통 신호 라인들(SL)을 위치시키는 것은 유사한 문제들을 제기한다. 이러한 구성에서, 절연층은 공통 전극 블록들의 층과 공통 신호 라인들(SL)의 층 사이에 제공되어야 한다. 픽셀 전극과 공통 전극 블록들 사이에 개재된 절연층의 두께는 IPS 모드 LCD 디바이스 또는 FFS 모드 LCD 디바이스에서 제한되고, 이는 픽셀 전극들의 층과 공통 전극 블록들의 층 사이의 절연층의 두께보다 클 수 없기 때문에 공통 신호 라인들(SL)의 두께를 제한한다.

예를 들어, 픽셀 전극과 공통 전극 블록들 사이에 개재된 절연층의 두께가 약 3000 Å일 때, 공통 신호 라인들(SL)이 공통 전극 블록들과 픽셀 전극 사이에 위치되면 공통 신호 라인들(SL)의 두께는 약 2500 Å으로 제한된다. 두께는 공통 신호 라인들(SL)의 라인 저항(line resistance)에 영향을 주는 인자들 중 하나이기 때문에, 공통 신호 라인들(SL)의 두께에 대한 제한은, 드라이버와 공통 전극 블록들 간의 신호들의 송신 시, 특히 디바이스에서 디스플레이 영역의 사이즈가 보다 대형화될 때, 공통 신호 라인들(SL)의 성능을 상당히 제한한다.

상기 언급된 이유에 의해, 공통 신호 라인들(SL)은, TFT들의 어레이 위에 제공된 픽셀 전극과 공통 전극 블록들로부터 충분히 이격되도록, TFT들의 어레이 아래에 위치된다. 이러한 설정은 공통 신호 라인들(SL)의 폭 및 두께를 증가시킬 때 보다 많은 자유를 제공한다. 이를 위해, 하나 이상의 평탄화층이 공통 신호 라인들(SL)과 공통 전극 블록들 사이에 제공되고, 공통 신호 라인들(SL)은 평탄화층을 통해 컨택 홀들을 통해 대응하는 공통 전극 블록들에 연결된다. 이러한 설정들에서, 공통 전극 블록에 연결된 공통 신호 라인들(SL) 각각은 자신의 루트를 따라 위치된 다른 공통 전극 블록들과 접촉하지 않고 액티브 영역에 걸쳐 라우팅될 수 있다. 공통 신호 라인들(SL)은 액티브 영역 내의 터치 드라이버(TD)로의 경로를 따라 공통 전극 블록들은 단순히 바이패스할 수 있다.

[ 바이패스 라인들]

일부 실시예들에서, 공통 신호 라인들(SL)은, 평탄화층들의 컨택 홀들을 통해, 공통 신호 라인들(SL) 및 공통 전극 블록들 양자에 연결된 바이패스 라인들을 통해 대응하는 공통 전극 블록들에 연결된다.

도 6a는 본 개시의 실시예에 따른 디스플레이 패널(PNL) 내의 픽셀 영역들의 매트릭스 내의 공통 신호 라인들(SL) 및 바이패스 라인들(BL)의 예시적인 구성의 상면도이다. 도 6a를 참조하면, 데이터 라인들(DL) 및 게이트 라인들(GL)은 서로 교차하도록 배열되어, 디스플레이 패널(PNL)의 디스플레이 영역의 픽셀 영역들의 매트릭스를 정의한다. 공통 신호 라인들(SL)은 데이터 라인들(DL)로서 동일한 방향으로 연장하도록 배열된다. 공통 신호 라인(SL) 각각은, 공통 신호 라인들(SL)에 의한 픽셀 영역들의 개구율의 감소를 최소화하도록 데이터 라인(DL)과 적어도 부분적으로 중첩하도록 위치된다. 이하에 기술될 바와 같이, 더미 라인(DML)은 공통 신호 라인(SL) 대신 일부 데이터 라인들(DL) 밑에 위치될 수도 있다.

픽셀 영역 각각에 TFT가 제공된다. TFT는 반도체층(SEM)의 반대되는 측면 상에 제공된 소스 및 드레인을 갖는 바텀 게이트 구조로 형성될 수도 있다. 이러한 TFT 구조는 때때로 인버티드 스태거형 구조 또는 백-채널 에칭된 구조로 지칭된다. TFT의 소스 전극은 데이터 라인(DL)으로부터 연장하거나 그렇지 않으면 데이터 라인(DL)에 연결되고, 드레인은 대응하는 픽셀 영역에 제공된 픽셀 전극(PXL)(도 6a에는 미도시)에 연결된다. 픽셀 전극(PXL)에는 중첩하는 공통 전극 블록(미도시)과 함께 전계를 생성하도록 복수의 슬릿들이 제공된다.

공통 신호 라인들(SL)은 픽셀들의 TFT들 아래에 위치되고, 공통 전극 블록들 각각은 TFT들 위에 형성된 평탄화층들을 통해 컨택 홀들(즉, 하부 컨택 홀: CTL; 상부 컨택 홀: CTU)을 통해 대응하는 공통 신호 라인들(SL) 중 하나에 연결된다. 이 구성에서, 공통 신호 라인(SL) 각각은, 대응하는 공통 전극 블록에 연결된 적어도 하나의 바이패스 라인(BL)에 연결된다.

바이패스 라인(BL)은, 바이패스 라인(BL)이 일 픽셀 영역으로부터 동일한 열의 다른 픽셀 영역으로 연장하도록, 게이트 라인(GL)과 동일한 방향으로 배열된다. 즉, 바이패스 라인(BL)과 공통 신호 라인(SL) 간의 연결은 일 픽셀 영역에 제공된 컨택 홀을 통해 이루어질 수 있고, 바이패스 라인(BL)과 공통 전극 블록 간의 연결부는 다른 픽셀 영역에 제공된 컨택 홀을 통해 이루어질 수 있다. 도 6a에 도시된 바와 같이, 픽셀 영역들에서 유용한 개구율은 바이패스 라인들(BL) 및 공통 신호 라인들(SL) 및 공통 전극 블록들을 바이패스 라인들(BL)에 연결하기 위한 컨택 홀들(CTL, CTU)에 영향을 받는다.

도 6b는 바이패스 라인(BL)을 통해 공통 신호 라인을 공통 전극 블록에 연결하기 위한 예시적인 구성을 도시하는 단면도이다. 도 6c는 디스플레이 패널(PNL)의 공통 신호 라인들(SL), 바이패스 라인들(BL), 게이트 라인들(GL), 데이터 라인들(DL) 및 TFT의 소스/드레인을 형성하기 위해 금속층들이 서로의 위에 배치된 순서를 예시한다. 본 개시에서, 금속층은 금속층들 각각이 기판 상에 위치된 순서에 따라 참조된다.

도 6b 및 도 6c를 참조하면, 공통 신호 라인들(SL)은 기판 상의 제 1 금속층을 사용하여 형성된다. 공통 신호 라인들(SL)을 형성하는데 사용된 금속층은 기판 상에 배치된 첫번째 금속층이기 때문에 제 1 금속층(M1)으로 지칭되고, 설명의 편의를 위해, 제 1 금속층(M1) 상의 다른 금속층은 제 1 금속층(M1)으로부터의 순서로 제 2 금속층(M2), 제 3 금속층(M3)등으로 지칭된다. 제 2 금속층(M2)은 게이트 금속층으로 지칭될 수도 있고 제 3 금속층(M3)은 소스/드레인 금속층으로 지칭될 수도 있다.

용어 “제 1 금속층”은 단일 금속층으로 구성된층을 의미할 필요는 없다는 것을 주의해야 한다. 대신, 용어 “제 1 금속층”은 표면 상에 형성될 수 있고 절연층에 의해 금속층의 다른층 또는 금속층들의 다른 스택으로부터 절연된 금속층 또는 금속층들의 스택을 지칭한다. 제 1 금속층(M1)과 유사하게, 본 개시의 실시예들에서 다른 후속하는 금속층들(예를 들어, 제 2 금속층(M2), 제 3 금속층(M3))은 상이한 금속들의 복수의 층들로 형성될 수도 있다.

공통 신호 라인들(SL), 게이트 라인들(GL), 바이패스 라인들(BL), 및 데이터 라인들(DL)을 형성하는 금속층들은 구리, 몰리브덴, 티타늄, 알루미늄, 및 이들의 조합과 같은 금속층들의 스택으로 형성될 수도 있다. 적합한 실시예에서, 제 1 금속층(M1)은 구리층(Cu) 및 몰리브덴-티타늄 합금층(MoTi)의 스택의 형태일 수도 있다. 제 2 금속층(M2)은 또한 구리층(Cu) 및 몰리브덴-티타늄 합금층(MoTi)의 스택일 수도 있다. 제 3 금속층(M3)은 몰리브덴-티타늄 합금층(MoTi), 구리층(Cu) 및 다른 몰리브덴-티타늄 합금층(MoTi)의 스택일 수도 있다. 구리층은 금속층들 각각의 몰리브덴-티타늄 합금층보다 두꺼울 수도 있다.

[하부 평탄화층 ]

공통 신호 라인들(SL) 상에 TFT들의 어레이를 제공하기 위해, 하부 평탄화층(PLN-L)은 공통 신호 라인들(SL) 위에 제공된다. 하부 평탄화층(PLN-L)의 두께는 공통 신호 라인들(SL)의 두께에 따라 가변할 수도 있다. 예를 들어, 공통 신호 라인들(SL)의 두께는 약 2500 Å 내지 약 7500 Å, 보다 바람직하게 약 3500 Å 내지 약 6500 Å, 보다 바람직하게 약 4500 Å 내지 약 5500 Å의 범위일 수도 있다. 특정한 일 예에서, 공통 신호 라인들(SL)은 구리층(Cu) 및 몰리브덴-티타늄 합금층(MoTi)의 스택의 형태의 제 1 금속층(M1)으로 형성되고, 구리층의 두께는 약 4500 Å 내지 약 5500 Å이고 몰리브덴-티타늄 합금층(MoTi)의 두께는 약 100 Å 내지 약 500 Å의 범위일 수 있다.

공통 신호 라인들(SL)을 커버하는 하부 평탄화층(PLN-L)의 두께는 약 0.5㎛ 내지 4㎛, 보다 바람직하게 약 0.5㎛ 내지 3㎛, 보다 바람직하게 약 0.5㎛ 내지 2㎛의 범위일 수도 있다. 공통 신호 라인들(SL)을 커버하는 평탄화층의 두께는 다양한 인자들, 예컨대, 유전체 속성, 재료, 제조 프로세스, 등에 기초하여 가변할 수 있다.

TFT들의 어레이는 하부 평탄화층(PLN-L) 상에 제조된다. TFT들의 제조는 고온 프로세스들 및 화학적 처리들을 수반한다는 것을 주의해야 한다. TFT 상에 배치된 상부 평탄화층(PLN-U)은 TFT들의 제조에 수반된 프로세스들 및 처리들에 의해 직접적인 영향을 받지 않는다. 한편, TFT들 아래에 제공된 하부 평탄화층(PLN-L)은, TFT들, 하부 평탄화층(PLN-L)의 전극 및 다른 컴포넌트들의 제조 동안 수행된 프로세스들 및 처리들에 의해 직접적인 영향을 받는다.

따라서, 하부 평탄화층(PLN-L)은, 하부 평탄화층이 TFT들의 어레이, 전극들 및 픽셀 회로를 구현하는 다양한 다른 컴포넌트들의 형성 시 수행된 프로세스들 및 처리들을 견딜 수 있도록 포토레지스트 스트립퍼들/현상기들에 대한 충분한 열적 안정성, 기계적 안정성, 화학적 내구성 및 내성을 가져야 한다.

예를 들어, IGZO(indium-Gallium-Zinc-Oxide)와 같은 산화물 반도체층을 갖는 TFT를 제조하는 동안 일부 프로세스들은 약 350 ℃ 이상에서 수행될 수도 있다. 폴리-실리콘 반도체층을 갖는 TFT들의 제조는 훨씬 보다 높은 온도에서 수행된 프로세스를 필요로 할 수도 있다. 이와 같이, 하부 평탄화층(PLN-L)은, 일반적으로 TFT들을 커버하는 평탄화층으로서 사용되는 포토-아크릴로 형성될 수 없다. 대신, 하부 평탄화층(PLN-L)은, 디스플레이 패널(PNL)에 사용될 광학적 특성 및 물리적 구조를 유지하면서, 공통 신호 라인들(SL)을 커버하기 위해 그리고 평탄화층 상에 제조될 TFT들에 평탄한 표면을 제공하기 위해, 충분한 열적 안정성을 나타내는 재료로 형성될 수도 있다.

특히, 하부 평탄화층(PLN-L)은 350 ℃ 이상의 온도에서 공통 신호 라인들(SL) 위에 평탄한 표면을 유지해야 한다. 보다 바람직하게, 하부 평탄화층(PLN-L)은 380 ℃ 이상의 온도에서 공통 신호 라인들(SL) 위에 평탄한 표면을 유지할 수도 있다. 다르게 말하면, 하부 평탄화층(PLN-L)은 350 ℃에서 30분 동안 1 % 미만의 TGA(thermal gravimetric analysis; 등온)를 나타내는 재료를 포함할 수도 있다(350 ℃/30min 에서 중량 % 손실). 보다 바람직하게, 하부 평탄화층(PLN-L)은 380 ℃에서 30분 동안 0.1 % 미만의 TGA를 나타내는 재료를 포함할 수도 있다.

하부 평탄화층(PLN-L)은 TFT들의 제조 동안 수반된 프로세스들 및 처리들 후에도 적합한 광학적 속성들을 나타내야 한다. 이는 광원으로부터 방출된 광이 하부 평탄화층(PLN-L)을 통과하기 때문에 LCD 패널에 요구되는 속성들이다 이와 관련하여, 하부 평탄화층(PLN-L)의 평균 광 투과율은 70 % 보다 크고, 보다 바람직하게 80 % 보다 크고, 보다 바람직하게 90 % 보다 크다(배어 유리 상의 400 내지 800 nm 두께에 대해 측정된 %). 또한, 하부 평탄화층(PLN-L)을 형성하기 위한 재료의 굴절률은 1.4 내지 1.6의 범위의 굴절률을 가질 수도 있다. 특정한 예에서, 하부 평탄화층(PLN-L)으로 코팅된, 400 nm 두께의 배어 유리는 380 ℃에서 30분 동안 위치된 후에도, 약 91.24 % 내지 91.25 %의 평균 광 투과율을 나타낸다. 또한, 하부 평탄화층(PLN-L)은 633 nm 두께에서, 1.49의 굴절률을 나타낸다.

하부 평탄화층(PLN-L)은 또한 하부 평탄화층(PLN-L) 상의 TFT들, 전극들 및 다른 컴포넌트들의 제조 동안 화학적 처리들을 견디도록 충분한 화학적 내구성을 나타내야 한다. 예를 들어, 하부 평탄화층(PLN-L)은 탈이온수(DI), 이소프로필 알코올(IPA), PGMEA(propylene glycol methyl ether acetate)등에 대하여 충분한 화학적 내구성을 나타내야 한다. 특정한 예에서, 하부 평탄화층(PLN-L)의 두께(예를 들어, 1.3 ㎛)는 DI 수 또는 IPA(70 ℃/10min)로 처리될 때 10 Å 미만으로 변할 수도 있고, PGMEA(RT/10min)로 처리될 때 20 Å 미만으로 변할 수도 있다.

하부 평탄화층(PLN-L)은 또한 하부 평탄화층(PLN-L) 상의 TFT들, 전극들 및 다른 컴포넌트들의 제조에 사용된 포토레지스트 스트립퍼들/현상기들에 대해 충분한 내성을 가져야 한다. 특정한 예에서, 하부 평탄화층(PLN-L)의 두께(예를 들어, 1.3 ㎛)는 NMP(N-Methyl-2-pyrrolidone)(70 ℃/10min)로 처리될 때, 10 Å 미만으로 변할 수도 있고, 2.38 % TMAH(tetra-methyl-ammonium hydroxide)(RT/10min)로 처리될 때 20 Å 미만으로 변할 수도 있다.

일부 실시예들에서, 하부 평탄화층(PLN-L)은 Si-O 모노머 및 폴리머에 기초하여 유기실록산 하이브리드층으로 형성된다. 본 개시에서, 하이브리드 폴리실록산 폴리머층은 간단히 SOG층으로 지칭될 수도 있다.

하부 평탄화층(PLN-L)이 SOG층으로 형성되는 실시예들에서, 하부 평탄화층은 하이브리드 폴리실록산 폴리머층을 포함할 수도 있고, 하이브리드 폴리머는, 이하의 화학식 1로 표현된, 알킬기 및 아릴기를 포함하는, 유기물 성분을 포함한다.

Figure pat00001

[화학식 1](n 및 m은 반복 단위들의 수를 지칭)

하부 평탄화층(PLN-L)을 형성하기 위한 재료(예를 들어, SOG층)는 또한, 공통 신호 라인들(SL)을 커버하고 공통 신호 라인들(SL) 상에 평탄한 표면을 제공하기 위해 스핀-온-글래스 방법, 슬릿 코팅 방법, 슬롯-다이 코팅 방법 또는 다른 적합한 코팅 방법들에 적합해야 한다. 일부 실시예들에서, 하부 평탄화층(PLN-L)을 형성하는 재료의 점도 프로파일은 25 ℃에서 2.5 cps 내지 3 cps의 범위이고, 보다 바람직하게 25 ℃에서 2.5 cps 내지 2.7 cps의 범위이다. 하부 평탄화층(PLN-L)을 형성하는 재료의 밀도는 25 ℃에서 약 1.0 g/ml일 수도 있다. 경화 프로세스는 하부 평탄화층(PLN-L)이 공통 신호 라인들(SL) 위에 코팅될 때 수행될 수도 있다.

공통 신호 라인들(SL)을 형성하는 제 1 금속층(M1)으로부터의 금속성 이온들은 하부 평탄화층(PLN-L)의 경화 프로세스 및/또는 TFT 제조에 수반된 어닐링 프로세스들로부터의 열에 의해 하부 평탄화층(PLN-L) 내로 확산될 수도 있다. 유사하게, 게이트 라인들(GL) 및 바이패스 라인들(BL)을 형성하는 제 2 금속층(M2)으로부터의 금속성 이온들은 또한 경화/어닐링 프로세스들 동안 수반된 열에 의해 하부 평탄화층(PLN-L) 내로 확산될 수도 있다. 예를 들어, 하부 평탄화층 내로의 구리(Cu)의 확산은 제 1 금속층(M1) 또는 제 2 금속층(M2)이 구리(Cu)를 포함할 때 일어날 수 있다. 게다가, 금속성 이온 불순물들 및/또는 유리 기판으로부터의 수분이 또한 하부 평탄화층(PLN-L) 내로 확산될 수도 있다. 하부 평탄화층(PLN-L) 내로 확산된 이러한 금속성 이온들 및 다른 불순물들은 하부 평탄화층(PLN-L)의 유전율을 상승시킬 수 있고, 결국 디스플레이 패널(PNL)의 터치-센싱 성능을 방해하는 RC(저항-커패시턴스) 지연 시간을 상승시킨다.

따라서, 일부 실시예들에서, 캡핑층으로서 역할을 하는 패시베이션층(PAS1)이 하부 평탄화층(PLN-L) 아래에 제공된다. 이러한 실시예들에서, 패시베이션층(PAS1)은 공통 신호 라인들(SL) 및 기판의 표면을 커버한다. 패시베이션층(PAS1)은 공통 신호 라인들(SL) 및 기판으로부터의 금속성 이온들 및 다른 불순물들을 차단할 뿐만 아니라, 기판에 대한 하부 평탄화층(PLN-L)의 접착력을 개선한다. 또한, 일부 실시예들에서, 패시베이션층(PAS2)은 하부 평탄화층(PLN-L) 상에 제공될 수도 있다. 이 경우, 패시베이션층(PAS2)은, 제 2 금속층(M2)으로부터의 확산을 억제하기 위해 하부 평탄화층(PLN-L)과 제 2 금속층(M2)(예를 들어, 게이트 라인들(GL), 바이패스 라인들(BL)) 사이에 개재된다.

패시베이션층(PAS1 및 PAS2)은 질화 실리콘층, 산화 실리콘층, 또는 이들층들의 스택들일 수도 있다. 일부 적합한 실시예들에서, 하부 평탄화층(PLN-L) 아래의 패시베이션층(PAS1) 및 하부 평탄화층(PLN-L) 상의 패시베이션층(PAS2)은 실질적으로 동일한 두께로 제공될 수도 있고, 동일한 유기 재료로 형성될 수도 있다. 예를 들어, 패시베이션층(PAS1) 및 패시베이션층(PAS2) 둘 다 약 1000 Å 내지 약 3000 Å의 두께의 질화 실리콘층일 수도 있다. 일부 적합한 실시예들에서, 17,000 Å 두께를 갖는 하부 평탄화층(PLN-L)에, 각각 2000 Å의 두께의 패시베이션층(PAS1) 및 패시베이션층(PAS2)이 제공될 수 있다.

패시베이션층(PAS2)은 캡핑층으로서 역할을 할 뿐만 아니라, 또한 하부 평탄화층(PLN-L)으로부터의 원치 않는 증발 기체/연기/가스(fumes)(예를 들어, 수소 가스)로부터 하부 평탄화층(PLN-L) 상에 위치된 컴포넌트들에 대한 보호를 제공할 수 있다. 이와 같이, 하부 평탄화층(PLN-L)과 TFT의 어레이 사이의 패시베이션층(PAS2)의 재료 및 구성은 하부 평탄화층(PLN-L) 상의 TFT들의 반도체층(즉, 액티브층)에 따라 가변될 수 있다. 예를 들어, 일부 실시예들에서, 패시베이션층(PAS2)은, 그 위의 TFT들이 산화 금속 반도체(예를 들어, IGZO)를 사용할 때 질화 실리콘층으로 형성될 수도 있다. 일부 실시예들에서, 패시베이션층(PAS2)은 하부 평탄화층(PLN-L)과 제 2 금속층(M2)의 도전 라인들, 예를 들어 게이트 라인들(GL) 및 바이패스 라인들(BL) 사이에 제공될 수도 있다는 것을 주의해야 한다.

공통 신호 라인들(SL)은 하부 평탄화층(PLN-L) 아래에 배치되고, 게이트 라인들(GL) 및 TFT들의 게이트들(G)은 하부 평탄화층(PLN-L) 상에 제 2 금속층(M2)으로 형성된다. 바이패스 라인들(BL)은 또한 하부 평탄화층(PLN-L) 상에 제공된 제 2 금속층(M2)으로 형성된다. 반도체층(예를 들어, 산화물, LTPS, a-Si)은 TFT의 채널(ACT)를 제공하도록 게이트 절연층(GI) 상에 형성된다. TFT의 소스(S)에 연결된 데이터 라인(DL)은 제 3 금속층(M3)으로 형성된다.

공통 전극 블록들을 위치시킬 평탄한 표면을 제공하기 위해, 상부 평탄화층(PLN-U)이 TFT들 및 바이패스 라인들(BL) 위에 제공된다. TFT의 드레인(D)은 상부 평탄화층(PLN-U) 내의 컨택 홀을 통해 픽셀 전극(PXL)과 접촉한다. 도시된 바와 같이, SiNx 및/또는 SiOx 와 같은 무기 재료로 형성된 패시베이션층(PAS3)이 상부 평탄화층(PLN-U)과 제 3 금속층(M3) 사이에 개재될 수도 있다. 다른 패시베이션층(PAS4)이 상부 평탄화층(PLN-U) 상에 제공된 공통 전극 블록들과 픽셀 전극들(PXL) 사이에 개재된다.

컨택 브리지는 바이패스 라인(BL)과 대응하는 공통 전극 블록을 연결하기 위해 상부 컨택 홀(CTU)에 존재할 수도 있다. 보다 구체적으로, 컨택 브리지는 바이패스 라인(BL)의 컨택 영역(즉, BL-VCOM 컨택 영역) 상의 제 3 금속층(M3)으로 형성되고, 상부 평탄화층(PLN-U) 내에서 상부 컨택 홀(CTU)을 통해 노출된다.

공통 신호 라인들(SL) 각각은 하나 이상의 바이패스 라인들(BL)에 의해 공통 전극 블록들 중 하나에 연결된다. 이와 관련하여, 바이패스 라인(BL)의 일 단부는 SL-BL 컨택 영역에서 하부 평탄화층(PLN-L)을 통해 하부 컨택 홀(CTL)을 통해 공통 신호 라인(SL)에 연결된다. 바이패스 라인(BL)의 다른 단부는 BL-VCOM 컨택 영역에서 상부 평탄화층(PLN-U)을 통해 상부 컨택 홀(CTU)을 통해 공통 전극 블록에 연결된다. 도 6b에 도시된 바와 같이, TFT의 소스/드레인 금속과 동일한 금속층(즉, 제 3 금속층(M3))으로 형성된 컨택 브리지는 바이패스 라인(BL)과 공통 전극 블록 사이에 개재될 수도 있다. 공통 전극 블록은 공통 전극 블록과 바이패스 라인(BL)을 전기적으로 연결하도록 상부 컨택 홀(CTU)을 통해 컨택 브리지와 컨택하게 될 수 있다. 그러나, 컨택 브리지가 바이패스 라인(BL)과 공통 전극 블록 사이에 연결을 제공할 필요는 없다는 것을 주의해야 한다. 이와 같이, 일부 다른 실시예들에서, 바이패스 라인(BL)은 상호 연결하는 컨택 브리지 없이 하부 컨택 홀(CTL)을 통해 공통 신호 라인(SL)과 바로 컨택할 수도 있다.

공통 신호 라인(SL) 각각은 데이터 라인(DL) 아래에서 연장하는 라우팅부 및 라우팅부로부터 하부 컨택 홀(CTL)을 향해 돌출하는 컨택부를 포함한다. SL-BL 컨택 영역에서 컨택부의 단부는 하부 컨택 홀(CTL)을 통한 컨택 영역 사이즈를 보장하기 위해 확대될 수도 있다. 유사하게, SL-BL 컨택 영역 및 BL-VCOM 컨택 영역에 대응하는 바이패스 라인(BL)의 단부들은 바이패스 라인(BL)의 인터림 섹션보다 넓을 수도 있다. 단 하나의 공통 신호 라인(SL)만이 도 6c에서 컨택부로 도시되지만, 다른 공통 신호 라인들(SL)의 컨택부들이 상이한 행들의 픽셀부들 내에 위치될 수도 있다.

[예시적인 제조 단계들/마스크들]

도 7a 및 도 7b는 본 개시의 실시예에 따른 디스플레이 패널(PNL)의 TFT 기판을 제조하는 예시적인 방법을 예시한다. 도 7a 및 도 7b를 참조하면, 단계 1에서, 제 1 금속층(M1)은 하부 기판 상에 배치되고 하부 기판 상에 공통 신호 라인들(SL)을 형성한다. 도면에 도시되지 않았지만, 제 1 금속층(M1)은, 경우에 따라, 디스플레이 패널(PNL)의 비-디스플레이 영역에 도전 라인들 및/또는 패드들을 형성할 수도 있다.

단계 2에서, 하부 평탄화층(PLN-L)은 공통 신호 라인들(SL) 상에 배치된다. 도시된 바와 같이, 패시베이션층(PAS1)은 공통 신호 라인들(SL) 상 및 하부 기판의 표면 상에 제공될 수도 있다. 하부 컨택 홀(CTL)은 공통 신호 라인(SL)과 바이패스 라인(BL) 간의 연결이 이루어지는 SL-BL 컨택 영역에서 형성된다. 이와 같이, 공통 신호 라인(SL)의 연결부는 SL-BL 컨택 영역에서 하부 컨택 홀(CTL)을 통해 노출된다.

경우에 따라, 비-디스플레이 영역 내의 하부 기판의 일부 부분은 하부 평탄화층(PLN-L)에 의해 커버되지 않을 수도 있다. 예를 들어, 일부 실시예들에서, 드라이버들(예를 들어, 게이트 드라이버(GD), 데이터 드라이버(DD), 터치 드라이버(TD)), 비-디스플레이 영역에서 FPCB(flexible printed circuit boards)를 연결하기 위한 금속 트레이스들(예를 들어, 금속 라인들 및 패드들)은 하부 평탄화층(PLN-L) 아래에서 커버되지 않는 하부 기판 상에 위치될 수도 있다.

경화 프로세스는 일단 하부 평탄화층(PLN-L)이 공통 신호 라인들(SL) 위에 코팅되면 수행될 수도 있다. 경화 온도가 상승함에 따라, 하부 평탄화층(PLN-L)(예를 들어, SOG층)에 대한 CTE(coefficient of thermal expansion)는 감소한다. 하부 평탄화층(PLN-L)은 Si-O 결합의 해리를 유발하는 온도에서 경화될 때 열화될 수도 있다. 또한, 하부 평탄화층(PLN-L)의 경도 및 모듈러스(modulus)는 경화 온도가 상승함에 따라 증가하고, 이는 하부 평탄화층(PLN-L)에 크랙이 생기기 쉽게 할 수 있다. 이와 같이, 적합한 실시예들에서, 경화 온도는 350 ℃ 내지 400 ℃의 범위일 수도 있다. 그러나, 경화 온도는 이에 제한되지 않고, 하부 평탄화층(PLN-L)의 재료에 따라 가변할 수 있다는 것이 이해되어야 한다.

단계 3에서, 제 2 금속층(M2)은, 하부 평탄화층(PLN-L) 상에 게이트 라인들(GL) 및 바이패스 라인들(BL)을 형성한다. 제 1 금속층(M1)과 유사하게, 제 2 금속층(M2)은 또한 비-디스플레이 영역 내에 금속 트레이스들을 형성할 수도 있고, 금속 트레이스는 제 1 금속층(M1)으로 형성된 금속 트레이스들과 접촉하도록 배열될 수도 있다. 하부 평탄화층(PLN-L)이 제 1 금속층(M1) 및 제 2 금속층(M2)의 금속 트레이스들 사이의 비-디스플레이 영역 내에 존재한다면, 금속 트레이스들은 하부 평탄화층(PLN-L)을 통해 컨택 홀들을 통해 접촉하게 될 수도 있다.

상기 언급된 바와 같이, 패시베이션층(PAS2)은 게이트 라인들(GL) 및 바이패스 라인들(BL)을 배치하기 전에 하부 평탄화층(PLN-L) 상에 제공될 수도 있다. 일부 실시예들에서, 공통 신호 라인들(SL)과 바이패스 라인들(BL)을 연결하기 위한 하부 컨택 홀들(CTL)은 패시베이션층(PAS2)이 하부 평탄화층(PLN-L) 상에 위치된 후 형성될 수도 있다.

대안적으로, 일부 다른 실시예들에서, SL-BL 컨택 영역들의 하부 컨택 홀들(CTL)은, 하부 평탄화층(PLN-L)으로부터의 수소 가스(H+)에 대한 향상된 보호를 위해 하부 평탄화층(PLN-L) 상에 패시베이션층(PAS2)을 형성하기 전에 형성될 수도 있다. 보다 구체적으로, 하부 컨택 홀들(CTL)은 하부 평탄화층(PLN-L) 상에 패시베이션층(PAS2)을 위치시키기 전에 형성될 수 있다. 이러한 방식으로, 패시베이션층(PAS2)은 이미 내부에 컨택 홀이 형성된 하부 평탄화층(PLN-L) 상에 위치되고, 따라서 하부 컨택 홀들(CTL) 내의 측벽 표면은 패시베이션층(PAS2)으로 커버될 수 있다.

패시베이션층(PAS2)(예를 들어, Si3N4) 내에 자유/결합되지 않은 수소(H) 종이 있을 수도 있다는 것을 또한 주의해야 한다. 이러한 수소 종은, 특히, 하부 평탄화층(PLN-L) 상에 위치될 TFT가 산화 금속 반도체(예를 들어, IGZO)를 포함한다면 TFT 성능을 방해할 수도 있다. 이와 같이, 패시베이션층(PAS2)이 하부 평탄화층(PLN-L) 상에 존재하는 실시예들에서, 경화 프로세스는 하부 평탄화층(PLN-L) 상에 패시베이션층(PAS2)을 형성한 후 수행될 수도 있다. 이러한 방식으로, 패시베이션층(PAS2) 내의 자유/결합되지 않은 수소(H) 종은 경화 프로세스 동안 환원될 수 있다.

단계 4에서, 게이트 절연층(GI)이 게이트 라인들(GL) 및 바이패스 라인들(BL) 상에 제공된다. 게이트 절연층(GI) 상단에, 반도체층(SEM)(예를 들어, IGZO)이 배치된다. 이어서, BL-VCOM 컨택 영역에서 바이패스 라인(BL)의 일부를 노출시키도록, 컨택 홀이 게이트 절연층(GI) 및 반도체층(SEM)을 관통하게 형성된다.

단계 5에서, 제 3 금속층(M3)은 반도체층(SEM) 위에 배치되고, 데이터 라인들(DL) 및 TFT들의 소스/드레인을 형성하도록 반도체층(SEM)과 마찬가지로 형성된다. 따라서, TFT들의 소스/드레인 아래뿐만 아니라 데이터 라인들(DL) 아래의 반도체층(SEM)은 제 3 금속층(M3)의 형성 후에도 손상되지 않고 남는다.

BL-VCOM 컨택 영역에서 바이패스 라인(BL)은 제 3 금속층(M3)의 형성 동안 손상될 수 있다.

포토레지스트는, 제 3 금속층(M3)의 형성 동안, BL-VCOM 컨택 영역 상을 덮을 수도 있다. 그 결과, BL-VCOM 컨택 영역에서 포토레지스트 아래의 제 3 금속층(M3)은 도 7a에 도시된 바와 같이 바이패스 라인(BL) 상에서 손상되지 않고 남는다. 이 경우, 바이패스 라인(BL)과 공통 전극 블록 간의 전기적 연결은 본 개시에서 컨택 브리지라고 지칭되는, BL-VCOM 컨택 영역에 남아 있는 제 3 금속층(M3)의 일부분을 통해 이루어진다.

단계 6에서, 다른 패시베이션층(PAS3)이 TFT들의 소스/드레인 및 데이터 라인들(DL) 상에 형성된다. 이어서, 상부 평탄화층(PLN-U)이 TFT들 및 데이터 라인들(DL) 위에 평탄한 표면을 제공하기 위해 패시베이션층(PAS3) 상에 제공된다. 상부 평탄화층(PLN-U)이 TFT들 및 데이터 라인들(DL) 상단에 제공되기 때문에, 상부 평탄화층(PLN-U)을 형성하는 재료의 열적 안정성은 하부 평탄화층(PLN-L)의 재료만큼 클 필요가 없다. 따라서, 상부 평탄화층(PLN-U)은 포토-아크릴로 형성될 수도 있다. 상부 컨택 홀들(CTU)은 TFT들의 드레인 영역 및 BL-VCOM 컨택 영역에서 패시베이션층(PAS3)을 노출하는, 상부 평탄화층(PLN-U)을 관통하게 형성된다.

단계 7에서, BL-VCOM 컨택 영역에서 컨택 브리지를 노출시키도록 BL-VCOM 컨택 영역에서 패시베이션층(PAS3)이 제거된다. 이 때, TFT의 SD-PXL 컨택 영역의 패시베이션층(PAS3)은 상부 컨택 홀(CTU) 내에 남을 수도 있다.

단계 8에서, ITO(indium-tin-oxide)층과 같은 투과 도전층은 디스플레이 패널(PNL)의 공통 전극(VCOM)으로서 역할을 하도록 상부 평탄화층(PLN-U) 상에 형성된다. 상술한 바와 같이, 공통 전극(VCOM)은 복수의 분리된 부분들, 즉, 공통 전극 블록들내에 형성된다.

단계 9에서, 다른 패시베이션층(PAS4)이 공통 전극 블록들 및 상부 평탄화층(PLN-U) 상에 제공된다. 패시베이션층(PAS4)은 또한 컨택 홀들 내부의 표면들을 커버할 수도 있다. 예를 들어, 패시베이션층(PAS4)은 SD-PXL 컨택 영역에서 상부 컨택 홀(CTU) 아래의 노출된 패시베이션층(PAS3), BL-VCOM 컨택 영역에서 상부 컨택 홀(CTU) 내의 공통 전극 블록의 일부뿐만 아니라 비-디스플레이 영역의 도전 라인들/패드들을 커버할 수도 있다. 그 후, 패시베이션층(PAS4)은 그 아래의 표면을 노출시키기 위해 선택적은 영역들에서 에칭될 수 있다. 도시된 바와 같이, 패시베이션층(PAS4)은 TFT의 드레인을 노출시키도록 SD-PXL 컨택 영역에서 상부 컨택 홀(CTU) 내부의 패시베이션층(PAS3)과 함께 에칭될 수 있다.

단계 10에서, 다른 투과 도전층(예를 들어, ITO)이 패시베이션층(PAS4) 상에 배치되고, 픽셀 전극들(PXL)을 형성한다. TFT의 SD-PXL 컨택 영역이 노출됨에 따라, 투과 도전층은 TFT의 드레인과 접촉하게 된다. 경우에 따라, 투과 도전층은 또한 비-디스플레이 영역 내에 위치된 도전 라인들/패드들 상에서 노출될 수 있다.

일부 실시예들에서, 공통 신호 라인들(SL)은 대응하는 공통 전극 블록들과 직접 접촉할 수도 있다. 공통 신호 라인(SL)은 바이패스 라인(BL)을 사용하지 않고, 대응하는 공통 전극 블록에 바로 연결되기 때문에, 바이패스 라인(BL)을 사용하는 것으로부터 발생할 수도 있는 어떠한 부작용들(예를 들어, 픽셀들에서의 개구율 손실)도 해결될 수 있다.

[공통 신호 라인-투명 전극 블록 직접 접촉]

도 8a는 상부 평탄화층(PLN-U) 및 하부 평탄화층(PLN-L)을 관통하여 서로 직접적으로 접촉하는 공통 신호 라인(SL) 및 공통 전극 블록의 예시적인 구성을 예시한다. 공통 전극 블록(예를 들어, ITO)의 단차 커버리지를 고려하면, 컨택 홀(CT)은 절연되지 않고 공통 전극 블록과 공통 신호 라인(SL)이전기적으로 연결될 수 있도록 공통 신호 라인(SL)을 향해 상단부로부터 하단부로 보다 좁아진다. 보다 구체적으로, 상부 평탄화층(PLN-U)에서 컨택 홀(CT)의 상부 부분(U)은 패시베이션층(PAS3) 및 게이트 절연층(GI)에서 컨택 홀(CT)의 중간 부분(M)보다 넓을 수 있다. 또한, 패시베이션층(PAS3) 및 게이트 절연층(GI)에서 컨택 홀(CT)의 중간 부분(M)은 하부 평탄화층(PLN-L)에서 컨택 홀(CT)의 하부 부분(L)보다 넓을 수 있다. 일부 실시예들에서, 게이트 절연층(GI)에서 컨택 홀의 부분은 또한 패시베이션층(PAS3)에서 컨택 홀의 부분보다 넓을 수도 있다. 적합한 실시예들에서, 게이트 절연층(GI) 및 패시베이션층(PAS3)에서 컨택 홀(CT)의 폭(D2)은 하부 평탄화층(PLN-L)에서 컨택 홀(CT)의 폭(D3)보다 적어도 2 ㎛ 이상 보다 넓을 수도 있다.

또한, 게이트 절연층은 컨택 홀(CT) 내에 레지(ledge:처마)와 같은 돌출부를 가질 수도 있다. 레지는, 게이트 절연층(GI)의 일부분이 에칭 프로세스의 제 1 라운드에서 에칭되고 게이트 절연층의 다른 부분이 에칭 프로세스의 제 1 라운드와 상이한 에칭 프로세스의 제 2 라운드에서 에칭될 때 컨택 홀(CT) 내에 형성된다. 에칭 프로세스의 제 1 라운드는 패시베이션층(PAS3) 및 게이트 절연층(GI)의 일부만을 통해, 여전히 하부 평탄화층(PLN-L)을 커버하는 게이트 절연층(GI)을 컨택 홀 내에 남기면서 컨택 홀을 형성할 수 있다. 이어서, 에칭 프로세스의 다른 라운드는 완전히 게이트 절연층(GI)을 통하여 컨택 홀을 형성하도록 수행되고, 이는 컨택 홀(CT) 내에 게이트 절연층의 레지를 남길 것이다.

제조 방법은 다음과 같다. 단계 1에서, 복수의 공통 신호 라인들(SL)은 제 1 금속층(M1)으로 형성된다. 단계 2에서, 공통 신호 라인들(SL)은 하부 평탄화층(PLN-L)으로 커버되고, 이어서 하부 평탄화층(PLN-L)이 경화된다. 바이패스 라인(BL)을 사용하는 이전의 예와 유사하게, 패시베이션층(PAS1 및 PAS2)은 각각 하부 평탄화층(PLN-L)의 상부 표면 및 하부 표면 상에 제공될 수도 있다. 단계 3에서, 제 2 금속층(M2)은 하부 평탄화층(PLN-L) 상에 게이트 라인들(GL) 및 게이트 전극을 형성하고, 이어서 게이트 절연층(GI)이 증착된다. 단계 4에서, 반도체층(SEM)이 게이트 절연층(GI) 상에 증착되고, 어닐링 프로세스가 수행된다. 이어서, 반도체층(SEM)이 형성된다. 단계 5에서, 제 3 금속층(M3)은 TFT의 소스/드레인 전극들 및 데이터 라인들(DL)을 형성한다. 단계 6에서, 다른 패시베이션층(PAS3)이 소스/드레인 전극 및 데이터 라인들(DL) 상에 제공되고, 이어서 다른 어닐링 프로세스가 수행된다. 단계 7에서, TFT들 위에 평탄한 표면을 제공하도록 상부 평탄화층(PLN-U)이 증착되고, 컨택 홀(CT)은 SL-VCOM 컨택 영역을 개방하기 위해 상부 평탄화층(PLN-U)을 관통하도록 형성된다.

도 8b는 공통 신호 라인들(SL) 및 공통 전극 블록들이 서로 직접적으로 접촉하는 디스플레이 패널(PNL)의 예시적인 제조 방법을 설명하기 위한 개략적인 예시들이다. 도 8b를 참조하면, 도 8b의(A)에 도시된 바와 같이 포토레지스트(PR)가 상부 평탄화층(PLN-U) 위에 제공될 수 있다. 이어서, 패시베이션층(PAS3) 및 게이트 절연층(GI)을 통해 컨택 홀을 생성하도록 포토/현상 프로세스가 수행된다. 게이트 절연층(GI)은, 제조 동안 적어도 일시적으로 디스플레이 패널(PNL)의 일부 부분에 제공되어야 할 수도 있다는 것이 이해되어야 한다. 예를 들어, 게이트 절연층(GI)은 디스플레이 패널(PNL)의 비-디스플레이 영역의 금속 트레이스 라인들에 대한 일시적인 보호를 제공할 수도 있다. 이러한 경우들에서, 게이트 절연층(GI)은 SL-VCOM 컨택 영역 상에 남을 수도 있다. 예를 들어, 패시베이션층(PAS3)은 오버에칭될 수도 있지만, 도 8b의(B)에 도시된 바와 같이, 하부 평탄화층(PLN-L)의 표면은 노출시키지 않는다.

패시베이션층(PAS3) 및 게이트 절연층(GI)을 통해 컨택 홀을 형성한 후, 다른 포토레지스트 증착 및 현상 프로세스가 수행될 수 있고, SL-VCOM 컨택 영역에서 하부 평탄화층(PLN-L)은 도 8b의(C)에 도시된 바와 같이 공통 신호 라인(SL)을 노출시키도록 에칭될 수 있다. 도 8b의(D)에 도시된 바와 같이, 포토레지스트를 스트립핑한 후, 투명 전극층(예를 들어, ITO)이 상부 평탄화층(PLN-U) 및 하부 평탄화층(PLN-L)을 통해 만들어진 컨택 홀을 통해 공통 신호 라인(SL)과 직접적으로 접촉하도록 증착될 수 있다.

이 예시적인 방법에서, 하부 평탄화층(PLN-L)을 통한 컨택 홀(CT)의 형성은 어닐링 프로세스들 후에 수행된다. 즉, 하부 평탄화층(PLN-L)의 모든 열 팽창은 컨택 홀(CT)이 하부 평탄화층(PLN-L)을 통해 형성될 때 발생되었다. 따라서, 바이패스 라인(BL)을 사용하지 않더라도, 공통 신호 라인(SL)과 공통 전극 블록 간의 안정한 연결이 가능하다.

[코플래너 구조 TFT]

일부 실시예들에서, 하부 평탄화층 상의 TFT들은 게이트, 소스 및 드레인이 반도체층(SEM)의 동일한 측면 상에 제공되는, 코플래너 구조를 가질 수도 있다. 도 9a는 본 개시의 예시적인 실시예로 제공될 수도 있는, 코플래너 TFT의 평면 및 단면도를 예시한다. 도 9b는 본 개시의 실시예에 따른 공통 신호 라인(SL)과 공통 전극 블록 간의 연결을 예시하기 위한 단면도이다.

도 9a 및 도 9b를 참조하면, 공통 신호 라인(SL)은 제 1 금속층(M1)으로 형성되고, 하부 평탄화층(PLN-L) 아래에 커버된다. 도 6b에 도시된 인버티드 스태거형 구조의 TFT들을 갖는 디스플레이 패널(PNL)과 유사하게, 패시베이션층들(PAS1 및 PAS2)은 하부 평탄화층(PLN-L)의 하부 표면 및 상부 표면 상에 제공될 수도 있다. 하부 컨택 홀(CTL)은 공통 신호 라인(SL)의 컨택부의 일부를 개방하도록 하부 평탄화층(PLN-L)을 관통하도록 형성된다.

반도체층(SEM)(예를 들어, IGZO, 폴리-실리콘)은 하부 평탄화층(PLN-L) 상에 제공된다. 광 차폐부(LS)가 TFT의 광 유도된 문턱 전압 시프트를 억제하기 위해 제공될 수도 있다. 이와 관련하여, 광 차폐부(LS)는 하부 평탄화층(PLN-L) 아래에 제 1 금속층(M1)으로 형성될 수도 있다. 도 9a에 도시된 바와 같이, 공통 신호 라인(SL)의 일부는 광 차폐부(LS)로서 역할을 하도록 TFT의 액티브 영역을 향해 돌출될 수도 있다(평면도 참조). 이러한 방식으로, 공통 신호 라인들(SL) 및 광 차폐부들(LS) 양자는 단일 금속층으로부터 제공될 수 있어서, 디스플레이 패널(PNL)의 제조 시간 및 비용을 감소시킨다.

경우에 따라, 버퍼층(BUF)은 반도체층(SEM)과 하부 평탄화층(PLN-L) 사이에 제공될 수 있다. 이와 관련하여, 버퍼층(BUF)은 하부 평탄화층(PLN-L) 상에 제공된 패시베이션층(미도시)에 부가하여 제공될 수도 있다. 하부 평탄화층(PLN-L) 아래 및 위의 패시베이션층들과 유사하게, 버퍼층(BUF)은 질화 실리콘층, 산화 실리콘층 및 이들의 조합으로 형성될 수 있다. 버퍼층(BUF) 상에 제공될 반도체층(SEM)이 IGZO와 같은 산화 금속 반도체라면, 산화 실리콘층은 버퍼층(BUF)의 최외곽층(즉, 반도체층과 인터페이싱하는층)으로 구성될 수 있다. 상술한 구성에 따르면, 반도체층 아래에 존재하는 임의의 질화 실리콘층으로부터의 자유/결합되지 않은 수소로부터 반도체층(SEM)을 차폐할 수 있다. 예를 들어, 질화 실리콘층으로 형성된 패시베이션층은 하부 평탄화층(PLN-L) 위 또는 아래에 제공될 수도 있고, 산화 실리콘층으로 형성된 버퍼층(BUF)은 패시베이션층 상에 제공될 수 있다.

게이트 절연층(GI)이 반도체층 상에 제공된다. 이어서, 제 2 금속층(M2)이 게이트 절연층(GI) 상에 TFT들의 게이트 라인(GL) 및 게이트 전극을 형성한다. 어닐링 프로세스 및/또는 플라즈마 처리가 반도체층 상에서 수행된다. 또한, 제 3 금속층(M3)이 데이터 라인들(DL) 및 TFT들의 소스/드레인 전극들을 형성한다. 층간 유전체층(ILD)이 소스/드레인 전극들과 게이트 전극을 서로 절연시키도록 제공된다. 상부 평탄화층(PLN-U)은 상술한 코플래너 형 TFT들 상에 배치되고, 복수의 투명 전극 블록들은 상부 평탄화층(PLN-U) 상에 제공된다. 복수의 투명 전극 블록들 각각은 디스플레이 패널(PNL)의 동작 동안 공통 전극(VCOM)으로서 역할을 할 수도 있다. 복수의 투명 전극 블록들은 또한 디스플레이 패널(PNL)의 동작 동안 터치 센서로서 역할을 할 수도 있다.

투명 전극 블록들 각각은 하부 평탄화층 아래의 적어도 하나의 공통 신호 라인(SL)에 연결된다. 코플래너 형 TFT들이 제공되는 일부 실시예들에서, 바이패스 라인들(BL)은 하부 평탄화층(PLN-L) 아래의 공통 신호 라인들(BL)과 상부 평탄화층(PLN-U) 상의 공통 전극 블록들을 연결하도록 사용될 수도 있다. 바이패스 라인들(BL)은 제 2 금속층(M2)으로 형성될 수도 있다. 대안적으로, 일부 다른 실시예들에서, 바이패스 라인들(BL)은 제 3 금속층(M3)으로 형성될 수도 있다.

또한, 반도체층(SEM)이 IGZO와 같은 산화 금속층으로 형성되는 실시예들에서, 하부 컨택 홀(CTL) 및 상부 컨택 홀(CTU)로부터 형성된 산화 금속 패턴은 바이패스 라인(BL)으로 역할을 하도록 도전 라인이 될 수도 있다. 즉, 바이패스 라인들(BL)은, 이로 제한되는 것은 아니지만, PECVD(plasma enhanced chemical vapor deposition), 수소 플라즈마 처리, 아르곤 플라즈마 처리 등을 포함하는, 적합한 도핑 프로세스에 의해 도전 경로(즉, signal/conductive path)가 되는, 산화 금속층으로 형성될 수 있다.

이러한 고농도로 도핑된 산화 금속 경로들은 디스플레이 패널(PNL)의 다양한 다른 부분들에 제공될 수 있다는 것이 이해되어야 한다. 예를 들어, 디스플레이 패널(PNL)의 비-디스플레이 영역의 도전 라인들은 도핑된 산화 금속 패턴들로부터 형성될 수도 있다. 또한, 일부 실시예들에서, 디스플레이 패널(PNL)의 게이트 드라이버(GD)는 디스플레이 패널(PNL)의 비-디스플레이 영역에 바로 형성된 복수의 TFT들을 사용하여 구현된, GIP(gate-in-panel)형태로 제공될 수도 있다. GIP 형(type) 게이트 드라이버(GD)가 제공된 실시예들에서, GIP의 회로 내의 일부 노드들은 고도로 도핑된 산화 금속 패턴들로 형성될 수도 있다.

GIP 회로를 구현하는 TFT들은 산화물 TFT들로만 제한되지 않고, GIP 회로는 LTPS TFT들을 사용하여 구현될 수도 있다는 것을 주의해야 한다. 즉, 산화물 TFT들 및 LTPS TFT들 양자가 디스플레이 패널(PNL)의 TFT 기판 상에 제공될 수도 있다. 예로서, 디스플레이 패널(PNL)의 디스플레이 영역의 픽셀 회로들은 산화물 TFT들로 구현될 수도 있고, 비-디스플레이 영역 내의 구동 회로들(예를 들어, 버퍼, 시프트 레지스터, 멀티플렉서, GIP, 등)은 LTPS TFT들로 구현될 수도 있다. 산화물 TFT들로 구현된 픽셀 회로는 LTPS TFT보다 높은 전압 홀딩 비를 제공할 것이고, 이는 고 프레임 레이트(즉, 초 당 프레임들)를 필요로 하지 않는 애플리케이션들에서 디스플레이가 사용되는 동안 전력을 보존하기 위해 디스플레이의 프레임 레이트를 일시적으로 감소시킬 때 유리할 것이다. LTPS TFT들로 구현된 구동 회로들은 터치 드라이버와 같은 다양한 컴포넌트들의 고주파수 구동, 특히, IFP 터치 스캐닝 스킴이 사용될 때 유리할 것이다.

또한, 산화물 TFT들 및 LTPS TFT들 양자의 조합이 픽셀 회로들 및/또는 구동 회로들을 구현하도록 사용될 수도 있다. 예를 들어, LTPS TFT들이 GIP 회로의 나머지를 구현하도록 사용되는 동안, 산화물 TFT들은(이하에 상세히 기술될)IFP 보상 회로를 제조하도록 사용될 수도 있다. 저장 커패시터가 픽셀 회로 및/또는 구동 회로 내에 사용되면, LTPS TFT들이 회로의 다른 부분들에 사용되더라도, 이러한 저장 커패시터들의 단자들에 연결된 트랜지스터들은 산화물 TFT들일 수도 있다. 이하에 보다 상세히 기술될 바와 같이, IFP 보상 회로는 저장 커패시터를 포함하고, LTPS TFT들이 GIP 회로의 다른 부분들에 사용되는 동안 저장 커패시터의 단자들에 연결된 트랜지스터들은 산화물 TFT일 수도 있다.

공통 신호 라인들이 라우팅되지 않는 비-디스플레이 영역에서, 산화물 TFT들 및 LTPS TFT들은 서로 상이한 층 내에 제공될 수 있다. 예를 들어, LTPS TFT들은 하부 평탄화층(PLN-L) 아래에 제공될 수도 있고 산화물 TFT들은 하부 평탄화층(PLN-L) 상에 제공될 수도 있고, 반대로도 된다. 따라서, 산화물 TFT들 및 LTPS TFT들 양자가 제공되는 실시예들에서, 디스플레이 패널(PNL)의 픽셀 회로들 및/또는 구동 회로들은 도핑된 산화 금속 패턴으로 형성된 노드 및/또는 전극(즉, 산화 금속 반도체층으로 형성된 도전 라인)을 포함할 수도 있다. 산화물 TFT들 및 LTPS TFT들의 조합이 TFT 기판(TFT 백플레인) 상에 제공되는 실시예들에서, TFT들은 임의의 코플래너 구조 및 인버티드 스태거형 구조 내에 제공될 수 있다. 일부 경우들에서, 산화물 TFT들 또는 LTPS TFT들이 코플래너 구조 내에 구현될 수도 있고, 다른 TFT들이 인버티드 스태거형 구조에 제공될 수도 있다.

또한, 코플래너 형 TFT들이 제공된 일부 실시예들에서, 공통 신호 라인들(SL)은 상부 평탄화층(PLN-U) 및 하부 평탄화층(PLN-L)을 통해 컨택 홀을 통해 공통 전극 블록들과 직접 접촉할 수도 있다.

[비-디스플레이 영역: SOG 개방 영역]

일부 실시예들에서, 구동 IC(D-IC) 및/또는 드라이버를 갖는 FPCB는 디스플레이 패널(PNL)의 비-디스플레이 영역 내에 제공된 인터페이스에 연결될 수 있다. 도 10a 및 도 10b 각각은 디스플레이 패널(PNL)의 비-디스플레이 영역의 드라이버를 위한 인터페이스의 예시적인 구성의 개략적인 예시를 예시한다.

도 10a를 참조하면, 비-디스플레이 영역의 일부 부분에 하부 평탄화층(PLN-L)이 제공되고 비-디스플레이 영역의 다른 일부 부분은 하부 평탄화층(PLN-L)이 없다. 보다 단순한 설명을 위해, 하부 평탄화층(PLN-L)이 제공되는 비-디스플레이 영역의 일부는 “SOG 영역”으로 지칭될 수도 있고, 하부 평탄화층(PLN-L)이 없는 비-디스플레이 영역의 일부는 “SOG 개방 영역”으로 지칭될 수도 있다.

하부 평탄화층(PLN-L) 상에 인터페이스가 제공되면, 하부 평탄화층(PLN-L)은 D-IC를 부착하거나 보수를 위해 D-IC를 탈착할 때 손상될 수도 있다. 이와 같이, D-IC를 위한 인터페이스가 비-디스플레이 영역의 SOG 개방 영역에 위치되는 것이 바람직하다.

SOG 개방 영역에 인터페이스를 제공하기 위해, 복수의 금속 라인 트레이스들이 SOG 영역으로부터 SOG 개방 영역으로 라우팅된다. 도시된 바와 같이, SOG 개방 영역으로 라우팅된 금속 라인 트레이스들은 제 1 금속층(M1)으로 형성된 금속 라인 트레이스들일 수도 있다. SOG 개방 영역에서 노출된 금속 라인 트레이스들 각각은, 인터페이스의 일부인 범프(예를 들어, 패드)로서 구성된 부분을 포함할 수도 있다. 일부 실시예들에서, 범프들은 복수의 금속층들로 형성될 수도 있다. 예를 들어, 제 2 금속층(M2)은 제 1 금속층(M1)으로 형성된 금속 라인 트레이스들의 범프 부분들 상에 배치될 수도 있다. 물론, 부가적인 금속층들이 아래에 놓인 금속층의 범프 부분들의 상단 상에 제공될 수 있다. 적합한 실시예들에서, SOG 영역으로부터 SOG 개방 영역으로 라우팅된 금속 라인 트레이스들은 공통 신호 라인(SL)일 수도 있고, 터치 구동 IC 또는 터치 드라이버가 제공된 FPCB는 SOG 개방 영역 내에 제공된 범프들에 부착된다.

도 10b를 참조하면, 일부 실시예들에서, SOG 영역으로부터 SOG 개방 영역으로 라우팅된 금속 라인 트레이스들은 제 2 금속층(M2)으로 형성될 수도 있다. 이 경우, 공통 신호 라인들(SL)은 비-디스플레이 영역의 SOG 영역으로 라우팅될 수 있고, 제 2 금속층(M2)으로 형성된 금속 라인 트레이스들은 SOG 영역으로부터 SOG 개방 영역으로 라우팅될 수 있다. SOG 영역의 공통 신호 라인들(SL)은 SOG 영역에 제공된 하부 컨택 홀들(CTL)을 통해 제 2 금속층(M2)으로 형성된 금속 라인 트레이스들과 접촉할 수 있다. SOG 개방 영역의 제 2 금속층(M2)의 금속 라인 트레이스들은 터치 구동 IC 및/또는 터치 드라이버를 갖는 FPCB를 연결하기 위한 범프들로서 구성된 부분들을 포함할 수도 있다. 이러한 구성은 컨택 홀들(즉, 점핑 홀들)이 비-디스플레이 영역 내에 형성될 것을 필요로 하지만, 공통 신호 라인들(SL)은 제 2 금속층(M2)의 형성 동안 손상되지 않을 것이다. 일부 적합한 실시예들에서, 데이터 드라이버(DD)로부터 팬 아웃(fan out)되는, 즉, 펼쳐지는 데이터 링크 라인들은 도 10b에 도시된 바와 같이 SOG 개방 영역으로부터 SOG 영역으로 라우팅될 수도 있다. 여기서, 데이터 링크 라인들은 제 2 금속층(M2) 또는 제 3 금속층(M3)으로 형성될 수도 있고, 단순히 SOG 영역 내의 하부 평탄화층(PLN-L) 상에서 라우팅될 수 있다. 비-디스플레이 영역 내에서 하부 컨택 홀(CTL)을 통해 공통 신호 라인들(SL)에 연결된, 금속 라인 트레이스들은 터치 구동 IC에 연결된 터치 링크 라인일 수도 있다. 이러한 설정에서, 데이터 드라이버(DD)에 연결된 데이터 링크 라인들은 하부 평탄화층(PLN-L) 아래에 위치된 공통 신호 라인들(SL)을 가로질러 팬 아웃(fan out)될 수도 있고, 이는 디스플레이 패널(PNL)을 구비한 디바이스의 감소된 베젤 설계를 가능하게 한다.

[Gate-In-Panel: GIP ]

디스플레이 패널(PNL)의 게이트 드라이버(GD)는, 디스플레이 패널(PNL)의 비-디스플레이 영역에 바로 형성된 복수의 TFT들로 구현된 GIP(gate-in-panel)형으로 제공될 수도 있다. 일부 실시예들에서, GIP 회로의 TFT들은, 디스플레이 패널(PNL)의 디스플레이 영역의 TFT들의 어레이와 유사하게, 하부 평탄화층 상에 형성될 수도 있다. 이러한 실시예들에서, GIP 회로에 외부 신호들을 공급하기 위한 도전 라인들이 하부 평탄화층(PLN-L)밑에 제공될 수 있다. 예를 들어, 복수의 외부 신호 라인들은 또한, 디스플레이 패널의 디스플레이 영역에 걸쳐 공통 신호 라인들(SL)을 제공하기 위해 기판 상에 제 1 금속층(M1)을 형성할 때 디스플레이 패널(PNL)의 비-디스플레이 영역 내에 형성될 수 있다.

도 11a는 디스플레이 패널(PNL) 내에 제공될 수도 있는, 예시적인 GIP 회로의 스테이지의 예시적인 구성을 예시한다. 도 11a의(A)에 도시된 바와 같이, GIP 회로로 제공된 외부 신호 라인들은 다양한 클록 신호 라인들, 전력 신호 라인들(예를 들어, VSS, VDD), 리셋 신호 라인들 등을 포함할 수도 있다. 이러한 외부 신호 라인들은 디스플레이 패널(PNL)의 비-디스플레이 영역 내에서 라우팅된다. 보다 구체적으로, 외부 신호 라인들은 제 1 금속층(M1)으로 형성될 수도 있고 하부 평탄화층(PLN-L) 아래에 제공될 수도 있다. 이러한 방식으로, 외부 신호 라인들은 GIP 회로의 시프트 레지스터를 구현하는 비-디스플레이 영역 내의 복수의 TFT들 아래로 라우팅될 수도 있다. 외부 신호 라인들은 하부 평탄화층(PLN-L)을 통해 컨택 홀들을 통해 GIP 회로의 각각의 노드들에 연결될 수 있다. 일부 실시예들에서, 공통 전압 신호를 송신하기 위한 신호 라인은 GIP 회로 아래의 비-디스플레이 영역 내에서 라우팅될 수도 있다. GIP 회로 바로 아래로 외부 신호 라인들 중 적어도 일부를 라우팅하는 것은 베젤 사이즈를 훨씬 더 감소시키게 한다.

[예시적인 커패시터 구성]

일부 실시예들에서, GIP 회로들 내에 포함된 커패시터들은 하부 평탄화층(PLN-L) 아래에 금속층으로 구현될 수도 있다. 예를 들어, GIP 회로의 시프트 레지스터의 스테이지 각각은, 출력 단자(Vgout(N))에 스캔 신호를 출력하도록 구성된 풀-업 TFT(T6)를 포함한다. 풀-업 TFT(T6)는 Q-노드에 연결된 게이트, 전압 소스(CLK)에 연결된 제 1 단자 및 각각의 스테이지의 출력 단자(Vgout(N))에 연결된 제 2 단자를 갖는다. 따라서, 풀-업 TFT(T6)는 Q-노드 상의 전압에 의해 제어된다.

커패시터(CAP)는 풀-업 TFT(T6)의 게이트와 제 2 단자 사이에 연결될 수도 있다. 시프트 레지스터의 동작 동안, Q-노드의 전압은 Q-노드와 출력 단자 사이에 연결된 커패시터(CAP)의 부트-스트랩핑에 의해 보다 높은 전압으로 상승되고, 따라서 풀-업 TFT(T6)를 완전히 턴 온 한다.

커패시터(CAP)는, 각각 제 2 금속층(M2) 및 제 3 금속층(M3)으로 형성된, 풀-업 TFT(T6)의 게이트와 소스 사이의 중첩 영역에 형성된 기생 커패시터로서 구성될 수도 있다. GIP 회로 내에서 커패시터(CAP)의 치수는 상당히 클 수도 있다. 따라서, 커패시터(CAP)의 치수는 디스플레이 패널(PNL)의 비-디스플레이 영역에서 GIP 회로의 사이즈를 감소시키기 위해 감소될 수도 있다.

이를 위해, 제 1 금속층(M1)은 커패시터(CAP)를 구현하기 위해 하부 평탄화층(PLN-L) 아래에 부가적인 금속층을 형성할 수 있다. 도 11b에 도시된 바와 같이, 커패시터(CAP)는, 제 1 커패시터 플레이트(CP1) 및 제 3 커패시터 플레이트(CP3)가 서로 전기적으로 연결되는, 제 1 금속층(M1)으로 형성된 제 1 커패시터 플레이트(CP1), 제 2 금속층(M2)으로 형성된 제 2 커패시터 플레이트(CP2), 및 제 3 금속층(M3)으로 형성된 제 3 커패시터 플레이트(CP3) 사이의 중첩하는 영역 내에 형성될 수 있다. 제 3 커패시터 플레이트(CP3)는 하부 평탄화층(PLN-L)을 통해 컨택 홀(CTL)을 통해 제 1 커패시터 플레이트(CP1)에 연결될 수 있다. 도시된 바와 같이, 제 2 금속층(M2)으로부터 형성된 컨택 브리지는 제 1 커패시터 플레이트(CP1)와 제 3 커패시터 플레이트(CP3)를 전기적으로 연결하도록 제공될 수도 있다. 물론, 제 2 금속층(M2)으로부터 형성된 컨택 브리지는 제 2 커패시터 플레이트(CP2)로부터 절연된다. 3개의 금속 플레이트들을 스택함으로써, 총 전하 저장 또는 저항-커패시턴스를 희생시키지 않고 보다 컴팩트한 사이즈의 커패시터가 제공될 수 있다. 이는 결국 보다 컴팩트한 사이즈의 GIP 회로들을 촉진한다.

일부 실시예들에서, 제 1 금속 플레이트(CP1)와 제 2 금속 플레이트(CP2) 사이에 개재된 하부 평탄화층(PLN-L)의 두께는 커패시터(CAP) 내에 저장될 수 있는 커패시턴스의 양을 더 증가시키기 위해 감소될 수 있다. 이를 위해, 하부 평탄화층(PLN-L)을 통해 하부 컨택 홀(CTL)을 형성할 때 하프-톤 마스크(half-tone mask)가 사용될 수도 있다. 보다 구체적으로, 하부 컨택 홀(CTL)을 형성할 때, 포토레지스트는 하부 평탄화층(PLN-L) 위에 위치될 수 있고, 포토레지스트는 하프-톤 마스크를 사용함으로써 현상될 수 있다. 제 1 금속 플레이트(CP1)에서 하부 평탄화층(PLN-L) 위의 포토레지스트는 감소된 두께를 가질 수 있다. 따라서, 커패시터(CAP)에서 하부 평탄화층(PLN-L)의 두께는, 또한 하부 컨택 홀(CT)을 생성하기 위한 건식-에칭 프로세스가 수행될 때, 감소될 수 있다. 유사한 프로세스가 본 개시에 기술된 다양한 다른 커패시터들을 형성하는데 사용될 수 있다.

GIP 회로의 시프트 레지스터는 상술한 것 이외의 커패시터들을 포함할 수도 있다는 것을 주의해야 한다. 스테이지의 Q-노드와 출력 단자(Vgout(N)) 사이에 연결된 커패시터(CAP)와 유사하게, 다른 커패시터들이 또한 제 1 커패시터 플레이트(CP1), 제 2 커패시터 플레이트(CP2) 및 제 3 커패시터 플레이트(CP3)의 스택의 형태일 수도 있다.

[ IFP 보상 회로]

상술한 바와 같이, 일부 실시예들에서, 디스플레이 패널(PNL)은 향상된 터치 스캔 해상도를 제공하기 위해 IFP(intra-frame-pause)터치 스캔 스킴으로 동작하도록 구성될 수 있다.

GIP 회로에서, 시프트 레지스트의 스테이지 각각은, 스테이지의 출력 단자에 연결된 게이트 라인(GL) 상에 스캔 신호를 출력한다. 또한, 일 스테이지로부터의 스캔 신호는, 시작 신호를 수신하는 스테이지가 연결된 게이트 라인(GL) 상에 스캔 신호를 출력하기 위해 동작하도록 시작 신호로서 시프트 레지스터의 다른 스테이지에 공급된다. 따라서, 스캔 신호는 프레임 각각 당 순차적인 순서로 모든 게이트 라인들(GL) 상에 공급된다.

그러나, IFP 스킴이 사용되면, 게이트 라인들(GL) 상의 스캔 신호의 순차적인 출력은, 터치 스캔 동작이 수행되는 동안 일시적으로 정지(pause)된다. 즉, 시프트 레지스터의 일 스테이지는 인트라 프레임 터치 스캔 동작이 완료될 때까지 스캔 신호를 출력하는 것이 방지된다. 스캔 신호가 제공된 마지막 게이트 라인(GL)으로부터 스캔 신호를 출력하는 것을 재시작하기 위해, Q-노드는 하이-상태로 충전되어야 한다. 시프트 레지스터의 동작을 재시작하는 일 방식은 IFP 터치 스캔 동작이 수행되는 동안 Q-노드를 하이 상태로 유지하는 것이다. 즉, 이전 스테이지로부터 시작 신호를 수신한 스테이지의 Q-노드는 단순히 하이 상태로 남아 있을 수도 있다. 그러나, 이 경우, 구간을 연장하기 위해 하이 상태 Q-노드에 연결된 풀-업 TFT는 GIP 회로들의 다른 TFT들보다 고속으로 열화될 수도 있다.

따라서, 일부 실시예들에서, 디스플레이 패널(PNL)은 IFP 구동 스킴을 위해 구성된 보상 회로를 갖는 GIP 회로를 포함할 수도 있다. IFP 스캔 동작 동안 저장 커패시터에 Q-노드의 전압을 저장하고 IFP 터치 스캔 동작 후에 저장된 전압으로 Q-노드를 재충전함으로써, IFP 터치 스캔 동작이 수행되는 동안, 보상 회로는 Q-노드로 하여금 방전되게 한다.

도 12a는 GIP 회로의 하나 이상의 스테이지들에 제공될 수 있는 보상 회로의 예시적인 구성을 도시하는 개략적인 회로도이다. 도 12a에 도시된 보상 회로는 단지 스테이지의 일부이고, 따라서 스테이지의 회로는 풀-업 트랜지스터로 제한되지 않지만, 풀-업 트랜지스터를 포함하는 다양한 다른 트랜지스터들을 포함할 것이라는 것을 주의해야 한다. 예를 들어, 도 12a의 보상 회로는 도 11a에 도시된 스테이지의 회로에 부가될 수 있다.

도 12a를 참조하면, 보상 회로는 제 1 트랜지스터(TIFP1), 제 2 트랜지스터(TIFP2), 제 3 트랜지스터(TIFP3) 및 제 4 트랜지스터(TIFP4)를 포함한다. 제 1 트랜지스터(TIFP1)는 Q-노드와 저전압 라인(VSS) 사이에 연결되고, 제 1 트랜지스터(TIFP1)의 게이트는 IFP 신호가 공급되는, 노드에 연결된다. 제 2 트랜지스터(TIFP2)는 고전압 라인(VDD)과 제 4 트랜지스터(TIFP4)의 게이트 사이에 연결되고, 제 2 트랜지스터(TIFP2)의 게이트는 또한 고전압 라인(VDD)에 연결된다. 제 3 트랜지스터(TIFP3)는 제 4 트랜지스터(TIFP4)의 게이트와 저전압 라인(VSS) 사이에 연결되고, 제 3 트랜지스터(TIFP3)의 게이트는 IFP 신호가 공급되는, 노드에 연결된다. 제 2 트랜지스터(TIFP2) 및 제 3 트랜지스터(TIFP3)는 고전압 라인(VDD)과 저전압 라인(VSS) 사이에 직렬로 연결되고, 제 4 트랜지스터(TIFP4)를 제어하는 보상 회로의 인버터로서 작동한다.

제 4 트랜지스터(TIFP4)는 저장 커패시터(CIFP)에 연결된 제 1 단자(TM1), Q-노드에 연결된 제 2 단자(TM2), 및 고전압 라인(VDD)과 저전압 라인(VSS) 사이에 직렬로 연결된 제 2 트랜지스터(TIFP2)와 제 3 트랜지스터(TIFP3) 사이의 노드에 연결된 게이트를 갖는다. 보상 회로는 제 4 트랜지스터(TIFP4)의 제 1 단자(TM1)와 저전압 라인(VSS) 사이에 연결된 저장 커패시터(CIFP)를 포함한다.

동작 시, 일 스테이지의 Q-노드는 이전 스테이지로부터(또는 외부 시작 신호 라인을 통해)시작 신호에 응답하여 충전된다. 언급된 바와 같이, 스테이지에 보상 회로가 제공된다. 따라서, IFP 터치 스캔 동작의 시작 및 끝을 나타내는, IFP 신호가 이 스테이지에 공급된다. 저 레벨 IFP 신호에 응답하여, Q-노드의 전압은 저장 커패시터(CIFP) 내에 저장된다. 도 12b에 도시된 바와 같이, Q-노드는 고 레벨 IFP 신호에 응답하여 방전된다. IFP 신호가 저 레벨로 다시 스위칭될 때, 이 스테이지의 Q-노드는 저장 커패시터(CIFP)에 저장된 전압으로 충전되고, 스캔 신호를 출력한다. 이러한 방식으로, Q-노드는 IFP 터치 스캔 동작을 수행하기 위한 구간 동안 방전될 수 있어서, 풀-업 트랜지스터의 열화를 최소화한다.

일부 실시예들에서, 프레임 내에서 IFP 터치 스캔 동작의 시작 타이밍은 고정될 수도 있다는 것을 주의해야 한다. 즉, 디스플레이 패널(PNL)은 스캔 신호가 프레임 내의 사전-명시된 수의 게이트 라인들(GL) 각각에 공급된 후 IFP 터치 스캔 동작을 시작하도록 구성될 수도 있다. 즉, 시프트 레지스터의 사전-명시된 스테이지들 중 하나 이상은 IFP 터치 스캔 동작과 동기화하기 위해 정지되도록 구성될 수도 있다. 이러한 실시예들에서, 보상 회로는 IFP 터치 스캔 동작 동안 정지되도록 구성된 사전-명시된 스테이지들의 회로에 부가될 수도 있다.

일부 다른 실시예들에서, 프레임 내에서 IFP 터치 스캔 동작의 시작 타이밍은 가변할 수도 있다. 예를 들어, 고 스테이지를 치는(hit)IFP 신호의 타이밍은 단일 프레임 내의 임의의 2개의 디스플레이 구간들 사이에서 가변할 수도 있다. IFP 신호의 타이밍이 가변하기 때문에, IFP 터치 스캔 동작 동안 정지되는 스테이지는 또한 가변한다. 이와 같이, IFP 터치 스캔 동작 동안 정지될 스테이지는 사전-명시된 스테이지들(즉, 사전-명시된 범위의 복수의 스테이지들)중 하나일 수 있다. 디스플레이 패널(PNL)은, 고 레벨 IFP 신호의 타이밍이 프레임 각각에 대해 가변하도록 구성될 수 있다. 이러한 경우들에서, 고 레벨 IFP 신호는 고 레벨 IFP 신호를 수신하도록 사전-명시된 스테이지들의 세트의 상이한 스테이지에 공급될 수 있다. 이러한 실시예들에서, 고 레벨 IFP 신호를 수신할 수도 있는, 사전-명시된 스테이지들의 세트의 모든 스테이지들에 보상 회로가 제공될 수 있다.

도 11a를 참조하여 논의된 부트스트랩핑 커패시터(예를 들어, CAP)와 유사하게, 보상 회로의 저장 커패시터(CIFP)는 제 1 금속층(M1)으로 형성된 제 1 금속 플레이트(CP1), 제 2 금속층(M2)으로 형성된 제 2 금속 플레이트(CP2) 및 제 3 금속층(M3)으로 형성된 제 3 금속 플레이트(CP3)로 구현될 수도 있다. 상기 언급된 바와 같이, 제 2 금속 플레이트(CP2)는 제 1 금속 플레이트(CP1)와 제 3 금속 플레이트(CP3) 사이에 개재되고, 제 1 금속 플레이트(CP1)에 연결된다. 이러한 설정에서, IFP 터치 스캔 동작의 종료시, Q-노드가 도 12b에 도시된 바와 같이 IFP 터치 스캔 동작이 시작되기 전에 Q-노드의 초기 고 전압으로 적절하게 재로딩될 수 있도록, 증가된 양의 전하가 저장 커패시터(CIFP)에 저장될 수 있다.

[더미 라인 구성]

투명 전극들의 세그먼트화된 부분들(예를 들어, 공통 전극의 세그먼트화된 부분들)을 사용함으로써, 디스플레이 패널(PNL) 내에서 터치 센서를 구현하기 위해, 개별 부분들 각각은 적어도 하나의 공통 신호 라인(SL)에 연결되어야 한다. 따라서, 디스플레이 패널에 필요한 공통 신호 라인들(SL)의 최소 수는 공통 전극 블록들의 수와 동일할 것이다. 그러나, 디스플레이 패널(PNL)에, 디스플레이 패널(PNL) 내에서 최소로 요구되는 것보다 훨씬 보다 큰 수의 공통 신호 라인들(SL)이 제공될 수도 있다는 것이 이해되어야 한다. 추가의 공통 신호 라인들(SL)이 디스플레이 패널(PNL)에 제공되어, 복수의 공통 신호 라인들(SL)이 공통 전극 블록과 드라이버 간의 저 저항성 연결을 제공하도록 단일 공통 전극 블록에 연결될 수 있다.

경우에 따라, 공통 신호 라인(SL)은 모든 데이터 라인들(DL) 각각의 아래에 제공될 수 있고, 디스플레이 패널(PNL) 내에서 자기-커패시턴스 터치 센서 시스템, 상호-커패시턴스 터치 센서 시스템을 구현하거나 다양한 다른 기능들(예를 들어, 터치 압력 센서 시스템, 국부화된 촉각적 피드백 시스템, 등)을 제공하도록 공통 전극 블록들에 연결될 수도 있다.

모든 데이터 라인들(DL) 아래에 위치되는 공통 신호 라인(SL)을 사용하여, 디스플레이 패널(PNL)전체에서 데이터 라인(DL)과 공통 신호 라인(SL) 간의 커패시턴스의 균일성이 달성될 수도 있다. 그러나, 특정한 공통 신호 라인(SL)에 연결되지 않은 공통 전극 블록들 아래로 라우팅된 공통 신호 라인(SL)의 일부는 이들 공통 전극 블록들에서 원치 않은 캐패시턴스를 증가시킨다. 이와 같이, 터치 드라이버(TD)에 바로 연결되지 않은 더미 라인들(DML)은 공통 신호 라인들(SL)의 불필요한 부분들 대신 제공될 수 있다. 즉, 데이터 라인들(DL)이 균일한 데이터 라인 캐패시턴스를 갖기 위해, 도 6a에 도시된 바와 같이, 디스플레이 패널의 모든 데이터 라인들(DL)이 공통 신호 라인(SL) 또는 더미 라인(DML)과 중첩하도록, 더미 라인들(DML)이 디스플레이 패널(PNL) 내에 제공될 수도 있다. 더미 라인들(DML)은 공통 전극 블록들에 연결될 필요가 없기 때문에, 디스플레이 패널(PNL)에 필요한 총 바이패스 라인들(BL)의 수는 크게 감소될 수 있고, 이는 디스플레이 패널(PNL) 내 픽셀들의 개구율을 개선할 것이다.

공통 신호 라인(SL) 및 더미 라인(DML) 모두가 단일 데이터 라인(DL) 아래에 놓일 수도 있다는 것이 이해되어야 한다. 다르게 말하면, 데이터 라인들(DL) 아래를 따라 라우팅된, 제 1 금속층(M1)으로 형성된 도전 라인은 복수의 절연된 부분들로 분리될 수도 있고, 일 부분은 터치 드라이버(TD)에 연결된 공통 신호 라인(SL)으로서 역할을 하고, 다른 부분은 더미 라인(DML)으로서 역할을 한다. 예를 들어, 공통 신호 라인(SL)은 데이터 라인(DL) 아래로 연장할 수도 있고 공통 전극 블록에 연결될 수도 있다. 공통 신호 라인(SL)은 공통 전극 블록에 연결된 지점에서 종결될 것이다. 그로부터, 공통 신호 라인(SL)으로부터 절연된 도전 라인은 더미 라인(DML)으로서 데이터 라인(DL) 아래로 연장될 수 있다.

플로팅(floating) 상태의 더미 라인들(DML)은 디스플레이 패널(PNL)의 제조 동안 정전기를 유발할 수도 있다. 이와 같이, 일부 실시예들에서, 더미 라인들(DML)은 전압 소스, 예컨대 공통 전압 소스, DC 전압 소스 또는 접지 전압 소스에 연결될 수도 있다. 동일한 데이터 라인(DL) 아래에서 복수의 부분들로 분할된 공통 신호 라인(SL)은, 디스플레이 영역 외부에 위치된 전압 소스로 연장할 수 없는 절연된 더미 라인(DML)부분들을 포함할 수도 있다. 따라서, 일부 실시예들에서, 일부 더미 라인들(DML)은 바이패스 라인들(BL)을 통해 공통 전극 블록들에 연결될 수도 있다. 이러한 경우들에서, 더미 라인(DML)은 공통 신호 라인들(SL)의 세트 또는 개별적으로 하나의 공통 신호 라인들(SL)을 통해 터치 드라이버(TD)와 개별적으로 통신하는 복수의 공통 전극 블록들을 상호연결하지 않아야 한다. 공통 신호 라인들(SL)에 의해 정의된 특정한 특징을 구현하기 위해 공통 전극 블록들로의 연결이 공통 전극 블록들의 전기적 연결 맵을 변경하지 않는 한, 더미 라인들(DML)은 공통 전극 블록들에 연결될 수 있다.

도 13은 복수의 절연된 더미 라인들(DML)이 제공된 디스플레이 패널(PNL)의 예시적인 구성을 예시하고, 더미 라인들(DML)은 공통 전극 블록들 중 대응하는 공통 전극 블록들에 선택적으로 연결된다. 더미 라인들(DML)과 공통 전극 블록 간의 연결은 공통 신호 라인들(SL)과 동일한 방식으로 바이패스 라인(BL)을 통해 이루어질 수 있다. 도시된 바와 같이, 공통 전극 블록들에 연결될 때, 더미 라인들(DML)은 플로팅 상태가 아니다. 그러나, 절연된 더미 라인들(DML)은 상이한 공통 전극 블록들을 상호연결하지 않는다. 더미 라인들(DML)이 각각의 상부의 터치 드라이버(TD)와 직접적으로 연결되지 않더라도, 더미 라인들(DML)은 단일 공통 전극 블록 내에서 신호를 릴레이하는 전류 경로로서 역할을 할 수 있다.

도 13에 도시된 예에서, 더미 라인들(DML) 각각은 상이한 공통 전극 블록의 위치들에 위치된 복수의 바이패스 라인들(BL)을 통해 공통 전극 블록에 연결된다. 공통 신호 라인들(SL)은 또한 동일한 대응하는 공통 전극 블록의 상이한 위치들에 연결된 복수의 바이패스 라인들(BL)에 연결될 수도 있다는 것이 이해되어야 한다.

도 6a 내지 도 6c에 도시된 예를 다시 참조하면, 공통 신호 라인(SL)의 컨택부는 공통 신호 라인(SL)의 라우팅부에 바로 인접한 픽셀 영역 내로 연장하는 것으로 도시된다. 그러나, 컨택부의 구성은 이렇게 제한되지 않고, 컨택부는 다른 픽셀 영역들 내로 연장될 수도 있다. 더미 라인들(DML)이 디스플레이 패널(PNL) 내에 배치되면, 데이터 라인(DL) 각각의 아래의 더미 라인들(DML)은, 더미 라인들(DML)에 걸쳐 연장하기 위해 공통 신호 라인(SL)의 컨택부에 대한 통로를 제공하도록 분할된 부분들 내에 제공될 수도 있다.

도 13에 도시된 바와 같이 일부 데이터 라인들(DL) 아래의 더미 라인들(DML)이 위에 위치된 공통 전극 블록들에 연결되는 실시예들에서, 더미 라인들(DML)은 데이터 라인들(DL)에 평행하게 연장하는 라우팅부 및 바이패스 라인(BL)에 연결되도록 라우팅부로부터 돌출하는 컨택부를 또한 포함한다. 더미 라인들(DML)의 컨택부들은 또한 복수의 픽셀 영역들에 걸쳐 가로로 연장할 수도 있다. 이 경우, 데이터 라인들(DL) 아래의 다른 더미 라인들(DML)은 더미 라인(DML)의 컨택부가 횡단하는 통로를 제공하도록 분할된 부분들 내에 제공될 수도 있다. 더미 라인(DML)의 컨택부는 다른 더미 라인들(DML)이 상이한 공통 전극 블록에 연결되지 않는 방식을 따라 이들 다른 더미 라인들(DML)과 접촉할 수 있다는 것을 주의해야 한다.

[저항- 커패시턴스 보상]

일부 공통 전극 블록들은 드라이버(예를 들어, 터치 드라이버(TD))로부터 다른 공통 전극 블록들보다 멀리 위치되고, 터치 드라이버(TD)와 통신하기 위해 보다 긴 통신 경로를 필요로 한다. 공통 전극 블록들이 터치 드라이버(TD)와 통신하도록 구성된 실시예들에서, 신호 경로를 형성하는 공통 신호 라인들(SL)의 길이 차는 공통 전극 블록들 간의 저항-커패시턴스 지연(RC delay) 차로 변환되고, 이는 터치 입력들의 인식을 어렵게 할 것이다. 공통 전극 블록들에 대한 신호 경로들 간의 저항 차들을 보상하기 위해, 일부 신호 경로들은 다른 것들보다 많은 수의 공통 신호 라인들(SL)로 구현될 수 있다.

따라서, 일부 공통 전극 블록들은 공통 신호 라인들(SL)의 세트로 구성된 신호 경로를 통해 터치 드라이버(TD)와 통신하도록 구성될 수 있다. 공통 신호 라인들의 세트는 서로 병렬로 연결될 수도 있다. 즉, 적어도 2개의 공통 신호 라인들(SL)로 구현된 병렬-연결 신호 경로가 적어도 일부의 공통 전극 블록들을 위해 제공될 수 있다.

병렬-연결 신호 경로를 형성하기 위해 병렬로 공통 신호 라인들(SL)의 세트를 연결하는 것은 다양한 방식들로 이루어질 수 있다. 일부 실시예들에서, 공통 신호 라인들(SL)의 세트의 병렬 접속은 단순히 제 1 위치에서 공통 신호 라인들(SL)의 형성 동안 제 1 금속층(M1)으로 상호연결 라인을 형성함으로써 달성될 수 있다. 즉, 금속 라인은 공통 신호 라인들(SL)의 세트의 선택적인 위치에 걸쳐 연장하고, 병렬-연결 신호 경로를 형성하기 위해 상호연결하도록 제 1 금속층(M1)으로 형성될 수도 있다. 이 경우, 상호연결 라인은, 상호연결 라인이 픽셀 영역들의 개구율에 줄 수도 있는 영향을 최소화하도록 게이트 라인(GL)과 적어도 부분적으로 중첩하도록 배열될 수도 있다. 병렬-연결된 공통 신호 라인들(SL)의 세트로 구현된 병렬-연결 신호 경로는 본 개시에 기술된 구성들 중 어느 하나를 사용하여 공통 전극 블록에 연결될 수 있다.

일부 다른 실시예들에서, 공통 신호 라인들(SL)의 세트 사이에서 공통으로 공유된 바이패스 라인(BL)은 공통 신호 라인들(SL)의 세트를 위한 병렬-연결을 생성하기 위한 수단으로서 역할을 할 수 있다. 다른 실시예에서, 세트의 공통 신호 라인(SL) 각각은 동일한 공통 전극 블록에 개별적으로 연결될 수도 있고, 이 경우, 공통 전극 블록 스스로 공통 신호 라인들(SL)의 세트 간의 병렬 연결을 생성할 것이다.

병렬 연결 신호 경로에 공통 신호 라인들(SL)이 보다 많을수록, 신호 경로의 저항은 보다 낮아진다. 따라서, 일부 병렬-연결 신호 경로는 다른 신호 경로들보다 많은 수의 공통 신호 라인들을 포함할 수도 있다. 예를 들어, 터치 드라이버(TD)로부터 더 멀리 위치된 공통 전극 블록을 위한 병렬-연결 신호 경로를 형성하는 공통 신호 라인들(SL)의 세트는 터치 드라이버(TD)에 보다 가깝게 위치된 공통 전극 블록들을 위한 병렬-연결 신호 경로를 형성하는 공통 신호 라인들(SL)의 세트보다 부가적인 수의 공통 신호 라인들(SL)로 구현될 수 있다. 즉, 공통 전극 블록을 위한 제 1 병렬-연결 신호 경로는 N개의 공통 신호 라인들(SL)로 구현될 수 있고, 다른 공통 전극 블록을 위한 제 2 병렬-연결 신호 경로는 M개의 공통 신호 라인들로 구현될 수 있다. 제 1 병렬-연결 신호 경로와 연결된 공통 전극 블록이 제 2 병렬-연결 신호 경로와 연결된 공통 전극 블록보다 터치 드라이버(TD)로부터 더 멀리 위치될 때, N은 M보다 클 수도 있다.

도 14a는 본 개시의 실시예에 따른 디스플레이 패널(PNL)의 공통 전극 블록들 사이의 저항 차를 정규화하기 위한 공통 신호 라인들(SL)의 예시적인 구성을 예시한다. 디스플레이 패널(PNL)에서, 공통 전극 블록들은 “X” 개의 행들 및 “Y” 개의 열들, 예를 들어 48 행 x 36 열로 배열될 수도 있다. 또한, 픽셀들은 “I” 개의 행 x “J” 개의 열, 예를 들어 45 행 x 45 열로 배열될 수도 있다. 픽셀 각각은 3개의 서브-픽셀들(RGB)을 포함할 수도 있다. 그러나, 상술한 공통 전극 블록들 및 픽셀들의 배열들은 단순히 예라는 것이 이해되어야 한다. 공통 전극 블록들의 수, 픽셀들의 수, 서브-픽셀들의 수뿐만 아니라 이들의 컬러들은 본 개시의 다른 실시예들에서 가변할 수도 있다.

언급된 바와 같이, 적어도 일부 공통 전극 블록들에 대해, 터치 드라이버(TD)로부터 각각의 공통 전극 블록으로의 신호 경로는, 병렬로 연결된 복수의 공통 신호 라인들(SL)로 구현될 수 있다. 도 14a에 도시된 예에서, 1 내지 37로 번호가 붙여진 열의 공통 전극 블록들에 대한 신호 경로들 각각은 적어도 2개의 병렬-연결된 공통 신호 라인들(SL)로 구현된다. 일부 경우들에서, 터치 드라이버(TD)에 상대적으로 가깝게 위치된 공통 전극 블록들에는 이러한 병렬 연결 신호 경로들이 제공되지 않을 수도 있다. 이와 같이, 같은 열의 38 내지 48로 번호가 붙여진 공통 전극 블록들에 대한 신호 경로들은 단일 공통 신호 라인(SL)으로 형성된 신호 경로로 구현된다.

상기 언급된 바와 같이, 일부 병렬 연결 신호 경로들은 증가된 수의 병렬-연결된 공통 신호 라인들(SL)로 구현될 수 있다. 그러나, 공통 전극 블록 각각의 아래에 위치될 수 있는 공통 신호 라인들(SL)의 총 수는 제한될 수도 있다는 것을 주의해야 한다. 따라서, 이 열의 공통 전극 블록들을 위한 모든 병렬-연결 신호 경로들 각각의 공통 신호 라인들(SL)의 수를 증가시키는 것은 실현가능하지 않을 수도 있다. 따라서, 일부 실시예들에서, 일부 공통 전극 블록들이 다른 공통 전극 블록들보다 터치 드라이버(TD)에 보다 가깝게 위치되더라도, 다른 공통 전극 블록들에 대한 신호 경로와 동일한 수의 공통 신호 라인들(SL)로 구현된 신호 경로가 일부 공통 전극 블록들에 제공될 수도 있다. 이러한 실시예들에서, 열 각각에 배열된 공통 전극들 블록들은 복수의 공통 전극 블록들의 그룹들로 분할될 수도 있고, 그룹들은 터치 드라이버(TD)와 공통 전극 블록들 간의 거리에 기초하여 정의된다. 여기서, 동일한 그룹의 모든 공통 전극 블록에 대한 신호 경로는 동일한 수의 공통 신호 라인(들)으로 구현될 수도 있다.

도 14a에 도시된 예에서, 단일 열의 공통 전극 블록들은 5개의 그룹들(N1, N2, N3, N4 및 N5)을 포함한다. 제 1 그룹(N1)의 공통 전극 블록들은 다른 그룹들의 공통 전극 블록들에 보다 가깝게 위치된다. 제 2 그룹(N2)의 공통 전극 블록들은 제 1 그룹(N1)의 공통 전극 블록들보다 터치 드라이버(TD)로부터 더 멀리 위치되지만, 제 3 그룹(N3)의 공통 전극 블록들보다 멀지는 않다. 제 4 그룹(N4) 공통 전극 블록들은 제 3 그룹(N3)의 공통 전극 블록들보다 터치 드라이버(TD)로부터 더 멀리 위치되지만, 제 5 그룹(N5)의 공통 전극 블록들보다 멀지는 않다.

이러한 설정에서, 터치 드라이버(TD)로부터 공통 전극 블록들로의 신호 경로들의 저항 차는 이들 신호 경로들을 생성하는 공통 신호 라인(SL)의 수를 조정함으로써 보상된다. 이와 같이, 이 열의 제 1 그룹(N1), 제 2 그룹(N2), 제 3 그룹(N3), 제 4 그룹(N4) 및 제 5 그룹(N5)은 각각 #38 부터 #48, #27 부터 #37, #18 부터 #26, #8 부터 #17 및 #1 부터 #7의 공통 전극 블록들을 포함한다. 제 1 그룹(N1)이 터치 드라이버(TD)에 가장 가깝기 때문에, 제 1 그룹(N1)의 공통 전극 블록들 각각에 대한 신호 경로는 단일 공통 신호 라인(SL)으로 구현된 신호 경로로 구성된다. 제 2 그룹(N2)에 대해, 공통 전극 블록들 각각에 대한 병렬 연결 신호 경로는 2개의 병렬-연결된 공통 신호 라인들(SL)로 구성된다. 제 3 그룹(N3)에 대해, 공통 전극 블록들 각각에 대한 병렬 연결 신호 경로는 3개의 병렬-연결된 공통 신호 라인들(SL)로 구성된다. 또한, 제 4 그룹(N4)에 대해, 공통 전극 블록들 각각에 대한 병렬 연결 신호 경로는 4개의 병렬-연결된 공통 신호 라인들(SL)로 구성된다. 마지막으로, 제 5 그룹(N5)의 공통 전극 블록들 각각에 대해, 병렬 연결 신호 경로는 5개의 병렬-연결된 공통 신호 라인들(SL)로 구성된다.

도 14a의 예에서, 신호 경로들 간의 저항 차는 이 열의 공통 전극 블록들의 그룹들 사이에서 보상된다. 그러나, 동일한 그룹 내의 공통 전극 블록들 사이에 여전히 저항 차가 존재한다. 그룹 각각에 포함된 공통 전극 블록들의 수가 증가할 때, 동일한 그룹의 공통 전극 블록들 사이의 신호 경로에 대한 저항 차는 무시할 수 없을 수도 있다. 이와 같이, 일부 실시예들에서, 터치 드라이버(TD)와 공통 전극 블록 사이의 신호 경로는 신호 경로의 저항의 2차 조정을 위해 테일(tail)부를 포함할 수도 있다. 신호 경로의 테일부는 동일한 그룹의 공통 전극 블록들에 대한 신호 경로들의 저항을 더 정규화하도록 조정될 수 있다.

도 14b는 공통 전극 블록들에 대한 신호 경로들 사이의 저항 차의 2차 조정을 위한 테일부들의 예시적인 구성이다. 신호 경로 #1는 공통 전극 블록 #1에 연결된 신호 경로일 수도 있고 신호 경로 #7는 공통 전극 블록 #7에 연결된 신호 경로일 수도 있다. 도시된 바와 같이, 신호 경로들 #1 및 #7은 메인부(M) 및 테일부(T)를 포함한다. 테일부(T)는 메인부(M)의 병렬 연결 신호 경로의 단부에 형성된 다른 병렬 연결 신호 경로일 수도 있고, 테일부(T)의 이 병렬 연결 신호 경로만이 메인부(M)의 병렬 연결 신호 경로보다 적은 수의 공통 신호 라인들(SL)로 구현된다.

도 14b에 도시된 예에서, 테일부(T)의 병렬 연결 신호 경로는 n-1 개의 공통 신호 라인들(SL)로 형성되고, “n”은 메인부(M)의 병렬 연결 신호 경로를 형성하는데 사용된 공통 신호 라인들(SL)의 총 수를 나타낸다. 그러나, 테일부(T)의 병렬 연결 신호 경로를 형성하기 위한 공통 신호 라인들(SL)의 수는 n-1로 제한되지 않는다는 것이 이해되어야 한다. 이와 같이, 일부 실시예들에서, 테일부의 신호 경로는 n-2개, n-3개 등으로 구현될 수 있다. 일부 경우들에서, 병렬 연결 신호 경로에 단일 공통 신호 라인(SL)으로 형성된 테일부(T)가 제공될 수도 있다. 예를 들어, 공통 전극 블록들 #27 및 #37에 연결된 신호 경로들 #27 및 #37은 2개의 병렬-연결된 공통 신호 라인들(SL)로 형성된, 병렬 연결 메인부(M) 및 단일 공통 신호 라인(SL)로 형성된 테일부(T)를 포함한다.

도 14b에 도시된 예에서, 동일한 그룹의 공통 전극 블록들에 대한 모든 신호 경로들은 테일부(T)를 포함한다. 이들 신호 경로들의 테일부들(T)은 동일한 수의 공통 신호 라인들(SL)로 구현된다. 예를 들어, 신호 경로들 #1 내지 #7의 테일부들(T)은 n-1(즉, 이 경우 4)개의 공통 신호 라인들(SL)로 구현된다. 보다 정밀한 조정을 위해, 신호 경로들 중 일부의 테일부들(T)은 다른 신호 경로들의 테일부들(T)과 상이하게 구성될 수 있다. 상이한 테일부(T)를 사용하는 것은, 신호 경로 각각이 서로 동일한 수의 공통 신호 라인들(SL)로 구현된 메인부(M)를 갖는 동일한 그룹의 공통 전극 블록들의 신호 경로들에 대해 특히 유용할 수도 있다. 동일한 그룹의 공통 전극 블록들의 신호 경로들에 대해, 테일부(T)는, 모든 신호 경로들에 서로 정확하게 동일한 방식으로 구성된 테일부(T)가 제공된다면, 저항 차를 보상하는데 크게 사용되지 않을 수도 있다.

따라서, 일부 실시예들에서, 신호 경로들의 테일부(T)는 상이한 수의 공통 신호 라인들(SL)로 구현될 수도 있어도, 이들 신호 경로들은 서로 동일한 수의 공통 신호 라인들(SL)로 구현된 메인부들(M)을 포함한다. 도 14c는 동일한 메인부들(M)을 갖지만 상이한 테일부들(T)이 제공되는 신호 경로들의 예시적인 구성을 예시한다. 도 14c에 도시된 예에서, 신호 경로들 #1 내지 #7은 n개(도 14c의 예에서 5)의 공통 신호 라인들(SL)로 구현된 메인부(M)를 가질 수도 있다. 그러나, 신호 경로 #1의 테일부(T)는 n-1(예를 들어, 4)개의 공통 신호 라인들(SL)로 구현될 수도 있고 신호 경로 #7의 테일부(T)는 n-2(예를 들어, 3)개의 공통 신호 라인들(SL)로 구현될 수도 있다.

도 14d는 동일한 그룹의 공통 전극 블록들에 대한 신호 경로들의 예시적인 구성을 예시한다. 일부 실시예들에서, 동일한 수의 공통 신호 라인들(SL)로 구현된 신호 경로들 중에서, 일부 신호 경로들에만 테일부(T)가 제공될 수도 있다. 예를 들어, 신호 경로 #1에는 테일부(T)가 제공되지 않을 수 있어도, 신호 경로 #1 및 신호 경로 #7 양자에 대한 메인부(M)는 동일한 수의 공통 신호 라인들(SL)로 구현된다.

또한, 일부 실시예들에서, 테일부(T)의 길이는 신호 경로들의 저항 차를 보상하도록 조정될 수 있다. 예를 들어, 신호 경로 #1의 테일부(T) 및 신호 경로 #7의 테일부(T)는 도 14e에 도시된 바와 같이 상이한 길이로 제공될 수도 있다.

단일 공통 신호 라인(SL)으로 구현된 테일부를 사용하여 신호 경로의 저항을 조정하는 것을 어려울 수도 있다. 예를 들어, 테일부를 구현하기 위한 단일 공통 신호 라인(SL)의 길이는, 테일부가 연결되어야 하는 공통 전극 블록 아래에 피트(fit)되지 않을 수도 있다. 이와 같이, 일부 실시예들에서, 직렬 구성으로 연결된 적어도 2개의 공통 신호 라인들(SL)로 구현된 테일부(T)가 일부 신호 경로들에 제공될 수도 있다.

도 14f는 직렬-연결 테일부를 사용하여 신호 경로를 구현하기 위한 공통 신호 라인들(SL)의 예시적인 구성을 예시한다. 도 14f를 참조하면, 신호 경로는 병렬 연결 메인부(M) 및 직렬-연결 테일부(T)를 포함한다. 직렬-연결 테일부(T)는, 제 1 금속층(M1)으로 형성되고 상이한 데이터 라인들(DL) 아래에 위치된 도전 라인들인 적어도 2개의 부분들(1 및 2로 표기됨)로 구현된다. 상호연결 라인은 이 두 부분들을 직렬 연결하도록 사용될 수 있어, 직렬 연결 테일부(T)를 구현한다. 이와 관련하여, 직렬 연결 테일부의 총 길이는 각 부분들(1 및 2로 표기됨)의 길이를 조정함으로써 조정될 수 있다. 이러한 직렬-연결 테일부는 또한 3개 이상의 공통 신호 라인들(SL)로 구현된 병렬 메인부를 갖는 신호 경로들에 제공될 수도 있다는 것을 주의해야 한다.

이전의 예들에서, 터치 드라이버(TD)에 가장 가까운 그룹인, 제 1 그룹(N1)의 공통 전극 블록들에 대한 신호 경로들 각각은 단일 공통 신호 라인(SL)으로 구현되었다. 단일 공통 신호 라인(SL)을 사용하면, 신호 경로의 저항은 공통 신호 라인(SL)의 길이에 매우 크게 의존한다. 따라서, 전체 신호 경로가 단일 공통 신호 라인(SL)으로 구현될 때 신호 경로들의 저항을 정규화하는 것은 어려울 수 있다. 따라서, 일부 실시예들에서, 디스플레이 패널(PNL)의 공통 전극 블록들에 대한 모든 신호 경로들은 병렬로 연결된 적어도 2개의 공통 신호 라인들(SL)로 구현될 수도 있다. 이러한 실시예들에서, 공통 전극 블록과 터치 드라이버(TD) 간의 모든 신호 경로들 각각은 적어도 하나의 병렬 연결부를 포함할 수도 있다. 일부 신호 경로들은 테일부를 포함할 수도 있고 일부는 포함하지 않을 수도 있다. 테일부(T)를 포함하는 이들 신호 경로들에 대해, 테일부(T)는 단일 공통 신호 라인(SL), 직렬 구성으로 연결된 복수의 공통 신호 라인들(SL) 또는 병렬로 연결된 복수의 공통 신호 라인들(SL)로 구현될 수 있다.

상기 논의된 바와 같이, 공통 신호 라인들(SL)로부터 절연된 더미 라인들(DML)은 데이터 라인들(DL) 아래에 배열될 수 있다. 도 14b 내지 도 14e에 도시된 바와 같이, 데이터 라인들(DL) 아래의 더미 라인들(DML)은 상술한 병렬 연결 신호 경로들로부터 절연될 수도 있다. 또한, 병렬 연결 신호 경로를 구현하는 일부 공통 신호 라인들(SL)은 디스플레이 영역에 걸쳐 계속해서 연장할 수도 있다.

상술한 방식과 유사하게 구성될 수도 있다. 그러나, 공통 전극 블록들의 열에 대한 신호 경로들의 구성은 모든 공통 전극 블록들의 열에 대해 동일할 필요는 없다는 것을 주의해야 한다. 공통 전극 블록들의 일부 열들은 공통 전극들의 다른 열의 신호 경로들의 구성과 상이한 신호 경로 구성을 가질 수도 있다.

[ 컨택 홀 위치]

언급된 바와 같이, 공통 신호 라인들(SL)은 데이터 라인들(DL)을 따라 디스플레이 패널(PNL)의 디스플레이 영역을 가로질러 라우팅된다. 이는 공통 신호 라인(SL)의 라우팅부로 하여금 그 위에 제공된 데이터 라인(DL)과 적어도 부분적으로 중첩하게 한다. 그러나, 공통 신호 라인(SL)의 라우팅부로부터 가로로 돌출된 컨택부는 데이터 라인(DL) 아래로 커버되지 않을 수도 있다.

또한, 바이패스 라인들(BL)은, 바이패스 라인들(BL)이 게이트 라인들(GL)의 비투과 금속층 및 TFT들의 게이트 전극과 동일한 제 2 금속층(M2)으로 형성되기 때문에, 게이트 라인들(GL)과 중첩하도록 위치될 수 없다. LCD 디바이스들에서, 바이패스 라인들(BL)은 광원(예를 들어, 백라이트)으로부터 광이 통과하는 것을 차단하고, 이는 픽셀들의 개구부(aperture)를 감소시킬 것이다. OLED 디스플레이와 같은 자기-발광 디스플레이에 대해서도, 바이패스 라인들(BL)은 외부 광을 반사할 수 있고 스크린 상의 이미지들을 보기 어렵게 한다. 따라서, 공통 신호 라인(SL)의 컨택부뿐만 아니라 바이패스 라인들(BL)은, 게이트 라인들(GL) 및 데이터 라인들(DL)이 마스킹층(예: BM-블랙 매트릭스) 아래에서 감춰지는 것과 유사한 방식으로 마스킹층(BM) 아래에서 감춰진다. 동일하게 더미 라인들(DML)을 대응하는 공통 전극 블록들에 연결하는 더미 라인들(DML)과 바이패스 라인들(BL)의 컨택부에 적용된다.

마스킹층(BM)은 픽셀들의 개구율을 정의하기 때문에, 바이패스 라인들(BL)을 커버하는 것은 바이패스 라인들(BL)이 배열된 픽셀들의 개구율의 감소를 발생시킨다. 공통 신호 라인(SL)을 공통 전극 블록에 연결하기 위해 적어도 하나의 바이패스 라인(BL)이 필요하기 때문에, 공통 전극 블록을 공유하는 픽셀 그룹 각각은 상이한 개구율을 갖는 픽셀들을 포함할 수도 있다. 예를 들어, 하부 컨택 홀(CTL)을 갖는 픽셀 영역의 최대 개구율은 상부 컨택 홀(CTU)을 갖는 픽셀 영역의 최대 개구율과 상이할 수도 있다. 또한, 바이패스 라인(BL)의 중간 섹션이 가로 놓여 있는 픽셀 영역들의 최대 개구율은 하부 또는 상부 컨택 홀들을 수용하는 픽셀 영역들의 최대 개구율과 상이할 수도 있다. 또한, 일부 픽셀들은 컨택 홀들 또는 바이패스 라인(BL)중 어느 하나를 수용하지 않을 수도 있고, 다른 픽셀들의 최대 개구율보다 큰 최대 개구율을 갖게 될 수도 있다. 본 명세서에서, 컨택 홀들 또는 바이패스 라인들(BL)로 인해 감소된 최대 개구율을 갖는 픽셀들은 "바이패스 픽셀들”로서 지칭될 수도 있다. 최대 개구율이 컨택 홀들 또는 바이패스 라인들(BL)에 의해 감소되지 않는 픽셀들은 “일반 픽셀들”로 지칭될 수도 있다.

도 6a를 다시 참조하면, 공통 신호 라인(SL)을 바이패스 라인(BL)에 연결하기 위한 하부 컨택 홀(CTL)은 픽셀 영역 중 하나에 제공되고, 바이패스 라인(BL)을 공통 전극 블록에 연결하기 위한 상부 컨택 홀(CTU)은 다른 픽셀 영역에 제공된다. 하부 컨택 홀(CTL) 및 상부 컨택 홀(CTU)은 마스킹층(BM)으로 커버되어야 한다. 따라서, 하부 컨택 홀(CTL) 및 상부 컨택 홀(CTU)을 수용하는 픽셀들은 이들 두 픽셀들 사이의 픽셀들보다 감소된 최대 개구율을 갖는다.

효율성을 개선하기 위해, 하부 컨택 홀(CTL) 및 상부 컨택 홀(CTU)은 특정한 선택된 픽셀들에 제공될 수도 있다. 예를 들어, 하부 컨택 홀(CTL) 및 상부 컨택 홀(CTU)은 청색 픽셀 영역들에 제공될 수도 있다. 청색 픽셀들의 휘도는, 같은 사이즈로 제공되더라도, 녹색 또는 적색 픽셀들의 휘도보다 낮은 경향이 있다. 낮은 휘도/사이즈 비를 갖는 경우, 컨택 홀들을 위치시킴으로써 감소되는 휘도의 실제 양은 적색 및 녹색 픽셀 영역들에 컨택 홀들을 위치시키는 것과 비교하여 청색 픽셀 영역들에서 보다 작다. 따라서, 일부 실시예들에서, 바이패스 라인들(BL)의 반대되는 단부들 상의 하부 컨택 홀(CTL) 및 상부 컨택 홀(CTU)은 청색 픽셀 영역들 내에 배열될 수도 있다.

도 6a의 예들에 도시된 바와 같이, 바이패스 라인(BL)을 연결하기 위해 하부 컨택 홀(CTL) 및 상부 컨택 홀(CTU)을 수용하기 위한 청색 픽셀 영역들은 동일한 행의 픽셀들일 수도 있다. 동일한 행에서 하부 컨택 홀(CTL)을 갖는 청색 픽셀 영역과 상부 컨택 홀(CTU)을 갖는 청색 픽셀 영역 사이의 중간 픽셀 영역들은 다른 컬러들의 픽셀 영역들, 예컨대 적색 픽셀 영역, 녹색 픽셀 영역 및/또는 백색 픽셀 영역을 포함한다.

컨택 홀을 갖지 않는 청색 픽셀 영역은 또한 컨택 홀들을 수용하는 2개의 청색 픽셀들 사이의 중간 픽셀 영역들 중에 포함될 수도 있다. 즉, 하부 컨택 홀(CTL)을 갖는 청색 픽셀 영역과 상부 컨택 홀(CTU)을 갖는 청색 픽셀 영역 사이의 바이패스 라인(BL)의 중간 섹션은, 하부 컨택 홀(CTL) 또는 상부 컨택 홀(CTU)어느 것도 수용하지 않는 청색 픽셀 영역들 중 하나 이상에 걸쳐 놓일 수도 있다.

바이패스 라인(BL) 및 게이트 라인들(GL)은 동일한 플레인 내에 제공되어, 서로 중첩하도록 배열되지 않는다는 것을 상기해야 한다. 이와 같이, 중간 픽셀 영역들의 개구율은 또한 하부 컨택 홀(CTL)과 상부 컨택 홀(CTU) 사이에서 연장하는 바이패스 라인들(BL)에 의해 감소된다. 바이패스 픽셀 영역들, 즉, 바이패스 라인(BL)으로 인해 개구율이 감소되는 픽셀 영역들의 수를 최소화하기 위해, 바이패스 라인들(BL)의 길이는 최소로 유지되어야 한다. 이러한 이유로, 바이패스 라인들(BL) 각각에 대한 하부 컨택 홀(CTL) 및 상부 컨택 홀(CTU)은 동일한 행에서 2개의 가장 가까운 청색 픽셀 영역들에 제공될 수도 있다. 즉, 상부 컨택 홀(CTU)이 형성되는 청색 픽셀 영역은 동일한 행에서 제 1 청색 픽셀 영역일 수도 있고, 하부 컨택 홀(CTL)을 갖는 청색 픽셀 영역에 이어진다.

[공통 신호 라인 우회]

SL-BL 컨택 영역 및 BL-VCOM 영역을 청색 픽셀 영역들 내에 위치시키기 위해, 하나의 데이터 라인(DL) 아래의 공통 신호 라인(SL)은 다른 데이터 라인(DL) 아래로 부분적으로 우회되어야 할 수도 있다. 예를 들어, 공통 전극 블록의 오른쪽 단부에서 하나 이상의 공통 신호 라인들(SL)이 BL-VCOM 컨택 영역을 수용하기 위해 청색 픽셀 영역을 벗어날 수도 있다.

도 15a는 본 개시의 실시예에 따른, 우회 섹션(DT)이 제공된 공통 신호 라인들(SL)의 개략적인 예시이다. 도 15a를 참조하면, 데이터 라인(DL1) 아래로 라우팅된 공통 신호 라인(SL1)에 데이터 라인(DL2)을 향해 스큐되는(skewed: 치우쳐진) 우회 섹션이 제공된다. 이와 같이, 공통 신호 라인(SL1)의 우회 섹션(DT)은 데이터 라인(DL2) 아래로 진행한다. 도 15a의 예에서, 공통 신호 라인(SL1)의 우회 섹션(DT)은 단일 픽셀 길이이다. 즉, 공통 신호 라인(SL1)의 우회 섹션(DT)은 단일 픽셀에 대해 데이터 라인(DL2) 아래에서 Y-방향으로 연장하고, 이어서 데이터 라인(DL1) 아래로 돌아간다. 그러나, 우회 섹션(DT)의 길이는 이렇게 제한되지 않는다. 경우에 따라, 우회 섹션(DT)은 복수의 픽셀들에 대해 계속될 수도 있다. 그러나, 이러한 경우들에서, 인접한 공통 신호 라인들(SL2, SL3, 등)의 우회 섹션(DT)이 또한 더 연장될 것이다.

2개의 데이터 인들(DL) 사이의 레인에서의 시프트는 게이트 라인(GL) 아래에서 교차하는 공통 신호 라인(SL)의 일부에서 이루어진다. 이와 관련하여, 공통 신호 라인(SL)의 슬랜팅부(slanting portion)는 게이트 라인(GL) 아래에 커버될 수도 있다. 공통 신호 라인(SL)은 터치 스캐닝 구간 동안 변조 펄스 신호를 전달하기 때문에, 따라서 픽셀 전극(PXL) 상의 신호는 공통 신호 라인(SL) 상의 신호에 의해 영향을 받을 수 있고 스크린 상에 원치 않는 시각적 아티팩트들(artifacts)을 유발할 수 있다. 도 15b를 참조하면, 공통 신호 라인(SL)의 슬랜팅부는, 슬랜팅부가 TFT의 게이트 라인(GL)에 의해 커버되지 않은 드레인(D) 아래로 가지 않도록 기울어져서 라우팅될 수도 있다. 또한, 공통 신호 라인(SL)의 일부 부분은 게이트 라인(GL) 아래에 커버되도록 게이트 라인(GL)을 따라 X-방향으로 라우팅될 수도 있다. 또한, 공통 신호 라인(SL)의 슬랜팅부는, 공통 신호 라인들(SL)의 두 우회 섹션들 사이에 충분한 마진이 제공되도록 기울어져야 한다. 적합한 실시예들에서, 공통 신호 라인들(SL)의 임의의 2개의 우회 섹션들은 5㎛ 이상, 보다 바람직하게 6㎛ 이상 서로 이격될 수도 있다.

[ 개구율 보상]

사이즈 및 위치에 따라, 바이패스 픽셀들과 일반 픽셀들 사이에 최대 개구율의 상당한 차가 발생할 수 있다. 바이패스 라인(BL)을 공통 신호 라인(SL) 그리고 공통 전극 블록에 연결하기 위한 컨택 홀들에 대응하는 바이패스 라인(BL)의 부분은 바이패스 라인(BL)의 다른 부분들보다 클 수도 있다. 이와 같이, 공통 신호 라인(SL)을 바이패스 라인(BL)에 연결하기 위한 하부 평탄화층(PLN-L)의 컨택 홀들 및 공통 전극 블록을 바이패스 라인(BL)에 연결하기 위한 상부 평탄화층(PLN-U)의 컨택 홀들의 픽셀들은 두 평탄화층 사이의 다른 바이패스 픽셀들보다 훨씬 보다 작은 최대 개구율을 가질 수도 있다. 픽셀들의 개구율의 차들은, 예를 들어, 모아레 패턴(moire pattern) 또는 디밍(dimming) 라인과 같이, 특히 상이한 개구율의 픽셀들이 단순한 반복된 패턴으로 배열될 때, 육안으로 시각적으로 두드러질 수도 있다.

픽셀들의 개구율의 차가 시각적으로 두드러진 패턴이 되기 때문에, 픽셀들의 개구율의 차를 줄이는 것은 패턴이 보다 덜 두드러지게 할 것이다. 따라서, 일부 실시예들에서, 마스킹층(BM)은 바이패스 픽셀들의 개구율의 손실을 보상하도록 구성될 수도 있다.

도 16을 참조하면, 마스킹층(BM)은 데이터 라인들(DL) 및 게이트 라인들(GL)을 커버하는 복수의 스트립들을 포함한다. 본 개시에서, 데이터 라인들(DL)을 커버하는 세로 방향으로 배열된 스트립들은 데이터 BM 스트립으로 지칭될 수도 있다. 게이트 라인들(GL) 및 바이패스 라인들(BL)을 커버하는 가로 방향으로 배열된 스트립들은 게이트 BM 스트립으로 지칭될 수도 있다. 또한, 픽셀에 대응하는 게이트 BM 스트립 각각 및 데이터 BM 스트립 각각의 부분은 각각 게이트 BM 섹션 및 데이터 BM 섹션으로 지칭된다. 즉, 단일 게이트 BM 스트립은 복수의 게이트 BM 섹션들을 포함한다. 유사하게, 단일 데이터 BM 스트립은 복수의 데이터 BM 섹션들을 포함한다. 이들 BM 스트립들 및 BM 스트립들의 BM 섹션들은 픽셀 영역들의 개구율을 설정하도록 서로 교차하도록 배열되어, 이들은 일반적으로 블랙 매트릭스 패턴이라고 지칭된다

[간단한 BM 패턴]

일부 실시예들에서, 모든 픽셀들의 개구율은 도 16에 도시된 바와 동일하게 형성될 수 있다. 이와 관련하여, 게이트 BM 스트립들의 폭은 가장 작은 최대 개구율을 갖는 픽셀 영역에 대한 게이트 BM 스트립의 폭으로 설정될 수도 있다. 예를 들어, 모든 픽셀 영역들에 대한 게이트 BM 스트립은 상부 컨택 홀(CTU) 및 하부 컨택 홀(CTL)을 커버하기에 충분한 폭으로 제공될 수도 있다. 이러한 방식으로, 모든 픽셀들의 전체 개구부가 픽셀들의 가장 작은 개구부로 감소될 것이지만, 바이패스 픽셀들과 일반 픽셀들 사이의 개구율 불일치가 없을 것이다.

일부 경우들에서, 컨택 홀들을 수용하는 픽셀들과 일반 픽셀들 사이의 개구율 불일치를 감소시키는 것만으로 시각적으로 두드러진 패턴들을 특정한 레벨로 제거하는데 충분할 수도 있다. 이와 같이, 제한된 수의 픽셀들에 스트립 내의 폭/배향 조정된 섹션이 계속해서 스팬(span)하게 하는 것이 또한 가능하다. 예를 들어, 하부 컨택 홀(CTL)을 갖는 픽셀로부터 상부 컨택 홀(CTU)을 갖는 픽셀까지 스팬하는 게이트 BM 스트립의 연속적인 섹션은, 이 특정한 섹션의 일부 픽셀들의 최대 개구율이 이 섹션의 일부 다른 픽셀들의 최대 개구율보다 클 수도 있지만, 단일 폭을 가질 수도 있고 동일한 방식으로 배향된다.

일부 실시예들에서, 게이트 BM 섹션들의 폭은 픽셀 영역들 간의 개구부 불일치를 감소시키도록 조정될 수 있다. 예를 들어, 일반 픽셀들에 대응하는 게이트 BM 섹션들의 폭들은, 하부 컨택 홀 또는 상부 컨택 홀을 수용하는 바이패스 픽셀들에 대응하는 게이트 BM 섹션들의 폭보다 넓을 수도 있다. 또한, 중간 바이패스 픽셀들에 대응하는 게이트 BM 섹션들의 폭들은, 하부 컨택 홀 또는 상부 컨택 홀을 수용하는 바이패스 픽셀들에 대응하는 게이트 BM 섹션들의 폭보다 넓을 수도 있다. 또한, 상부 컨택 홀을 수용하는 바이패스 픽셀들에 대응하는 게이트 BM 섹션들의 폭들은 하부 컨택 홀을 수용하는 바이패스 픽셀들에 대응하는 게이트 BM 섹션들의 폭보다 넓을 수도 있다. 이러한 설정에서, 게이트 BM 섹션들의 폭들은 하부 컨택 홀 및 상부 컨택 홀을 수용하는 바이패스 픽셀들의 개구부를 최대화하도록 조정되고, 이어서 다른 픽셀들에 대응하는 게이트 BM 섹션들의 폭들은, 상기 내부에 컨택 홀들을 갖는 바이패스 픽셀들의 개구부를 참조하여 조정된다. 이 설정은 이전의 실시예들보다 높은 전체 개구율을 제공할 수도 있다. 그러나, 픽셀 각각에 대한 개구부의 위치는 서로 스큐(skew)될 수 있고, 이는 일부 경우들에서 바람직하지 않을 수도 있다.

게이트 BM 스트립들의 상이한 섹션들 간의 폭 차는 픽셀들의 개구율을 정확히 동일하게 하도록 커질 필요는 없다는 것을 주의해야 한다. 도 16에 도시된 예에서, 바이패스 픽셀들 및 일반 픽셀들의 개구부 균일도는 픽셀들의 전체 개구부에 부담을 줄 수 있다. 따라서, 일부 실시예들에서, 바이패스 픽셀들의 개구부는 일반 픽셀의 개구부의 80 % 내지 95 %일 수도 있다. 보다 바람직하게 바이패스 픽셀들의 개구부는 일반 픽셀의 개구부의 85 % 내지 95 %일 수도 있다. 이러한 레벨에서의 개구부 불일치는, 특히 본 개시에 기술된 몇몇 다른 특징들과 커플링될 때, 육안에 시각적으로 두드러지지 않을 수도 있다.

[비대칭 BM 패턴]

그러나, 이러한 설정들에서, 디스플레이 패널(PNL)의 전체 휘도는 어느 정도 악화된다. 따라서, 일부 다른 실시예들에서, 바이패스 픽셀들의 픽셀 영역들 옆의 마스킹층(BM)의 선택적인 섹션들은, 바이패스 픽셀들과 일반 픽셀들 간의 개구율 불일치가 감소될 수 있도록, 마스킹층(BM)의 다른 섹션들보다 좁게 제공될 수 있다. 또한, 바이패스 픽셀들의 픽셀 영역들에 인접한 마스킹층(BM)의 선택적인 섹션들은 일반 픽셀들에 인접한 섹션들로부터 멀리 이격되거나 스큐될 수 있다. 이러한 방식으로, 바이패스 픽셀들의 개구율은 일반 픽셀들의 개구율을 감소시키거나 유지하는 동안 증가될 수 있다. 따라서, 바이패스 픽셀들 및 일반 픽셀들의 개구율의 차는, 디스플레이 패널(PNL)의 전체 휘도 레벨을 유지하는 동안, 감소될 수 있다.

예를 들어, 데이터 BM 스트립들 및/또는 게이트 BM 스트립들의 섹션들의 폭 및/또는 배향은 바이패스 픽셀들과 일반 픽셀들 간의 개구율 차의 양을 보상하도록 조정될 수 있다. BM 스트립들 및/또는 게이트 BM 스트립들에서, 이러한 조정들은 픽셀 상에서 픽셀 단위로 이루어질 수도 있다. 즉, 스트립들의 폭/배향은 하부 컨택 홀(CTL)을 갖는 픽셀, 상부 컨택 홀(CTU)을 갖는 픽셀, 중간 픽셀들 및 일반 픽셀들 사이에서 상이할 수도 있다.

픽셀들 간의 개구율 불일치를 감소시키기 위해, 데이터 BM 스트립 내의 일부 섹션들은 동일한 데이터 BM 스트립의 다른 섹션들로부터 비대칭으로 배열될 수 있다. 기본 레벨에서, 바이패스 픽셀들에 접하는 데이터 BM 스트립들의 섹션들은 일반 픽셀들에만 접하는 섹션들보다 좁을 수 있다. 이러한 구성들에서, 2개의 일반 픽셀들 사이에 배치된 데이터 BM 스트립들의 섹션들은 데이터 BM 스트립의 다른 섹션들보다 넓게 구성될 수도 있다. 즉, 이 섹션의 좌측 및 우측의 픽셀들 중 어느 하나가 바이패스 픽셀이면, 이 섹션에서 데이터 BM 스트립의 폭은 2개의 일반 픽셀들 사이의 섹션들보다 좁을 수도 있다. 이러한 방식으로, 바이패스 라인들(BL)로 인한 바이패스 픽셀들의 개구율의 감소는 어느 정도 보상될 수 있다.

도 17a에 도시된 바와 같이, 일부 실시예들에서, 2개의 바로 인접한 일반 픽셀들 간의 데이터 BM 스트립의 섹션들(예를 들어, 섹션 A)은 폭 “W”으로 제공될 수도 있고, 이 폭은 하부 컨택 홀(CTL)을 갖는 제 1 바이패스 픽셀, 상부 컨택 홀(CTU)을 갖는 제 2 바이패스 픽셀, 및 제 1 바이패스 픽셀과 제 2 바이패스 픽셀 간의 임의의 중간 바이패스 픽셀들 옆의 데이터 BM 스트립의 섹션들의 폭보다 크다. 즉, 데이터 BM 스트립들 각각에서, 제 1 바이패스 픽셀(예를 들어, 섹션 C), 제 2 바이패스 픽셀, 또는 제 1 바이패스 픽셀과 제 2 바이패스 픽셀 간의 임의의 중간 바이패스 픽셀들(예를 들어, 섹션 B) 옆에 위치된 데이터 BM 섹션들은 2개의 바로 인접한 일반 픽셀들(예를 들어, 섹션 A) 사이에 위치된 다른 데이터 BM 섹션들보다 좁을 수도 있다.

또한, 일부 실시예들에서, 제 1 바이패스 픽셀, 제 2 바이패스 픽셀, 또는 제 1 바이패스 픽셀과 제 2 바이패스 픽셀 간의 임의의 중간 픽셀들에 이웃하는 데이터 BM 섹션들은 실질적으로 동일한 폭을 가질 수도 있고, 이 폭은 2개의 바로 인접한 일반 픽셀들 사이에 위치된 데이터 BM 섹션들의 폭보다 좁다. 따라서, 마스킹층(BM)의 폭의 차들은 바이패스 라인들(BL)의 배치로 인한 개구율 불일치를 보상할 수 있다. 그러나, 데이터 BM 스트립들의 상이한 섹션들 간의 폭 차들은 픽셀들의 개구율을 정확하게 동일하게 하도록 클 필요가 없다는 것을 주의해야 한다. 상술한 바와 같이, 일부 실시예들에서, 바이패스 픽셀들의 개구부는 일반 픽셀의 개구부의 80 % 내지 95 %일 수도 있다. 보다 바람직하게, 바이패스 픽셀들의 개구부는 일반 픽셀의 개구부의 85 % 내지 95 %일 수도 있다. 이러한 레벨의 개구부 불일치는, 특히 본 개시에 기술된 몇몇 다른 특징들과 커플링될 때, 육안에 시각적으로 두드러지지 않을 수도 있다.

예로서, 바이패스 픽셀들에 이웃하는 데이터 BM 스트립의 섹션들의 폭은 약 5 내지 6 ㎛일 수도 있고, 한편 일반 픽셀들 간의 섹션들의 폭은 약 7 내지 8 ㎛일 수도 있다. 데이터 라인의 폭 및 공통 신호 라인(SL)의 폭은 데이터 BM 스트립의 임의의 주어진 섹션들의 폭과 같거나 보다 작아야 한다. 즉, 데이터 라인(DL)의 폭과 그 아래에 위치된 공통 신호 라인(SL)의 폭은 바이패스 픽셀들 옆의 데이터 BM 섹션의 가장 좁은 폭으로 설정될 수도 있다.

상기 언급된 바와 같이, 컨택 홀들을 수용하는 픽셀 영역들은 바이패스 라인(BL)에 의해 개구율이 최대로 악화될 수도 있다. 따라서, 일부 실시예들에서, 하부 컨택 홀(CTL)을 갖는 픽셀 영역들 및 상부 컨택 홀(CTU)을 갖는 픽셀 영역들 옆에 위치된 데이터 BM 스트립들의 섹션들은 이들 픽셀들에 개구율의 최대 보상을 제공하도록 구성될 수 있다. 이와 같이, 일부 실시예들에서, 도 17b의 섹션들 “A”, “B” 및 “C”에 도시된 바와 같이, 일부 데이터 BM 섹션들은 아래에 위치된 데이터 라인(DL)의 중심에 대해 중심이 비껴나도록 구성될 수도 있다.

도 17b에서, 컨택 홀을 갖는 픽셀과 일반 픽셀 사이의 데이터 BM 섹션들은 데이터 BM 스트립의 다른 섹션들로부터 비대칭으로 구성될 수도 있다. 도 17c 내지 도 17e는 각각 도 17b의 섹션들 “A”, “B” 및 “C”의 단면도이다. 도 17c를 참조하면, 일반 픽셀들 간의 데이터 BM 섹션들의 폭(즉, 데이터 BM 스트립들의 보다 넓은 부분들)은 데이터 라인(DL) 및 아래의 공통 신호 라인(SL)의 폭 보다 클 수도 있다. 따라서, 데이터 BM 섹션의 추가 폭은 데이터 라인(DL) 상의 양 측면들 상에서 동일하게 분배될 수도 있다. 예로서, 2개의 일반 픽셀들 사이의 데이터 BM 섹션이 3 ㎛의 추가 폭을 갖는다면, 1.5 ㎛의 데이터 BM 섹션이 데이터 라인(DL) 및/또는 공통 신호 라인(SL)의 측면 각각 상에 돌출할 수 있다.

상술한 바와 같이, 컨택 홀을 갖는 픽셀에 이웃하는 데이터 BM 섹션은 데이터 BM 스트립들의 다른 섹션들에 대해 비대칭으로 구성된다. 이와 관련하여, 데이터 BM 섹션이 데이터 라인(DL)의 에지를 넘어 일반 픽셀을 향해 돌출하는 길이는 컨택 홀을 갖는 픽셀을 향해 돌출하는 데이터 BM 섹션의 길이보다 클 수도 있다. 도 17d 및 도 17e에 도시된 바와 같이, 컨택 홀을 갖는 픽셀을 향하는 데이터 BM 섹션의 에지 및 데이터 라인(DL)의 에지는 컨택 홀을 갖는 픽셀들에 대해 최대 개구율로 정확하게 배열될 수 있고 그렇지 않으면 서로 수직으로 배향될 수 있다. 또한, 일부 실시예들에서, 컨택 홀을 갖는 픽셀을 향해, 아래의 데이터 라인(DL)의 에지를 넘어 돌출하는 데이터 BM 섹션의 길이는 중간 바이패스 픽셀을 향해 돌출하는 각각의 데이터 BM 섹션보다 짧다.

BM 섹션은 아래의 데이터 라인(DL) 및 공통 신호 라인(SL) 양자를 커버해야 하고, 따라서, 데이터 BM 섹션의 에지 및 공통 신호 라인(SL)의 에지는 서로 컨택 홀을 갖는 픽셀을 향해 배향될 수도 있다는 것을 주의한다. 즉, 데이터 BM 섹션의 에지는 데이터 라인(DL)의 에지 또는 공통 신호 라인(SL)의 에지 중 컨택 홀을 갖는 픽셀에 보다 가까운 에지(edge)와 함께 배향될 수 있다.

광원으로부터의 광은 픽셀 영역 각각으로부터의 발광의 광을 설정할, 컬러 필터층을 통과할 수도 있다. 일부 실시예들에서, 컬러 필터층 및 마스킹층(BM)은, TFT의 어레이가 위치된 제 1 기판과 상이한 제 2 기판 상에 제공될 수도 있다. 여기서, 컬러 필터층은, 마스킹층(BM)이 컬러 필터층보다 제 1 기판으로부터 더 멀리 제공되도록 배열될 수도 있다. 대안적으로, 컬러 필터층 및 마스킹층(BM)은 제 2 기판 상에 제공될 수도 있고, 마스킹층(BM)이 컬러 필터층보다 TFT들의 어레이가 제공된 제 1 기판에 보다 가깝게 제공되도록 배열될 수도 있다. 디스플레이로부터의 광은 제 1 기판으로부터 돌출될 수 있고 제 2 기판을 향해 추출될 수 있고, 컬러 필터층보다 제 1 기판에 보다 가깝게 위치된 마스킹층(BM)은 인접한 픽셀로 누설되는 일 픽셀로의 광을 억제하는 것을 도울 수 있다.

일부 실시예들에서, 마스킹층(BM)은 컬러 필터층보다 광원에 보다 가깝게 제공될 수도 있다. 마스킹층(BM)을 광원에 보다 가깝게 제공하는 것은 광원으로부터 컬러 필터층으로의 광의 각도를 보다 정확하게 제어하게 하고, 이는 결국, 감소된 폭의 마스킹층에서 광 누설 및/또는 컬러 워시아웃 문제들을 억제하는 것을 가능하게 한다. 따라서, 일반 픽셀과 바이패스 픽셀들 사이의 개구율의 불일치는 보다 낮은 위험도의 이러한 광 누설 또는 컬러 워시 아웃 문제들을 갖는 비대칭 BM 스트립들로 처리될 수 있다.

[파상(wavy) 바이패스 라인]

일부 실시예들에서, 바이패스 라인(BL)의 위치 및 형상은 바이패스 픽셀들의 개구율을 최대화하도록 조정될 수 있다. 게이트 라인(GL)의 형상에 따라, 바이패스 라인(BL)의 일부 부분들은, 게이트 라인(GL)으로부터 최소 마진을 유지하면서 게이트 라인(GL)을 향해 아치(arch) 모양이 될 수 있다. 게이트 라인(GL)과 바이패스 라인(BL) 사이에서 낭비되는 공간을 제거함으로써, 마스킹층(BM)에 의해 커버되어야 하는 영역은 바이패스 픽셀들에 대해 감소될 수 있다.

도 18a 및 도 18b는 보다 큰 개구율의 바이패스 픽셀들을 위해 디스플레이 패널(PNL) 내에 제공될 수도 있는, 바이패스 라인(BL)의 예시적인 구성을 예시한다. 제 2 금속층(M2)으로 형성되는 게이트 라인(GL) 및 바이패스 라인(BL) 양자를 사용하면, 이들은 최소 마진(margin: G2G로 표기됨)만큼 서로 이격되어야 한다. 비한정적인 예로서, 게이트 라인(GL)과 바이패스 라인(BL) 간의 최소 마진(G2G)은 약 5 ㎛일 수도 있다. 도시된 바와 같이, 게이트 라인(GL)은 게이트 라인(GL)의 메인 라우팅부로부터 TFT들의 액티브 채널을 향해 돌출되는 복수의 게이트 전극들을 포함한다. 2개의 인접한 게이트 전극들마다 TFT의 드레인과 픽셀 전극(PXL)을 연결하기 위해 들어간(indented) 형상의 개방 영역이 있다. 이와 같이, 들어간 개방 영역 옆의 바이패스 라인(BL)의 부분은 최소 마진에 도달할 때까지 들어간 개방 영역을 향해 밖으로 아치가 될 수 있다.

따라서, 바이패스 라인(BL)은 바이패스 라인(BL)의 부분들이 안팎으로 커브되는 사인파형(sine wave)을 갖는다. 보다 구체적으로, 바이패스 라인(BL)의 부분들은 2개의 게이트 전극들 사이의 들어간 개방 영역을 향해 아치가 되고, 바이패스 라인(BL)의 부분들은 게이트 라인(GL)의 게이트 전극부에 반대되는 방향으로 아치가 된다. 도 18a 및 도 18b에 도시된 예에서, SL-BL 컨택 영역 및 BL-VCOM 컨택 영역 양자는 청색 픽셀 영역들에 제공된다. 2개의 이들 청색 픽셀 영역들 사이에 놓인 바이패스 라인(BL)은 3개의 아치-인(arch-in) 부분들 및 3개의 아치-아웃(arch-out) 부분들을 포함한다. 바이패스 라인(BL)에 이러한 사인파형이 제공되지만, 바이패스 라인(BL)의 모든 부분들은 적어도 최소 마진(G2G)만큼 게이트 라인(GL)으로부터 이격된다.

[광 차폐부를 갖는 공통 신호 라인]

상기 논의된 게이트 라인(GL)과 바이패스 라인(BL) 간의 최소 마진(G2G)을 고려하면, 게이트 전극의 사이즈를 감소시킴으로써 보다 큰 개구율이 달성될 수 있다. 디스플레이 패널(PNL)의 TFT들이 바텀 게이트 인버티드 스태거형 TFT들인 실시예들에서, 게이트 전극은 TFT의 활성을 위한 광 차폐부(LS)로서 역할을 한다. 광 차폐부(LS)로서 역할을 하도록, 게이트 전극은 TFT의 온/오프 상태를 간단히 제어하기 위해 필요한 것보다 큰 치수로 제공되어야 할 수도 있다. 광 차폐 목적들을 위한 TFT의 액티브의 에지 외부의 게이트 전극의 추가 길이는 게이트 쉴드(GS)로서 지칭될 수도 있다. 그러나, 게이트 전극의 치수, 특히 게이트 쉴드(GS)의 사이즈는 TFT의 액티브가 다른 구조의 광으로부터 차폐될 수 있다면 감소될 수 있다.

따라서, 일부 실시예들에서, 일부 공통 신호 라인들(SL)에 광 차폐부(LS)가 제공될 수도 있다. 보다 구체적으로, 광 차폐부(LS)는 공통 신호 라인(SL)의 라우팅부로부터 돌출될 수도 있다. 광 차폐부(LS)는 바이패스 라인(BL)과 대면하는 게이트 전극의 단부에서 돌출된다. 광 차폐부(LS)가 제공된 픽셀들에서, 게이트 쉴드(GS)의 폭이 감소될 수 있다. 즉, 제 1 금속층(M1)으로 형성된 광 차폐부(LS)는 게이트 쉴드(GS)의 감소된 폭을 보상하도록 제공된다. 게이트 쉴드(GS)의 폭이 감소될 때, 바이패스 라인(BL)은 보다 더 게이트 라인(GL)을 향해 위치될 수 있고, 이는 바이패스 픽셀들에서 보다 얇은 게이트 BM이 가능하게 한다.

도 18a에 도시된 바와 같이, 일반 픽셀은 광 차폐부(LS)가 없이도 가장 큰 개구율을 갖기 때문에 일반 픽셀에는 광 차폐부(LS)가 필요하지 않을 수도 있다. 이러한 경우들에서, 게이트 전극에 충분한 폭의 게이트 쉴드(GS)가 제공된다. 예를 들어, Y-방향의 게이트 쉴드(GS)의 폭은 4 ㎛ 이상일 수도 있다.

일반 픽셀과 제 1 청색 픽셀 사이의 공통 신호 라인(SL)에 광 차폐부(LS)가 제공된다. 공통 신호 라인(SL)은 라우팅부로부터 돌출하는 연결부를 포함한다. 이러한 경우들에서, 도 15a에 도시된 바와 같이 연결부는 확대될 수 있고, 동시에 광 차폐부(LS)로서 역할을 할 수 있다.

제 1 바이패스 픽셀과 마지막 바이패스 픽셀 사이에 위치된 공통 신호 라인들(SL) 각각에 또한 광 차폐부(LS)가 제공된다. 이들 공통 신호 라인들(SL)은 연결부를 갖지 않기 때문에, 이들 공통 신호 라인들(SL)의 광 차폐부(LS)는 제 1 바이패스 픽셀의 광 차폐부만큼 크지 않다.

도 18b는 광 차폐부(LS)를 갖는 공통 신호 라인들(SL)의 예시적인 구성을 도시하는 확대도이다. 도시된 바와 같이, 광 차폐부(LS)는 바이패스 라인(BL) 측의 게이트 쉴드(GS) 옆에 위치될 수 있다. 바이패스 픽셀들의 게이트 전극들은 여전히 게이트 쉴드들(GS)을 포함하지만, 일반 픽셀의 게이트 쉴드(GS)보다 훨씬 좁은 폭이다. 상술한 바와 같이, 바이패스 픽셀들의 게이트 쉴드(GS)의 감소된 폭은 게이트 라인(GL)과 바이패스 라인(BL) 사이에서 최소 마진(G2G)의 경계를 시프트하고, 따라서 바이패스 라인(BL)은 또한 게이트 라인(GL)으로부터 최소 마진(G2G)을 침해하지 않고 게이트 라인(GL)을 향해 시프트될 수 있다.

도시된 바와 같이, 광 차폐부(LS)의 폭은 일반 픽셀에 제공된 게이트 쉴드(GS)의 폭보다 클 수 있다. 이와 같이, 광 차폐부(LS)는 바이패스 픽셀들에서 게이트 쉴드(GS)의 감소된 폭을 보상한다. 이와 관련하여, 바이패스 픽셀 내의 광 차폐부(LS)는 일반 픽셀의 게이트 쉴드(GS)보다 훨씬 큰 커버리지를 제공하도록 구성될 수도 있다. 즉, TFT의 액티브의 에지와 바이패스 라인(BL)측 상의 광 차폐부(LS)의 에지 사이의 거리는 게이트 쉴드(GS)의 에지와 TFT의 액티브의 에지 사이의 거리보다 클 수도 있다. 또한, 바이패스 픽셀들 내의 광 차폐부(LS)는, 외부 광이 TFT의 액티브에 도달하지 않는다는 것을 보장하도록 게이트 쉴드(GS)와 적어도 부분적으로 중첩하도록 배열될 수도 있다. 일부 경우들에서, 광 차폐부(LS)의 일부는 TFT의 액티브와 부분적으로 중첩하도록 위치될 수 있다.

도 18b에 도시된 예에서, 광 차폐부(LS)는 게이트 전극의 폭을 감소시키고, 바이패스 픽셀들의 보다 큰 개구율에 대해 바이패스 라인(BL)을 시프트하도록 구성된다. 광 차폐부(LS)는 수직 방향(즉, Y-방향)의 게이트 쉴드를 감소시키도록 배열된다. 그러나, 일부 실시예들에서, 광 차폐부(LS)는 또한 수평 방향(즉, X-방향)의 게이트 쉴드(GS)를 감소시키도록 구성될 수도 있다. 도 18c에 도시된 바와 같이, 광 차폐부(LS)는 들어간 개방 영역에서 드레인-픽셀 컨택 홀을 향해 게이트 쉴드(GS) 아래로 연장될 수 있다. 이러한 설정에서, 광 차폐부(LS)는 픽셀들의 개구율에 많이 기여하지 않을 수도 있다. 그러나, 드레인-픽셀 컨택 홀을 향해 감소된 게이트 쉴드(GS)는 TFT의 Cgs 및 ΔVp(kick back voltage)을 더 감소시키는 것을 도울 수 있다.

[ 컨택 브리지]

상술한 바와 같이, 일부 실시예들에서, 제 3 금속층(M3)으로 형성된 컨택 브리지는 BL-VCOM 컨택 영역에 위치될 수도 있다. 이러한 실시예들에서, 제 3 금속층(M3)으로 형성된 컨택 브리지 및 다른 금속 구조체들 간의 최소 마진이 고려되어야 한다. 예를 들어, 컨택 브리지와 TFT의 드레인 전극 사이의 최소 마진은(D2D로 표기됨) 유지되어야 한다. 또한, 최소 마진(D2D)은 컨택 브리지와 데이터 라인(DL) 사이에서 유지되어야 한다. 제 3 금속층(M3)으로 형성된 금속 구조체들 사이에서 유지되어야 하는 최소 마진(D2D)은 게이트 라인(GL)과 바이패스 라인(BL) 사이에서 유지되어야 하는 최소 마진(G2G) 보다 클 수도 있다. 이와 같이, 게이트 쉴드(GS)의 폭을 감소시키기 위해 공통 신호 라인(SL)에 광 차폐부(LS)가 제공될 때에도, BL-VCOM 컨택 영역에서 게이트 BM의 폭을 감소시키는 것은 어렵다, 또한, 데이터 라인들(DL)로부터의 최소 마진(D2D)으로 인해, 바이패스 픽셀 내에서 상부 컨택 홀(CTU)의 위치는 제한될 수도 있다.

따라서, 일부 실시예들에서, BL-VCOM 컨택 영역에서 바이패스 라인(BL)과 공통 전극 블록 간의 컨택은 컨택 브리지 없이 이루어진다. 도 19a는 컨택 브리지를 사용하는 BL-VCOM 컨택 영역 및 컨택 브리지를 사용하지 않는 BL-VCOM 컨택 영역의 구성들을 예시한다. 컨택 브리지를 사용하지 않고 상부 컨택 홀(CTU)을 통해 바이패스 라인(BL) 및 공통 전극 블록을 연결하는 것은 디스플레이 패널(PNL)의 제조 동안 컨택 홀들이 형성되는 순서를 조정함으로써 달성될 수도 있다.

도 19b는 본 개시의 실시예에 따른 컨택 브리지를 사용하지 않는 디스플레이 패널(PNL)의 예시적인 제조 단계들이다. 간략하게, 방법은 을 하부 평탄화층(PLN-L) 상에 제 2 금속층(M2)을 형성하는 단계로부터 설명된다. 단계 1에서, 제 2 금속층(M2)이 형성게이트 라인들(GL) 및 바이패스 라인(BL)을 형성한다. 단계 2에서, 게이트 절연층(GI) 및 반도체층(SEM)은 게이트 라인들(GL) 상에 제공된다. 도 7a 및 도 7b를 참조하여 기술된 이전의 예와 달리, 이 경우, 바이패스 라인(BL)을 노출하기 위한 반도체층(SEM) 및 게이트 절연부(GI)를 통한 컨택 홀 형성은 연기된다. 제 3 금속층(M3)은 데이터 라인들(DL) 및 TFT의 소스/드레인을 제공하도록 형성될 수 있다. 그러나, 이 실시예에서, 도 7a 및 도 7b에 도시된 컨택 브리지는 BL-VCOM 컨택 영역 내에 형성되지 않는다. 반도체층(SEM)의 형성은 제 3 금속층(M3)의 형성과 함께 이루어질 수 있고, 또는 제 3 금속층(M3)의 형성에 앞서 개별적으로 이루어질 수도 있다.

이 경우, BL-VCOM 컨택 영역의 컨택 브리지는 BL-VCOM 컨택 영역의 바이패스 라인(GL)이 게이트 절연층(GI) 아래에 커버되기 때문에 더 이상 필요하지 않다. 단계 3에서, 패시베이션층(PAS3)이 제공된다. 도 19b에 도시된 바와 같이, 패시베이션층(PAS3)이 BL-VCOM 컨택 영역에서 게이트 절연층(GI) 상에 있다. 단계 4에서, 데이터 라인들(DL) 및 TFT들의 소스/드레인이 상부 평탄화층(PLN-U) 아래에 커버되도록, 상부 평탄화층(PLN-U)이 제공된다. 이어서, 컨택 홀이 상부 평탄화층(PLN-U)을 관통하도록 형성된다. 상부 컨택 홀(CTU)은 BL-VCOM 컨택 영역을 노출하도록 형성된다. 이 스테이지에서, 패시베이션층(PAS3) 및 게이트 절연층(GI)은 여전히 BL-VCOM 컨택 영역에서 바이패스 라인(BL) 위에 남는다. 유사하게, 컨택 홀은 TFT의 드레인 영역을 노출하도록 상부 평탄화층(PLN-U)을 통해 형성될 수 있다. 상부 평탄화층(PLN-U)의 컨택 홀을 통해 노출되는 드레인 영역이 또한 패시베이션층(PAS3) 및 게이트 절연층(GI)에 의해 커버될 수도 있다.

상부 평탄화층(PLN-U)을 통한 컨택 홀의 형성 후에, 단계 5에서, TFT의 드레인 영역 및 BL-VCOM 컨택 영역에서 패시베이션층(PAS3) 및 게이트 절연층(GI)은 바이패스 라인(BL)을 노출하도록 동시에 에칭될 수 있다. 일단 바이패스 라인이 노출되면, 단계 6에서, 투명 전극층(예를 들어, ITO)은 상부 컨택 홀(CTU)을 통해 바이패스 라인(BL)과 접촉하도록 증착될 수 있다. 이러한 방식으로, 바이패스 라인(BL)과 공통 전극 블록 간의 직접적인 컨택은 제 3 금속층(M3)으로부터 형성된 컨택 브리지를 사용하지 않고 이루어질 수 있다.

BL-VCOM 컨택 영역에서 컨택 브리지를 사용하지 않고, 바이패스 라인(BL)은 바이패스 라인(BL)과 게이트 라인(GL) 간의 최소 마진이 유지되는 한 게이트 라인(GL)에 보다 가깝게 위치될 수 있다. 상술한 바와 같이, 게이트 쉴드(GS)의 폭은 제 1 금속층(M1)으로 형성되고 게이트 BM의 폭을 감소시키는, 광 차폐부(LS)를 제공함으로써 감소될 수 있다. 또한, BL-VCOM 컨택 영역에서 바이패스 라인(BL)의 컨택부는 데이터 라인들(DL)을 향해 좌측 또는 우측으로 시프트될 수 있고, 이는 픽셀 영역 내에 바이패스 라인(BL)의 효율적인 배치를 가능하게 한다.

[ 바이패스 라인 시프팅 ]

픽셀들 간의 개구율 불일치가 시각적 아티팩트들의 근본 원인이지만, 시각적 아티팩트들을 육안에 두드러지고 눈에 띄게 하는, 이러한 픽셀들의 반복된 배열이다. 바이패스 픽셀들의 단일의 절연된 세트의 상대적으로 낮은 휘도를 감지하는 것은 어려울 것이다. 그러나, 반복된 패턴으로 배열된 바이패스 픽셀들의 복수의 세트들은, 육안에 훨씬 보다 감지가능한, 매트릭스 내에 저 휘도 영역 및 고 휘도 영역을 형성한다. 일부 패턴은 매트릭스 내의 바이패스 라인들의 배열에서 불가피하지만, 패턴이 충분히 복잡해질 때 보다 덜 두드러지게 될 수 있다.

여기서, 기본적인 아이디어는, 수직 방향 또는 수평 방향으로 단순히 선형 순서로 바이패스 라인들(BL)을 배치하기 보다 픽셀 영역들의 매트릭스에서 바이패스 라인들(BL)의 배열에 변형을 제공하는 것이다. 따라서, 일부 실시예들에서, 공통 전극 블록에 연결된 바이패스 라인들(BL)의 세트는 동일한 세트의 적어도 하나의 다른 바이패스 라인(BL)으로부터 변위된 바이패스 라인들(BL)의 세트로부터의 바이패스 라인(BL)을 포함한다. 보다 구체적으로, 바이패스 라인들(BL)의 세트의 바이패스 라인(BL)에 대한 하부 컨택 홀(CTL)을 수용하는 픽셀 영역은 동일한 세트의 적어도 하나의 다른 바이패스 라인(BL)에 대한 하부 컨택 홀(CTL)을 수용하는 픽셀 영역으로부터 상이한 행 및 상이한 열에 배치된다.

상술한 바와 같이, 공통 전극 블록은 각각 복수의 공통 신호 라인들(SL)뿐만 아니라 더미 라인들(DML)에 연결될 수도 있다. 또한, 단일 공통 신호 라인 또는 단일 더미 라인(DML)은 복수의 바이패스 라인들(BL)을 사용함으로써 공통 전극 블록에 연결될 수도 있다. 이와 같이, 공통 전극 블록에 연결된 바이패스 라인들(BL)의 세트는 단일 공통 신호 라인(SL), 복수의 공통 신호 라인들(SL), 단일 더미 라인(DML), 복수의 더미 라인들(DML) 또는 이들의 조합에 연결된 바이패스 라인들(BL)일 수도 있다.

도 20a는 전극 블록에 대한 바이패스 라인들의 세트의 예시적인 구성을 도시한다. 이 예에서, SL#1은 2개의 바이패스 라인들(BL 1-1 및 BL 1-2)을 통해 공통 전극 블록에 연결된다. 바이패스 라인들(BL 1-1 및 BL 1-2) 각각에 대한 하부 컨택 홀들(CTL)은 동일한 열의 픽셀 영역들에 제공된다. 유사하게, SL#2는 2개의 바이패스 라인들(BL 2-1 및 BL 2-2)을 통해 공통 전극 블록에 연결되고, 바이패스 라인(BL 2-1 및 BL 2-2) 각각에 대한 하부 컨택 홀들(CTL)은 서로 동일한 열의 픽셀 영역들 내에 제공된다. SL#1 및 SL#2는 각각 공통 신호 라인(SL)이거나 더미 라인(DML)일 수도 있다.

도시된 바와 같이, SL#1에 연결된 바이패스 라인들(BL)에 대한 하부 컨택 홀들(CTL)을 갖는 픽셀 영역들 및 SL#2에 연결된 바이패스 라인들(BL)에 대한 하부 컨택 홀들(CTL)을 갖는 픽셀 영역들은 상이한 행들에 제공된다. 바이패스 라인들(BL)에 대한 컨택 홀들의 배치를 적어도 서로 다른 행들로 스큐하는 것은, 무아레 효과와 같은, 시각적으로 두드러진 패턴을 억제하는 것을 도울 수 있다.

상기 언급된 바와 같이, 하부 컨택 홀들(CTL) 및 상부 컨택 홀들(CTU)은 청색 픽셀 영역들 내에 제공될 수도 있다. 바이패스 라인들(BL)에 대한 상부 컨택 홀들(CTU) 각각은, 또한 각각의 바이패스 라인(BL)에 대한 하부 컨택 홀(CTL)을 수용하는 청색 픽셀과 동일한 행일 수 있는, 청색 픽셀 영역에 위치될 수도 있다. 컨택 홀들을 수용하는 픽셀들을 포함하는 픽셀 영역들의 열은 전체 청색 픽셀 영역들에 형성될 필요는 없다는 것을 주의해야 한다. 대신, 컨택 홀들을 수용하는 청색 픽셀 영역들을 포함하는 많은 상이한 컬러들을 갖는 픽셀 영역들로 형성될 수도 있다.

도 20b는 공통 전극 블록에 연결된 바이패스 라인들(BL)의 세트의 다른 예시적인 구성을 예시한다. 이전의 예와 유사하게, SL#1 및 SL#2는 하나 이상의 바이패스 라인들(BL)을 통해 동일한 공통 전극에 연결된다. 그러나, 이 특정한 예에서, 일부 바이패스 라인들(BL)은 좌측으로 연장하는 반면, 일부 다른 바이패스 라인들(BL)은 이들이 연결된 아래에 놓인 라인들의 우측으로 연장한다.

예로서, SL#1에 연결된 바이패스 라인(BL 1-1)은 하부 컨택 홀(CTL)로부터 바이패스 라인(BL 1-1)에 대한 하부 컨택 홀(CTL)의 우측 상에 더 제공되는, 상부 컨택 홀(CTU)로 연장한다. SL#2에 연결된 바이패스 라인(BL 2-1)은 하부 컨택 홀(CTL)로부터 바이패스 라인(BL 2-1)에 대한 하부 컨택 홀(CTL)의 측면에 제공된, 상부 컨택 홀(CTU)로 연장한다. 도 20b에는 도시되지 않지만, SL#1 및 SL#2에 연결된 다른 바이패스 라인들이 또한 바이패스 라인(BL 1-1) 및 바이패스 라인(BL 2-1)과 유사한 방식으로 구성될 수도 있다.

또한, 동일한 공통 신호 라인(SL)에 연결된 바이패스 라인들 중에서, 일부 바이패스 라인들은 공통 신호 라인(SL)의 일 측면을 향해 연장하도록 배열될 수 있지만 다른 바이패스 라인들 중 일부는 다른 측면을 향해 연장하도록 배열된다. 예를 들어, 도 20c에 도시된 바와 같이, 바이패스 라인(BL 1-1)은 SL#1의 우측을 향해 연장할 수도 있지만, 바이패스 라인(BL 1-2)은 SL#1의 좌측을 향해 연장한다. 즉, 바이패스 라인(BL 1-1)에 대한 하부 컨택 홀(CTL) 및 바이패스 라인(BL 1-2)에 대한 하부 컨택 홀(CTL)은 동일한 열의 픽셀 영역에 제공된다. 한편, 바이패스 라인(BL 1-1) 및 바이패스 라인(BL 1-2)에 대한 상부 컨택 홀들(CTU)은 SL#1의 서로 반대되는 측면들에 제공된다. 바이패스 라인들은 제 2 금속층(M2)(예를 들어, 게이트 금속층) 내에 형성되기 때문에, 바이패스 라인들은 SL#1(즉, 제 1 금속층(M1))을 가로질러 가로로 연장할 수 있고, 그 상부에 데이터 라인(DL)(즉, 제 3 금속층(M3))이 위치된다.

바이패스 라인들(BL)에 대한 하부 컨택 홀들(CTL)이 동일한 열의 픽셀 영역들에 제공되는 것으로 도시되지만, 일부 다른 실시예들에서, 바이패스 라인들(BL) 각각에 대한 하부 컨택 홀(CTL)은, 이들이 동일한 공통 신호 라인(SL)(또는 동일한 더미 라인(DML))에 연결될 때에도, 상이한 열들의 픽셀 영역들 내에 위치될 수 있다.

도 20d는 동일한 공통 전극 블록에 연결된 바이패스 라인들(BL)의 다른 예시적인 구성을 예시한다. 이전의 예와 유사하게, SL#1은 복수의 바이패스 라인들(BL)을 통해 공통 전극 블록에 연결된다. 그러나, 이전의 예들과 달리, 일부 바이패스 라인들(BL)에 대한 하부 컨택 홀들(CTL)은 공통 신호 라인(SL)(또는 더미 라인(DML))으로부터 이격된 픽셀 영역에 제공된다.

도 20d를 참조하면, 바이패스 라인(BL 1-1)을 SL#1에 연결하기 위한 하부 컨택 홀(CTL)은 열 A의 픽셀 영역에 제공된다. 바이패스 라인(BL 1-2)을 SL#1에 연결하기 위한 하부 컨택 홀(CTL)은 열 B의 픽셀 영역에 제공된다. 또한, 바이패스 라인(BL 1-3)을 SL#1에 연결하기 위한 하부 컨택 홀(CTL)은 열 C의 픽셀 영역에 제공된다. 이를 위해, SL#1에 SL#1의 라우팅부로부터 돌출된 복수의 컨택부들이 제공되고, 컨택부들은, 대응하는 바이패스 라인들과 컨택이 이루어지는 상이한 열들의 픽셀 영역들로 연장한다. 다르게 말하면, SL#1의 일부 컨택부들은 다른 컨택부들과 상이한 길이를 가질 수도 있다. 상술한 바와 같이, 더미 라인(DML)은 하부 컨택 홀(CTL)이 위치된 픽셀 영역들을 횡단하고 픽셀 영역들에 도달하도록 컨택부들에 대한 통로를 제공하도록 복수의 부분들로 분할될 수 있다. 이 구성에서, 일부 컨택부들은 다른 컨택부들보다 많거나 보다 적은 더미 라인들(DML)을 횡단할 것이다.

도 20d에서, SL#1에 연결된 모든 바이패스 라인들(BL)에 대한 하부 컨택 홀들(CTL)은 상이한 열들의 픽셀 영역들에 제공된다. 그러나, 바이패스 라인들(BL)에 대한 모든 하부 컨택 홀들(CTL)이 상이한 열들의 픽셀 영역들 내에 제공되어야 하는 것은 아니라는 것이 이해되어야 한다. 즉, 바이패스 라인들(BL)에 대한 하부 컨택 홀(CTL)중 일부는 여전히 다른 바이패스 라인들(BL)에 대한 하부 컨택 홀들(CTL)과 동일한 열에 제공될 수도 있다.

또한, SL#1의 컨택부들은 X-방향뿐만 아니라 Y-방향으로도 배열될 수 있다. 이러한 경우들에서, Y-방향으로 배열되는 컨택부의 일부는 공통 신호 라인(SL)의 라우팅부 상에 위치된 데이터 라인(DL)과 상이한 데이터 라인 아래로 연장할 수 있다.

도 20d에 도시된 예를 참조하면, SL#1의 라우팅부는 데이터 라인 밑에서 연장한다. 컨택부들은 X-방향의 라우팅부로부터 돌출한다. 바이패스 라인(BL 1-3)과 접촉하는 컨택부의 일부는 데이터 라인 밑의 Y-방향으로 연장하고, 이어서 하부 컨택 홀(CTL)이 위치된 픽셀 영역에 도달한다. 바이패스 라인(BL 1-3)과 접촉하는 컨택부는 게이트 라인(GL)을 가로질러 연장할 것이다. 물론, 컨택부가 교차하는 게이트 라인들(GL)의 수는 컨택부의 일부가 Y-방향으로 연장하는 길이만큼 가변한다. 따라서, 일부 하부 컨택 홀들(CTL)은, 컨택부들이 상이한 길이들로 제공되더라도, 동일한 열의 픽셀 영역들에 제공될 수 있다.

도 20d에서, SL#1의 컨택부들은 라우팅부의 우측으로 돌출한다. 그러나, 일부 공통 신호 라인들(SL) 또는 더미 라인들(DML)은 동일한 라인의 다른 컨택부와 상이한 방향으로 돌출하는 컨택부들을 포함할 수도 있다.

도 20a 내지 도 20d에서, 바이패스 라인들(BL)의 구성은 단일 공통 전극 블록만을 참조하여 기술되었다. 그러나, 디스플레이 패널(PNL)의 공통 전극 블록들은 서로 동일한 방식으로 구성될 필요는 없다는 것을 주의해야 한다. 즉, 일 공통 전극 블록에서 공통 신호 라인들(SL) 및 바이패스 라인들(BL)의 구성은 다른 공통 전극 블록에서의 구성과 상이할 수도 있다. 이러한 방식으로, 바이패스 라인들(BL)에 의해 유발된 개구율 차를 사용자가 시각적으로 인식하기 어렵게 되도록 보다 복잡한 바이패스 라인(BL)패턴 전체가 디스플레이 패널(PNL)에 제공될 수 있다.

도 21a 및 도 21b는 2개의 인접한 공통 전극 블록들 사이의 영역에서 디스플레이 패널(PNL)의 예시적인 구성을 예시한다. 공통 전극(VCOM)이 몇몇의 공통 전극 블록들로 분할되기 때문에, 공간(도 21a 및 도 21b에서 COMM.Space로 표기됨)이 2개의 인접한 공통 전극 블록들 사이에 존재한다. 이 공간에서, 공통 전극 블록의 결여로 인해 액정 분자들을 제어하기 위한 전계가 중단될 수도 있고, 다양한 시각적 결점들을 발생시킬 수도 있다. 이와 같이, 픽셀 전극(PXL)과 마찬가지로 형성된 투명 전극의 일부가 “COMM. Space”에 제공된다. 이러한 투명 전극은 본 개시에서 “차폐 ITO”로 지칭된다.

[차폐 ITO]

도 21a 및 도 21b를 참조하면, 차폐 ITO는 공통 전극 블록 #1 과 공통 전극 블록 #2 사이에 제공된다. 공통 전극 블록 #1 과 공통 전극 블록 #2를 서로 분리된 채로 유지하기 위해, 차폐 ITO는 픽셀 전극(PXL)의 투명 전극층으로부터 형성된다. 따라서, 패시베이션층(PAS4)은 차폐 ITO와 공통 전극 블록 #1 및 공통 전극 블록 #2 사이에 개재된다. 그러나, 차폐 ITO는, COMM.Space에서 액정 분자들을 제어하기 위한 전계를 생성하기 위해, 공통 전극 블록 #1 또는 공통 전극 블록 #2에 연결되어야 한다. 도 21a 및 도 21b에 도시된 실시예에서, 차폐 ITO는 ITO 차폐 컨택 영역에서 패시베이션층(PAS4)을 통해 컨택 홀을 통해 공통 전극 블록 #1과 컨택한다. 물론, 차폐 ITO의 구성은 반전될 수 있고 차폐 ITO는 공통 전극 블록 #2에 연결될 수 있다.

ITO 차폐 컨택 영역은 픽셀 영역의 최대 개구율에 영향을 줄 수도 있다. 따라서, 차폐 ITO 컨택 영역에서 차폐 ITO는 도 21a에 도시된 바와 같이 픽셀들의 인접한 행의 게이트 라인(GL)과 적어도 부분적으로 중첩하도록 위치될 수 있다. 일부 실시예들에서, 픽셀 전극(PXL)은 ITO 차폐 컨택 영역에 의해 영향을 받는 개구율(AR)에 대해 더 보상하도록 빗 형상으로 제공될 수 있다. 이 경우, 빗 형상 픽셀 전극(PXL)의 적어도 일부 빗살은 도 21a에 도시된 바와 같이 픽셀들의 인접한 행의 게이트 라인(GL)을 향해 더 연장할 수 있다. 도 21a에 도시된 예에서, ITO 차폐 컨택 영역에서 ITO 차폐에 의해 가로막히지 않는 빗살(EXT) 중 하나는 게이트 라인(GL)을 향해 연장된다. ITO 차폐 컨택 영역에서 ITO 차폐와 유사하게, ITO 차폐 컨택 영역 옆으로 연장된 픽셀 전극(PXL)의 빗살은 적어도 부분적으로 게이트 라인(GL)과 중첩할 수도 있다. 이러한 설정에서, 픽셀 전극(PXL)의 연장된 빗살은 그 아래에 제공된 공통 전극 블록 #1과 함께 전계를 생성할 수 있고, 이는 게이트 BM의 폭을 최소화하는데 기여한다.

실시예들은 대응하는 데이터 라인들(DL) 아래를 따라 연장된 공통 신호 라인들(SL)을 사용하여 기술되었다. 그러나, 본 명세서에 기술된 특징들은 공통 신호 라인들(SL)이 게이트 라인들(GL) 아래를 따라 연장하도록 배열될 때에도 사용될 수 있다. 또한, 실시예들은 픽셀-탑 구조를 갖는 LCD 디스플레이 패널의 맥락에서 기술되었다. 그러나, 본 개시에 기술된 특징들은 공통 전극 블록들의 층 및 픽셀 전극들의 층이 본 개시의 도면들에 도시된 예들과 역순으로 위치된 VCOM-탑 구조를 갖는 디스플레이 패널에 동일하게 적용될 수 있다. VCOM-탑 구조를 갖는 실시예들에서, BL-VCOM 컨택 영역에서 또는 SL-VCOM 컨택 영역에서 컨택 홀은 패시베이션층(PAS4)을 통해 공통 전극 블록을 바이패스 라인에 또는 바로 공통 신호 라인들(SL)에 각각 연결하도록 형성된다.

이 개시에서, 많은 특징들이 공통 신호 라인(SL) 및 공통 전극 블록이 바이패스 라인(BL)을 통해 연결된 실시예를 참조하여 기술되었다. 그러나, 특정한 특징이 바이패스 라인들을 사용하는 실시예들에 배타적인 것으로 기술되지 않는 한, 특징들은 공통 신호 라인(SL) 및 공통 전극 블록이 상부 평탄화층(PLN-U) 및 하부 평탄화층(PLN-L)을 통해 컨택 홀을 통해 서로 직접 접촉하는 실시예에 적용가능할 수도 있다.

본 개시에서, 모든 실시예들은 서로 중첩하도록 위치된 공통 신호 라인들(SL) 및 데이터 라인들을 갖는 것으로 기술되었다. 공통 신호 라인들(SL)의 폭은 데이터 라인들(DL)의 폭과 동일할 수 있다. 그러나, 공통 신호 라인들(SL)의 폭 및 데이터 라인들(DL)의 폭은 서로 상이할 수 있다는 것을 주의해야 한다. 복수의 공통 전극 블록들에 제공되는 공통 전극을 사용하여, 2개의 인접한 공통 전극 블록들 사이의 영역의 필드는 공통 전극 블록 상의 다른 영역들로부터 상이할 수 있다. 이와 같이, 이러한 영역들에 걸쳐 액정 분자들을 제어하는 것은 어려울 수도 있고, 백라이트로부터의 광은 이러한 영역들 근방의 픽셀들로 누설될 수 있다.

따라서, 데이터 라인(DL) 및 공통 신호 라인(SL)은 2개의 인접한 공통 전극 블록들 사이의 영역에 위치될 수 있다. 이러한 방식으로, 데이터 라인(DL) 및 공통 신호 라인(SL)은 백라이트로부터의 광을 차단하도록 사용될 수 있다. 데이터 라인들(DL)의 폭 및 공통 신호 라인들(SL)의 폭은 2개의 인접한 블록들 사이의 거리에 따라 조정될 수 있다. 이와 관련하여, 공통 신호 라인들(SL)의 폭을 증가시키는 것은 공통 신호 라인들(SL) 상의 저항을 감소시키고 RC 지연을 하강시키는 것을 도울 수 있다. 데이터 라인들(DL) 아래에 배치된 공통 신호 라인들(SL)을 사용하는 실시예들에서, 공통 신호 라인들(SL)의 폭은 데이터 라인들(DL)의 폭보다 클 수 있다. 공통 신호 라인들(SL)은 데이터 라인들(DL)보다 공통 전극 블록들 및 픽셀 전극들로부터 보다 멀리 위치되기 때문에, 커플링 커패시턴스를 관리하는 것은 데이터 라인들(DL)보다 공통 신호 라인들(SL)에 대해 용이할 수도 있다.

본 개시에 기술된 실시예들에서, 공통 신호 라인들(SL)은 데이터 라인들(DL) 아래(또는 게이트 라인들(GL) 아래)에 배열되고 투명 전극 블록으로부터 디스플레이 영역과 바로 교차하는 비-디스플레이 영역에서 드라이버(예를 들어, 터치 드라이버(TD))로 라우팅된다. 공통 신호 라인들(SL)이 디스플레이 영역에 바로 교차하여 라우팅함으로써, 패널의 측면에서 디스플레이 영역의 사이즈는 감소될 수 있다. 또한, 픽셀 전극(PXL)과 공통 전극 블록들 사이의 패시베이션층의 두께는 픽셀의 커패시턴스를 상승시키도록 최소로 유지될 수 있다. 공통 신호 라인들(SL)은 공통 전극 블록들로부터 보다 더 이격될 수 있기 때문에, 터치-센싱 구간 동안 RC 지연들을 감소시키도록 목표된 두께로 제공될 수 있다. 부가적으로, 공통 전극 블록들이 공통 신호 라인들(SL) 위에 위치되기 때문에 공통 전극 블록들과 공통 신호 라인들(SL) 사이에 프린지 필드가 생성되지 않는다. 이는 픽셀 전극(PXL)과 동일한 층 내에 공통 신호 라인들(SL)을 가짐으로써 유발된 광 누설 문제를 효과적으로 해결한다.

본 개시의 실시예들에서, 투명 전극 및 공통 신호 라인들(SL)은 터치 인식 가능 LCD 디바이스를 참조하여 기술되었다. 그러나, 투명 전극(예를 들어, 공통 전극 블록) 및 공통 신호 라인(SL)의 사용은 패널로부터 이미지들을 디스플레이하고 터치 입력들의 위치를 식별하는 것으로 제한되지 않는다. 다른 구간들 동안 투명 전극 및 공통 신호 라인들(SL)의 기능들은 상술한 바와 같이 픽셀들(예를 들어, LCD 픽셀)을 활성화하는 것으로 제한되지 않는다. 터치-센싱 기능에 부가하여, 공통 전극 블록들 및 공통 신호 라인들(SL)은 스크린 상의 터치 압력량을 측정하거나, 스크린 상에 진동을 생성하거나, 패널 내의 전기-활성 재료들을 액추에이팅하는데 사용될 수도 있다.

예를 들어, 디스플레이 패널(PNL)의 일부 실시예들은 변형가능 재료의 층을 포함할 수도 있다. 공통 전극 블록들은 변형가능 재료 근방에 위치되거나 인터페이싱할 수도 있고, 변형가능 재료의 변형에 의해 유발된 전기적 변화들을 측정하기 위해 전압 신호들을 사용하여 로딩될 수도 있다. 이러한 경우들에서, 공통 전극 블록들은 터치 입력들의 위치에 부가하여, 디스플레이 패널(PNL) 상의 압력량을 측정할 수 있다. 일부 실시예들에서, 변형가능 재료는 전기-활성 재료들일 수도 있고, 재료의 진폭 및/또는 재료의 주파수는 전기 신호들 및/또는 전계에 의해 제어될 수 있다. 이러한 변형가능 재료들의 예들은 압전 세라믹, 전기-활성-폴리머 등을 포함한다. 이러한 실시예들에서, 공통 전극 블록들은 목표된 방향들로 변경가능 재료를 벤딩(bending) 하도록 및/또는 목표된 주파수들로 진동하도록 사용될 수 있어서, 디스플레이 패널(PNL)에 촉각적 및/또는 감촉 피드백을 제공한다.

다양한 실시예들이 디스플레이 픽셀들에 대하여 기술되지만, 당업자는 디스플레이 픽셀들이 서브-픽셀들로 분할되는 실시예들에서 용어 디스플레이 픽셀들이 용어 디스플레이 서브-픽셀들과 상호교환가능하게 사용될 수 있다는 것을 이해할 것이다. 예를 들어, RGB 디스플레이로 지향된 일부 실시예들은 적색, 녹색, 및 청색 서브-픽셀들로 분할된 디스플레이 픽셀들을 포함할 수 있다. 즉, 일부 실시예들에서, 서브-픽셀 각각은, 하나의 컬러 디스플레이 픽셀을 형성하는 모든 3개의 R, G 및 B 서브-픽셀들의 조합의, 적색(R), 녹색(G), 또는 청색(B) 서브-픽셀일 수 있다.

본 발명의 범위로부터 벗어나지 않고 본 발명에서 다양한 수정들 및 변화들이 이루어질 수 있다는 것이 당업자에게 자명할 것이다. 따라서, 본 개시는 첨부된 청구항들 및 이들의 등가물의 범위 내로 제공된 본 발명의 수정들 및 변화들을 커버하도록 의도된다.

Claims (59)

  1. 터치 센서를 갖는 액정 디스플레이 디바이스에 있어서,
    복수의 픽셀로서, 픽셀 각각은 박막 트랜지스터 및 픽셀 전극을 포함하고, 상기 박막 트랜지스터는 하부 평탄화 층과 상부 평탄화 층 사이에 개재되고, 상기 픽셀 전극은 상기 상부 평탄화 층 상에 있는, 상기 복수의 픽셀;
    상기 터치 센서를 구동하는 터치 드라이버;
    상기 하부 평탄화 층 아래에서, 상기 터치 드라이버에 연결된 복수의 공통 신호 라인;
    상기 하부 평탄화 층과 상기 상부 평탄화 층 사이의 복수의 바이패스 라인으로서, 상기 바이패스 라인 각각은 상기 하부 평탄화 층의 컨택 홀을 통해 상기 복수의 공통 신호 라인들 중 적어도 하나와 직접 접촉하는, 상기 복수의 바이패스 라인;
    상기 상부 평탄화 층 아래에 하나 이상의 패시베이션층; 및
    상기 상부 평탄화 층 상에 공통 전극층으로서, 상기 공통 전극층은 서로 분리된 복수의 공통 전극 블록들을 포함하고, 상기 공통 전극 블록들 각각은 상기 상부 평탄화 층의 컨택 홀을 통해 상기 바이패스 라인 중 적어도 하나에 연결되는, 상기 공통 전극층을 포함하는, 터치 센서를 갖는 액정 디스플레이 디바이스.
  2. 제 1 항에 있어서,
    상기 하부 평탄화 층은 Si-O 모노머 및 폴리머를 포함하는 유기실록산 하이브리드층을 포함하는, 터치 센서를 갖는 액정 디스플레이 디바이스.
  3. 제 2 항에 있어서,
    상기 하부 평탄화 층은 알킬기 및 아릴기를 포함하는 하이브리드 폴리실록산 폴리머층 함유 유기 성분(contents)을 포함하는, 터치 센서를 갖는 액정 디스플레이 디바이스.
  4. 제 1 항에 있어서,
    상기 하부 평탄화 층은 화학식 1로 표현된 하이브리드 폴리실록산 폴리머층을 포함하는, 터치 센서를 갖는 액정 디스플레이 디바이스.
    [화학식 1]
    Figure pat00002
  5. 제 3 항에 있어서,
    상기 상부 평탄화 층 아래의 상기 하나 이상의 패시베이션층은 상기 하부 평탄화 층의 하부 표면 상의 패시베이션층을 포함하는, 터치 센서를 갖는 액정 디스플레이 디바이스.
  6. 제 5 항에 있어서,
    상기 하부 평탄화 층의 상기 하부 표면 상의 상기 패시베이션층은 질화 실리콘층을 포함하는, 터치 센서를 갖는 액정 디스플레이 디바이스.
  7. 제 1 항에 있어서,
    상기 상부 평탄화 층 아래 상기 하나 이상의 패시베이션층은 상기 하부 평탄화 층의 상부 표면 상의 패시베이션층을 포함하는, 터치 센서를 갖는 액정 디스플레이 디바이스.
  8. 제 7 항에 있어서,
    상기 하부 평탄화 층의 상기 상부 표면 상의 상기 패시베이션층은 질화 실리콘층을 포함하는, 터치 센서를 갖는 액정 디스플레이 디바이스.
  9. 제 1 항에 있어서,
    상기 하부 평탄화 층의 하부 표면 상의 제 1 패시베이션층 및 상기 하부 평탄화 층의 상부 표면 상의 제 2 패시베이션층을 더 포함하고, 상기 제 1 패시베이션층 및 상기 제 2 패시베이션층 각각은 질화 실리콘층을 포함하는, 터치 센서를 갖는 액정 디스플레이 디바이스.
  10. 제 2 항에 있어서,
    상기 공통 신호 라인은 구리층을 포함하는 복수의 금속층의 스택으로 이루어지는, 터치 센서를 갖는 액정 디스플레이 디바이스.
  11. 제 7 항에 있어서,
    상기 박막 트랜지스터는 산화 금속 반도체를 갖는, 터치 센서를 갖는 액정 디스플레이 디바이스.
  12. 제 8 항에 있어서,
    상기 박막 트랜지스터는 스태거(staggered) 구조 타입의 박막 트랜지스터를 갖는, 터치 센서를 갖는 액정 디스플레이 디바이스.
  13. 제 8 항에 있어서,
    상기 박막 트랜지스터는 코플래너(co-planar) 구조 타입의 박막 트랜지스터 인, 터치 센서를 갖는 액정 디스플레이 디바이스.
  14. 디스플레이를 갖는 전자 디바이스에 있어서,
    복수의 픽셀을 구비한 디스플레이 영역;
    드라이버를 구비한 비-디스플레이 영역;
    상기 디스플레이 영역 내에 배열된 박막 트랜지스터 어레이의 층;
    상기 박막 트랜지스터 어레이의 층 위에 있으며 상기 디스플레이 영역 내의 상기 복수의 픽셀과 중첩하도록 구성된 복수의 분리된 투명 전극 블록;
    상기 박막 트랜지스터 어레이의 층 아래에 있으며, 복수의 신호 경로를 형성하도록 구성된 복수의 공통 신호 라인으로서, 상기 신호 경로 각각은 상기 복수의 분리된 투명 전극 블록 각각을 상기 드라이버에 연결하는, 상기 복수의 공통 신호 라인;
    상기 복수의 공통 신호 라인 상의 패시베이션층; 및
    패시베이션층 상에 있고 상기 박막 트랜지스터 어레이의 층 아래에 있으며, 하이브리드 폴리실록산 폴리머층이 포함된 하부 평탄화 층을 포함하는, 디스플레이를 갖는 전자 디바이스.
  15. 제 14 항에 있어서,
    상기 하이브리드 실록산 폴리머층은 적어도 30 분 동안 350℃의 온도에서 1% 이하의 TGA(thermal gravimetric analysis) 레이트를 나타내는, 디스플레이를 갖는 전자 디바이스.
  16. 제 14 항에 있어서,
    상기 복수의 공통 신호 라인 및 상기 하부 평탄화 층 사이의 상기 패시베이션층은 질화 실리콘층을 포함하는, 디스플레이를 갖는 전자 디바이스.
  17. 제 16 항에 있어서,
    상기 하부 평탄화 층의 상부 표면 상에 다른 패시베이션층을 더 포함하는, 디스플레이를 갖는 전자 디바이스.
  18. 제 14 항에 있어서,
    상기 박막 트랜지스터 어레이의 층은 복수의 산화 금속 반도체 박막 트랜지스터를 포함하는, 디스플레이를 갖는 전자 디바이스.
  19. 제 14 항에 있어서,
    상기 박막 트랜지스터 어레이의 층은 복수의 폴리실리콘 반도체 박막 트랜지스터를 포함하는, 디스플레이를 갖는 전자 디바이스.
  20. 제 14 항에 있어서,
    상기 박막 트랜지스터 어레이의 층은 적어도 하나의 산화 금속 반도체 박막 트랜지스터 및 적어도 하나의 폴리실리콘 반도체 박막 트랜지스터를 포함하는, 디스플레이를 갖는 전자 디바이스.
  21. 기판 상의 복수의 공통 신호 라인;
    디스플레이 영역 내 및 비-디스플레이 영역의 일부 내에 있는 상기 복수의 공통 신호 라인 상의 하부 평탄화 층;
    복수의 박막 트랜지스터로서, 상기 박막 트랜지스터 각각은 상기 하부 평탄화 층 위에 위치된 반도체 층, 게이트, 소스 및 드레인을 갖는, 상기 복수의 박막 트랜지스터;
    터치 드라이버와 커플링된 연결 인터페이스로서, 상기 하부 평탄화 층으로 커버되지 않은 상기 비-디스플레이 영역의 일부 내에 위치된, 상기 연결 인터페이스;
    상기 복수의 박막 트랜지스터 상의 상부 평탄화 층;
    상기 디스플레이 영역 내 상기 상부 평탄화 층 상의 분리된 투명 전극 블록층으로서, 상기 투명 전극 블록 각각은 상기 하부 평탄화 층 아래에 위치된 하나 이상의 상기 공통 신호 라인으로 구현된 전용 신호 경로를 갖는, 상기 투명 전극 블록층; 및
    상기 하나 이상의 공통 신호 라인을 상기 연결 인터페이스에 연결하는 복수의 터치 링크 라인을 포함하는, 디스플레이 패널.
  22. 제 21 항에 있어서,
    상기 복수의 터치 링크 라인은 상기 복수의 공통 신호 라인과 동일한 금속층으로 이루어지는, 디스플레이 패널.
  23. 제 21 항에 있어서,
    상기 복수의 터치 링크 라인은 상기 하부 평탄화 층 아래에 커버된 제 1 부분 및 상기 하부 평탄화 층 아래에 커버되지 않는 제 2 부분을 갖는, 디스플레이 패널.
  24. 제 23 항에 있어서,
    상기 터치 링크 라인 각각의 상기 제 1 부분 및 상기 제 2 부분은 상기 하부 평탄화 층의 컨택 홀을 통해 연결되는, 디스플레이 패널.
  25. 제 23 항에 있어서,
    상기 터치 링크 라인의 상기 제 1 부분은 상기 복수의 공통 신호 라인과 동일한 금속으로 이루어지는 한편, 상기 터치 링크 라인의 상기 제 2 부분은 복수의 게이트 라인과 동일한 금속으로 이루어지는, 디스플레이 패널.
  26. 제 23 항에 있어서,
    데이터 드라이버에 커플링된 연결 인터페이스로부터 복수의 데이터 라인으로 라우팅된 복수의 데이터 링크 라인을 더 포함하고, 상기 데이터 드라이버를 위한 상기 연결 인터페이스는, 상기 데이터 링크 라인 각각이 상기 하부 평탄화 층으로 라우팅된 제 1 부분 및 상기 하부 평탄화 층에 의해 커버되지 않는 상기 비-디스플레이 영역의 상기 부분으로 라우팅된 제 2 부분을 갖도록 상기 하부 평탄화 층에 의해 커버되지 않은 상기 비-디스플레이 영역의 상기 부분 내에 위치되는, 디스플레이 패널.
  27. 제 26 항에 있어서,
    상기 터치 링크 라인의 적어도 일부의 상기 제 1 부분은 상기 데이터 링크 라인의 적어도 일부의 상기 제 1 부분을 가로질러 라우팅되는, 디스플레이 패널.
  28. 제 26 항에 있어서,
    상기 터치 링크 라인의 적어도 일부의 상기 제 1 부분은 상기 데이터 링크 라인의 적어도 일부의 상기 제 1 부분과 적어도 부분적으로 중첩하는, 디스플레이 패널.
  29. 제 23 항에 있어서,
    상기 복수의 상기 공통 신호 라인은 제 1 금속층으로 이루어지고, 상기 박막 트랜지스터의 상기 게이트는 제 2 금속층으로 이루어지고, 상기 박막 트랜지스터의 소스 및 드레인은 제 3 금속층으로 이루어지고, 상기 투명 전극 블록은 투명 산화 금속층으로 이루어지는, 디스플레이 패널.
  30. 제 29 항에 있어서,
    상기 복수의 터치 링크 라인 각각의 상기 제 1 부분 및 상기 제 2 부분은 상기 제 1 금속층 및 상기 제 2 금속층으로 각각 이루어지는, 디스플레이 패널.
  31. 제 30 항에 있어서,
    상기 복수의 데이터 링크 라인 각각의 상기 제 1 부분 및 상기 제 2 부분은 상기 제 3 금속층으로 이루어지는, 디스플레이 패널.
  32. 제 30 항에 있어서,
    상기 복수의 데이터 링크 라인의 상기 제 1 부분 및 상기 제 2 부분은 상기 제 2 금속층 및 상기 제 3 금속층으로 각각 이루어지는, 디스플레이 패널.
  33. 제 29 항에 있어서,
    상기 터치 드라이버에 커플링된 상기 연결 인터페이스는 복수의 패드를 포함하고, 상기 패드 각각은 상기 제 2 금속층, 상기 제 3 금속층 및 상기 투명 산화 금속층의 스택을 포함하는, 디스플레이 패널.
  34. 제 29 항에 있어서,
    데이터 드라이버에 커플링된 상기 연결 인터페이스는 복수의 패드를 포함하고, 상기 패드 각각은 상기 제 3 금속층 및 상기 투명 산화 금속층의 스택을 포함하는, 디스플레이 패널.
  35. 디스플레이 패널을 갖는 전자 디바이스에 있어서,
    복수의 게이트 라인 및 복수의 데이터 라인;
    디스플레이 영역 내에 배열된 픽셀 회로의 어레이를 구현하는 박막 트랜지스터 층으로서, 상기 픽셀 회로 각각은 상기 게이트 라인 중 하나 및 상기 데이터 라인 중 하나에 연결된 박막 트랜지스터를 구비하는, 상기 박막 트랜지스터 층;
    박막 트랜지스터의 층 아래에서, Si-O 모노머 및 폴리머를 포함하는 유기실록산 하이브리드 평탄화 층;
    상기 박막 트랜지스터 어레이의 층 위에서, 상기 디스플레이 영역 내의 상기 복수의 픽셀과 중첩하도록 배열된 복수의 분리된 투명 전극 블록;
    비-디스플레이 영역 내 복수의 박막 트랜지스터로 구현된 시프트 레지스터를 갖는 게이트 드라이버;
    상기 비-디스플레이 영역 내의 연결 인터페이스에 커플링된 터치 드라이버; 및
    상기 유기실록산 하이브리드 평탄화 층 아래에 위치하는 복수의 공통 신호 라인으로서, 상기 공통 신호 라인 각각은 상기 연결 인터페이스로 라우팅된 터치 링크 라인에 연결되고, 상기 복수의 공통 신호 라인은 복수의 신호 경로를 형성하도록 구성되고, 신호 경로 각각은 상기 복수의 분리된 투명 전극 블록 각각을 상기 터치 드라이버에 연결하는, 상기 복수의 공통 신호 라인을 포함하는, 디스플레이 패널을 갖는 전자 디바이스.
  36. 제 35 항에 있어서,
    상기 게이트 드라이버는 제 1 디스플레이 구간 동안 상기 복수의 게이트 라인 중의 제 1 세트의 게이트 라인에 스캔 신호를 제공하고, 제 2 디스플레이 구간 동안 상기 제 1 세트의 게이트 라인에 후속하는 제 2 세트의 게이트 라인에 상기 스캔 신호를 제공하도록 구성되고, 상기 제 1 디스플레이 구간 및 상기 제 2 디스플레이 구간은 게이트 라인에 상기 스캔 신호가 제공되지 않는 중간 터치 스캔 구간으로 분리된 단일 프레임의 부분들인, 디스플레이 패널을 갖는 전자 디바이스.
  37. 제 36 항에 있어서,
    상기 터치 드라이버는 상기 디스플레이 상에서 이루어진 터치 입력을 식별하도록 상기 중간 터치 스캔 구간 동안 상기 분리된 투명 전극 블록 각각과 통신하도록 구성되는, 디스플레이 패널을 갖는 전자 디바이스.
  38. 제 36 항에 있어서,
    상기 연결 인터페이스는 상기 유기실록산 하이브리드 평탄화 층이 제공되지 않는 상기 비-디스플레이 영역의 일부에 제공되는, 디스플레이 패널을 갖는 전자 디바이스.
  39. 제 36 항에 있어서,
    상기 복수의 터치 링크 라인 각각은 상기 유기실록산 하이브리드 평탄화 층 아래에 커버된 제 1 부분 및 상기 유기실록산 하이브리드 평탄화 층 아래에 커버되지 않는 제 2 부분을 갖는, 디스플레이 패널을 갖는 전자 디바이스.
  40. 제 36 항에 있어서,
    액정층 및 상기 제 1 디스플레이 구간 및 상기 제 2 디스플레이 구간 동안 상기 복수의 픽셀을 위한 공통 전극으로서 집합적으로 기능하는 상기 복수의 분리된 투명 전극 블록을 더 포함하는, 디스플레이 패널을 갖는 전자 디바이스.
  41. 터치 센서를 갖는 액정 디스플레이 디바이스에 있어서,
    픽셀 전극 및 공통 전극에 의해 동작된 복수의 픽셀로서, 상기 공통 전극은 복수의 분리된 공통 전극 블록을 포함하고, 공통 전극 블록 각각은 하나 이상의 상기 픽셀 동작시 사용되는, 상기 복수의 픽셀;
    상기 복수의 픽셀에 커플링되고 하부 평탄화 층 상에 배치되는, 복수의 박막 트랜지스터;
    터치 드라이버; 및
    상기 하부 평탄화 층 아래에 배치된 복수의 공통 신호 라인으로서, 공통 전극 블록 각각은 적어도 하나의 상기 공통 신호 라인과 직접 접촉하는, 상기 복수의 공통 신호 라인을 포함하는, 터치 센서를 갖는 액정 디스플레이 디바이스.
  42. 제 41 항에 있어서,
    상기 하부 평탄화 층은 Si-O 모노머 및 폴리머계 유기실록산 하이브리드층을 포함하는, 터치 센서를 갖는 액정 디스플레이 디바이스.
  43. 제 42 항에 있어서,
    상기 하부 평탄화 층은 하이브리드 폴리실록산 폴리머층을 포함하고, 상기 하이브리드 폴리머는 알킬기 및 아릴기를 포함하는 유기 성분을 포함하는, 터치 센서를 갖는 액정 디스플레이 디바이스.
  44. 제 41 항에 있어서,
    상기 하부 평탄화 층은 화학식 1로 표현된 하이브리드 폴리실록산 폴리머층을 포함하는, 터치 센서를 갖는 액정 디스플레이 디바이스.
    [화학식 1]
    Figure pat00003
  45. 제 44 항에 있어서,
    상기 하부 평탄화 층의 하부 표면 상의 패시베이션층을 더 포함하는, 터치 센서를 갖는 액정 디스플레이 디바이스.
  46. 제 42 항에 있어서,
    상기 공통 신호 라인 각각은 데이터 라인 아래로 연장된 라우팅부 및 상기 라우팅부로부터 돌출된 컨택부를 포함하는, 터치 센서를 갖는 액정 디스플레이 디바이스.
  47. 제 46 항에 있어서,
    상기 공통 전극 블록 각각은 상부 평탄화 층 및 상기 하부 평탄화 층의 컨택 홀을 통해 적어도 하나의 상기 공통 신호 라인의 상기 컨택부와 직접 접촉하는, 터치 센서를 갖는 액정 디스플레이 디바이스.
  48. 제 47 항에 있어서,
    상기 상부 평탄화 층 내 상기 컨택 홀의 상부 부분은 패시베이션층 내 상기 컨택 홀의 중간 부분 및 상기 복수의 박막 트랜지스터를 위한 게이트 절연층보다 넓고, 상기 컨택 홀의 상기 중간 부분은 상기 하부 평탄화 층 내 상기 컨택 홀의 하부 부분보다 넓은, 터치 센서를 갖는 액정 디스플레이 디바이스.
  49. 제 48 항에 있어서,
    상기 게이트 절연층은 상기 컨택 홀 내에 돌출부(ledge)를 갖는, 터치 센서를 갖는 액정 디스플레이 디바이스.
  50. 기판 상의 복수의 공통 신호 라인;
    상기 복수의 공통 신호 라인을 커버하는 하부 평탄화 층;
    상기 하부 평탄화 층 상의 박막 트랜지스터의 어레이로서, 상기 박막 트랜지스터의 어레이는 상기 하부 평탄화 층 상의 복수의 게이트 라인 및 복수의 데이터 라인에 연결되는, 상기 박막 트랜지스터의 어레이;
    상기 박막 트랜지스터의 어레이를 커버하는 상부 평탄화 층;
    상기 상부 평탄화 층 상의 복수의 투명 전극 블록; 및
    상기 투명 전극 블록 각각을 위해 전용된 개별 신호 경로를 통해 상기 복수의 투명 전극 블록 각각과 통신하도록 구성된 드라이버로서, 상기 투명 전극 블록 각각을 위한 상기 개별 신호 경로는 하나 이상의 상기 공통 신호 라인으로 구현되고, 상기 복수의 투명 전극 블록 각각은 대응하는 신호 경로의 상기 공통 신호 라인 중 적어도 하나와 직접 접촉하는, 디스플레이 패널.
  51. 제 50 항에 있어서,
    상기 복수의 투명 전극 블록 각각과 상기 대응하는 신호 경로의 상기 적어도 하나의 상기 공통 신호 라인 사이의 상기 접촉은 상기 상부 평탄화 층 및 상기 하부 평탄화 층의 컨택 홀을 통해 이루어지는, 디스플레이 패널.
  52. 제 51 항에 있어서,
    상기 컨택 홀은 청색 픽셀 내에 위치되는, 디스플레이 패널.
  53. 제 50 항에 있어서,
    적어도 하나의 상기 투명 전극 블록을 위한 상기 개별 신호 경로는 제 1 세트의 상기 공통 신호 라인으로 구현된 제 1 병렬-연결 신호 경로이고, 다른 하나의 상기 투명 전극 블록을 위한 상기 개별 신호 경로는 상기 제 1 세트의 상기 공통 신호 라인과 구별되는 제 2 세트의 상기 공통 신호 라인으로 구현되는 제 2 병렬-연결 신호 경로인, 디스플레이 패널.
  54. 제 53 항에 있어서,
    상기 제 2 병렬-연결 신호 경로를 구현하는 상기 제 2 세트의 공통 신호 라인은 상기 제 1 병렬-연결 신호 경로를 구현하는 상기 제 1 세트의 공통 신호 라인의 공통 신호 라인의 총 수보다 적은 수의 공통 신호 라인을 포함하는, 디스플레이 패널.
  55. 제 54 항에 있어서,
    상기 제 2 병렬-연결 신호 경로에 연결된 상기 투명 전극 블록은 상기 제 1 병렬-연결 신호 경로에 연결된 상기 투명 전극 블록보다 상기 드라이버에 가깝게 위치되는, 디스플레이 패널.
  56. 제 50 항에 있어서,
    상기 개별 신호 경로 각각은 상기 각각의 공통 신호 라인의 라우팅부로부터 돌출하는 컨택부를 갖는 적어도 하나의 공통 신호 라인을 포함하고, 상기 복수의 투명 전극 블록 각각은 상기 신호 경로 내에 포함된 상기 공통 신호 라인의 상기 컨택부와 직접 접촉하는, 디스플레이 패널.
  57. 제 50 항에 있어서,
    상기 박막 트랜지스터의 어레이 내에 포함된 하나 이상의 박막 트랜지스터는 코플래너 구조를 갖는, 디스플레이 패널.
  58. 제 57 항에 있어서,
    적어도 일부의 상기 공통 신호 라인은 라우팅부 및 광 차폐부를 포함하고, 상기 광 차폐부는 상기 라우팅부로부터 돌출하고, 상기 코플래너 구조를 갖는 상기 박막 트랜지스터의 채널 아래에 위치되는, 디스플레이 패널.
  59. 디스플레이 패널을 제조하는 방법에 있어서,
    기판 상에 복수의 공통 신호 라인을 제공하도록 제 1 금속층을 형성하는 단계;
    상기 복수의 공통 신호 라인을 커버하도록 상기 기판 상에 하부 평탄화 층을 제공하는 단계;
    상기 하부 평탄화 층을 경화하는 단계;
    상기 하부 평탄화 층 상에 복수의 게이트 라인을 제공하도록 제 2 금속층을 형성하는 단계;
    상기 복수의 게이트 라인을 커버하도록 상기 기판 상에 게이트 절연층을 제공하는 단계;
    상기 게이트 절연층 상에 반도체 층을 제공하는 단계;
    상기 반도체 층을 어닐링하고 형성하는 단계;
    복수의 박막 트랜지스터의 복수의 데이터 라인, 소스 및 드레인을 제공하도록 상기 기판 상에 제 3 금속층을 형성하는 단계;
    상기 복수의 박막 트랜지스터의 상기 복수의 데이터 라인, 소스 및 드레인 상 또는 위에 패시베이션층을 제공하고, 상기 패시베이션층을 어닐링하는 단계;
    상기 복수의 박막 트랜지스터 상에 상부 평탄화 층을 제공하는 단계;
    상기 패시베이션층 및 상기 게이트 절연층의 컨택 홀을 형성하도록 제 1 라운드의 에칭을 수행하는 단계;
    상기 컨택 홀을 통해 상기 공통 신호 라인의 컨택부를 노출시키도록 제 2 라운드의 에칭을 수행하는 단계; 및
    분리된 투명 전극 블록 각각이 상기 컨택 홀을 통해 노출된 대응하는 하나의 상기 공통 신호 라인의 상기 컨택부와 접촉하도록 상기 상부 평탄화 층 상에 복수의 상기 분리된 투명 전극 블록을 형성하는 단계를 포함하는, 디스플레이 패널 제조 방법.
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