KR20170038501A - 샘플링 포인트를 독립적으로 조절할 수 있는 데이터 처리 회로와 이를 포함하는 데이터 처리 시스템 - Google Patents

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Abstract

샘플링 포인트를 독립적으로 조절할 수 있는 데이터 처리 회로는 데이터 신호를 지연시켜 각각이 서로 다른 지연을 갖는 지연된 데이터 신호들을 생성하는 지연 회로와 상기 지연된 데이터 신호들 중에서 제1데이터 신호를 샘플링 클락 신호의 제1에지에서 샘플된 데이터 신호로서 출력하고, 상기 지연된 데이터 신호들 중에서 제2데이터 신호를 상기 샘플링 클락 신호의 제2에지에서 샘플된 데이터 신호로서 출력하는 출력 제어 회로를 포함한다.

Description

샘플링 포인트를 독립적으로 조절할 수 있는 데이터 처리 회로와 이를 포함하는 데이터 처리 시스템{DATA PROCESSING CIRCUIT FOR CONTROLLING SAMPLING POINT INDEPENDENTLY AND DATA PROCESSING SYSTEM INCLUDING THE SAME}
본 발명의 개념에 따른 실시 예는 데이터 처리 회로에 관한 것으로서, 특히 데이터에 대한 샘플링 포인트(sampling point)를 독립적으로 조절할 수 있는 데이터 처리 회로와 이를 포함하는 데이터 처리 시스템에 관한 것이다.
듀얼 데이터 레이트(dual data rate(DDR)) 작동을 지원하는 반도체 메모리 장치는 데이터 전송을 위해 데이터 스트로브 신호(data strobe signal)를 사용한다. DDR 방식은 데이터 스트로브 신호의 상승 에지(rising edge)와 하강 에지 (falling edge)에 응답하여 데이터를 전송하므로 클락 신호의 주파수보다 2배 빠른 데이터 전송 속도를 달성할 수 있다.
듀티 싸이클(duty cycle)이란 펄스의 한 구간의 주기에 대해 하이(high)가 되는 시간의 비율을 의미한다. 클럭 신호의 듀티 싸이클이 50%로부터 벗어나는 경우 상기 클럭 신호의 상승 에지에서 출력되는 데이터 구간의 폭과 하강 에지에서 출력되는 데이터 구간의 폭이 달라지므로 데이터 유효 윈도우(data valid window)의 마진이 줄어들게 되어 시스템의 안정성이 떨어진다.
반도체 메모리 장치를 포함하는 시스템은 듀티 조절 회로를 사용하여 듀티 싸이클을 직접 변화시킴으로써 데이터 유효 윈도우 마진을 개선한다. 또한, 상기 듀티 조절 회로는 공정, 전압, 및 온도(process, voltage, and temperature(PVT)) 변동을 보상하기 위한 별도의 교정 회로를 필요로 한다.
본 발명이 이루고자 하는 기술적인 과제는 듀티 싸이클을 직접 변화시키지 않고도 데이터 신호에 대해서 최적의 샘플링 포인트를 갖도록 샘플링 포인트를 독립적으로 조절할 수 있는 데이터 처리 회로와 이를 포함하는 데이터 처리 시스템을 제공하는 것이다.
본 발명의 실시 예에 따른 데이터 처리 회로는 데이터 신호를 지연시켜 각각이 서로 다른 지연을 갖는 지연된 데이터 신호들을 생성하는 지연 회로와 상기 지연된 데이터 신호들 중에서 제1데이터 신호를 샘플링 클락 신호의 제1에지에서 샘플된 데이터 신호로서 출력하고, 상기 지연된 데이터 신호들 중에서 제2데이터 신호를 상기 샘플링 클락 신호의 제2에지에서 샘플된 데이터 신호로서 출력하는 출력 제어 회로를 포함한다.
상기 출력 제어 회로는 선택 신호들에 응답하여 상기 제1데이터 신호와 상기 제2데이터 신호를 선택할 수 있다.
실시 예에 따라, 상기 데이터 처리 회로는 상기 선택 신호들의 생성과 관련된 데이터를 저장하는 레지스터를 더 포함한다.
상기 출력 제어 회로는 제1선택 신호와 상기 제1에지를 이용하여 상기 지연된 데이터 신호들 중에서 상기 제1데이터 신호를 출력하고, 제2선택 신호와 상기 제2에지를 이용하여 상기 지연된 데이터 신호들 중에서 상기 제2데이터 신호를 출력할 수 있다.
상기 출력 제어 회로는 각각이, 상기 제1에지에 응답하여, 상기 지연된 데이터 신호들을 래치하는 제1래치 회로들과, 각각이, 상기 제2에지에 응답하여, 상기 지연된 데이터 신호들을 래치하는 제2래치 회로들과, 상기 제1선택 신호에 응답하여 상기 제1래치 회로들 중에서 어느 하나의 출력 신호를 상기 제1데이터 신호로서 출력하는 제1선택 회로와 상기 제2선택 신호에 응답하여 상기 제2래치 회로들 중에서 어느 하나의 출력 신호를 상기 제2데이터 신호로서 출력하는 제2선택 회로를 포함한다.
상기 제1래치 회로들 각각은 포지티브 에지 트리거드(Positive Edge-Triggered) 플립플롭이고 상기 제2래치 회로들 각각은 네거티브 에지 트리거드(Negative Edge-Triggered) 플립플롭일 수 있다.
상기 지연 회로는 상기 지연된 데이터 신호들을 생성하는 직렬로 접속된 지연 소자들을 포함한다.
본 발명의 실시 예에 따른 데이터 처리 시스템은 메모리 장치와 상기 메모리 장치에 접속된 컨트롤러를 포함하고, 상기 컨트롤러는, 상기 메모리로부터 전송된 데이터 신호를 지연시켜 각각이 서로 다른 지연을 갖는 지연된 데이터 신호들을 생성하는 지연회로와 상기 지연된 데이터 신호들 중에서 제1데이터 신호를 샘플링 클락 신호의 제1에지에서 샘플된 데이터 신호로서 출력하고, 상기 지연된 데이터 신호들 중에서 제2데이터 신호를 상기 샘플링 클락 신호의 제2에지에서 샘플된 데이터 신호로서 출력하는 출력 제어 회로(212)를 포함한다.
상기 출력 제어 회로는, 제1선택 신호와 상기 제1에지를 이용하여 상기 지연된 데이터 신호들 중에서 상기 제1데이터 신호를 출력하고, 제2선택 신호와 상기 제2에지를 이용하여 상기 지연된 데이터 신호들 중에서 상기 제2데이터 신호를 출력할 수 있다.
본 발명의 실시 예에 따른 데이터 처리 회로는 각각이 서로 다른 지연을 갖는 지연된 데이터 신호들을 샘플링 클락 신호의 제1에지와 제2에지 각각에 응답하여 독립적으로 샘플링할 수 있는 효과가 있다.
본 발명의 실시 예에 따른 데이터 처리 회로는 데이터 신호에 대한 샘플링 포인트를 독립적으로 조절할 수 있으므로 듀티 싸이클을 직접 변화시키지 않고도 상기 샘플링 포인트를 최적화할 수 있는 효과가 있다.
본 발명의 실시 예에 따른 데이터 처리 회로는 데이터 신호에 대한 샘플링 포인트를 최적화할 수 있으므로 데이터 유효 윈도우 마진을 개선함으로써 상기 데이터 유효 윈도우를 최대화할 수 있는 효과가 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 본 발명의 실시 예들에 따른 데이터 처리 시스템의 블록도를 나타낸다.
도 2는 도 1에 도시된 데이터 처리 회로의 실시 예를 나타내는 블록도이다.
도 3은 도 1에 도시된 데이터 처리 회로의 실시 예를 나타내는 블록도이다.
도 4는 도 3에 도시된 지연 소자들의 내부 회로도를 나타낸다.
도 5부터 도 7은 샘플링 클락 신호의 듀티 싸이클이 변함에 따라 데이터 샘플링 포인트를 독립적으로 조절하는 과정을 설명하기 위한 개념도이다.
도 8과 도 9는 클락 신호의 듀티 싸이클이 변함에 따라 데이터 샘플링 포인트를 독립적으로 조절하는 과정을 설명하기 위한 개념도이다.
도 10은 본 발명의 실시 예들에 따른 데이터 처리 시스템의 블록도를 나타낸다.
도 11은 도 10에 도시된 라이트 제어 회로의 실시 예를 나타내는 블록도이다.
본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 또는 기능적 설명은 단지 본 발명의 개념에 따른 실시 예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시 예들은 다양한 형태들로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되지 않는다.
본 발명의 개념에 따른 실시 예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시 예들을 도면에 예시하고 본 명세서에서 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예들을 특정한 개시 형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 또는 대체물을 포함한다.
제1 또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 벗어나지 않은 채, 제1구성 요소는 제2구성 요소로 명명될 수 있고 유사하게 제2구성 요소는 제1구성 요소로도 명명될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는 중간에 다른 구성 요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로서, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 본 명세서에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 나타낸다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 본 명세서에 첨부된 도면들을 참조하여 본 발명의 실시 예들을 상세히 설명한다.
도 1은 본 발명의 실시 예들에 따른 데이터 처리 시스템의 블록도를 나타낸다. 도 1을 참조하면, 데이터 처리 시스템(100)은 컨트롤러(200), 메모리 장치 (300), 및 전송 라인들(110-0, 110-1~110-n, 및 120)을 포함할 수 있다.
데이터 처리 시스템(100 또는 도 10의 100A)은 PC(personal computer) 또는 모바일 컴퓨팅 장치로 구현될 수 있다. 상기 모바일 컴퓨팅 장치는 랩탑(laptop) 컴퓨터, 이동 전화기, 스마트 폰, 태블릿(tablet) PC, PDA(personal digital assistant), EDA(enterprise digital assistant), 디지털 스틸 카메라(digital still camera), 디지털 비디오 카메라(digital video camera), PMP(portable multimedia player), PND(personal navigation device 또는 portable navigation device), 휴대용 게임 콘솔(handheld game console), 모바일 인터넷 장치(mobile internet device(MID), 웨어러블 컴퓨터, 사물 인터넷(internet of things(IoT)) 장치, 만물 인터넷(internet of everything(IoE)) 장치 또는 드론(drone)으로 구현될 수 있으나 이에 한정되는 것은 아니다.
컨트롤러(200)는 DDR 신호 인터페이스의 샘플링 회로의 샘플링 포인트를 조절할 수 있으므로, 데이터 스트로브 신호의 듀티를 변경하지 않고도 효과적인 듀티 (effective duty)를 조절할 수 있다. 따라서, 컨트롤러(200)는 DDR 신호의 유효 윈도우(valid window)를 최대화할 수 있는 효과가 있다. 컨트롤러(200)는 상기 데이터 스트로브 신호의 듀티를 변경하는 듀티 제어 회로를 필요로 하지 않는다.
컨트롤러(200)는 메모리 장치(300)의 라이트(write) 작동과 리드(read) 작동을 제어할 수 있다. 메모리 장치(300)는 듀얼 데이터 레이트(dual data rate(DDR)) 작동을 지원할 수 있는 메모리 장치로 구현될 수 있다. 상기 메모리 장치는 휘발성 메모리 장치 또는 비휘발성 메모리 장치로 구현될 수 있다. 휘발성 메모리 장치는 DRAM(dynamic random access memory)일 수 있으나 이에 한정되는 것은 아니다. 불휘발성 메모리 장치는 멀티미디어 메모리 카드(multimedia memory card(MMC)), 임베디드 MMC(embedded MMC(eMMC)), 또는 유니버설 플래시 스토리지(universal flash storage(UFS))일 수 있으나 이에 한정되는 것은 아니다.
컨트롤러(200)는 집적 회로(IC), 시스템 온 칩(system on chip (SoC)), 프로세서, 애플리케이션 프로세서(application processor(AP)), 모바일 AP, 칩셋 (chipset), 또는 칩들의 집합을 의미할 수 있다. 예컨대, 메모리 장치(300)를 포함하는 제2패키지는 컨트롤러(200)를 포함하는 제1패키지 위(on or above)에 적층된 시스템-인-패키지(system-in-package(SiP))로 구현될 수 있으나 이에 한정되는 것은 아니다.
컨트롤러(200)는 클락 생성기(210), 데이터 처리 회로들(220-1~220-n), 및 선택 신호 생성기(230)를 포함할 수 있다. DDR 신호 인터페이스는 클락 생성기 (210), 데이터 처리 회로들(220-1~220-n), 및 선택 신호 생성기(230)를 포함할 수 있다.
클락 생성기(210)는 컨트롤러(200)와 메모리 장치(300)에서 사용될 소스 클락(CK))을 생성할 수 있다. 클락 생성기(210)는 전송 라인(110-0)을 통해 소스 클락(CK)을 메모리 장치(300)로 공급할 수 있다.
데이터 처리 회로들(220-1~220-n) 각각은 샘플링 포인트를 조절할 수 있는 샘플링 회로의 기능을 수행할 수 있다. 데이터 처리 회로들(220-1~220-n) 각각은 각 전송 라인(110-1~110-n)을 통해 각 데이터 신호(DQ[1]~DQ[n])를 수신할 수 있다. 각 데이터 신호(DQ[1]~DQ[n])는 직렬로 전송되는 비트 스트림을 포함할 수 있다. 여기서, n은 3이상의 자연수이다.
각 데이터 처리 회로(220-1~220-n)는 전송 라인(120)을 통해 샘플링 클락 신호(DQS)를 수신할 수 있다. 샘플링 클락 신호(DQS)는 데이터 스트로브 신호일 수 있다.
각 데이터 처리 회로(220-1~220-n)는 선택 신호 생성기(230)로부터 출력된 각 제1선택 신호(SELR1~SELRn)와 각 제2선택 신호(SELF1~SELFn)를 수신할 수 있다.
제1데이터 처리 회로(220-1)는 제1데이터 신호(DQ[1])를 수신하고, 제1데이터 신호(DQ[1])를 디-스큐잉(de-skewing)하여 지연된 데이터 신호들을 생성하고, 지연된 데이터 신호들을 샘플링 클락 신호(DQS)의 상승 에지에 응답하여 래치하고, 래치된 지연된 데이터 신호들 중에서 어느 하나를 제1선택 신호(SELR1)를 이용하여 선택하고, 선택된 데이터 신호를 제1출력 데이터 신호(SDQL1)로서 출력할 수 있다.
또한, 제1데이터 처리 회로(220-1)는 지연된 데이터 신호들을 샘플링 클락 신호(DQS)의 하강 에지에 응답하여 래치하고, 래치된 지연된 데이터 신호들 중에서 어느 하나를 제2선택 신호(SELF1)를 이용하여 선택하고, 선택된 데이터 신호를 제2출력 데이터 신호(SDQH1)로서 출력할 수 있다.
제2데이터 처리 회로(220-2)는 제2데이터 신호(DQ[2])를 수신하고, 제2데이터 신호(DQ[2])를 디-스큐잉하여 지연된 데이터 신호들을 생성하고, 지연된 데이터 신호들을 샘플링 클락 신호(DQS)의 상승 에지에 응답하여 래치하고, 래치된 지연된 데이터 신호들 중에서 어느 하나를 제1선택 신호(SELR2)를 이용하여 선택하고, 선택된 데이터 신호를 제1출력 데이터 신호(SDQL2)로서 출력할 수 있다.
또한, 제2데이터 처리 회로(220-2)는 지연된 데이터 신호들을 샘플링 클락 신호(DQS)의 하강 에지에 응답하여 래치하고, 래치된 지연된 데이터 신호들 중에서 어느 하나를 제2선택 신호(SELF2)를 이용하여 선택하고, 선택된 데이터 신호를 제2출력 데이터 신호(SDQH2)로서 출력할 수 있다.
제n데이터 처리 회로(220-n)는 제n데이터 신호(DQ[n])를 수신하고, 제n데이터 신호(DQ[n])를 디-스큐잉하여 지연된 데이터 신호들을 생성하고, 지연된 데이터 신호들을 샘플링 클락 신호(DQS)의 상승 에지에 응답하여 래치하고, 래치된 지연된 데이터 신호들 중에서 어느 하나를 제1선택 신호(SELRn)를 이용하여 선택하고, 선택된 데이터 신호를 제1출력 데이터 신호(SDQLn)로서 출력할 수 있다.
또한, 제n데이터 처리 회로(220-n)는 지연된 데이터 신호들을 샘플링 클락 신호(DQS)의 하강 에지에 응답하여 래치하고, 래치된 지연된 데이터 신호들 중에서 어느 하나를 제2선택 신호(SELFn)를 이용하여 선택하고, 선택된 데이터 신호를 제2출력 데이터 신호(SDQHn)로서 출력할 수 있다.
각 데이터 처리 회로(220-1~220-n)에서 선택된 샘플링 포인트는 서로 다를 수 있다.
컨트롤러(200)는 메모리 장치(300)에 대한 데이터 트레이닝 작동을 제어할 수 있다. 데이터 트레이닝 작동은 컨트롤러(200)와 메모리 장치(300) 사이에서 전송되는 데이터 신호에 대한 샘플링 포인트를 독립적으로 조절하고, 조절 결과에 따라 최적의 샘플링 포인트에서 상기 데이터 신호를 샘플링하는 작동을 의미할 수 있다. 상기 데이터 트레이닝 작동은 메모리 장치(300)의 작동 초기에 수행되거나, 메모리 장치(300)의 리드 작동 또는 라이트 작동 중간에 수행될 수 있다.
선택 신호 생성기(230)는 각 제1선택 신호(SELR1~SELRn)와 각 제2선택 신호 (SELF1~SELFn)를 생성하고, 생성된 각 제1선택 신호(SELR1~SELRn)와 각 제2선택 신호(SELF1~SELFn)를 각 데이터 처리 회로(220-1~220-n)로 전송할 수 있다. 상술한 바와 같이, i번째 선택 신호들(SELFi와 SELRi)의 쌍은 i번째 데이터 처리 회로 (220-i)로 공급될 수 있다. 여기서, i는 자연수이고, 1≤i≤n이다.
각 선택 신호(SELR1~SELRn, 및 SELF1~SELFn)는 하나 또는 그 이상의 비트들을 포함할 수 있다.
선택 신호 생성기(230)는 레지스터(231)를 포함할 수 있다. 레지스터(231)는 각 선택 신호(SELF1~SELFn, 및 SELR1~SELFn)의 생성과 관련된 데이터를 저장할 수 있다. 예컨대, 상기 데이터는 컨트롤러(200)에 구현된 CPU에 의해 설정될 수 있다.
예컨대, 선택 신호 생성기(230)는 데이터 트레이닝 작동 단계에서 선택 신호들(SELR1~SELRn, 및 SELF1~SELFn)을 생성하거나, 레지스터(231)에 저장된 데이터에 기초하여 선택 신호들(SELR1~SELRn, 및 SELF1~SELFn)을 생성할 수 있다.
비록, 도 1에서는 레지스터(231)가 선택 신호 생성기(230)의 내부에 구현된 실시 예가 도시되어 있으나, 실시 예에 따라 레지스터(231)는 선택 신호 생성기 (230) 외부에 구현될 수도 있다.
메모리 장치(300)는 메모리 셀 어레이(310), 제어 회로(320), 및 샘플링 클락 신호 생성기(330)를 포함할 수 있다.
메모리 셀 어레이(310)는 복수의 메모리 셀들을 포함할 수 있다. 상기 복수의 메모리 셀들은 휘발성 메모리 셀들 또는 불휘발성 메모리 셀들로 구현될 수 있다. 메모리 셀 어레이(310)는 DDR 방식으로 처리되는 데이터를 저장하는 메모리 영역일 수 있다.
리드 동작 동안, 제어 회로(320)는 메모리 셀 어레이(310)로부터 데이터 신호들(DQ[1]~DQ[n]=DS[n:1])을 리드하고, 리드된 각 데이터 신호 (DQ[1]~DQ[n])를 각 전송 라인(110-1~110-n)으로 전송할 수 있다.
샘플링 클락 신호 생성기(330)는 클락 생성기(210)에서 생성된 소스 클락 (CK)과 관련된 클락 신호에 기초하여 샘플링 클락 신호(DQS)를 생성하고, 생성된 샘플링 클락 신호(DQS)를 전송 라인(120)을 통해 컨트롤러(200)로 전송할 수 있다.
소스 클락(CK) 또는 소스 클락(CK)과 관련된 클락 신호는 각 데이터 신호 (DQ[1]~DQ[n])의 전송 및/또는 생성된 샘플링 클락 신호(DQS)의 생성에 관련될 수 있다.
도 2는 도 1에 도시된 데이터 처리 회로의 실시 예를 나타내는 블록도이다. 도 1과 도 2를 참조하면, 각 데이터 처리 회로(220-1~220-n)의 구조와 작동은 실질적으로 동일 또는 유사하므로, 제1데이터 처리 회로(220-1)의 구조와 작동이 대표적으로 도시되고 설명된다.
제1데이터 처리 회로(220-1)는 지연 회로(221)와 출력 제어 회로(222)를 포함할 수 있다.
지연 회로(221)는 제1데이터 신호(DQ[1])를 디-스큐링하고, 각각이 서로 다른 지연을 갖는 지연된 데이터 신호들(DQd1~DQd5)을 출력할 수 있다. 예컨대, 지연 회로(221)는 직렬로 접속된 복수의 지연 소자들(221-1~221-m; m은 자연수)을 포함할 수 있다. 복수의 지연 소자들(221-1~221-m) 각각은 하나 또는 그 이상의 버퍼들로 구현될 수 있다. 복수의 지연 소자들(221-1~221-m)은 전송 라인(110-1)을 통해 전송된 제1데이터 신호([DQ1])를 지연시켜 서로 다른 지연을 갖는 지연된 데이터 신호들(DQd1~DQd5)을 출력할 수 있다.
도 2에서는 설명의 편의를 위해, 5개의 지연된 데이터 신호들(DQd1~DQd5)이 도시되어 있으나, 본 발명의 기술적 사상은 지연 회로(221)에서 출력되는 지연된 데이터 신호들(DQd1~DQd5)의 개수에 한정되는 것은 아니다.
출력 제어 회로(222)는 제1래치 회로들(223-1~223-5), 제2래치 회로들(225-1~225-5), 제1선택 회로(227), 및 제2선택 회로(229)를 포함할 수 있다.
예컨대, 제1래치 회로들(223-1~223-5) 각각은 포지티브 에지 트리거드 (positive edge-triggered) 플립플롭으로 구현될 수 있고, 제2래치 회로들(225-1~225-5) 각각은 네거티브 에지 트리거드(negative edge-triggered) 플립플롭으로 구현될 수 있으나 이에 한정되는 것은 아니다.
제1래치 회로들(223-1~223-5) 각각과 제2래치 회로들(225-1~225-5) 각각은 서로 다른 지연을 갖는 지연된 데이터 신호들(DQd1~DQd5) 각각을 샘플링할 수 있다. 제1래치 회로들(223-1~223-5)과 제2래치 회로들(225-1~225-5)은 어레이 형태로 구현될 수 있다.
각 제1래치 회로(223-1~223-5)는 샘플링 클락 신호(DQS)의 제1에지(예컨대, 상승(raising) 에지)에 응답하여 지연 회로(221)로부터 출력된 각 지연된 데이터 신호(DQd1~DQd5)를 래치하고, 각 제1래치 신호(DQL0~DQL4)를 출력할 수 있다.
각 제2래치 회로(225-1~225-5)는 샘플링 클락 신호(DQS)의 제2에지(예컨대, 하강(falling) 에지)에 응답하여 지연 회로(221)로부터 출력된 각 지연된 데이터 신호(DQd1~DQd5)를 래치하고, 각 제2래치 신호(DQH0~DQH4)를 출력할 수 있다.
제1선택 회로(227)는, 제1선택 신호(SELR1)에 응답하여, 제1래치 회로들 (223-1~223-5)로부터 출력된 제1래치 신호들(DQL0~DQL4) 중에서 어느 하나를 선택하고, 선택된 래치 신호를 제1출력 데이터 신호(SDQL1)로서 출력할 수 있다.
제2선택 회로(229)는, 제2선택 신호(SELF1)에 응답하여, 제2래치 회로들 (225-1~225-5)로부터 출력된 제2래치 신호들(DQH0~DQH4) 중에서 어느 하나를 선택하고, 선택된 래치 신호를 제2출력 데이터 신호(SDQH1)로서 출력할 수 있다. 각 선택 회로(227과 229)는 멀티플렉서로 구현될 수 있다.
도 3은 도 1에 도시된 데이터 처리 회로의 실시 예를 나타내는 블록도이고, 도 4는 도 3에 도시된 지연 소자들의 내부 회로도이다.
선택 신호(SEL)와 지연 소자들(224-1~224-m)을 제외하면, 도 3의 데이터 처리 회로(220-1A)의 구조와 작동은 도 2의 데이터 처리 회로(220-1)의 구조와 작동과 실질적으로 동일 또는 유사하다.
도 3과 도 4를 참조하면, 지연 소자들(224-1~224-m) 각각을 제어하기 위한 제어 신호로서 선택 신호(SEL)가 사용된다. 선택 신호(SEL)는 복수의 비트들을 포함할 수 있다. 따라서, 지연 소자들(224-1~224-m) 각각의 작동은 상기 복수의 비트들 각각에 기초하여 결정될 수 있다.
도 4에 예시적으로 도시된 바와 같이, 지연 소자들(224-2 및 224-3) 각각은 버퍼(231 및 235)와 멀티플렉서(233 및 237)를 포함할 수 있다.
멀티플렉서(237)는, 선택 신호(SEL[2])에 응답하여, 버퍼(235)의 출력 신호 또는 지연 소자(224-4)의 출력 신호(DQd3)를 출력 신호(DQd4)로서 출력할 수 있다. 예컨대, 선택 신호(SEL[2])가 로직 0(또는 로우 레벨)일 때 멀티플렉서(237)는 버퍼(235)의 출력 신호를 출력 신호(DQd4)로서 출력할 수 있고, 선택 신호(SEL[2])가 로직 1(또는 하이 레벨)일 때 멀티플렉서(237)는 지연 소자(224-4)의 출력 신호(DQd3)를 출력 신호(DQd4)로서 출력할 수 있다.
멀티플렉서(233)는, 선택 신호(SEL[1])에 응답하여, 버퍼(231)의 출력 신호 또는 지연 소자(224-3)의 출력 신호(DQd4)를 출력 신호(DQd5)로서 출력할 수 있다. 예컨대, 선택 신호(SEL[1])가 로직 0(또는 로우 레벨)일 때 멀티플렉서(233)는 버퍼(231)의 출력 신호를 출력 신호(DQd5)로서 출력할 수 있고, 선택 신호(SEL[1])가 로직 1(또는 하이 레벨)일 때 멀티플렉서(233)는 지연 소자(224-3)의 출력 신호 (DQd4)를 출력 신호(DQd5)로서 출력할 수 있다.
도 3에 도시된 지연 소자들(224-1~224-m) 각각은 선택 신호(SEL)에 포함된 비트들 각각의 레벨에 따라 지연된 데이터 신호들(DQd1~DQd5) 각각을 출력할 수 있다.
도 5부터 도 7은 샘플링 클락 신호의 듀티 싸이클이 변함에 따라 샘플링 포인트를 독립적으로 조절하는 과정을 설명하기 위한 개념도이다.
도 1부터 도 5를 참조하면, 샘플링 클락 신호(DQS)의 듀티 싸이클이 50%인 경우, 샘플링 클락 신호(DQS)의 상승 에지와 하강 에지에서 샘플링 포인트가 최적화된다.
선택 신호 생성기(230)는 샘플링 클락 신호(DQS)의 상승 에지에서 최적의 샘플링 포인트를 갖는 데이터 신호(DQL2)를 선택하기 위한 제1선택 신호(SELR1)를 생성하고, 샘플링 클락 신호(DQS)의 하강 에지에서 최적의 샘플링 포인트를 갖는 데이터 신호(DQH2)를 선택하기 위한 제2선택 신호(SELF1)를 생성할 수 있다.
도 1부터 도 4, 및 도 6을 참조하면, 샘플링 클락 신호(DQS)의 듀티 싸이클이 50% 미만인 경우, 샘플링 클락 신호(DQS)의 하강 에지에서 데이터 샘플링 포인트의 중심이 좌측으로 치우쳐지므로, 데이터 유효 윈도우는 감소한다.
선택 신호 생성기(230)는 샘플링 클락 신호(DQS)의 상승 에지에서 최적의 샘플링 포인트를 갖는 데이터 신호(DQL2)를 선택하기 위한 제1선택 신호(SELR1)를 생성하고, 샘플링 클락 신호(DQS)의 하강 에지에서 최적의 샘플링 포인트를 갖는 데이터 신호(DQH4)를 선택하기 위한 제2선택 신호(SELF1)를 생성할 수 있다.
도 1부터 도 4, 및 도 7을 참조하면, 샘플링 클락 신호(DQS)의 듀티 싸이클이 50% 초과인 경우, 샘플링 클락 신호(DQS)의 하강 에지에서 데이터 샘플링 포인트의 중심이 우측으로 치우쳐지므로 데이터 유효 윈도우는 감소한다.
선택 신호 생성기(230)는 샘플링 클락 신호(DQS)의 상승 에지에서 최적의 샘플링 포인트를 갖는 데이터 신호(DQL2)를 선택하기 위한 제1선택 신호(SELR1)를 생성하고, 샘플링 클락 신호(DQS)의 하강 에지에서 최적의 샘플링 포인트를 갖는 데이터 신호(DQH0)를 선택하기 위한 제2선택 신호(SELF1)를 생성할 수 있다.
도 5부터 도 7을 참조하여 설명한 바와 같이, 제1데이터 처리 회로(220-1)는 샘플링 클락 신호(DQS)의 듀티 싸이클에 에러가 발생한 경우(예컨대, 듀티 사이클이 50%보다 크거나 작은 경우)에도, 제1선택 신호(SELR1)와 제2선택 신호(SELF1) 각각에 응답하여 최적의 샘플링 포인트를 갖는 각 데이터 신호를 출력함으로써 데이터 유효 윈도우가 최대가 될 수 있도록 작동할 수 있다.
각 데이터 처리 회로(220-2~220-n)의 구조와 작동은 제1데이터 처리 회로(220-1)의 구조와 작동과 동일 또는 유사하므로, 각 데이터 처리 회로(220-2~220-n)의 작동에 대한 설명은 생략한다. 도 5부터 도 7에서, DQL와 DQH는 제1데이터 신호(DQ[1])에 포함된 데이터를 의미할 수 있다.
도 8과 도 9는 소스 클락의 듀티 싸이클이 변함에 따라 샘플링 포인트를 독립적으로 조절하는 과정을 설명하기 위한 개념도이다.
도 1부터 4, 및 도 8을 참조하면, 소스 클락(CK) 신호의 듀티 싸이클이 50% 미만인 경우, 데이터 신호(DQ[1])의 듀티 싸이클와 샘플링 클락 신호(DQS)의 듀티 싸이클 각각이 50% 미만이므로, 샘플링 포인트의 중심이 한쪽으로 치우쳐지므로, 데이터 유효 윈도우는 감소한다.
선택 신호 생성기(230)는 샘플링 클락 신호(DQS)의 상승 에지에서 최적의 샘플링 포인트를 갖는 데이터 신호(DQL0)를 선택하기 위한 제1선택 신호(SELR1)를 생성하고, 샘플링 클락 신호(DQS)의 하강 에지에서 최적의 샘플링 포인트를 갖는 데이터 신호(DQH3)를 선택하기 위한 제2선택 신호(SELF1)를 생성할 수 있다.
도 1부터 도 4, 및 도 9를 참조하면, 소스 클락(CK)의 듀티 싸이클이 50% 초과인 경우, 데이터 신호(DQ[1])의 듀티 싸이클와 샘플링 클락 신호(DQS)의 듀티 싸이클 각각이 50% 초과이므로, 샘플링 포인트의 중심이 한쪽으로 치우쳐지므로, 데이터 유효 윈도우는 감소한다.
선택 신호 생성기(230)는 샘플링 클락 신호(DQS)의 상승 에지에서 최적의 샘플링 포인트를 갖는 데이터 신호(DQL3)를 선택하기 위한 제1선택 신호(SELR1)를 생성하고, 샘플링 클락 신호(DQS)의 하강 에지에서 최적의 샘플링 포인트를 갖는 데이터 신호(DQH1)를 선택하기 위한 제2선택 신호(SELF1)를 생성할 수 있다.
데이터 처리 회로(220-1)는 소스 클락(CK)의 듀티 싸이클에 에러가 발생한 경우(예컨대, 소스 클락(CK)의 듀티 싸이클이 50%보다 크거나 작은 경우)에도, 제1선택 신호(SELR1)와 제2선택 신호(SELF1) 각각에 응답하여 최적의 샘플링 포인트를 갖는 각 데이터 신호를 출력함으로써 각 데이터 유효 윈도우가 최대가 될 수 있도록 작동할 수 있다.
제1데이터 처리 회로(220-1)는 샘플링 포인트를 독립적으로 조절할 수 있으므로, 소스 클락(CK)의 듀티 싸이클 및/또는 샘플링 클락 신호(DQS)의 듀티 싸이클을 직접 변화시키지 않고도, 데이터 유효 윈도우가 최대가 될 수 있도록 작동할 수 있다.
도 10은 본 발명의 실시 예들에 따른 데이터 처리 시스템의 블록도를 나타낸다. 도 10을 참조하면, 데이터 처리 시스템(100A)은 전송 라인들(140 및 150), 컨트롤러(200A), 및 메모리 장치(300A)를 포함할 수 있다.
컨트롤러(200A)는 메모리 장치(300A)의 라이트 작동과 리드 작동을 제어할 수 있다. 컨트롤러(200A)는 집적 회로(IC), SoC, 프로세서, AP, 모바일 AP, 칩셋, 또는 칩들의 집합을 의미할 수 있다. 컨트롤러(200A)는 데이터 송신기(240)와 샘플링 클락 신호 송신기(250)를 포함할 수 있다.
데이터 송신기(240)는 전송 라인(140)을 통해 데이터 신호(DQ[n:1])를 메모리 장치(300A)로 전송할 수 있다. 전송 라인(140)은 도 1에 도시된 바와 같이 복수의 전송 라인들을 포함할 수 있다.
샘플링 클락 신호 송신기(350)는 샘플링 클락 신호(DQS)를 생성하고, 생성된 샘플링 클락 신호(DQS)를 전송 라인(150)을 통해 메모리 장치(300A)로 전송할 수 있다. 메모리 장치(300A)는 제어 회로(340), 및 메모리 셀 어레이(310A)를 포함할 수 있다.
도 11은 도 10에 도시된 라이트 제어 회로의 실시 예를 나타내는 블록도이다. 도 1, 도 10, 및 도 11을 참조하면, 메모리 셀 어레이(310A)로 데이터 신호들(SDQL1~SDQLn)과 데이터 신호들(SDQH1~SDQHn)을 라이트 하는 것을 제외하면, 도 1에 도시된 선택 신호 생성기(230)와 데이터 처리 회로들(220-1~220-n) 각각의 구조와 작동은 도 11에 도시된 선택 신호 생성기(230)와 데이터 처리 회로(220-1~220-n) 각각의 구조와 작동과 실질적으로 동일 또는 유사하다.
제어 회로(340)는 데이터 신호들(SDQL1~SDQLn)과 데이터 신호들 (SDQH1~SDQHn)을 메모리 셀 어레이(310A)에 라이트할 수 있다.
본 발명은 도면에 도시된 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100, 100A: 데이터 처리 시스템
200, 200A: 컨트롤러
210: 클락 생성기
220-1~220-n: 데이터 처리 회로들
230: 선택 신호 생성기
221: 지연 회로
222: 출력 제어 회로
300, 300A: 메모리 장치
310, 310A: 메모리 셀 어레이
320: 제어 회로
330: DQS 생성기
340: 제어 회로

Claims (10)

  1. 데이터 신호를 지연시켜 각각이 서로 다른 지연을 갖는 지연된 데이터 신호들을 생성하는 지연 회로; 및
    상기 지연된 데이터 신호들 중에서 제1데이터 신호를 샘플링 클락 신호의 제1에지에서 샘플된 데이터 신호로서 출력하고, 상기 지연된 데이터 신호들 중에서 제2데이터 신호를 상기 샘플링 클락 신호의 제2에지에서 샘플된 데이터 신호로서 출력하는 출력 제어 회로를 포함하는 데이터 처리 회로.
  2. 제1항에 있어서, 상기 출력 제어 회로는,
    선택 신호들에 응답하여 상기 제1데이터 신호와 상기 제2데이터 신호를 선택하는 데이터 처리 회로.
  3. 제2항에 있어서,
    상기 선택 신호들은 레지스터에 저장된 상기 선택 신호들의 생성과 관련된 데이터에 기초하여 생성되는 데이터 처리 회로.
  4. 제1항에 있어서, 상기 출력 제어 회로는,
    상기 지연된 데이터 신호들 중에서 상기 제1데이터 신호를 제1선택 신호와 상기 제1에지를 이용하여 출력하고, 상기 지연된 데이터 신호들 중에서 상기 제2데이터 신호를 제2선택 신호와 상기 제2에지를 이용하여 출력하는 데이터 처리 회로.
  5. 제4항에 있어서, 상기 출력 제어 회로는,
    각각이, 상기 제1에지에 응답하여, 상기 지연된 데이터 신호들 각각을 래치하는 제1래치 회로들;
    각각이, 상기 제2에지에 응답하여, 상기 지연된 데이터 신호들 각각을 래치하는 제2래치 회로들;
    상기 제1선택 신호에 응답하여 상기 제1래치 회로들 중에서 어느 하나의 출력 신호를 상기 제1데이터 신호로서 출력하는 제1선택 회로; 및
    상기 제2선택 신호에 응답하여 상기 제2래치 회로들 중에서 어느 하나의 출력 신호를 상기 제2데이터 신호로서 출력하는 제2선택 회로를 포함하는 데이터 처리 회로.
  6. 제5항에 있어서,
    상기 제1래치 회로들 각각은 포지티브 에지 트리거드(Positive Edge-Triggered) 플립-플롭이고,
    상기 제2래치 회로들 각각은 네거티브 에지 트리거드(Negative Edge-Triggered) 플립-플롭인 데이터 처리 회로.
  7. 제1항에 있어서,
    상기 지연 회로는 상기 지연된 데이터 신호들을 생성하는 직렬로 접속된 지연 소자들을 포함하는 데이터 처리 회로.
  8. 메모리 장치; 및
    상기 메모리 장치에 접속된 컨트롤러를 포함하고,
    상기 컨트롤러는,
    상기 메모리로부터 전송된 데이터 신호를 지연시켜 각각이 서로 다른 지연을 갖는 지연된 데이터 신호들을 생성하는 지연회로; 및
    상기 지연된 데이터 신호들 중에서 제1데이터 신호를 샘플링 클락 신호의 제1에지에서 샘플된 데이터 신호로서 출력하고, 상기 지연된 데이터 신호들 중에서 제2데이터 신호를 상기 샘플링 클락 신호의 제2에지에서 샘플된 데이터 신호로서 출력하는 출력 제어 회로를 포함하는 데이터 처리 시스템.
  9. 제8항에 있어서, 상기 출력 제어 회로는,
    상기 지연된 데이터 신호들 중에서 상기 제1데이터 신호를 제1선택 신호와 상기 제1에지를 이용하여 출력하고, 상기 지연된 데이터 신호들 중에서 상기 제2데이터 신호를 제2선택 신호와 상기 제2에지를 이용하여 출력하는 데이터 처리 시스템.
  10. 제9항에 있어서, 상기 출력 제어 회로는,
    각각이, 상기 제1에지에 응답하여, 상기 지연된 데이터 신호들 각각을 래치하는 제1래치 회로들;
    각각이, 상기 제2에지에 응답하여, 상기 지연된 데이터 신호들 각각을 래치하는 제2래치 회로들;
    상기 제1선택 신호에 응답하여 상기 제1래치 회로들 중에서 어느 하나의 출력 신호를 상기 제1데이터 신호로서 출력하는 제1선택 회로; 및
    상기 제2선택 신호에 응답하여 상기 제2래치 회로들 중에서 어느 하나의 출력 신호를 상기 제2데이터 신호로서 출력하는 제2선택 회로를 포함하는 데이터 처리 시스템.
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