KR20170031168A

KR20170031168A - 증가한 신호대잡음 특징을 갖는 벡터 시그널링 코드

Info

Publication number: KR20170031168A
Application number: KR1020177003431A
Authority: KR
Inventors: 아민 쇼크롤라히; 로저 울리히
Original assignee: 칸도우 랩스 에스에이
Priority date: 2014-07-10
Filing date: 2015-07-10
Publication date: 2017-03-20
Also published as: EP3138253A4; CN106797352A; US9900186B2; EP3138253A2; US20160013954A1; US10320588B2; KR102288337B1; WO2016007863A2; CN106797352B; US20180176045A1; WO2016007863A3

Abstract

벡터 시그널링 코드가 다중 레벨 시그널링과 상승작용에 의해 조합되며, 다중 레벨 시그널링에 의해 제공되는 증가한 알파벳 크기는 다중 시그널링 레벨 각각에 대한 수신기 검출 여유도 감소를 희생하지만 소정 수의 심벌에 대해 더 큰 코드워드 공간을 가능케 한다. 다중 레벨 신호 레벨의 코드 구성과 선택이 관련된 수신 비교기 네트워크의 설계와 조정되는 벡터 시그널링 코드 구성 방법을 개시하며, 송신기에 의해 인코딩되어 방출되는 변경된 신호 레벨은 수신 비교기에서 증가한 검출 여유도를 야기한다.

Description

증가한 신호대잡음 특징을 갖는 벡터 시그널링 코드{VECTOR SIGNALING CODES WITH INCREASED SIGNAL TO NOISE CHARACTERISTICS}

본 출원은 "증가한 신호대잡음 특징을 갖는 벡터 시그널링 코드"라는 명칭으로 Amin Shokrollahi가 2014년 7월 10일에 출원한 미국 가특허출원 제62/023,163호를 우선권으로 청구하며, 이 가특허출원은 그 전체가 모든 목적을 위해 본 명세서에서 참조로서 인용된다.

참고문헌

다음의 참고문헌이 그 전체가 모든 목적을 위해 본 명세서에서 참조로서 인용된다:

"직교 차동 벡터 시그널링"이라는 명칭으로 Harm Cronie와 Amin Shokrollahi가 2010년 5월 20일에 출원한 미국 특허출원 제12/784,414호의 미국 특허공보 제2011/0268225호(이후 "Cronie I"라고 칭함);

"직교 차동 벡터 시그널링을 위한 에러 제어 코딩"이라는 명칭으로 Harm Cronie와 Amin Shokrollahi가 2011년 6월 6일에 출원한 미국 특허출원 제13/154,009호의 미국 특허공보 제2011/0302478호(이후 "Cronie II"라고 칭함);

"희박 시그널링 코드에 의한 잡음 회복, 핀-효율 및 저전력 통신을 위한 방법과 시스템"이라는 명칭으로 Harm Cronie, Amin Shokrollahi와 Armin Tajalli가 2011년 2월 17일에 출원한 미국 특허출원 제13/030,027호(이후 "Cronie III"라고 칭함);

"직교 차동 벡터 시그널링을 위한 에러 제어 코딩"이라는 명칭으로 Harm Cronie와 Amin Shokrollahi가 2011년 6월 6일에 출원한 미국 특허출원 제13/154,009호의 미국 특허공보 제2011/0299555호(이후 "Cronie IV"라고 칭함);

"고 대역폭 칩 간 통신 인터페이스를 위한 방법과 시스템"이라는 명칭으로 John Fox, Brian Holden, Ali Hormati, Peter Hunt, John D Keay, Amin Shokrollahi, Anant Singh, Andrew Kevin John Stewart, Giuseppe Surace, 및 Roger Ulrich가 2013년 2월 11일에 출원한 미국 가특허출원 제61/763,403호(이후 "Fox I"라고 칭함);

"고 대역폭 칩 간 통신 인터페이스를 위한 방법과 시스템"이라는 명칭으로 John Fox, Brian Holden, Peter Hunt, John D Keay, Amin Shokrollahi, Andrew Kevin John Stewart, Giuseppe Surace, 및 Roger Ulrich가 2013년 3월 6일에 출원한 미국 가특허출원 제61/773,709호(이후 "Fox II"라고 칭함);

"고 대역폭 통신 인터페이스를 위한 방법과 시스템"이라는 명칭으로 John Fox, Brian Holden, Ali Hormati, Peter Hunt, John D Keay, Amin Shokrollahi, Anant Singh, Andrew Kevin John Stewart, 및 Giuseppe Surace가 2013년 4월 16일에 출원한 미국 가특허출원 제61/812,667호(이후 "Fox III"라고 칭함);

"칩 간 통신을 위한 벡터 시그널링 코드를 위한 왜곡 공차 및 개선된 검출기를 위한 방법과 시스템"이라는 명칭으로 Brian Holden, Amin Shokrollahi, 및 Anant Singh가 2013년 3월 15일에 출원한 미국 특허출원 제13/842,740호(이후 "Holden I"라고 칭함);

"차이의 합을 사용한 칩 간 통신을 위한 벡터 시그널링 코드의 효율적인 검출을 위한 회로"라는 명칭으로 Roger Ulrich와 Peter Hunt가 2013년 5월 15일에 출원한 미국 특허출원 제13/895,206호(이후 "Ulrich I"라고 칭함);

"고속 칩 간 통신을 위한 다중레벨 드라이버"라는 명칭으로 Roger Ulrich가 2014년 6월 25일에 출원한 미국 특허출원 제14/315,306호(이후 "Ulrich II"라고 칭함);

"ISI 비를 사용한 코드 평가를 위한 방법"이라는 명칭으로 Ali Hormati와 Amin Shokrollahi가 2014년 2월 2일에 출원한 미국 가특허출원 제61/934,804호(이후 "Hormati I"라고 칭함);

"개선된 잡음 여유도를 가진 벡터 시그널링 코드"라는 명칭으로 Amin Shokrollahi가 2014년 5월 13일에 출원한 미국 가특허출원 제61/992,711호(이후 "Shokrollahi I"라고 칭함).

본 명세서에서 논의한 실시예는 일반적으로 통신에 관한 것이며 구체적으로는 정보를 전달할 수 있는 신호의 송신과 칩 간 통신에서의 이들 신호의 검출에 관한 것이다.

통신 시스템에서, 하나의 물리적 장소로부터 다른 장소로 정보를 전송하는 것이 목적이다. 이러한 정보의 전송은 신뢰할 만하며, 고속이며 최소한의 양의 자원을 소비하는 것이 통상적으로 바람직하다. 하나의 공통적인 정보 전송 매체로는 직렬 통신 링크가 있으며, 이것은 접지 또는 다른 공통 기준에 대한 단일 배선 회로나, 접지 또는 다른 공통 기준에 대한 다수의 그러한 회로를 기초로 할 수 있다. 공통적인 예는 단일 단부의 시그널링("SES")을 사용한다. SES는 일 배선 상에 신호를 전송하고, 수신기에서 정해진 기준에 대해 신호를 측정함으로써 동작한다. 직렬 통신 링크는 또한 서로에 관해 사용되는 다수의 회로를 기초로 할 수 있다. 직렬 통신 링크의 공통적인 예는 차동 시그널링("DS")을 사용한다. 차동 시그널링은 하나의 배선 상에 신호를 전송하며 매칭 배선 상에 이 신호의 반대 신호를 전달함으로써 동작한다. 신호 정보는, 접지나 다른 정해진 기준에 대한 그 절대값보다는 배선 사이의 차이에 의해 나타낸다.

DS에 대해 핀(pin) 효율을 증가시키면서 DS의 원하는 속성을 유지하는 다수의 시그널링 방법이 있다. 벡터 시그널링은 시그널링 방법이다. 벡터 시그널링에 의해, 복수의 배선 상의 복수의 신호를 집합적으로 고려하지만, 복수의 신호 각각은 독립적일 수 있다. 집합적 신호 각각을 성분이라고 칭하며, 복수의 배선의 개수를 벡터의 "차원"이라고 칭한다. 일부 실시예에서, DS 쌍의 경우처럼, 일 배선 상의 신호는 다른 배선 상의 신호에 전적으로 의존하며, 일부 경우에, 벡터의 차원은 복수의 배선에서의 정확히 배선의 개수 대신 복수의 배선 상의 신호의 자유도의 개수를 지칭할 수 있다.

이진 벡터 시그널링의 경우, 각 성분, 즉 벡터의 "심벌"은 두 개의 가능한 값 중 하나를 갖는다. 비이진 벡터 시그널링의 경우, 각 심벌은 두 개보다 많은 가능한 값의 세트로부터의 선택인 값을 갖는다. 벡터의 심벌이 가질 수 있는 값의 세트를 벡터 시그널링 코드의 "알파벳"이라고 칭한다. 본 명세서에서 기재한 바와 같이, 벡터 시그널링 코드는 코드워드로 부르는 동일한 길이의 벡터(N)의 집합(C)이다. 벡터 시그널링 코드의 임의의 적절한 서브세트는 이 코드의 "서브코드"를 나타낸다. 그러한 서브코드 자체가 벡터 시그널링 코드일 수 있다.

동작 시, 코드워드의 좌표는 경계가 정해지며, 우리는 -1과 1 사이의 실수에 의해 이들 좌표를 나타내도록 선택한다. C의 크기의 이진 로그와 길이(N)의 이진 로그 사이의 비는 벡터 시그널링 코드의 핀-효율이라고 칭한다.

벡터 시그널링 코드는, 모든 그 코드워드에 대해 좌표의 합이 항상 0이라면, "균형이 잡힌다"라고 칭한다. 균형이 잡힌 벡터 시그널링 코드는 몇 가지 중요한 속성을 갖는다. 예컨대, 당업자에게 잘 알려져 있는 바와 같이, 균형이 잡힌 코드워드는 균형이 잡히지 않은 것보다는 더 낮은 전자기 간섭(EMI) 잡음을 초래한다. 또한, 공통 모드 저항 통신이 필요하다면, 균형이 잡힌 코드워드를 사용해야 하며, 이는 그렇지 않으면 수신기에서 삭제되는 공통 모드 성분을 생성하는데 파워를 소비하기 때문이다.

벡터 시그널링 방법의 추가 예가 Cronie I, Cronie II, Cronie III, Cronie IV, Fox I, Fox II, Fox III, Holden I, Shokrollahi I, 및 Hormati I에 기재되어 있다.

벡터 시그널링 코드는 다중 레벨 시그널링과 상승 작용에 의해 조합될 수 있으며, 다중 레벨 시그널링에 의해 제공되는 증가된 알파벳 크기는 소정 수의 심벌에 대해 더 큰 코드워드 공간을 가능케 하며, 이점은 이제 벡터 시그널링 코드의 구성에 관한 추가 제약의 도입을 허용하여 허용 가능한 처리량을 강력한 송신 결과에 제공한다. 그러나, 고정된 송신 진폭 포락선 내의 추가 신호 레벨의 도입은 각 수신된 신호 레벨에 대해 이용 가능한 신호 검출 여유도를 감소시켜서 잠재적으로 열화된 수신을 초래하는 것으로 알려져 있다.

조합의 시스템 성능이 최적화되도록, 코드 구성이 관련된 수신 비교기 네트워크의 설계로 조정되는 벡터 시그널링 코드 구성 방법이 개시되어 있다. 그러한 방법은, 수신 비교기 세트에 걸쳐서 일관된 신호 검출 여유도를 제공하는 변경된 다중 레벨 시그널링 값을 병합하도록 확장할 수 있다.

도 1은 다수의 입력 값의 가중된 합으로부터 결과를 발생시키는 다중-입력 비교기의 일 실시예를 도시하는 도면.
도 2는 이진 및 삼진 신호에 대한 수신 아이 오프닝(eye opening)을 예시하는 도면.
도 3은 일 실시예에 따른 블록도.
도 4는, 각각 비율[1/3 1/3 1/3 -1/3 -1/3 -1/3]로 결합되어 차동 결과(outp 및 outm)를 발생시키는 6개의 입력(w₀ 내지 w₅)을 받아들이는 회로의 두 개의 실시예를 예시하는 도면.
도 5는 도 4의 회로의 대안적인 실시예를 도시하는 도면.
도 6은, 각각 비율[1/2 1/2 -1 0 0 0]을 나타내는 조합으로 세 개의 입력(w_o,...w₂)을 받아들이지만 세 개의 입력(w₃,...w₅)을 사용하지 않아, 차동 결과(outp 및 outm)를 발생시키는 회로의 두 개의 실시예를 예시하는 도면.
도 7은 도 6의 회로의 대안적인 실시예를 도시하는 도면.
도 8은, 각각 비율[1 -1 0 0 0 0]을 나타내는 조합으로 두 개의 입력(w₀, w₁)을 받아들이지만 네 개의 입력(w₄, w₅)을 사용하지 않아, 차동 결과(outp 및 outm)를 발생시키는 두 개의 실시예를 예시하는 도면.
도 9는 제1 예시적인 코드의 최적화된 신호 레벨(±(1, -1/5, -4/5), ±(-1/5, 1, -4/5))를 발생시키는 하나의 드라이버 실시예를 도시하는 도면.
도 10은 표 1에 도시한 코드의 신호 레벨을 생성하는 하나의 드라이버 실시예를 도시하는 도면.
도 11은 5b6w_7_5_1 코드의 신호 레벨을 생성하는 하나의 드라이버 실시예를 도시하는 도면.
도 12는 5b6w_10_5 코드의 신호 레벨을 생성하는 하나의 드라이버 실시예를 도시하는 도면.
도 13은 8b9w_8_8 코드의 신호 레벨을 생성하는 하나의 드라이버 실시예를 도시하는 도면.
도 14는 적어도 일 실시예에 따른 프로세스를 도시하는 도면.
도 15는 적어도 일 실시예에 따른 프로세스를 도시하는 도면.

직교 벡터 시그널링의 개념은 [Cronie1]에 기재되어 있다. 거기에 제시된 바와 같이, 직교 차동 벡터 시그널링 코드(즉, ODVS 코드)가 곱셈을 통해 달성할 수 있다.

여기서, M은, 제1 위치에서, x₂,...x_n이 이들 심벌의 직교 변조를 기재하는 알파벳(S)에 속하는 점을 제외하고는 열의 합이 0인 직교 n×n-매트릭스, a는, 결과적인 벡터의 모든 좌표가 -1과 +1 사이임을 보장하는 정규화 상수이다. 예컨대, 이진 변조의 경우에, 알파벳(S)은 {-1, +1}인 것으로 선택할 수 있다. 삼진 변조의 경우에, 알파벳(S)은 {-1, 0, 1}인 것으로 선택될 수 있고, 사진 변조의 경우에, 알파벳(S)은 {-3, -1, 1, 3}인 것으로 선택될 수 있으며, 오진 변조(S)의 경우에 {-2, -1, 0, 1, 2}인 것으로 선택될 수 있다. 일반적으로, 그러나 모든 x_i가 동일한 알파벳(S)에 의해 변조될 필요는 없다. 벡터(x₂,...x_n)는 종종 그 후 x로 표시되며 메시지라고 칭한다.

적어도 일 실시예에서, 수학식 1의 곱셈은 서브채널 코드 벡터의 가중된 합을 나타내며, 각각의 서브채널 코드 벡터는 대척(antipodal) 가중치의 세트의 대응하는 대척 가중치를 기초로 가중되며, 서브채널 코드 벡터는 상호 직교이며, 서브채널 코드 벡터는 스케일링된-직교 매트릭스(M)의 행을 나타낸다.

동작시, 매트릭스(M)는 직교일 필요는 없다. 모든 행(본 명세서에서는 서브채널 코드 벡터로도 지칭됨)은 (행이 유클리드 놈(norm) 1이 아니라면) 쌍 방식으로 직교이기만 하면 충분하다. 다음에서, 우리는 그러한 매트릭스를 s-직교(스케일링된 직교)라고 칭한다.

송신된 신호의 검출은 다음의 방식으로 매트릭스(M)로 달성할 수 있다. M의 각 행은, 이 행의 양의 목록의 합이 1과 같음을 보장하도록 스케일링된다. 그 후, 이 새로운 매트릭스(D)의 (제1 행을 제외한) 각 행의 목록은 [Holden I]에서 규정된 다중 입력 비교기의 계수로서 사용된다. 예컨대, n=6이라면, (아마도 이퀄라이제이션 이후) 6개의 배선 상의 값은 a, b, c, d, e, f로 표시하며, 행은 [1, 1/2, -1, 1/2, -1, 0]이며, 그 후 다중 입력 비교기는 값을 계산할 것이며,

결과를 슬라이스하여 알파벳(S)에서 원래의 값을 재구성할 것이다. 매트릭스(D)에 의해 규정된 다중 입력 비교기의 세트는, 비교기 출력의 집합이 앞서 기재한 바와 같이 M에 의해 인코딩된 임의의 메시지(x)를 명백하게 식별한다면, M에 의해 규정된 ODVS 코드를 검출한다고 한다.

다중 입력 비교기

[Holden I]의 규정에 따라, 계수(a₀, a₁,..., a_m _- ₁)를 갖는 다중 입력 비교기는, 그 입력으로서 벡터(x₀, x₁,..,x_m _- ₁)와 출력, 즉

을 받아들이는 회로이며, sign-함수의 규정은

이며, sign(x)는 x=0이라면 규정되지 않는다. 이처럼, 간단한 비교기는 계수(1 및 -1)를 갖는 두 개의 입력 다중 입력 비교기인 것으로 보여질 수 있어서, 다중 입력 비교기의 특수한 경우인 것으로 간주할 수 있다.

다중 입력 비교기의 가중 계수(a₀, a₁,..., a_m _- ₁)는 유리수이며, 일 예시적인 구현을 도 1에 도시하며, 여기서 2, 4, -1, -2, -3의 입력 가중치가 각각 입력값(x0 내지 x4)과 관련되며, 각 입력 가중치는 이 예에서 그 차동 입력 레그 상에 트랜지스터의 총 개수의 적은 비율(그리고 그에 따라 출력 결과의 비교할 만한 비율), 이 경우 각 측 상에서 6개를 제공한다. 이 예에서, 12개의 입력 트랜지스터(101) 각각은 동일하여 전류 소스(102), 그 다음에는 차동 비교기 단(105)을 공유하는 연장된 차동 입력단을 나타낸다. 모든 트랜지스터(101)가 동일하므로, 입력(x0 및 x1)의 양의 합 노드(103)에의 기여와, 입력(x2, x3 및 x4)의 음의 합 노드(104)에의 기여는, 각각 노드(103) 및 노드(104)와 관련된 트랜지스터(101)의 총 개수에 대한, 각각의 그러한 입력에 의해 제어되는 입력 트랜지스터의 개수에 비례하여 가중된다. 저항(106)은 합 노드(103 및 104) 상의 수동 풀-업으로서 도시되며; 일부 실시예에서 이들의 기능은 차동 비교기(105)의 기능에 병합될 것이다. 디지털 결과를 얻기에 충분히 큰 이득을 차동 비교기(105)에서 가정한다면, 그 출력은 양의 합 노드(103)와 음의 합 노드(104) 사이의 차이에서 구한 sign() 동작을 나타낸다.

그에 따라, 도 1의 회로는 수학식 3을 구현하며, 여기서 양의 계수를 갖는 입력은 양의 합 노드(103)와 관련된 트랜지스터(101)에 연결되고, 음의 계수를 갖는 입력은 음의 합 노드(104)와 관련된 트랜지스터(101)에 연결되며, 계수값은 각 입력에 사용된 동일한 입력 트랜지스터(101)의 개수의 이 입력 노드(103 또는 104)와 관련된 동일한 입력 트랜지스터(101)의 총 개수에 대한 비로 나타낸다.

본 실시예가 주로 더 고차 변조를 해결하므로, 본 명세서에서의 설명 컨벤션은 다중 레벨 비교기의 각 예가 다수의 적절히 가중된 입력과 합과 차이 계산, 원하는 다중 값의 신호 결과를 검출하는 이진 또는 더 고차의 슬라이서 또는 디지털 비교기(본 명세서에서는, 간단히 비교기라고 부름)로의 선형 신호로서 제시되는 비교기 출력값(결합된 입력값으로서 본 명세서에서 또한 참조됨)을 포함한다고 가정할 것이다.

다중 입력 비교기의 스케일링, 합, 차이 및 비교기 요소가 설명을 위해 분리하여 기재될 수 있지만, [Holden I] 및 [Ulrich I]에서 더 기재한 바와 같이, 실제 실시예는 다수의 그러한 요소의 구성을 결합하는 회로 기능을 사용할 수 있다.

아이 오프닝(eye opening)

종래에는, 수신기 슬라이싱 동작을 위한 수신기 검출 윈도우를 도 2에 예시한 바와 같은 그래프의 "아이 오프닝"으로 기재하며, 도 2는, 비교기 또는 슬라이서 입력에서의 모든 가능한 수신된 신호 패턴(및 그에 따라 모든 가능한 심벌-간 간섭, 즉 ISI 조건)의 시간-중첩된 표현을 도시한다. 이진 변조의 경우, 수평 "아이" 오프닝(210)은 이용 가능한 시간 간격을 나타내며, 이 간격 동안, 안정적인 결과를 샘플링할 수 있으며, 수직 아이 오프닝(220)은 슬라이서에 이용 가능한 잡음에 대해 검출 가능한 신호를 나타낸다. 삼진 변조된 신호의 경우, 세 개의 가능한 신호 레벨의 검출을 위한 신호 여유도에 대응하는 두 개의 아이 오프닝(231 및 232)이 있다. 220에 비교하여 이들 더 작은 수직 오프닝(231 및 232)은 삼진 변조 대 이진 변조에서 통신 채널과 내부 수신기 잡음에 대한 신호의 더 큰 민감도에 대응한다. 일반화하면, 크기(n)가 더 클수록, 수학식 1에서 정규화 상수(a)의 값은 더 커질 것이며, 이점은 출력 레벨 사이의 더 작은 증분 차이를 초래하며, 그에 따라 수신기의 비교기나 슬라이서에서의 더 작은 측정 윈도우(즉, 더 작은 수직 "아이")를 초래한다.

다른 한편, n의 더 큰 값은 통상 시그널링 방식의 더 큰 핀-효율을 초래하며, 핀-효율은 배선의 개수(n)와 클록 사이클 내에서의 n-배선 인터페이스 상의 송신된 비트의 비로서 규정된다. 입력 값의 이진 변조에 의한 직교 차동 벡터 시그널링의 경우, 핀-효율은 (n-1)/n인 반면, 입력 값의 사진 변조를 사용하면, (2n-2)/n의 핀-효율을 초래한다. 더 큰 핀-효율 외에, 직교 차동 벡터 시그널링은, 결과적인 시그널링 방식의 [Hormati I]에서 규정된 ISI-비가 알파벳(S)으로부터의 코딩되지 않은 신호의 ISI-비와 동일한 속성을 갖는다. 그러므로, 입력 값의 이진 변조가 사용될 때, 결과적인 ISI-비는 가장 작은 가능 값 1이며, 최상의 가능 검출 성능을 나타낸다. 2보다 큰 n의 값을 사용하는 것이 그에 따라 바람직하며, 이는 이로 인해 통신 배선 상의 더 큰 처리량을 달성할 수 있기 때문이다. 그러므로 필요한 것은, 결과적인 감소 신호 레벨에 의해 열적 및 미스매치 잡음에 대한 최상의 가능 공차를 달성하기 위해 결과적인 아이 다이어그램의 수직 오프닝을 최적화하는 방법이다.

종래기술에 친숙한 사람에게 자명한 바와 같이, 결합된 입력 값 슬라이서나 디지털 비교기 각각으로부터의 출력 결과는 두 개의 신호 레벨, 즉 비교에 대한 기준 또는 베이스라인 레벨, 및 가변 신호 값(즉, 결합된 신호 레벨)에 의존한다. 설명을 목적으로, 이들 두 개의 레벨 사이의 차이의 절대값은 여기서 이 비교기에 대한 "검출 여유도"라고 칭한다. 검출 여유도는, 수신 아이 다이어그램과 같은 신호 품질 메트릭의 수직 성분으로서 측정될 수 있거나, 시뮬레이션의 일부로서 계산되거나 컴퓨팅될 수 있는 바와 같이, 측정할 수 있다. 구체적으로 가변 입력 신호가 잡음을 수반한다면, 더 큰 여유도는 더욱 신뢰할 만한 결과와 관련된다. 종래 기술의 유사한 용어는 "비교기 오버드라이브"와 "비교기 입력 여유도"를 포함한다.

증가하는 ODVS 아이 오프닝

s-직교 매트릭스(M)를 사용한 직교 차동 벡터 시그널링 코드의 여러 비교기에 대응하는 아이 다이어그램의 수직 개구를 증가시키는 최적화 방법은, 입력 벡터의 목록(j)이 값(-a _j 와 a _j )을 갖는 대척 가중치를 포함한다고 가정함으로써 시작하며, 여기서 a _j 는 양이다. 우리는 벡터,

에 의해 나타낸 대척 가중치 세트인 "초기 코드 세트"를 규정한다.

수학식 4의 값이 설명의 편의상 이진 변조를 예시할지라도, 본 명세서에서 기재한 동일한 절차는 또한 입력 벡터의 PAM-X 변조와 같은 더 고차의 변조에 대한 수직 아이 오프닝의 최적화에 적용할 수 있음을 주목해야 한다.

입력 세트로부터 얻은 코드는

이며, 여기서,

이다.

다시 말해, μ는 코드워드의 좌표가 -1과 +1 사이임을 보장하는데 사용되는 코드워드 심벌 정규화 상수이다.

벡터 시그널링 코드에 대응하는 검출 매트릭스는 M의 행(2, 3,...,n)을 포함하는 매트릭스이며, 각 서브채널 코드 벡터는 chi-정규화되어, 행에서 양의 목록의 합은 1이 된다. 각각의 그러한 서브채널 코드 벡터는 [Holden I]에 규정된 바와 같은 다중 입력 서브채널 비교기에 대응하며, 양의 목록의 합이 1과 같다는 점이 의미하는 것은, ("비교기" 또는 "다중 입력 비교기"로서 본 명세서에서 또한 지칭되는) 서브채널 비교기는 추가 이득을 도입하지 않는다는 것이다. 실수(a)의 경우, a가 양이라면, 우리는 chi(a)는 a와 같도록 규정하며, 그렇지 않다면 0과 같도록 규정한다. 그 후 M의 행(i)에 대한 chi-정규화 상수는

와 같다.

우리는 M에 대응하는 검출 매트릭스를 D로 표시한다. L이 M의 행(2, 3,...,n)을 포함하는 매트릭스를 표시한다면,

이며, 여기서 diag(...)는, 대각선 항목의 변수가 벡터로 주어지는 대각 매트릭스를 표시한다. 당업자에 의해 쉽게 검증될 수 있는 바와 같이, 다중 입력 서브채널 비교기의 적용은 값

을 초래하며, 여기서 s_i는 M의 i번째 행의 제곱 유클리드 놈이다. 목적은 상기 수학식의 절대값의 최소치를 최대화하는 것이다.

이 최대치가 미리 정해진 수직 오프닝 임계치(δ) 이상인지를 체크하기 위해, 다음의 기본 선형 프로그램(BLP)을 해결해야 한다:

최대화

조건

및

이 BLP가 적절하다면, 최대 수직 오프닝 임계치는 적어도 δ이며, 적절하지 않다면, 절대적으로 엄격히 δ보다 작다. 수직 오프닝의 최적 값은 그 후 δ에 관한 이진 서치를 사용하여 찾을 수 있다. 이진 서치의 각 단계에서, BLP는 이 단계에서 관련된 δ의 특정 값에 대해 해결해야 한다.

예

제1 예시적인 실시예로서, 우리는 경우(n=3)로 시작한다. 이 경우에, (행/열의 순열 및 행의 스케일링까지) 스케일링된-직교 매트릭스(M)에 대한 유일한 가능한 선택은

이며

대응하는 검출 매트릭스는

이다.

초기 코드 세트의 표준 이진 변조를 사용하여, 결과적인 코드워드는 ±(1, 0, -1), ±(0, 1, -1)과 같을 것이다. 수신기에서 수학식 14의 검출 매트릭스를 적용하면, 제1 수신 서브채널 비교기는 ±1의 비교기 출력 값을 생성할 것인 반면, 제2 수신 서브채널 비교기는 ±3/2의 비교기 출력 값을 생성할 것이다. 두 값 중 더 작은 값이 전체 신호를 잡음 한계치로 제한하므로, 차동 시그널링에 비교한 수직 아이 오프닝의 감소는 그러므로 20*log₁₀(2/1)=∼6dB이다. 상기 절차를 적용하면, 최적 초기 코드 세트(즉, 대척 가중치의 최적의 세트)는 결과적인 코드워드(±(1, -1/5, -4/5), ±(-1/5, 1, -4/5))를 초래하는 세트(0, ±3/5, ±2/5)이다. 이들 신호 레벨을 생성하는 드라이버의 일 실시예는 도 9에 도시한다.

수학식 14의 검출 매트릭스를 이 코드에 적용하면, 서브채널 비교기 모두는 이제 ±6/5의 비교기 출력 값을 생성할 것이며, 이것은 20*log₁₀(1.2/1)=∼1.58dB인 이전 경우와 비교하여 수직 아이 오프닝의 증가를 제공함을 관찰할 수 있다. 추가 이점으로서, 변경된 신호 레벨을 사용한 종단 파워(송신에 필요한 총 파워)는 이전의 삼진 코드의 그것보다 작다.

제2 예시적인 실시예에서, n=5이며 매트릭스(M)는

이며,

대응하는 검출 매트릭스,

을 갖는다.

초기 코드 세트의 표준 이진 변조를 사용하여, 결과적인 코드는 요소(1, 3/4, 1/4, -1/4, -3/4, -1)를 포함하는 크기 6의 알파벳을 갖는다. 수학식 16의 검출 매트릭스를 적용하면, 제1의 세 개의 비교기는 ±1/2의 비교기 출력 값을 생성하는 반면, 제4 비교기는 ±5/4의 비교기 출력 값을 생성함을 알 수 있다. 차동 시그널링과 비교하여 수직 아이 오프닝에서의 손실은 그러므로 20*log₁₀(2/0.5)=∼12dB이다.

상기 절차를 적용하면, 최적의 초기 코드 세트는 (0, ±5/12, ±5/12, ±5/12, ±1/6)인 것으로 계산되며, 대응하는 코드는 표 1에 기재한다. 이들 신호 레벨을 생성하는 드라이버의 일 실시예는 도 10에 도시한다.

[표 1]

알 수 있는 바와 같이, 수학식 16의 검출 매트릭스를 갖는 이 코드를 사용할 때, 모두 네 개의 비교기는 ±5/6의 비교기 출력 값을 생성한다. 이전 코드와 비교한 수직 아이 오프닝의 증가는 20*log₁₀(5/3)=∼4.43dB이다. 이 코드의 종단 파워는 이전 코드보다 10/9 나쁜 팩터이기 때문에, 원래의 코드와 동일한 종단 파워로 이들 결과를 정규화하기 원할 수 있으며, 그 경우에, 새로운 코드는 여전히 원래의 코드의 수직 아이 오프닝보다 1.581dB 양호한 수직 아이 오프닝을 갖는다.

제3 예시적인 실시예에서, n=6이며 매트릭스(M)는

이며,

대응 검출 매트릭스는

이다.

초기 코드 세트의 표준 이진 변조를 사용하여, 5b6w_4_5_1 코드로 불리는 결과는 요소(1, 1/3, -1/3, -1)를 포함하는 크기 4의 알파벳을 가지며, 그 코드워드는 표 2에 기재한다.

[표 2]

이 코드는 수학식 18의 검출 매트릭스를 사용하여 검출될 때, 제1의 네 개의 비교기는 ±2/3의 비교기 출력 값을 생성하는 반면, 제5 비교기는 ±1의 비교기 출력 값을 생성한다. 차동 시그널링과 비교하여 수직 아이 오프닝의 손실은 그러므로 20*log₁₀(3)=∼9.5dB이다. 상기 절차를 적용하면, 최적 초기 코드 세트는 (0, ±3/8, ±3/8, ±1/2, ±3/8, ±1/4)인 것으로 계산되며, 대응하는 코드는 1, 1/2, 1/4, 0, -1/4, -1/2, -1로 주어진 크기 7의 알파벳을 갖는다. 본 명세서에서 5b6w_7_5_1 코드로 불리는 이 새로운 코드의 코드워드는 표 3에 기재한다. 이들 신호 레벨을 생성하는 드라이버의 일 실시예는 도 11에 도시한다.

[표 3]

수학식 18의 검출 매트릭스를 갖는 이 새로운 코드를 사용하여, 제3 비교기를 제외한 모든 비교기는 ±3/4의 비교기 출력 값을 생성하며, 제3 비교기는 ±1의 비교기 출력 값을 생성한다. 이전 코드와 비교한 수직 아이 오프닝의 증가는 20*log₁₀((3/4)/(2/3))=∼1dB이다. 5b6w_7_5_1 코드의 종단 파워는 5b6w_4_5_1 코드의 종단 파워의 대략 97%이며, 그리하여 심지어 가장 작은 종단 파워에 있으며, 5b6w_7_5_1은 더 큰 수직 아이 오프닝을 초래한다.

제4 예시적인 실시예에서, n=6이며, 매트릭스(M)는

이며

대응하는 검출 매트릭스는

이다.

초기 코드 세트의 표준 이진 변조를 사용하여, 결과적인 코드는 요소(1, 1/3, -1/3, -1)를 포함한 크기 4의 알파벳을 가지며, 본 명세서에서 5b6w_4_5_2 코드로 불리며, 그 코드워드는 표 4에 기재한다.

[표 4]

수학식 20의 검출 매트릭스와 이 코드에 의해, 비교기 1, 3 및 5는 ±2/3의 비교기 출력 값을 생성하는 반면, 비교기 2 및 4는 ±1의 비교기 출력 값을 생성함을 관찰할 수 있다. 차동 시그널링과 비교한 수직 아이 오프닝의 손실은 그러므로 20*log₁₀(3)=∼9.5dB이다. 상기 절차를 적용하면, 최적의 초기 코드 세트는 (0, ±3/8, ±1/4, ±3/8, ±1/4, ±3/8)이도록 계산되며, 대응하는 코드는 (1, 7/8, 1/2, 1/4, 1/8, -1/8, -1/4, -1/2, -7/8, -1)로 주어지는 크기 10의 알파벳을 갖는다. 결과적인 코드워드는 표 5에 기재하며, 본 명세서에서 새로운 코드는 5b6w_10_5 코드로 불린다. 이들 신호 레벨을 생성하는 드라이버의 일 실시예는 도 12에 도시한다.

[표 5]

이들 코드의 경우, 모든 비교기는 ±3/4의 비교기 출력 값을 생성한다. 5b6w_4_5_2와 비교한 수직 아이 오프닝의 증가는 20*log₁₀((3/4)/(2/3))=∼1dB이다. 5b6w_10_5의 종단 파워는 5b6w_4_5_2의 종단 파워의 대략 88%이며, 그에 따라 심지어 가장 작은 종단 파워에 있으며, 5b6w_10_5는 더 큰 수직 아이 오프닝을 초래한다.

제5 예시적인 실시예에서, n=9이며, 매트릭스(M)는

이며,

대응하는 검출 매트릭스는

이다.

초기 코드 세트의 표준 이진 변조를 사용하여, 결과적인 코드는 요소(1, 1/2, 1/4, 0, -1/4, -1/2, -1)로 구성되는 크기 7의 알파벳을 갖는다. 이 코드의 경우, 마지막 비교기를 제외한 모든 비교기는 ±1/4의 비교기 출력 값을 생성하며, 마지막 비교기는 ±9/8의 비교기 출력 값을 생성한다.

상기 절차를 적용하면, 최적의 초기 코드 세트는 (0, ±3/10, ±3/10, ±3/10, ±3/10, ±3/10, ±3/10, ±3/10, ±1/10)이도록 계산되며, 대응하는 코드는 (1, 4/5, 2/5, 1/5, -1/5, -2/5, -4/5, -1)로 주어지는 크기 8의 알파벳을 갖는다. 이 코드는 본 명세서에서 8b9w_8_8 코드로 불리며, 그 코드워드는 표 7에 기재한다. 이들 신호 레벨을 생성하는 드라이버의 일 실시예는 도 13에 도시한다.

수학식 22의 검출 매트릭스를 갖는 이 코드를 사용하여, 거의 마지막 비교기는 ±3/5의 비교기 출력 값을 생성하며, 마지막 비교기는 ±9/10의 비교기 출력 값을 생성한다. 비최적화된 코드와 비교한 수직 오프닝의 증가는 20*log₁₀((3/5)/(1/4))=∼7.6dB이다. 8b9w_8_8의 종단 파워는 대략 1.9×비최적화된 코드의 종단 파워이다. 동일한 종단 파워에서, 8b9w_8_8은 비최적화된 코드의 오프닝보다 대략 2dB 양호한 수직 오프닝을 갖는다.

[표 7]

수신기 회로

앞서 언급한 바와 같이, [Holden I]과 [Ulrich I]에서 기재한 다중 입력 비교기 검출기 회로는 유리하게도 기재한 코드로 이용한다. 예로서, 두 방법의 실시예를 도 4 내지 도 8에 도시한다.

도 4는, 각각 비율[1/3 1/3 1/3 -1/3 -1/3 -1/3]로 결합되는 6개의 입력(w₀내지 w₅)을 받아들여 차동 결과(outp 및 outm)를 발생시키는 [Holden I] 회로의 두 실시예를 예시한다. 제1 실시예는 조정 가능하거나 선택 가능한 저항/커패시터 소자를 통한 고-주파수 이퀄라이제이션을 병합한다. 제2 실시예는 이퀄라이제이션을 제공하지 않는다.

도 5의 대안적인 실시예는, 각각 비율[1/3 1/3 1/3 -1/3 -1/3 -1/3]로 결합된 동일한 6개의 입력(w₀내지 w₅)을 받아들여 등가의 차동 결과(outp 및 outm)를 발생시키는 [Ulrich I] 회로의 두 실시예를 예시한다. 도 4에 도시한 바와 같이, 제1 실시예는 조정 가능하거나 선택 가능한 저항/커패시터 소자를 통한 고-주파수 이퀄라이제이션을 병합한다. 제2 실시예는 이퀄라이제이션을 제공하지 않는다.

도 6은, 각각 비율[1/2 1/2 -1 0 0 0]을 나타내는 조합으로 세 개의 입력(w₀ 내지 w₂)을 받아들이지만 세 개의 입력(w₃,..., w₅)은 사용하지 않으며 차동 결과(outp 및 outm)를 발생시키는 [Holden I] 회로의 두 실시예를 예시한다. 제1 실시예는 조정 가능하거나 선택 가능한 저항/커패시터 소자를 통한 고-주파수 이퀄라이제이션을 병합한다. 제2 실시예는 이퀄라이제이션을 제공하지 않는다.

도 7의 대안적인 실시예는 도 6과 동일한 입력을 받아들이며 발생된 동일한 차동 결과(outp 및 outm)를 발생시키는 [Ulrich I] 회로의 두 실시예를 예시한다. 도 6에서처럼, 제1 실시예는 조정 가능하거나 선택 가능한 저항/커패시터 소자를 통한 고-주파수 이퀄라이제이션을 병합하고, 제2 실시예는 이퀄라이제이션을 제공하지 않는다.

도 8은, 각각 비율[1, -1 0 0 0 0]을 나타내는 조합으로 두 개의 입력(w₀, w₁)을 받아들이며 네 개의 입력(w₄, w₅)을 사용하지 않아, 차동 결과(outp 및 outm)를 발생시키는 두 실시예를 예시한다. 제1 실시예는 조정 가능하거나 선택 가능한 저항/커패시터 소자를 통한 고-주파수 이퀄라이제이션을 병합한다. 제2 실시예는 이퀄라이제이션을 제공하지 않는다. 당업자가 주목할 바와 같이, [Holden I] 및 [Ulrich I]의 두 회로 토폴로지는 이 두 입력 경우에 단일의 차동 단으로 감소한다.

드라이버 실시예

적어도 일 실시예에 따라 기재한 원하는 출력 신호 레벨의 생성은 [Ulrich II]의 드라이버 회로를 사용하여 얻을 수 있다. 접근법의 특정 예로서, 이전 예 각각과 관련된 특정 출력 신호 레벨을 생성할 수 있는 드라이버 실시예를 예시한다.

도 9는, 앞선 제1 예시적인 실시예에서 결정한 최적화된 신호 레벨을 발생시키는 적어도 하나의 실시예에 따른 일 드라이버 실시예를 도시한다. 인코더(901)는 수학식 13의 매트릭스(M)를 사용하여 송신될 데이터를 인코딩하고, 인코딩된 제어 신호 결과를 출력 배선 드라이버(910) 세트에 전달한다. 이것은 세 개의 배선 코드이므로, 910의 세 개의 경우 - 여기서는 배선 드라이버 슬라이스로 불림 - 를 도시하며, 각 경우는 901로부터 적절한 인코딩된 요소를 취하여 그 출력 배선마다 정확한 신호 레벨을 발생시킨다.

고속 통신 시스템에서 공통적인 실시로서, 복수의 처리 단계가 사용되어 인코딩과 같은 처리-집약적 동작의 처리량을 증가시킬 수 있다. 그에 따라, 디지털 다중화기(911)가 도시되며, 이 다중화기는 개별 단계 출력을 받아 이들 사이에서 스위칭하여 단일의 풀 배선 속도로 인코딩된 데이터 스트림을 발생시킨다. 당업자에게 자명한 바와 같이, 더 넓거나 깊은 다중화기 구성에 의해 지원되는 데이터의 많은 단계로의 다중화기를 생략한 단일 단계를 이 설계에 병합할 수 있다. 후속한 드라이버 실시예의 예는 동일한 예시적인 인코더와 다중화기 설계를 병합하며, 이용된 개별 출력 배선 드라이버의 개수에 의해 결정되는 결과적인 출력의 폭에서만 변한다.

풀 배선 속도로 인코딩된 값은, 일련의 소스 저항(913, 914, 915)에 의해 공통 출력 배선에 상호 연결되어 디지털 방식으로 제어되는 아날로그 출력을 발생시키는 디지털 출력 드라이버(912)에 제시된다. 일련의 소스 저항 각각이 특정한 미리 정해진 값을 갖기 때문에, 이 디지털 아날로그 변환기에서 발생한 단계는 동일할 필요는 없다. 도 9에 예시한 특정 값의 경우, 출력 값을 표 6에 기재한다.

[표 6]

우수한 집적 회로 설계 실시에 따라, 저항(913)의 값은 바람직하게는 6개의 500Ω 저항을 병렬로 배치함으로써 얻을 수 있고, 저항(914)의 값은 3개의 500Ω 저항을 병렬로 배치함으로써 얻을 수 있으며, 저항(915)의 값은 단일의 500Ω 저항을 병렬로 배치함으로써 얻을 수 있고, 모든 저항은 동일한 설계, 크기 및 구성이다.

[Ulrich II]에 의해 교시된 바와 같이, 910과 같은 배선 드라이버 슬라이스의 복수의 경우는 또한 유리하게도 병렬로 배치될 수 있어서 일부 대안적인 실시예에서 적절히 조정된 성분 값을 갖는 단일 배선을 드라이브할 수 있다. 그러한 대안적인 일 실시예에서, 도 9의 각 배선 드라이버 슬라이스(910)는, 제한을 암시하지 않고 제시되는 수치 예로서, 동일한 인코딩된 제어 신호 결과를 수신하는 32개의 동일한 배선 드라이버 슬라이스로 교체한다. 배선 드라이버 슬라이스가 병렬로 되어 있기 때문에, 각 슬라이스는 훨씬 작은 전류를 공통 배선 출력 내로 드라이브할 필요가 있어서, 디지털 드라이버(912)의 트랜지스터는 더 작을 수 있으며, 일련의 소스 저항(913, 914, 915)의 값은 이 예에서 단일 배선 드라이버 슬라이스에 필요한 것보다 32배 더 커서, 집적 회로 디바이스에서 구현을 상당히 간략화시킬 것이다.

유사하게, 대안적인 실시예는 (사용된다면) 다중화기를 통해 인코더(901)로부터 전달되는 제어 정보의 임의의 알려진 인코딩을 이용할 수 있어서, 단일의 또는 서모미터(thermometer) 인코딩 및 이진 또는 기타 가중된 비트 인코딩을 제한 없이 포함하는 일련의 소스 저항으로 디지털 출력 드라이버를 제어할 수 있다.

도 10의 실시예는, 각각 300/4Ω, 300Ω, 및 300Ω의 일련의 소스 저항을 사용하여 [-1, 2/3, 1/6, -1/6, -2/3, 1]의 출력 신호 레벨을 발생시키는, 이전 예와 동일한 세 개의 배선 드라이버 설계를 도시한다.

도 11의 실시예는, 총 6개의 배선 드라이버 슬라이스뿐만 아니라 각 배선 드라이버 슬라이스에서의 네 개의 디지털 출력 드라이버와 일련의 소스 저항을 병합하여 [1, 1/2, 1/4, 0, -1/4, -1/2, 1]의 신호로 6개의 배선 출력을 드라이브한다. 사용된 일련의 소스 저항은 400/3Ω, 400/2Ω, 400/2Ω, 및 400Ω이다.

도 12의 실시예는 배선 드라이버 슬라이스 당 네 개의 디지털 출력 드라이버와 6개의 배선 드라이버 슬라이스를 또한 이용하여 800/6Ω, 800/5Ω, 800/4Ω, 및 800Ω의 일련의 소스 저항을 사용하여 [1, 7/8, 1/2, 1/4, 1/8, -1/8, -1/4, -1/2, -1]의 신호로 6개의 배선을 드라이브한다.

도 13의 실시예는 슬라이스 당 단지 3개의 디지털 출력 드라이버를 이용하지만, 500/6Ω, 500/3Ω, 및 500Ω의 일련의 저항 값을 사용하여 [1, 4/5, 2/5, 1/5, -1/5, -2/5, -4/5, -1]의 신호로 8개의 배선 출력을 드라이브한다.

실시예

적어도 일 실시예에서, 장치는 코드워드의 심벌 세트를 수신하도록 구성된 다중 배선 버스로서, 심벌 세트는 서브채널 코드 벡터의 가중된 합을 나타내며, 각 서브채널 코드 벡터는 대척 가중치의 세트 중 대응하는 대척 가중치에 따라 가중되며, 대척 가중치 세트의 세트는 적어도 두 개의 고유한 크기를 포함하며, 서브채널 코드 벡터는 상호 간에 직교하며, 서브채널 코드 벡터는 스케일링된 직교 매트릭스를 형성하는, 다중 배선 버스와, 다중 배선 버스에 연결되는 디코더로서, 코드워드의 심벌의 수신된 세트를 기초로 각각의 다수의 비교기 출력 값을 생성하도록 구성된 다수의 서브채널 비교기를 포함하며, 각 비교기는 chi-정규화된 입력 가중치의 세트를 포함하며, chi-정규화된 입력 가중치의 각 세트는 각각의 서브채널 코드 벡터에 따라 선택되며, 대척 가중치 세트는, 각 서브채널 비교기가 최소값보다 큰 대척 값을 생성하도록 선택되는, 디코더를 포함한다. 일부 실시예에서, 대척 가중치의 세트는, 각 서브채널 비교기가 실질적으로 유사한 크기의 대척 값을 생성하도록 선택된다.

적어도 일 실시예에서, 대척 가중치의 세트는 구별된 크기를 갖는 적어도 두 개의 대척 가중치를 포함한다.

적어도 일 실시예에서, 대척 가중치의 세트에서의 대척 가중치 각각은 1미만의 크기를 갖는다.

적어도 일 실시예에서, 대척 가중치의 세트는 코드워드 심벌 정규화 상수(μ)를 기초로 한다.

적어도 일 실시예에서, 코드워드 심벌 정규화 상수(μ)는 코드워드의 심벌을 1이하의 크기를 갖는 값으로 정규화한다.

적어도 일 실시예에서, 대척 가중치의 세트에서 대척 가중치의 합은 최소 수직 오프닝 임계치에 대응하는 대척 값에 따라 최대화된다. 적어도 일 실시예에서, 대척 가중치의 세트에서의 대척 가중치의 합은 또한 코드워드 심벌 정규화 상수(μ)에 따라 최대화된다.

적어도 일 실시예에서, 대척 값은 미리 정해진 수직 오프닝 임계치보다 크다.

도 14에 도시한 바와 같이, 적어도 일 실시예에 따른 방법(1400)은, 단계(1402)에서, 다중 배선 버스 상에서 코드워드의 심벌 세트를 수신하는 단계로서, 심벌 세트는 서브채널 코드 벡터의 가중된 합을 나타내고, 각 서브채널 코드 벡터는 대척 가중치의 세트의 대응하는 대척 가중치를 기초로 가중되며, 서브채널 코드 벡터는 상호간에 직교이며, 서브채널 코드 벡터는 스케일링된 직교 매트릭스를 형성하는, 수신 단계와, 단계(1404)에서, 복수의 서브채널 비교기를 사용하여 코드워드의 심벌의 수신된 세트를 기초로 다수의 비교기 출력 값을 생성하는 단계로서, 각 서브채널 비교기는 chi-정규화된 입력 가중치의 세트를 포함하고, chi-정규화된 입력 가중치의 각 세트는 각각의 서브채널 코드 벡터에 따라 선택되며, 각 비교기 출력 값은 대척 값으로서 나타내는, 생성 단계를 포함한다.

적어도 일 실시예에서, 대척 값은 소정의 수직 오프닝 임계치(δ)보다 크다.

도 15에 도시한 바와 같이, 적어도 일 실시예에 따른 방법(1500)은, 단계(1502)에서, 대척 가중치의 세트에 대응하는 벡터를 수신하는 단계, 단계(1504)에서, 코드워드의 심벌의 세트를 생성하는 단계로서, 코드워드는 다수의 서브채널 벡터의 가중된 합을 나타내며, 각 서브채널 벡터의 가중은 대척 가중치의 세트의 대응하는 대척 가중치에 의해 결정되며, 다수의 서브채널 벡터는 스케일링된 직교 매트릭스를 형성하는, 생성 단계, 및 단계(1506)에서, 다중 배선 버스 상에서 코드워드의 심벌의 세트를 송신하는 단계를 포함한다.

적어도 일 실시예에서, 스케일링된 직교 매트릭스는 다음과 같이 나타내며,

대척 가중치의 세트에 대응하는 벡터는 (0, ±3/5, ±2/5)로서 나타낸다.

대척 가중치의 세트에 대응하는 벡터는 (0, ±5/12, ±5/12, ±5/12, ±1/6)로서 나타낸다.

대척 가중치의 세트에 대응하는 벡터는 (0, ±3/8, ±3/8, ±1/2, ±3/8, ±1/4)로서 나타낸다.

대척 가중치의 세트에 대응하는 벡터는 (0, ±3/8, ±1/4, ±3/8, ±1/4, ±3/8)로서 나타낸다.

대척 가중치의 세트에 대응하는 벡터는 (0, ±3/10, ±3/10, ±3/10, ±3/10, ±3/10, ±3/10, ±3/10, ±1/10)로서 나타낸다.

Claims

장치에 있어서,
코드워드의 심벌의 세트를 수신하도록 구성되는 다중 배선 버스로서, 상기 심벌의 세트는 서브채널 코드 벡터의 가중된 합을 나타내고, 각각의 서브채널 코드 벡터는 대척(antipodal) 가중치의 세트의 대응하는 대척 가중치에 따라 가중되고, 상기 대척 가중치 세트의 세트는 적어도 두 개의 고유한 크기를 포함하며, 상기 서브채널 코드 벡터는 상호간에 직교하며, 상기 서브채널 코드 벡터는 스케일링된 직교 매트릭스를 형성하는 것인, 상기 다중 배선 버스; 및
상기 다중 배선 버스에 연결되는 디코더로서, 상기 수신된 코드워드의 심벌의 세트를 기초로 하여 각각의 복수의 비교기 출력 값을 생성하도록 구성되는 복수의 서브채널 비교기를 포함하며, 각 비교기는 chi-정규화된 입력 가중치의 세트를 포함하며, chi-정규화된 입력 가중치의 각 세트는 각 서브채널 코드 벡터에 따라 선택되는 것인, 상기 디코더
를 포함하며,
상기 대척 가중치 세트는, 각 서브채널 비교기가 최소값보다 큰 대척 값을 생성하도록 선택되는 것인, 장치.
제1항에 있어서,
상기 대척 가중치 세트는, 각 서브채널 비교기가 실질적으로 유사한 크기의 대척 값을 생성하도록 선택되는 것인, 장치.
제1항에 있어서,
상기 대척 가중치의 세트에서의 대척 가중치 각각은 1 미만의 크기를 갖는 것인, 장치.
제1항에 있어서,
상기 대척 가중치의 세트는 코드워드 심벌 정규화 상수(μ)를 기초로 하는 것인, 장치.
제4항에 있어서,
상기 코드워드 심벌 정규화 상수(μ)는 상기 코드워드의 심벌을 1 이하의 크기를 갖는 값에 정규화시키는 것인, 장치.
제1항에 있어서,
상기 대척 가중치의 세트에서 대척 가중치의 합은 최소 수직 오프닝(opening) 임계치에 대응하는 대척 값에 따라 최대화되는 것인, 장치.
제6항에 있어서,
상기 대척 가중치의 세트에서 대척 가중치의 합은 또한 상기 코드워드 심벌 정규화 상수(μ)에 따라 최대화되는 것인, 장치.
제1항에 있어서,
상기 대척 값은 미리 정해진 수직 오프닝 임계치(δ)보다 큰 것인, 장치.
방법에 있어서,
대척 가중치의 세트에 대응하는 벡터를 수신하는 단계;
코드워드의 심벌의 세트를 생성하는 단계로서, 상기 코드워드는 복수의 서브채널 벡터의 가중된 합을 나타내며, 각 서브채널 벡터의 가중은 상기 대척 가중치의 세트의 대응하는 대척 가중치에 의해 결정되며, 상기 복수의 서브채널 벡터는 스케일링된 직교 매트릭스를 형성하는 것인, 상기 생성하는 단계; 및
상기 코드워드의 심벌의 세트를 다중 배선 버스 상에서 송신하는 단계
를 포함하는, 방법.
제9항에 있어서,
상기 스케일링된 직교 매트릭스는,

로서 나타내며,
상기 대척 가중치의 세트에 대응하는 벡터는 (0, ±3/5, ±2/5)로서 나타내는 것인, 방법.
제9항에 있어서,
상기 스케일링된 직교 매트릭스는,

로서 나타내며,
상기 대척 가중치의 세트에 대응하는 벡터는 (0, ±5/12, ±5/12, ±5/12, ±1/6)로서 나타내는 것인, 방법.
제9항에 있어서,
상기 스케일링된 직교 매트릭스는,

로서 나타내며,
상기 대척 가중치의 세트에 대응하는 벡터는 (0, ±3/8, ±3/8, ±1/2, ±3/8, ±1/4)로서 나타내는 것인, 방법.
제9항에 있어서,
상기 스케일링된 직교 매트릭스는,

로서 나타내며,
상기 대척 가중치의 세트에 대응하는 벡터는 (0, ±3/8, ±1/4, ±3/8, ±1/4, ±3/8)로서 나타내는 것인, 방법.
제9항에 있어서,
상기 스케일링된 직교 매트릭스는,

로서 나타내며,
상기 대척 가중치의 세트에 대응하는 벡터는 (0, ±3/10, ±3/10, ±3/10, ±3/10, ±3/10, ±3/10, ±3/10, ±1/10)로서 나타내는 것인, 방법.