KR20160130003A - 박막 트랜지스터 표시판 및 그 제조 방법 - Google Patents

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Abstract

박막 트랜지스터 표시판은 절연 기판, 상기 절연 기판 위에 형성되어 있는 게이트 전극, 상기 게이트 전극 위에 형성되어 있는 게이트 절연막, 상기 게이트 절연막 위에 형성되어 있는 반도체층, 상기 반도체층 및 상기 게이트 절연막 위에 형성되어 있으며, 서로 마주하는 소스 전극 및 드레인 전극, 및 상기 드레인 전극과 연결되어 상기 드레인 전극으로부터 전압을 인가받는 화소 전극을 포함하고, 상기 게이트 절연막에서 상기 드레인 전극에 접촉하는 부분의 두께는 다른 부분에 비해 얇게 형성되어 있다.

Description

박막 트랜지스터 표시판 및 그 제조 방법{THIN FILM TRANSISTOR ARRAY PANEL AND MANUFACTURING METHOD THEREOF}
본 발명은 박막 트랜지스터 표시판 및 그 제조 방법에 관한 것으로, 보다 상세하게는 액정 표시 장치를 위한 박막 트랜지스터 표시판 및 그 제조 방법에 관한 것이다.
액정 표시 장치(LCD)는 현재 가장 널리 사용되고 있는 표시 장치 중 하나로서, 전극이 형성되어 있는 두 장의 표시판과 그 사이에 삽입되어 있는 액정층으로 이루어지고, 전극에 전압을 인가하여 전계를 형성함으로써 액정층의 액정 분자들을 재배열시키고, 이를 통해 빛의 투과율을 조절하여 화상을 표시하는 장치이다.
액정 표시 장치는 박막 트랜지스터를 포함하고, 박막 트랜지스터를 포함하는 액정 표시 장치의 표시판에는 서로 교차하는 게이트선 및 데이터선이 형성되어 있고, 화면을 표시하는 영역에 대응하는 화소는 박막 트랜지스터에 연결되어 있다.
게이트선에 게이트 온 전압이 인가되어 박막 트랜지스터가 턴 온되면 데이터선을 통해 인가된 데이터 전압이 화소에 충전된다. 화소에 충전된 화소 전압과 공통 전극에 인가된 공통 전압 사이에 형성된 전계에 따라 액정층의 배열 상태가 결정된다. 데이터 전압은 프레임 별로 극성을 달리하여 인가될 수 있다.
화소에 인가된 데이터 전압은 게이트 전극과 소스 전극 간의 기생 용량(Cgs)에 의해 시프트되어 화소 전압을 형성한다. 이때, 시프트된 전압을 킥백 전압이라 한다.
킥백 전압은 데이터 전압의 계조와 극성에 따라 그 값이 변화하여 프레임마다 화소 전압을 상이하게 한다. 이러한 킥백 전압의 편차로 인하여 화면에 얼룩이 발생하는 문제가 생긴다.
본 발명이 해결하고자 하는 기술적 과제는 킥백 전압의 편차를 줄일 수 있는 액정 표시 장치를 위한 박막 트랜지스터 표시판 및 그 제조 방법을 제공함에 있다.
본 발명의 일 실시예에 따른 박막 트랜지스터 표시판은 절연 기판, 상기 절연 기판 위에 형성되어 있는 게이트 전극, 상기 게이트 전극 위에 형성되어 있는 게이트 절연막, 상기 게이트 절연막 위에 형성되어 있는 반도체층, 상기 반도체층 및 상기 게이트 절연막 위에 형성되어 있으며, 서로 마주하는 소스 전극 및 드레인 전극, 및 상기 드레인 전극과 연결되어 상기 드레인 전극으로부터 전압을 인가받는 화소 전극을 포함하고, 상기 게이트 절연막에서 상기 드레인 전극에 접촉하는 부분의 두께는 다른 부분에 비해 얇게 형성되어 있다.
상기 게이트 절연막에서 상기 소스 전극에 접촉하는 부분의 두께는 다른 부분에 비해 얇게 형성되어 있을 수 있다.
상기 소스 전극, 상기 드레인 전극, 상기 게이트 절연막 및 상기 반도체층의 노출된 부분 위에 형성되어 있는 제1 보호막, 및 상기 제1 보호막 위에 형성되어 있는 제2 보호막을 더 포함할 수 있다.
상기 제1 보호막은 유기 절연 물질 또는 무기 절연 물질로 이루어지고, 상기 제2 보호막은 유기 절연 물질로 이루어질 수 있다.
상기 제2 보호막은 기본색 중 하나를 표시할 수 있는 색필터일 수 있다.
상기 제2 보호막 위에 위치하고 일정한 크기의 공통 전압을 전달받는 공통 전극, 및 상기 공통 전극 위에 위치하는 절연막을 더 포함할 수 있다.
상기 공통 전극은 상기 드레인 전극 주변에 대응하는 영역에 배치되어 있는 개구부를 가지는 면형으로 형성되어 있을 수 있다.
상기 화소 전극은 상기 절연막 위에 위치하고, 상기 제1 보호막, 상기 제2 보호막 및 상기 절연막에 형성되어 있는 접촉 구멍을 통하여 상기 드레인 전극에 물리적 전기적으로 연결될 수 있다.
상기 게이트 전극을 포함하는 게이트선, 상고 소스 전극을 포함하는 데이터선, 및 상기 게이트선 및 상기 데이터선 중 적어도 어느 하나의 끝부분에 위치하는 접속 영역을 더 포함할 수 있다.
상기 접속 영역은, 상기 게이트선의 형성시에 상기 게이트선과 동일한 물질로 상기 절연 기판 위에 형성되는 제1 도전층, 상기 제1 도전층 위에 형성되어 있는 상기 게이트 절연막, 상기 게이트 절연막 위에 형성되어 있는 상기 반도체층, 상기 게이트 절연막 및 상기 반도체층에는 상기 제1 도전층을 드러내는 제1 접촉 구멍이 형성되어 있고, 상기 제1 접촉 구멍을 통해 상기 제1 도전층에 물리적 전기적으로 연결되는 제2 도전층, 상기 제2 도전층 및 상기 게이트 절연막 위에 형성되어 있는 상기 제1 보호막, 상기 제1 보호막 위에 형성되어 있는 상기 제2 보호막, 상기 제2 보호막 위에 형성되어 있는 상기 절연막, 및 상기 제1 보호막, 상기 제2 보호막 및 상기 절연막에는 상기 제2 도전층을 드러내는 제2 접촉 구멍이 형성되어 있고, 상기 제2 접촉 구멍을 통해 상기 제2 도전층과 물리적 전기적으로 연결되는 접속 전극을 포함할 수 있다.
상기 제2 도전층은 상기 소스 전극 및 상기 드레인 전극 형성시에 상기 소스 전극 및 상기 드레인 전극과 동일한 물질로 형성될 수 있다.
상기 접속 전극은 상기 화소 전극 형성시에 상기 화소 전극과 동일한 물질로 형성될 수 있다.
상기 반도체층은 비정질 규소 및 다결정 규소 중 어느 하나를 포함할 수 있다.
상기 반도체층은 산화물 반도체를 포함할 수 있다.
본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판의 제조 방법은 절연 기판 위에 게이트 전극을 형성하는 단계, 상기 게이트 전극 위에 게이트 절연막을 형성하는 단계, 상기 게이트 절연막 위에 반도체층을 형성하는 단계, 드레인 전극이 형성될 위치에 대응하는 영역에 형성되어 있는 반투과부를 포함하는 마스크를 이용하여 식각 공정을 수행하는 단계, 상기 반도체층 및 상기 게이트 절연막 위에 서로 마주하는 소스 전극 및 상기 드레인 전극을 형성하는 단계, 및 상기 드레인 전극과 연결되어 상기 드레인 전극으로부터 전압을 인가받는 화소 전극을 형성하는 단계를 포함하고, 상기 게이트 절연막에서 상기 반부과부에 대응하는 부분의 두께는 다른 부분에 비해 얇게 형성된다.
상기 반투과부는 상기 소스 전극이 형성될 위치에 대응하는 영역에 형성되어 있을 수 있다.
상기 소스 전극, 상기 드레인 전극, 상기 게이트 절연막 및 상기 반도체층의 노출된 부분 위에 형성되어 있는 제1 보호막을 형성하는 단계, 및 상기 제1 보호막 위에 형성되어 있는 제2 보호막을 형성하는 단계를 더 포함할 수 있다.
상기 제2 보호막 위에 위치하고 일정한 크기의 공통 전압을 전달받는 공통 전극을 형성하는 단계, 및 상기 공통 전극 위에 위치하는 절연막을 형성하는 단계를 더 포함할 수 있다.
상기 제1 보호막, 상기 제2 보호막 및 상기 절연막을 관통하여 상기 드레인 전극을 드러내는 접촉 구멍을 형성하는 단계를 더 포함할 수 있다.
상기 화소 전극은 상기 절연막 위에 위치하고, 상기 접촉 구멍을 통하여 상기 드레인 전극에 물리적 전기적으로 연결될 수 있다.
액정 표시 장치에서 킥백 전압의 편차를 줄일 수 있고, 킥백 전압의 편차에 의해 발생하는 화면 얼룩이 발생하지 않도록 할 수 있다.
도 1은 본 발명의 일 실시예에 따른 액정 표시 장치를 위한 박막 트랜지스터 표시판을 나타내는 평면도이다.
도 2는 도 1에 도시한 실시예에 따른 박막 트랜지스터 표시판을 II-II 선을 따라 잘라 도시한 단면도이다.
도 3은 도 1에 도시한 실시예에 따른 박막 트랜지스터 표시판을 III-III 선을 따라 잘라 도시한 단면도이다.
도 4 내지 15는 도 1 내지 3에 도시한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 순서대로 배열한 도면이다.
도 16은 도 1 내지 3에 도시한 실시예에 따른 박막 트랜지스터 표시판에서 박막 트랜지스터의 기생 용량(capacitance)을 설명하기 위한 도면이다.
도 17은 온-상태의 기생 용량에 대한 오프-상태의 기생 용량의 비율의 변화를 시뮬레이션한 결과를 나타내는 그래프이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.
또한, 여러 실시예들에 있어서, 동일한 구성을 가지는 구성요소에 대해서는 동일한 부호를 사용하여 대표적으로 제1 실시예에서 설명하고, 그 외의 실시예에서는 제1 실시예와 다른 구성에 대해서만 설명하기로 한다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체에서, 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 그리고, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
이제, 본 발명의 실시예에 따른 액정 표시 장치를 위한 박막 트랜지스터 표시판에 대하여 도면을 참조하여 상세하게 설명한다.
도 1은 본 발명의 일 실시예에 따른 액정 표시 장치를 위한 박막 트랜지스터 표시판을 나타내는 평면도이다. 도 2는 도 1에 도시한 실시예에 따른 박막 트랜지스터 표시판을 II-II 선을 따라 잘라 도시한 단면도이다. 도 3은 도 1에 도시한 실시예에 따른 박막 트랜지스터 표시판을 III-III 선을 따라 잘라 도시한 단면도이다.
도 1 내지 3을 참조하면, 투명한 유리 또는 플라스틱 등으로 이루어진 절연 기판(110) 위에 게이트선(121)을 포함하는 게이트 도전체가 형성되어 있다.
게이트선(121)은 게이트 전극(124) 및 다른 층 또는 외부 구동 회로와의 접속을 위한 넓은 끝 부분(129)을 포함한다. 게이트선(121)은 게이트 신호를 전달하며 주로 가로 방향으로 뻗어 있다. 게이트선(121)의 넓은 끝 부분(129)이 형성되어 있는 영역을 제1 접속 영역이라 하며, 제1 접속 영역은 도 3에 도시한 구조로 형성될 수 있다.
게이트선(121)은 알루미늄(Al)이나 알루미늄 합금 등 알루미늄 계열 금속, 은(Ag)이나 은 합금 등 은계열 금속, 구리(Cu)나 구리 합금 등 구리 계열 금속, 몰리브덴(Mo)이나 몰리브덴 합금 등 몰리브덴 계열 금속, 크롬(Cr), 탄탈륨(Ta) 및 티타늄(Ti) 따위로 만들어질 수 있다. 그러나 게이트선(121)은 물리적 성질이 다른 적어도 두 개의 도전막을 포함하는 다중막 구조를 가질 수도 있다.
게이트선(121) 및 게이트선(121)의 끝 부분(129) 위에는 질화규소(SiNx) 또는 산화규소(SiOx) 등으로 이루어지는 게이트 절연막(140)이 형성되어 있다. 게이트 절연막(140)은 물리적 성질이 다른 적어도 두 개의 절연층을 포함하는 다층막 구조를 가질 수도 있다.
게이트 절연막(140) 위에는 비정질 규소 또는 다결정 규소 등으로 만들어진 반도체층(154)이 위치한다. 반도체층(154)은 산화물 반도체를 포함할 수 있다. 산화물 반도체는 티타늄(Ti), 하프늄(Hf), 지르코늄(Zr), 알루미늄(Al), 탄탈륨(Ta), 게르마늄(Ge), 아연(Zn), 갈륨(Ga), 주석(Sn) 또는 인듐(In)을 기본으로 하는 산화물, 이들의 복합 산화물인 산화아연(ZnO), 인듐-갈륨-아연 산화물(InGaZnO4), 인듐-아연 산화물(Zn-In-O), 아연-주석 산화물(Zn-Sn-O) 인듐-갈륨 산화물 (In-Ga-O), 인듐-주석 산화물(In-Sn-O), 인듐-지르코늄 산화물(In-Zr-O), 인듐-지르코늄-아연 산화물(In-Zr-Zn-O), 인듐-지르코늄-주석 산화물(In-Zr-Sn-O), 인듐-지르코늄-갈륨 산화물(In-Zr-Ga-O), 인듐-알루미늄 산화물(In-Al-O), 인듐-아연-알루미늄 산화물(In-Zn-Al-O), 인듐-주석-알루미늄 산화물(In-Sn-Al-O), 인듐-알루미늄-갈륨 산화물(In-Al-Ga-O), 인듐-탄탈륨 산화물(In-Ta-O), 인듐-탄탈륨-아연 산화물(In-Ta-Zn-O), 인듐-탄탈륨-주석 산화물(In-Ta-Sn-O), 인듐-탄탈륨-갈륨 산화물(In-Ta-Ga-O), 인듐-게르마늄 산화물(In-Ge-O), 인듐-게르마늄-아연 산화물(In-Ge-Zn-O), 인듐-게르마늄-주석 산화물(In-Ge-Sn-O), 인듐-게르마늄-갈륨 산화물(In-Ge-Ga-O), 티타늄-인듐-아연 산화물(Ti-In-Zn-O), 하프늄-인듐-아연 산화물(Hf-In-Zn-O) 중 어느 하나를 포함할 수 있다.
반도체층(154) 및 게이트 절연막(140) 위에는 소스 전극(173)을 포함하는 데이터선(171)과 드레인 전극(175)을 포함하는 데이터 도전체가 형성되어 있다. 반도체층(154)과 소스 전극(173) 사이 및 반도체층(154)과 드레인 전극(175) 사이에는 저항성 접촉 부재(미도시)가 형성되어 있을 수 있다. 저항성 접촉 부재는 인(phosphorus) 따위의 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위의 물질로 만들어지거나 실리사이드(silicide)로 만들어질 수 있다. 저항성 접촉 부재는 쌍을 이루어 반도체층(154) 위에 배치될 수 있다. 반도체층(154)이 산화물 반도체인 경우, 저항성 접촉 부재(163, 165)는 생략될 수 있다.
데이터선(171)은 다른 층 또는 외부 구동 회로와의 접속을 위한 넓은 끝 부분(미도시)을 포함한다. 데이터선(171)의 넓은 끝 부분이 형성되어 있는 영역을 제2 접속 영역이라 하다. 제2 접속 영역은 제1 접속 영역과 동일한 구조로 형성될 수 있으므로, 제2 접속 영역의 구조에 대한 설명은 생략한다.
데이터선(171)은 데이터 신호를 전달하며 주로 세로 방향으로 뻗어 게이트선(121)과 교차한다. 이때, 데이터선(171)은 액정 표시 장치의 최대 투과율을 얻기 위해서 굽어진 형상을 갖는 제1 굴곡부를 가질 수 있으며, 굴곡부는 화소 영역의 중간 영역에서 서로 만나 V자 형태를 이룰 수 있다. 화소 영역의 중간 영역에는 제1 굴곡부와 소정의 각도를 이루도록 굽어진 제2 굴곡부를 더 포함할 수 있다.
소스 전극(173)은 데이터선(171)의 일부이고, 데이터선(171)과 동일선 상에 배치된다. 드레인 전극(175)은 소스 전극(173)과 나란하게 뻗도록 형성되어 있으며, 소스 전극(173)과 드레인 전극(175)은 서로 마주한다. 따라서, 드레인 전극(175)은 데이터선(171)의 일부와 나란하다.
게이트 전극(124), 소스 전극(173) 및 드레인 전극(175)은 반도체층(154)과 함께 하나의 박막 트랜지스터(thin film transistor, TFT)를 이루며, 박막 트랜지스터의 채널(channel)은 소스 전극(173)과 드레인 전극(175) 사이의 반도체층(154) 부분에 형성된다.
한편, 게이트 절연막(140)에서 소스 전극(173)에 접촉하는 부분 및 드레인 전극(175)에 접촉하는 부분의 두께는 다른 부분에 비해 얇게 형성되어 있다. 이에 따라, 박막 트랜지스터의 기생 용량에 의해 형성되는 킥백 전압의 편차를 줄일 수 있다. 이에 대한 상세한 설명은 도 16 및 17에서 후술한다.
본 발명의 실시예에 따른 박막 트랜지스터 표시판은 데이터선(171)과 동일선 상에 위치하는 소스 전극(173)과 데이터선(171)과 나란하게 뻗어 있는 드레인 전극(175)을 포함함으로써, 데이터 도전체가 차지하는 면적을 넓히지 않고도 박막 트랜지스터의 폭을 넓힐 수 있게 되고, 이에 따라 액정 표시 장치의 개구율이 증가할 수 있다.
데이터선(171)과 드레인 전극(175)은 몰리브덴, 크롬, 탄탈륨 및 티타늄 등 내화성 금속(refractory metal) 또는 이들의 합금으로 만들어지는 것이 바람직하며, 내화성 금속막(도시하지 않음)과 저저항 도전막(도시하지 않음)을 포함하는 다중막 구조를 가질 수 있다. 다중막 구조의 예로는 크롬 또는 몰리브덴 (합금) 하부막과 알루미늄 (합금) 상부막의 이중막, 몰리브덴 (합금) 하부막과 알루미늄 (합금) 중간막과 몰리브덴 (합금) 상부막의 삼중막을 들 수 있다.
데이터 도전체(171, 173, 175), 게이트 절연막(140), 그리고 반도체층(154)의 노출된 부분 위에는 제1 보호막(180n)이 형성되어 있다. 제1 보호막(180n)은 유기 절연 물질 또는 무기 절연 물질 등으로 이루어질 수 있다.
제1 보호막(180n) 위에는 제2 보호막(180q)이 형성되어 있다. 제2 보호막(180q)은 유기 절연 물질로 이루어질 수 있다.
제2 보호막(180q)은 색필터일 수 있다. 제2 보호막(180q)이 색필터인 경우, 제2 보호막(180q)은 기본색(primary color) 중 하나를 고유하게 표시할 수 있으며, 기본색의 예로는 적색, 녹색, 청색 등 삼원색 또는 황색(yellow), 청록색(cyan), 자홍색(magenta) 등을 들 수 있다. 도시하지는 않았지만, 색필터는 기본색 외에 기본색의 혼합색 또는 백색(white)을 표시하는 색필터를 더 포함할 수 있다.
제2 보호막(180q) 위에는 공통 전극(common electrode)(270)이 위치한다. 공통 전극(270)은 면형(planar shape)으로서 절연 기판(110) 전면 위에 통판으로 형성되어 있을 수 있고, 드레인 전극(175) 주변에 대응하는 영역에 배치되어 있는 개구부(138)를 가진다. 즉, 공통 전극(270)은 판 형태의 평면 형태를 가질 수 있다.
인접 화소에 위치하는 공통 전극(270)은 서로 연결되어, 표시 영역 외부에서 공급되는 일정한 크기의 공통 전압을 전달 받을 수 있다.
공통 전극(270) 위에는 절연막(180z)이 위치한다. 절연막(180z)은 유기 절연 물질 또는 무기 절연 물질 등으로 이루어질 수 있다.
절연막(180z) 위에는 화소 전극(191)이 위치한다. 화소 전극(191)은 데이터선(171)의 굴곡부와 거의 나란한 굴곡변(curved edge)을 포함한다. 화소 전극(191)은 복수의 절개부(92)를 가지며, 이웃하는 절개부(92)에 사이에 위치하는 복수의 가지 전극(192)을 포함한다.
화소 전극(191)은 제1 전기장 생성 전극 또는 제1 전극이고, 공통 전극(270)은 제2 전기장 생성 전극 또는 제2 전극이다. 화소 전극(191)과 공통 전극(270)은 수평 전계를 형성할 수 있다.
제1 보호막(180n), 제2 보호막(180q), 그리고 절연막(180z)에는 드레인 전극(175)을 드러내는 접촉 구멍(185)이 형성되어 있다. 화소 전극(191)은 접촉 구멍(185)을 통해 드레인 전극(175)과 물리적 전기적으로 연결되어, 드레인 전극(175)으로부터 전압을 인가 받는다.
이제, 도 3에 도시한 제1 접속 영역의 구조에 대하여 설명한다.
절연 기판(110) 위에 게이트선(121)의 끝 부분(129)이 형성되어 있다. 실시예에 따라 게이트선(121)의 끝 부분(129)은 게이트선(121)의 형성시에 함께 형성되는 게이트선(121)과 연결되지 않는 독립된 제1 도전층일 수 있다. 즉, 제1 도전층은 게이트선(121)과 동일한 물질로 형성될 수 있다.
게이트선(121)의 끝 부분(129)의 위에는 게이트 절연막(140)이 형성되어 있으며, 게이트 절연막(140)의 위에는 반도체층(154)이 형성되어 있다. 게이트 절연막(140)과 반도체층(154)에는 게이트선(121)의 끝 부분(129)을 드러내는 제1 접촉 구멍(81)이 형성되어 있다.
반도체층(154) 및 게이트선(121)의 끝 부분(129)의 노출된 부분 위에는 데이터 도전체(171, 173, 175) 형성 시에 함께 형성되는 제2 도전층(179)이 형성되어 있다. 즉, 제2 도전층(179)은 데이터 도전체(171, 173, 175)와 동일한 물질로 형성될 수 있다. 제2 도전층(179)은 제1 접촉 구멍(81)을 통하여 게이트선(121)의 끝 부분(129)에 물리적 전기적으로 연결된다.
제2 도전층(179) 및 게이트 절연막(140) 위에는 제1 보호막(180n)이 형성되어 있다. 제1 보호막(180n) 위에는 제2 보호막(180q)이 형성되어 있다. 제2 보호막(180q) 위에는 절연막(180z)이 형성되어 있다. 제1 보호막(180n), 제2 보호막(180q) 및 절연막(180z)에는 제2 도전층(179)을 드러내는 제2 접촉 구멍(82)이 형성되어 있다.
절연막(180z) 및 제2 도전층(179)의 노출된 부분 위에는 화소 전극(191) 형성시에 함께 형성되는 접속 전극(199)이 형성되어 있다. 즉, 접속 전극(199)은 화소 전극(191)과 동일한 물질로 형성될 수 있다. 접속 전극(199)은 제2 접촉 구멍(82)을 통하여 제2 도전층(179)과 물리적 전기적으로 연결된다.
접속 전극(199)은 외부 구동 회로에 접속될 수 있으며, 외부 구동 회로에서 생성된 게이트 신호가 접속 전극(199)을 통하여 게이트선(121)의 끝 부분(129)에 전달됨으로써, 게이트선(121)에 게이트 신호가 인가될 수 있다.
여기서는 게이트선(121)에 연결되어 있는 제1 접속 영역의 구조에 대하여 설명하였다. 데이터선(171)에 연결되어 있는 제2 접속 영역의 구조는 제1 접속 영역의 구조와 동일할 수 있다. 다만, 제2 접속 영역에서는 데이터 도전체(171, 173, 175) 형성 시에 함께 형성되는 제2 도전층(179)이 데이터선(171)의 끝부분으로써 데이터선(171)에 연결되고, 게이트선(129)의 끝부분은 게이트선(121)의 형성시에 함께 형성될 뿐이고 게이트선(121)에 연결되지 않는다.
이하, 도 4 내지 15를 참조하여 도 1 내지 3에 도시한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법에 대하여 설명한다.
도 4 내지 15는 도 1 내지 3에 도시한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 순서대로 배열한 도면이다.
도 4 및 5에서 도시하고 있는 바와 같이, 투명한 유리 또는 플라스틱 등으로 만들어진 절연 기판(110) 위에 게이트 전극(124) 및 게이트선(121)의 끝 부분(129)을 형성한다. 즉, 절연 기판(110) 위에 게이트선(121)을 형성하는 과정에서 게이트 전극(124) 및 게이트선(121)의 끝 부분(129)을 형성한다. 게이트선(121)을 형성하는 과정은 절연 기판(110) 위에 도전막을 스퍼터링 따위로 적층한 다음, 마스크를 이용한 식각 공정으로 패터닝하는 방법으로 수행될 수 있다.
그 후, 도 6 및 7에서 도시하고 있는 바와 같이, 게이트 전극(124) 및 게이트선(121)의 끝 부분(129) 위에 게이트 절연막(140)을 형성하고, 게이트 절연막(140) 위에 반도체층(154)을 형성한 후, 마스크(MSK)를 이용한 식각 공정을 수행한다.
마스크(MSK)는 차광부(BL), 반투과부(HT) 및 투과부(FT)를 포함한다. 마스크(MSK)는 하프톤 포토마스크(halftone photomask) 또는 슬릿 마스크(slit mask)일 수 있다. 반투과부(HT)는 소스 전극(173) 및 드레인 전극(175)이 형성될 위치에 대응하는 영역에 형성되어 있다. 투과부(FT)는 제1 접촉 구멍(81)이 형성될 위치에 대응하는 영역에 형성되어 있다. 차광부(BL)는 소스 전극(173), 드레인 전극(175) 및 제1 접촉 구멍(81)이 형성될 위치를 제외한 영역에 형성되어 있다. 반투과부(HT)를 통한 노광량은 투과부(FT)를 통한 노광량보다 적으며, 반투과부(HT)를 통한 노광량을 적절히 조절하여 식각 정도를 조절할 수 있다.
마스크(MSK)를 이용한 식각 공정에 의하여, 반투과부(HT)에 대응하는 부분의 반도체층(154)이 제거되고, 게이트 절연막(140)이 일부 제거되어 두께가 얇아진다. 그리고 투과부(FT)에 대응하는 부분의 반도체층(154) 및 게이트 절연막(140)이 제거되어 제1 접촉 구멍(81)이 형성된다.
그 후, 절연 기판(110) 위에 도전막을 스퍼터링 따위로 적층한 다음, 마스크를 이용한 식각 공정으로 패터닝함으로써, 도 8 및 9에 도시하고 있는 바와 같이, 반도체층(154) 및 게이트 절연막(140) 위에 소스 전극(173)과 드레인 전극(175)을 포함하는 데이터 도전체 및 제1 접속 영역의 제2 도전층(179)을 형성한다.
그 후, 도 10 및 11에 도시하고 있는 바와 같이, 소스 전극(173), 드레인 전극(175), 제2 도전층(179), 게이트 절연막(140) 및 반도체층(154)의 노출된 부분 위에 제1 보호막(180n)을 형성한다. 그리고 제1 보호막(180n) 위에 제2 보호막(180q)을 형성한다. 제2 보호막(180q)은 색필터일 수 있으며, 마스크를 이용한 식각 공정으로 색필터의 배치 패턴에 맞게 제2 보호막(180q)이 패터닝될 수 있다.
그 후, 도 12 및 13에 도시하고 있는 바와 같이, 제2 보호막(180q) 위에 공통 전극(270)을 형성한다. 공통 전극(270)은 마스크를 이용한 식각 공정으로 패터닝될 수 있다. 공통 전극(270)은 다결정, 단결정 또는 비정질의 ITO(indium tin oxide), 또는 IZO(indium zinc oxide) 등의 투명한 도전 물질로 만들어질 수 있다.
그 후, 도 14 및 15에 도시하고 있는 바와 같이, 공통 전극(270) 위에 절연막(180z)을 형성하고, 마스크를 이용하여 제1 보호막(180n), 제2 보호막(180q) 및 절연막(180z)을 관통하여 드레인 전극(175)을 드러내는 접촉 구멍(185) 및 제2 도전층(179)을 드러내는 제2 접촉 구멍(82)을 형성한다.
그 후, 절연막(180z) 위에 도전막을 스퍼터링 따위로 적층한 다음, 마스크를 이용한 식각 공정으로 패터닝함으로써, 도 2 및 3에 도시하고 있는 바와 같이, 화소 전극(191) 및 접속 전극(199)을 형성한다.
이제, 도 16 및 17을 참조하여, 본 발명의 실시예에 따른 박막 트랜지스터 표시판에서 박막 트랜지스터의 기생 용량에 대하여 설명한다.
도 16은 도 1 내지 3에 도시한 실시예에 따른 박막 트랜지스터 표시판에서 박막 트랜지스터의 기생 용량(capacitance)을 설명하기 위한 도면이다.
본 발명의 실시예에 따른 박막 트랜지스터의 기생 용량은 박막 트랜지스터가 오프 상태(off-state)일 때 수학식 1과 같이 형성되고, 박막 트랜지스터가 온 상태(on-state)일 때 수학식 2와 같이 형성될 수 있다. 여기서는 소스 전극(173) 및 드레인 전극(175) 중 어느 하나에 의한 기생 용량을 나타낸다. 소스 전극(173) 및 드레인 전극(175) 모두에 의한 기생 용량은 수학식 1 및 2에서 Lga와 Lgs 대신에 2Lga와 2Lgs를 대입하면 구할 수 있다.
Figure pat00001
Figure pat00002
여기서, Coff는 오프 상태인 박막 트랜지스터의 기생 용량이고, Con은 온 상태인 박막 트랜지스터의 기생 용량이다. W는 박막 트랜지스터의 폭이고, Lga는 소스 전극(173)(또는 드레인 전극(175))과 반도체층(154)이 중첩되는 부분의 길이이고, Lgs는 반도체층(154)과 중첩하지 않으면서 게이트 전극(124)과 소스 전극(173)(또는 드레인 전극(175))이 중첩되는 부분의 길이이고, L은 반도체층(154)에서 소스 전극(173) 및 드레인 전극(175)과 중첩되지 않는 부분의 길이이다. tinsulator1는 게이트 절연막(140)에서 소스 전극(173)(또는 드레인 전극(175))과 접하는 부분의 두께, 즉 도 6에서 마스크(MSK)에 의해 두께가 얇아진 부분의 게이트 절연막(140)의 두께이고, tinsulator2은 게이트 절연막(140)의 원래의 두께이고, tacitve은 반도체층(154)의 두께이다. ε0는 진공에서의 유전율이고, εr1은 게이트 절연막(140)의 유전율이고, εr2은 반도체층(154)의 유전율이다.
tinsulator1가 작아질수록 Coff와 Con의 값은 유사한 값으로 근접하게 된다. 즉, 게이트 절연막(140)에서 소스 전극(173)(또는 드레인 전극(175))과 접하는 부분의 두께가 얇아질수록 박막 트랜지스터의 기생 용량의 편차가 줄어들게 된다. 박막 트랜지스터의 기생 용량의 편차가 줄어들게 되면, 킥백 전압의 편차도 줄어들게 된다. 이에 따라, 킥백 전압의 편차로 인한 화면 얼룩을 개선할 수 있다.
도 17은 온-상태의 기생 용량에 대한 오프-상태의 기생 용량의 비율의 변화를 시뮬레이션한 결과를 나타내는 그래프이다.
Lga는 0.5um이고, Lgs는 1.5um이고, W는 4um이고, L은 4.2um이고, tinsulator2는 300nm이고, tacitve은 35nm인 박막 트랜지스터에서 tinsulator1를 변화시키면서 Coff/Con의 비율을 시뮬레이션하였다.
도 17에 도시한 바와 같이, tinsulator1가 줄어들수록 Coff/Con의 비율이 100%에 근접하는 것을 볼 수 있다. 즉, 박막 트랜지스터의 기생 용량의 편차가 줄어들게 된다.
이상에서, 게이트 절연막(140)에서 소스 전극(173)과 접하는 부분과 드레인 전극(175)과 접하는 부분의 두께를 줄여서 박막 트랜지스터의 기생 용량의 편차를 줄이는 것으로 예시하였다. 하지만, 실시예에 따라서는 게이트 절연막(140)에서 소스 전극(173)과 접하는 부분의 두께는 줄이지 않고 원래의 게이트 절연막(140)의 두께를 가지도록 할 수 있다. 이는 데이터선(171)의 지연을 증가시키지 않기 위함이다.
지금까지 참조한 도면과 기재된 발명의 상세한 설명은 단지 본 발명의 예시적인 것으로서, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
110 : 절연 기판
124 : 게이트 전극
140 : 게이트 절연막
154 : 반도체층
173 : 소스 전극
175 : 드레인 전극

Claims (20)

  1. 절연 기판;
    상기 절연 기판 위에 형성되어 있는 게이트 전극;
    상기 게이트 전극 위에 형성되어 있는 게이트 절연막;
    상기 게이트 절연막 위에 형성되어 있는 반도체층;
    상기 반도체층 및 상기 게이트 절연막 위에 형성되어 있으며, 서로 마주하는 소스 전극 및 드레인 전극; 및
    상기 드레인 전극과 연결되어 상기 드레인 전극으로부터 전압을 인가받는 화소 전극을 포함하고,
    상기 게이트 절연막에서 상기 드레인 전극에 접촉하는 부분의 두께는 다른 부분에 비해 얇게 형성되어 있는 박막 트랜지스터 표시판.
  2. 제1 항에 있어서,
    상기 게이트 절연막에서 상기 소스 전극에 접촉하는 부분의 두께는 다른 부분에 비해 얇게 형성되어 있는 박막 트랜지스터 표시판.
  3. 제1 항에 있어서,
    상기 소스 전극, 상기 드레인 전극, 상기 게이트 절연막 및 상기 반도체층의 노출된 부분 위에 형성되어 있는 제1 보호막; 및
    상기 제1 보호막 위에 형성되어 있는 제2 보호막을 더 포함하는 박막 트랜지스터 표시판.
  4. 제3 항에 있어서,
    상기 제1 보호막은 유기 절연 물질 또는 무기 절연 물질로 이루어지고, 상기 제2 보호막은 유기 절연 물질로 이루어진 박막 트랜지스터 표시판.
  5. 제4 항에 있어서,
    상기 제2 보호막은 기본색 중 하나를 표시할 수 있는 색필터인 박막 트랜지스터 표시판.
  6. 제3 항에 있어서,
    상기 제2 보호막 위에 위치하고 일정한 크기의 공통 전압을 전달받는 공통 전극; 및
    상기 공통 전극 위에 위치하는 절연막을 더 포함하는 박막 트랜지스터 표시판.
  7. 제6 항에 있어서,
    상기 공통 전극은 상기 드레인 전극 주변에 대응하는 영역에 배치되어 있는 개구부를 가지는 면형으로 형성되어 있는 박막 트랜지스터 표시판.
  8. 제7 항에 있어서,
    상기 화소 전극은 상기 절연막 위에 위치하고, 상기 제1 보호막, 상기 제2 보호막 및 상기 절연막에 형성되어 있는 접촉 구멍을 통하여 상기 드레인 전극에 물리적 전기적으로 연결되는 박막 트랜지스터 표시판.
  9. 제8 항에 있어서,
    상기 게이트 전극을 포함하는 게이트선;
    상고 소스 전극을 포함하는 데이터선; 및
    상기 게이트선 및 상기 데이터선 중 적어도 어느 하나의 끝부분에 위치하는 접속 영역을 더 포함하는 박막 트랜지스터 표시판.
  10. 제9 항에 있어서,
    상기 접속 영역은,
    상기 게이트선의 형성시에 상기 게이트선과 동일한 물질로 상기 절연 기판 위에 형성되는 제1 도전층;
    상기 제1 도전층 위에 형성되어 있는 상기 게이트 절연막;
    상기 게이트 절연막 위에 형성되어 있는 상기 반도체층;
    상기 게이트 절연막 및 상기 반도체층에는 상기 제1 도전층을 드러내는 제1 접촉 구멍이 형성되어 있고, 상기 제1 접촉 구멍을 통해 상기 제1 도전층에 물리적 전기적으로 연결되는 제2 도전층;
    상기 제2 도전층 및 상기 게이트 절연막 위에 형성되어 있는 상기 제1 보호막;
    상기 제1 보호막 위에 형성되어 있는 상기 제2 보호막;
    상기 제2 보호막 위에 형성되어 있는 상기 절연막; 및
    상기 제1 보호막, 상기 제2 보호막 및 상기 절연막에는 상기 제2 도전층을 드러내는 제2 접촉 구멍이 형성되어 있고, 상기 제2 접촉 구멍을 통해 상기 제2 도전층과 물리적 전기적으로 연결되는 접속 전극을 포함하는 박막 트랜지스터 표시판.
  11. 제10 항에 있어서,
    상기 제2 도전층은 상기 소스 전극 및 상기 드레인 전극 형성시에 상기 소스 전극 및 상기 드레인 전극과 동일한 물질로 형성되는 박막 트랜지스터 표시판.
  12. 제11 항에 있어서,
    상기 접속 전극은 상기 화소 전극 형성시에 상기 화소 전극과 동일한 물질로 형성되는 박막 트랜지스터 표시판.
  13. 제1 항에 있어서,
    상기 반도체층은 비정질 규소 및 다결정 규소 중 어느 하나를 포함하는 박막 트랜지스터 표시판.
  14. 제1 항에 있어서,
    상기 반도체층은 산화물 반도체를 포함하는 박막 트랜지스터 표시판.
  15. 절연 기판 위에 게이트 전극을 형성하는 단계;
    상기 게이트 전극 위에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 위에 반도체층을 형성하는 단계;
    드레인 전극이 형성될 위치에 대응하는 영역에 형성되어 있는 반투과부를 포함하는 마스크를 이용하여 식각 공정을 수행하는 단계;
    상기 반도체층 및 상기 게이트 절연막 위에 서로 마주하는 소스 전극 및 상기 드레인 전극을 형성하는 단계; 및
    상기 드레인 전극과 연결되어 상기 드레인 전극으로부터 전압을 인가받는 화소 전극을 형성하는 단계를 포함하고,
    상기 게이트 절연막에서 상기 반부과부에 대응하는 부분의 두께는 다른 부분에 비해 얇게 형성되는 박막 트랜지스터 표시판의 제조 방법.
  16. 제15 항에 있어서,
    상기 반투과부는 상기 소스 전극이 형성될 위치에 대응하는 영역에 형성되어 있는 박막 트랜지스터 표시판의 제조 방법.
  17. 제15 항에 있어서,
    상기 소스 전극, 상기 드레인 전극, 상기 게이트 절연막 및 상기 반도체층의 노출된 부분 위에 형성되어 있는 제1 보호막을 형성하는 단계; 및
    상기 제1 보호막 위에 형성되어 있는 제2 보호막을 형성하는 단계를 더 포함하는 박막 트랜지스터 표시판의 제조 방법.
  18. 제17 항에 있어서,
    상기 제2 보호막 위에 위치하고 일정한 크기의 공통 전압을 전달받는 공통 전극을 형성하는 단계; 및
    상기 공통 전극 위에 위치하는 절연막을 형성하는 단계를 더 포함하는 박막 트랜지스터 표시판의 제조 방법.
  19. 제18 항에 있어서,
    상기 제1 보호막, 상기 제2 보호막 및 상기 절연막을 관통하여 상기 드레인 전극을 드러내는 접촉 구멍을 형성하는 단계를 더 포함하는 박막 트랜지스터 표시판의 제조 방법.
  20. 제19 항에 있어서,
    상기 화소 전극은 상기 절연막 위에 위치하고, 상기 접촉 구멍을 통하여 상기 드레인 전극에 물리적 전기적으로 연결되는 박막 트랜지스터 표시판의 제조 방법.
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