KR20160124796A - 복합 기판 - Google Patents

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KR20160124796A
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KR
South Korea
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silicon
substrate
thin film
coating layer
single crystal
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KR1020167024662A
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Inventor
마코토 카와이
시게루 코니시
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신에쓰 가가꾸 고교 가부시끼가이샤
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Publication date
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Abstract

열전도율이 5W/m·K 이상, 또한 체적저항률이 1×108Ω·cm 이상의 무기 절연성 소결체 기판(11)의 적어도 표면에 단결정 반도체 박막(13)을 갖는 복합 기판에 있어서, 상기 무기 절연성 소결체 기판(11)과 단결정 반도체 박막(13) 사이에 다결정 실리콘 또는 아몰포스 실리콘으로 이루어지는 실리콘 피복층(12)을 갖는 복합 기판. 본 발명에 의해, 가시광선에 불투명하고 열전도성이 좋으며, 더욱이 고주파 영역에서의 손실이 작고, 또한 저렴한 세라믹스 소결체 위에 단결정 실리콘 박막을 설치한 복합 기판이어도 소결체로부터의 금속 불순물 오염을 억제하여, 특성을 향상시키는 것이 가능하게 된다.

Description

복합 기판{COMPOSITE SUBSTRATE}
본 발명은 열전도성이 높은 질화 규소나 질화 알루미늄과 같은 소결체 기판의 표면에 실리콘 박막을 형성한 주로 고주파용의 반도체 디바이스 제조용의 복합 기판에 관한 것이다.
최근, 실리콘계 반도체 디바이스에서는, 디자인룰의 미세화에 따라, 점점 그 성능이 향상되고 있다. 그 때문에 개개의 트랜지스터나 트랜지스터 사이를 접속시키는 금속 배선으로부터의 방열이 문제가 되고 있다. 이 문제에 대응하기 위해, 디바이스의 제작 후에 실리콘 기판의 이면을 100∼수백㎛ 정도까지 얇게 하고, 거대한 팬을 칩 위에 부착하여 방열을 촉진하는 것이나, 수냉 튜브를 둘러싸게 한 것도 출현하고 있다.
그러나, 실제로 실리콘을 얇게 해도, 디바이스가 만들어지는 영역은 표면으로부터 수㎛ 정도의 두께까지이며, 그 이외의 영역은 열이 축적되는 곳으로 작용하므로 방열이라고 하는 관점에서는 효율이 나빠지고 있다. 또한 최근, 고성능 프로세서 등에 사용되는 SOI 웨이퍼 등은 디바이스 활성층의 바로 아래에 SiO2로 이루어지는 절연층을 개재한 구조를 가지고 있는데, SiO2의 열전도율은 1.38W/m·k로 낮아서, 방열이라고 하는 관점에서 극히 문제였다. 또한 실리콘 기판은 유전 특성의 관계에서 고주파 영역에서의 손실이 커, 그 사용에는 한계가 있었다.
또 열전도성이 좋고, 또한 고주파 영역에서의 손실이 작다는 점에서 사파이어 기판을 사용한 실리콘·온·사파이어(SOS)가 주목받고 있지만, 이하의 문제가 있다. 즉 사파이어 기판은 가시광 영역에서 투명하기 때문에, 디바이스 제조 프로세스 중에 기판의 유무 확인이나 웨이퍼의 위치 결정에 사용하는 광 센서에 반응하지 않는 문제가 있다. 또한 사파이어 기판의 비용이 높다고 하는 문제가 있다. 또한 실리콘과의 열팽창률차도 커서 복합 기판의 열처리나 성막시에 휨이 발생하기 쉬워 대구경화하기 어렵다고 하는 문제도 있었다.
또한 가시광선에 불투명하고 열전도성이 좋고, 또한 저렴한 기판으로서, 질화 규소나 질화 알루미늄 등의 세라믹스 소결체를 들 수 있다. 그러나, 이것들은 질화 규소나 질화 알루미늄의 분체를 소결 조제로 굳힌 것이기 때문에, 분체 중에 포함되는 Fe나 Al 등의 금속 불순물, 혹은 알루미나 등 소결 조제 자체가 디바이스 제조 프로세스 중의 오염 원인이 되어, 그 사용이 곤란하다고 하는 문제가 있었다.
또한, 본 발명에 관련되는 선행기술로서 국제공개 제2013/094665호(특허문헌 1)를 들 수 있다.
국제공개 제2013/094665호
(발명의 개요)
(발명이 해결하고자 하는 과제)
본 발명은 상기 사정을 감안하여 이루어진 것으로, 가시광선에 불투명하고 열전도성이 좋고, 더욱이 고주파 영역에서의 손실이 작고, 또한 저렴한 세라믹스 소결체 위에 단결정 실리콘 박막을 설치한 복합 기판으로서, 소결체로부터의 금속 불순물 오염을 억제하여, 특성을 향상시키는 것이 가능한 복합 기판을 제공하는 것을 목적으로 한다.
본 발명자들은 열전도율이 5W/m·K 이상, 또한 체적저항률이 1×108Ω·cm 이상의 무기 절연성 소결체 기판의 적어도 표면에 단결정 반도체 박막을 갖는 복합 기판에 있어서, 상기 무기 절연성 소결체 기판과 단결정 반도체 박막 사이에 다결정 실리콘 또는 아몰포스 실리콘으로 이루어지는 실리콘 피복층을 개재시킨 복합 기판을 사용함으로써, 상기 목적이 효과적으로 달성되는 것을 발견했다.
즉 본 발명은, 하기의 복합 기판을 제공한다.
[1] 열전도율이 5W/m·K 이상, 또한 체적저항률이 1×108Ω·cm 이상의 무기 절연성 소결체 기판의 적어도 표면에 단결정 반도체 박막을 갖는 복합 기판에 있어서, 상기 무기 절연성 소결체 기판과 단결정 반도체 박막 사이에 다결정 실리콘 또는 아몰포스 실리콘으로 이루어지는 실리콘 피복층을 갖는 것을 특징으로 하는 복합 기판.
[2] 상기 실리콘 피복층이 상기 무기 절연성 소결체 기판의 전체를 덮고 있는 것을 특징으로 하는 [1] 기재의 복합 기판.
[3] 상기 실리콘 피복층이 스퍼터링법, 전자빔 증착법, 화학 기상 성장법 또는 에피 성장법으로 형성된 고순도 실리콘층인 것을 특징으로 하는 [1] 또는 [2] 기재의 복합 기판.
[4] 상기 무기 절연성 소결체 기판은 질화 규소, 질화 알루미늄 또는 SIALON을 주성분으로 하는 것을 특징으로 하는 [1]∼[3] 중 어느 하나에 기재된 복합 기판.
[5] 상기 단결정 반도체 박막이 단결정 실리콘인 것을 특징으로 하는 [1]∼[4] 중 어느 하나에 기재된 복합 기판.
[6] 화학 기상 성장법으로 형성된 질화 규소 피복층을 상기 무기 절연성 소결체 기판과 실리콘 피복층 사이에 더 갖는 것을 특징으로 하는 [1]∼[5] 중 어느 하나에 기재된 복합 기판.
[7] 상기 실리콘 피복층과 단결정 반도체 박막 사이에, 산화 실리콘, 질화 규소, 질화 알루미늄 및 SIALON으로부터 선택된 재료로 이루어지는 중간절연층을 적어도 1층 갖는 것을 특징으로 하는 [1]∼[6] 중 어느 하나에 기재된 복합 기판.
본 발명에 의하면, 가시광에 불투명하고 열전도성이 좋으며, 더욱이 고주파 영역에서의 손실이 작고, 저렴한 무기 절연성 소결체를 사용하여, 금속 불순물 오염이 억제된 저렴한 복합 기판을 제공할 수 있다.
도 1은 본 발명에 따른 복합 기판의 구성예를 도시하는 단면도이다.
(발명을 실시하기 위한 형태)
이하에, 본 발명에 따른 복합 기판의 1 실시형태에 있어서의 구성에 대하여 설명한다.
본 발명에 따른 복합 기판은 열전도율이 5W/m·K 이상, 또한 체적저항률이 1×108Ω·cm 이상의 무기 절연성 소결체 기판의 적어도 표면에 단결정 반도체 박막을 갖는 복합 기판에 있어서, 상기 무기 절연성 소결체 기판과 단결정 반도체 박막 사이에 다결정 실리콘 또는 아몰포스 실리콘으로 이루어지는 실리콘 피복층을 갖는 것을 특징으로 한다.
여기에서, 기판으로서 사용하는 무기 절연성 소결체로서는 그 열전도율은 SiO2의 열전도율 1.5W/m·k보다 높은 것이 바람직하고, 보다 바람직하게는 5W/m·k 이상, 더욱 바람직하게는 10W/m·k 이상이다. 그 상한은 특별히 제한되지 않지만, 통상 2,500W/m·K 이하, 특히 2,000W/m·K 이하이다.
또한 유전 특성에 의한 전력 손실을 억제하기 위하여, 기판의 체적저항률이 가능한 한 높은 것이 바람직하며, 적어도 1×108Ω·cm 이상인 것이 바람직하고, 보다 바람직하게는 1×1010Ω·cm 이상이다. 그 상한은 특별히 제한되지 않지만, 통상 1×1018Ω·cm 이하, 특히 1×1016Ω·cm 이하이다.
이들 조건을 충족시키는 무기 절연성 소결체로서는 질화 규소, 질화 알루미늄, 사이알론(SIALON: Si3N4·Al2O3) 등을 주성분으로 하는 소결체를 들 수 있다. 그 중에서도, 디바이스 제조 프로세스 중에 사용되는 약액 내성이 높은 것, 또한 기판 비용이 저렴하다는 점에서, 질화 규소가 가장 바람직하다. 또한, 「주성분」이란 질화 규소, 질화 알루미늄, SIALON을 주원료로 하고, 그 이외에 소결 조제 등의 부원료를 포함한다는 의미이며, 질화 규소, 질화 알루미늄 또는 SIALON을 바람직하게는 전체의 50질량% 이상, 보다 바람직하게는 80질량% 이상, 특히 바람직하게는 90질량% 이상 포함하는 것이다.
또한, 상기 기판 두께는 100∼2,000㎛, 특히 200∼1,000㎛로 하는 것이 바람직하다.
상기 소결체에는 Fe, Al 등의 금속 원소, 특히 Al이 많이 포함되는 경우가 있고, 그것들이 디바이스 제조 프로세스에 있어서 용출 혹은 확산 등에 의해 악영향을 미칠 우려가 있다.
이 경우, 기판 중의 불순물 농도를 ICP-MS법(유도 결합 플라즈마 질량 분석법)으로 평가한 경우, Fe가 1×1017atoms/cm3 이하, Al이 1×1017atoms/cm3 이하의 경우에는, 기판 표면에 직접 단결정 반도체막을 형성할 수 있지만, Fe가 상기 농도를 초과하고 1×1020atoms/cm3 이하, Al이 상기 농도를 초과하고 1×1020atoms/cm3 이하의 경우에는, 이들 불순물의 용출을 방지하기 위해, 기판 전체를 다결정 실리콘 또는 아몰포스 실리콘으로 이루어지는 실리콘 피복층으로 덮는 것이 바람직하다. 물론, Fe가 1×1017atoms/cm3 이하, Al이 1×1017atoms/cm3 이하의 경우도, 상기 실리콘 피복층을 형성하는 것이 추장(推奬)된다. 상기 실리콘 피복층을 통하여, 소자를 형성하는 단결정 반도체막, 구체적으로는 단결정 실리콘막을 설치함으로써, 원하는 복합 기판을 얻을 수 있다. 또한, 상기 실리콘 피복층은 기판의 표면뿐만 아니라, 이면 및 측면에도 설치하여 기판 전체를 덮는 것이 바람직하다.
상기 실리콘 피복층은 기판 중의 금속 불순물의 용출 혹은 확산 방지가 목적이며, 이 실리콘 피복층은 고순도일 필요가 있다. 그것을 실현하기 위해, 실리콘 피복층을 설치하는 수단으로서 스퍼터링법, 전자빔 증착법, 화학 기상 성장법 또는 에피 성장법을 사용하는 것이 바람직하다. 이러한 수단을 사용함으로써, 실리콘 피복층의 막 중의 Al 및 Fe의 각각의 농도를 소결체 중의 농도 이하, 전형적으로는 1×1017atoms/cm3 이하, 바람직하게는 1×1016atoms/cm3 이하, 보다 바람직하게는 1×1015atoms/cm3 이하로 할 수 있어, 기판으로부터의 금속 불순물 오염을 억제할 수 있다. 실리콘 피복층을 구성하는 다결정 실리콘이나 아몰포스 실리콘은 일반적으로 자주 사용되는 막이기 때문에, 염가이며 또한 용이하게 형성하는 것이 가능하다.
또한 실리콘 피복층에 의해, 단결정 반도체 박막과 기판 사이에서 양호한 밀착성이 얻어지기 쉬워지고, 또는 후술하는 중간절연층을 설치하는 경우에는 이 중간절연층을 통한 단결정 반도체 박막과 기판 사이에서 양호한 밀착성이 얻어지기 쉬워진다.
또한, 실리콘 피복층의 두께는 0.01∼50㎛, 특히 0.1∼20㎛로 하는 것이 바람직하다. 두께가 0.01㎛ 미만에서는 기판으로부터의 금속 불순물 오염을 억제하는 것이 곤란하게 될 우려가 있고, 50㎛ 초과에서는 비용면에서 불리하게 되는 경우가 있다.
상기 실리콘 피복층을 통하여 형성되는 단결정 반도체 박막으로서는, 단결정 실리콘막으로 하면, 통상의 벌크의 실리콘 기판을 사용하는 CMOS 공정에서 디바이스를 형성하는 것이 가능하게 되어, 바람직하다. 또한 단결정 반도체 박막의 두께로서는 통상 0.01∼100㎛, 특히 0.05∼1㎛로 하는 것이 바람직하다. 이 경우, 단결정 반도체 박막의 형성 방법으로서는, 스마트컷법과 같은 수소나 희가스 이온을 이온 주입한 단결정 반도체 기판을 라미네이션한 후, 이온 주입한 층으로부터 박리하고 전사하는 방법(이 방법을 라미네이션법이라고 칭함), Si나 SOI 등의 반도체층을 접합한 후, 기계적 및/또는 화학적 수단으로 얇게 하는 방법 등을 들 수 있다.
또한 상기 무기 절연성 소결체 기판이 화학 기상 성장법으로 형성된 질화 규소로 피복되고, 그 위에 실리콘 피복층을 설치하면, 더한층 금속 불순물 오염을 억제할 수 있다.
이 질화 규소의 피복층의 두께는 0.01∼50㎛, 특히 0.1∼20㎛로 하는 것이 바람직하다.
또한 상기 실리콘 피복층과 단결정 반도체 박막 사이에, 산화 실리콘, 질화 규소, 질화 알루미늄 및 SIALON으로부터 선택된 재료로 이루어지는 중간절연층을 적어도 1층 설치하면, 실리콘 피복층과 단결정 반도체 박막 사이가 절연되어, 제작하는 디바이스 특성이 양호하게 되므로 더한층 바람직하다. 또한, 중간절연층을 설치하는 수단으로서 스퍼터링, 전자빔 증착 또는 화학 기상 성장법을 사용하는 것이 바람직하다. 또한 이 중간절연층의 두께는 0.01∼50㎛, 특히 0.1∼20㎛로 하는 것이 바람직하다.
이 경우의 복합 기판의 제조 수순으로서는, 상기 실리콘 피복층 위에 이 중간절연층을 형성한 후에, 상기 라미네이션법에 의해 단결정 반도체 박막을 형성해도 된다. 이 때, 기판 전체면을 피복한 실리콘 피복층 전체면을 중간절연층으로 더 피복한 것으로 하면 된다. 또는, 복합 기판의 다른 제조 수순으로서, 라미네이션법에 있어서의 단결정 반도체 기판의 표면에 이 중간절연층을 형성하고, 이온 주입한 후에, 실리콘 피복층에 중간절연층이 접하도록 라미네이션을 행하고, 이온 주입한 층으로부터 박리하고 전사하도록 해도 된다. 이 때, 중간절연층은 실리콘 피복층과 단결정 반도체 박막 사이에만 개재층으로서 존재한다.
본 발명의 복합 기판은 주로 발열이 큰 파워 디바이스나 고주파를 사용하는 RF 디바이스 등에 사용된다.
(실시예)
이하에, 실시예 및 비교예를 들어, 본 발명을 더욱 구체적으로 설명하지만, 본 발명은 하기의 실시예에 한정되는 것은 아니다.
[실시예 1]
본 실시예에서 제작하는 복합 기판의 구성을 도 1에 도시한다.
우선 무기 절연성 소결체 기판(11)으로서 외경 200mm, 두께 725㎛의 Si3N4 소결체를 제작했다. 이 기판의 체적저항률을 4단자법으로 측정한 바, 1×1014Ω·cm였다. 또한 기판의 열전도율을 레이저 플래시법으로 측정한 바, 15W/m·k였다.
이 기판(11)의 전체면에 실리콘 피복층(12)으로서 다결정 실리콘막을 CVD법으로 두께 2㎛ 형성했다. 이 실리콘 피복층(12)의 막 중에 포함되는 금속 불순물 농도는 실리콘 피복층(12)을 형성한 기판(11)과 HF 수용액 중에 침지하고, 실리콘 피복층(12)의 자연 산화막을 HF 수용액에 용해하여 ICM-MS법으로 분석함으로써 행했다. 그 결과, 실리콘 피복층 중의 금속 불순물은 Fe가 가장 많았고, 1.2×1015atoms/cm3였다. 다음으로 많은 금속 불순물은 Al이며, 그 농도는 1.0×1014atoms/cm3였다. 그 밖의 금속 불순물은 검출 한계(7×1013atoms/cm3) 이하이고, 디바이스 제조 프로세스에서 문제가 없는 농도였다.
이어서, 그 기판의 일방의 면의 실리콘 피복층(12) 위에 단결정 반도체 박막(13)으로서 두께 0.3㎛의 단결정 실리콘 박막을 라미네이션법에 의해 작성했다.
이상과 같이, 열전도율이 높고 저렴한 소결체 기판을 사용하여, 금속 오염의 우려가 적은 복합 기판을 제작할 수 있었다.
[실시예 2]
본 실시예에서 제작하는 복합 기판의 구성을 도 1에 도시한다.
우선 무기 절연성 소결체 기판(11)으로서, 외경 150mm, 두께 625㎛의 Si3N4 소결체를 제작했다. 이 기판의 체적저항률을 4단자법으로 측정한 바, 1×1014Ω·cm였다. 또한 기판의 열전도율을 레이저 플래시법으로 측정한 바, 50W/m·k였다.
이 기판(11)의 전체면에 실리콘 피복층(12)으로서 아몰포스 실리콘막을 스퍼터링법으로 두께 1㎛ 형성했다. 이 실리콘 피복층(12)의 막 중에 포함되는 금속 불순물 농도는, 실리콘 피복층(12)을 형성한 기판(11)과 HF 수용액 중에 침지하여, 실리콘 피복층(12)의 자연 산화막을 HF 수용액에 용해하고 ICM-MS법으로 분석함으로써 행했다. 그 결과, 실리콘 피복층 중의 금속 불순물은 Fe가 가장 많고, 1.5×1015atoms/cm3였다. 다음으로 많은 금속 불순물은 Al이며, 그 농도는 1.5×1014atoms/cm3였다. 그 밖의 금속 불순물은 검출 한계(7×1013atoms/cm3) 이하이며, 디바이스 제조 프로세스에서 문제가 없는 농도였다.
이어서, 그 기판의 일방의 면의 실리콘 피복층(12) 위에 단결정 반도체 박막(13)으로서 두께 0.3㎛의 단결정 실리콘 박막을 라미네이션법에 의해 작성했다.
이상과 같이, 열전도율이 높고 저렴한 소결체 기판을 사용하여, 금속 오염의 우려가 적은 복합 기판을 제작할 수 있었다.
[실시예 3]
본 실시예에서 제작하는 복합 기판은, 도 1에 도시하는 복합 기판에 대해, 실리콘 피복층(12)과 단결정 반도체 박막(13) 사이에 중간절연층을 더 형성한 것이다.
우선 무기 절연성 소결체 기판(11)으로서 외경 200mm, 두께 725㎛의 Si3N4 소결체를 제작했다. 이 기판의 체적저항률을 4단자법으로 측정한 바, 1×1014Ω·cm였다. 또한 기판의 열전도율을 레이저 플래시법으로 측정한 바, 15W/m·k였다.
이 기판(11)의 전체면에 실리콘 피복층(12)으로서 아몰포스 실리콘막을 스퍼터링법으로 두께 1㎛ 형성했다. 이 실리콘 피복층(12)의 막 중에 포함되는 금속 불순물 농도는 실리콘 피복층(12)을 형성한 기판(11)과 HF 수용액 중에 침지하여, 실리콘 피복층(12)의 자연 산화막을 HF 수용액에 용해하고 ICM-MS법으로 분석함으로써 행했다. 그 결과, 실리콘 피복층 중의 금속 불순물은 Fe가 가장 많고, 1.5×1015atoms/cm3였다. 다음으로 많은 금속 불순물은 Al이며, 그 농도는 1.5×1014atoms/cm3였다. 그 밖의 금속 불순물은 검출 한계(7×1013atoms/cm3) 이하이며, 디바이스 제조 프로세스에서 문제가 없는 농도였다.
이어서, 이 기판 전체면의 실리콘 피복층(12) 위에 중간절연층으로서 산화 실리콘막을 화학 기상 성장법(CVD법)으로 두께 2㎛ 형성했다. 이 산화 실리콘막 중에 포함되는 금속 불순물 농도는 그 막을 HF 수용액에 용해하고 ICM-MS법으로 분석함으로써 행했다. 그 결과, 막 중의 금속 불순물은 검출 한계(7×1013atoms/cm3) 이하이며, 디바이스 제조 프로세스에서 문제가 없는 농도였다.
최후에, 그 기판의 일방의 면의 중간절연층 위에 단결정 반도체 박막(13)으로서 두께 0.3㎛의 단결정 실리콘 박막을 라미네이션법에 의해 작성했다.
이상과 같이, 열전도율이 높고 저렴한 소결체 기판을 사용하여, 금속 오염의 우려가 적은 복합 기판을 제작할 수 있었다.
[비교예 1]
실시예 1과 동일한 체적저항률 및 열전도율인 Si3N4 소결체 기판을 제작했다. 이 기판을 HF 수용액에 침지하여 용해하고, ICP-MS법으로 금속 불순물 농도를 평가한 바, Fe가 1×1019atoms/cm3, Al이 5×1018atoms/cm3로, 실시예 1의 실리콘 피복층 중의 금속 불순물 농도에 비해 현저하게 높았다. 체적저항률이나 열전도율은 문제 없지만, 디바이스 제조 프로세스에서 사용하기 위해서는 제조라인의 오염이 문제가 되는 농도 레벨이며, 그대로의 형태로는 사용할 수 없었다.
또한, 지금까지 본 발명을 도면에 도시한 실시형태를 가지고 설명해 왔지만, 본 발명은 도면에 도시한 실시형태에 한정되는 것은 아니고, 다른 실시형태, 추가, 변경, 삭제 등, 당업자가 착상할 수 있는 범위 내에서 변경할 수 있으며, 어느 양태에서도 본 발명의 작용효과를 얻을 수 있는 한, 본 발명의 범위에 포함되는 것이다.
11 무기 절연성 소결체 기판
12 실리콘 피복층
13 단결정 반도체 박막

Claims (7)

  1. 열전도율이 5W/m·K 이상, 또한 체적저항률이 1×108Ω·cm 이상의 무기 절연성 소결체 기판의 적어도 표면에 단결정 반도체 박막을 갖는 복합 기판에 있어서, 상기 무기 절연성 소결체 기판과 단결정 반도체 박막 사이에 다결정 실리콘 또는 아몰포스 실리콘으로 이루어지는 실리콘 피복층을 갖는 것을 특징으로 하는 복합 기판.
  2. 제1 항에 있어서,
    상기 실리콘 피복층이 상기 무기 절연성 소결체 기판의 전체를 덮고 있는 것을 특징으로 하는 복합 기판.
  3. 제1 항 또는 제2 항에 있어서,
    상기 실리콘 피복층이 스퍼터링법, 전자빔 증착법, 화학 기상 성장법 또는 에피 성장법으로 형성된 고순도 실리콘층인 것을 특징으로 하는 복합 기판.
  4. 제1 항 내지 제3 항 중 어느 한 항에 있어서,
    상기 무기 절연성 소결체 기판은 질화 규소, 질화 알루미늄 또는 SIALON을 주성분으로 하는 것을 특징으로 하는 복합 기판.
  5. 제1 항 내지 제4 항 중 어느 한 항에 있어서,
    상기 단결정 반도체 박막이 단결정 실리콘인 것을 특징으로 하는 복합 기판.
  6. 제1 항 내지 제5 항 중 어느 한 항에 있어서,
    화학 기상 성장법으로 형성된 질화 규소 피복층을 상기 무기 절연성 소결체 기판과 실리콘 피복층의 사이에 더 갖는 것을 특징으로 하는 복합 기판.
  7. 제1 항 내지 제6 항 중 어느 한 항에 있어서,
    상기 실리콘 피복층과 단결정 반도체 박막 사이에, 산화 실리콘, 질화 규소, 질화 알루미늄 및 SIALON으로부터 선택된 재료로 이루어지는 중간절연층을 적어도 1층 갖는 것을 특징으로 하는 복합 기판.

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