KR20160108942A - Semiconductor package structure and method thereof - Google Patents

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Abstract

According to the present invention, a semiconductor package structure remains a silicon wafer in a remaining area except for an area to which an upper semiconductor die adheres for the silicon wafer on a back side of a lower substrate to which the upper semiconductor die adheres without removing the silicon wafer and forms a silicon frame to support the lower substrate by the silicon frame, thereby preventing the generation of a warpage caused by the unevenness of the thickness between the lower substrate and the upper semiconductor die.

Description

반도체 패키지 구조 및 제조 방법{SEMICONDUCTOR PACKAGE STRUCTURE AND METHOD THEREOF}[0001] DESCRIPTION [0002] SEMICONDUCTOR PACKAGE STRUCTURE AND METHOD THEREOF [0003]

본 발명은 반도체 패키지에 관한 것으로, 특히 반도체 패키지의 구조에서 상부 반도체 다이(die)가 접착되는 하부 기판의 백사이드(back side)상 실리콘 웨이퍼(Si wafer)에 대해 상부 반도체 다이가 접착되는 영역외에 나머지 영역에 대해서는 실리콘 웨이퍼를 제거하지 않고 남겨두어 실리콘 프레임(frame)을 형성시킴으로써 하부 기판이 실리콘 프레임에 의해 지지되도록 하여 하부 기판과 상부 반도체 다이간 두께의 불균형으로 인해 발생하는 워페이지가 방지되도록 하는 반도체 패키지 구조 및 제조 방법에 관한 것이다.
[0001] The present invention relates to a semiconductor package, and more particularly to a semiconductor package, in which, in addition to a region where an upper semiconductor die is adhered to a silicon wafer on a back side of a lower substrate to which an upper semiconductor die is adhered, A silicon wafer is not removed to form a silicon frame so that the lower substrate is supported by the silicon frame to prevent warpage caused by unevenness in thickness between the lower substrate and the upper semiconductor die. A package structure and a manufacturing method thereof.

근래에 들어, 각종 전자기기 제품의 경량화, 소형화, 고속화, 다기능화, 고성능화 등 복합화 추세에 따라, 전자기기내 탑재되는 반도체 소자들에 대한 높은 신뢰성을 요구하고 있으며, 복합화 추세를 충족하기 위한 중요한 기술 중의 하나가 바로 반도체 패키지 조립 기술이다.2. Description of the Related Art [0002] In recent years, in accordance with the tendency of various electronic devices to be made lighter, smaller, faster, multifunctional, and higher in performance, high reliability is required for semiconductor devices mounted in electronic devices. One of these is semiconductor package assembly technology.

이에 따라 패키지의 크기 및 두께가 칩 크기에 가깝게 제조되는 웨이퍼 레벨의 칩 스케일 패키지, 칩 사이즈 패키지(Chip Size Package), 칩 적층형 패키지 등이 개발되고 있으며, 이러한 패키지의 종류로는 SIP(System In Package), MCP(Multi Chip Package), POP(Package On Package) 등이 있다.Accordingly, a wafer level chip scale package, a chip size package, and a chip stacked package, in which the size and thickness of the package are made close to the chip size, have been developed. ), Multi Chip Package (MCP), and Package On Package (POP).

도 1a 내지 도 1d는 위에 설명된 다양한 반도체 패키지 중 POP의 일반적인 제조 공정 단면도를 도시한 것이다. 이하에서는 위 도 1a 내지 도 1d를 참조하여 POP의 제조 공정을 간단히 설명하기로 한다.1A-1D show a cross-sectional view of a typical manufacturing process of POPs in the various semiconductor packages described above. Hereinafter, the production process of the POP will be briefly described with reference to FIGS. 1A to 1D.

먼저, 도 1a에서 도시된 바와 같이 실리콘 웨이퍼(102)와 실리콘 웨이퍼(102)의 상부에 형성되는 인터포저(interposer)(104) 등을 포함하는 하부 기판(100)을 형성시킨다.First, as shown in FIG. 1A, a lower substrate 100 including a silicon wafer 102 and an interposer 104 formed on a silicon wafer 102 is formed.

이어, 도 1b에서 보여지는 바와 같이 하부 기판(100)의 프론트사이드(front side)에 형성된 인터포저(interposer)(104)에 금속 패드(metal pad)(106)를 형성하고 금속 패드(106) 상에 상부 반도체 다이(108)를 부착하여 전기적으로 연결시킨 후, 상부 반도체 다이(108)와 금속 패드(106) 사이의 공간에 절연물질(109)을 언더필(under fill)시킨다. 이어, 상부 반도체 다이(108)가 부착된 하부 기판(100)의 상부에 에폭시(epoxy) 등의 몰드 컴파운드(mold compound)를 채우는 등의 몰딩 공정을 수행하여 상부 반도체 다이(108)를 포함한 하부 기판(100)의 프론트사이드가 몰드(110)에 의해 덮여지도록 한다.1B, a metal pad 106 is formed on an interposer 104 formed on a front side of the lower substrate 100 and a metal pad 106 is formed on the interposer 104 The upper semiconductor die 108 is attached and electrically connected and then underfills the insulating material 109 in the space between the upper semiconductor die 108 and the metal pad 106. The lower substrate 100 with the upper semiconductor die 108 is then subjected to a molding process such as filling a mold compound such as epoxy to form an upper semiconductor die 108, So that the front side of the mold 100 is covered by the mold 110.

이어, 도 1c에서 보여지는 바와 같이 하부 기판(100)의 백사이드(back side)의 실리콘 웨이퍼(Si wafer)(102)를 백그라인딩(back grinding) 등을 통해 제거하여 하부 기판(100)을 얇게 함으로써 반도체 패키지의 두께를 줄이도록 하며, 그런 후 도 1d에서와 같이 하부 기판(100)의 백사이드상 인터포저(104)에 재배선층(ReDistribution Layer : RDL)(112)을 형성하고 재배선층(112)의 금속 패드(113)에 도전성 범프(114) 등을 형성시켜 반도체 패키지를 완성시키게 된다.1C, a silicon wafer 102 on the back side of the lower substrate 100 is removed by back grinding or the like to thin the lower substrate 100 1D, a redistribution layer (RDL) 112 is formed on the backside interposer 104 of the lower substrate 100, and a redistribution layer Conductive bumps 114 are formed on the metal pad 113 to complete the semiconductor package.

그러나, 위와 같은 종래 반도체 패키지 구조에서는 반도체 패키지의 크기를 줄이기 위해 하부 기판이 실리콘 기판을 제거하게 됨으로써 하부 기판의 두께가 상부 반도체 다이의 두께에 비해 상대적으로 얇게 되며, 이와 같은 하부 기판과 상부 반도체 다이간 두께의 불균형으로 인해 워페이지가 발생하는 등의 문제점이 있었다.
However, in the conventional semiconductor package structure, the lower substrate removes the silicon substrate in order to reduce the size of the semiconductor package, so that the thickness of the lower substrate is relatively thinner than the thickness of the upper semiconductor die, There is a problem that warpage occurs due to unevenness of the thickness of the liver.

(특허문헌)(Patent Literature)

대한민국 등록특허번호 10-1247986호(등록일자 2013년 03월 21일)
Korean Registered Patent No. 10-1247986 (registered on March 21, 2013)

따라서, 본 발명에서는 반도체 패키지의 구조에서 상부 반도체 다이가 접착되는 하부 기판의 백사이드상 실리콘 웨이퍼에 대해 상부 반도체 다이가 접착되는 영역외에 나머지 영역에 대해서는 실리콘 웨이퍼를 제거하지 않고 남겨두어 실리콘 프레임을 형성시킴으로써 하부 기판이 실리콘 프레임에 의해 지지되도록 하여 하부 기판과 상부 반도체 다이간 두께의 불균형으로 인해 발생하는 워페이지가 방지되도록 하는 반도체 패키지 구조 및 제조 방법을 제공하고자 한다.
Therefore, according to the present invention, in the structure of the semiconductor package, the silicon wafer is left on the backside silicon wafer of the lower substrate to which the upper semiconductor die is adhered, The lower substrate is supported by the silicon frame to prevent warpage caused by unevenness in thickness between the lower substrate and the upper semiconductor die, and a manufacturing method thereof.

상술한 본 발명은 반도체 패키지 구조로서, 하부 기판과, 상기 하부 기판의 백사이드를 기설정된 깊이의 특정 모양으로 식각하여 형성한 프레임과, 상 실리콘 웨이퍼를 특정 모양으로 식각하여 형성한 프레임과, 상기 프레임의 사이에 안착되어 상기 하부 기판과 전기적으로 연결되는 상부 반도체 다이와, 상기 상부 반도체 다이를 덮도록 상기 하부 기판의 백사이드의 전면에 형성되는 몰드를 포함한다.The present invention relates to a semiconductor package structure comprising a lower substrate, a frame formed by etching a backside of the lower substrate to a specific depth of a predetermined depth, a frame formed by etching an upper silicon wafer in a specific shape, And a mold formed on a front surface of the backside of the lower substrate to cover the upper semiconductor die.

또한, 상기 하부 기판은, 상기 상부 반도체 다이와 전기적으로 연결되는 인터포저와, 상기 인터포저상 상기 상부 반도체 다이가 부착된 반대면에 형성되는 재배선층을 포함하는 것을 특징으로 한다.The lower substrate may include an interposer electrically connected to the upper semiconductor die, and a re-wiring layer formed on an opposite surface to which the upper semiconductor die is attached.

또한, 상기 재배선층의 상부에는, 상기 재배선층과 전기적으로 연결되는 도전성 범프가 형성되는 것을 특징으로 한다.Further, a conductive bump electrically connected to the redistribution layer is formed on the upper portion of the redistribution layer.

또한, 상기 프레임은, 상기 상부 반도체 다이의 부착 위치에 대응되게 여러 가지 모양으로 형성되는 것을 특징으로 한다.In addition, the frame is formed in various shapes corresponding to the attachment positions of the upper semiconductor die.

또한, 상기 프레임은, 실리콘 웨이퍼로 형성되는 것을 특징으로 한다.Further, the frame is characterized by being formed of a silicon wafer.

또한, 상기 몰드는, 상기 프레임과 동일한 높이로 형성되는 것을 특징으로 한다.Further, the mold is formed to have the same height as the frame.

또한, 본 발명은 반도체 패키지 제조 방법으로서, 하부 기판상 프론트사이드에 재배선층을 형성하는 단계와, 상기 재배선층과 전기적으로 연결되도록 도전성 범프를 형성시키는 단계와, 상기 하부 기판의 백사이드를 기설정된 깊이의 특정 모양으로 식각하여 프레임을 형성시키는 단계와, 상기 프레임의 사이에 상기 하부 기판과 전기적으로 연결되도록 상부 반도체 다이를 부착시키는 단계와, 상기 상부 반도체 다이를 덮도록 상기 하부 기판의 백사이드의 전면에 몰드를 형성시키는 단계를 포함한다.According to another aspect of the present invention, there is provided a semiconductor package manufacturing method comprising the steps of: forming a re-wiring layer on a front side of a lower substrate; forming conductive bumps to be electrically connected to the re-wiring layer; Etching the substrate to form a frame to form a frame; attaching an upper semiconductor die to be electrically connected to the lower substrate between the frames; Thereby forming a mold.

또한, 상기 상부 반도체 다이는, 상기 하부 기판상 형성된 인터포저를 통해 상기 하부 기판에 전기적으로 연결되는 것을 특징으로 한다.The upper semiconductor die may be electrically connected to the lower substrate through an interposer formed on the lower substrate.

또한, 상기 프레임은, 상기 상부 반도체 다이의 부착 위치에 대응되게 여러 가지 모양으로 형성되는 것을 특징으로 한다.In addition, the frame is formed in various shapes corresponding to the attachment positions of the upper semiconductor die.

또한, 상기 프레임은, 실리콘 웨이퍼로 형성되는 것을 특징으로 한다.
Further, the frame is characterized by being formed of a silicon wafer.

본 발명에 따르면, 반도체 패키지의 구조에서 상부 반도체 다이가 접착되는 하부 기판의 백사이드상 실리콘 웨이퍼에 대해 상부 반도체 다이가 접착되는 영역외에 나머지 영역에 대해서는 실리콘 웨이퍼를 제거하지 않고 남겨두어 실리콘 프레임을 형성시킴으로써 하부 기판이 실리콘 프레임에 의해 지지되도록 하여 하부 기판과 상부 반도체 다이간 두께의 불균형으로 인한 워페이지 발생을 방지시킬 수 있는 이점이 있다.
According to the present invention, in the structure of the semiconductor package, by forming the silicon frame by leaving the silicon wafer on the backside silicon wafer of the lower substrate to which the upper semiconductor die is adhered, The lower substrate is supported by the silicon frame, thereby preventing the occurrence of warpage due to unevenness in thickness between the lower substrate and the upper semiconductor die.

도 1a 내지 도 1d는 종래 POP의 일반적인 제조 공정 단면도,
도 2a 내지 도 2d는 본 발명의 실시예에 따른 POP의 제조 공정 단면도,
도 3은 종래 POP의 제조 공정별 구조에 대한 사시도,
도 4는 본 발명의 실시예에 따른 POP의 제조 공정별 구조에 대한 사시도,
도 5는 본 발명의 다른 실시예에 따른 POP의 제조 공정별 구조에 대한 사시도.FIGS. 1A to 1D are cross-sectional views of a general manufacturing process of a conventional POP,
FIGS. 2A to 2D are sectional views of a manufacturing process of POP according to an embodiment of the present invention,
FIG. 3 is a perspective view of the structure of the conventional POP manufacturing process,
FIG. 4 is a perspective view of a POP structure according to an embodiment of the present invention,
5 is a perspective view illustrating a structure of POP according to another embodiment of the present invention.

이하, 첨부된 도면을 참조하여 본 발명의 동작 원리를 상세히 설명한다. 하기에서 본 발명을 설명함에 있어서 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.Hereinafter, the operation principle of the present invention will be described in detail with reference to the accompanying drawings. In the following description of the present invention, detailed description of known functions and configurations incorporated herein will be omitted when it may make the subject matter of the present invention rather unclear. The following terms are defined in consideration of the functions of the present invention, and these may be changed according to the intention of the user, the operator, or the like. Therefore, the definition should be based on the contents throughout this specification.

도 2a 내지 도 2d는 본 발명의 실시예에 따른 POP의 제조 공정 단면도를 도시한 것이다. 이하에서는 위 도 2a 내지 도 2d를 참조하여 POP의 제조 공정을 상세히 설명하기로 한다.2A to 2D are cross-sectional views illustrating a manufacturing process of a POP according to an embodiment of the present invention. Hereinafter, the manufacturing process of the POP will be described in detail with reference to FIGS. 2A to 2D.

먼저, 도 2a에서 도시된 바와 같이 실리콘 웨이퍼(202)와 실리콘 웨이퍼(202)의 상부에 형성되는 인터포저(204) 등을 포함하는 하부 기판(200)을 형성시킨다.First, as shown in FIG. 2A, a lower substrate 200 including a silicon wafer 202 and an interposer 204 formed on a silicon wafer 202 is formed.

이어, 도 2b에서 보여지는 바와 같이 하부 기판(202)의 프론트 사이드(front side)에 형성된 인터포저(204)에 재배선층(206)을 형성하고, 재배선층(206)의 금속패드(208)에 도전성 범프(210) 등을 형성시킨다. 이때, 이러한 도전성 범프(210)는 예를 들어 솔더볼(solder ball) 등이 될 수 있다. 또한 이와 같은 도 2b의 공정은 종래 반도체 패키지 제조 공정의 도 1b에서 하부 기판(100)의 프론트 사이드에 상부 반도체 다이(108)를 접착시키는 공정과 대비되는 것으로, 본 발명에서는 후술되는 도 2d에서와 같이 상부 반도체 다이(216)를 하부 기판(200)의 백사이드상 실리콘 웨이퍼(202)을 식각한 영역에 형성시켜 반도체 패키지의 두께를 얇게 하면서도 후술되는 프레임(frame)에 의해 인터포저(204)와 재배선층(206)을 포함하는 하부 기판(200)이 힘을 받을 수 있도록 하게 된다. 이에 대해서는 도 2c와 도 2d의 공정 설명에서 상세히 후술하기로 한다.2B, a redistribution layer 206 is formed on the interposer 204 formed on the front side of the lower substrate 202, and the redistribution layer 206 is formed on the metal pad 208 of the redistribution layer 206 Conductive bumps 210 and the like are formed. At this time, the conductive bump 210 may be, for example, a solder ball. The process of FIG. 2B contrasts with the process of bonding the upper semiconductor die 108 to the front side of the lower substrate 100 in FIG. 1B of the conventional semiconductor package manufacturing process. In the present invention, The upper semiconductor die 216 may be formed in the area of the backside silicon wafer 202 of the lower substrate 200 where the semiconductor wafer is etched to reduce the thickness of the semiconductor package, So that the lower substrate 200 including the wiring layer 206 can receive the force. This will be described in detail later in the process description of FIG. 2C and FIG. 2D.

다음으로 도 2c에서 보여지는 바와 같이 하부 기판(200)의 백사이드의 실리콘 웨이퍼(202)를 백그라운딩(back grinding) 등을 통해 제거하되, 상부 반도체 다이(216)가 접착될 영역외의 영역에 위치한 실리콘 웨이퍼(202)는 제거하지 않고 남겨두어 프레임(212)으로 형성시킨다.Next, as shown in FIG. 2C, the backside silicon wafer 202 of the lower substrate 200 is removed by back grinding or the like, The wafer 202 is left without being removed to form the frame 212.

이러한 프레임(212)은 상부 반도체 다이(216)의 두께와 비교하여 상대적으로 얇게 형성되는 하부 기판(200)의 인터포저(204)와 재배선층(206)을 지지하기 위한 것으로, 이러한 프레임(212)을 통해 인터포저(204)와 재배선층(206)을 포함하는 하부 기판(200)이 힘을 받게 되어 반도체 패키지의 완성 후, 하부 기판(200)과 상부 반도체 다이(216)간 두께의 불균형으로 인한 워페이지(warpage) 발생 등의 문제점이 개선될 수 있게 된다.This frame 212 is for supporting the interposer 204 and the redistribution layer 206 of the lower substrate 200 which are formed relatively thin compared to the thickness of the upper semiconductor die 216. Such a frame 212 may be formed, The lower substrate 200 including the interposer 204 and the redistribution layer 206 is subjected to a force through the gap between the lower substrate 200 and the upper semiconductor die 216 after completion of the semiconductor package, Problems such as warpage occurrence can be improved.

이어, 도 2d에서와 같이 하부 기판(200)의 백사이드의 인터포저(204) 상에 금속패드(214)를 형성하고 금속 패드(214) 상에 상부 반도체 다이(216)를 접착하여 전기적으로 연결시킨 후, 상부 반도체 다이(216)와 금속 패드(214) 사이의 공간에 절연물질(218)을 언더필시킨다. 이어, 상부 반도체 다이(216)가 부착된 하부 기판(200)의 백사이드에 에폭시 등의 몰드 컴파운드(mold compound)를 채우는 등의 몰딩 공정을 수행하여 상부 반도체 다이(216)를 포함한 하부 기판(200)의 백사이드가 몰드(220)에 의해 덮여지도록 한다.2d, a metal pad 214 is formed on the interposer 204 of the backside of the lower substrate 200 and an upper semiconductor die 216 is bonded on the metal pad 214 to electrically connect the upper semiconductor die 216 And then underfills the insulating material 218 in the space between the upper semiconductor die 216 and the metal pad 214. [ A molding process such as filling a mold compound such as epoxy into the backside of the lower substrate 200 with the upper semiconductor die 216 is performed to form a lower substrate 200 including the upper semiconductor die 216, To be covered by the mold 220.

이때, 상부 반도체 다이(216)를 덮도록 형성되는 몰드(220)는 예를 들어 도 2d에서와 같이 프레임(212)의 높이와 동일하게 형성되는 것이 바람직하나, 이에 한정되는 것은 아니다. 즉 예를 들어 몰드(220)가 상부 반도체 다이(216)와 프레임(212)을 모두 덮도록 형성될 수도 있다.At this time, the mold 220 formed to cover the upper semiconductor die 216 is preferably formed to have the same height as the frame 212, for example, as shown in FIG. 2D, but the present invention is not limited thereto. E., The mold 220, may be formed to cover both the upper semiconductor die 216 and the frame 212.

도 3은 종래 POP의 제조 공정별 구조에 대한 사시도를 개략적으로 도시한 것이다.FIG. 3 schematically shows a perspective view of a structure of a conventional POP manufacturing process.

위 도 3을 참조하면, 종래에는 도 3의 (a)에 도시된 바와 같은 인터포저(302)와 실리콘 웨이퍼(304)를 포함하는 하부 기판(300)에 대해, 도 3의 (b)에서와 같이 하부 기판(300)의 백사이드상 실리콘 웨이퍼(304)를 제거하여 웨이퍼의 두께를 얇게 형성시킨다. 3, a lower substrate 300 including an interposer 302 and a silicon wafer 304 as shown in FIG. 3 (a) has been described with reference to FIG. 3 (b) Likewise, the backside silicon wafer 304 of the lower substrate 300 is removed to form a thin wafer.

이어, 도 3의 (c)에서 보여지는 바와 같이 하부 기판(300)의 인터포저(302)상에 상부 반도체 다이(306)를 접착시킨 후 상부 반도체 다이(306)를 덮도록 몰드(308)를 형성시켜 반도체 패키지를 완성시키게 된다.3 (c), the upper semiconductor die 306 is adhered onto the interposer 302 of the lower substrate 300 and then the mold 308 is formed to cover the upper semiconductor die 306 Thereby completing the semiconductor package.

이때, 위와 같은 종래 반도체 패키지 구조에서는 도 3의 (c)에서 보여지는 바와 같이 하부 기판(300) 중 잔존하는 인터포저(302)와 상부 반도체 다이(306)간 두께 차이가 상대적으로 크게 발생하게 됨을 알 수 있으며, 이와 같은 인터포저(302)와 상부 반도체 다이(306)간 두께의 불균형으로 인해 워페이지가 발생할 수 있는 것을 알 수 있다.3 (c), the difference in thickness between the interposer 302 and the upper semiconductor die 306 remaining in the lower substrate 300 is relatively larger than that in the conventional semiconductor package structure It can be seen that a warpage can occur due to the unevenness in thickness between the interposer 302 and the upper semiconductor die 306.

도 4는 본 발명의 실시예에 따른 POP의 제조 공정별 구조에 대한 사시도를 개략적으로 도시한 것이다.FIG. 4 is a perspective view schematically illustrating a structure of POP according to an embodiment of the present invention. Referring to FIG.

위 도 4를 참조하면, 본 발명에서는 도 4의 (a)에 도시된 바와 같은 인터포저(402)와 실리콘 웨이퍼(404)를 포함하는 하부 기판(400)에 대해, 도 4의 (b)에서와 같이 하부 기판(400)의 백사이드의 실리콘 웨이퍼(404)를 백그라운딩 등을 통해 제거하되, 상부 반도체 다이(408)가 접착될 영역외의 영역에 위치한 실리콘 웨이퍼(404)는 제거하지 않고 남겨두어 프레임(406)으로 형성시킨다. 이때, 이러한 프레임(406)은 예를 들어 "X"자 형태로 형성되는 것을 예시하였으나 이에 한정되는 것은 아니다. Referring to FIG. 4, in the present invention, the lower substrate 400 including the interposer 402 and the silicon wafer 404 as shown in FIG. 4 (a) The silicon wafer 404 on the backside of the lower substrate 400 is removed by back grounding or the like so that the silicon wafer 404 located in an area other than the area where the upper semiconductor die 408 is to be adhered is left without being removed, (406). At this time, it is exemplified that such a frame 406 is formed in, for example, an "X" shape, but is not limited thereto.

이어, 도 4의 (c)에서 보여지는 바와 같이 하부 기판(400)의 백사이드상 실리콘 웨이퍼(404)가 제거된 영역에 상부 반도체 다이(408)를 접착시킨 후, 상부 반도체 다이(408)를 덮도록 몰드(410)를 형성시켜 반도체 패키지를 완성시키게 된다.4 (c), the upper semiconductor die 408 is bonded to the area where the backside silicon wafer 404 of the lower substrate 400 is removed, and then the upper semiconductor die 408 is covered The mold 410 is formed to complete the semiconductor package.

이때, 위와 같은 본 발명의 반도체 패키지 구조에서는 도 4의 (c)에서 보여지는 바와 같이 상부 반도체 다이(408)의 두께와 비교하여 상대적으로 얇은 두께로 형성되는 인터포저(402)만 남은 하부 기판(400)이 프레임(406)에 의해 지지됨으로써, 반도체 패키지의 완성 후, 하부 기판(400)과 상부 반도체 다이(408)간 두께의 불균형으로 인한 워페이지 발생 등의 문제점이 개선되는 것을 알 수 있다.4 (c), only the interposer 402, which is formed to have a relatively thin thickness as compared with the thickness of the upper semiconductor die 408, 400 are supported by the frame 406, problems such as generation of warpage due to unevenness in thickness between the lower substrate 400 and the upper semiconductor die 408 after the completion of the semiconductor package are improved.

도 5는 본 발명의 다른 실시예에 따른 POP의 공정별 제조 공정별 구조에 대한 사시도를 개략적으로 도시한 것이다.FIG. 5 is a perspective view schematically illustrating a POP structure according to a manufacturing process according to another embodiment of the present invention. Referring to FIG.

위 도 5를 참조하면, 본 발명에서는 도 5의 (a)에 도시된 바와 같은 인터포저(402)와 실리콘 웨이퍼(404)를 포함하는 하부 기판(400)에 대해, 도 5의 (b)에서와 같이 하부 기판(400)의 백사이드의 실리콘 웨이퍼(404)를 백그라운딩 등을 통해 제거하되, 상부 반도체 다이(402)가 접착될 영역외의 영역에 위치한 실리콘 웨이퍼(404)는 제거하지 않고 남겨두어 프레임(406')으로 형성시킨다. 5, in the present invention, the lower substrate 400 including the interposer 402 and the silicon wafer 404 as shown in FIG. 5 (a) The silicon wafer 404 on the backside of the lower substrate 400 is removed by back grounding or the like so that the silicon wafer 404 located in an area other than the area where the upper semiconductor die 402 is to be adhered is left without being removed, (406 ').

이때, 이러한 프레임(406')은 도 4의 (b)에서 예시한 "X"자 형태와는 달리, 전체 사각형의 상부면 중 상부 반도체 다이(408)가 접착될 한쪽 측면을 제외한 나머지 영역의 실리콘 웨이퍼(404)가 그대로 남아서 프레임을 형성할 수도 있다. 또한, 이러한 프레임(406')의 모양은 반도체 패키지의 설계에 따른 상부 반도체 다이(408)의 위치에 따라 적응적으로 변경될 수 있다.Unlike the "X" shape shown in FIG. 4B, the frame 406 'may be formed of silicon on the upper surface of the entire square except the one side to which the upper semiconductor die 408 is to be adhered, The wafer 404 may remain as it is to form a frame. In addition, the shape of such a frame 406 'may be adaptively changed according to the location of the upper semiconductor die 408 in accordance with the design of the semiconductor package.

이어, 도 5의 (c)에서 보여지는 바와 같이 하부 기판(400)의 백사이드상 실리콘 웨이퍼(404)가 제거된 영역에 상부 반도체 다이(408)를 접착시킨 후, 상부 반도체 다이(408)를 덮도록 몰드(410)를 형성시켜 반도체 패키지를 완성시키게 된다.5 (c), the upper semiconductor die 408 is bonded to the area where the backside silicon wafer 404 of the lower substrate 400 is removed, and then the upper semiconductor die 408 is covered The mold 410 is formed to complete the semiconductor package.

상기한 바와 같이, 본 발명에 따르면, 반도체 패키지의 구조에서 상부 반도체 다이가 접착되는 하부 기판의 백사이드상 실리콘 웨이퍼에 대해 상부 반도체 다이가 접착되는 영역외에 나머지 영역에 대해서는 실리콘 웨이퍼를 제거하지 않고 남겨두어 실리콘 프레임을 형성시킴으로써 하부 기판이 실리콘 프레임에 의해 지지되도록 하여 하부 기판과 상부 반도체 다이간 두께의 불균형으로 인한 워페이지 발생을 방지시킬 수 있다.As described above, according to the present invention, in the structure of the semiconductor package, with respect to the backside silicon wafer of the lower substrate to which the upper semiconductor die is adhered, the silicon wafer is not removed for the remaining region other than the region where the upper semiconductor die is adhered By forming the silicon frame, the lower substrate can be supported by the silicon frame, and warpage can be prevented from occurring due to unevenness in thickness between the lower substrate and the upper semiconductor die.

한편 상술한 본 발명의 설명에서는 구체적인 실시예에 관해 설명하였으나, 여러 가지 변형이 본 발명의 범위에서 벗어나지 않고 실시될 수 있다. 따라서 발명의 범위는 설명된 실시 예에 의하여 정할 것이 아니고 특허청구범위에 의해 정하여져야 한다.
While the invention has been shown and described with reference to certain preferred embodiments thereof, it will be understood by those skilled in the art that various changes and modifications may be made without departing from the spirit and scope of the invention. Accordingly, the scope of the invention should not be limited by the described embodiments but should be defined by the appended claims.

200 : 하부 기판 202 : 실리콘 웨이퍼
204 : 인터포저 206 : 재배선층
208 : 금속패드 210 : 도전성 범프
212 : 프레임 214 : 금속패드
216 : 상부 반도체 다이 218 : 절연물질
220 : 몰드200: lower substrate 202: silicon wafer
204: interposer 206: rewiring layer
208: metal pad 210: conductive bump
212: frame 214: metal pad
216: upper semiconductor die 218: insulating material
220: Mold

Claims (10)

하부 기판과,
상기 하부 기판의 백사이드를 기설정된 깊이의 특정 모양으로 식각하여 형성한 프레임과,
상 실리콘 웨이퍼를 특정 모양으로 식각하여 형성한 프레임과,
상기 프레임의 사이에 안착되어 상기 하부 기판과 전기적으로 연결되는 상부 반도체 다이와,
상기 상부 반도체 다이를 덮도록 상기 하부 기판의 백사이드의 전면에 형성되는 몰드
를 포함하는 반도체 패키지 구조.
A lower substrate,
A frame formed by etching a backside of the lower substrate to a specific depth of a predetermined shape,
A frame formed by etching an upper silicon wafer to a specific shape,
An upper semiconductor die mounted between the frames and electrically connected to the lower substrate,
A mold formed on a front surface of the backside of the lower substrate to cover the upper semiconductor die,
And a semiconductor package.
제 1 항에 있어서,
상기 하부 기판은,
상기 상부 반도체 다이와 전기적으로 연결되는 인터포저와,
상기 인터포저상 상기 상부 반도체 다이가 부착된 반대면에 형성되는 재배선층
을 포함하는 것을 특징으로 하는 반도체 패키지 구조.
The method according to claim 1,
Wherein the lower substrate comprises:
An interposer electrically connected to the upper semiconductor die,
And a rewiring layer formed on an opposite surface to which the upper semiconductor die is attached on the interposer,
The semiconductor package structure comprising:
제 2 항에 있어서,
상기 재배선층의 상부에는, 상기 재배선층과 전기적으로 연결되는 도전성 범프가 형성되는 것을 특징으로 하는 반도체 패키지 구조.
3. The method of claim 2,
And a conductive bump electrically connected to the redistribution layer is formed on an upper portion of the redistribution layer.
제 1 항에 있어서,
상기 프레임은,
상기 상부 반도체 다이의 부착 위치에 대응되게 여러 가지 모양으로 형성되는 것을 특징으로 하는 반도체 패키지 구조.
The method according to claim 1,
The frame includes:
Wherein the upper semiconductor die is formed in various shapes corresponding to an attachment position of the upper semiconductor die.
제 1 항에 있어서,
상기 프레임은,
실리콘 웨이퍼로 형성되는 것을 특징으로 하는 반도체 패키지 구조.
The method according to claim 1,
The frame includes:
Wherein the semiconductor wafer is formed of a silicon wafer.
제 1 항에 있어서,
상기 몰드는,
상기 프레임과 동일한 높이로 형성되는 것을 특징으로 하는 반도체 패키지 구조.
The method according to claim 1,
The mold comprises:
Wherein the frame is formed at the same height as the frame.
하부 기판상 프론트사이드에 재배선층을 형성하는 단계와,
상기 재배선층과 전기적으로 연결되도록 도전성 범프를 형성시키는 단계와,
상기 하부 기판의 백사이드를 기설정된 깊이의 특정 모양으로 식각하여 프레임을 형성시키는 단계와,
상기 프레임의 사이에 상기 하부 기판과 전기적으로 연결되도록 상부 반도체 다이를 부착시키는 단계와,
상기 상부 반도체 다이를 덮도록 상기 하부 기판의 백사이드의 전면에 몰드를 형성시키는 단계
를 포함하는 반도체 패키지 제조 방법.
Forming a redistribution layer on the front side of the lower substrate,
Forming a conductive bump to be electrically connected to the re-wiring layer;
Forming a frame by etching a backside of the lower substrate to a specific depth of a predetermined shape;
Attaching an upper semiconductor die to be electrically connected to the lower substrate between the frames;
Forming a mold on a front surface of the backside of the lower substrate to cover the upper semiconductor die
≪ / RTI >
제 7 항에 있어서,
상기 상부 반도체 다이는,
상기 하부 기판상 형성된 인터포저를 통해 상기 하부 기판에 전기적으로 연결되는 것을 특징으로 하는 반도체 패키지 제조 방법.
8. The method of claim 7,
Wherein the upper semiconductor die comprises:
Wherein the lower substrate is electrically connected to the lower substrate through an interposer formed on the lower substrate.
제 7 항에 있어서,
상기 프레임은,
상기 상부 반도체 다이의 부착 위치에 대응되게 여러 가지 모양으로 형성되는 것을 특징으로 하는 반도체 패키지 제조 방법.
8. The method of claim 7,
The frame includes:
Wherein the upper semiconductor die is formed in various shapes corresponding to an attachment position of the upper semiconductor die.
제 7 항에 있어서,
상기 프레임은,
실리콘 웨이퍼로 형성되는 것을 특징으로 하는 반도체 패키지 제조 방법.




8. The method of claim 7,
The frame includes:
Wherein the semiconductor wafer is formed of a silicon wafer.




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