KR20160102970A - Cmos에 대한 2-축 인장 변형된 ge 채널 - Google Patents
Cmos에 대한 2-축 인장 변형된 ge 채널 Download PDFInfo
- Publication number
- KR20160102970A KR20160102970A KR1020167013221A KR20167013221A KR20160102970A KR 20160102970 A KR20160102970 A KR 20160102970A KR 1020167013221 A KR1020167013221 A KR 1020167013221A KR 20167013221 A KR20167013221 A KR 20167013221A KR 20160102970 A KR20160102970 A KR 20160102970A
- Authority
- KR
- South Korea
- Prior art keywords
- channel
- channel mosfet
- mosfet
- gate electrode
- buffer layer
- Prior art date
Links
- 239000000463 material Substances 0.000 claims abstract description 101
- 239000004065 semiconductor Substances 0.000 claims abstract description 27
- 238000000034 method Methods 0.000 claims abstract description 23
- 229910044991 metal oxide Inorganic materials 0.000 claims abstract description 13
- 150000004706 metal oxides Chemical class 0.000 claims abstract description 13
- 230000005669 field effect Effects 0.000 claims abstract description 9
- 230000000295 complement effect Effects 0.000 claims abstract description 4
- 229910052732 germanium Inorganic materials 0.000 claims description 18
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 18
- 239000000758 substrate Substances 0.000 claims description 12
- 239000002074 nanoribbon Substances 0.000 claims description 11
- 150000001875 compounds Chemical class 0.000 claims description 9
- 238000004891 communication Methods 0.000 description 15
- 239000003989 dielectric material Substances 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 239000002070 nanowire Substances 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 239000007772 electrode material Substances 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- 229910005540 GaP Inorganic materials 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000005670 electromagnetic radiation Effects 0.000 description 1
- HZXMRANICFIONG-UHFFFAOYSA-N gallium phosphide Chemical compound [Ga]#P HZXMRANICFIONG-UHFFFAOYSA-N 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0642—Isolation within the component, i.e. internal isolation
- H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
- H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
- H01L29/0669—Nanowires or nanotubes
- H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
- H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
- H01L29/1054—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a variation of the composition, e.g. channel with strained layer for increasing the mobility
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
- H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
- H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/26—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys
- H01L29/267—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys in different semiconductor regions, e.g. heterojunctions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
- H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78651—Silicon transistors
- H01L29/7866—Non-monocrystalline silicon transistors
- H01L29/78663—Amorphous silicon transistors
- H01L29/78669—Amorphous silicon transistors with inverted-type structure, e.g. with bottom gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78684—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising semiconductor materials of Group IV not being silicon, or alloys including an element of the group IV, e.g. Ge, SiN alloys, SiC alloys
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Nanotechnology (AREA)
- Materials Engineering (AREA)
- Crystallography & Structural Chemistry (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
Abstract
장치는, n-채널 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET); 및 p-채널 MOSFET을 포함하는 상보적 금속 산화물 반도체(CMOS) 인버터를 포함하며, n-채널 MOSFET 내의 채널의 물질 및 p-채널 MOSFET 내의 채널의 물질은 2-축 인장 변형의 대상이 된다. 방법은, n-채널 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)를 형성하는 단계; p-채널 MOSFET을 형성하는 단계; 및 n-채널 MOSFET 및 p-채널 MOSFET의 게이트 전극들과 드레인 영역들을 접속시키는 단계를 포함하고, n-채널 MOSFET 내의 채널의 물질 및 p-채널 MOSFET 내의 채널의 물질은 2-축 인장 변형의 대상이 된다.
Description
반도체 디바이스들.
과거 수십 년 동안, 집적 회로들 내의 피쳐(feature)들의 스케일링은 점점 커지는 반도체 산업 이면의 구동력이 되어 왔다. 더욱더 작은 피쳐들로의 스케일링은 반도체 칩의 제한된 영역(real estate) 상의 기능 유닛들의 밀도의 증가를 가능하게 한다. 예를 들어, 트랜지스터 사이즈의 축소는 칩 상에 증가한 개수의 메모리 디바이스들의 통합을 허용하여, 증가한 용량을 가지는 제품들의 제조에 적합하다. 그러나, 더 큰 용량을 위한 추진은 항상 이슈이다. 각각의 디바이스의 성능을 최적화할 필요성이 더욱더 중요해진다.
캐리어 이동도의 증가(실리콘의 캐리어 이동도를 초과)는, 상보적 금속 산화물 반도체(CMOS)(complementary metal oxide semiconductor) 인버터들을 포함하는 트랜지스터 디바이스들의 스케일링을 계속하고, 증가한 성능 및 더 낮은 전력을 전달하기 위해 요구된다. III-V족 화합물 반도체 물질들과 같은 유망한 물질들은 n-채널 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)들에 대한 높은 전자 이동도를 제공하고, 게르마늄 기반 물질들은 p-채널 MOSFET들에 대한 높은 정공 이동도를 제공한다. III-V족 화합물 반도체 물질들과 게르마늄 물질들 간의 차이들로 인해, 10 나노미터(nm)-미만(sub-10 nanometers) 노드 기하학형상을 위해 크게 스케일링되는 CMOS 인버터들 내에 2개의 별도의 시스템 온 실리콘(system on silicon)들을 통합하는 데 상당한 도전과제들이 존재한다. 추가로, 버퍼층들, 게이트 스택들, 접촉부들(contacts) 등을 포함하는 박막 스택들은 III-V족 화합물 반도체들 및 게르마늄과는 상이할 것으로 예상되는데, 이는 스케일링되는 CMOS에 대해 이러한 상이한 채널 물질들을 통합시키는 복잡함을 더 증가시킨다.
도 1은 CMOS 인버터의 실시예의 최상부, 측면 투시도를 도시한다.
도 2는 CMOS 인버터의 또 다른 실시예를 도시한다.
도 3은 하나의 구현예에 따른 컴퓨팅 디바이스를 예시한다.
도 2는 CMOS 인버터의 또 다른 실시예를 도시한다.
도 3은 하나의 구현예에 따른 컴퓨팅 디바이스를 예시한다.
반도체 디바이스들 및 반도체 디바이스들을 형성하고 사용하기 위한 방법들이 기술된다. 또한, CMOS 구현예(CMOS 인버터)에 대한 n-채널 MOSFET 및 p-채널 MOSFET 디바이스들의 공동-통합이 기술되며, 여기서 각각의 트랜지스터 디바이스는 2-축 인장 변형(bi-axial tensile strain)을 받게 되는 채널 물질을 포함한다. 일 실시예에서, n-채널 MOSFET 및 p-채널 MOSFET은 2-축 인장 변형을 받게 되는 공통 채널 물질로 형성된다. 일 실시예에서, 그 공통 물질은 게르마늄 물질이다.
도 1은 CMOS 인버터의 최상부, 측면 투시도를 도시한다. 인버터(100)는, 일 실시예에서, p-채널 MOSFET(130) 및 n-채널 MOSFET(140)을 포함한다. p-채널 MOSFET(130) 및 n-채널 MOSFET(140) 각각은, 이 실시예에서, 평면 디바이스이다. 도 1에 예시된 실시예에서, p-채널 MOSFET(130) 및 n-채널 MOSFET(140) 각각은 기판(110) 상에 형성된다. 기판(110)은, 예를 들어, 단결정 실리콘 기판 또는 실리콘 온 절연체(SOI)(silicon on insulator) 기판이다. 위에 놓이는(overlying) 실리콘 기판(110)은 버퍼층(120)이다. p-채널 MOSFET(130) 및 n-채널 MOSFET(140)은 각자 버퍼층(120)으로 형성되며, 예를 들어, 산화물과 같은 유전체 물질의 얕은 트렌치 격리(STI) 구조(150)에 의해 분리된다. p-채널 MOSFET(130)은 게이트 전극(132), 소스 영역(134), 드레인 영역(135), 및 게이트 전극(132) 아래의 드레인 영역(135)과 소스 영역(134) 사이에 배치되는 채널(136)을 포함한다. 게이트 전극(132)은 실리콘 이산화물보다 더 큰 유전 상수를 가지는 유전체 물질(하이 K(high K) 물질)과 같이 그 사이에 배치되는 게이트 유전체에 의해 채널(136)로부터 분리된다. n-채널 MOSFET(140)은 게이트 전극(142), 소스 영역(144), 드레인 영역(145) 및 소스 영역(144)과 드레인 영역(145) 사이에 배치되는 채널(146)을 포함한다. 게이트 전극(142)은 그 사이에 배치되는 게이트 유전체, 예를 들어, 하이 K 유전체 물질에 의해 채널 영역으로부터 분리된다. p-채널 MOSFET(130)은 게이트 전극(132), 소스 영역(134) 및 p-타입 물질로 적절하게 도핑되거나 구성되는 드레인 영역(135)을 포함한다. n-채널 MOSFET(140)은 게이트 전극(142), 소스 영역(144) 및 n-타입 물질로 적절하게 도핑되거나 구성되는 드레인 영역(145)을 포함한다. CMOS 인버터(100)는 예시된 바와 같이 p-채널 MOSFET(130)의 드레인 영역(135)을 n-채널 MOSFET(140)의 드레인 영역(145)으로 접속 및 각각의 게이트 전극의 접속에 의해 형성된다.
일 실시예에서, 버퍼층(120)은 p-채널 MOSFET(130)의 채널(136) 및 n-채널 MOSFET(140)의 채널(146)에 대한 물질의 격자 상수보다 더 큰 격자 상수를 가지는 물질로 선택된다. 예시된 바와 같이, 채널(136) 및 채널(146)은 버퍼층(120) 상에 배치된다. 물질들 사이의 격자 상수들에서의 차이는 채널(136) 및 채널(146) 각각에서의 2-축 인장 변형을 생성할 것이다. 일 실시예에서, 채널 영역(136)에 대한 물질 및 채널(146)에 대한 물질은 공통적이다. 이러한 채널들에 대한 각자의 공통 물질은 게르마늄이다. 게르마늄 내의 2-축 인장 변형은 전자들과 정공들 모두에 대한 그의 밴드 구조(band structure) 및 캐리어 유효 질량(이동도)을 수정한다. 일 실시예에서, 게르마늄보다 더 큰 격자 상수를 가지는 버퍼층(120)에 대한 물질은 인듐 갈륨 인화물(InGaP)과 같은 III-V족 화합물 반도체 물질이다. 일 실시예에서, 2-축 인장 변형 레벨은 1.5퍼센트보다 더 크다.
인버터(100)와 같은 CMOS 인버터를 형성하기 위한 한 가지 기법은 기판(110) 상에 버퍼층(120)을 에피텍셜 방식으로 또는 다른 방식으로 증착시키는 것이다. 버퍼층(120)이 게르마늄 상에 적어도 1.5 퍼센트의 2-축 인장 변형을 전하기에 바람직한 물질이 기판(110) 상에 변형(strain)을 유사하게 전할 수 있다는 것이 이해된다. 기판(110) 상의 임의의 변형을 감소시키거나 방지하기 위해, 채널 인터페이스에서 그것의 가장 큰 격자 상수를 가지는 등급화된 III-V족 화합물 반도체(예를 들어, InGaP)와 같이, 등급화된 버퍼층이 사용될 수 있다.
버퍼층(120)의 형성 이후, 채널(136) 및 채널(236) 및 접합 영역들(소스 영역(134) 및 드레인 영역(135) 및 소스 영역(234) 및 드레인 영역(235))이 예컨대 에피텍셜 증착에 의해 형성될 수 있다. 게이트 유전체 및 게이트 전극이 이후, 요구되는 바와 같이 도핑되는 개별 디바이스들 및 각각의 디바이스(게이트 전극(132), 게이트 전극(232))에 대해 도입될 수 있다. 드레인 영역들과 전극들 사이의 접촉들은 CMOS 인버터를 형성하도록 이루어진다.
도 2는 예를 들어, CMOS 인버터 내의 통합된 p-채널 및 n-채널 MOSFET의 또 다른 실시예를 도시한다. 이 실시예에서, p-채널 MOSFET 및 n-채널 MOSFET 각각은 비-평면 디바이스들, 특히, 나노와이어 또는 나노리본 디바이스들이다. 도 2를 참조하면, 인버터(200)는 게이트 전극 부분들(232A, 232B, 232C 및 232D); 소스 영역(234); 드레인 영역(235); 게이트 전극 사이에 각자 배치되는 채널들(236A, 236B 및 236C)을 포함하는 n-채널 MOSFET 구조(230)를 포함한다. CMOS 인버터(200)는 또한 게이트 전극 부분들(242A, 242B, 242C 및 242D); 소스 영역(244); 드레인 영역(245); 및 게이트 전극 부분의 각각 사이에 배치되는 채널들(246A, 246B 및 246C)을 포함하는 n-채널 MOSFET 구조(240)를 포함한다. p-채널 MOSFET 구조(230)에 대해, 게이트 전극 부분들(232A-232D) 각각은 하이 K 유전체와 같은 게이트 유전체 물질에 의해 각자의 채널(채널들(236A-236C))로부터 분리되며, 게이트 전극들 및 소스 및 드레인 영역들은 p-타입으로 도핑되거나 구성된다. 유사하게, n-채널 MOSFET(240)의 게이트 전극 부분들(242A-242D)은 높은 유전 상수 물질과 같은 게이트 유전체 물질에 의해 채널들(246A-246C) 각자로부터 분리되며, 게이트 전극 부분들 및 소스 및 드레인 영역들은 n-타입으로 도핑되거나 구성된다. CMOS 인버터는 p-채널 MOSFET 구조(230)의 드레인 영역(235)의 n-채널 MOSFET 구조(240)의 드레인 영역(245)으로의 접속 및 구조들의 게이트 전극들의 접속에 의해 예시된다.
일 실시예에서, p-채널 MOSFET 구조(230)의 채널들(236A-236C) 및 n-채널 MOSFET 구조(240)의 채널들(246A-246C)에 대한 물질은 각각 2-축 인장 변형을 받게 된다. 일 실시예에서, p-채널 MOSFET 구조(230) 및 n-채널 MOSFET 구조(240) 모두에 대한 이러한 채널들에 대한 물질은 공통이거나 동일하다. 대표적인 물질은 게르마늄이다. 일 실시예에서, 2-축 인장 변형은 게이트 전극 부분들에 의해 채널들 상에 전해진다. 게이트 전극들에 대한 대표적 물질들은 티타늄 질화물(TiN) 및 탄탈륨 질화물(TaN)을 포함한다. 도 2에 도시된 바와 같은 나노리본 구성으로 형성되는 채널들에 대해, 일 실시예에서, 나노리본 채널들은 15 나노미터 이하 정도의 두께를 가진다. 나노리본 채널들 상에 2-축 인장 변형을 전하기 위해, 일 실시예에서, 게이트 전극 부분들은 100 나노미터 초과의 길이를 가진다. 또다른 실시예에서, 소스 및 드레인 영역들은 채널들 내에 변형을 유지하는 앵커(anchor)들로서의 역할을 한다. 소스 및 드레인 영역들(소스 영역(234), 드레인 영역(235), 소스 영역(244), 드레인 영역(245))에 대한 물질 및/또는 게이트 전극 부분들과 소스 및 드레인 영역들 사이에 배치되는 임의의 스페이서 물질은 변형을 전하거나, 변형을 유지하는 역할을 한다.
도 2의 구조는 다양한 방식들로 형성될 수 있다. 한 가지 기법은 실리콘과 같은 희생 물질의 층들 사이에 게르마늄의 교번하는 에피텍셜 층들로서 나노리본/나노와이어 채널들(236A-236C 및 246A-246C)을 패터닝하는 것이다. 희생층들은 이후 제거되어 기판 상의 및 기판 위의 지지대들 사이에 상이한 면들에 떠있는(suspended) 나노리본들(236A-236C 또는 246A-246C)을 남긴다. 이 점에서, 소스 및 드레인 영역들은 예컨대, 떠있는 나노와이어들에 대한 지지대들을 적절하게 도핑함으로써 형성될 수 있다. 하이 K 유전체 물질과 같은 유전체 물질은 이후, 게이트 전극 물질의 유입에 선행하여 나노와이어들 각각의 주위에 유입될 수 있다. 일 실시예에서, 희생 게이트 전극이 유입되고 패터닝되고, 이후 바람직한 게이트 전극 물질로 대체될 수 있다. 스페이서들이 나노리본 채널들과 소스 및 드레인 영역들 사이에 또한 추가될 수 있다. CMOS 인버터를 형성하기 위해, p-채널 MOSFET 및 n-채널 MOSFET의 드레인들 사이에 그리고 디바이스들의 게이트들 사이에 접촉들이 이루어지고 접속될 수 있다.
위의 기재는 CMOS 인버터의 2가지 구조적 실시예들을 참조한다. 특정한 구조적 실시예가, 2-축 인장 변형이 CMOS 인버터의 p-채널 MOSFET의 채널 및 n-채널 MOSFET의 채널 각각에 전해지고 채널들 각각이 공통 물질(예를 들어, 게르마늄)을 가지는 다양한 상이한 구조적 실시예들이 제조될 수 있다는 의미에서 제한될 필요가 없다는 것이 이해된다. 따라서, 다중-게이트 디바이스들 및 다중-브리지 채널 디바이스들과 같은 다른 구조적 실시예들이 참작된다.
도 3은 한 가지 구현예에 따른 컴퓨팅 디바이스(300)를 예시한다. 컴퓨팅 디바이스(300)는 보드(302)를 하우징한다. 보드(302)는 프로세서(304) 및 적어도 하나의 통신 칩(306)을 포함하지만 이에 제한되지 않는 다수의 컴포넌트들을 포함할 수 있다. 프로세서(304)는 보드(302)에 물리적으로 그리고 전기적으로 결합된다. 일부 구현예들에서, 적어도 하나의 통신 칩(306)은 또한 보드(302)에 물리적으로 그리고 전기적으로 결합된다. 추가적인 구현예들에서, 통신 칩(306)은 프로세서(304)의 일부분이다.
그 응용예들에 따라, 컴퓨팅 디바이스(300)는 보드(302)에 물리적으로 그리고 전기적으로 결합될 수 있거나 결합되지 않을 수 있는 다른 컴포넌트들을 포함할 수 있다. 이러한 다른 컴포넌트들은, 휘발성 메모리(예를 들어, DRAM), 비휘발성 메모리(예를 들어, ROM), 플래시 메모리, 그래픽 프로세서, 디지털 신호 프로세서, 암호 프로세서, 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, 글로벌 포지셔닝 시스템(GPS)(global positioning system) 디바이스, 나침반, 가속도계, 자이로스코프, 스피커, 카메라, 및 대용량 저장 디바이스(예컨대, 하드 디스크 드라이브, 컴팩트 디스크(CD), 디지털 다목적 디스크(DVD) 등)를 포함하지만, 이에 제한되지 않는다.
통신 칩(306)은 컴퓨팅 디바이스(300)로의 그리고 컴퓨팅 디바이스(300)로부터의 데이터의 전달을 위한 무선 통신들을 가능하게 한다. 용어 "무선" 및 그 파생어들은, 비-고체 매체를 통한 변조된 전자기 복사의 사용을 통해 데이터를 통신할 수 있는 회로들, 디바이스들, 시스템들, 방법들, 기법들, 통신 채널들 등을 기술하기 위해 사용될 수 있다. 용어는 연관된 디바이스들이 어떠한 와이어들도 포함하지 않음을 내포하지는 않지만, 일부 실시예들에서, 이들은 그렇지 않을 수도 있다. 통신 칩(306)은 Wi-Fi(IEEE 802.11 계열), WiMAX(IEEE 802.16 계열), IEEE 802.20, 롱 텀 에볼루션(LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 이들의 파생물들을 포함하지만 이에 제한되지 않는 다수의 무선 표준들 또는 프로토콜들 중 임의의 것, 뿐만 아니라, 3G, 4G, 5G 및 그 이상으로 지정되는 임의의 다른 무선 프로토콜들을 구현할 수 있다. 컴퓨팅 디바이스(300)는 복수의 통신 칩들(306)을 포함할 수 있다. 예를 들어, 제1 통신 칩(306)은 Wi-Fi 및 블루투스와 같은 더 단거리의 무선 통신들에 전용일 수 있고, 제2 통신 칩(306)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 등과 같은 더 장거리의 무선 통신들에 전용일 수 있다.
컴퓨팅 디바이스(300)의 프로세서(304)는 프로세서(304) 내에 패키지화된 집적 회로 다이를 포함한다. 발명의 일부 구현예들에서, 프로세서의 집적 회로 다이는 예를 들어, 전술된 바와 같은 공통 물질(예를 들어, 게르마늄)의 2-축 인장 변형되는 트랜지스터 디바이스들의 하나 이상의 CMOS 인버터들과 같은 하나 이상의 디바이스들을 포함한다. 용어 "프로세서"는 레지스터들 및/또는 메모리로부터의 전자 데이터를 프로세싱하여 그 전자 데이터를 레지스터들 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변환시키는 임의의 디바이스 또는 디바이스의 일부분을 지칭할 수 있다.
통신 칩(306)은 통신 칩(306) 내에 패키지화된 집적 회로 다이를 또한 포함한다. 또다른 구현예에 따르면, 통신 칩의 집적 회로 다이는 전술된 구현예들에 따라 형성되는, CMOS 인버터들과 같은 하나 이상의 디바이스들을 포함한다.
추가적인 구현예들에서, 컴퓨팅 디바이스(300) 내에 하우징되는 또다른 컴포넌트는 구현예들에 따라 형성되는 CMOS 인버터들과 같은 하나 이상의 디바이스들을 포함하는 집적 회로 다이를 포함한다.
다양한 구현예들에서, 컴퓨팅 디바이스(300)는 랩톱, 넷북, 노트북, 울트라북, 스마트폰, 태블릿, 개인용 디지털 보조 단말(PDA), 울트라 모바일 PC, 모바일 폰, 데스크톱 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 음악 플레이어, 또는 디지털 비디오 레코더일 수 있다. 추가적인 구현예들에서, 컴퓨팅 디바이스(300)는 데이터를 프로세싱하는 임의의 다른 전자 디바이스일 수 있다.
예들
후속하는 예들은 실시예들에 관한 것이다.
예 1은 n-채널 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)(metal oxide semiconductor field effect transistor) 및 p-채널 MOSFET을 포함하는 상보적 금속 산화물 반도체(CMOS) 인버터를 포함하는 장치이며, n-채널 MOSFET 내의 채널의 물질 및 p-채널 MOSFET 내의 채널의 물질은 각각 2-축 인장 변형을 받게 된다.
예 2에서, 예 1의 장치의 n-채널 MOSFET 내의 채널의 물질 및 p-채널 MOSFET 내의 채널의 물질은 동일하다.
예 3에서, 예 1의 장치의 n-채널 MOSFET 내의 채널의 물질 및 p-채널 MOSFET 내의 채널의 물질은 각각 게르마늄이다.
예 4에서, 예 1의 장치의 n-채널 MOSFET 및 p-채널 MOSFET의 채널은 버퍼층 상에 배치되며, 버퍼층은 n-채널 MOSFET 내의 채널의 물질 및 p-채널 MOSFET 내의 채널의 물질의 격자 상수보다 더 큰 격자 상수를 가지는 물질을 포함한다.
예 5에서, 예 4의 장치의 버퍼층에 대한 물질은 III-V족 화합물 반도체 물질을 포함한다.
예 6에서, 예 4의 장치의 n-채널 MOSFET 및 p-채널 MOSFET은 평면 트랜지스터들이다.
예 7에서, 예 1의 장치의 n-채널 MOSFET 내의 채널의 물질 및 p-채널 MOSFET 내의 채널의 물질은 각각 각자의 게이트 전극에 대한 물질의 격자 상수보다 더 작은 격자 상수를 가진다.
예 8에서, 예 7의 장치의 각자의 게이트 전극은 100 나노미터 초과의 길이를 가진다.
예 9는 게이트 전극, 소스 영역, 드레인 영역 및 채널을 포함하는 n-채널 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET); 및 게이트 전극, 소스 영역, 드레인 영역 및 채널을 포함하는 p-채널 MOSFET을 포함하는 장치이며, n-채널 MOSFET의 게이트 전극은 p-채널 MOSFET의 게이트 전극에 결합되고, n-채널 MOSFET의 드레인은 p-채널 MOSFET의 드레인에 결합되고, n-채널 MOSFET 내의 채널의 물질 및 p-채널 MOSFET 내의 채널의 물질은 공통적이며 2-축 인장 변형을 받게 된다.
예 10에서, 예 9의 장치 내의 n-채널 MOSFET 내의 채널의 공통 물질 및 p-채널 MOSFET 내의 채널의 물질은 게르마늄이다.
예 11에서, 예 9의 장치 내의 n-채널 MOSFET 및 p-채널 MOSFET 각각의 채널은 버퍼층 상에 배치되며, 버퍼층은 n-채널 MOSFET 내의 채널의 공통 물질 및 p-채널 MOSFET 내의 채널의 물질의 격자 상수보다 더 큰 격자 상수를 가지는 물질을 포함한다.
예 12에서, 예 11의 장치 내의 버퍼층에 대한 물질은 III-V족 화합물 반도체 물질을 포함한다.
예 13에서, 예 11의 장치의 n-채널 MOSFET 및 p-채널 MOSFET은 평면 트랜지스터들이다.
예 14에서, 예 9의 장치 내의 n-채널 MOSFET 내의 채널의 공통 물질 및 p-채널 MOSFET 내의 채널의 물질은 각자의 게이트 전극에 대한 물질의 격자 상수보다 더 작은 격자 상수를 가진다.
예 15에서, 예 14의 장치 내의 게이트 전극은 100 나노미터 초과의 길이를 가진다.
예 16에서, 예 14의 장치 내의 n-채널 MOSFET의 채널 및 p-채널 MOSFET의 채널은 나노리본을 포함한다.
예 17은 n-채널 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)를 형성하는 것; p-채널 MOSFET을 형성하는 것; 및 n-채널 MOSFET 및 p-채널 MOSFET의 게이트 전극들과 드레인 영역들을 접속시키는 것을 포함하는 방법이고, n-채널 MOSFET 내의 채널의 물질 및 p-채널 MOSFET 내의 채널의 물질은 2-축 인장 변형을 받게 된다.
예 18에서, 예 17의 장치 내의 n-채널 MOSFET 내의 채널의 물질 및 p-채널 MOSFET 내의 채널의 물질은 공통이다.
예 19에서, 예 17의 방법은 기판 상에 버퍼층을 형성하는 것을 더 포함하고, 버퍼층은 n-채널 MOSFET의 채널 및 p-채널 MOSFET의 채널에 인접하게 배치되고, 버퍼층은 n-채널 MOSFET 내의 채널의 공통 물질 및 p-채널 MOSFET 내의 채널의 물질의 격자 상수보다 더 큰 격자 상수를 가진다.
예 20에서, 예 17의 방법에서의 n-채널 MOSFET 내의 채널의 공통 물질 및 p-채널 MOSFET 내의 채널의 물질은 게르마늄이다.
예 21에서, 예 17의 방법에서의 n-채널 MOSFET 내의 채널 및 p-채널 MOSFET 내의 채널의 공통 물질 각각은 각자의 게이트 전극에 대한 물질의 격자 상수보다 더 작은 격자 상수를 가진다.
예 22에서, 예 21의 방법에서의 각자의 게이트 전극은 100 나노미터 초과의 길이를 가진다.
예 23에서, 예 21의 방법에서의 n-채널 MOSFET의 채널 및 p-채널 MOSFET의 채널은 나노리본을 포함한다.
위의 기재에서, 설명의 목적으로, 다수의 특정 상세항목들은 실시예들의 철저한 이해를 제공하기 위해 설명되었다. 그러나, 하나 이상의 다른 실시예들이 이러한 특정 상세항목들 중 일부 없이도 구현될 수 있다는 것이 통상의 기술자에게 명백할 것이다. 기술되는 특정 실시예들은 발명을 제한하기 위해 제공되는 것이 아니라 이를 예시하기 위해 제공된다. 발명의 범위는 위에 제공되는 특정 예들에 의해 결정되는 것이 아니라 하기의 청구항들에 의해서만 결정된다. 다른 경우들에서, 공지된 구조들, 디바이스들 및 동작들은, 기재의 이해를 모호하게 하는 것을 회피하기 위해 블록도 형태로 또는 상세하지 않게 도시된다. 적절하다고 간주되는 경우, 참조 번호들 또는 참조 번호들의 종결 부분들은, 선택적으로 유사한 특성들을 가질 수 있는 대응하는 엘리먼트들 또는 유사한 엘리먼트들을 나타내기 위해 도면들 간에 반복된다.
"일 실시예", "실시예", "하나 이상의 실시예들", 또는 "상이한 실시예들"에 대한 이 명세서 전반에 걸친 참조가, 예를 들어, 특정 특징이 발명의 구현에 포함될 수 있음을 의미한다는 것이 또한 이해되어야 한다. 유사하게, 기재에서, 개시내용을 간소화하고 다양한 발명의 양상들의 이해를 보조할 목적으로, 다양한 특징들이 때때로 발명의 단일의 실시예, 도면, 또는 기재에 함께 그룹화된다는 것이 이해되어야 한다. 그러나, 이러한 개시내용의 방법은, 발명이 각각의 청구항에서 명시적으로 인용되는 것보다 더 많은 특징을 요구한다는 의도를 반영하는 것으로서 해석되지 않아야 한다. 오히려, 후속하는 청구항들이 반영하는 바와 같이, 발명의 양상들은 단일의 개시된 실시예의 모두보다 더 적은 특징들에 존재할 수 있다. 따라서, 상세한 설명에 후속하는 청구항들은 이 상세한 설명 내에 명시적으로 포함되며, 각각의 청구항은 그 자체가 발명의 별도의 실시예로서 존재한다.
Claims (23)
- 장치로서,
n-채널 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET) 및 p-채널 MOSFET을 포함하는 상보적 금속 산화물 반도체(CMOS) 인버터
를 포함하고, 상기 n-채널 MOSFET 내의 채널의 물질 및 상기 p-채널 MOSFET 내의 채널의 물질은 각각 2-축 인장 변형(bi-axial tensile strain)을 받게 되는 장치. - 제1항에 있어서, 상기 n-채널 MOSFET 내의 채널의 물질 및 상기 p-채널 MOSFET 내의 채널의 물질은 동일한 장치.
- 제1항에 있어서, 상기 n-채널 MOSFET 내의 채널의 물질 및 상기 p-채널 MOSFET 내의 채널의 물질은 각각 게르마늄인 장치.
- 제1항에 있어서, 상기 n-채널 MOSFET 및 상기 p-채널 MOSFET 각각의 채널은 버퍼층 위에 배치되고, 상기 버퍼층은 상기 n-채널 MOSFET 내의 채널의 물질 및 상기 p-채널 MOSFET 내의 채널의 물질의 격자 상수보다 더 큰 격자 상수를 가지는 물질을 포함하는 장치.
- 제4항에 있어서, 상기 버퍼층에 대한 물질은 III-V족 화합물 반도체 물질을 포함하는 장치.
- 제4항에 있어서, 상기 n-채널 MOSFET 및 상기 p-채널 MOSFET은 평면 트랜지스터들인 장치.
- 제1항에 있어서, 상기 n-채널 MOSFET 내의 채널의 물질 및 상기 p-채널 MOSFET 내의 채널의 물질 각각은 각자의 게이트 전극에 대한 물질의 격자 상수보다 더 작은 격자 상수를 가지는 장치.
- 제7항에 있어서, 상기 각자의 게이트 전극은 100 나노미터 초과의 길이를 가지는 장치.
- 장치로서,
게이트 전극, 소스 영역, 드레인 영역 및 채널을 포함하는 n-채널 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET); 및
게이트 전극, 소스 영역, 드레인 영역 및 채널을 포함하는 p-채널 MOSFET
을 포함하고,
상기 n-채널 MOSFET의 게이트 전극은 상기 p-채널 MOSFET의 게이트 전극에 결합되고, 상기 n-채널 MOSFET의 드레인은 상기 p-채널 MOSFET의 드레인에 결합되고,
상기 n-채널 MOSFET 내의 채널의 물질 및 상기 p-채널 MOSFET 내의 채널의 물질은 공통이며, 2-축 인장 변형을 받게 되는 장치. - 제9항에 있어서, 상기 n-채널 MOSFET 내의 채널의 공통 물질 및 상기 p-채널 MOSFET 내의 채널의 물질은 게르마늄인 장치.
- 제1항에 있어서, 상기 n-채널 MOSFET 및 상기 p-채널 MOSFET 각각의 채널은 버퍼층 상에 배치되고, 상기 버퍼층은 상기 n-채널 MOSFET 내의 채널의 공통 물질 및 상기 p-채널 MOSFET 내의 채널의 물질의 격자 상수보다 더 큰 격자 상수를 가지는 물질을 포함하는 장치.
- 제11항에 있어서, 상기 버퍼층에 대한 물질은 III-V족 화합물 반도체 물질을 포함하는 장치.
- 제11항에 있어서, 상기 n-채널 MOSFET 및 상기 p-채널 MOSFET은 평면 트랜지스터들인 장치.
- 제9항에 있어서, 상기 n-채널 MOSFET 내의 채널의 공통 물질 및 상기 p-채널 MOSFET 내의 채널의 물질은 상기 각자의 게이트 전극에 대한 물질의 격자 상수보다 더 작은 격자 상수를 가지는 장치.
- 제14항에 있어서, 상기 게이트 전극은 100 나노미터 초과의 길이를 가지는 장치.
- 제14항에 있어서, 상기 n-채널 MOSFET의 채널 및 상기 p-채널 MOSFET의 채널은 나노리본(nanoribbon)을 포함하는 장치.
- 방법으로서,
n-채널 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)를 형성하는 단계;
p-채널 MOSFET을 형성하는 단계; 및
상기 n-채널 MOSFET 및 상기 p-채널 MOSFET의 게이트 전극들과 드레인 영역들을 접속시키는 단계
를 포함하고, 상기 n-채널 MOSFET 내의 채널의 물질 및 상기 p-채널 MOSFET 내의 채널의 물질은 2-축 인장 변형을 받게 되는 방법. - 제17항에 있어서, 상기 n-채널 MOSFET 내의 채널의 물질 및 상기 p-채널 MOSFET 내의 채널의 물질은 공통인 방법.
- 제17항에 있어서, 상기 기판 상에 버퍼층을 형성하는 단계를 더 포함하고, 상기 버퍼층은 상기 n-채널 MOSFET의 채널 및 상기 p-채널 MOSFET의 채널에 인접하여 배치되고, 상기 버퍼층은 상기 n-채널 MOSFET 내의 채널의 공통 물질 및 상기 p-채널 MOSFET 내의 채널의 물질의 격자 상수보다 더 큰 격자 상수를 가지는 방법.
- 제17항에 있어서, 상기 n-채널 MOSFET 내의 채널의 공통 물질 및 상기 p-채널 MOSFET 내의 채널의 물질은 게르마늄인 방법.
- 제17항에 있어서, 상기 n-채널 MOSFET 내의 채널 및 상기 p-채널 MOSFET 내의 채널의 공통 물질은 각각 상기 각자의 게이트 전극에 대한 물질의 격자 상수보다 더 작은 격자 상수를 가지는 방법.
- 제21항에 있어서, 상기 각자의 게이트 전극은 100 나노미터 초과의 길이를 가지는 방법.
- 제21항에 있어서, 상기 n-채널 MOSFET의 채널 및 상기 p-채널 MOSFET의 채널은 나노리본을 포함하는 방법.
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PCT/US2013/078100 WO2015099784A1 (en) | 2013-12-27 | 2013-12-27 | Bi-axial tensile strained ge channel for cmos |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20160102970A true KR20160102970A (ko) | 2016-08-31 |
KR102201606B1 KR102201606B1 (ko) | 2021-01-12 |
Family
ID=53479443
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020167013221A KR102201606B1 (ko) | 2013-12-27 | 2013-12-27 | Cmos에 대한 2-축 인장 변형된 ge 채널 |
Country Status (7)
Country | Link |
---|---|
US (1) | US9859278B2 (ko) |
EP (1) | EP3087602A4 (ko) |
KR (1) | KR102201606B1 (ko) |
CN (1) | CN106062953B (ko) |
MY (1) | MY185574A (ko) |
TW (2) | TWI609458B (ko) |
WO (1) | WO2015099784A1 (ko) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20190108260A (ko) | 2018-03-14 | 2019-09-24 | 한국과학기술연구원 | 상호 확산을 사용한 반도체 소자 및 이를 제조하는 방법 |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11450527B2 (en) | 2016-07-02 | 2022-09-20 | Intel Corporation | Engineering tensile strain buffer in art for high quality Ge channel |
US11404575B2 (en) | 2017-06-30 | 2022-08-02 | Intel Corporation | Diverse transistor channel materials enabled by thin, inverse-graded, germanium-based layer |
US11056592B2 (en) | 2017-06-30 | 2021-07-06 | Intel Corporation | Silicon substrate modification to enable formation of thin, relaxed, germanium-based layer |
US11450739B2 (en) | 2018-09-14 | 2022-09-20 | Intel Corporation | Germanium-rich nanowire transistor with relaxed buffer layer |
US11276694B2 (en) * | 2018-09-24 | 2022-03-15 | Intel Corporation | Transistor structure with indium phosphide channel |
US11355625B2 (en) * | 2020-07-23 | 2022-06-07 | Delta Electronics, Inc. | Device and semiconductor structure for improving the disadvantages of p-GaN gate high electron mobility transistor |
US20230170420A1 (en) * | 2021-11-29 | 2023-06-01 | Intel Corporation | Strained semiconductor on insulator (ssoi) based gate all around (gaa) transistor structures |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20040135138A1 (en) * | 2003-01-15 | 2004-07-15 | Sharp Laboratories Of America, Inc. | System and method for isolating silicon germanium dislocation regions in strained-silicon CMOS applications |
WO2005067014A1 (en) * | 2003-12-23 | 2005-07-21 | Intel Corporation | Strained transistor integration for cmos |
US20050285187A1 (en) * | 2004-06-24 | 2005-12-29 | International Business Machines Corporation | Strained-silicon CMOS device and method |
WO2006107419A2 (en) * | 2005-03-30 | 2006-10-12 | Freescale Semiconductor, Inc. | Method of making a dual strained channel semiconductor device |
US20080179628A1 (en) * | 2007-01-31 | 2008-07-31 | Andy Wei | Transistor with embedded silicon/germanium material on a strained semiconductor on insulator substrate |
US20100159658A1 (en) * | 2003-06-17 | 2010-06-24 | International Business Machines Corporation | High speed lateral heterojunction misfets realized by 2-dimensional bandgap engineering and methods thereof |
US20100244139A1 (en) * | 2004-06-24 | 2010-09-30 | International Business Machines Corporation | Strained-silicon cmos device and method |
Family Cites Families (26)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5198687A (en) * | 1992-07-23 | 1993-03-30 | Baliga Bantval J | Base resistance controlled thyristor with single-polarity turn-on and turn-off control |
US5323044A (en) * | 1992-10-02 | 1994-06-21 | Power Integrations, Inc. | Bi-directional MOSFET switch |
US5770485A (en) * | 1997-03-04 | 1998-06-23 | Advanced Micro Devices, Inc. | MOSFET device with an amorphized source and fabrication method thereof |
US6040220A (en) * | 1997-10-14 | 2000-03-21 | Advanced Micro Devices, Inc. | Asymmetrical transistor formed from a gate conductor of unequal thickness |
US5943562A (en) * | 1997-10-14 | 1999-08-24 | Advanced Micro Devices, Inc. | Semiconductor fabrication employing a transistor gate coupled to a localized substrate |
JP3403076B2 (ja) * | 1998-06-30 | 2003-05-06 | 株式会社東芝 | 半導体装置及びその製造方法 |
US6864149B2 (en) * | 2003-05-09 | 2005-03-08 | Taiwan Semiconductor Manufacturing Company | SOI chip with mesa isolation and recess resistant regions |
US7812340B2 (en) * | 2003-06-13 | 2010-10-12 | International Business Machines Corporation | Strained-silicon-on-insulator single-and double-gate MOSFET and method for forming the same |
US7101742B2 (en) * | 2003-08-12 | 2006-09-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Strained channel complementary field-effect transistors and methods of manufacture |
US20050116360A1 (en) * | 2003-12-01 | 2005-06-02 | Chien-Chao Huang | Complementary field-effect transistors and methods of manufacture |
US7023018B2 (en) * | 2004-04-06 | 2006-04-04 | Texas Instruments Incorporated | SiGe transistor with strained layers |
US8324660B2 (en) * | 2005-05-17 | 2012-12-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Lattice-mismatched semiconductor structures with reduced dislocation defect densities and related methods for device fabrication |
US7947546B2 (en) * | 2005-10-31 | 2011-05-24 | Chartered Semiconductor Manufacturing, Ltd. | Implant damage control by in-situ C doping during SiGe epitaxy for device applications |
US7575975B2 (en) * | 2005-10-31 | 2009-08-18 | Freescale Semiconductor, Inc. | Method for forming a planar and vertical semiconductor structure having a strained semiconductor layer |
US20070148939A1 (en) * | 2005-12-22 | 2007-06-28 | International Business Machines Corporation | Low leakage heterojunction vertical transistors and high performance devices thereof |
US20080124858A1 (en) | 2006-08-07 | 2008-05-29 | Bich-Yen Nguyen | Selective stress relaxation by amorphizing implant in strained silicon on insulator integrated circuit |
US8178446B2 (en) * | 2007-03-30 | 2012-05-15 | Tokyo Electron Limited | Strained metal nitride films and method of forming |
US8003454B2 (en) * | 2008-05-22 | 2011-08-23 | Freescale Semiconductor, Inc. | CMOS process with optimized PMOS and NMOS transistor devices |
KR20100081667A (ko) * | 2009-01-07 | 2010-07-15 | 삼성전자주식회사 | 스트레인드 채널을 갖는 반도체 장치 및 그 제조 방법 |
US8048791B2 (en) * | 2009-02-23 | 2011-11-01 | Globalfoundries Inc. | Method of forming a semiconductor device |
DE102009023237B4 (de) * | 2009-05-29 | 2013-11-28 | Globalfoundries Dresden Module One Limited Liability Company & Co. Kg | Verfahren zum Herstellen von Transistorelementen mit unterschiedlicher Verformung und Halbleiterbauelement |
US20110248322A1 (en) | 2010-04-12 | 2011-10-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | Piezoelectric Gate-Induced Strain |
US8859348B2 (en) * | 2012-07-09 | 2014-10-14 | International Business Machines Corporation | Strained silicon and strained silicon germanium on insulator |
US8890120B2 (en) * | 2012-11-16 | 2014-11-18 | Intel Corporation | Tunneling field effect transistors (TFETs) for CMOS approaches to fabricating N-type and P-type TFETs |
US20140246696A1 (en) * | 2013-03-04 | 2014-09-04 | Globalfoundries Inc. | Transistor with embedded strain-inducing material formed in cavities formed in a silicon/germanium substrate |
US9214395B2 (en) * | 2013-03-13 | 2015-12-15 | United Microelectronics Corp. | Method of manufacturing semiconductor devices |
-
2013
- 2013-12-27 EP EP13900530.0A patent/EP3087602A4/en not_active Withdrawn
- 2013-12-27 US US15/037,618 patent/US9859278B2/en active Active
- 2013-12-27 CN CN201380081249.3A patent/CN106062953B/zh active Active
- 2013-12-27 WO PCT/US2013/078100 patent/WO2015099784A1/en active Application Filing
- 2013-12-27 KR KR1020167013221A patent/KR102201606B1/ko active IP Right Grant
- 2013-12-27 MY MYPI2016000758A patent/MY185574A/en unknown
-
2014
- 2014-11-26 TW TW103141008A patent/TWI609458B/zh active
- 2014-11-26 TW TW106123825A patent/TWI630684B/zh active
Patent Citations (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20040135138A1 (en) * | 2003-01-15 | 2004-07-15 | Sharp Laboratories Of America, Inc. | System and method for isolating silicon germanium dislocation regions in strained-silicon CMOS applications |
JP2004221543A (ja) * | 2003-01-15 | 2004-08-05 | Sharp Corp | 歪みシリコンcmosを利用してシリコンゲルマニウム転位領域を分離するシステムおよび方法 |
US20100159658A1 (en) * | 2003-06-17 | 2010-06-24 | International Business Machines Corporation | High speed lateral heterojunction misfets realized by 2-dimensional bandgap engineering and methods thereof |
WO2005067014A1 (en) * | 2003-12-23 | 2005-07-21 | Intel Corporation | Strained transistor integration for cmos |
US20100044754A1 (en) * | 2003-12-23 | 2010-02-25 | Boyan Boyanov | Strained transistor integration for cmos |
US20050285187A1 (en) * | 2004-06-24 | 2005-12-29 | International Business Machines Corporation | Strained-silicon CMOS device and method |
US20100244139A1 (en) * | 2004-06-24 | 2010-09-30 | International Business Machines Corporation | Strained-silicon cmos device and method |
WO2006107419A2 (en) * | 2005-03-30 | 2006-10-12 | Freescale Semiconductor, Inc. | Method of making a dual strained channel semiconductor device |
US20060228851A1 (en) * | 2005-03-30 | 2006-10-12 | Sadaka Mariam G | Method of making a dual strained channel semiconductor device |
JP2008535245A (ja) * | 2005-03-30 | 2008-08-28 | フリースケール セミコンダクター インコーポレイテッド | デュアル歪みチャネル半導体デバイスを製造する方法 |
US20080179628A1 (en) * | 2007-01-31 | 2008-07-31 | Andy Wei | Transistor with embedded silicon/germanium material on a strained semiconductor on insulator substrate |
Non-Patent Citations (1)
Title |
---|
IEEE, 2013.03.14* * |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20190108260A (ko) | 2018-03-14 | 2019-09-24 | 한국과학기술연구원 | 상호 확산을 사용한 반도체 소자 및 이를 제조하는 방법 |
US10886161B2 (en) | 2018-03-14 | 2021-01-05 | Korea Institute Of Science And Technology | Semiconductor device using inter-diffusion and method for manufacturing the same |
Also Published As
Publication number | Publication date |
---|---|
KR102201606B1 (ko) | 2021-01-12 |
US20160293601A1 (en) | 2016-10-06 |
WO2015099784A1 (en) | 2015-07-02 |
EP3087602A4 (en) | 2017-08-09 |
EP3087602A1 (en) | 2016-11-02 |
TW201801254A (zh) | 2018-01-01 |
US9859278B2 (en) | 2018-01-02 |
TWI609458B (zh) | 2017-12-21 |
CN106062953B (zh) | 2020-01-21 |
MY185574A (en) | 2021-05-21 |
TW201537684A (zh) | 2015-10-01 |
TWI630684B (zh) | 2018-07-21 |
CN106062953A (zh) | 2016-10-26 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR102201606B1 (ko) | Cmos에 대한 2-축 인장 변형된 ge 채널 | |
US8735869B2 (en) | Strained gate-all-around semiconductor devices formed on globally or locally isolated substrates | |
KR102171831B1 (ko) | 하이브리드 기하 구조 기반의 활성 영역을 갖는 비평면 반도체 디바이스 | |
CN105144390B (zh) | 用于纳米线晶体管的漏电减少结构 | |
US9472399B2 (en) | Three-dimensional germanium-based semiconductor devices formed on globally or locally isolated substrates | |
CN107924875B (zh) | 混合三栅极和纳米线cmos器件架构 | |
US9112028B2 (en) | Methods of containing defects for non-silicon device engineering | |
CN106170868B (zh) | 用于制造垂直半导体器件的深宽比捕获(art) | |
JP2016508669A (ja) | ゲルマニウム活性層またはiii−v族活性層を有する深いゲートオールアラウンド半導体デバイス | |
US9818870B2 (en) | Transistor structure with variable clad/core dimension for stress and bandgap | |
US20160172477A1 (en) | Methods to achieve high mobility in cladded iii-v channel materials |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant |