KR20160095557A - 3-dimension non-volatile semiconductor device having source line - Google Patents

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KR20160095557A
KR20160095557A KR1020150016982A KR20150016982A KR20160095557A KR 20160095557 A KR20160095557 A KR 20160095557A KR 1020150016982 A KR1020150016982 A KR 1020150016982A KR 20150016982 A KR20150016982 A KR 20150016982A KR 20160095557 A KR20160095557 A KR 20160095557A
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source line
semiconductor device
lines
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손창만
성상현
이고현
정수남
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에스케이하이닉스 주식회사
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    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H01L27/11551—
    • H01L27/11556—

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  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

The present invention relates to a three-dimensional nonvolatile semiconductor device, including: a source line; a first bit line located in the upper portion of the source line; a first cell string connected to the source line and the first bit line; a second bit line located in the lower portion of the source line; and a second cell string connected to the source line and the second bit line. The three-dimensional nonvolatile semiconductor device increases a degree of integration of a memory while decreasing bit line loading.

Description

공통 소스라인을 갖는 3차원 비휘발성 반도체 장치{3-DIMENSION NON-VOLATILE SEMICONDUCTOR DEVICE HAVING SOURCE LINE}TECHNICAL FIELD [0001] The present invention relates to a three-dimensional nonvolatile semiconductor device having a common source line,

본 발명은 3차원 비휘발성 메모리 장치에 관한 것으로 보다 상세하게는, 3차원 구조의 스트링 셀들이 소스라인을 공유하면서 상하 방향으로 대칭되게 배치되는 3차원 비휘발성 메모리 장치에 관한 것이다.The present invention relates to a three-dimensional nonvolatile memory device, and more particularly, to a three-dimensional nonvolatile memory device in which three-dimensional string cells share a source line and are symmetrically arranged in a vertical direction.

비휘발성 메모리 장치는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 장치이다. 현재 다양한 비휘발성 메모리 장치 예컨대, 플래시 메모리(Flash Memory) 등이 널리 이용되고 있다.A nonvolatile memory device is a memory device in which stored data is retained even if the power supply is interrupted. Currently, various nonvolatile memory devices such as flash memory are widely used.

비휘발성 메모리 장치는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 장치이다. 현재 다양한 비휘발성 메모리 장치 예컨대, 플래시 메모리(Flash Memory) 등이 널리 이용되고 있다.A nonvolatile memory device is a memory device in which stored data is retained even if the power supply is interrupted. Currently, various nonvolatile memory devices such as flash memory are widely used.

한편, 최근 반도체 기판 상에 단층으로 메모리 셀을 형성하는 2차원 구조의 비휘발성 메모리 장치의 집적도 향상이 한계에 도달함에 따라, 반도체 기판으로부터 수직 방향으로 돌출된 채널층을 따라 복수의 메모리 셀을 형성하는 3차원 구조의 비휘발성 메모리 장치가 제안되었다. 이러한 3차원 구조의 비휘발성 메모리 장치로는 크게 일자형 채널층을 갖는 구조와 U자형 채널층을 갖는 구조로 구분된다. 일자형 채널층을 갖는 구조는 적층된 메모리 셀의 상부 및 하부에 각각 비트라인 및 소스라인이 배치된다. U자형 채널층을 갖는 구조는 적층된 메모리 셀의 상부에 비트라인과 소스라인이 모두 배치되는 구조이다.On the other hand, as the integration of the nonvolatile memory device having a two-dimensional structure for forming memory cells in a single layer on a semiconductor substrate has reached its limit, a plurality of memory cells are formed along a channel layer protruding in the vertical direction from the semiconductor substrate A nonvolatile memory device having a three-dimensional structure has been proposed. Such a three-dimensional nonvolatile memory device is classified into a structure having a straight channel layer and a structure having a U-shaped channel layer. A structure having a straight channel layer has bit lines and source lines disposed at the top and bottom of the stacked memory cells, respectively. The structure having the U-shaped channel layer is a structure in which both the bit line and the source line are arranged above the stacked memory cells.

그런데 종래의 3차원 구조의 비휘발성 반도체 장치는 워드라인 층이 많아질수록 비트라인 로딩(Loading)이 커지는 문제가 있다.However, in the conventional three-dimensional non-volatile semiconductor device, there is a problem that the bit line loading increases as the number of word line layers increases.

본 실시예는 메모리의 집적도를 높이면서도 비트라인 로딩을 감소시키고 블록 사이즈를 감소시킬 수 있는 새로운 구조의 3차원 비휘발성 메모리 장치를 제공하고자 한다.The present embodiment intends to provide a novel three-dimensional nonvolatile memory device capable of reducing the bit line loading and reducing the block size while increasing the degree of integration of the memory.

본 발명의 일 실시예에 따른 3차원 비휘발성 반도체 장치는 소스라인, 상기 소스라인의 상부에 위치하는 제 1 비트라인, 상기 소스라인과 상기 제 1 비트라인에 연결된 제 1 셀 스트링, 상기 소스라인의 하부에 위치하는 제 2 비트라인 및 상기 소스라인과 상기 제 2 비트라인에 연결된 제 2 셀 스트링을 포함할 수 있다.A three-dimensional nonvolatile semiconductor device according to an embodiment of the present invention includes a source line, a first bit line located above the source line, a first cell string connected to the source line and the first bit line, And a second cell string coupled to the source line and the second bit line.

본 발명의 다른 실시예에 따른 3차원 비휘발성 반도체 장치는 소스라인, 상기 소스라인의 일측과 연결되는 제 1 채널영역, 상기 제 1 채널영역을 감싸는 복수의 제 1 도전라인들, 상기 소스라인의 타측과 연결되는 제 2 채널영역 및 상기 제 2 채널영역을 감싸는 복수의 제 2 도전라인들을 포함할 수 있다.
A three-dimensional nonvolatile semiconductor device according to another embodiment of the present invention includes a source line, a first channel region connected to one side of the source line, a plurality of first conductive lines surrounding the first channel region, A second channel region connected to the other side, and a plurality of second conductive lines surrounding the second channel region.

본 실시예는 3차원 비휘발성 메모리 장치의 비트라인 로딩을 감소시키면서 셀 블록 사이즈를 감소시킬 수 있다.This embodiment can reduce the cell block size while reducing the bit line loading of the three-dimensional non-volatile memory device.

도 1은 본 발명의 일 실시예에 따른 3차원 비휘발성 반도체 장치의 구조를 나타내는 회로도.
도 2는 본 발명의 일 실시예에 따른 3차원 비휘발성 반도체 장치의 구조를 나타내는 단면도.
도 3A는 도 2에서 A-A'에 따른 단면도.
도 3B는 도 2에서 B-B'에 따른 단면도.
도 4는 본 발명의 일 실시예에 따른 3차원 비휘발성 반도체 장치의 구조를 보여주는 사시도.1 is a circuit diagram showing the structure of a three-dimensional nonvolatile semiconductor device according to an embodiment of the present invention;
2 is a cross-sectional view showing a structure of a three-dimensional nonvolatile semiconductor device according to an embodiment of the present invention;
FIG. 3A is a cross-sectional view taken along line A-A 'in FIG. 2. FIG.
FIG. 3B is a cross-sectional view taken along line B-B 'in FIG. 2; FIG.
4 is a perspective view showing a structure of a three-dimensional nonvolatile semiconductor device according to an embodiment of the present invention.

이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시 예를 보다 상세하게 설명한다. 이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니 되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다. 따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일 실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.
Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. Prior to this, terms and words used in the present specification and claims should not be construed as limited to ordinary or dictionary terms, and the inventor should appropriately interpret the concepts of the terms appropriately It should be interpreted in accordance with the meaning and concept consistent with the technical idea of the present invention based on the principle that it can be defined. Therefore, the embodiments described in this specification and the configurations shown in the drawings are merely the most preferred embodiments of the present invention and do not represent all the technical ideas of the present invention. Therefore, It is to be understood that equivalents and modifications are possible.

도 1은 본 발명의 일 실시예에 따른 3차원 비휘발성 반도체 장치의 셀 어레이 구조를 나타내는 회로도이다.1 is a circuit diagram showing a cell array structure of a three-dimensional nonvolatile semiconductor device according to an embodiment of the present invention.

본 실시예에 따른 셀 어레이에서는 소스라인(SL)을 기준으로 소스라인(SL)의 상하에 각각 상부 비트라인들(BLu1 ∼ BLu4)과 하부 비트라인들(BLd1 ∼ BLd4)이 대칭되게 형성된다. 각 상부 비트라인(BLu1 ∼ BLu4)과 소스라인(SL) 사이에는 상부 셀 스트링(CSu)이 연결되고, 각 하부 비트라인(BLd1 ∼ BLd4)과 소스라인(SL) 사이에는 하부 셀 스트링(CSd)이 연결된다. 상부 비트라인(BLu1 ∼ BLu4)과 하부 비트라인(BLd1 ∼ BLd4)은 페이지 버퍼(미도시)에 연결된다.In the cell array according to the present embodiment, the upper bit lines BLu1 to BLu4 and the lower bit lines BLd1 to BLd4 are formed symmetrically above and below the source line SL with respect to the source line SL. An upper cell string CSu is connected between the upper bit lines BLu1 to BLu4 and the source line SL and a lower cell string CSd is connected between the lower bit lines BLd1 to BLd4 and the source line SL. Lt; / RTI > The upper bit lines BLu1 to BLu4 and the lower bit lines BLd1 to BLd4 are connected to a page buffer (not shown).

각 셀 스트링(CSu, CSd)은 워드라인(WLu, WLd)의 신호에 따라 데이터를 저장하는 복수개의 메모리 셀(MC)들, 드레인 선택라인(DSLu, DSLd)의 신호에 따라 메모리 셀(MC)들을 비트라인(BLu1, BLd1)에 선택적으로 연결시켜주는 드레인 선택 트랜지스터(DST), 및 소스 선택라인(SSL)의 신호에 따라 메모리 셀(MC)들을 소스라인(SL)에 선택적으로 연결시켜주는 소스 선택 트랜지스터(SST)이 직렬 연결되는 구조를 갖는다. 각 셀 스트링(CSu, CSd)에 포함되는 메모리 셀의 수는 메모리 소자의 저장용량에 따라 달라질 수 있다.Each of the cell strings CSu and CSd includes a plurality of memory cells MC for storing data in accordance with the signals of the word lines WLu and WLd and memory cells MC according to signals of the drain select lines DSLu and DSLd. A drain select transistor DST for selectively connecting the memory cells MC to the bit lines BLu1 and BLd1 and a source for selectively connecting the memory cells MC to the source line SL according to a signal of the source select line SSL. And the selection transistors SST are connected in series. The number of memory cells included in each cell string CSu, CSd may vary depending on the storage capacity of the memory device.

본 실시예에 따른 셀 어레이에서는 소스라인(SL)과 비트라인(BLu1 ∼ BLu4, BLd1 ∼ BLd4)에 연결되는 셀 스트링들(CSu, CSd)이 소스라인(SL)의 상하에 대칭되게 위치한다.
The cell strings CSu and CSd connected to the source line SL and the bit lines BLu1 to BLu4 and BLd1 to BLd4 are symmetrically positioned above and below the source line SL in the cell array according to the present embodiment.

도 2는 본 발명의 일 실시예에 따른 3차원 비휘발성 반도체 장치의 구조를 나타내는 평면도이며, 도 3A와 도 3B는 각각 도 2에서 A-A'와 B-B'에 따른 단면의 모습을 보여주는 단면도이다.FIG. 2 is a plan view showing the structure of a three-dimensional nonvolatile semiconductor device according to an embodiment of the present invention. FIGS. 3A and 3B are cross-sectional views taken along line A-A 'and B-B' Sectional view.

소스라인(SL)의 상부에는 위 방향(+Z 방향)으로 수직하게 연장되며 소스라인(SL)과 상부 비트라인들(BLu1 ∼ BLu5)에 연결되는 상부 채널들(CHu)이 형성된다. 이때, 상부 채널들(CHu)은 드레인 선택라인(DSLu)에 인가되는 전압에 따라 선택적으로 대응되는 상부 비트라인들(BLu1 ∼ BLu5)과 전기적으로 연결되고, 소스 선택라인(SSLu)에 인가되는 전압에 따라 선택적으로 소스라인(SL)과 전기적으로 연결된다.Upper channels CHu extending vertically in the upward direction (+ Z direction) and connected to the source line SL and the upper bit lines BLu1 to BLu5 are formed on the source line SL. At this time, the upper channels CHu are electrically connected to the upper bit lines BLu1 to BLu5 selectively corresponding to the voltages applied to the drain select lines DSLu, and the voltage applied to the source select lines SSLu And is electrically connected to the source line SL selectively.

또한 상부 비트라인들(BLu1 ∼ BLu5) 사이에는 일정 간격으로 소스연결라인(SCL1)이 배치되며 소스라인콘택(SLC)을 통해 소스라인(SL)과 연결된다. 도 2에서는 4개의 비트라인들(BLu1 ∼ BLu4) 마다 하나의 소스연결라인(SCL1)을 배치되는 경우를 도시하고 있으나 이에 한정되지 않는다. 소스라인(SL)은 도전물질(예컨대, 메탈)로 이루어질 수 있으며, 셀 영역 전체에 걸쳐 메시(Mesh) 타입으로 형성될 수 있다.A source connection line SCL1 is arranged at regular intervals between the upper bit lines BLu1 to BLu5 and connected to the source line SL through a source line contact SLC. In FIG. 2, one source connection line SCL1 is disposed for each of the four bit lines BLu1 to BLu4, but the present invention is not limited thereto. The source line SL may be made of a conductive material (e.g., metal), and may be formed in a mesh type throughout the cell region.

소스라인(SL)의 하부에는 아래 방향(-Z 방향)으로 수직하게 연장되며 소스라인(SL)과 하부 비트라인(BLd1)에 연결되는 하부 채널(CHd)이 형성된다. 이때, 하부 채널(CHd)은 드레인 선택라인(DSLd)에 인가되는 전압에 따라 선택적으로 대응되는 하부 비트라인(BLd)과 전기적으로 연결되고, 소스 선택라인(SSLd)에 인가되는 전압에 따라 선택적으로 소스라인(SL)과 전기적으로 연결된다.A source line SL and a lower channel CHd extending vertically downward (-Z direction) and connected to the lower bit line BLd1 are formed below the source line SL. At this time, the lower channel CHd is electrically connected to the lower bit line BLd selectively corresponding to a voltage applied to the drain select line DSLd, and is selectively connected to the source select line SSLd And is electrically connected to the source line SL.

상부 채널들(CHu)과 하부 채널들(CHd)은 동일한 길이를 가지며, 소스라인(SL)을 중심으로 상하로 서로 대칭되게 배치된다. 상부 채널들(CHu)과 하부 채널들(CHd)의 외벽면은 터널 절연막(미도시), 전하 트랩막(미도시) 및 전하 차단막(미도시)이 적층된 다층막에 의해 둘러싸인다.The upper channels CHu and the lower channels CHd have the same length and are arranged symmetrically with respect to each other about the source line SL. The outer wall surfaces of the upper channels CHu and lower channels CHd are surrounded by a multilayer film in which a tunnel insulating film (not shown), a charge trap film (not shown) and a charge blocking film (not shown) are stacked.

소스라인(SL)의 상부 및 하부에는 각각 다층의 상부 워드라인들(WLu)과 하부 워드라인들(WLd)이 절연막(미도시)을 사이에 두고 서로 일정거리 만큼 이격되게 적층된다. 상부 워드라인들(WLu)과 하부 워드라인들(WLd)은 도전물질(예컨대, 메탈)로 형성되며, Y 방향으로 평행하게 라인타입으로 연장된다. 그리고, 상부 워드라인들(WLu)은 상부 채널(CHu)을 감싸도록 형성되고 하부 워드라인들(WLd)은 하부 채널(CHd)을 감싸도록 형성된다. 워드라인들(WLu, WLd)과 채널들(CHu, CHd)이 교차되는 부분에 메모리 셀(MC)이 정의된다.Over the upper and lower portions of the source line SL, the upper word lines WLu and the lower word lines WLd are stacked so as to be separated from each other by a certain distance with an insulating film (not shown) interposed therebetween. The upper word lines WLu and the lower word lines WLd are formed of a conductive material (e.g., metal) and extend in a line type in parallel in the Y direction. The upper word lines WLu are formed so as to surround the upper channel CHu and the lower word lines WLd are formed to surround the lower channel CHd. A memory cell MC is defined at the intersection of the word lines WLu and WLd and the channels CHu and CHd.

상부 워드라인(WLu)과 상부 비트라인(BLu1 ∼ BLu5)의 사이에는 드레인 선택라인(DSLu)이 형성되며, 하부 워드라인(WLd)과 하부 비트라인(BLd1)의 사이에는 소스 선택라인(SSLu)이 형성된다. 선택라인들(DSLu, SSLu, DSLd, SSLd)은 도전물질(예컨대, 메탈)로 형성되며, 워드라인들(WLu, WLd)과 평행하게 Y방향으로 연장되는 라인타입으로 형성된다.A drain select line DSLu is formed between the upper word line WLu and the upper bit lines BLu1 to BLu5 and a source select line SSLu is formed between the lower word line WLd and the lower bit line BLd1. . The selection lines DSLu, SSLu, DSLd and SSLd are formed of a conductive material (e.g., metal) and are formed in a line type extending in the Y direction in parallel with the word lines WLu and WLd.

채널들(CHu, CHd)에서 선택라인들(DSLu, SSLu, DSLd, SSLd)과 교차되는 영역의 외벽면은 게이트 절연막(미도시)에 의해 둘러싸인다. 즉, 채널들(CHu, CHd)과 선택라인들(DSLu, SSLu, DSLd, SSLd) 사이에는 게이트 절연막(미도시)이 개재됨으로써 채널들(CHu, CHd)과 선택라인들(DSLu, SSLu, DSLd, SSLd)의 교차부에는 선택 트랜지스터(DST, SST)가 정의된다.The outer wall surfaces of the regions intersecting the selection lines DSLu, SSLu, DSLd and SSLd in the channels CHu and CHd are surrounded by a gate insulating film (not shown). That is, a channel insulating film (not shown) is interposed between the channels CHu and CHd and the selection lines DSLu, SSLu, DSLd and SSLd, , And SSLd are defined at the intersections of the select transistors DST and SST.

셀 영역(Cell Region)의 하부에는 주변회로 영역(Peri Region)이 형성될 수 있다. 즉, 본 실시예의 반도체 장치는 PUC(Peri Under Cell) 구조를 가질 수 있다.A peripheral circuit region (Peri Region) may be formed under the cell region. That is, the semiconductor device of this embodiment may have a PUC (Peri Under Cell) structure.

이처럼 본 실시예에서는 수직 채널들 CHu, CHd을 소스라인(SL)의 상하 방향으로 대칭되게 형성함으로써 종래에 비해 집적도를 증가시킬 수 있다.As described above, in the present embodiment, the vertical channels CHu and CHd are symmetrically formed in the vertical direction of the source line SL, so that the degree of integration can be increased as compared with the prior art.

또한, 하나의 채널에 워드라인들이 많이 적층되는 경우 비트라인 로딩이 커지는 문제가 있었다. 그러나, 본 실시예의 경우에는 종래의 1개의 채널이 상하로 대칭된 2개의 채널로 분리된 형태를 가지므로 동일한 양의 셀을 형성시 각 채널의 길이가 짧아져 비트라인 로딩을 감소시킬 수 있다.
Further, when a lot of word lines are stacked on one channel, bit line loading becomes large. However, in the case of this embodiment, since a conventional one channel is divided into two channels symmetrically up and down, when the same amount of cells are formed, the length of each channel is shortened, and bit line loading can be reduced.

도 4는 본 발명의 일 실시예에 따른 3차원 비휘발성 반도체 장치의 구조를 사시도 형태로 보여주는 도면이다.FIG. 4 is a perspective view showing the structure of a three-dimensional nonvolatile semiconductor device according to an embodiment of the present invention. Referring to FIG.

이웃하게 적층된 상부 워드라인들(WLu) 사이에 소스라인콘택(SLC)이 형성되어 소스라인(SL)과 소스연결라인(SCL1)을 전기적으로 연결시켜주며, 소스연결라인(SCL)은 그라운드(접지)된다.
A source line contact SLC is formed between the neighboring upper word lines WLu to electrically connect the source line SL and the source connection line SCL1 and the source connection line SCL is grounded Ground).

상술한 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments, It should be regarded as belonging to the claims.

SL : 소스라인
CHu : 상부 채널
CHd : 하부 채널
BLu : 상부 비트라인
BLd : 하부 비트라인
WLu : 상부 워드라인
WLd : 하부 워드라인
DSL : 드레인 선택라인
SSL : 소스 선택라인SL: Source line
CHu: Upper channel
CHd: bottom channel
BLu: upper bit line
BLd: lower bit line
WLu: Upper word line
WLd: lower word line
DSL: drain select line
SSL: Source selection line

Claims (14)

소스라인;
상기 소스라인의 상부에 위치하는 제 1 비트라인;
상기 소스라인과 상기 제 1 비트라인에 연결된 제 1 셀 스트링;
상기 소스라인의 하부에 위치하는 제 2 비트라인; 및
상기 소스라인과 상기 제 2 비트라인에 연결된 제 2 셀 스트링을 포함하는 3차원 비휘발성 반도체 장치.Source line;
A first bit line located above the source line;
A first cell string coupled to the source line and the first bit line;
A second bit line located below the source line; And
And a second cell string connected to the source line and the second bit line. 제 1항에 있어서, 상기 제 1 셀 스트링 및 상기 제 2 셀 스트링은
상기 소스라인을 기준으로 서로 대칭되게 배치되는 것을 특징으로 하는 3차원 비휘발성 반도체 장치.The method of claim 1, wherein the first cell string and the second cell string
Dimensional nonvolatile semiconductor device according to claim 1 or 2, wherein the source line is disposed symmetrically with respect to the source line. 제 1항에 있어서, 상기 제 1 셀 스트링은
데이터를 저장하며 상기 소스라인의 상부에 적층된 복수의 제 1 메모리 셀들;
상기 복수의 제 1 메모리 셀들과 상기 소스라인 사이에 위치하는 제 1 소스 선택 트랜지스터; 및
상기 복수의 제 1 메모리 셀들과 상기 제 1 비트라인 사이에 위치하는 제 1 드레인 선택 트랜지스터를 포함하는 것을 특징으로 하는 3차원 비휘발성 반도체 장치.The method of claim 1, wherein the first cell string
A plurality of first memory cells for storing data and stacked on top of the source lines;
A first source select transistor located between the plurality of first memory cells and the source line; And
And a first drain selection transistor located between the plurality of first memory cells and the first bit line. 제 1항에 있어서, 상기 제 2 셀 스트링은
데이터를 저장하며 상기 소스라인의 하부에 적층된 복수의 제 2 메모리 셀들;
상기 복수의 제 2 메모리 셀들과 상기 소스라인 사이에 위치하는 제 2 소스 선택 트랜지스터; 및
상기 복수의 제 2 메모리 셀들과 상기 제 2 비트라인 사이에 위치하는 제 2 드레인 선택 트랜지스터를 포함하는 것을 특징으로 하는 3차원 비휘발성 반도체 장치.The method of claim 1, wherein the second cell string
A plurality of second memory cells for storing data and stacked below the source lines;
A second source select transistor located between the plurality of second memory cells and the source line; And
And a second drain select transistor located between the plurality of second memory cells and the second bit line. 제 1항에 있어서,
상기 제 1 비트라인들 사이에 위치하며 상기 소스라인과 연결되는 소스연결라인을 더 포함하는 것을 특징으로 하는 3차원 비휘발성 반도체 장치.The method according to claim 1,
And a source connection line located between the first bit lines and connected to the source line. 제 5항에 있어서, 상기 소스연결라인은
기 설정된 일정수의 제 1 비트라인들 마다 하나씩 배치되는 것을 특징으로 하는 3차원 비휘발성 반도체 장치.6. The method of claim 5, wherein the source connection line
Dimensional nonvolatile semiconductor device according to any one of claims 1 to 3, 제 1항에 있어서, 상기 소스라인은
셀 영역 전체에 걸쳐 메시(Mesh) 타입으로 형성되는 것을 특징으로 하는 3차원 비휘발성 반도체 장치.2. The method of claim 1, wherein the source line
Dimensional nonvolatile semiconductor device is formed in a mesh-type throughout the cell region. 제 1항에 있어서,
상기 제 2 비트라인 하부에 위치하는 주변회로 영역을 더 포함하는 것을 특징으로 하는 3차원 비휘발성 반도체 장치.The method according to claim 1,
And a peripheral circuit region located below the second bit line. 소스라인;
상기 소스라인의 일측과 연결되는 제 1 채널영역;
상기 제 1 채널영역을 감싸는 복수의 제 1 도전라인들;
상기 소스라인의 타측과 연결되는 제 2 채널영역; 및
상기 제 2 채널영역을 감싸는 복수의 제 2 도전라인들을 포함하는 3차원 비휘발성 반도체 장치. Source line;
A first channel region connected to one side of the source line;
A plurality of first conductive lines surrounding the first channel region;
A second channel region connected to the other side of the source line; And
Dimensional nonvolatile semiconductor device comprising: a plurality of second conductive lines surrounding the second channel region; 제 9항에 있어서, 상기 제 1 채널영역은
상기 소스라인의 상부면과 수직한 방향으로 형성되는 것을 특징으로 하는 3차원 비휘발성 반도체 장치.10. The method of claim 9, wherein the first channel region
Dimensional nonvolatile semiconductor device is formed in a direction perpendicular to an upper surface of the source line. 제 9항에 있어서, 상기 제 2 채널영역은
상기 제 1 채널영역과 대칭되게 상기 소스라인의 하부면과 수직한 방향으로 형성되는 것을 특징으로 하는 3차원 비휘발성 반도체 장치.10. The method of claim 9, wherein the second channel region
And the second channel region is formed in a direction perpendicular to a lower surface of the source line so as to be symmetrical with the first channel region. 제 9항에 있어서, 상기 제 1 도전라인들은
일정 간격으로 순차적으로 적층된 복수의 제 1 워드라인들;
상기 복수의 제 1 워드라인들의 하부에 위치하는 제 1 소스 선택라인; 및
상기 복수의 제 1 워드라인들의 상부에 위치하는 제 1 드레인 선택라인을 포함하는 것을 특징으로 하는 3차원 비휘발성 반도체 장치.10. The method of claim 9, wherein the first conductive lines
A plurality of first word lines sequentially stacked at regular intervals;
A first source select line located below the plurality of first word lines; And
And a first drain select line located on top of the plurality of first word lines. 제 9항에 있어서, 상기 제 2 도전라인들은
일정 간격으로 순차적으로 적층된 복수의 제 2 워드라인들;
상기 복수의 제 2 워드라인들의 상부에 위치하는 제 2 소스 선택라인; 및
상기 복수의 제 1 워드라인들의 상부에 위치하는 제 2 드레인 선택라인을 포함하는 것을 특징으로 하는 3차원 비휘발성 반도체 장치.10. The method of claim 9, wherein the second conductive lines
A plurality of second word lines sequentially stacked at regular intervals;
A second source select line located on top of the plurality of second word lines; And
And a second drain select line located above the plurality of first word lines. 제 9항에 있어서,
상기 제 2 도전라인들의 하부에 위치하는 주변회로 영역을 더 포함하는 것을 특징으로 하는 3차원 비휘발성 반도체 장치.10. The method of claim 9,
And a peripheral circuit region located below the second conductive lines. ≪ Desc / Clms Page number 19 >
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