KR20160043764A - Esd 보호 회로를 포함하는 반도체 장치 - Google Patents

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Abstract

반도체 장치가 제공된다. 반도체 장치는, 입력단, 상기 입력단에 인가된 입력 신호를 제공받아 이를 바탕으로 출력 신호를 생성하는 로직 회로, 및 상기 입력 신호의 레벨이 미리 정한 범위를 벗어나는 경우, 상기 입력 신호의 레벨을 조정하는 ESD 보호 회로를 포함하고, 상기 ESD 보호 회로는, 반도체 기판 상에 평행하게 배치되는 제1 핀 및 제2 핀과, 상기 제1 핀 및 상기 제2 핀과 교차하는 방향으로 형성되는 게이트 전극을 포함하되, 상기 제1 핀 및 상기 제2 핀은 각각 소스 영역, 드레인 영역, 상기 소스 영역 및 상기 드레인 영역 사이에 배치되는 채널 영역을 포함하고, 상기 게이트 전극의 하부에는 상기 채널 영역이 배치되고, 상기 게이트 전극의 일측에는 상기 제1 핀의 소스 영역과 상기 제2 핀의 드레인 영역이 배치되고, 상기 게이트 전극의 타측에는 상기 제1 핀의 드레인 영역과 상기 제2 핀의 소스 영역이 배치된다.

Description

ESD 보호 회로를 포함하는 반도체 장치{Semiconductor device including ESD protection circuit}
본 발명은 ESD 보호 회로를 포함하는 반도체 장치에 관한 것이다.
최근의 반도체 장치는 저전압에서 고속 동작을 할 수 있는 방향으로 발전하고 있으며, 반도체 장치의 제조 공정은 집적도가 향상되는 방향으로 발전되고 있다.
이렇게 향상된 장치의 집적도는 반도체 장치 중의 하나인 전계 효과 트랜지스터(FET)에 숏 채널 효과(short channel effect) 등을 야기할 수 있다. 따라서, 이를 극복하기 위해 3차원의 공간 구조로 채널이 형성되는 핀 전계 효과 트랜지스터(Fin FET)에 대한 연구가 활발하게 진행되고 있다.
본 발명이 해결하고자 하는 기술적 과제는 ESD(ElectroStatic Discharge) 동작이 가능하면서 신뢰성이 향상된 반도체 장치를 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치는, 입력단, 상기 입력단에 인가된 입력 신호를 제공받아 이를 바탕으로 출력 신호를 생성하는 로직 회로, 및 상기 입력 신호의 레벨이 미리 정한 범위를 벗어나는 경우, 상기 입력 신호의 레벨을 조정하는 ESD 보호 회로를 포함하고, 상기 ESD 보호 회로는, 반도체 기판 상에 평행하게 배치되는 제1 핀 및 제2 핀과, 상기 제1 핀 및 상기 제2 핀과 교차하는 방향으로 형성되는 게이트 전극을 포함하되, 상기 제1 핀 및 상기 제2 핀은 각각 소스 영역, 드레인 영역, 상기 소스 영역 및 상기 드레인 영역 사이에 배치되는 채널 영역을 포함하고, 상기 게이트 전극의 하부에는 상기 채널 영역이 배치되고, 상기 게이트 전극의 일측에는 상기 제1 핀의 소스 영역과 상기 제2 핀의 드레인 영역이 배치되고, 상기 게이트 전극의 타측에는 상기 제1 핀의 드레인 영역과 상기 제2 핀의 소스 영역이 배치된다.
본 발명의 몇몇 실시예에서, 상기 소스 영역은, 상기 게이트 전극의 일측에 배치되는 제1 에피층과, 상기 제1 에피층과 서로 이격되어 배치되는 제2 에피층과, 상기 제1 에피층 및 상기 제2 에피층 사이에 배치된 제1 도핑층을 포함하고, 상기 드레인 영역은, 상기 게이트 전극의 타측에 배치되는 제3 에피층과, 상기 제3 에피층과 서로 이격되어 배치되는 제4 에피층과, 상기 제3 에피층 및 상기 제4 에피층 사이에 배치된 제2 도핑층을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 에피층 및 상기 제3 에피층은 상기 채널 영역의 양측에 접하도록 형성될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제2 에피층 상에 형성되는 소스 컨택 플러그와, 상기 제4 에피층 상에 형성되는 드레인 컨택 플러그를 더 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 핀의 소스 영역 상에 형성되는 상기 소스 컨택 플러그와 상기 제2 핀의 드레인 영역 상에 형성되는 상기 드레인 컨택 플러그는, 상기 게이트 전극이 연장되는 방향과 평행한 제1 라인 상에 배치될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 핀의 소스 영역 상에 형성되는 상기 소스 컨택 플러그는 상기 게이트 전극이 연장되는 방향과 평행한 제1 라인 상에 배치되고, 상기 제2 핀의 드레인 영역 상에 형성되는 상기 드레인 컨택 플러그는 상기 제1 라인과 평행하고 상기 제1 라인과 다른 제2 라인 상에 배치되며, 상기 제1 라인 및 상기 제2 라인은 상기 게이트 전극의 일측에 배치될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 및 제2 도핑층은 상기 제2 도전형으로 도핑될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 내지 제4 에피층은 실리콘 게르마늄(SiGe) 또는 실리콘 카바이드(SiC)을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 소스 영역은, 상기 게이트 전극의 일측에 형성된 제1 리세스 내에 배치되는 제1 에피층을 포함하고, 상기 드레인 영역은, 상기 게이트 전극의 타측에 형성된 제2 리세스 내에 배치되는 제2 에피층을 포함하되, 상기 제1 핀이 연장되는 방향으로 측정한 상기 제1 및 제2 에피층의 길이는, 상기 채널 영역의 길이보다 크게 형성될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 에피층 상에 형성되는 소스 컨택 플러그와, 상기 제2 에피층 상에 형성되는 드레인 컨택 플러그를 더 포함하고, 상기 소스 컨택 플러그는 상기 드레인 컨택 플러그보다 상기 게이트 전극에 더 가까이 배치될 수 있다.
본 발명의 몇몇 실시예에서, 상기 반도체 기판은 P 타입이고, 상기 제1 도전형은 P 타입이고, 상기 제2 도전형은 N 타입일 수 있다.
본 발명의 몇몇 실시예에서, 상기 반도체 기판은 P 타입이고, 상기 제1 도전형은 N 타입이고, 상기 제2 도전형은 P 타입일 수 있다.
본 발명의 몇몇 실시예에서, 상기 게이트 전극은 상기 소스 영역과 전기적으로 연결될 수 있다.
본 발명의 몇몇 실시예에서, 상기 ESD 보호 회로는, 상기 소스 영역 및 상기 게이트 전극 사이에 연결되는 저항과, 상기 드레인 영역 및 상기 게이트 전극 사이에 연결된 커패시터를 더 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 저항은 상기 반도체 기판의 P형 웰 내에 형성되고, 상기 커패시터는 상기 반도체 기판의 N형 웰 내에 형성될 수 있다.
본 발명의 몇몇 실시예에서, 상기 복수의 핀 사이에 형성된 소자 분리막을 더 포함하고, 상기 소자 분리막의 하면은 상기 소스 영역 또는 상기 드레인 영역의 하면보다 낮게 형성될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 일실시예에 따른 반도체 장치는, 반도체 기판 상에 평행하게 배치되는 제1 핀과 제2 핀, 상기 제1 및 제2 핀과 교차하는 방향으로 형성되는 게이트 전극, 상기 게이트 전극의 일측에 배치되는 상기 제1 핀의 소스 영역과 상기 제2 핀의 드레인 영역, 상기 게이트 전극의 타측에 배치되는 상기 제1 핀의 드레인 영역과 상기 제2 핀의 소스 영역, 상기 게이트 전극의 일측에 배치되고 상기 게이트 전극과 평행하게 형성되는 제1 및 제2 배선, 및 상기 게이트 전극의 타측에 배치되고 상기 게이트 전극과 평행하게 형성되는 제3 및 제4 배선을 포함하되, 상기 제1 배선은 상기 제1 핀의 드레인 영역과 전기적으로 연결되고, 상기 제2 배선은 상기 제2 핀의 소스 영역과 전기적으로 연결되고, 상기 제3 배선은 상기 제1 핀의 소스 영역 및 상기 제2 배선과 전기적으로 연결되고, 상기 제4 배선은 상기 제2 핀의 드레인 영역 및 상기 제1 배선과 전기적으로 연결된다.
본 발명의 몇몇 실시예에서, 상기 제1 배선 및 상기 제1 핀의 드레인 영역 사이에 위치하는 상기 제1 드레인 컨택 플러그와, 상기 제2 배선 및 상기 제2 핀의 소스 영역 사이에 위치하는 상기 제1 소스 컨택 플러그와, 상기 제3 배선 및 상기 제1 핀의 소스 영역 사이에 위치하는 상기 제2 소스 컨택 플러그와, 상기 제4 배선 및 상기 제2 핀의 드레인 영역 사이에 위치하는 상기 제2 드레인 컨택 플러그를 더 포함하되, 상기 제1 소스 컨택 플러그와 상기 제1 드레인 컨택 플러그는 상기 게이트 전극의 일측에 배치되고, 상기 제2 소스 컨택 플러그와 상기 제2 드레인 컨택 플러그는 상기 게이트 전극의 타측에 배치될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 소스 컨택 플러그와 상기 제1 드레인 컨택 플러그는 상기 게이트 전극이 연장되는 방향과 평행한 제1 라인 상에 배치될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 소스 컨택 플러그는 상기 게이트 전극이 연장되는 방향과 평행한 제1 라인 상에 배치되고, 상기 제1 드레인 컨택 플러그는 상기 제1 라인과 평행하고 상기 제1 라인과 다른 제2 라인 상에 배치되며, 상기 제1 라인과 상기 제2 라인은 상기 게이트 전극의 일측에 배치될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 라인은 상기 제2 라인보다 상기 게이트 전극에 가까이 배치될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 일실시예에 따른 반도체 장치는, 입력단, 상기 입력단에 인가된 입력 신호를 제공받아 이를 바탕으로 출력 신호를 생성하는 로직 회로, 및 상기 입력 신호의 레벨이 미리 정한 범위를 벗어나는 경우, 상기 입력 신호의 레벨을 조정하는 ESD 보호 회로를 포함하고, 상기 ESD 보호 회로는, 소스, 드레인, 상기 소스 및 상기 드레인 사이에 배치되는 게이트를 각각 포함하는 제1 및 제2 트랜지스터와, 상기 제1 트랜지스터의 소스 및 상기 제2 트랜지스터의 드레인 사이에 형성되는 제1 기생 트랜지스터와, 상기 제1 트랜지스터의 드레인 및 상기 제2 트랜지스터의 소스 사이에 형성되는 제2 기생 트랜지스터를 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 트랜지스터의 게이트는 상기 제1 트랜지스터의 소스와 전기적으로 연결되고, 상기 제2 트랜지스터의 게이트는 상기 제2 트랜지스터의 소스와 전기적으로 연결될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 및 제2 트랜지스터는 각각, 상기 소스 및 상기 게이트 사이에 연결되는 저항과, 상기 드레인 및 상기 게이트 사이에 연결된 커패시터를 더 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 트랜지스터의 소스 및 상기 제2 트랜지스터의 드레인은 상기 제1 및 제2 트랜지스터에 포함된 게이트의 일측에 배치되고, 상기 제1 트랜지스터의 드레인 및 상기 제2 트랜지스터의 소스는 상기 제1 및 제2 트랜지스터에 포함된 게이트의 타측에 배치될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 및 제2 기생 트랜지스터는 NPN 형 트랜지스터일 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 ESD 보호 회로를 포함하는 반도체 장치를 설명하기 위한 블럭도이다.
도 2는 본 발명의 일 실시예에 따른 ESD 보호 회로를 포함하는 반도체 장치에 포함된 트랜지스터를 나타내는 회로도이다.
도 3은 본 발명의 제1 실시예에 따른 ESD 보호 회로를 나타내는 레이아웃도이다.
도 4는 도 3의 A-A선 및 B-B선을 따라 절단한 단면도이다.
도 5는 도 3의 C-C선을 따라 절단한 단면도이다.
도 6은 본 발명의 제1 실시예에 따른 ESD 보호 회로를 나타내는 회로도이다.
도 7은 본 발명의 제2 실시예에 따른 ESD 보호 회로를 나타내는 단면도이다.
도 8은 본 발명의 제3 실시예에 따른 ESD 보호 회로를 나타내는 레이아웃도이다.
도 9는 도 8의 A-A선 및 B-B선을 따라 절단한 단면도이다.
도 10은 도 8의 C-C선을 따라 절단한 단면도이다.
도 11은 본 발명의 제4 실시예에 따른 ESD 보호 회로를 나타내는 단면도이다.
도 12는 본 발명의 제5 실시예에 따른 ESD 보호 회로를 나타내는 회로도이다.
도 13은 본 발명의 제6 실시예에 따른 ESD 보호 회로를 나타내는 회로도이다.
도 14는 본 발명의 제6 실시예에 따른 ESD 보호 회로를 나타내는 레이아웃도이다.
도 15는 도 14의 A-A선 및 B-B선을 따라 절단한 단면도이다.
도 16은 도 14의 D-D선을 따라 절단한 단면도이다.
도 17은 도 14의 E-E선을 따라 절단한 단면도이다.
도 18은 본 발명의 제7 실시예에 따른 ESD 보호 회로를 나타내는 레이아웃도이다.
도 19는 본 발명의 제8 실시예에 따른 ESD 보호 회로를 나타내는 레이아웃도이다.
도 20은 도 19의 A-A선 및 B-B선을 따라 절단한 단면도이다.
도 21은 본 발명의 제9 실시예에 따른 ESD 보호 회로를 나타내는 단면도이다.
도 22는 본 발명의 몇몇 실시예에 따른 ESD 보호 회로의 동작을 설명하기 위한 그래프이다.
도 23은 본 발명의 제10 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 24는 본 발명의 제11 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 25는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 무선 통신 디바이스를 도시한 블록도이다.
도 26은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 SoC 시스템의 블록도이다.
도 27은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 28 내지 도 30은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소 외에 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
비록 제1, 제2 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소 일 수도 있음은 물론이다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하에서, 도 1 내지 도 30을 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치에 대해 설명하도록 한다.
도 1은 본 발명의 일 실시예에 따른 ESD 보호 회로를 포함하는 반도체 장치를 설명하기 위한 블럭도이다.
일반적으로, 반도체 장치는 외부에서 발생된 정전 방전(또는 정전기)으로부터 유입되는 고전압에 대하여 매우 민감하게 영향을 받는다. 이러한 정전 방전(Electro-Static Discharge;　ESD, 이하　ESD　라고 함.) 현상으로 인해 일시에 고전압이 칩내로 유입될 경우, 유입된 고전압은 집적회로 내에 형성된 얇은 절연막, 채널 등을 파괴하여 칩 자체를 파괴한다. 따라서, 반도체 소자는 이러한 외부　ESD로부터 칩 내부를 보호하기 위하여, 외부 신호가 수신되는 패드(PAD) 마다　ESD 보호 회로 및 전원　클램프 회로를 내장한다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(1)는 ESD 보호 회로(10, 15, 20, 30, 35), 로직 회로(42, 44), 입력단(40), 출력단(50)을 포함한다.
입력단(40)는 입력 신호를 반도체 장치에 포함된 로직 회로(42, 44)에 전달하고, 출력단(50)는 상기 로직 회로(42, 44)에서 출력된 신호를 외부 장치로 전달할 수 있다. 구체적으로, 입력단(40)를 통해 들어온 신호는 저항(41)을 거쳐 로직 회로(42, 44)로 전달될 수 있다. 상기 저항(41)은 버퍼 역할을 할 수 있으며, 다만, 본 발명이 이에 한정되는 것은 아니고, 저항(41)은 생략될 수 있다. 입력단(40)은 입력 패드(미도시)와 연결될 수 있으며, 마찬가지로 출력단(50)도 출력 패드(미도시)와 연결될 수 있다.
로직 회로(42, 44)는 상기 입력단(40)에 인가된 입력 신호를 제공받아 이를 바탕으로 출력 신호를 생성할 수 있다. 로직 회로(42, 44)는 각종 트랜지스터(TR), 저항(R), 커패시터(C) 등을 포함할 수 있다. 로직 회로(42, 44)는 특정 입력에 대한 특정 출력을 발생시킬 수 있다. 예를 들어, 로직 회로(42, 44)는 사용자가 원하는 실질적인 동작을 수행할 수 있다. 상기 로직 회로(42, 44)는 제1 로직 회로(42)와 제2 로직 회로(44)를 포함할 수 있으며, 제1 로직 회로(42)와 제2 로직 회로(44)는 일체로 형성될 수 있다.
ESD 보호 회로는 풀업 회로(15, 35), 풀다운 회로(10, 30), 파워 클램프 회로(20)를 포함할 수 있다.
ESD 보호 회로는 상기 입력 신호의 레벨이 미리 정한 범위를 벗어나는 경우, 상기 입력 신호의 레벨을 조정할 수 있다. 예를 들어, 일시적으로 고전압의 입력 신호가 인가되는 경우, ESD 보호 회로는 상기 입력 신호의 전압을 낮출 수 있다. 상기 미리 정한 범위는 본 발명의 반도체 장치에 포함된 로직 회로(42, 44)가 정상적으로 동작할 수 있는 범위에 해당한다.
ESD 보호 회로의 풀다운 회로(10, 30)는 게이트 접지 NMOS 트랜지스터(Gate-Grounded NMOS, 이하 GGNMOS)를 포함할 수 있고, ESD 보호 회로의 풀업 회로(15, 35)는 게이트 접지 PMOS 트랜지스터(Gate-Grounded PMOS, 이하 GGPMOS)를 포함할 수 있다. 파워 클램프 회로(20)는 게이트 연결 NMOS 트랜지스터(Gate-Coupled NMOS, 이하 GCNMOS)를 포함할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
풀업 회로(15, 35)는 입력단(40)과 전원(VDD) 사이 또는 출력단(50)과 전원(VDD) 사이에 배치될 수 있다. 풀다운 회로(10, 30)는 입력단(40)과 접지(GND) 사이 또는 출력단(50)과 접지(GND) 사이에 배치될 수 있다. 파워 클램프 회로(20)는 전원(VDD)과 접지(GND) 사이에 배치될 수 있으며, 로직 회로(42, 44)와 연결될 수 있다.
구체적으로, 풀업 회로(15, 35)는 접지(GND) 전압 이하의 네거티브(-)　ESD를 입력단(40)으로부터 수신하여, 전원(VDD)으로 방전시키거나, 파워 클램프 회로(20)를 통하여 접지(GND)으로 방전시킬 수 있다. 또한,　풀다운 회로(10, 30)는 전원(VDD) 전압 이상의 포지티브(+)　ESD를 수신하여, 접지(GND)으로 방전시키거나, 파워　클램프 회로(20)를 통하여 전원(VDD)으로 방전시킬 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
이를 통해, 본 발명의 반도체 장치는 ESD 보호 회로(10, 15, 20, 30, 35)를 통하여 입력단(40)으로부터 인가되는 ESD로부터 로직 회로(42, 44)를 보호할 수 있다. 로직회로와 로직회로 사이에 배치되는 파워　클램프 회로(20), 풀업 회로(15, 35), 풀다운 회로(10, 30)의 배치는 도 1에 한정되는 것은 아니다.
도 2는 본 발명의 일 실시예에 따른 ESD 보호 회로를 포함하는 반도체 장치에 포함된 트랜지스터를 나타내는 회로도이다. 도 3은 본 발명의 제1 실시예에 따른 ESD 보호 회로를 나타내는 레이아웃도이다. 도 4는 도 3의 A-A선 및 B-B선을 따라 절단한 단면도이다. 도 5는 도 3의 C-C선을 따라 절단한 단면도이다. 도 6은 본 발명의 제1 실시예에 따른 ESD 보호 회로를 나타내는 회로도이다.
도 2를 참조하면, 도 2는 본 발명의 반도체 장치에 포함된 GGNMOS(10)를 나타내는 회로도이다. GGNMOS(10)에서 트랜지스터의 게이트(G)와 소스(S)는 단락될 수 있다. GGNMOS(10)는 ESD 보호 회로의 풀다운 회로(10, 30)에 사용될 수 있다. GGNMOS(10)의 드레인(D)은 전원(VDD) 단자에 소스(S)는 접지(GND) 단자에 연결될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
또한, 도 2에서는 하나의 트랜지스터만을 나타내었으나, 본 발명의 반도체 장치가 이에 한정되는 것은 아니고, 본 발명의 반도체 장치는 동일한 회로 연결을 가지는 복수의 트랜지스터로 구성될 수 있다.
도 3 내지 도 6을 참조하면, 본 발명의 일 실시예에 따른 GGNMOS(10)는 기판(100), 복수의 핀(F1~F4), 게이트 전극(120), 채널 영역(Ⅲ), 소스 영역(Ⅰ), 드레인 영역(Ⅱ)을 포함한다.
복수의 핀(F1~F4)은 기판(100) 상에 평행하게 배치될 수 있다. 복수의 핀(F1~F4)은 제1 핀(F1) 내지 제4 핀(F4)을 포함할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
구체적으로, 기판(100)은, 예를 들어, 벌크 실리콘일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있다.
또는, 기판(100)은, 베이스 기판 상에 에피층이 형성된 것일 수도 있다. 베이스 기판 상에 형성된 에피층을 이용하여 액티브 핀을 형성할 경우, 에피층은 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 에피층은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다. 구체적으로, IV-IV족 화합물 반도체를 예로 들면, 에피층은 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다. III-V족 화합물 반도체를 예로 들면, 에피층은 III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
한편, 본 발명의 몇몇 실시예에서, 기판(100)으로는 절연 기판이 사용될 수 있다. 구체적으로, SOI(Silicon On Insulator) 기판이 사용될 수 있다. SOI 기판을 이용할 경우, 반도체 장치의 동작 과정에서 지연 시간(delay time)을 줄일 수 있는 장점이 있다. 기판(100)은 P형 불순물 물질을 포함하거나, N형 불순물 물질을 포함할 수 있다. 이하에서는 P형 불순물 물질을 포함하는 기판(100)을 예를 들어 설명하도록 한다.
기판(100) 상에는 복수의 핀(F1~F4)이 배치될 수 있다. 본 발명의 몇몇 실시예에서, 복수의 핀(F1~F4)은 기판(100)과 동일할 물질로 이루어질 수 있다. 예를 들어, 기판(100)이 실리콘으로 이루어질 경우, 복수의 핀(F1~F4) 역시 실리콘으로 이루어질 수 있다. 한편, 본 발명이 이에 제한되는 것은 아니며, 이는 얼마든지 필요에 따라 변형될 수 있다. 예를 들어, 본 발명의 다른 몇몇 실시예에서, 기판(100)과 복수의 핀(F1~F4)은 서로 다른 물질로 이루어질 수도 있다.
복수의 핀(F1~F4)은 제1 방향으로 연장되며, 기판(100)으로부터 돌출된 형상으로 형성될 수 있다. 본 발명의 몇몇 실시예에서, 복수의 핀(F1~F4)은 기판(100)의 일부가 식각되어 형성된 것일 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
도면에서는 복수의 핀(F1~F4)의 단면 형상이 상부에서부터 하부로 갈수록 그 폭이 넓어지는 테이퍼진(tapered) 형상인 것이 도시되어 있으나, 본 발명이 이러한 형상에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에서, 복수의 핀(F1~F4)의 단면 형상은 사각형으로 변형될 수도 있다. 또한 본 발명의 다른 몇몇 실시예에서, 복수의 핀(F1~F4)의 단면 형상은 모따기된 형상일 수 있다. 즉, 복수의 핀(F1~F4)의 모서리 부분이 둥글게 된 형상일 수도 있다.
소자 분리막(110)은 복수의 핀(F1~F4)의 측면을 덮을 수 있다. 본 발명의 몇몇 실시예에서, 소자 분리막(110)은 예를 들어, 절연막일 수 있다. 더욱 구체적으로, 소자 분리막(110)은 예를 들어, 실리콘 산화막(SiO2), 실리콘 질화막(SiN), 실리콘 산질화막(SiON) 등일 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
본 발명의 몇몇 실시에에서, 이러한 소자 분리막(110)은 예를 들어, STI(Shallow Trench Isolation)일 수 있다. 하지만, 본 발명이 이에 제한되는 것은 아니며, 본 발명의 몇몇 실시예에서, 소자 분리막(110)은 DTI(Deep Trench Isolation)일 수도 있다. 예를 들어, 상기 복수의 핀(F1~F4) 사이에 형성된 소자 분리막(110)을 포함하고, 상기 소자 분리막(110)의 하면은 소스 영역(Ⅰ) 또는 드레인 영역(Ⅱ)의 하면보다 낮게 형성될 수 있다. 본 발명의 실시예들에 따른 소자 분리막(110)이 도시된 것에 제한되는 것은 아니다.
상기 복수의 핀(F1~F4)은 각각 소스 영역(Ⅰ), 드레인 영역(Ⅱ), 채널 영역(Ⅲ)을 포함할 수 있다. 채널 영역(Ⅲ)은 소스 영역(Ⅰ) 및 드레인 영역(Ⅱ) 사이에 배치될 수 있다.
게이트 절연막(122)은, 상기 채널 영역(Ⅲ) 상에 형성될 수 있다. 본 발명의 몇몇 실시예에서, 게이트 절연막(122)은 고유전율(high-K)막을 포함할 수 있다. 게이트 절연막(122)이 고유전율(high-K)막일 경우, 게이트 절연막(122)은 고유전율을 갖는 물질로 이루어질 수 있다. 본 발명의 몇몇 실시예에서, 이러한 고유전율을 갖는 물질로는 예를 들어, HfO2, Al2O3, ZrO2, TaO2 등을 들 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
비록, 도면에서는 상세히 도시하지 않았으나, 게이트 절연막(122)과 채널 영역(Ⅲ) 사이에는 인터페이스막(미도시)이 형성될 수 있다. 인터페이스막(미도시)은 기판(100)과 게이트 절연막(122) 사이의 불량 계면을 방지하는 역할을 할 수 있다. 인터페이스막(미도시)은 유전율(k)이 9 이하인 저유전 물질층, 예를 들면 실리콘 산화막(k는 약 4) 또는 실리콘 산질화막 (산소 원자 및 질소 원자 함량에 따라 k는 약 4~8)을 포함할 수 있다. 또는, 인터페이스막(미도시)은 실리케이트로 이루어질 수도 있으며, 앞서 예시된 막들의 조합으로 이루어질 수도 있다.
게이트 절연막(122) 상에는 게이트 전극(120)이 형성될 수 있다. 이러한 게이트 전극(120) 역시, 도시된 것과 같이 채널 영역(Ⅲ) 상에 형성될 수 있다.
본 발명의 몇몇 실시예에서, 게이트 전극(120)은, 메탈(metal) 게이트 전극(120)을 포함할 수 있다. 구체적으로, 게이트 전극(120)은 전도성이 높은 메탈을 포함할 수 있다. 이러한 메탈의 예로는 Al, W 등을 들 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
비록 도면에서는 상세하게 도시하지 않았지만, 게이트 전극(120)은 트랜지스터의 일함수를 조절할 수 있는 일함수막(미도시)을 포함할 수 있다. 예를 들어, 일함수막(미도시)은 N형 일함수막을 포함할 수 있다. 다만, 본 발명이 이에 제한되는 것은 아니다.
게이트 전극(120)의 양측에는 소스 영역(Ⅰ) 및 드레인 영역(Ⅱ)이 형성될 수 있다. 예를 들어, GGNMOS(10)의 경우, 상기 기판(100)은 P형 불순물을 포함하고, 복수의 핀(F1~F4)은 P형 불순물을 포함하고(P-well; PW), 소스 영역(Ⅰ) 및 드레인 영역(Ⅱ)은 N형 불순물을 포함할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
상기 소스 영역(Ⅰ)은, 상기 게이트 전극(120)의 일측에 배치되는 제1 에피층(141a, 131b)과, 상기 제1 에피층(141a, 131b)과 서로 이격되어 배치되는 제2 에피층(143a, 133b)과, 상기 제1 에피층(141a, 131b) 및 상기 제2 에피층(143a, 133b) 사이에 배치된 제1 도핑층(142a, 132b)을 포함할 수 있다.
마찬가지로, 상기 드레인 영역(Ⅱ)은, 상기 게이트 전극(120)의 타측에 배치되는 제3 에피층(131a, 141b)과, 상기 제3 에피층(131a, 141b)과 서로 이격되어 배치되는 제4 에피층(133a, 143b)과, 상기 제3 에피층(131a, 141b) 및 상기 제4 에피층(133a, 143b) 사이에 배치된 제2 도핑층(132a, 142b)을 포함할 수 있다.
본 실시예에서, 이러한 소스 영역(Ⅰ) 및 드레인 영역(Ⅱ)에 포함된 제1 에피층(141a, 131b) 내지 제4 에피층(133a, 143b)은 예를 들어, 에피택셜 성장(epitaxial growth) 공정을 통해 형성될 수 있다. 제1 에피층(141a, 131b) 내지 제4 에피층(133a, 143b)은 앞에서 설명한 복수의 핀(F1~F4) 내에 리세스를 형성시킨 뒤, 리세스 내에서 성장시킬 수 있다. 성장된 제1 에피층(141a, 131b) 내지 제4 에피층(133a, 143b)은 다양한 형상일 수 있다. 예를 들어, 제1 에피층(141a, 131b) 내지 제4 에피층(133a, 143b)은 다이아몬드 형상, 원 형상 및 직사각형 형상 중 적어도 하나일 수 있다.
예를 들어, 본 발명의 일 실시예에 따른 GGNMOS(10)의, 제1 에피층(141a, 131b) 내지 제4 에피층(133a, 143b)은 기판(100)과 동일 물질 또는, 인장 스트레스 물질일 수 있다. 예를 들어, 기판(100)이 Si일 때, 상승된 소오스/드레인(161)은 Si이거나, Si보다 격자 상수가 작은 물질(예를 들어, SiC)일 수 있다.
구체적으로, 제1 에피층(141a, 131b) 및 제3 에피층(131a, 141b)은 상기 채널 영역(Ⅲ)의 양측에 접하도록 형성될 수 있다. 제1 에피층(141a, 131b) 및 제3 에피층(131a, 141b)이 다각형을 가짐에 따라, 제1 에피층(141a, 131b) 및 제3 에피층(131a, 141b) 사이의 간격은 채널 영역(Ⅲ)의 상부에서 하부로 갈수록 좁아질 수 있다. 따라서, 제1 에피층(141a, 131b) 및 제3 에피층(131a, 141b)의 일부는 게이트 전극(120) 또는 게이트 절연막과 오버랩되고, 제1 에피층(141a, 131b) 및 제3 에피층(131a, 141b)은 게이트 전극(120) 또는 게이트 절연막의 하부에 위치할 수 있다.
제2 에피층(143a, 133b)은 제1 에피층(141a, 131b)과 이격되어 형성될 수 있다. 또한, 제1 에피층(141a, 131b) 및 상기 제2 에피층(143a, 133b) 사이에는 제1 도핑층(142a, 132b)이 배치될 수 있다. 제1 도핑층(142a, 132b)은 이온주입(IIP; Ion Implant) 공정을 수행함으로써 형성될 수 있다.
마찬가지로, 제4 에피층(133a, 143b)은 제3 에피층(131a, 141b)과 이격되어 형성될 수 있다. 또한, 제3 에피층(131a, 141b) 및 상기 제4 에피층(133a, 143b) 사이에는 제2 도핑층(132a, 142b)이 배치될 수 있다. 제1 도핑층(142a, 132b) 및 제2 도핑층(132a, 142b)은 이온주입(IIP; Ion Implant) 공정을 수행함으로써 형성될 수 있다. 제1 도핑층(142a, 132b) 및 제2 도핑층(132a, 142b)의 하면은 제1 에피층(141a, 131b) 내지 제4 에피층(133a, 143b)의 하면보다 낮게 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
제1 도핑층(142a, 132b) 및 제2 도핑층(132a, 142b)은 핀(F1, F2)의 채널 영역(Ⅲ)보다 길게 형성될 수 있으며, 제1 도핑층(142a, 132b) 및 제2 도핑층(132a, 142b)은 밸러스트 저항(BR; Resistance) 기능을 수행할 수 있다. 이 경우, 제1 에피층(141a, 131b), 채널 영역(Ⅲ), 및 제2 에피층(143a, 133b)으로 이루어진 BJT(Bipolar Juntion Transistor)의 동작에 의해, GGNMOS(10)는 소스 컨택 플러그(154, 151) 또는 드레인 컨택 플러그(161, 164)로 유입되는 급격한 서지(surge)를 차단할 수 있는 ESD(ElectroStatic Discharge) 기능을 수행할 수 있다.
본 발명의 GGNMOS(10)의 경우, 소스 영역(Ⅰ) 및 드레인 영역(Ⅱ)은 N형 불순물을 포함할 수 있다. 예를 들어, 소스 영역(Ⅰ) 및 드레인 영역(Ⅱ)은 실리콘(Si) 또는 실리콘 카바이드(SiC)를 포함할수 있다. 그리고, 이 경우, 소스 영역(Ⅰ) 및 드레인 영역(Ⅱ) 사이에 배치된 채널 영역(Ⅲ)에는 인장 응력(tensile stress)이 인가됨으로써, 트랜지스터의 동작 특성이 향상될 수 있다. 또한, 채널 영역(Ⅲ)에 포함된 게르마늄(Ge)의 양을 조절함으로써, 채널 영역(Ⅲ)에 인가하는 인장 응력의 양도 쉽게 조절될 수 있다.
또한, 제2 에피층(143a, 133b) 상에는 소스 컨택 플러그(154, 151)가 형성될 수 있고, 제4 에피층(133a, 143b) 상에는 드레인 컨택 플러그(161, 164)가 형성될 수 있다.
본 발명의 GGNMOS(10)의 경우, 게이트 전극(120)의 일측에는 소스 컨택 플러그(151, 152)와 드레인 컨택 플러그(161, 162)가 번갈아가며 배치될 수 있다. 즉, 게이트 전극(120)의 일측에는 제1 핀(F1)의 소스 영역(Ⅰ), 제2 핀(F2)의 드레인 영역(Ⅱ), 제3 핀(F3)의 소스 영역(Ⅰ), 제4 핀(F4)의 드레인 영역(Ⅱ)이 순차적으로 배치될 수 있다. 이에 따라, 복수의 소스 컨택 플러그(151, 152)와 드레인 컨택 플러그(161, 162)는 교대로 배치될 수 있다.
다시 말하자면, 상기 게이트 전극(120)의 일측에는 상기 제1 핀(F1)의 소스 영역(Ⅰ)과 상기 제2 핀(F2)의 드레인 영역(Ⅱ)이 배치되고, 상기 게이트 전극(120)의 타측에는 상기 제1 핀(F1)의 드레인 영역(Ⅱ)과 상기 제2 핀(F2)의 소스 영역(Ⅰ)이 배치될 수 있다.
복수의 핀(F1~F4)에 대한 소스 영역(Ⅰ)과 드레인 영역(Ⅱ)이 교대로 배치됨에 따라, 인접한 제1 핀(F1)의 소스 영역(Ⅰ)과 제2 핀(F2)의 드레인 영역(Ⅱ)은 기생 NPN 트랜지스터(parasitic NPN transistor)로서 동작할 수 있다. 이를 통해, 인접한 제1 핀(F1)의 소스 영역(Ⅰ)과 제2 핀(F2)의 드레인 영역(Ⅱ) 사이에는 추가적인 전류 통로(additional current path)가 형성되고, 소스 컨택 플러그(151~154) 또는 드레인 컨택 플러그(161~164)로 유입되는 급격한 서지(surge)를 차단할 수 있는 ESD 기능을 수행할 수 있다. 이러한 추가적인 전류 통로는 각각의 핀의 양측에 형성되고, 이를 통해 높은 서지(surge)를 차단할 수 있는 ESD 기능을 가질 수 있다.
다시 도 3을 참조하여, 기판(100) 상에 평행하게 배치되는 제1 핀(F1)과 제2 핀(F2)을 예를 들어 설명하면, 상기 기판(100) 상에는 제1 및 제2 핀(F1, F2)과 교차하는 방향으로 게이트 전극(120)이 형성된다. 상기 게이트 전극(120)의 일측에는 상기 제1 핀(F1)의 소스 영역(Ⅰ)과 상기 제2 핀(F2)의 드레인 영역(Ⅱ)이 배치되고, 상기 게이트 전극(120)의 타측에 상기 제1 핀(F1)의 드레인 영역(Ⅱ)과 상기 제2 핀(F2)의 소스 영역(Ⅰ)이 배치될 수 있다.
상기 제1 핀(F1)의 소스 영역(Ⅰ)과 제2 핀(F2)의 소스 영역(Ⅰ)은 소스 배선 레이어과 전기적으로 연결되고, 상기 제1 핀(F1)의 드레인 영역(Ⅱ)과 제2 핀(F2)의 드레인 영역(Ⅱ)은 드레인 배선 레이어(160)과 전기적으로 연결될 수 있다. 소스 배선 레이어(150)는 제1 배선(160a) 및 제4 배선(160b)을 포함하고, 드레인 배선 레이어(160)는 제2 배선(150a) 및 제3 배선(150a)을 포함할 수 있다.
게이트 전극(120)의 일측에는 상기 게이트 전극(120)과 평행하게 형성되는 제1 배선(160a) 및 제2 배선(150a)이 배치되고, 상기 게이트 전극(120)의 타측에는 상기 게이트 전극(120)과 평행하게 형성되는 제3 배선(150b) 및 제4 배선(160b)이 배치될 수 있다. 이때, 제1 배선(160a)은 제1 핀(F1)의 드레인 영역(Ⅱ)과 전기적으로 연결되고, 제2 배선(150a)은 제2 핀(F2)의 소스 영역(Ⅰ)과 전기적으로 연결되고, 제3 배선(150b)은 제1 핀(F1)의 소스 영역(Ⅰ) 및 제2 배선(150a)과 전기적으로 연결되고, 제4 배선(160b)은 제2 핀(F2)의 드레인 영역(Ⅱ) 및 상기 제1 배선(160a)과 전기적으로 연결될 수 있다.
제1 소스 컨택 플러그(151)와 상기 제1 드레인 컨택 플러그(161)는 상기 게이트 전극(120)의 일측에 배치되고, 상기 제2 소스 컨택 플러그(152)와 상기 제2 드레인 컨택 플러그(162)는 상기 게이트 전극(120)의 타측에 배치될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니고, 게이트 전극(120)의 일측에 배치되는 복수의 핀(F1~F4)의 소스 영역(Ⅰ)과 드레인 영역(Ⅱ)은 교대로 배치될 수 있다.
또한, 제1 드레인 컨택 플러그(161)는 제1 배선(160a) 및 상기 제1 핀(F1)의 드레인 영역(Ⅱ) 사이에 위치하고, 제1 소스 컨택 플러그(151)는 상기 제2 배선(150a) 및 상기 제2 핀(F2)의 소스 영역(Ⅰ) 사이에 위치하고, 제2 소스 컨택 플러그(152)는 상기 제3 배선(150b) 및 상기 제1 핀(F1)의 소스 영역(Ⅰ) 사이에 위치하고, 제2 드레인 컨택 플러그(162)는 상기 제4 배선(160b) 및 상기 제2 핀(F2)의 드레인 영역(Ⅱ) 사이에 위치할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니고, 게이트 전극(120)의 일측에 배치되는 소스 컨택 플러그(151, 152)와 드레인 컨택 플러그(161, 162) 또한, 교대로 배치될 수 있다.
게이트 전극(120)의 일측에 배치되는 소스 컨택 플러그(151, 152)와 드레인 컨택 플러그(161, 162)는 동일한 라인 상에 배치될 수 있다. 예를 들어, 상기 제1 핀(F1)의 소스 영역(Ⅰ) 상에 형성되는 상기 제1 소스 컨택 플러그(151)와 상기 제2 핀(F2)의 드레인 영역(Ⅱ) 상에 형성되는 상기 제2 드레인 컨택 플러그(162)는, 상기 게이트 전극(120)이 연장되는 방향과 평행한 제1 라인 상에 배치될 수 있다. 또한, 제1 배선(160a)은 제1 라인을 기준으로 일측에 배치되고, 제2 배선(150a)은 제1 라인의 타측에 배치될 수 있다. 제1 배선(160a)의 일부는 각각의 드레인 컨택 플러그(161, 162) 쪽으로 연장될 수 있고, 마찬가지로, 제2 배선(150a)의 일부는 각각의 소스 컨택 플러그(151, 152) 쪽으로 연장될 수 있다.
한편, 비록 도면에서는 상세하게 도시되지 않았으나, 소자 분리막(110)의 상부에는 층간 절연막(미도시)이 형성될 수 있다. 이러한 층간 절연막(미도시)은, 소자 분리막(110)과, 소스 영역(Ⅰ) 및 드레인 영역(Ⅱ)과, 게이트 전극(120)을 덮도록 형성될 수 있다. 또한, 소스 배선 레이어(150)와 드레인 배선 레이어(160)는 상기 층간 절연막(미도시) 상에 배치될 수 있고, 소스 컨택 플러그(151~154)와 드레인 컨택 플러그(161~164)는 상기 층간 절연막을 관통할 수 있다.
도 6을 참조하면, 본 발명의 GGNMOS(10)는 도 6과 같은 회로도로 나타낼 수 있다. 본 발명의 GGNMOS(10)는 제1 내지 제4 트랜지스터(TR1~TR4)를 포함할 수 있고, 각각의 트랜지스터(TR1~TR4)는 게이트(G)와 소스(S)가 전기적으로 연결될 수 있다.
제1 및 제2 트랜지스터(TR1, TR2)를 예를 들어 설명하면, 제1 및 제2 트랜지스터(TR1, TR2)는 소스(S), 드레인(D), 상기 소스 및 상기 드레인 사이에 배치되는 채널(미도시)을 각각 포함한다. 제1 트랜지스터(TR1)의 소스(S)와 제2 트랜지스터(TR2)의 드레인(D)은 게이트(G)의 일측에 인접하게 배치될 수 있다.
이를 통해, 상기 제1 트랜지스터(TR1)의 소스(S) 및 상기 제2 트랜지스터(TR2)의 드레인(D) 사이에는 제1 기생 트랜지스터(P1)가 형성되고, 상기 제1 트랜지스터(TR1)의 드레인(D) 및 상기 제2 트랜지스터(TR2)의 소스(S) 사이에는 제2 기생 트랜지스터(P4)가 형성될 수 있다. 상기 제1 및 제2 기생 트랜지스터(TR1, TR2)는 NPN 형 트랜지스터일 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
즉, 복수의 트랜지스터(TR1~TR4)의 소스(S) 및 드레인(D)의 사이마다 기생 트랜지스터(P1~P6)가 형성될 수 있고, 인접한 소스(S)와 드레인(D) 사이에는 추가적인 전류 통로(additional current path)가 형성되어, 이를 통해 본 발명의 GGNMOS(10)는 외부로부터 유입되는 급격한 서지(surge)를 차단할 수 있는 ESD 기능을 수행할 수 있다. 이러한 추가적인 전류 통로는 각각의 핀의 양측에 복수 개가 형성될 수 있고, 이를 통해 보다 보다 높은 서지(surge)를 차단할 수 있는 ESD 기능을 가질 수 있다.
도 7은 본 발명의 제2 실시예에 따른 ESD 보호 회로를 나타내는 단면도이다. 설명의 편의를 위하여, 이하에서는 앞서 설명한 실시예와 동일한 사항에 대해서는 중복된 설명을 생략하고 차이점을 중심으로 설명하도록 한다.
도 7을 참조하면, 본 발명의 다른 실시예에 따른 GGNMOS(11)의 경우, 게이트 전극(120)의 양측에는 소스 영역(Ⅰ) 및 드레인 영역(Ⅱ)이 형성될 수 있다. 상기 소스 영역(Ⅰ)과 드레인 영역(Ⅱ)은 단일한 에피층으로 형성될 수 있다. 예를 들어, 제1 핀(F1)의 소스 영역(Ⅰ)은 제1 에피층(144a, 134b)을 포함하고, 드레인 영역(Ⅱ)은 제2 에피층(134a, 144b)을 포함할 수 있다.
제1 에피층(144a, 134b) 및 제2 에피층(134a, 144b)은 다양한 형상일 수 있다. 예를 들어, 제1 에피층(144a, 134b) 및 제2 에피층(134a, 144b)은 다이아몬드 형상, 원 형상 및 직사각형 형상 중 적어도 하나일 수 있다. 또한, 제1 에피층(144a, 134b) 및 제2 에피층(134a, 144b)은 에피택셜 성장(epitaxial growth) 공정을 통해 형성될 수 있고, 기판(100)과 동일 물질 또는, 인장 스트레스 물질일 수 있다. 예를 들어, 기판(100)이 Si일 때, 제1 에피층(144a, 134b) 및 제2 에피층(134a, 144b)은 Si이거나, Si보다 격자 상수가 작은 물질(예를 들어, SiC)일 수 있다.
구체적으로, 제1 에피층(144a, 134b) 및 제2 에피층(134a, 144b)은 상기 채널 영역(Ⅲ)의 양측에 접하도록 형성될 수 있다. 제1 에피층(144a, 134b) 및 제2 에피층(134a, 144b)이 다각형을 가짐에 따라, 제1 에피층(144a, 134b) 및 제2 에피층(134a, 144b) 사이의 간격은 채널 영역(Ⅲ)의 상부에서 하부로 갈수록 좁아질 수 있다. 따라서, 제1 에피층(144a, 134b) 및 제2 에피층(134a, 144b)의 일부는 게이트 전극(120) 또는 게이트 절연막(122)과 오버랩되고, 제1 에피층(144a, 134b) 및 제2 에피층(134a, 144b)은 게이트 전극(120) 또는 게이트 절연막(122)의 하부에 위치할 수 있다.
또한, 제1 에피층(144a, 134b)의 일측에는 소스 컨택 플러그(151~154)가 배치될 수 있고, 제2 에피층(134a, 144b)의 일측에는 드레인 컨택 플러그(161~164)가 배치될 수 있다. 소스 컨택 플러그(151~154)와 드레인 컨택 플러그(161~164)는 게이트 전극(120)로부터 가장 멀리 이격되도록 배치될 수 있다. 이를 통해, 제1 에피층(144a, 134b) 및 제2 에피층(134a, 144b)은 밸러스트 저항(BR; Resistance) 기능을 수행할 수 있다.
기판(100) 상에 제1 에피층(144a, 134b) 및 제2 에피층(134a, 144b)를 성장시키는 방법으로는, 고상 에피택시 기술(solid phase epitaxy, SPE), 액상 에피택시 기술(liquid phase epitaxy, LPE) 및 기상 에피택시 기술(vapor phase epitaxy, VPE)중 어느 하나가 사용될 수 있다. 예를 들어, 반도체 소자의 제조 방법에서는 실리콘(Si) 및 게르마늄(Ge) 또는 카바이드(C)을 포함하는 소스 가스를 이용하여 대략 500~800℃의 온도에서 단결정의 에피택셜층을 성장시킨다. 이에 의해, 기판(100) 상에는 실리콘 게르마늄(SiGe) 또는 실리콘 카바이드(SiC)을 포함하는 단결정 에피택셜층이 형성된다. 이후, 상기 성장된 단결정 에피택셜층을 안정화시키기 위하여, 소정의 열처리 단계를 더 실시할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
도 8은 본 발명의 제3 실시예에 따른 ESD 보호 회로를 나타내는 레이아웃도이다. 도 9는 도 8의 A-A선 및 B-B선을 따라 절단한 단면도이다. 도 10은 도 8의 C-C선을 따라 절단한 단면도이다. 설명의 편의를 위하여, 이하에서는 앞서 설명한 실시예와 동일한 사항에 대해서는 중복된 설명을 생략하고 차이점을 중심으로 설명하도록 한다.
도 8 내지 도 10을 참조하면, 본 발명의 또 다른 실시예에 따른 GGNMOS(12)는 도 3 내지 도 6을 참조하여 설명한 GGNMOS(10)와 실질적으로 유사하게 형성될 수 있다. 구체적으로 도 8의 C-C선을 따라 절단한 단면도는 도 5와 실질적으로 동일할 수 있다.
다만, 본 발명의 또 다른 실시예에 따른 GGNMOS(12)의 경우, 게이트 전극(120)과 소스 컨택 플러그(251~254) 사이의 제1 거리(L1)와 게이트 전극(120)과 드레인 컨택 플러그(261~264) 사이의 제2 거리(L2)가 상이할 수 있다.
구체적으로, 소스 영역(Ⅰ)의 제4 에피층(133a, 143b)은 드레인 영역(Ⅱ)의 제2 에피층(143a, 133b)보다 게이트 전극(120)에 가깝게 배치될 수 있다. 이에 따라, 상기 제2 에피층(143a, 133b) 상에 형성되는 소스 컨택 플러그(251~254)보다 상기 제4 에피층(133a, 143b) 상에 형성되는 드레인 컨택 플러그(261~264)는 게이트 전극(120)으로부터 더 멀리 배치될 수 있다.
도 9를 참조하면, 도 9의 (a)에 나타난 제1 핀(F1)과 (b)에 나타난 제2 핀(F2) 모두, 게이트 전극(120)과 소스 컨택 플러그(251~254) 사이의 거리가 동일할 수 있다. 즉, 복수의 핀(F1~F4)은 모두 소스 컨택 플러그(251~254)가 게이트 전극(120)에 더 가까이에 배치되고, 게이트 전극(120)과 소스 컨택 플러그(251~254) 사이의 거리는 모두 동일할 수 있다. 이를 통해, 복수의 핀(F1~F4)에 형성된 각각의 트랜지스터는 동일한 특성을 지닐 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
게이트 전극(120)의 일측에는 상기 제1 핀(F1)의 소스 영역(Ⅰ)과 상기 제2 핀(F2)의 드레인 영역(Ⅱ)이 배치되고, 상기 게이트 전극(120)의 타측에는 상기 제1 핀(F1)의 드레인 영역(Ⅱ)과 상기 제2 핀(F2)의 소스 영역(Ⅰ)이 배치될 수 있다. 게이트 전극(120)과 소스 컨택 플러그(251~254) 사이의 거리(L1)는 게이트 전극(120)과 드레인 컨택 플러그(261~264) 사이의 거리(L2)보다 짧기 때문에, 게이트 전극(120)의 일측에 배치되는 소스 컨택 플러그(예를 들어, 251)와 드레인 컨택 플러그(예를 들어, 261) 사이의 거리(L3)는 도 3 내지 도 6을 참조하여 설명한 실시예보다 길어질 수 있다.
구체적으로 도 8을 참조하여, 기판(100) 상에 평행하게 배치되는 제1 핀(F1)과 제2 핀(F2)을 예를 들어 설명하면, 상기 기판(100) 상에는 제1 및 제2 핀(F1, F2)과 교차하는 방향으로 게이트 전극(120)이 형성된다.
상기 제1 핀(F1)의 소스 영역(Ⅰ)과 제2 핀(F2)의 소스 영역(Ⅰ)은 소스 배선 레이어(250)과 전기적으로 연결되고, 상기 제1 핀(F1)의 드레인 영역(Ⅱ)과 제2 핀(F2)의 드레인 영역(Ⅱ)은 드레인 배선 레이어(260)과 전기적으로 연결될 수 있다. 소스 배선 레이어(250)는 제1 배선(160a) 및 제4 배선(160b)을 포함하고, 드레인 배선 레이어(260)는 제2 배선(150a) 및 제3 배선(150b)을 포함할 수 있다.
게이트 전극(120)의 일측에는 상기 게이트 전극(120)과 평행하게 형성되는 제1 배선(160a) 및 제2 배선(150a)이 배치되고, 상기 게이트 전극(120)의 타측에는 상기 게이트 전극(120)과 평행하게 형성되는 제3 배선(150b) 및 제4 배선(160b)이 배치될 수 있다. 이때, 상기 제1 배선(160a)은 상기 제1 핀(F1)의 드레인 영역(Ⅱ)과 전기적으로 연결되고, 상기 제2 배선(150a)은 상기 제2 핀(F2)의 소스 영역(Ⅰ)과 전기적으로 연결되고, 상기 제3 배선(150b)은 상기 제1 핀(F1)의 소스 영역(Ⅰ) 및 상기 제2 배선(150a)과 전기적으로 연결되고, 상기 제4 배선(160b)은 상기 제2 핀(F2)의 드레인 영역(Ⅱ) 및 상기 제1 배선(160a)과 전기적으로 연결될 수 있다. 상기 제1 소스 컨택 플러그(251)와 상기 제1 드레인 컨택 플러그(261)는 상기 게이트 전극(120)의 일측에 배치되고, 상기 제2 소스 컨택 플러그(252)와 상기 제2 드레인 컨택 플러그(262)는 상기 게이트 전극(120)의 타측에 배치될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니고, 게이트 전극(120)의 일측에 배치되는 복수의 핀(F1~F4)의 소스 영역(Ⅰ)과 드레인 영역(Ⅱ)은 교대로 배치될 수 있다.
또한, 제1 드레인 컨택 플러그(261)는 제1 배선(160a) 및 상기 제1 핀(F1)의 드레인 영역(Ⅱ) 사이에 위치하고, 제1 소스 컨택 플러그(251)는 상기 제2 배선(150a) 및 상기 제2 핀(F2)의 소스 영역(Ⅰ) 사이에 위치하고, 제2 소스 컨택 플러그(252)는 상기 제3 배선(150b) 및 상기 제1 핀(F1)의 소스 영역(Ⅰ) 사이에 위치하고, 제2 드레인 컨택 플러그(262)는 상기 제4 배선(160b) 및 상기 제2 핀(F2)의 드레인 영역(Ⅱ) 사이에 위치할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니고, 게이트 전극(120)의 일측에 배치되는 소스 컨택 플러그(251~254)와 드레인 컨택 플러그(261~264) 또한, 교대로 배치될 수 있다.
게이트 전극(120)의 일측에 배치되는 소스 컨택 플러그(251~254)와 드레인 컨택 플러그(261~264)는 다른 라인 상에 배치될 수 있다. 예를 들어, 상기 제1 소스 컨택 플러그(251)는 상기 게이트 전극(120)이 연장되는 방향과 평행한 제1 라인 상에 배치되고, 상기 제1 드레인 컨택 플러그(261)는 상기 제1 라인과 평행하고 상기 제1 라인과 다른 제2 라인 상에 배치되며, 상기 제1 라인과 상기 제2 라인은 상기 게이트 전극(120)의 일측에 배치될 수 있다. 상기 제1 라인은 상기 제2 라인보다 상기 게이트 전극(120)에 가까이 배치될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
이를 통해, 소스 컨택 플러그(251~254) 및 드레인 컨택 플러그(261~264)를 형성하는데 필요한 공간을 더 많이 확보할 수 있고, 공정의 크기를 더 줄일 수 있다. 또한, 소스 컨택 플러그(251~254) 및 드레인 컨택 플러그(261~264)의 생성시 발생하는 불량률을 낮출 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
도면에 명확하게 도시하지는 않았으나, 제1 에피층(141a, 131b)과 제4 에피층(133a, 143b)의 외측 부분(즉, 게이트 전극(120)으로부터 멀리 떨어진 부분)에는 소자 분리막(110)이 형성될 수 있다. 상기 소자분리막은 STI 또는 DTI로 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
도 11은 본 발명의 제4 실시예에 따른 ESD 보호 회로를 나타내는 단면도이다. 설명의 편의를 위하여, 이하에서는 앞서 설명한 실시예와 동일한 사항에 대해서는 중복된 설명을 생략하고 차이점을 중심으로 설명하도록 한다.
도 11을 참조하면, 본 발명의 다른 실시예에 따른 GGNMOS(13)의 경우, 도 76을 참조하여 설명한 GGNMOS(11)와 실질적으로 유사하게 형성될 수 있다.
게이트 전극(120)의 양측에는 소스 영역(Ⅰ) 및 드레인 영역(Ⅱ)이 형성될 수 있다. 상기 소스 영역(Ⅰ)과 드레인 영역(Ⅱ)은 단일한 에피층으로 형성될 수 있다. 예를 들어, 제1 핀(F1)의 소스 영역(Ⅰ)은 제1 에피층(141a, 131b)을 포함하고, 드레인 영역(Ⅱ)은 제2 에피층(143a, 133b)을 포함할 수 있다. 상기 소스 영역(Ⅰ)과 드레인 영역(Ⅱ)은 단일한 에피층으로 형성될 수 있다. 예를 들어, 제1 핀(F1)의 소스 영역(Ⅰ)은 제1 에피층(141a, 131b)을 포함하고, 드레인 영역(Ⅱ)은 제2 에피층(143a, 133b)을 포함할 수 있다. 다만, 제1 에피층(141a, 131b)의 길이(L1)는 제2 에피층(143a, 133b)의 길이(L2)보다 짧게 형성될 수 있다.
또한, 제1 에피층(141a, 131b)의 일측에는 소스 컨택 플러그(251, 252)가 배치될 수 있고, 제2 에피층(143a, 133b)의 일측에는 드레인 컨택 플러그(261, 262)가 배치될 수 있다. 소스 컨택 플러그(151, 152)와 드레인 컨택 플러그(161, 162)는 게이트 전극(120)로부터 가장 멀리 이격되도록 배치될 수 있다. 이에 따라, 소스 컨택 플러그(161, 162)는 드레인 컨택 플러그(261, 262)보다 게이트 전극(120)에 가까이에 배치될 수 있다. 다만, 게이트 전극(120)와 소스 컨택 플러그(151, 152) 사이의 거리는 제1 핀(F1) 및 제2 핀(F2)에서 동일하게 유지될 수 있다.
도 12는 본 발명의 제5 실시예에 따른 ESD 보호 회로를 나타내는 회로도이다. 설명의 편의를 위하여, 이하에서는 앞서 설명한 실시예와 동일한 사항에 대해서는 중복된 설명을 생략하고 차이점을 중심으로 설명하도록 한다.
도 12를 참조하면, 도 12는 본 발명의 반도체 장치에 포함된 GGPMOS(15)를 나타내는 회로도이다. GGPMOS(15)에서 트랜지스터의 게이트와 소스는 단락될 수 있다. GGPMOS(15)는 ESD 보호 회로의 풀업 회로(15, 35)에 사용될 수 있다. GGPMOS(15)의 드레인(D)은 전원(VDD) 단자에 소스(S)는 접지(GND) 단자에 연결될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
또한, 도 12에서는 하나의 트랜지스터만을 나타내었으나, 본 발명의 반도체 장치가 이에 한정되는 것은 아니고, 본 발명의 반도체 장치는 동일한 회로 연결을 가지는 복수의 트랜지스터로 구성될 수 있다.
도면에 명확하게 도시하지는 않았으나, 본 발명의 GGPMOS(15)의 기판(100)은 P형 불순물을 포함하고, 복수의 핀(F1~F4)은 N형 불순물을 포함하고(N-well; NW), 소스 영역(Ⅰ) 및 드레인 영역(Ⅱ)은 P형 불순물을 포함할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
도 13은 본 발명의 제6 실시예에 따른 ESD 보호 회로를 나타내는 회로도이다. 도 14는 본 발명의 제6 실시예에 따른 ESD 보호 회로를 나타내는 레이아웃도이다. 도 15는 도 14의 A-A선 및 B-B선을 따라 절단한 단면도이다. 도 16은 도 14의 D-D선을 따라 절단한 단면도이다. 도 17은 도 14의 E-E선을 따라 절단한 단면도이다. 설명의 편의를 위하여, 이하에서는 앞서 설명한 실시예와 동일한 사항에 대해서는 중복된 설명을 생략하고 차이점을 중심으로 설명하도록 한다.
도 13을 참조하면, 도 13은 본 발명의 반도체 장치에 포함된 GCNMOS(20)를 나타내는 회로도이다. GCNMOS(20)에서 트랜지스터의 게이트(G)와 소스(S) 사이에는 저항(R)이 연결될 수 있다. 또한, 게이트(G)와 드레인(D) 사이에는 커패시터(C)가 연결될 수 있다. GCNMOS(20)는 ESD 보호 회로의 파워 클램프 회로(20)에 사용될 수 있다. GCNMOS(20)의 드레인은 전원(VDD) 단자에 소스는 접지(GND) 단자에 연결될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
또한, 도 13에서는 하나의 트랜지스터만을 나타내었으나, 본 발명의 반도체 장치가 이에 한정되는 것은 아니고, 본 발명의 반도체 장치는 동일한 회로 연결을 가지는 복수의 트랜지스터로 구성될 수 있다.
도 14 및 도 15를 참조하면, 본 발명의 제6 실시예에 따른 GCNMOS(20)는 트랜지스터(TR1), 커패시터(C), 저항(R)을 포함할 수 있다.
GCNMOS(20)의 트랜지스터(TR1)는 도 3 내지 도 6을 참조하여 설명한 본 발명의 일 실시예에 따른 GGNMOS(10)와 실질적으로 동일할 수 있다. 즉, 도 15에 나타난 A-A선 및 B-B선을 따라 절단한 단면은 도 4와 실질적으로 동일할 수 있다. 이에 대한 자세한 사항은 앞에서 설명하였으므로 생략한다.
도 14와 도 16을 참조하면, 커패시터(C)는 복수의 핀(F5~F8), 제2 게이트 전극(124), 드레인 배선 레이어(160), 게이트 배선 레이어(129)를 포함할 수 있다.
복수의 핀(F5~F8)은 제1 방향으로 연장되며, 기판(100)으로부터 돌출된 형상으로 형성될 수 있다. 본 발명의 몇몇 실시예에서, 복수의 핀(F5~F8)은 기판(100)의 일부가 식각되어 형성된 것일 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
본 발명의 몇몇 실시예에서, 복수의 핀(F5~F8)은 기판(100)과 동일할 물질로 이루어질 수 있다. 예를 들어, 기판(100)이 실리콘으로 이루어질 경우, 복수의 핀(F5~F8) 역시 실리콘으로 이루어질 수 있다. 한편, 본 발명이 이에 제한되는 것은 아니며, 이는 얼마든지 필요에 따라 변형될 수 있다. 예를 들어, 본 발명의 다른 몇몇 실시예에서, 기판(100)과 복수의 핀(F5~F8)은 서로 다른 물질로 이루어질 수도 있다.
제2 게이트 전극(124)은 복수의 핀(F5~F8) 상에 형성될 수 있다. 제2 게이트 전극(124)은 복수의 핀(F5~F8)의 일부를 덮도록 형성될 수 있으나, 트랜지스터(TR1)의 게이트 전극(120)보다 넓게 형성될 수 있다. 제2 게이트 전극(124)의 일부는 게이트 배선 레이어(128)와 오버랩 될 수 있다.
드레인 배선 레이어(160)는 복수의 핀(F5~F8)과 교차하는 방향으로 배치될 수 있다. 예를 들어, 드레인 배선 레이어(160)는 복수의 핀(F5~F8)과 수직하게 배치될 수 있다. 드레인 배선 레이어(160)와 복수의 핀(F5~F8) 사이에는 드레인 컨택 플러그(165~168)가 형성될 수 있다. 드레인 배선 레이어(160)의 일측에는 제2 게이트 전극(124)이 드레인 배선 레이어(160)와 이격되도록 형성될 수 있다. 드레인 배선 레이어(160)의 타측에는 STI가 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
제2 게이트 전극(124) 상에는 게이트 컨택 플러그(127)가 배치될 수 있다. 게이트 컨택 플러그(127)는 제2 게이트 전극(124)와 게이트 배선 레이어(128)의 사이에 배치될 수 있다.
게이트 컨택 플러그(125) 및 드레인 컨택 플러그(161~164)는 커패시터(C)의 제1 전극 및 제2 전극으로 동작하고, 복수의 핀(F5~F8)과 제2 게이트 전극(124)은 커패시터(C)에 포함된 대향되는 두개의 판이 될 수 있다. 복수의 핀(F5~F8)과 제2 게이트 전극(124) 사이에는 전류가 흐르는 것을 저지하는 절연막(129)이 배치될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
도 14와 도 17을 참조하면, 저항(R)은 복수의 핀(F5~F8), 제3 게이트 전극(123), 소스 배선 레이어(150), 게이트 배선 레이어(128)를 포함할 수 있다.
제3 게이트 전극(123)은 복수의 핀(F5~F8) 상에 복수의 핀(F5~F8)과 교차하는 방향으로 형성될 수 있다. 제3 게이트 전극(123)은 복수 개의 부분 게이트 전극(123a, 123b)을 포함할 수 있다. 복수 개의 부분 게이트 전극(123a, 123b)은 서로 평행하게 이격되도록 배치될 수 있고, 제1 연결단자(191), 제2 연결단자(192) 및 연결 레이어(190)를 통하여 전기적으로 연결될 수 있다. 도면에는 2개의 부분 게이트 전극(123a, 123b)이 연결되는 구성만을 도시하였으나, 본 발명이 이에 한정되는 것은 아니고, 부분 게이트 전극(123a, 123b)의 연결이 길어질수록 저항(R)의 크기는 증가할 수 있다.
제1 부분 게이트 전극(123a)의 일단에는 게이트 배선 레이어(129)와 연결된 게이트 컨택 플러그(126)가 배치될 수 있다. 제2 부분 게이트 전극(123b)의 일단에는 드레인 배선 레이어(160)와 연결된 드레인 컨택 플러그(155)가 배치될 수 있다.
커패시터(C)는 N형 불순물을 포함하는 영역에, 저항(R)과 트랜지스터(TR1)는 N형 불순물을 포함하는 영역에 배치될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
캐패시터의 값 'C'와 저항(R)의 값 'R'의 곱은 시정수(RC Time constant, 이하 RC 시정수)라 한다. 캐패시터의 값과, 저항(R)의 값, 및　ESD　전압이 고정될 경우, 시간 't'의 경과에 따라 GCNMOS(20)의 트랜지스터(TR1)의 게이트에 걸리는 전압 은 지수 함수형으로 감소할 수 있다. 따라서, 본 발명의 GCNMOS(20)는 RC 시정수가 클수록 더 오랫동안　ESD 보호 회로의 클램프　동작을 할 수 있다.
도 18은 본 발명의 제7 실시예에 따른 ESD 보호 회로를 나타내는 레이아웃도이다. 설명의 편의를 위하여, 이하에서는 앞서 설명한 실시예와 동일한 사항에 대해서는 중복된 설명을 생략하고 차이점을 중심으로 설명하도록 한다.
도 18을 참조하면, 본 발명의 제7 실시예에 따른 GCNMOS(21)는 트랜지스터(TR1), 커패시터(C), 저항(R)을 포함할 수 있다.
GCNMOS(21)의 트랜지스터(TR1)는 도 7을 참조하여 설명한 본 발명의 일 실시예에 따른 GGNMOS(11)와 실질적으로 동일할 수 있다.
GCNMOS(21)의 커패시터(C) 및 저항(R)은 도 14 내지 도 17을 참조하여 설명한 본 발명의 GGNMOS(20)에 포함된 커패시터(C) 및 저항(R)과 실질적으로 동일할 수 있다. 이에 대한 자세한 사항은 앞에서 설명하였으므로 생략한다.
도 19는 본 발명의 제8 실시예에 따른 ESD 보호 회로를 나타내는 레이아웃도이다. 도 20는 도 19의 A-A선 및 B-B선을 따라 절단한 단면도이다. 설명의 편의를 위하여, 이하에서는 앞서 설명한 실시예와 동일한 사항에 대해서는 중복된 설명을 생략하고 차이점을 중심으로 설명하도록 한다.
도 19 및 도 20를 참조하면, 본 발명의 제8 실시예에 따른 GCNMOS(22)는 트랜지스터(TR2), 커패시터(C), 저항(R)을 포함할 수 있다.
GCNMOS(22)의 트랜지스터(TR2)는 도 8 내지 도 10을 참조하여 설명한 본 발명의 GGNMOS(12)와 실질적으로 동일할 수 있다. 즉, 도 20에 나타난 A-A선 및 B-B선을 따라 절단한 단면은 도 9와 실질적으로 동일할 수 있다. 즉, 복수의 핀(F1~F4)은 모두 소스 컨택 플러그(151~154)가 게이트 전극(120)에 더 가까이에 배치되고, 게이트 전극(120)과 소스 컨택 플러그(151~154) 사이의 거리는 모두 동일할 수 있다. 이를 통해, 복수의 핀(F1~F4)에 형성된 각각의 트랜지스터는 동일한 특성을 지닐 수 있다. 이에 대한 자세한 사항은 앞에서 설명하였으므로 생략한다.
도 21은 본 발명의 제9 실시예에 따른 ESD 보호 회로를 나타내는 단면도이다. 설명의 편의를 위하여, 이하에서는 앞서 설명한 실시예와 동일한 사항에 대해서는 중복된 설명을 생략하고 차이점을 중심으로 설명하도록 한다.
도 21을 참조하면, 본 발명의 제9 실시예에 따른 GCNMOS(23)는 트랜지스터(TR2), 커패시터(C), 저항(R)을 포함할 수 있다.
GCNMOS(23)의 트랜지스터(TR2)는 도 11을 참조하여 설명한 본 발명의 일 실시예에 따른 GGNMOS(11)와 실질적으로 동일할 수 있다.
GCNMOS(23)의 커패시터(C) 및 저항(R)은 도 14 내지 도 17을 참조하여 설명한 본 발명의 GGNMOS(20)에 포함된 커패시터(C) 및 저항(R)과 실질적으로 동일할 수 있다. 이에 대한 자세한 사항은 앞에서 설명하였으므로 생략한다. 다만, 본 발명이 이에 한정되는 것은 아니다.
도 22은 본 발명의 몇몇 실시예에 따른 ESD 보호 회로의 동작을 설명하기 위한 그래프이다.
도 22를 참조하면, ESD 보호 회로를 구성하는 구성 요소들은 반도체 장치의 마스크 패턴의 변경으로 만들어질 수 있다. 본 발명의 몇몇 실시예에 따른 ESD 보호 회로는 게이트 전극(120)의 일측에 소스 영역(Ⅰ)과 드레인 영역(Ⅱ)이 교대로 배치됨에 따라, 인접한 제1 핀(F1)의 소스 영역(Ⅰ)과 제2 핀(F2)의 드레인 영역(Ⅱ)은 기생 NPN 트랜지스터(TR1)(parasitic NPN transistor)로서 동작할 수 있다. 즉, 각각의 인접한 소스 영역(Ⅰ)과 드레인 영역(Ⅱ) 사이마다 추가적인 전류 통로(additional current path)가 형성되고, 소스 컨택 플러그(151~154, 251~254) 또는 드레인 컨택 플러그(161~164, 261~264)로 유입되는 급격한 서지(surge)를 차단할 수 있는 ESD 기능을 수행할 수 있다. 이러한 추가적인 전류 통로는 각각의 핀의 양측에 형성되고, 이를 통해 높은 서지(surge)를 차단할 수 있는 ESD 기능을 가질 수 있다. 이에 따라, 기존에 게이트 전극(120)을 기준으로 소스 영역(Ⅰ)와 드레인 영역(Ⅱ)이 나누어져 있던 경우보다 본 발명의 몇몇 실시예는 향상된 ESD 기능을 수행할 수 있다.
즉, 기존의 ESD 보호 회로의 그래프에 비하여 본 발명의 ESD 보호 회로는 더 큰 서지(surge)를 커버할 수 있고, 이를 통해, 반도체 장치의 ESD 열화 특성을 개선할 수 있다. 또한, 도면에 명확하게 도시하지는 않았으나, ESD 보호 회로의 이용면적을 감소시킬 수 있고, 이를 통해 제품 제조하는데 드는 비용을 절감할 수 있다.
다음 도 23 및 도 24를 참조하여, 본 발명의 제10 및 제11 실시예에 따른 반도체 장치에 대해 설명한다.
도 23는 본 발명의 제10 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 도 24은 본 발명의 제11 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 이하에서도 앞서 설명한 실시예들과의 차이점을 위주로 설명하도록 한다.
먼저, 도 23를 참조하면, 본 발명의 제13 실시예에 따른 반도체 장치(24)는 로직 영역(410)과 SRAM 형성 영역(420)을 포함할 수 있다. 로직 영역(410)에는 제1 트랜지스터(411)가 배치되고, SRAM 형성 영역(420)에는 제2 트랜지스터(421)가 배치될 수 있다.
다음, 도 24를 참조하면, 본 발명의 제14 실시예에 따른 반도체 장치(25)는 로직 영역(410)을 포함하되, 로직 영역(410) 내에는 서로 다른 제3 및 제4 트랜지스터(412, 422)가 배치될 수 있다. 한편, 별도로 도시하지 않았으나, SRAM 영역 내에서도 서로 다른 제3 및 제4 트랜지스터(412, 422)가 배치될 수도 있다.
여기서, 제1 트랜지스터(411)는 전술한 본 발명의 실시예들에 따른 반도체 장치(10~15, 20~25) 중 어느 하나이고, 제2 트랜지스터(421)는 전술한 본 발명의 실시예들에 따른 반도체 장치(10~15, 20~25) 중 다른 하나일 수 있다. 예를 들어, 제1 트랜지스터(411)는 도 2의 반도체 장치(10)이고, 제2 트랜지스터(421)는 도 14의 반도체 장치(20)일 수 있다.
한편, 제3 트랜지스터(412)도 전술한 본 발명의 실시예들에 따른 반도체 장치(10~15, 20~25) 중 어느 하나이고, 제4 트랜지스터(422)도 전술한 본 발명의 실시예들에 따른 반도체 장치(10~15, 20~25) 중 다른 하나일 수 있다.
도 23에서는, 예시적으로 로직 영역(410)과 SRAM형성 영역(420)을 도시하였으나, 이에 한정되는 것은 아니다. 예를 들어, 로직 영역(410)과, 다른 메모리가 형성되는 영역(예를 들어, DRAM, MRAM, RRAM, PRAM 등)에도 본 발명을 적용할 수 있다.
도 25은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 무선 통신 디바이스를 도시한 블록도이다.
도 25을 참조하면, 디바이스(900)는, 셀룰러 전화기, 스마트폰 단말기, 핸드셋, 개인 휴대 정보 단말기(PDA), 랩탑 컴퓨터, 비디오 게임 유닛 또는 기타 다른 디바이스일 수도 있다. 디바이스(900)는, 코드 분할 다중 액세스(CDMA), 이동 통신을 위한 글로벌시스템(GSM) 과 같은 시분할 다중 액세스(TDMA), 또는 기타 다른 무선 통신 표준을 사용할 수도 있다.
디바이스(900)는 수신 경로 및 송신 경로를 통해 양-방향 통신을 제공할 수 있다. 수신 경로 상에서 하나 이상의 기지국들에 의해 송신된 신호들은 안테나(911)에 의해 수신될 수도 있고 수신기(RCVR, 913)에 제공될 수도 있다. 수신기(913)는 수신 신호를 컨디셔닝 및 디지털화하고, 추가적인 프로세싱을 위해 디지털 섹션(920)에 샘플들을 제공할 수 있다. 송신 경로 상에서, 송신기(TMTR, 915)는 디지털 섹션(920)으로부터 송신된 데이터를 수신하고, 그 데이터를 프로세싱 및 컨디셔닝하고, 변조된 신호를 생성하며, 그 변조된 신호는 안테나(911)를 통해 하나 이상의 기지국들로 송신될 수 있다.
디지털 섹션(920)은 하나 이상의 디지털 신호 프로세서(DSP), 마이크로-프로세서, 감소된 명령 세트 컴퓨터(RISC) 등으로 구현될 수 있다. 또한, 디지털 섹션(920)은 하나 이상의 주문형 집적 회로 (ASIC) 또는 기타 다른 타입의 집적 회로(IC) 상에서 제조될 수도 있다.
디지털 섹션(920)은, 예를 들어, 모뎀 프로세서(934), 비디오 프로세서 (922), 애플리케이션 프로세서(924), 디스플레이 프로세서(928), 제어기/멀티코어 프로세서(926), 센트럴 프로세싱 유닛(930), 및 외부 버스 인터페이스(EBI, 932)와 같은 다양한 프로세싱 및 인터페이스 유닛들을 포함할 수 있다.
비디오 프로세서(922)는 그래픽 애플리케이션들에 대한 프로세싱을 수행할 수 있다. 일반적으로, 비디오 프로세서(922)는 임의의 세트의 그래픽 동작들에 대한 임의의 수의 프로세싱 유닛들 또는 모듈들을 포함할 수 있다. 비디오 프로세서(922)의 특정 부분은 펌웨어 및/또는 소프트웨어로 구현될 수도 있다. 예를 들어, 제어 유닛은 앞서 설명한 기능들을 수행하는 펌웨어 및/또는 소프트웨어 모듈들(예를 들어, 절차, 함수 등)로 구현될 수 있다. 펌웨어 및/또는 소프트웨어 코드들은 메모리에 저장될 수도 있고, 프로세서(예를 들어, 멀티-코어 프로세서(926))에 의해 실행될 수도 있다. 메모리는 프로세서 내에 구현될 수 있거나 프로세서 외부에 구현될 수도 있다.
비디오 프로세서(922)는 오픈 그래픽 라이브러리(OpenGL), Direct3D 등과 같은 소프트웨어 인터페이스를 구현할 수 있다. 센트럴 프로세싱 유닛(930)은 비디오 프로세서(922)와 함께 일련의 그래픽 처리 동작들을 수행할 수 있다. 제어기/멀티코어 프로세서(926)는 적어도 두 개의 코어를 포함하여 제어기/멀티코어 프로세서(926)가 처리해야하는 워크로드에 따라서 두 개의 코어에 워크로드를 배당하여 동시에 해당하는 워크로드를 처리할 수 있다.
비록 도면에서는 애플리케이션 프로세서(924)를 디지털 섹션(920)에 포함된 하나의 구성요소로 도시하였으나, 본 발명이 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에서, 디지털 섹션(920)은 하나의 애플리케이션 프로세서(924) 또는 애플리캐이션 칩으로 통합되어 구현될 수도 있다.
모뎀 프로세서(934)는 수신기(913) 및 송신기(915)와 디지털 섹션(920) 사이의 데이터 전달 과정에서 필요한 연산을 수행할 수 있다. 디스플레이 프로세서(928)는 디스플레이(910)를 구동시키는데 필요한 연산을 수행할 수 있다.
앞서 설명한 본 발명의 실시예들에 따른 반도체 장치(10~15, 20~25)는 도시된 프로세서들(922, 924, 926, 928, 930, 934)의 연산에 이용되는 캐쉬 메모리 또는 버퍼 메모리 등으로 사용될 수 있다.
다음 도 26을 참조하여, 본 발명의 실시예들에 따른 반도체 장치를 포함하는 컴퓨팅 시스템에 대해 설명하도록 한다.
도 26은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 컴퓨팅 시스템을 도시한 블록도이다.
도 26을 참조하면, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(1000)은 센트럴 프로세싱 유닛(CPU, 1002), 시스템 메모리(system memory, 1004), 그래픽 시스템(1010), 디스플레이 장치(1006)를 포함한다.
센트럴 프로세싱 유닛(1002)은 컴퓨팅 시스템(1000)의 구동에 필요한 연산을 수행할 수 있다. 시스템 메모리(1004)는 데이터를 저장하도록 구성될 수 있다. 시스템 메모리(1004)는 센트럴 프로세싱 유닛(1002)에 의해 처리되는 데이터를 저장할 수 있다. 시스템 메모리(1004)는 센트럴 프로세싱 유닛(1002)의 동작 메모리로서 역할을 수행할 수 있다. 시스템 메모리(1004)는 DDR SDRAM(Double Data Rate Static DRAM), SDR SDRAM(Single Data Rate SDRAM)과 같은 하나 이상의 휘발성 메모리 장치 및/또는 EEPROM(Electrical Erasable Programmable ROM), 플래시 메모리(flash memory)과 같은 하나 이상의 비휘발성 메모리 장치를 포함할 수 있다. 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치(10~15, 20~25) 중 어느 하나는 이러한 시스템 메모리(1004)의 구성 요소로 채용될 수 있다.
그래픽 시스템(1010)은 그래픽 프로세싱 유닛(1011; GPU), 그래픽 메모리(1012; graphic memory), 디스플레이 컨트롤러(1013; display controller), 그래픽 인터페이스(1014; graphic interface), 그래픽 메모리 컨트롤러(1015; graphic memory controller)를 포함할 수 있다.
그래픽 프로세싱 유닛(1011)은 컴퓨팅 시스템(1000)에 필요한 그래픽 연산 처리를 수행할 수 있다. 구체적으로, 그래픽 프로세싱 유닛(1011)은 적어도 하나의 버텍스들로 구성되는 프리미티브를 조립하고, 조립된 프리미티브들을 이용하여 렌더링을 수행할 수 있다.
그래픽 메모리(1012)는 그래픽 프로세싱 유닛(1011)에 의해 처리되는 그래픽 데이터를 저장하거나, 그래픽 프로세싱 유닛(1011)에 제공되는 그래픽 데이터를 저장할 수 있다. 또는, 그래픽 메모리(1012)는 그래픽 프로세싱 유닛(1011)의 동작 메모리로서 역할을 수행할 수 있다. 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치(1~6) 중 어느 하나는 이러한 그래픽 메모리(1012)의 구성 요소로 채용될 수 있다.
디스플레이 컨트롤러(1013)는 렌더링된 이미지 프레임이 디스플레이될 수 있도록, 디스플레이 장치(1006)를 제어할 수 있다.
그래픽 인터페이스(1014)는 센트럴 프로세싱 유닛(1002)과 그래픽 프로세싱 유닛(1011) 사이를 인터페이싱하고, 그래픽 메모리 컨트롤러(1015)는 시스템 메모리(1004)와 그래픽 프로세싱 유닛(1011) 사이에서 메모리 액세스를 제공할 수 있다.
도 26에는 명확하게 도시하지 않았으나, 컴퓨팅 시스템(1000)은 버튼, 터치 스크린, 마이크와 같은 하나 이상의 입력 장치, 및/또는 스피커와 같은 하나 이상의 출력 장치를 더 포함할 수 있다. 또한, 컴퓨팅 시스템(1000)은 유선 또는 무선으로 외부 장치와 데이터를 교환하기 위한 인터페이스 장치를 더 포함할 수 있다. 인터페이스 장치는 예를 들어, 안테나 또는 유무선 트랜시버 등을 포함할 수 있다.
실시예에 따라, 컴퓨팅 시스템(1000)은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(Personal Digital Assistant; PDA), 데스크톱(Desktop), 노트북(Notebook), 태블릿(Tablet) 등과 같은 임의의 컴퓨팅 시스템일 수 있다.
다음 도 27을 참조하여, 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템에 대해 설명하도록 한다.
도 27은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 27을 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다.
도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다. 이 때 이러한 동작 메모리로서, 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치(10~15, 20~25) 중 어느 하나가 채용될 수 있다. 또한, 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치(10~15, 20~25) 중 어느 하나는, 기억 장치(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 28 내지 도 30은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템들이다.
도 28는 태블릿 PC(1200)을 도시한 도면이고, 도 29은 노트북(1300)을 도시한 도면이며, 도 30은 스마트폰(1400)을 도시한 것이다. 본 발명의 실시예들에 따른 반도체 장치(10~15, 20~25) 중 적어도 하나는 이러한 태블릿 PC(1200), 노트북(1300), 스마트폰(1400) 등에 사용될 수 있다.
또한, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다. 즉, 이상에서는 본 실시예에 따른 반도체 시스템의 예로, 태블릿 PC(1200), 노트북(1300), 및 스마트폰(1400)만을 들었으나, 본 실시예에 따른 반도체 시스템의 예가 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에서, 반도체 시스템은, 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 무선 전화기(wireless phone), 모바일 폰(mobile phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player) 등으로 구현될 수도 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10, 30: 풀다운 회로 15, 35: 풀업 회로
20: 파워 클램프 회로 42, 44: 로직 회로
40: 입력단 50: 출력단

Claims (10)

  1. 입력단;
    상기 입력단에 인가된 입력 신호를 제공받아 이를 바탕으로 출력 신호를 생성하는 로직 회로; 및
    상기 입력 신호의 레벨이 미리 정한 범위를 벗어나는 경우, 상기 입력 신호의 레벨을 조정하는 ESD 보호 회로를 포함하고,
    상기 ESD 보호 회로는,
    반도체 기판 상에 평행하게 배치되는 제1 핀 및 제2 핀과,
    상기 제1 핀 및 상기 제2 핀과 교차하는 방향으로 형성되는 게이트 전극을 포함하되,
    상기 제1 핀 및 상기 제2 핀은 각각 소스 영역, 드레인 영역, 상기 소스 영역 및 상기 드레인 영역 사이에 배치되는 채널 영역을 포함하고,
    상기 게이트 전극의 하부에는 상기 채널 영역이 배치되고,
    상기 게이트 전극의 일측에는 상기 제1 핀의 소스 영역과 상기 제2 핀의 드레인 영역이 배치되고,
    상기 게이트 전극의 타측에는 상기 제1 핀의 드레인 영역과 상기 제2 핀의 소스 영역이 배치되는 반도체 장치.
  2. 제 1항에 있어서,
    상기 소스 영역은,
    상기 게이트 전극의 일측에 배치되는 제1 에피층과,
    상기 제1 에피층과 서로 이격되어 배치되는 제2 에피층과,
    상기 제1 에피층 및 상기 제2 에피층 사이에 배치된 제1 도핑층을 포함하고,
    상기 드레인 영역은,
    상기 게이트 전극의 타측에 배치되는 제3 에피층과,
    상기 제3 에피층과 서로 이격되어 배치되는 제4 에피층과,
    상기 제3 에피층 및 상기 제4 에피층 사이에 배치된 제2 도핑층을 포함하는 반도체 장치.
  3. 제 2항에 있어서,
    상기 제2 에피층 상에 형성되는 소스 컨택 플러그와,
    상기 제4 에피층 상에 형성되는 드레인 컨택 플러그를 더 포함하는 반도체 장치.
  4. 제 3항에 있어서,
    상기 제1 핀의 소스 영역 상에 형성되는 상기 소스 컨택 플러그와 상기 제2 핀의 드레인 영역 상에 형성되는 상기 드레인 컨택 플러그는, 상기 게이트 전극이 연장되는 방향과 평행한 제1 라인 상에 배치되는 반도체 장치.
  5. 제 3항에 있어서,
    상기 제1 핀의 소스 영역 상에 형성되는 상기 소스 컨택 플러그는 상기 게이트 전극이 연장되는 방향과 평행한 제1 라인 상에 배치되고,
    상기 제2 핀의 드레인 영역 상에 형성되는 상기 드레인 컨택 플러그는 상기 제1 라인과 평행하고 상기 제1 라인과 다른 제2 라인 상에 배치되며,
    상기 제1 라인 및 상기 제2 라인은 상기 게이트 전극의 일측에 배치되는 반도체 장치.
  6. 제 1항에 있어서,
    상기 소스 영역은, 상기 게이트 전극의 일측에 형성된 제1 리세스 내에 배치되는 제1 에피층을 포함하고,
    상기 드레인 영역은, 상기 게이트 전극의 타측에 형성된 제2 리세스 내에 배치되는 제2 에피층을 포함하되,
    상기 제1 핀이 연장되는 방향으로 측정한 상기 제1 및 제2 에피층의 길이는, 상기 채널 영역의 길이보다 크게 형성되는 반도체 장치.
  7. 제 6항에 있어서,
    상기 제1 에피층 상에 형성되는 소스 컨택 플러그와,
    상기 제2 에피층 상에 형성되는 드레인 컨택 플러그를 더 포함하고,
    상기 소스 컨택 플러그는 상기 드레인 컨택 플러그보다 상기 게이트 전극에 더 가까이 배치되는 반도체 장치.
  8. 반도체 기판 상에 평행하게 배치되는 제1 핀과 제2 핀;
    상기 제1 및 제2 핀과 교차하는 방향으로 형성되는 게이트 전극;
    상기 게이트 전극의 일측에 배치되는 상기 제1 핀의 소스 영역과 상기 제2 핀의 드레인 영역;
    상기 게이트 전극의 타측에 배치되는 상기 제1 핀의 드레인 영역과 상기 제2 핀의 소스 영역;
    상기 게이트 전극의 일측에 배치되고 상기 게이트 전극과 평행하게 형성되는 제1 및 제2 배선; 및
    상기 게이트 전극의 타측에 배치되고 상기 게이트 전극과 평행하게 형성되는 제3 및 제4 배선을 포함하되,
    상기 제1 배선은 상기 제1 핀의 드레인 영역과 전기적으로 연결되고,
    상기 제2 배선은 상기 제2 핀의 소스 영역과 전기적으로 연결되고,
    상기 제3 배선은 상기 제1 핀의 소스 영역 및 상기 제2 배선과 전기적으로 연결되고,
    상기 제4 배선은 상기 제2 핀의 드레인 영역 및 상기 제1 배선과 전기적으로 연결되는 반도체 장치.
  9. 제 8항에 있어서,
    상기 제1 배선 및 상기 제1 핀의 드레인 영역 사이에 위치하는 상기 제1 드레인 컨택 플러그와,
    상기 제2 배선 및 상기 제2 핀의 소스 영역 사이에 위치하는 상기 제1 소스 컨택 플러그와,
    상기 제3 배선 및 상기 제1 핀의 소스 영역 사이에 위치하는 상기 제2 소스 컨택 플러그와,
    상기 제4 배선 및 상기 제2 핀의 드레인 영역 사이에 위치하는 상기 제2 드레인 컨택 플러그를 더 포함하되,
    상기 제1 소스 컨택 플러그와 상기 제1 드레인 컨택 플러그는 상기 게이트 전극의 일측에 배치되고,
    상기 제2 소스 컨택 플러그와 상기 제2 드레인 컨택 플러그는 상기 게이트 전극의 타측에 배치되는 반도체 장치.
  10. 입력단;
    상기 입력단에 인가된 입력 신호를 제공받아 이를 바탕으로 출력 신호를 생성하는 로직 회로; 및
    상기 입력 신호의 레벨이 미리 정한 범위를 벗어나는 경우, 상기 입력 신호의 레벨을 조정하는 ESD 보호 회로를 포함하고,
    상기 ESD 보호 회로는, 소스, 드레인, 상기 소스 및 상기 드레인 사이에 배치되는 게이트를 각각 포함하는 제1 및 제2 트랜지스터와,
    상기 제1 트랜지스터의 소스 및 상기 제2 트랜지스터의 드레인 사이에 형성되는 제1 기생 트랜지스터와,
    상기 제1 트랜지스터의 드레인 및 상기 제2 트랜지스터의 소스 사이에 형성되는 제2 기생 트랜지스터를 포함하는 반도체 장치.
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