KR20160036736A - Driving Circuit And Display Device Including The Same - Google Patents

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Abstract

The present invention relates to a driving circuit for a display unit, and more particularly to a gate driving unit including a shift register, and a display device including the gate driving unit. The present invention provides a shift register for a display device, which sequentially outputs gate voltages by using a power voltage, a base voltage, a start voltage and a plurality of clocks, and includes a plurality of stages subordinately connected, wherein each of the stages comprises: a pull-up thin film transistor for gate voltage, which outputs one of the clocks as a high-level voltage of the gate voltage; a pull-down thin film transistor for gate voltage, which outputs the base voltage as a low-level voltage of the gate voltage; and a pull-down thin film transistor for an QB node, which applies the base voltage to a gate of the pull-down thin film transistor, and wherein pull-down thin film transistor for an QB node is switched in response to one of the clocks which are applied to the pull-up thin film transistor for gate voltage.

Description

구동회로 및 이를 포함하는 표시장치{Driving Circuit And Display Device Including The Same}[0001] The present invention relates to a driving circuit and a display device including the driving circuit.

본 발명은 표시장치용 구동회로에 관한 것으로, 보다 상세하게는 쉬프트레지스터를 포함하는 게이트구동부 및 이를 포함하는 표시장치에 관한 것이다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a driving circuit for a display device, and more particularly, to a gate driving circuit including a shift register and a display device including the same.

근래, 사회가 본격적인 정보화 시대로 접어듦에 따라 대량의 정보를 처리 및 표시하는 디스플레이 분야가 급속도로 발전해 왔고, 이에 부응하여 여러 가지 다양한 평판 표시장치(flat panel display: FPD)가 개발되어 각광받고 있는데, 평판 표시장치의 예로는 액정표시장치(liquid crystal display device: LCD device), 플라즈마 표시장치(plasma display panel device: PDP device), 유기발광다이오드 표시장치(organic light emitting diode device: OLED device) 등을 들 수 있다. 2. Description of the Related Art In recent years, as the society has become a full-fledged information age, a display field for processing and displaying a large amount of information has rapidly developed, and various flat panel displays (FPDs) Examples of the flat panel display include a liquid crystal display (LCD) device, a plasma display panel (PDP) device, and an organic light emitting diode (OLED) device. .

일반적으로, 표시장치는 영상을 표시하는 표시패널과, 표시패널에 신호 및 전원을 공급하는 구동부로 이루어지고, 구동부는 표시패널의 각 화소영역에 게이트전압 및 데이터전압을 각각 공급하는 게이트구동부 및 데이터구동부로 이루어진다. Generally, a display device includes a display panel for displaying an image, and a driver for supplying a signal and a power to the display panel, and the driver includes a gate driver for supplying a gate voltage and a data voltage to each pixel region of the display panel, And a driving unit.

이러한 구동부는 주로 인쇄회로기판(printed circuit board: PCB)으로 구현되는데, 게이트구동부용 인쇄회로기판 및 데이터구동부용 인쇄회로기판은 표시패널 가장자리의 패드부에 부착된다. The driving unit is mainly implemented as a printed circuit board (PCB). The printed circuit board for the gate driver and the printed circuit board for the data driver are attached to the pad of the edge of the display panel.

그러나, 게이트구동부용 인쇄회로기판 및 데이터구동부용 인쇄회로기판을 표시패널의 패드부에 부착하는 경우, 부피 및 무게가 증가하는 단점이 있다. However, when the printed circuit board for the gate driver and the printed circuit board for the data driver are attached to the pad of the display panel, the volume and weight of the printed circuit board increase.

이에 따라, 게이트구동부용 인쇄회로기판에 형성되는 게이트구동부 중 쉬프트레지스터(shift register)와 같은 일부 회로를 표시패널의 어레이기판에 직접 형성하고, 게이트구동부의 나머지 회로와 데이터구동부의 회로를 하나의 인쇄회로기판으로 구현하여 표시패널의 일 측에만 연결하는 게이트-인-패널(gate in panel: GIP) 타입의 표시장치가 제안되었다.
Accordingly, some of the gate drivers, such as a shift register, formed on the printed circuit board for the gate driver are directly formed on the array substrate of the display panel, and the remaining circuits of the gate driver and the circuits of the data driver are printed A gate-in-panel (GIP) type display device which is implemented as a circuit board and connected to only one side of the display panel has been proposed.

이러한 GIP 타입 표시장치를 도면을 참조하여 설명한다.Such a GIP type display device will be described with reference to the drawings.

도 1은 종래의 GIP 타입 표시장치의 쉬프트레지스터의 일 스테이지를 도시한 도면이고, 도 2는 종래의 GIP 타입 표시장치의 쉬프트레지스터에 사용되는 다수의 신호의 타이밍도이다. FIG. 1 is a diagram showing one stage of a shift register of a conventional GIP type display apparatus, and FIG. 2 is a timing diagram of a plurality of signals used in a shift register of a conventional GIP type display apparatus.

도 1 및 도 2에 도시한 바와 같이, 종래의 GIP 타입 표시장치의 쉬프트레지스터는 다수의 스테이지(SRS)를 포함하고, 전원전압(VDD), 짝수전원전압(VDD_E), 홀수전원전압(VDD_O), 기저전압(VSS), 시작전압(VST), 다음단 출력전압(NEXT), 제1 내지 제5클럭(CLK1 내지 CLK5)을 이용하여 표시패널에 제공되는 게이트전압(VG)를 생성하는데, 쉬프트레지스터의 각 스테이지(SRS)는 제1 내지 제10박막트랜지스터(T1 내지 T10)를 포함한다.1 and 2, a shift register of a conventional GIP type display device includes a plurality of stages SRS and includes a power supply voltage VDD, an even power supply voltage VDD_E, an odd power supply voltage VDD_O, The gate voltage VG provided to the display panel using the first low voltage VSS, the start voltage VST, the next output voltage NEXT and the first to fifth clocks CLK1 to CLK5, Each stage SRS of the resistors includes first to tenth thin film transistors T1 to T10.

여기서, 게이트전압(VG)은 제9박막트랜지스터(T9)의 소스와 제10박막트랜지스터(T10)의 드레인이 연결되는 노드(node)로부터 출력되는데, 제9박막트랜지스터(T9)의 드레인에는 제3클럭(CLK3)이 인가되고, 제10박막트랜지스터(T10)의 소스에는 기저전압(VSS)이 인가되며, 제9박막트랜지스터(T9)가 턴-온(turn-on) 되는 동안 제3클럭(CLK3)이 게이트전압(VG)으로 출력되고, 제10박막트랜지스터(T10)가 턴-온 되는 동안 기저전압(VSS)이 게이트전압(VG)으로 출력된다.Here, the gate voltage VG is output from a node where the source of the ninth thin film transistor T9 is connected to the drain of the tenth thin film transistor T10. In the drain of the ninth thin film transistor T9, The clock CLK3 is applied and the base voltage VSS is applied to the source of the tenth thin film transistor T10 and the ninth thin film transistor T9 is turned on while the third clock CLK3 Is output as the gate voltage VG and the base low voltage VSS is outputted as the gate voltage VG while the tenth TFT T10 is turned on.

그리고, 제9 및 제10박막트랜지스터(T9, T10)를 스위칭 하는 게이트전압은 제1 내지 제8박막트랜지스터(T1 내지 T8)와 제1 내지 제5클럭(CLK1 내지 CLK5)에 의하여 결정된다. The gate voltages for switching the ninth and tenth TFTs T9 and T10 are determined by the first to eighth thin film transistors T1 to T8 and the first to fifth clocks CLK1 to CLK5.

구체적으로, 제1구간(TS1) 동안, Q노드 및 제9박막트랜지스터(T9)의 게이트에는 하이레벨 전압이 인가되고, QB노드 및 제10박막트랜지스터(T10)의 게이트에는 로우레벨 전압이 인가된다.Specifically, during the first period TS1, a high level voltage is applied to the gate of the Q node and the gate of the ninth thin film transistor T9, and a low level voltage is applied to the gate of the QB node and the tenth thin film transistor T10 .

제2구간(TS2) 동안, 제9박막트랜지스터(T9)의 드레인에는 로우레벨 전압으로부터 하이레벨 전압으로 변하는 제3클럭(CLK3)이 인가되어 제9박막트랜지스터(T9)의 게이트의 하이레벨 전압은 부스팅(boosting)에 의하여 더 높은 하이레벨 전압이 되고, 제9박막트랜지스터(T9)는 턴-온 되며, 그 결과 제3클럭(CLK3)이 게이트전압(VG)으로 출력된다.During the second period TS2, the third clock CLK3, which is changed from the low level voltage to the high level voltage, is applied to the drain of the ninth thin film transistor T9 so that the high level voltage of the gate of the ninth thin film transistor T9 Boosting causes a higher high level voltage and the ninth thin film transistor T9 is turned on so that the third clock CLK3 is output to the gate voltage VG.

이때, QB노드 및 제10박막트랜지스터(T10)의 게이트에는 계속해서 로우레벨 전압이 인가되어 제10박막트랜지스터(T10)는 턴-오프 상태를 유지함으로써, 제3클력(CLK3)이 로우레벨이 되는 것을 방지한다.At this time, the low level voltage is continuously applied to the gate of the QB node and the tenth TFT (T10), and the tenth TFT (T10) maintains the turn-off state so that the third clock CLK3 becomes low level ≪ / RTI >

제3구간(TS3) 동안, Q노드 및 제9박막트랜지스터(T9)의 게이트에는 로우레벨 전압이 인가되어 제9박막트랜지스터(T9)가 턴-오프 되고, QB노드 및 제10박막트랜지스터(T10)의 게이트에는 하이레벨 전압이 인가되어 제10박막트랜지스터(T10)가 턴-온 되고, 기저전압(VSS)이 게이트전압(VG)으로 출력된다. During the third period TS3, a low level voltage is applied to the gates of the Q node and the ninth thin film transistor T9 to turn off the ninth thin film transistor T9, and the QB node and the tenth thin film transistor T10, A tenth thin film transistor T10 is turned on and a base low voltage VSS is outputted as a gate voltage VG.

이러한 종래의 쉬프트레지스터의 각 스테이지에서는, 부스팅에 의하여 제9박막트랜지스터(T9)의 게이트에 인가되는 전압이 높아질수록 제3클럭(CLK3)의 하이레벨 전압이 제9박막트랜지스터(T9)의 드레인으로부터 소스로 신속히 전달되어, 게이트전압(VG)의 상승시간(rising time)이 감소되고, 출력파형이 안정화 된다.In each stage of this conventional shift register, as the voltage applied to the gate of the ninth thin film transistor T9 is increased by boosting, the high level voltage of the third clock CLK3 is increased from the drain of the ninth thin film transistor T9 Source so that the rising time of the gate voltage VG is reduced and the output waveform is stabilized.

부스팅에 의한 제9박막트랜지스터(T9)의 게이트의 전압 상승량은 제9박막트랜지스터(T9)의 드레인 및 게이트 사이의 커패시턴스에 반비례하고, 제9박막트랜지스터(T9)의 게이트에 연결되는 박막트랜지스터는 일종의 병렬연결 된 기생용량(parasitic capacitance)으로 작용한다.The voltage increase of the gate of the ninth thin film transistor T9 due to boosting is inversely proportional to the capacitance between the drain and the gate of the ninth thin film transistor T9 and the thin film transistor connected to the gate of the ninth thin film transistor T9 is a kind of It acts as a parasitic capacitance connected in parallel.

따라서, 제9박막트랜지스터(T9)에 연결되는 박막트랜지스터의 수가 많을수록 부스팅에 의한 제9박막트랜지스터(T9)의 게이트의 전압 상승량이 작아지고, 게이트전압(VG)의 상승시간(rising time)이 증가하여 출력파형이 왜곡된다. Therefore, as the number of the thin film transistors connected to the ninth thin film transistor T9 increases, the voltage increase amount of the gate of the ninth thin film transistor T9 due to boosting decreases, and the rising time of the gate voltage VG increases And the output waveform is distorted.

도 1의 종래의 쉬프트레지스터의 각 스테이지에서는, 제9박막트랜지스터(T9)의 게이트에 제1, 제2, 제3 및 제6박막트랜지스터(T1, T2, T3, T6)의 4개의 박막트랜지스터가 연결되므로, 쉬프트레지스터로부터 출력되는 게이트전압(VG)의 상승시간이 증가하고 출력파형이 왜곡되는 문제가 있으며, 이러한 출력파형의 왜곡은 데이터전압의 충전시간 부족 등의 문제를 야기하고 표시장치의 영상의 품질이 저하되는 문제가 있다. In each stage of the conventional shift register of Fig. 1, four thin film transistors of the first, second, third and sixth thin film transistors T1, T2, T3 and T6 are connected to the gate of the ninth thin film transistor T9 The rising time of the gate voltage VG output from the shift register is increased and the output waveform is distorted. Such distortion of the output waveform causes a problem of insufficient charging time of the data voltage, There is a problem in that the quality of the image is deteriorated.

또한, 제1구간(TS1) 동안 QB노드 및 제10박막트랜지스터(T10)의 게이트에 로우레벨 전압이 인가되어 제10박막트랜지스터(T10)가 턴-오프 되므로, 제10박막트랜지스터(T10)의 드레인으로부터 출력되는 게이트전압(VG)이 안정적으로 기저전압(VSS)을 출력하지 못하고 왜곡되는 문제가 있다.
Since the low level voltage is applied to the gates of the QB node and the tenth thin film transistor T10 during the first period TS1 to turn off the tenth thin film transistor T10, There is a problem in that the gate voltage VG output from the transistor TG can not stably output the base voltage VSS and is distorted.

본 발명은 이러한 문제점을 해결하기 위하여 제시된 것으로, 쉬프트레지스터의 각 스테이지의 풀업 박막트랜지스터(pull-up transistor)의 게이트에 연결되는 박막트랜지스터의 개수를 감소시킴으로써, 게이트전압의 상승시간이 감소되어 출력파형이 안정화되고 소비전력이 절감되는 구동회로 및 이를 포함하는 표시장치를 제공하는 것을 목적으로 한다.SUMMARY OF THE INVENTION The present invention has been made in order to solve such a problem, and by reducing the number of thin film transistors connected to the gate of a pull-up transistor of each stage of a shift register, the rise time of the gate voltage is reduced, And a display device including the driving circuit.

그리고, 본 발명은, 쉬프트레지스터의 각 스테이지의 풀업 박막트랜지스터에 인가되는 신호를 이용하여 QB노드를 제어하는 박막트랜지스터를 스위칭 함으로써, 게이트전압의 출력파형이 안정화되는 구동회로 및 이를 포함하는 표시장치를 제공하는 것을 다른 목적으로 한다.
The present invention provides a driving circuit in which an output waveform of a gate voltage is stabilized by switching a thin film transistor controlling a QB node by using a signal applied to a pull-up thin film transistor of each stage of a shift register and a display device including the driving circuit Provide for other purposes.

위와 같은 과제의 해결을 위해, 본 발명은, 전원전압, 기저전압, 시작전압 및 다수의 클럭을 이용하여 게이트전압을 순차적으로 출력하고, 종속적으로 연결되는 다수의 스테이지를 포함하는 표시장치용 쉬프트레지스터에 있어서, 상기 다수의 스테이지 각각은, 상기 다수의 클럭 중 하나를 상기 게이트전압의 하이레벨 전압으로 출력하는 게이트전압용 풀업 박막트랜지스터와, 상기 기저전압을 상기 게이트전압의 로우레벨 전압으로 출력하는 게이트전압용 풀다운 박막트랜지스터와, 상기 기저전압을 상기 풀다운 박막트랜지스터의 게이트에 인가하는 QB노드용 풀다운 박막트랜지스터를 포함하고, 상기 QB노드용 풀다운 박막트랜지스터는 상기 게이트전압용 풀업 박막트랜지스터에 인가되는 상기 다수의 클럭 중 하나에 의하여 스위칭 되는 표시장치용 쉬프트레지스터를 제공한다.According to an aspect of the present invention, there is provided a display device including a shift register for a display device including a plurality of stages that sequentially output a gate voltage using a power supply voltage, a base voltage, a start voltage, and a plurality of clocks, Wherein each of the plurality of stages includes a pull-up thin film transistor for a gate voltage for outputting one of the plurality of clocks at a high level voltage of the gate voltage, and a gate for outputting the base low voltage to a low level voltage of the gate voltage And a pull-down thin film transistor for a QB node for applying the base voltage to the gate of the pull-down thin film transistor, wherein the pull-down thin film transistor for the QB node includes a pull- For a display device switched by one of the clocks of Provide a shift register.

그리고, 상기 다수의 클럭은 제1 내지 제5클럭을 포함하고, 상기 다수의 쉬프트레지스터 각각은, 게이트 및 드레인에 각각 상기 시작전압 및 상기 전원전압이 인가되는 제1박막트랜지스터와; 게이트 및 소스에 각각 다음단 출력전압 및 상기 기저전압이 인가되고, 드레인은 상기 제1박막트랜지스터의 소스에 연결되어 Q노드를 구성하는 제2박막트랜지스터와; 게이트 및 드레인에 상기 전원전압이 인가되는 제3박막트랜지스터와; 게이트 및 소스에 각각 상기 제3클럭 및 상기 기저전압이 인가되고, 드레인은 상기 제3박막트랜지스터의 소스에 연결되어 QB노드를 구성하는 제4박막트랜지스터와; 드레인에 상기 제3클럭이 인가되고, 게이트는 상기 Q노드에 연결되는 제5박막트랜지스터와; 소스에 상기 기저전압이 인가되고, 게이트 및 드레인은 각각 상기 QB노드 및 상기 제5박막트랜지스터의 소스에 연결되는 제6박막트랜지스터를 포함할 수 있다.The plurality of clocks include first to fifth clocks, and each of the plurality of shift registers includes a first thin film transistor to which the start voltage and the power supply voltage are applied to a gate and a drain, respectively; A second thin film transistor having a gate and a source to which a next stage output voltage and the ground voltage are respectively applied, and a drain connected to a source of the first thin film transistor to constitute a Q node; A third thin film transistor to which the power source voltage is applied to the gate and the drain; A fourth thin film transistor having a gate and a source to which the third clock and the base voltage are respectively applied and a drain connected to a source of the third thin film transistor to constitute a QB node; A fifth thin film transistor to which the third clock is applied to the drain and the gate is connected to the Q node; And a sixth thin film transistor having a gate and a drain connected to the QB node and a source of the fifth thin film transistor, respectively.

또한, 상기 다수의 쉬프트레지스터 각각은, 게이트 및 드레인에 짝수 프레임 동안 선택적으로 상기 전원전압과 동일한 크기를 갖는 짝수 전원전압(VDD_E)이 인가되는 제7박막트랜지스터와; 게이트 및 소스에 각각 상기 제3클럭 및 상기 기저전압이 인가되고, 드레인은 상기 제7박막트랜지스터의 소스에 연결되어 QB_E노드를 구성하는 제8박막트랜지스터와; 소스에 상기 기저전압이 인가되고, 게이트 및 드레인은 각각 상기 QB_E노드 및 상기 제5박막트랜지스터의 소스에 연결되는 제9박막트랜지스터를 더 포함할 수 있다. Each of the plurality of shift registers may include a seventh thin film transistor to which an even power source voltage VDD_E having a magnitude equal to the power source voltage is applied to the gate and the drain during an even frame; An eighth thin film transistor having a gate and a source to which the third clock and the base low voltage are respectively applied, a drain connected to a source of the seventh thin film transistor and forming a QB_E node; And a ninth thin film transistor to which the base voltage is applied to the source and the gate and the drain are connected to the QB_E node and the source of the fifth thin film transistor, respectively.

한편, 본 발명은, 게이트제어신호, 데이터제어신호 및 영상데이터를 생성하는 타이밍제어부와, 상기 데이터제어신호 및 상기 영상데이터를 이용하여 데이터전압을 생성하는 데이터구동부와, 상기 게이트제어신호를 이용하여 게이트전압을 생성하는 게이트구동부와, 상기 게이트전압 및 상기 데이터전압을 이용하여 영상을 표시하는 표시패널을 포함하고, 상기 게이트구동부는, 전원전압, 기저전압, 시작전압 및 다수의 클럭을 이용하여 상기 게이트전압을 순차적으로 출력하고, 종속적으로 연결되는 다수의 스테이지로 구성되는 쉬프트레지스터를 포함하고, 상기 다수의 스테이지 각각은, 상기 다수의 클럭 중 하나를 상기 게이트전압의 하이레벨 전압으로 출력하는 게이트전압용 풀업 박막트랜지스터와, 상기 기저전압을 상기 게이트전압의 로우레벨 전압으로 출력하는 게이트전압용 풀다운 박막트랜지스터와, 상기 기저전압을 상기 풀다운 박막트랜지스터의 게이트에 인가하는 QB노드용 풀다운 박막트랜지스터를 포함하고, 상기 QB노드용 풀다운 박막트랜지스터는 상기 게이트전압용 풀업 박막트랜지스터에 인가되는 상기 다수의 클럭 중 하나에 의하여 스위칭 되는 표시장치를 제공한다.According to another aspect of the present invention, there is provided a display device including a timing controller for generating a gate control signal, a data control signal and image data, a data driver for generating a data voltage using the data control signal and the image data, A gate driver for generating a gate voltage, and a display panel for displaying an image using the gate voltage and the data voltage, wherein the gate driver is configured to control the gate voltage and the data voltage using the power voltage, the base voltage, And a shift register configured to sequentially output a gate voltage and configured to have a plurality of stages connected in a dependent manner, wherein each of the plurality of stages includes a gate voltage outputting one of the plurality of clocks as a high level voltage of the gate voltage Pull-up transistor for the gate voltage, and a pull- And a pull-down thin film transistor for a QB node for applying the base voltage to a gate of the pull-down thin film transistor, wherein the pull-down thin film transistor for the QB node comprises a pull- The display device being switched by one of the plurality of clocks applied to the display device.

그리고, 상기 게이트구동부는 상기 표시패널에 형성될 수 있다. The gate driver may be formed on the display panel.

또한, 상기 다수의 클럭은 제1 내지 제5클럭을 포함하고, 상기 다수의 쉬프트레지스터 각각은, 게이트 및 드레인에 각각 상기 시작전압 및 상기 전원전압이 인가되는 제1박막트랜지스터와, 게이트 및 소스에 각각 다음단 출력전압 및 상기 기저전압이 인가되고, 드레인은 상기 제1박막트랜지스터의 소스에 연결되어 Q노드를 구성하는 제2박막트랜지스터와, 게이트 및 드레인에 상기 전원전압이 인가되는 제3박막트랜지스터와, 게이트 및 소스에 각각 상기 제3클럭 및 상기 기저전압이 인가되고, 드레인은 상기 제3박막트랜지스터의 소스에 연결되어 QB노드를 구성하는 제4박막트랜지스터와, 드레인에 상기 제3클럭이 인가되고, 게이트는 상기 Q노드에 연결되는 제5박막트랜지스터와, 소스에 상기 기저전압이 인가되고, 게이트 및 드레인은 각각 상기 QB노드 및 상기 제5박막트랜지스터의 소스에 연결되는 제6박막트랜지스터를 포함할 수 있다.The plurality of clocks may include first to fifth clocks. Each of the plurality of shift registers may include a first thin film transistor having a gate and a drain to which the start voltage and the power source voltage are applied, A second thin film transistor to which a next stage output voltage and the base voltage are applied, a drain connected to a source of the first thin film transistor to constitute a Q node, and a third thin film transistor A fourth thin film transistor having the third clock and the base low voltage respectively applied to the gate and the source and the drain connected to the source of the third thin film transistor to constitute a QB node; A fifth thin film transistor whose gate is connected to the Q node, and the base low voltage is applied to the source, and the gate and the drain are connected to the QB node Claim connected to a source of said fifth thin film transistor 6 may include a thin film transistor.

그리고, 상기 다수의 쉬프트레지스터 각각은, 게이트 및 드레인에 짝수 프레임 동안 선택적으로 상기 전원전압과 동일한 크기를 갖는 짝수 전원전압(VDD_E)이 인가되는 제7박막트랜지스터와, 게이트 및 소스에 각각 상기 제3클럭 및 상기 기저전압이 인가되고, 드레인은 상기 제7박막트랜지스터의 소스에 연결되어 QB_E노드를 구성하는 제8박막트랜지스터와, 소스에 상기 기저전압이 인가되고, 게이트 및 드레인은 각각 상기 QB_E노드 및 상기 제5박막트랜지스터의 소스에 연결되는 제9박막트랜지스터를 더 포함할 수 있다.
Each of the plurality of shift registers includes a seventh thin film transistor having a gate and a drain to which an even power supply voltage VDD_E having the same magnitude as the power supply voltage is selectively applied during an even frame, And an eighth thin film transistor connected to the source of the seventh thin film transistor and constituting a QB_E node, and the base low voltage is applied to the source, and the gate and the drain are connected to the QB_E node and the drain, respectively, And a ninth thin film transistor connected to a source of the fifth thin film transistor.

본 발명은, 쉬프트레지스터의 각 스테이지의 풀업 박막트랜지스터(pull-up transistor)의 게이트에 연결되는 박막트랜지스터의 개수를 감소시킴으로써, 게이트전압의 상승시간이 감소되어 출력파형이 안정화되고 소비전력이 절감되는 효과를 갖는다.The present invention reduces the number of thin film transistors connected to the gate of a pull-up transistor of each stage of a shift register, thereby reducing the rise time of the gate voltage, stabilizing the output waveform, and reducing power consumption Effect.

그리고, 본 발명은, 쉬프트레지스터의 각 스테이지의 풀업 박막트랜지스터에 인가되는 신호를 이용하여 QB노드를 제어하는 박막트랜지스터를 스위칭 함으로써, 게이트전압의 출력파형이 안정화되어 영상의 표시품질이 개선되는 효과를 갖는다.
Further, the present invention switches the thin film transistor controlling the QB node by using a signal applied to the pull-up thin film transistor of each stage of the shift register, thereby stabilizing the output waveform of the gate voltage and improving the image display quality .

도 1은 종래의 GIP 타입 표시장치의 쉬프트레지스터의 일 스테이지를 도시한 도면.
도 2는 종래의 GIP 타입 표시장치의 쉬프트레지스터에 사용되는 다수의 신호의 타이밍도.
도 3은 본 발명의 제1실시예에 따른 표시장치를 도시한 도면.
도 4는 본 발명의 제1실시예에 따른 게이트구동부의 쉬프트레지스터를 도시한 도면.
도 5는 본 발명의 제1실시예에 따른 쉬프트레지스터의 일 스테이지를 도시한 도면.
도 6은 본 발명의 제1실시예에 따른 쉬프트레지스터에 사용되는 다수의 신호의 타이밍도.
도 7은 본 발명의 제1실시예에 따른 쉬프트레지스터의 각 스테이지의 Q노드의 전압을 도시한 도면.
도 8은 본 발명의 제1실시예에 따른 쉬프트레지스터의 각 스테이지로부터 출력되는 게이트전압을 도시한 도면.
도 9는 본 발명의 제2실시예에 따른 쉬프트레지스터의 일 스테이지를 도시한 도면.BRIEF DESCRIPTION OF THE DRAWINGS Fig. 1 is a diagram showing one stage of a shift register of a conventional GIP type display device; Fig.
2 is a timing chart of a plurality of signals used in a shift register of a conventional GIP type display device.
3 is a view showing a display device according to a first embodiment of the present invention.
4 is a view showing a shift register of a gate driver according to the first embodiment of the present invention;
5 illustrates one stage of a shift register according to a first embodiment of the present invention.
6 is a timing chart of a plurality of signals used in a shift register according to the first embodiment of the present invention.
FIG. 7 is a diagram showing the voltage of the Q node of each stage of the shift register according to the first embodiment of the present invention; FIG.
8 is a diagram showing gate voltages output from each stage of a shift register according to the first embodiment of the present invention;
9 illustrates one stage of a shift register according to a second embodiment of the present invention;

첨부한 도면을 참고로 하여 본 발명에 따른 구동회로 및 이를 포함하는 표시장치를 설명한다. A driving circuit and a display device including the driving circuit according to the present invention will be described with reference to the accompanying drawings.

도 3은 본 발명의 제1실시예에 따른 표시장치를 도시한 도면이다.3 is a view showing a display device according to the first embodiment of the present invention.

도 3에 도시한 바와 같이, 본 발명의 제1실시예에 따른 GIP 타입 표시장치(110)는, 타이밍제어부(120), 데이터구동부(130), 게이트구동부(140) 및 표시패널(150)을 포함한다.3, the GIP type display device 110 according to the first embodiment of the present invention includes a timing control unit 120, a data driving unit 130, a gate driving unit 140, and a display panel 150 .

타이밍제어부(120)는, 그래픽카드 또는 TV시스템과 같은 외부시스템으로부터 전달되는 영상신호(IS)와 데이터인에이블신호(DE), 수평동기신호(HSY), 수직동기신호(VSY), 클럭(CLK) 등의 다수의 타이밍신호를 이용하여, 게이트제어신호(GCS), 데이터제어신호(DCS) 및 영상데이터(RGB)를 생성하고, 생성된 데이터제어신호(DCS) 및 영상데이터(RGB)는 데이터구동부(130)에 공급하고, 생성된 게이트제어신호(GCS)는 게이트구동부(130)에 공급한다. The timing controller 120 receives a video signal IS transmitted from an external system such as a graphic card or a TV system and a data enable signal DE, a horizontal synchronizing signal HSY, a vertical synchronizing signal VSY, a clock CLK The generated data control signal DCS and the generated image data RGB are used to generate the gate control signal GCS, the data control signal DCS and the image data RGB using a plurality of timing signals, And supplies the generated gate control signal GCS to the gate driver 130. The gate driver 130 supplies the gate control signal GCS to the gate driver 130,

데이터구동부(130)는, 타이밍제어부(120)로부터 공급되는 데이터제어신호(DCS) 및 영상데이터(RGB)를 이용하여 데이터전압을 생성하고, 생성된 데이터전압을 표시패널(150)의 데이터배선(DL)에 공급한다. The data driver 130 generates a data voltage using the data control signal DCS and the video data RGB supplied from the timing controller 120 and supplies the generated data voltage to the data line DL.

게이트구동부(140)는, 타이밍제어부(120)로부터 공급되는 게이트제어신호(GCS)를 이용하여 게이트전압을 생성하고, 생성된 게이트전압을 표시패널(150)의 게이트배선(GL)에 공급하는데, 게이트구동부(140)는 표시패널(150)의 게이트배선(GL), 데이터배선(DL) 및 박막트랜지스터(T)가 형성되는 기판에 형성되는 게이트-인-패널(gate in panel: GIP) 타입일 수 있다.The gate driver 140 generates a gate voltage using the gate control signal GCS supplied from the timing controller 120 and supplies the generated gate voltage to the gate wiring GL of the display panel 150, The gate driver 140 is a gate-in-panel (GIP) type TFT formed on the substrate on which the gate line GL, the data line DL, and the thin film transistor T of the display panel 150 are formed. .

표시패널(150)은, 게이트전압 및 데이터전압을 이용하여 영상을 표시한다. The display panel 150 displays an image using the gate voltage and the data voltage.

구체적으로, 표시패널(150)은, 서로 교차하여 화소영역(P)을 정의하는 게이트배선(GL) 및 데이터배선(DL)과, 게이트배선(GL) 및 데이터배선(DL)에 연결되는 박막트랜지스터(T)와, 박막트랜지스터(T)에 연결되는 화소전극(PE)을 포함하는데, 게이트구동부(140)로부터 공급되는 게이트전압이 게이트배선(GL)을 통하여 박막트랜지스터(T)에 인가되면 박막트랜지스터(T)가 턴-온 되고, 데이터구동부(130)로부터 공급되는 데이터전압이 데이터배선(DL) 및 박막트랜지스터(T)를 통하여 화소전극(PE)에 인가된다. More specifically, the display panel 150 includes a gate wiring GL and a data wiring DL which define pixel regions P to intersect with each other, a thin film transistor (TFT) connected to the gate wiring GL and the data wiring DL, And a pixel electrode PE connected to the thin film transistor T. When a gate voltage supplied from the gate driver 140 is applied to the thin film transistor T through the gate line GL, The data voltage supplied from the data driver 130 is applied to the pixel electrode PE through the data line DL and the thin film transistor T. [

여기서, 표시패널(150)은 액정패널 또는 유기발광다이오드패널일 수 있으며, 표시패널(150)이 액정패널인 경우 화소전극(PE)과 공통전극 사이의 액정층의 투과율을 조절하여 계조를 표시하고, 표시패널(150)이 유기발광다이오드패널인 경우 화소전극(PE)에 연결된 발광다이오드의 출력을 조절하여 계조를 표시한다.
Here, the display panel 150 may be a liquid crystal panel or an organic light emitting diode panel. If the display panel 150 is a liquid crystal panel, the transmittance of the liquid crystal layer between the pixel electrode PE and the common electrode is adjusted to display the gray level If the display panel 150 is an organic light emitting diode panel, the output of the light emitting diode connected to the pixel electrode PE is controlled to display the gray level.

한편, 게이트구동부(140)는 화소영역(P)의 박막트랜지스터(T)와 동일한 공정을 통하여 형성되는 쉬프트레지스터(shift register)를 포함하는데, 이를 도면을 참조하여 설명한다. The gate driver 140 includes a shift register formed through the same process as the thin film transistor T of the pixel region P and will be described with reference to the drawings.

도 4는 본 발명의 제1실시예에 따른 게이트구동부의 쉬프트레지스터를 도시한 도면이고, 도 5는 본 발명의 제1실시예에 따른 쉬프트레지스터의 일 스테이지를 도시한 도면이고, 도 6은 본 발명의 제1실시예에 따른 쉬프트레지스터에 사용되는 다수의 신호의 타이밍도이다.FIG. 4 is a view showing a shift register of the gate driver according to the first embodiment of the present invention, FIG. 5 is a diagram showing one stage of the shift register according to the first embodiment of the present invention, and FIG. Fig. 2 is a timing chart of a plurality of signals used in a shift register according to the first embodiment of the present invention. Fig.

도 4에 도시한 바와 같이, 본 발명의 제1실시예에 따른 GIP 타입 표시장치(도 3의 110)의 게이트구동부(도 3의 140)는 다수의 게이트전압(VG1 내지 VGn)을 생성하기 위하여 쉬프트레지스터(SR)를 포함하는데, 쉬프트레지스터(SR)는 종속적으로 연결되는 다수의 스테이지(SRS1 내지 SRSn)를 포함한다. 4, the gate driver (140 in FIG. 3) of the GIP type display device (110 in FIG. 3) according to the first embodiment of the present invention is configured to generate a plurality of gate voltages VG1 to VGn A shift register SR includes a plurality of stages SRS1 to SRSn to which a shift register SR is connected in a dependent manner.

다수의 스테이지(SRS1 내지 SRSn) 중 제1스테이지(SRS1)는 시작신호(VST)에 따라 다수의 클럭(CLKs)을 이용하여 제1게이트전압(VG1)을 출력하고, 제2스테이지 내지 제n스테이지(SRS2 내지 SRSn)는 이전단 출력전압 또는 다음단 출력전압에 따라 다수의 클럭(CLKs)을 이용하여 제2 내지 제n게이트전압(VG2 내지 VGn)을 순차적으로 출력한다.
The first stage SRS1 of the plurality of stages SRS1 to SRSn outputs the first gate voltage VG1 using a plurality of clocks CLKs in accordance with the start signal VST, (SRS2 to SRSn) sequentially output the second to n-th gate voltages VG2 to VGn using a plurality of clocks (CLKs) according to the previous stage output voltage or the next stage output voltage.

도 5에 도시한 바와 같이, 본 발명의 제1실시예에 따른 GIP 타입 표시장치(도 3의 110)의 게이트구동부(도 3의 140)의 쉬프트레지스터(SR)는 전원전압(VDD), 기저전압(VSS), 시작전압(VST), 다음단 출력전압(NEXT), 제1 내지 제5클럭(CLK1 내지 CLK5)을 이용하여 표시패널에 제공되는 게이트전압(VG)를 생성하는데, 쉬프트레지스터의 각 스테이지(SRS)는 제1 내지 제6박막트랜지스터(T1 내지 T6)를 포함한다. 5, the shift register SR of the gate driver 140 of FIG. 3 of the GIP type display device 110 of FIG. 3 according to the first embodiment of the present invention includes a power supply voltage VDD, The gate voltage VG provided to the display panel is generated using the low voltage VSS, the start voltage VST, the next-stage output voltage NEXT, and the first to fifth clocks CLK1 to CLK5. Each stage SRS includes first through sixth thin film transistors T1 through T6.

제1 내지 제6박막트랜지스터(T1 내지 T6)의 단자 중 전원전압(VDD)에 가까운 단자를 드레인이라 하고 기저전압(VSS)에 가까운 단자를 소스라 할 때, 제1박막트랜지스터(T1)의 게이트 및 드레인에는 각각 시작전압(VST) 및 전원전압(VDD)이 인가되고, 소스는 제2박막트랜지스터(T2)의 드레인에 연결되어 Q노드를 구성한다.When a terminal close to the power source voltage VDD of the terminals of the first to sixth thin film transistors T1 to T6 is referred to as a drain and a terminal near the base voltage VSS is to be sourced, the gate of the first thin film transistor T1, A start voltage VST and a power source voltage VDD are applied to the drains and a source is connected to the drain of the second thin film transistor T2 to constitute a Q node.

제2박막트랜지스터(T2)의 게이트 및 소스에는 각각 다음단 출력전압(NEXT) 및 기저전압(VSS)이 인가되고, 드레인은 제1박막트랜지스터(T1)의 소스에 연결된다. The next stage output voltage NEXT and the ground voltage VSS are applied to the gate and the source of the second thin film transistor T2, respectively, and the drain is connected to the source of the first thin film transistor T1.

제3박막트랜지스터(T3)의 게이트 및 드레인에는 전원전압(VDD)이 인가되고, 소스는 제4박막트랜지스터(T4)의 드레인에 연결되어 QB노드를 구성한다. The power source voltage VDD is applied to the gate and the drain of the third thin film transistor T3 and the source thereof is connected to the drain of the fourth thin film transistor T4 to constitute a QB node.

제4박막트랜지스터(T4)의 게이트 및 소스에는 각각 제3클럭(CLK3) 및 기저전압(VSS)이 인가되고, 드레인은 제3박막트랜지스터(T3)의 소스에 연결된다.The third clock CLK3 and the base low voltage VSS are applied to the gate and the source of the fourth thin film transistor T4 and the drain is connected to the source of the third thin film transistor T3.

제5박막트랜지스터(T5)의 드레인에는 제3클럭(CLK3)이 인가되고, 게이트 및 소스는 각각 Q노드 및 제6박막트랜지스터(T6)의 드레인에 연결된다.A third clock CLK3 is applied to the drain of the fifth thin film transistor T5, and the gate and the source are connected to the Q node and the drain of the sixth thin film transistor T6, respectively.

제6박막트랜지스터(T6)의 소스에는 기저전압(VSS)이 인가되고, 게이트 및 드레인은 각각 QB노드 및 제5박막트랜지스터(T5)의 소스에 연결된다. A base voltage VSS is applied to the source of the sixth thin film transistor T6, and the gate and the drain are connected to the source of the QB node and the fifth thin film transistor T5, respectively.

여기서, 시작신호(VST)는 최선 스테이지에 인가되고, 나머지 스테이지에는 시작신호(VST) 대신 이전단 출력전압인 게이트전압(VG)이 인가되며, 시작신호(VST) 및 이전단 출력전압은 제1클럭(CLK1)과 동일한 타이밍을 갖는 신호일 수 있다. Here, the start signal (VST) is applied to the best stage and the gate voltage (VG) which is the previous stage output voltage is applied instead of the start signal (VST) to the remaining stages. The start signal (VST) It may be a signal having the same timing as the clock CLK1.

그리고, 다음단 출력전압(NEXT)은 제5클럭(CLK5)과 동일한 타이밍을 갖는 신호일 수 있다.
The next stage output voltage NEXT may be a signal having the same timing as the fifth clock signal CLK5.

한편, 각 스테이지(SRS)의 게이트전압(VG)은 제5박막트랜지스터(T5)의 소스와 제6박막트랜지스터(T6)의 드레인이 연결되는 노드(node)로부터 출력되는데, 제5막트랜지스터(T5)가 턴-온(turn-on) 되는 동안 제3클럭(CLK3)이 게이트전압(VG)으로 출력되고, 제6박막트랜지스터(T6)가 턴-온 되는 동안 기저전압(VSS)이 게이트전압(VG)으로 출력되며, 제5 및 제6박막트랜지스터(T5, T6)는 각각 게이트전압(VG)용 풀업(pull-up) 박막트랜지스터 및 풀다운(pull-down) 박막트랜지스터라 할 수 있다.The gate voltage VG of each stage SRS is output from a node where the source of the fifth thin film transistor T5 and the drain of the sixth thin film transistor T6 are connected. The third clock CLK3 is output as the gate voltage VG while the sixth thin film transistor T6 is turned on while the first low-level voltage VSS is turned on, VG and the fifth and sixth thin film transistors T5 and T6 may be a pull-up thin film transistor for a gate voltage VG and a pull-down thin film transistor, respectively.

그리고, 제5 및 제6박막트랜지스터(T5, T6)는 각각 Q노드 및 QB노드의 전압에 의하여 스위칭 되는데, Q노드에는 제1 및 제2박막트랜지스터(T1, T2)에 의하여 하이레벨 전압 및 로우레벨 전압이 교대로 인가되고, QB노드에는 제3 및 제4박막트랜지스터(T3, T4)에 의하여 하이레벨 전압 및 로우레벨 전압이 교대로 인가되며, 제1 및 제2박막트랜지스터(T1, T2)는 각각 Q노드용 풀업 박막트랜지스터 및 풀다운 박막트랜지스터라 할 수 있고, 제3 및 제4박막트랜지스터(T3, T4)는 QB노드용 풀업 박막트랜지스터 및 풀다운 박막트랜지스터라 할 수 있다. The fifth and sixth thin film transistors T5 and T6 are respectively switched by the voltages of the Q node and the QB node. The Q node is supplied with a high level voltage and a low level voltage by the first and second thin film transistors T1 and T2, Level voltage is applied alternately to the QB node and the high and low level voltages are alternately applied to the QB node by the third and fourth thin film transistors T3 and T4 and the first and second thin film transistors T1 and T2 are alternately applied, Respectively, and the third and fourth thin film transistors T3 and T4 may be a pull-up thin film transistor for a QB node and a pull-down thin film transistor for a QB node, respectively.

구체적으로, 도 6에 도시한 바와 같이, 제1구간(TS1) 동안, Q노드 및 제5박막트랜지스터(T5)의 게이트에는 하이레벨 전압이 인가되고, QB노드 및 제6박막트랜지스터(T6)의 게이트에는 하이레벨 전압이 인가된다. 6, a high level voltage is applied to the gate of the Q node and the gate of the fifth thin film transistor T5 during the first period TS1, and a high level voltage is applied to the gate of the QB node and the sixth thin film transistor T6 during the first period TS1. A high level voltage is applied to the gate.

종래와 달리, QB노드를 제어하는 제4박막트랜지스터(T4)가 제3클럭(CLK3)에 의하여 스위칭 되므로, 제1구간(TS1) 동안 제4박막트랜지스터(T4)가 턴-오프 되어 QB노드가 하이레벨 전압을 유지하고, 그 결과 풀다운 박막트랜지스터인 제6박막트랜지스터(T6)가 턴-온 되어 안정적으로 기저전압(VSS)을 게이트전압(VG)으로 출력한다.The fourth thin film transistor T4 for controlling the QB node is switched by the third clock CLK3 so that the fourth thin film transistor T4 is turned off during the first period TS1, And the sixth thin film transistor T6, which is a pulldown thin film transistor, is turned on to stably output the ground voltage VSS to the gate voltage VG.

제2구간(TS2) 동안, 제5박막트랜지스터(T5)의 드레인에는 로우레벨 전압으로부터 하이레벨 전압으로 변하는 제3클럭(CLK3)이 인가되어 제5박막트랜지스터(T5)의 게이트의 하이레벨 전압은 부스팅(boosting)에 의하여 더 높은 하이레벨 전압이 되고, 제5박막트랜지스터(T5)는 턴-온 되며, 그 결과 제3클럭(CLK3)이 게이트전압(VG)으로 출력된다.During the second period TS2, the third clock CLK3, which is changed from the low level voltage to the high level voltage, is applied to the drain of the fifth thin film transistor T5 so that the high level voltage of the gate of the fifth thin film transistor T5 The boosting causes a higher high level voltage and the fifth thin film transistor T5 is turned on so that the third clock CLK3 is output to the gate voltage VG.

이때, 제4박막트랜지스터(T4)는 제3클럭(CLK3)에 의하여 턴-온 되고, 로우레벨 전압인 기저전압(VSS)이 QB노드 및 제6박막트랜지스터(T6)의 게이트에 인가되어 제6박막트랜지스터(T6)가 턴-오프 됨으로써, 제3클력(CLK3)이 로우레벨이 되는 것을 방지한다.At this time, the fourth thin film transistor T4 is turned on by the third clock CLK3, and the base low voltage VSS, which is a low level voltage, is applied to the gate of the QB node and the sixth thin film transistor T6, The thin film transistor T6 is turned off to prevent the third clock CLK3 from going to the low level.

제3구간(TS3) 동안, Q노드 및 제9박막트랜지스터(T9)의 게이트에는 로우레벨 전압이 인가되어 제5박막트랜지스터(T5)가 턴-오프 되고, QB노드 및 제6박막트랜지스터(T6)의 게이트에는 하이레벨 전압이 인가되어 제6박막트랜지스터(T6)가 턴-온 되고, 기저전압(VSS)이 게이트전압(VG)으로 출력된다.
During the third period TS3, a low level voltage is applied to the gate of the Q node and the ninth thin film transistor T9 to turn off the fifth thin film transistor T5, and the QB node and the sixth thin film transistor T6, The sixth thin film transistor T6 is turned on and the base low voltage VSS is outputted as the gate voltage VG.

이와 같은 쉬프트레지스터(SR)의 각 스테이지(SRS)에서는, 풀업 박막트랜지스터인 제5박막트랜지스터(T5)의 게이트에는 제1 및 제2박막트랜지스터(T1, T2)의 2개의 박막트랜지스터만이 연결되어 종래에 비하여 연결된 박막트랜지스터의 개수가 감소하므로, 부스팅에 의한 제5박막트랜지스터(T5)의 게이트의 전압 상승량이 증가한다.In each stage SRS of the shift register SR, only the two thin film transistors of the first and second thin film transistors T1 and T2 are connected to the gate of the fifth thin film transistor T5 which is a pull-up thin film transistor The number of connected thin film transistors is reduced compared to the conventional one, so that the boosting voltage of the gate of the fifth thin film transistor T5 by boosting increases.

이에 따라, 쉬프트레지스터(SR)로부터 출력되는 게이트전압(VG)의 상승시간(rising time)이 감소하여 출력파형이 안정화되고, 데이터전압의 충전시간을 충분히 확보하여 표시장치의 영상의 품질이 개선된다. As a result, the rising time of the gate voltage VG output from the shift register SR is reduced to stabilize the output waveform, and the charging time of the data voltage is sufficiently secured, thereby improving the quality of the image of the display device .

그리고, 쉬프트레지스터(SR)의 각 스테이지(SRS)를 제1 내지 제6박막트랜지스터(T1 내지 T6)로 구성하여 10개의 박막트랜지스터로 구성되는 종래에 비하여 박막트랜지스터의 개수가 감소되므로, 소비전력이 절감된다. Since each stage SRS of the shift register SR is constituted by the first to sixth thin film transistors T1 to T6 and the number of the thin film transistors is reduced compared with the conventional thin film transistor constituted by ten thin film transistors, .

예를 들어, 본 발명의 제1실시예의 쉬프트레지스터 스테이지의 소비전력은 약 1.897 μW 이고, 종래의 쉬프트레지스터 스테이지의 소비전력은 약 2.264 μW 일 수 있으며, 쉬프트레지스터 스테이지의 소비전력은 약 16% 개선될 수 있다.For example, the power consumption of the shift register stage of the first embodiment of the present invention is about 1.897 μW, the power consumption of the conventional shift register stage can be about 2.264 μW, and the power consumption of the shift register stage is improved by about 16% .

또한, QB노드에 로우레벨 전압을 인가하는 제4박막트랜지스터(T4)를 시작신호(VST) 대신 풀업 박막트랜지스터인 제5박막트랜지스터(T5)에 인가되는 클럭(CLK3)을 이용하여 스위칭 함으로써, 게이트전압의 출력파형의 왜곡을 방지할 수 있다.
The fourth thin film transistor T4 for applying the low level voltage to the QB node is switched by using the clock CLK3 applied to the fifth thin film transistor T5 instead of the start signal VST, Distortion of the output waveform of the voltage can be prevented.

이러한 쉬프트레지스터의 각 스테이지의 특성을 도면을 참조하여 설명한다.The characteristics of each stage of such a shift register will be described with reference to the drawings.

도 7은 본 발명의 제1실시예에 따른 쉬프트레지스터의 각 스테이지의 Q노드의 전압을 도시한 도면이고, 도 8은 본 발명의 제1실시예에 따른 쉬프트레지스터의 각 스테이지로부터 출력되는 게이트전압을 도시한 도면으로, 도 5 및 도 6을 함께 참조하여 설명한다.FIG. 7 is a view showing the voltage of the Q node of each stage of the shift register according to the first embodiment of the present invention, and FIG. 8 is a graph showing the gate voltage Fig. 5 and Fig. 6 together. Fig.

도 7에 도시한 바와 같이, 본 발명의 제1실시예에 따른 쉬프트레지스터(SR)의 각 스테이지(SRS)의 Q노드의 전압은, 제1구간(TS1) 동안 하이레벨 전압을 유지하고, 제2구간(TS2) 동안 더 높은 하이레벨 전압을 유지하고, 제3구간(TS3) 동안 로우레벨 전압을 유지한다.7, the voltage of the Q node of each stage SRS of the shift register SR according to the first embodiment of the present invention maintains the high level voltage during the first section TS1, Maintains a higher high level voltage during the second period TS2, and maintains the low level voltage during the third period TS3.

이때, 본 발명의 제1실시예에 따른 각 스테이지(SRS)에서는 풀업 박막트랜지스터인 제5박막트랜지스터(T5)의 게이트에는 제1 및 제2박막트랜지스터(T1, T2)의 2개의 박막트랜지스터가 연결되는 반면, 비교예인 종래의 각 스테이지에서는 풀업 박막트랜지스터인 제9박막트랜지스터(T9)의 게이트에 제1, 제2, 제3 및 제6박막트랜지스터(T1, T2, T3, T6)의 4개의 박막트랜지스터가 연결된다. At this time, in each stage SRS according to the first embodiment of the present invention, two thin film transistors of the first and second thin film transistors T1 and T2 are connected to the gate of the fifth thin film transistor T5, which is a pull- On the other hand, in each of the conventional stages, which is a comparative example, four thin films of the first, second, third and sixth thin film transistors T1, T2, T3 and T6 are formed in the gate of the ninth thin film transistor T9, A transistor is connected.

이에 따라, 본 발명의 제1실시예에서의 부스팅에 의한 풀업 박막트랜지스터인 제5박막트랜지스터(T5)의 게이트의 전압 상승량이 비교예인 종래에서의 부스팅에 의한 풀업 박막트랜지스터인 제9박막트랜지스터(T9)의 게이트의 전압 상승량 보다 크다.As a result, the ninth thin film transistor T9 (which is a pull-up thin film transistor by boosting in the related art, in which the voltage rising amount of the gate of the fifth thin film transistor T5 as the boosting thin film transistor by boosting in the first embodiment of the present invention is a comparative example) Is larger than the voltage increase amount of the gate of the transistor Q1.

즉, 제2구간(TS2) 동안 본 발명의 제1실시예에 따른 쉬프트레지스터(SR)의 각 스테이지(SRS)의 Q노드에 인가되는 더 높은 하이레벨 전압인 제1전압(V1)은 종래의 쉬프트레지스터(SR)의 각 스테이지(SRS)의 Q노드에 인가되는 더 높은 하이레벨 전압인 제2전압(V2) 보다 크다.That is, the first voltage V1, which is a higher high level voltage applied to the Q node of each stage SRS of the shift register SR according to the first embodiment of the present invention during the second period TS2, Is higher than the second voltage V2 which is the higher high level voltage applied to the Q node of each stage SRS of the shift register SR.

이에 따라, 도 8에 도시한 바와 같이, 본 발명의 제1실시예에 따른 쉬프트레지스터(SR)의 각 스테이지(SRS)로부터 출력되는 게이트신호(VG)의 상승시간이 비교예인 종래의 쉬프트레지스터의 각 스테이지로부터 출력되는 게이트신호(VG)의 상승시간 보다 짧다. 8, the rise time of the gate signal VG output from each stage SRS of the shift register SR according to the first embodiment of the present invention is compared with that of the conventional shift register Is shorter than the rise time of the gate signal (VG) output from each stage.

즉, 본 발명의 제1실시예에 따른 쉬프트레지스터(SR)의 각 스테이지(SRS)로부터 출력되는 게이트신호(VG)의 제1상승시간(RT1)이 비교예인 종래의 쉬프트레지스터의 각 스테이지로부터 출력되는 게이트신호(VG)의 제2상승시간(RT2) 보다 짧으며, 이에 따라 데이터전압의 충전시간을 충분히 확보할 수 있으며, 영상의 표시품질을 개선할 수 있다. That is, the first rise time RT1 of the gate signal VG output from each stage SRS of the shift register SR according to the first embodiment of the present invention is output from each stage of the conventional shift register, Is shorter than the second rise time (RT2) of the gate signal (VG) which is applied to the gate signal (VG), thereby sufficiently securing the charging time of the data voltage and improving the display quality of the image.

예를 들어, 제1상승시간(RT1)은 약 2.772 μsec 이고, 제2상승시간(RT2)은 약 3.767 μsec 일 수 있으며, 게이트전압(VG)의 지연특성은 약 26% 개선될 수 있다.
For example, the first rise time RT1 may be about 2.772 microseconds, the second rise time RT2 may be about 3.767 microseconds, and the delay characteristic of the gate voltage VG may be improved by about 26%.

한편, 다른 실시예에서는 홀수 프레임과 짝수 프레임을 구분하여 QB노드를 제어할 수 있는데, 이를 도면을 참조하여 설명한다. Meanwhile, in another embodiment, the QB node can be controlled by dividing the odd frame and the even frame, and this will be described with reference to the drawings.

도 9는 본 발명의 제2실시예에 따른 쉬프트레지스터의 일 스테이지를 도시한 도면이다.9 is a diagram illustrating one stage of a shift register according to a second embodiment of the present invention.

도 9에 도시한 바와 같이, 본 발명의 제2실시예에 따른 쉬프트레지스터는 전원전압(VDD), 홀수 전원전압(VDD_O), 짝수 전원전압(VDD_E), 기저전압(VSS), 시작전압(VST), 다음단 출력전압(NEXT), 제1 내지 제5클럭(CLK1 내지 CLK5)을 이용하여 표시패널에 제공되는 게이트전압(VG)를 생성하는데, 쉬프트레지스터의 각 스테이지(SRS)는 제1 내지 제9박막트랜지스터(T1 내지 T9)를 포함한다. 9, the shift register according to the second embodiment of the present invention includes a shift register including a power supply voltage VDD, an odd power supply voltage VDD_O, an even power supply voltage VDD_E, a base voltage VSS, a start voltage VST ), The next stage output voltage (NEXT), and the first to fifth clocks (CLK1 to CLK5) to generate a gate voltage (VG) provided to the display panel, wherein each stage (SRS) And the ninth thin film transistor T1 to T9.

홀수 전원전압(VDD_O)은 홀수 프레임 동안 전원전압(VDD)과 동일한 크기를 갖고 짝수 프레임 동안 기저전압(VSS)과 동일한 크기를 갖는 전압일 수 있으며, 짝수 전원전압(VDD_E)은 짝수 프레임 동안 전원전압(VDD)과 동일한 크기를 갖고 홀수 프레임 동안 기저전압(VSS)과 동일한 크기를 갖는 전압일 수 있다.The odd power supply voltage VDD_O may be a voltage having the same magnitude as the power supply voltage VDD during the odd frame and having the same magnitude as the ground voltage VSS during the even frame and the even power supply voltage VDD_E may be, (VDD) and having the same magnitude as the ground voltage (VSS) during the odd frame.

제1 내지 제9박막트랜지스터(T1 내지 T9)의 단자 중 전원전압(VDD)에 가까운 단자를 드레인이라 하고 기저전압(VSS)에 가까운 단자를 소스라 할 때, 제1박막트랜지스터(T1)의 게이트 및 드레인에는 각각 시작전압(VST) 및 전원전압(VDD)이 인가되고, 소스는 제2박막트랜지스터(T2)의 드레인에 연결되어 Q노드를 구성한다.When a terminal close to the power source voltage VDD of the terminals of the first to ninth thin film transistors T1 to T9 is referred to as a drain and a terminal close to the base voltage VSS is to be sourced, the gate of the first thin film transistor T1, A start voltage VST and a power source voltage VDD are applied to the drains and a source is connected to the drain of the second thin film transistor T2 to constitute a Q node.

제2박막트랜지스터(T2)의 게이트 및 소스에는 각각 다음단 출력전압(NEXT) 및 기저전압(VSS)이 인가되고, 드레인은 제1박막트랜지스터(T1)의 소스에 연결된다. The next stage output voltage NEXT and the ground voltage VSS are applied to the gate and the source of the second thin film transistor T2, respectively, and the drain is connected to the source of the first thin film transistor T1.

제3박막트랜지스터(T3)의 게이트 및 드레인에는 홀수 전원전압(VDD_O)이 인가되고, 소스는 제4박막트랜지스터(T4)의 드레인에 연결되어 QB_O노드를 구성한다. The odd power supply voltage VDD_O is applied to the gate and the drain of the third thin film transistor T3 and the source thereof is connected to the drain of the fourth thin film transistor T4 to form a QB_O node.

제4박막트랜지스터(T4)의 게이트 및 소스에는 각각 제3클럭(CLK3) 및 기저전압(VSS)이 인가되고, 드레인은 제3박막트랜지스터(T3)의 소스에 연결된다.The third clock CLK3 and the base low voltage VSS are applied to the gate and the source of the fourth thin film transistor T4 and the drain is connected to the source of the third thin film transistor T3.

제5박막트랜지스터(T5)의 드레인에는 제3클럭(CLK3)이 인가되고, 게이트는 Q노드에 연결되고, 소스는 제6 및 제9박막트랜지스터(T6, T9)의 드레인에 연결된다.The third clock CLK3 is applied to the drain of the fifth thin film transistor T5, the gate is connected to the Q node, and the source is connected to the drains of the sixth and ninth thin film transistors T6 and T9.

제6박막트랜지스터(T6)의 소스에는 기저전압(VSS)이 인가되고, 게이트 및 드레인은 각각 QB_O노드 및 제5박막트랜지스터(T5)의 소스에 연결된다. A base voltage VSS is applied to the source of the sixth thin film transistor T6, and the gate and the drain are connected to the QB_O node and the source of the fifth thin film transistor T5, respectively.

제7박막트랜지스터(T7)의 게이트 및 드레인에는 짝수 전원전압(VDD_E)이 인가되고, 소스는 제8박막트랜지스터(T8)의 드레인에 연결되어 QB_E노드를 구성한다. The even power source voltage VDD_E is applied to the gate and the drain of the seventh thin film transistor T7 and the source thereof is connected to the drain of the eighth thin film transistor T8 to constitute a QB_E node.

제8박막트랜지스터(T8)의 게이트 및 소스에는 각각 제3클럭(CLK3) 및 기저전압(VSS)이 인가되고, 드레인은 제7박막트랜지스터(T5)의 소스에 연결된다.The third clock CLK3 and the base low voltage VSS are applied to the gate and the source of the eighth thin film transistor T8, respectively, and the drain is connected to the source of the seventh thin film transistor T5.

제9박막트랜지스터(T9)의 소스에는 기저전압(VSS)이 인가되고, 게이트 및 드레인은 각각 QB_E노드 및 제5박막트랜지스터(T5)의 소스에 연결된다. A base voltage VSS is applied to the source of the ninth thin film transistor T9, and the gate and the drain are connected to the source of the QB_E node and the fifth thin film transistor T5, respectively.

여기서, 시작신호(VST)는 최선 스테이지에 인가되고, 나머지 스테이지에는 시작신호(VST) 대신 이전단 출력전압인 게이트전압(VG)이 인가되며, 시작신호(VST) 및 이전단 출력전압은 제1클럭(CLK1)과 동일한 타이밍을 갖는 신호일 수 있다. Here, the start signal (VST) is applied to the best stage and the gate voltage (VG) which is the previous stage output voltage is applied instead of the start signal (VST) to the remaining stages. The start signal (VST) It may be a signal having the same timing as the clock CLK1.

그리고, 다음단 출력전압(NEXT)은 제5클럭(CLK5)과 동일한 타이밍을 갖는 신호일 수 있다.
The next stage output voltage NEXT may be a signal having the same timing as the fifth clock signal CLK5.

한편, 각 스테이지(SRS)의 게이트전압(VG)은 제5박막트랜지스터(T5)의 소스와 제6 및 제9박막트랜지스터(T6, T9)의 드레인이 연결되는 노드(node)로부터 출력되는데, 제5막트랜지스터(T5)가 턴-온(turn-on) 되는 동안 제3클럭(CLK3)이 게이트전압(VG)으로 출력되고, 제6 또는 제9박막트랜지스터(T6, T9)가 턴-온 되는 동안 기저전압(VSS)이 게이트전압(VG)으로 출력된다.The gate voltage VG of each stage SRS is output from a node where the source of the fifth thin film transistor T5 and the drain of the sixth and ninth thin film transistors T6 and T9 are connected, The third clock CLK3 is output as the gate voltage VG while the fifth transistor T5 is turned on and the sixth or ninth thin film transistors T6 and T9 are turned on The ground voltage VSS is output to the gate voltage VG.

제5박막트랜지스터(T5)는 풀업(pull-up) 박막트랜지스터로 불리고, 제6 및 제9박막트랜지스터(T6, T9)는 풀다운(pull-down) 박막트랜지스터로 불린다.The fifth thin film transistor T5 is referred to as a pull-up thin film transistor and the sixth and ninth thin film transistors T6 and T9 are referred to as a pull-down thin film transistor.

그리고, 제5박막트랜지스터(T5)는 Q노드의 전압에 의하여 스위칭 되고, 제6 및 제9박막트랜지스터(T8, T9)는 각각 QB_O노드 및 QB_E노드의 전압에 의하여 스위칭 되는데, Q노드에는 제1 및 제2박막트랜지스터(T1, T2)에 의하여 하이레벨 전압 및 로우레벨 전압이 교대로 인가되고, 홀수 프레임(frame) 동안 QB_O노드에는 제3 및 제4박막트랜지스터(T3, T4)에 의하여 하이레벨 전압 및 로우레벨 전압이 교대로 인가되고, 짝수 프레임 동안 QB_E노드에는 제7 및 제8박막트랜지스터(T7, T8)에 의하여 하이레벨 전압 및 로우레벨 전압이 교대로 인가된다. The fifth thin film transistor T5 is switched by the voltage of the Q node and the sixth and ninth thin film transistors T8 and T9 are switched by the voltages of the QB_O node and the QB_E node, And a high level voltage and a low level voltage are alternately applied by the first and second thin film transistors T1 and T2 while the QB_O node is applied with a high level by the third and fourth thin film transistors T3 and T4 during an odd frame. Voltage and the low level voltage are alternately applied and the high level voltage and the low level voltage are alternately applied to the QB_E node during the even frame by the seventh and eighth thin film transistors T7 and T8.

즉, 홀수 프레임 동안은 제3, 제4 및 제6박막트랜지스터(T3, T4, T6)가 선택적으로 동작하여 로우레벨 전압의 게이트전압(VG)이 출력되고, 짝수 프레임 동안은 제7, 제8 및 제9박막트랜지스터(T7, T8, T9)가 선택적으로 동작하여 로우레벨 전압의 게이트전압(VG)이 출력된다. During the odd-numbered frames, the third, fourth, and sixth thin film transistors T3, T4, and T6 selectively operate to output the gate voltage VG of the low level voltage and the seventh and eighth And the ninth thin film transistors T7, T8 and T9 selectively operate to output the gate voltage VG of the low level voltage.

이와 같이, 본 발명의 제2실시예에 따른 쉬프트레지스터의 스테이지에서는, 일 프레임의 대부분의 시간 동안 턴-온 상태를 유지하는 풀다운 박막트랜지스터를 제6 및 제9박막트랜지스터(T8, T9)로 형성하고, 홀수 및 짝수 프레임에서 제6 및 제9박막트랜지스터(T6, T9)를 선택적으로 이용함으로써, 문턱전압 이동(threshold voltage shift)와 같은 풀다운 박막트랜지스터의 열화를 방지할 수 있다. As described above, in the stage of the shift register according to the second embodiment of the present invention, the pull-down thin film transistors that maintain the turn-on state for most of one frame are formed by the sixth and ninth thin film transistors T8 and T9 And selectively using the sixth and ninth thin film transistors T6 and T9 in the odd and even frames, it is possible to prevent deterioration of the pull down thin film transistor such as a threshold voltage shift.

그리고, 풀업 박막트랜지스터인 제5박막트랜지스터(T5)의 게이트에는 제1 및 제2박막트랜지스터(T1, T2)의 2개의 박막트랜지스터만이 연결되어 종래에 비하여 연결된 박막트랜지스터의 개수가 감소하므로, 부스팅에 의한 제5박막트랜지스터(T5)의 게이트의 전압 상승량이 증가한다.In addition, only the two thin film transistors T1 and T2 of the first and second thin film transistors T1 and T2 are connected to the gate of the fifth thin film transistor T5, which is a pull-up thin film transistor, The voltage increase of the gate of the fifth thin film transistor T5 due to the increase of the voltage increases.

이에 따라, 쉬프트레지스터(SR)로부터 출력되는 게이트전압(VG)의 상승시간(rising time)이 감소하여 출력파형이 안정화되고, 데이터전압의 충전시간을 충분히 확보하여 표시장치의 영상의 품질이 개선된다. As a result, the rising time of the gate voltage VG output from the shift register SR is reduced to stabilize the output waveform, and the charging time of the data voltage is sufficiently secured, thereby improving the quality of the image of the display device .

또한, 쉬프트레지스터(SR)의 각 스테이지(SRS)를 제1 내지 제9박막트랜지스터(T1 내지 T9)로 구성하여 10개의 박막트랜지스터로 구성되는 종래에 비하여 박막트랜지스터의 개수가 감소되므로, 소비전력이 절감된다. In addition, since the number of thin film transistors is reduced compared to the prior art in which each stage SRS of the shift register SR is composed of the first to ninth thin film transistors T1 to T9 and composed of ten thin film transistors, .

그리고, QB_O노드 및 QB_E노드에 각각 로우레벨 전압을 인가하는 제4 및 제8박막트랜지스터(T4, T8)를 시작신호(VST) 대신 풀업 박막트랜지스터인 제5박막트랜지스터(T5)에 인가되는 클럭(CLK3)을 이용하여 스위칭 함으로써, 게이트전압의 출력파형의 왜곡을 방지할 수 있다.
The fourth and eighth thin film transistors T4 and T8 for applying a low level voltage to the QB_O node and the QB_E node are connected to the fifth thin film transistor T5 which is a pullup thin film transistor instead of the start signal VST CLK3, distortion of the output waveform of the gate voltage can be prevented.

이상과 같이, 본 발명의 실시예에 따른 쉬프트레지스터 및 이를 포함하는 GIP타입 표시장치에서는, 쉬프트레지스터의 각 스테이지의 풀업 박막트랜지스터에 인가되는 신호를 이용하여 QB노드를 제어하는 박막트랜지스터를 스위칭 하고, 쉬프트레지스터의 각 스테이지의 풀업 박막트랜지스터(pull-up transistor)의 게이트에 연결되는 박막트랜지스터의 개수를 감소시킴으로써, 게이트전압의 상승시간이 감소되어 출력파형이 안정화되고, 소비전력이 절감되며, 표시장치가 표시하는 영상의 표시품질이 개선된다. As described above, in the shift register and the GIP type display device including the shift register according to the embodiment of the present invention, the thin film transistor controlling the QB node is switched by using the signal applied to the pull-up thin film transistor of each stage of the shift register, By reducing the number of thin film transistors connected to the gates of the pull-up transistors in each stage of the shift register, the rise time of the gate voltage is reduced, the output waveform is stabilized, the power consumption is reduced, The display quality of the image displayed by the user is improved.

본 발명의 실시예에서는 액정표시장치 또는 유기발광다이오드 표시장치를 예로 들어 설명하였으나, 다른 실시예에서는 본 발명의 구동회로를 플라즈마 표시장치 등의 다른 평판표시장치에도 적용할 수 있다.
Although the liquid crystal display device or the organic light emitting diode display device is described as an example of the present invention, the driving circuit of the present invention may be applied to other flat panel display devices such as a plasma display device.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 기술적 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention as defined in the appended claims. It can be understood that

110: GIP 타입 표시장치 120: 타이밍제어부
130: 데이터구동부 140: 게이트구동부
150: 표시패널 SR: 쉬프트레지스터
SRS: 쉬프트레지스터 스테이지110: GIP type display device 120: Timing control part
130: Data driver 140: Gate driver
150: Display panel SR: Shift register
SRS: shift register stage

Claims (7)

전원전압, 기저전압, 시작전압 및 다수의 클럭을 이용하여 게이트전압을 순차적으로 출력하고, 종속적으로 연결되는 다수의 스테이지를 포함하는 표시장치용 쉬프트레지스터에 있어서,
상기 다수의 스테이지 각각은,
상기 다수의 클럭 중 하나를 상기 게이트전압의 하이레벨 전압으로 출력하는 게이트전압용 풀업 박막트랜지스터와;
상기 기저전압을 상기 게이트전압의 로우레벨 전압으로 출력하는 게이트전압용 풀다운 박막트랜지스터와;
상기 기저전압을 상기 풀다운 박막트랜지스터의 게이트에 인가하는 QB노드용 풀다운 박막트랜지스터
를 포함하고,
상기 QB노드용 풀다운 박막트랜지스터는 상기 게이트전압용 풀업 박막트랜지스터에 인가되는 상기 다수의 클럭 중 하나에 의하여 스위칭 되는 표시장치용 쉬프트레지스터.
CLAIMS 1. A shift register for a display device comprising a plurality of stages which sequentially output a gate voltage using a power supply voltage, a base voltage, a start voltage and a plurality of clocks,
Wherein each of the plurality of stages includes:
A pull-up thin film transistor for a gate voltage for outputting one of the plurality of clocks as a high level voltage of the gate voltage;
A pull down thin film transistor for a gate voltage for outputting the base low voltage as a low level voltage of the gate voltage;
A pull-down thin film transistor for a QB node which applies the base low voltage to the gate of the pull-
Lt; / RTI >
And the pull-down thin film transistor for the QB node is switched by one of the plurality of clocks applied to the pull-up thin film transistor for the gate voltage.
제 1 항에 있어서,
상기 다수의 클럭은 제1 내지 제5클럭을 포함하고,
상기 다수의 쉬프트레지스터 각각은,
게이트 및 드레인에 각각 상기 시작전압 및 상기 전원전압이 인가되는 제1박막트랜지스터와;
게이트 및 소스에 각각 다음단 출력전압 및 상기 기저전압이 인가되고, 드레인은 상기 제1박막트랜지스터의 소스에 연결되어 Q노드를 구성하는 제2박막트랜지스터와;
게이트 및 드레인에 상기 전원전압이 인가되는 제3박막트랜지스터와;
게이트 및 소스에 각각 상기 제3클럭 및 상기 기저전압이 인가되고, 드레인은 상기 제3박막트랜지스터의 소스에 연결되어 QB노드를 구성하는 제4박막트랜지스터와;
드레인에 상기 제3클럭이 인가되고, 게이트는 상기 Q노드에 연결되는 제5박막트랜지스터와;
소스에 상기 기저전압이 인가되고, 게이트 및 드레인은 각각 상기 QB노드 및 상기 제5박막트랜지스터의 소스에 연결되는 제6박막트랜지스터
를 포함하는 표시장치용 쉬프트레지스터.
The method according to claim 1,
Wherein the plurality of clocks include first through fifth clocks,
Wherein each of the plurality of shift registers comprises:
A first thin film transistor to which the start voltage and the power source voltage are applied to a gate and a drain, respectively;
A second thin film transistor having a gate and a source to which a next stage output voltage and the ground voltage are respectively applied, and a drain connected to a source of the first thin film transistor to constitute a Q node;
A third thin film transistor to which the power source voltage is applied to the gate and the drain;
A fourth thin film transistor having a gate and a source to which the third clock and the base voltage are respectively applied and a drain connected to a source of the third thin film transistor to constitute a QB node;
A fifth thin film transistor to which the third clock is applied to the drain and the gate is connected to the Q node;
And the gate and the drain of the sixth thin film transistor are connected to the source of the QB node and the source of the fifth thin film transistor, respectively.
And a shift register for a display device.
제 2 항에 있어서,
상기 다수의 쉬프트레지스터 각각은,
게이트 및 드레인에 짝수 프레임 동안 선택적으로 상기 전원전압과 동일한 크기를 갖는 짝수 전원전압(VDD_E)이 인가되는 제7박막트랜지스터와;
게이트 및 소스에 각각 상기 제3클럭 및 상기 기저전압이 인가되고, 드레인은 상기 제7박막트랜지스터의 소스에 연결되어 QB_E노드를 구성하는 제8박막트랜지스터와;
소스에 상기 기저전압이 인가되고, 게이트 및 드레인은 각각 상기 QB_E노드 및 상기 제5박막트랜지스터의 소스에 연결되는 제9박막트랜지스터
를 더 포함하는 표시장치용 쉬프트레지스터.
3. The method of claim 2,
Wherein each of the plurality of shift registers comprises:
A seventh thin film transistor to which an even power source voltage (VDD_E) having the same magnitude as the power source voltage is applied to the gate and the drain during an even frame;
An eighth thin film transistor having a gate and a source to which the third clock and the base low voltage are respectively applied, a drain connected to a source of the seventh thin film transistor and forming a QB_E node;
And the gate and the drain are respectively connected to the QB_E node and the source of the fifth thin film transistor,
Further comprising: a shift register for a display device.
게이트제어신호, 데이터제어신호 및 영상데이터를 생성하는 타이밍제어부와;
상기 데이터제어신호 및 상기 영상데이터를 이용하여 데이터전압을 생성하는 데이터구동부와;
상기 게이트제어신호를 이용하여 게이트전압을 생성하는 게이트구동부와;
상기 게이트전압 및 상기 데이터전압을 이용하여 영상을 표시하는 표시패널
을 포함하고,
상기 게이트구동부는, 전원전압, 기저전압, 시작전압 및 다수의 클럭을 이용하여 상기 게이트전압을 순차적으로 출력하고, 종속적으로 연결되는 다수의 스테이지로 구성되는 쉬프트레지스터를 포함하고,
상기 다수의 스테이지 각각은,
상기 다수의 클럭 중 하나를 상기 게이트전압의 하이레벨 전압으로 출력하는 게이트전압용 풀업 박막트랜지스터와;
상기 기저전압을 상기 게이트전압의 로우레벨 전압으로 출력하는 게이트전압용 풀다운 박막트랜지스터와;
상기 기저전압을 상기 풀다운 박막트랜지스터의 게이트에 인가하는 QB노드용 풀다운 박막트랜지스터
를 포함하고,
상기 QB노드용 풀다운 박막트랜지스터는 상기 게이트전압용 풀업 박막트랜지스터에 인가되는 상기 다수의 클럭 중 하나에 의하여 스위칭 되는 표시장치.
A timing control unit for generating a gate control signal, a data control signal and image data;
A data driver for generating a data voltage using the data control signal and the image data;
A gate driver for generating a gate voltage using the gate control signal;
A display panel for displaying an image using the gate voltage and the data voltage;
/ RTI >
The gate driver includes a shift register that sequentially outputs the gate voltage using a power supply voltage, a base voltage, a start voltage, and a plurality of clocks, and includes a plurality of stages connected in a dependent manner,
Wherein each of the plurality of stages includes:
A pull-up thin film transistor for a gate voltage for outputting one of the plurality of clocks as a high level voltage of the gate voltage;
A pull down thin film transistor for a gate voltage for outputting the base low voltage as a low level voltage of the gate voltage;
A pull-down thin film transistor for a QB node which applies the base low voltage to the gate of the pull-
Lt; / RTI >
And the pull-down thin film transistor for the QB node is switched by one of the plurality of clocks applied to the pull-up thin film transistor for the gate voltage.
제 4 항에 있어서,
상기 게이트구동부는 상기 표시패널에 형성되는 표시장치.
5. The method of claim 4,
Wherein the gate driver is formed on the display panel.
제 4 항에 있어서,
상기 다수의 클럭은 제1 내지 제5클럭을 포함하고,
상기 다수의 쉬프트레지스터 각각은,
게이트 및 드레인에 각각 상기 시작전압 및 상기 전원전압이 인가되는 제1박막트랜지스터와;
게이트 및 소스에 각각 다음단 출력전압 및 상기 기저전압이 인가되고, 드레인은 상기 제1박막트랜지스터의 소스에 연결되어 Q노드를 구성하는 제2박막트랜지스터와;
게이트 및 드레인에 상기 전원전압이 인가되는 제3박막트랜지스터와;
게이트 및 소스에 각각 상기 제3클럭 및 상기 기저전압이 인가되고, 드레인은 상기 제3박막트랜지스터의 소스에 연결되어 QB노드를 구성하는 제4박막트랜지스터와;
드레인에 상기 제3클럭이 인가되고, 게이트는 상기 Q노드에 연결되는 제5박막트랜지스터와;
소스에 상기 기저전압이 인가되고, 게이트 및 드레인은 각각 상기 QB노드 및 상기 제5박막트랜지스터의 소스에 연결되는 제6박막트랜지스터
를 포함하는 표시장치.
5. The method of claim 4,
Wherein the plurality of clocks include first through fifth clocks,
Wherein each of the plurality of shift registers comprises:
A first thin film transistor to which the start voltage and the power source voltage are applied to a gate and a drain, respectively;
A second thin film transistor having a gate and a source to which a next stage output voltage and the ground voltage are respectively applied, and a drain connected to a source of the first thin film transistor to constitute a Q node;
A third thin film transistor to which the power source voltage is applied to the gate and the drain;
A fourth thin film transistor having a gate and a source to which the third clock and the base voltage are respectively applied and a drain connected to a source of the third thin film transistor to constitute a QB node;
A fifth thin film transistor to which the third clock is applied to the drain and the gate is connected to the Q node;
And the gate and the drain of the sixth thin film transistor are connected to the source of the QB node and the source of the fifth thin film transistor, respectively.
.
제 6 항에 있어서,
상기 다수의 쉬프트레지스터 각각은,
게이트 및 드레인에 짝수 프레임 동안 선택적으로 상기 전원전압과 동일한 크기를 갖는 짝수 전원전압(VDD_E)이 인가되는 제7박막트랜지스터와;
게이트 및 소스에 각각 상기 제3클럭 및 상기 기저전압이 인가되고, 드레인은 상기 제7박막트랜지스터의 소스에 연결되어 QB_E노드를 구성하는 제8박막트랜지스터와;
소스에 상기 기저전압이 인가되고, 게이트 및 드레인은 각각 상기 QB_E노드 및 상기 제5박막트랜지스터의 소스에 연결되는 제9박막트랜지스터
를 더 포함하는 표시장치.
The method according to claim 6,
Wherein each of the plurality of shift registers comprises:
A seventh thin film transistor to which an even power source voltage (VDD_E) having the same magnitude as the power source voltage is applied to the gate and the drain during an even frame;
An eighth thin film transistor having a gate and a source to which the third clock and the base low voltage are respectively applied, a drain connected to a source of the seventh thin film transistor and forming a QB_E node;
And the gate and the drain are respectively connected to the QB_E node and the source of the fifth thin film transistor,
Further comprising:
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