KR20160030702A - 반도체 패키지, 및 이를 포함하는 패키지 온 패키지 장치 및 모바일 장치 - Google Patents

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Abstract

본 발명의 기술적 사상에 의한 반도체 패키지는 기판; 상기 기판에 배치되는 제1 반도체 칩; 상기 제1 반도체 칩 상에 배치되는 제2 반도체 칩; 상기 제2 반도체 칩의 휨을 방지하도록 상기 제2 반도체 칩 상에 부착되는 리드; 상기 기판의 상면과 상기 리드의 측면을 덮고, 상기 제1 반도체 칩 및 상기 제2 반도체 칩을 밀봉하는 몰딩재를 포함한다.

Description

반도체 패키지, 및 이를 포함하는 패키지 온 패키지 장치 및 모바일 장치{Semiconductor package and package-on-package device including the same and mobile device including the same}
본 발명은 반도체 패키지, 패키지 온 패키지 장치, 및 모바일 장치에 관한 것으로, 더욱 상세하게는 반도체 칩의 변형을 방지할 수 있는 구조를 포함하는 반도체 패키지, 패키지 온 패키지 장치, 및 모바일 장치에 관한 것이다.
최근 모바일 장치의 소형화로 인해 반도체 패키지 사이즈 또한 소형화, 박형화, 경량화되어 가고 있다. 이에 따라 하나의 반도체 패키지에 복수의 반도체 칩들이 실장되는 구조를 갖는 반도체 패키지들이 개발되고 있다. 예를 들면, 두 개 이상의 반도체 칩이 서로 적층되는 칩 온 칩(Chip On Chip; CoC) 구조로 반도체 패키지에 실장되거나, 두 개 이상의 반도체 패키지들이 패키지 온 패키지(Package On Package; PoP) 구조로 패키지를 형성할 수도 있다. 이 경우, 전체 반도체 패키지의 두께가 증가하는 문제가 있으며, 이를 해소하기 위해 반도체 칩의 두께를 감소시키는 경우 반도체 칩의 변형을 일으켜 반도체 패키지 내에서의 전기적 연결의 열화를 일으킬 수 있다.
본 발명의 기술적 과제는 상기 문제점을 해결하고자, 반도체 칩이 실장되는 반도체 패키지의 두께를 감소시키면서도 반도체 칩의 변형을 방지할 수 있는 구조를 포함하는 반도체 패키지, 및 이를 포함하는 패키지 온 패키지 장치 및 모바일 장치를 제공하는 데에 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 다음과 같은 반도체 패키지, 및 이를 포함하는 패키지 온 패키지 장치 및 모바일 장치을 제공한다.
본 발명의 기술적 사상의 일 양태에 따른 반도체 패키지는, 기판;상기 기판에 배치되는 제1 반도체 칩; 상기 제1 반도체 칩 상에 배치되는 제2 반도체 칩; 상기 제2 반도체 칩의 휨을 방지하도록 상기 제2 반도체 칩 상에 부착되는 리드(lid); 상기 기판의 상면과 상기 리드의 측면을 덮고, 상기 제1 반도체 칩 및 상기 제2 반도체 칩을 밀봉하는 몰딩재;를 포함하는 반도체 패키지일 수 있다.
일부 실시예들에서, 상기 몰딩재는 상기 리드의 상면을 노출시키도록 형성되는 것을 특징으로 하는 반도체 패키지일 수 있다.
일부 실시예들에서, 상기 리드의 너비는 상기 몰딩재의 너비보다 좁은 것을 특징으로 하는 반도체 패키지일 수 있다.
일부 실시예들에서, 상기 리드의 너비는 상기 제2 반도체 칩의 너비와 동일한 것을 특징으로 하는 반도체 패키지일 수 있다.
일부 실시예들에서, 상기 리드의 너비는 상기 제2 반도체 칩의 너비보다 좁고, 상기 몰딩재는 상기 제2 반도체 칩의 상면의 일부 및 상기 리드의 측면을 덮도록 형성되는 것을 특징으로 하는 반도체 패키지일 수 있다.
일부 실시예들에서, 상기 리드의 너비는 상기 제2 반도체 칩의 너비보다 넓고, 상기 몰딩재는 상기 리드의 하면의 일부 및 측면을 덮도록 형성되는 것을 특징으로 하는 반도체 패키지일 수 있다.
일부 실시예들에서, 상기 제1 반도체 칩의 제1 두께는 상기 제2 반도체 칩의 제2 두께보다 작은 것을 특징으로 하는 반도체 패키지일 수 있다.
일부 실시예들에서, 상기 제1 반도체 칩의 제1 두께는 상기 제2 반도체 칩의 제2 두께와 상기 리드의 제3 두께의 합보다 작은 것을 특징으로 하는 반도체 패키지일 수 있다.
일부 실시예들에서, 상기 제1 반도체 칩과 상기 제2 반도체 칩은 도전성 범프로 전기적으로 연결되는 것을 특징으로 하는 반도체 패키지일 수 있다.
일부 실시예들에서, 상기 제1 반도체 칩의 활성면과 상기 제2 반도체 칩의 활성면은 서로 대향하고, 상기 제1 반도체 칩은 상기 제1 반도체 칩 상의 본딩 패드에 연결되는 와이어를 통해 상기 기판과 전기적으로 연결되는 것을 특징으로 하는 반도체 패키지일 수 있다.
일부 실시예들에서, 상기 도전성 범프는 상기 제1 반도체 칩 및 상기 제2 반도체 칩의 중앙부에 배치되고, 상기 본딩 패드는 상기 제1 반도체 칩의 에지를 따라 배치되고, 상기 본딩 패드와 상기 도전성 범프 아래에는 상기 본딩 패드와 상기 도전성 범프를 전기적으로 연결하는 제1 재배선 라인을 더 포함하는 것을 특징으로 하는 반도체 패키지일 수 있다.
일부 실시예들에서, 상기 와이어의 한 끝단은 상기 기판에 전기적으로 연결되는 볼 형태의 돌기를 가지고, 상기 와이어의 다른 끝단은 상기 제1 반도체 칩상의 상기 본딩 패드상에 형성된 스터드 범프에 연결되는 것을 특징으로 하는 반도체 패키지일 수 있다.
일부 실시예들에서, 상기 제1 반도체 칩의 활성면과 상기 제2 반도체 칩의 활성면은 서로 대향하고, 상기 제1 반도체 칩의 활성면 및 상기 제2 반도체 칩의 활성면과 연결되도록 각각 형성되는 제1 범프 패드 및 제2 범프 패드를 더 포함하고, 상기 도전성 범프는 상기 제1 범프 패드 및 상기 제2 범프 패드 사이에 형성되는 것을 특징으로 하는 반도체 패키지일 수 있다.
일부 실시예들에서, 상기 제2 반도체 칩은 상기 제1 반도체 칩과 동일한 종류이고, 상기 제2 반도체 칩의 제2 범프 패드와 상기 제1 반도체 칩의 제1 범프 패드에 서로 상응하는 신호가 통하도록 상기 제2 반도체 칩의 활성면 및 상기 제2 범프 패드 사이에는 상기 제2 반도체 칩과 상기 제2 범프 패드를 전기적으로 재배선하는 제2 재배선 라인을 더 포함하는 것을 특징으로 하는 반도체 패키지일 수 있다.
일부 실시예들에서, 상기 제1 반도체 칩 및 상기 제2 반도체 칩은 메모리 반도체 칩인 것을 특징으로 하는 반도체 패키지일 수 있다.
일부 실시예들에서, 상기 제1 반도체 칩과 상기 기판 사이에는 접착층이 형성되어 있는 것을 특징으로 하는 반도체 패키지일 수 있다.
일부 실시예들에서, 상기 제1 반도체 칩은 상기 기판과 플립 칩 본딩되는 것을 특징으로 하는 반도체 패키지일 수 있다.
본 발명의 기술적 사상의 일 양태에 따른 패키지 온 패키지 장치는, 기판에 배치되는 제1 메모리 칩과, 상기 제1 메모리 칩 상에 배치되는 제2 메모리 칩과, 상기 제2 메모리 칩의 휨을 방지하도록 상기 제2 메모리 칩 상에 부착되는 리드와, 상기 기판의 상면과 상기 리드의 측면을 덮고, 상기 제1 메모리 칩 및 상기 제2 메모리 칩을 밀봉하는 몰딩재를 포함하는 메모리 패키지; 및 시스템 반도체 기판에 배치되는 로직 칩을 포함하는 시스템 반도체 패키지;를 포함하고, 상기 메모리 패키지 및 상기 시스템 반도체 패키지가 적층되는 구조를 갖는 반도체 패키지를 포함하는 패키지 온 패키지 장치일 수 있다.
일부 실시예들에서, 상기 몰딩재는 상기 리드의 상면을 노출시키도록 형성되는 것을 특징으로 하는 패키지 온 패키지 장치일 수 있다.
본 발명의 기술적 사상의 일 양태에 따른 모바일 장치는, 상기 반도체 패키지를 포함하는 모바일 장치일 수 있다.
본 발명에 따른 반도체 패키지, 및 이를 포함하는 패키지 온 패키지 장치 및 모바일 장치는 복수의 반도체 칩들이 적층된 구조에서 상부 반도체 칩에 리드를 도입하여 상부 반도체 칩의 변형을 방지하고, 반도체 칩들간의 전기적 연결의 신뢰성을 확보할 수 있다. 또한 상기 리드 상에 몰딩재 형성을 생략함으로서 반도체 패키지 및 이를 포함하는 패키지 온 패키지 장치 전체의 두께를 얇게 유지하고, 모바일 장치를 소형화시킬 수 있다.
도 1a 내지 도 5는 본 발명의 기술적 사상에 의한 일부 실시예들에 따른 반도체 패키지의 단면도들이다.
도 6a 내지 도 6e는 본 발명의 기술적 사상에 의한 반도체 패키지의 제조 방법을 설명하기 위한 단면도이다.
도 7은 본 발명의 기술적 사상에 의한 일부 실시예들에 따른 모바일 장치의 단면도이다.
도 8은 본 발명의 기술적 사상에 의한 일부 실시예에 따른 반도체 패키지를 포함하는 메모리 카드를 개략적으로 보여주는 블럭 구성도이다.
도 9는 본 발명의 기술적 사상에 의한 일부 실시예에 따른 반도체 패키지를 포함하는 전자 시스템을 개략적으로 보여주는 블럭 구성도이다.
도 10은 본 발명의 기술적 사상에 의한 일부 실시예들에 따른 반도체 패키지가 응용된 전자 장치를 개략적으로 보여주는 단면도이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시 예들에 한정되는 것이 아니라, 여러 가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시 예들에 대한 설명은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다. 첨부된 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기를 실제보다 확대하여 도시한 것이며, 각 구성 요소의 비율은 과장되거나 축소될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "상에" 있다거나 "접하여" 있다고 기재된 경우, 다른 구성 요소에 상에 직접 맞닿아 있거나 또는 연결되어 있을 수 있지만, 중간에 또 다른 구성 요소가 존재할 수 있다고 이해되어 야 할 것이다. 반면, 어떤 구성 요소가 다른 구성 요소의 "바로 위에" 있다거나 "직접 접하여" 있다고 기재된 경우에는, 중간에 또 다른 구성 요소가 존재하지 않는 것으로 이해될 수 있다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 예를 들면, "～사이에"와 "직접 ～사이에" 등도 마찬가지로 해석될 수 있다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용될 수 있다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
단수의 표현은 문맥상 명백하게 다르게 표현하지 않는 한, 복수의 표현을 포함한다. "포함한다" 또는 "가진다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하기 위한 것으로, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들이 부가될 수 있는 것으로 해석될 수 있다.
본 발명의 실시예들에서 사용되는 용어들은 다르게 정의되지 않는 한, 해당 기술 분야에서 통상의 지식을 가진 자에게 통상적으로 알려진 의미로 해석될 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써 본 발명을 상세히 설명한다.
도 1a는 본 발명의 기술적 사상에 의한 일부 실시예들에 따른 반도체 패키지(100a)의 단면도이다.
도 1a을 참조하면, 반도체 패키지(100a)는 기판(11)과, 상기 기판(11)에 배치되는 제1 반도체 칩(13a)과, 상기 제1 반도체 칩(13a) 상에 배치되는 제2 반도체 칩(13b)과, 상기 제2 반도체 칩(13b)의 변형, 예를 들어 휨(warpage)을 방지하도록 상기 제2 반도체 칩 (13b)상에 부착되는 리드(lid)(15)와, 상기 기판(11)의 상면과 상기 리드(15)의 측면(15S)을 덮고, 상기 제1 반도체 칩(13a) 및 상기 제2 반도체 칩(13b)을 밀봉하는 몰딩재(17)를 포함할 수 있다.
구체적으로, 기판(11)은 인쇄 회로 기판(Printed Circuit Board; PCB), 유기 기판, 무기 기판, 유리 기판, 플렉서블 기판 등 다양한 종류의 기판을 포함할 수 있다. 상기 기판(11)의 상면에는 기판 본딩 패드(substrate bonding pad)(33)가 형성될 수 있다. 상기 기판 본딩 패드(33)는 상기 기판(11)의 내부 배선(도시 생략)과 연결되고, 상기 내부 배선은 상기 기판(11)의 하부에 형성된 솔더볼(solder ball)(35)과 전기적으로 연결될 수 있다. 상기 솔더볼(35)과 상기 내부 배선 사이에는 도전성 패드(도시 생략)가 형성될 수 있다. 상기 솔더볼(35)은 외부 장치(도시 생략)와 전기적으로 연결될 수 있다. 상기 기판(11)은 절연성 물질층과 금속층으로 이루어질 수 있다. 상기 기판(11)의 상기 기판 본딩 패드(33)가 형성되지 않은 곳에는 상기 제1 반도체 칩(13a)이 배치될 수 있다. 상기 제1 반도체 칩(13a)은 접착층(37)을 통해 상기 기판(11)에 접착될 수 있다. 이 경우, 상기 제1 반도체 칩(13a)의 모든 하면이 상기 접착층(37)을 사이에 두고 상기 기판(11)의 상면과 접하도록 부착될 수 있다. 상기 제1 반도체 칩(13a)의 모든 하면이 상기 기판(11)에 접해있기 때문에, 상기 제1 반도체 칩(13a)은 상기 기판(11)의 지지에 의해 변형이 방지될 수 있다.
상기 제1 반도체 칩(13a) 상에는 칩 본딩 패드(29)가 형성될 수 있다. 상기 칩 본딩 패드(29)는 와이어(31)를 통해 상기 기판(11)의 상면에 형성된 기판 본딩 패드(33)와 전기적으로 연결될 수 있다. 상기 칩 본딩 패드(29)는 상기 제1 반도체 칩(13a)의 내부 회로(도시 생략)로 입출력되는 전기적 신호가 통하는 단자로, 절연층(23a)에 의해 노출될 수 있다. 상기 칩 본딩 패드(29)는 상기 제1 반도체 칩(13a)의 에지에 인접하여 배치될 수 있다.
상기 제1 반도체 칩(13a)은 도전성 부재, 예를 들어 도전성 범프(conductive bump)(19)에 의해 상기 제2 반도체 칩(13b)과 전기적으로 연결될 수 있다. 이 경우 상기 제1 반도체 칩(13a)의 활성면과 상기 제2 반도체 칩(13b)의 활성면은 서로 대향하도록 배치될 수 있다. 상기 활성면이란 상기 제1 반도체 칩(13a)을 구성하는 기판(도시 생략)과 상기 제2 반도체 칩(13b)을 구성하는 기판에서 내부 회로가 형성되는 면을 의미한다. 즉, 상기 제1 반도체 칩(13a)은 활성면이 상측을 향하도록 상기 기판(11) 상에 배치될 수 있다. 상기 제2 반도체 칩(13b)은 활성면이 하측을 향하도록 배치될 수 있다. 이 경우, 상기 도전성 범프(19)는 상기 제1 반도체 칩(13a)의 내부 회로와 상기 제2 반도체 칩(13b)의 내부 회로를 연결되도록 상기 제1 반도체 칩(13a) 및 상기 제2 반도체 칩(13b)의 사이에 배치된다. 상기 제1 반도체 칩(13a)과 상기 제2 반도체 칩(13b) 사이를 상기 도전성 범프(19)를 통해 직접 연결하는 방법은 상기 제1 반도체 칩(13a)과 상기 제2 반도체 칩(13b)간을 연결하는 배선 거리를 감소시켜 상기 반도체 패키지(100a)의 구동 속도를 향상시킬 수 있다.
상기 제1 반도체 칩(13a)의 활성면 상에는 제1 범프 패드(21a)와, 상기 제1 범프 패드(21a)를 한정하는 절연층(23a)을 포함하는 제1 패드층이 형성될 수 있다. 상기 도전성 범프(19)는 상기 제1 범프 패드(21a)에 연결될 수 있다. 상기 칩 본딩 패드(29), 상기 제1 범프 패드(21a), 및 상기 절연층(23a)가 동일한 레벨에 형성되어 있는 것으로 예시적으로 도시하였으나, 본 발명의 기술적 사상이 이에 한정된 것은 아니다. 상기 칩 본딩 패드(29) 및 상기 제1 범프 패드(21a)는 각각 다른 레벨에 형성될 수 있다. 일부 실시예들에서, 상기 칩 본딩 패드(29) 및 상기 제1 범프 패드(21a)는 생략될 수 있다.
상기 제1 범프 패드(21a)는 상기 제1 반도체 칩(13a)의 중앙부에 배치될 수 있다. 일부 실시예들에서, 상기 제1 범프 패드(21a)는 JEDEC 표준에 따라 배치되는 위치가 결정될 수 있다. 이 경우, 상기 제1 반도체 칩(13a)의 중앙부에 배치된 상기 제1 범프 패드(21a)와, 상기 제1 반도체 칩(13a)의 에지에 배치되는 상기 칩 본딩 패드(29)가 전기적으로 연결될 수 있도록, 상기 제1 반도체 칩(13a)상에는 제1 재배선 라인(25)과 상기 제1 재배선 라인(25)을 한정하는 절연층(27)을 포함하는 제1 재배선층이 더 형성될 수 있다. 상기 재배선 라인(25)은 상기 도전성 범프(19)와 연결된 제1 범프 패드(21a)와, 상기 와이어(31)와 연결된 상기 칩 본딩 패드(29)를 전기적으로 연결할 수 있다. 상기 제1 범프 패드(21a)를 한정하는 절연층(23a) 및 상기 제1 재배선 라인(25)을 한정하는 절연층(27)은 서로 다른 층으로 도시되었으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 상기 절연층(23a) 및 상기 절연층(27)은 일체로 형성될 수 있고, 동일한 물질로 이루어질 수 있다.
상기 제2 반도체 칩(13b)의 활성면에는 제2 범프 패드(21a)와, 상기 제2 범프 패드(21b)를 한정하는 절연층(23b)을 포함하는 제2 패드층이 형성될 수 있다. 상기 도전성 범프(19)는 상기 제2 범프 패드(21b)에 연결될 수 있다. 이 때, 상기 제1 반도체 칩(13a)상에 형성된 상기 제1 범프 패드(21a)와 같이 상기 제2 반도체 칩(13b)의 중앙부에 형성될 수 있다. 일부 실시예들에서, 상기 제2 범프 패드(21b)는 생략될 수 있다.
상기 제1 범프 패드 (21a) 및 상기 제2 범프 패드(21b)는 상기 제1 반도체 칩(13a) 및 상기 제2 반도체 칩(13b)의 칩 면적을 줄이기 위하여 상기 제1 반도체 칩(13a) 및 상기 제2 반도체 칩(13b)의 중앙부에 배치될 수 있지만, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 상기 제1 범프 패드(21a) 및 상기 제2 범프 패드(21b)는 상기 제1 재배선 라인(25)과 같은 재배선 구조를 통해 배치가 자유롭게 조정될 수 있으므로 설계상의 자유도가 확보될 수 있다.
상기 제2 반도체 칩(13b)의 상면에는 상기 제2 반도체 칩(13b)의 변형을 방지하는 리드(lid)(15)가 배치된다. 상기 제2 반도체 칩(13b)은 상기 도전성 범프(19)에 의해 상기 제1 반도체 칩(13a)과 연결되어 있다. 따라서 상기 제2 반도체 칩(13b)은 상기 제2 반도체 칩(13b)의 하면의 일부만이 지지되고 있는 것이어서 변형이 발생할 수 있다. 따라서 상기 제2 반도체 칩(13b)은 후속 공정에 의해 형태가 변형될 수 있으며, 특히 상기 제2 반도체 칩(13b)은 휨(warpage)과 같은 변형이 발생할 수 있다. 이 경우, 상기 제2 반도체 칩(13b)과 상기 도전성 범프(19)와의 연결이 분리되는 문제가 발생하여 반도체 패키지의 성능을 열화시킬 수 있다. 따라서, 상기 제2 반도체 칩(13b)의 변형을 방지하기 위해서는 상기 제2 반도체 칩(13b) 자체의 두께를 증가시키는 방법이 있을 수 있다. 그러나, 최근의 반도체 패키지의 소형화 요구에 따라 반도체 패키지의 두께가 일정 두께 이하일 것이 요구되고 있으므로, 변형을 방지할 수 있을 정도로 상기 제2 반도체 칩(13b) 자체를 두껍게 제조하는 것이 어려울 수 있다.
이에 따라, 본 발명은 상기 제2 반도체 칩(13b)상에 상기 리드(15)를 부착하여 상기 제2 반도체 칩(13b)의 변형을 방지할 수 있다. 일부 실시예들에서, 상기 리드(15)는 상기 제2 반도체 칩(13b)의 상면 전부를 덮도록 형성될 수 있다. 따라서, 상기 제2 반도체 칩(13b)의 너비(L1)와 상기 리드(15)의 너비(L2a)는 동일할 수 있다. 또한, 상기 제2 반도체 칩(13b)의 면적과 상기 리드(15)의 면적은 동일할 수 있다. 다만, 상기 리드(15)는 상기 제2 반도체 칩(13b)의 변형을 방지하기 위한 지지 수단으로서, 상기 리드(15)의 너비(L2a)에 제한이 있는 것은 아니다. 이에 대해서는 도 1b 및 도 1c를 참조하여 후술하도록 한다. 상기 리드(15)는 상기 제2 반도체 칩(13b)을 지지하는 기능을 수행할 수 있도록 상기 제2 반도체 칩(13b)보다 강도가 센 물질을 포함할 수 있다. 또한, 상기 리드(15)는 외부의 물리적 또는 화학적 충격으로부터 상기 제2 반도체 칩(13b)을 할 수 있다. 상기 리드(15)는 상기 제2 반도체 칩(13b)을 지지하는 역할을 하는 것이어서, 물질상의 제한이 있는 것은 아니다. 일부 실시예들에서, 상기 리드(15)는 도전성 물질 및 절연성 물질 중 적어도 하나를 포함할 수 있다.
상기 몰딩재(17)는 상기 제1 반도체 칩(13a)과 상기 제2 반도체 칩(13b) 등의 반도체 패키지(100a)의 내부 구성들을 외부 충격으로부터 보호하기 위해 형성되는 것이다. 상기 몰딩재(17)는 상기 기판(11)의 상면과 상기 리드(15)의 측면(15S)을 덮고, 상기 제1 반도체 칩(13a), 상기 제2 반도체 칩(13b), 상기 와이어(31) 및 상기 도전성 범프(19) 등을 밀봉하도록 형성될 수 있다. 이 경우, 상기 몰딩재(17)는 상기 리드(15)의 상면(15T)을 노출하도록 형성될 수 있다. 이에 따라, 상기 리드(15)의 상면(15T)에는 상기 몰딩재(17)가 형성되지 않으므로, 상기 리드(15)를 도입하더라도 상기 반도체 패키지(100a)의 두께를 얇게 확보할 수 있다.
구체적으로, 상기 반도체 패키지(100a)는 칩-온-칩(Chip-On-Chip; COC) 패키지로서, 최근의 박형화 요구에 따라 두께에 있어서 제약이 있을 수 있다. 특히, 상기 반도체 패키지(100a)가 패키지-온-패키지(Package-On-Package; POP) 타입의 반도체 패키지에 포함되어야 할 경우, 상기 반도체 패키지(100a)의 두께에 관한 제약이 더 커질 수 있다. 이러한 반도체 패키지의 두께에 관한 제약 조건을 만족시키기 위하여, 상기 제1 반도체 칩(13a)과 상기 제2 반도체 칩(13b) 사이 간격(GAP1)을 줄이는 방법이 있을 수 있다. 그러나 상기 간격(GAP1)에 배치되는 상기 와이어(31)는 루프 형상을 포함하기 때문에, 수직 방향으로 일정 높이가 확보되는 것이 필요하다. 따라서, 이러한 두께에 관한 제약 조건을 만족시키기 위하여, 상기 제1 반도체 칩(13a) 및 상기 제2 반도체 칩(13b)의 두께를 감소시키는 방법이 있을 수 있다. 상기 제1 반도체 칩(13a)은 상기 접착층(37)에 의해 상기 기판(11)에 하면 전부가 접착되므로, 두께가 감소되더라도 변형이 방지될 수 있다. 그러나 상기 제2 반도체 칩(13b)은 상기 도전성 범프(19)에 의해 부분적으로 지지되고 있을 뿐이어서, 변형이 발생할 수 있다. 따라서 상기 제2 반도체 칩(13b)의 두께가 감소할 경우 휨과 같은 변형이 발생하여 전기적 연결 불량이 될 가능성이 높다. 따라서 상기 제2 반도체 칩(13b)을 지지해줄 수 있는 상기 리드(15)를 상기 제2 반도체 칩(13b)의 상면에 형성하면서, 상기 리드(15)의 도입으로 인해 추가된 두께를 감소시키기 위해 상기 몰딩재(17)는 상기 리드(15)의 상면(15T)을 노출하도록 형성될 수 있다. 상기 제2 반도체 칩(13b)의 상면은 상기 리드(19)에 의해 보호될 수 있으므로, 상기 리드(19)는 상기 몰딩재(17)의 역할을 수행할 수 있다. 또한, 상기 몰딩재(17)를 상기 제2 반도체 칩(13b)상에 형성하지 않는 것에 의해 확보되는 공간은 상기 리드(15) 또는 상기 제2 반도체 칩(13b)의 두께를 증가시키는 데 활용되어 상기 제2 반도체 칩(13b)의 변형을 방지할 수 있다.
상기 제1 반도체 칩(13a) 및 상기 제2 반도체 칩(13b)은 메모리 반도체 칩일 수 있다. 일부 실시예들에서, 상기 제1 반도체 칩(13a) 및/또는 상기 제2 반도체 칩(13b)은 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory), PRAM(Phase-change Random Access Memory), MRAM(Magnetoresistive Random Access Memory), FeRAM(Ferroelectric Random Access Memory) RRAM(Resistive Random Access Memory), 플래시 메모리(flash memory), 또는 EEPROM(Electrically Erasable Programmable Read-only Memory)일 수 있다. 일부 실시예들에서, 상기 제1 반도체 칩(13a) 및/또는 상기 제2 반도체 칩(13b)은 SDR (Single Data Rate), DDR(Double Data Rate), QDR (Quadruple Data Rate), LPDDR(Low Power DDR), LPDDR2, LPDDR3, LPDDR4 또는 그 이상의 데이터 전달 방식을 가질 수 있다. 일부 실시예들에서, 상기 제1 반도체 칩(13a) 및/또는 상기 제2 반도체 칩(13b)은 모바일 디램(mobile Dynamic Random Access Meory)일 수 있다. 이에 따라, 상기 반도체 패키지(100a)는 모바일용 메모리 패키지로서 모바일 장치에 포함될 수 있다. 일부 실시예들에서, 상기 제1 반도체 칩(13a) 및 상기 제2 반도체 칩(13b)은 시스템 반도체 칩일 수 있다.
일부 실시예들에서, 상기 반도체 패키지(100a)는 약 240㎛이상 약 280㎛이하이고, 상기 제2 반도체 칩(13b)의 두께와 상기 리드(15)의 두께의 합은 약 80㎛이상 약 140㎛이하 일 수 있다. 일부 실시예들에서, 상기 리드(17)의 두께는 약 20㎛일 수 있다.
도 1b는 본 발명의 기술적 사상에 의한 일부 실시예들에 따른 반도체 패키지(100b)의 단면도이다. 도 1b의 반도체 패키지(100b)는 도 1a 을 참조하여 설명한 반도체 패키지(100a)와 유사하나, 리드(15')의 너비가 다른 차이가 있다.
도 1b를 참조하면, 상기 리드(15')의 너비(L2b)는 상기 제2 반도체 칩(13b)의 너비(L1)보다 작을 수 있다. 상기 몰딩재(17)는 상기 제2 반도체 칩(13b)의 상면의 가장자리의 일부 및 상기 리드(15')의 측면 리드(15S')을 덮을 수 있다. 상기 리드(15')의 면적은 상기 제2 반도체 칩(13b)의 면적보다 작을 수 있다.
도 1c는 본 발명의 기술적 사상에 의한 일부 실시예들에 따른 반도체 패키지(100c)의 단면도이다. 도 1c의 반도체 패키지(100c)는 도 1a을 참조하여 설명한 반도체 패키지(100a)와 유사하나, 리드(15'')의 너비가 다른 차이가 있다.
도 1c를 참조하면, 상기 리드(15'')의 너비(L2c)는 상기 제2 반도체 칩(13b)의 너비(L1)보다 클 수 있다. 상기 몰딩재(17)는 상기 리드(15'')의 하면의 가장자리의 일부를 덮을 수 있다. 이 경우에도, 상기 리드(15'')의 너비(L2c)는 상기 몰딩재(17)의 너비(L3)보다는 작아서, 상기 리드(15'')의 측면(15S'')은 상기 몰딩재(17)에 의해 보호될 수 있다. 상기 리드(15'')의 면적은 상기 제2 반도체 칩(13b)의 면적보다 클 수 있다.
도 2는 본 발명의 기술적 사상에 의한 일부 실시예들에 따른 반도체 패키지(200)의 단면도이다. 반도체 패키지(200)는 도 1a을 참조하여 설명한 반도체 패키지(100a)와 유사하나, 제2 반도체 칩(13b')의 두께(T2')를 달리하는 차이가 있다.
도 2를 참조하면, 상기 몰딩재(17)가 상기 리드(15)의 상면(15T)을 노출시키도록 형성되는 것에 의해 확보되는 공간은 상기 리드(15)를 도입하거나 상기 제2 반도체 칩(13b')의 두께(T2')를 증가시키는 데 활용될 수 있다. 이에 따라, 도 2의 반도체 패키지(200)의 상기 제2 반도체 칩(13b')의 두께(T2')는 도 1a의 반도체 패키지(100a)에 포함되는 제2 반도체 칩(13b')의 두께(T2)보다 클 수 있다. 또한 상기 제2 반도체 칩(13b')의 두께(T2')는 상기 제1 반도체 칩(13a)의 두께(T1')보다 클 수 있다. 일부 실시예들에서, 상기 몰딩재(17)가 상기 리드(15)의 상면(15T)을 노출시키도록 형성되는 것에 의해 확보되는 공간은 상기 리드(15)의 두께(T3')를 증가시키는 데 활용될 수 있다. 일부 실시예들에서, 상기 제1 반도체 칩(13a)의 두께(T1')는 상기 제2 반도체 칩(13b')의 두께(T2')와 상기 리드(15)의 두께(T3')를 합한 것보다 작을 수 있다. 상기 몰딩재(17)가 상기 리드(15)의 상면(15T)을 노출시키도록 형성됨에 따라 확보되는 공간은 상기 제2 반도체 칩(13b')의 두께(T2') 및 상기 리드(15)의 두께(T3') 중 어느 하나를 증가시키는 데 활용될 수 있다.
상기 반도체 패키지(200)의 두께는 상기 반도체 패키지(200)의 종류 또는 목적에 따라 결정될 수 있으며, 상기 반도체 패키지(200)의 두께에 따라 상기 리드(15) 및 상기 제2 반도체 칩(13b')의 두께가 결정될 수 있다.
도 3은 본 발명의 기술적 사상에 의한 일부 실시예들에 따른 반도체 패키지(300)의 단면도이다. 반도체 패키지(300)는 도 1a에서 설명한 반도체 패키지(100a)와 유사하나, 상기 제1 반도체 칩(13a)과 상기 제2 반도체 칩(13b)이 동일하고, 상기 제2 반도체 칩(13b)의 활성면에 접하는 제2 재배선 라인(25b) 및 상기 제2 재배선 라인(25b)을 한정하는 절연층(27b)을 포함하는 제2 재배선층이 더 형성된다는 차이가 있다.
도 3을 참조하면, 상기 제1 반도체 칩(13a)과 상기 제2 반도체 칩(13b)이 동일한 종류의 반도체 칩인 경우, 상기 제1 반도체 칩(13a)과 상기 제2 반도체 칩(13b)을 대향시켰을 때 서로 대응되는 신호들이 거울 대칭이 되는 관계에 있게 된다. 따라서 상기 제1 반도체 칩(13a)과 상기 제2 반도체 칩(13b)의 대응되는 신호가 통하도록 하기 위해, 상기 제2 반도체 칩(13b)의 활성면과 접하는 제2 재배선 라인(25b)를 포함하는 상기 제2 재배선층을 형성할 수 있다. 상기 제2 재배선 라인(25b)은, 제2 범프 패드(21b), 도전성 범프(19), 제1 범프 패드(21a), 및 제1 재배선 라인(25a), 칩 본딩 패드(29), 및 와이어(31)를 통해 외부 회로와 전기적으로 연결될 수 있다. 일부 실시예들에서, 상기 반도체 패키지(200)는 MDP(Mirror Die Package) 구조일 수 있다. 이러한 MDP 구조는 모바일 디램(Mobile Dynamic Random Access Memory; Mobile DRAM)을 포함하는 반도체 패키지의 고속화 및 고집적화 요구를 만족시킬 수 있다.
도 4는 본 발명의 기술적 사상에 의한 일부 실시예들에 따른 반도체 패키지(400)의 단면도이다. 반도체 패키지(400)는 도 1a의 반도체 패키지(100a)와 유사하나, 와이어(31')의 형상이 다른 차이가 있다.
도 1a를 다시 참조하면, 와이어(31)는 칩 본딩 패드(29)로부터 시작하여 기판 본딩 패드(33)로 연장될 수 있다. 상기 와이어(31)는 상기 칩 본딩 패드(29)의 상부 방향으로 포물선 형상의 루프(loop)가 형성될 수 있다. 이러한 루프 형상은 상기 제1 반도체 칩(13a)과 상기 제2 반도체 칩(13b)사이의 간격(GAP1)을 일정 범위 이상을 갖도록 제약할 수 있다.
도 4를 참조하면, 와이어(31')는 상기 기판 본딩 패드(33)상의 볼 형태의 돌기(31'b)로부터 시작하여, 상기 칩 본딩 패드(43)에 연결되도록 연장되는 리버스 와이어 본딩 (reverse wire bonding) 방법에 의해 형성될 수 있다. 상기 칩 본딩 패드(29)상에는 스터드 범프(43)가 더 형성될 수 있으며, 상기 와이어(31')는 상기 스터프 범프(43)에 연결될 수 있다. 이 경우, 상기 와이어(31')는 상기 스터프 범프(43)에 스티치 본딩(stitch bonding) 방법에 의해 연결될 수 있다. 상기 와이어(31')는 상기 기판 본딩 패드(33)로부터 시작하여 상기 스터프 범프(43)로 연장되므로, 루프의 궤적이 낮게 형성될 수 있 있다. 이에 따라, 상기 제1 반도체 칩(13a)과 상기 제2 반도체 칩(13b) 사이의 간격(GAP2)은 도 1a에서의 간격(GAP1)보다 좁을 수 있다. 상기 제1 반도체 칩(13a)과 상기 제2 반도체 칩(13b) 사이의 상기 간격(GAP2)이 좁아져서 확보되는 공간은 상기 제2 반도체 칩(13b)의 두께(T2?) 또는 상기 리드(15)의 두께(T3'')를 상향하도록 이용되어, 상기 제2 반도체 칩(13b)의 변형을 방지할 수 있다.
도 5는 본 발명의 기술적 사상에 의한 일부 실시예들에 따른 반도체 패키지(500)의 단면도이다. 반도체 패키지(500)는 도 1a를 참조하여 설명한 반도체 패키지(100a)와 유사하나, 제1 반도체 칩(13a)과 기판(11)이 와이어(31)에 의해 연결되지 않는다는 차이가 있다.
도 5를 참조하면, 상기 제1 반도체 칩(13a)은 상기 기판(11)과 플립 칩 본딩(flip-chip bonding)될 수 있다. 따라서 상기 제1 반도체 칩(13a)의 활성면이 상기 기판(11)과 향하게 배치될 수 있다. 상기 활성면은 연결 부재, 예를 들어 도전성 범프(41)에 의해 상기 기판(11)과 전기적으로 연결될 수 있다. 상기 제2 반도체 칩(13b)은 상기 제1 반도체 칩(13a)의 기판의 내부 배선, 예를 들면 관통 전극(through silicon via; TSV)과 전기적으로 연결될 수 있다. 상기 관통 전극은 연결 부재, 예를 들면 범프(41)를 통해서 상기 기판(11)의 관통 전극에 연결될 수 있고, 및 상기 기판(11) 하면에 연결된 솔더볼(35)을 통해 외부 장치와 전기적으로 연결될 수 있다.
전술한 바와 같이, 반도체 패키지는 고속화 및 소형화 요구로 인해 일정 두께 이하로 제조될 것이 요구되고 있다. 이에 따라, 칩-온-칩 패키지에 포함되는 하부 반도체 칩의 두께, 상부 반도체 칩의 두께, 및 상기 하부 반도체 칩과 상기 상부 반도체 칩 사이의 간격을 감소시킬 것이 요구된다. 그러나, 칩-온-칩 패키지의 상부 반도체 칩의 두께를 감소시킬 경우 상부 반도체 칩의 변형이 발생하여 상하부 칩들간에 전기적 연결이 불량한 문제가 발생할 수 있다. 따라서, 반도체 패키지의 두께를 일정 범위 이하로 유지하면서 상하부 칩들의 변형을 방지하는 것이 필요하다. 본 발명의 기술적 사상에 따라 도 1a 내지 도 5를 참조하여 설명한 반도체 패키지(100a, 100b, 100c, 200, 300, 400, 500)는, 상부 반도체 칩인 제2 반도체 칩(13b)상에 리드(15, 15', 15'')를 형성하여 제2 반도체 칩(13b)의 변형을 방지하고 구동의 신뢰성을 가질 수 있다. 또한 상기 리드(15, 15', 15'')상에는 몰딩재(15)를 생략하여 상기 리드(15, 15', 15'')를 도입할 수 있는 공간을 확보하여 반도체 패키지(100a, 100b, 100c, 200, 300, 400, 500) 전체의 두께는 일정 범위 이하로 유지하여 반도체 패키지 소형화 요구를 충족시킬 수 있다.
도 6a 내지 도 6e는 본 발명의 기술적 사상에 의한 반도체 패키지(100a)의 제조 방법을 설명하기 위한 단면도이다.
도 6a를 참조하면, 제1 반도체 칩(13a)이 제공될 수 있다. 상기 제1 반도체 칩(13a)은 내부 회로(도시 생략)를 포함할 수 있다. 상기 제1 반도체 칩(13a)의 활성면과 서로 마주보는 활성면을 갖도록 배치되는 도 1a의 제2 반도체 칩(13b)의 전기적 신호를 전달하기 위해서, 상기 제1 반도체 칩(13a)의 활성면상에는 제1 재배선 라인(25)과, 상기 제1 재배선 라인(25)을 한정하는 절연층(23a)을 포함하는 제1 재배선층이 형성할 수 있다. 상기 제1 재배선층 상에는 상기 제1 재배선 라인(25)과 연결되는 제1 범프 패드(21a), 칩 본딩 패드(29), 및 상기 제1 범프 패드(21a)와 상기 칩 본딩 패드(29)를 한정하는 절연층(23a)을 포함하는 제1 패드층이 형성될 수 있다. 상기 제1 범프 패드(21a)상에 상기 제1 범프 패드(21a)와 전기적으로 연결되는 제1 도전성 범프(19a)를 형성할 수 있다.
도 6b를 참조하면, 제2 반도체 칩(13b)이 제공될 수 있다. 상기 제2 반도체 칩(13b)상에는 상기 제2 반도체 칩(13b)의 활성면과 전기적으로 연결되는 제2 범프 패드(21b) 및 상기 제2 범프 패드(21b)를 한정하는 절연층(23b)를 포함하는 제2 패드층이 형성될 수 있다. 상기 제2 범프 패드(21b)를 형성하는 방법은 전술한 제1 범프 패드(21a)의 형성 방법과 같다. 그 후, 상기 제2 범프 패드(21b)상에 상기 제2 범프 패드(21b)와 전기적으로 연결되는 제2 도전성 범프(19b)를 형성할 수 있다. 상기 제2 반도체 칩(13b)의 하부에는 상기 제2 반도체 칩(13b)의 변형을 방지하도록 리드(15)가 부착될 수 있다. 이 때, 상기 리드(15)와 상기 제2 반도체 칩(13b)은 접착층(도시 생략)을 형성하여 부착될 수 있다. 일부 실시예들에서, 상기 리드(15)와 상기 제2 반도체 칩(13b)은 다이 어태치 필름(Die Attach Film; DAF)에 의해 서로 부착될 수 있다.
도 6a 및 도 6b를 통하여 설명한 상기 제1 도전성 범프(19a)와 상기 제2 도전성 범프(19b)는 서로 전기적으로 연결될 수 있도록 배치가 결정될 수 있다. 도 6a 및 도 6b에서는 상기 제1 반도체 칩(13a) 및 상기 제2 반도체 칩(13b)상에 각각 상기 제1 도전성 범프(19a) 및 상기 제2 도전성 범프(19b)가 형성되는 것으로 도시하였으나, 상기 제1 도전성 범프(19a) 및 상기 제2 도전성 범프(19b) 중 적어도 어느 하나만이 형성될 수 있다.
도 6c를 참조하면, 도 6a의 제1 반도체 칩(13a)은 접착층(37)을 이용하여 기판(11)에 부착될 수 있다. 상기 기판(11)의 상면에는 상기 기판(11)의 내부 배선(도시 생략)과 연결될 수 있는 칩 본딩 패드(33)가 형성될 수 있고, 상기 기판(11)의 하면에는 상기 내부 배선 (도시 생략)과 연결될 수 있는 솔더볼(35)이 형성될 수 있다.
도 6d를 참조하면, 제1 반도체 칩(13a)상에 형성된 칩 본딩 패드(29)와 기판(11)상의 기판 본딩 패드(33)는 도전성 물질을 포함하는 와이어(31)로 전기적으로 연결될 수 있다.
도 6e를 참조하면, 도 6d의 제1 도전성 범프(19a)와 도 6b의 제2 도전성 범프(19b)가 연결되도록, 제1 반도체 칩(13a) 상에 제2 반도체 칩(13b)이 배치된다. 상기 제1 도전성 범프(19a)와 상기 제2 도전성 범프(19b)가 연결되도록 정렬한 후, 열처리하여 상기 제1 도전성 범프(19a)와 상기 제2 도전성 범프(19b)가 용융에 의해 도전성 범프(19)가 형성되도록 할 수 있다.
이후, 다시 도 1을 참조하면, 도 6d의 기판(11)의 상면과 리드(15)의 측면(15S)을 덮고, 기판 본딩 패드(33), 와이어(31), 접착층(37), 제1 반도체 칩(13a), 재배선층, 제1,2 패드층, 도전성 범프(19), 제2 반도체 층(13b)의 노출된 부분을 덮도록 몰딩재(17)가 형성될 수 있다. 구체적으로, 상기 제1 반도체 칩(13a)과 상기 제2 반도체 칩(13b) 등을 포함하는 적층 구조를 포함하도록 내부 공간이 있는 금형(도시 생략)을 상기 기판(11)상에 배치하고, 상기 내부 공간에 몰딩재를 주입할 수 있다. 이 때, 상기 제1 반도체 칩(13a)과 상기 제2 반도체 칩(13b) 등을 포함하는 적층 구조의 높이는, 상기 리드(15)의 상면에 상기 몰딩재가 형성되지 않도록 상기 금형 내부 공간의 수직 높이와 동일할 수 있다. 상기 몰딩재를 형성하지 않음으로 인해 확보되는 수직 공간은 상기 리드(15)의 도입 또는 상기 제2 반도체 칩(13b)의 두께 상향에 이용될 수 있음은 전술한 바와 같다. 이 후, 금형을 제거하고 개별 패키지 단위로 분리하여 상기 반도체 패키지(100a)를 제조할 수 있다.
도 6a 내지 도 6e를 참조하여 도 1b 내지 도 5의 반도체 패키지(100b, 100c, 200, 300, 400, 500)의 제조 방법을 설명하도록 한다.
도 1b의 반도체 패키지(100b)는 상기 리드(15')의 너비(L2b)를 상기 제2 반도체 칩(13b)의 너비(L1)보다 좁게 하여 형성될 수 있다. 이 경우, 상기 몰딩재(17)는 상기 제2 반도체 칩(13b)의 상면의 일부를 덮도록 형성될 수 있다. 제조 공정은 도 6a 내지 도 6e와 같다.
도 1c의 반도체 패키지(100c)는 상기 리드(15'')의 너비(L2c)가 상기 제2 반도체 칩(13b)의 너비(L1)보다 넓게 형성될 수 있다. 이 경우, 상기 몰딩재(17)는 상기 리드(15'')의 하면의 일부를 덮도록 형성될 수 있다. 제조 공정은 도 6a 내지 도 6e와 같다.
도 2의 반도체 패키지(200)는 상기 리드(15)상에 몰딩재(17)를 형성하지 않아 확보되는 공간을 미리 산정하여, 두께(L2)를 상향시킨 제2 반도체 칩(13b)을 도입할 수 있다. 제조 공정은 도 6a 내지 도 6e와 같다.
도 3의 반도체 패키지(300)는 도 6a 내지 도 6e의 제조 공정과 유사하나, 도 6b의 제2 반도체 칩(13b)에 제2 재배선 라인(25b), 및 상기 재배선 라인(25b)을 한정하는 절연층(27b)을 포함하는 제2 재배선층이 더 형성되는 차이가 있다. 즉, 상기 반도체 패키지(300)는 제1 반도체 칩(13a)과 제2 반도체 칩(13b)이 동일한 종류의 반도체 칩인 경우로, 상기 제1 반도체 칩(13a)과 상기 제2 반도체 칩(13b)을 대향시켰을 때 서로 대응되는 신호들이 거울 대칭이 되는 관계에 있게 된다. 따라서 상기 제1 반도체 칩(13a)과 상기 제2 반도체 칩(13b)의 대응되는 신호를 연결시키기 위해, 상기 제2 반도체 칩(13b)의 상면에 제2 재배선 라인(25b), 및 상기 제2 재배선 라인(25b)을 한정하는 절연층(27b)을 형성할 수 있다.
도 4의 반도체 패키지(400)는 도 6a 내지 도6e의 제조 공정과 유사하나, 도 6d의 와이어(31')를 형성하는 방법에 차이가 있다. 상기 반도체 패키지(400)에 포함되는 와이어(31')는 리버스 와이어 본딩(reverse wire bonding)될 수 있다. 도 4를 참조하면, 와이어(31')는 기판 본딩 패드(33)에 연결되는 볼 형태의 돌기(31'b)로부터 시작하여, 상기 제1 반도체 칩(13a)상에 형성된 스터드 범프(29)에 연결되도록 형성될 수 있다.
도 5의 반도체 패키지(500)는 도 6a 및 도 6c와는 달리 상기 제1 반도체 칩(13a)의 활성면이 기판(11)을 향하도록 연결된다는 차이가 있다. 상기 제1 반도체 칩(13a)의 내부 회로와 상기 기판(11)의 내부 회로가 연결되도록, 상기 제1 반도체 칩(13a)의 내부 회로상에는 연결 부재, 예를 들어 도전성 범프(41)를 형성한다. 상기 제2 반도체 칩(13b)은 상기 제1 반도체 칩(13a)의 기판(도시 생략)에 형성된 내부 회로에 전기적으로 연결되도록 상기 제1 반도체 칩(13a)상에 배치된다. 이 후, 상기 기판(11)의 상면 및 상기 리드(15)의 측면을 밀봉하고, 상기 리드(15)의 상면이 노출되도록 몰딩재(17)를 형성하여 상기 반도체 패키지(500)를 제조할 수 있다.
도 7은 본 발명의 기술적 사상에 의한 일부 실시예들에 따른 반도체 패키지의 단면도이다.
도 7을 참조하면, 도 1a를 참조하여 설명한 반도체 패키지(100a)를 포함하는 패키지 온 패키지(Package On Package; POP) 타입의 반도체 패키지(1000)가 도시되어 있다. 즉, 반도체 패키지(1000)는 기판(11)에 배치되는 제1 메모리 칩(13a)과, 상기 제1 메모리 칩(13a) 상에 배치되는 제2 메모리 칩(13b)과, 상기 제2 메모리 칩(13b)의 휨을 방지하도록 상기 제2 메모리 칩(13b) 상에 부착되는 리드(15)와, 상기 기판(11)의 상면과 상기 리드(15)의 측면을 덮고, 상기 제1 메모리 칩(13a) 및 상기 제2 메모리 칩(13b)을 밀봉하는 몰딩재(17)를 포함하는 반도체 패키지(100a), 예를 들어 메모리 패키지와, 시스템 반도체 기판(51)에 배치되는 로직 칩(53), 및 상기 시스템 반도체 기판(51)의 상면을 덮고 상기 로직 칩(53)을 밀봉하는 몰딩재(55)를 포함하는 시스템 반도체 패키지;를 포함할 수 있다. 이 때, 상기 반도체 패키지(100a) 및 상기 시스템 반도체 패키지는 적층되는 구조일 수 있다. 패키지 온 패키지 타입의 반도체 패키지(1000)를 제조하기 위해서 개별 반도체 칩의 두께를 좁히는 결과 제2 반도체 칩(13b)의 변형이 문제될 수 있다. 그러나 본 발명의 기술적 사상에 따르면, 상기 제2 반도체 칩(13b)상에 리드(15)를 부착함으로써 제2 반도체 칩(13b)의 변형을 막아 제1 반도체 칩(13a)과의 전기적 연결의 신뢰성을 확보할 수 있다. 또한 상기 제2 반도체 칩(13b)상의 몰딩재(17)를 생략함으로써 수직 방향으로 공간을 확보할 수 있어서, 상기 리드(15)를 도입하는 데 추가되는 두께가 없으며, 추가적으로 상기 제2 반도체 칩(13b)의 두께를 상향시킬 수 있다.
상기 반도체 패키지는(1000)는 도 1a를 참조하여 설명한 반도체 패키지(100a)를 포함하는 것으로 도시하였으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 본 발명의 기술적 사상에 의한 반도체 패키지는 도 1b 내지 도 5를 참조하여 설명한 반도체 패키지(100b, 100c, 200, 300, 400, 500)를 포함하는 패키지 온 패키지(Package On Package; POP) 타입의 반도체 패키지일 수 있다. 일부 실시예들에서, 본 발명의 기술적 사상에 의한 반도체 패키지(1000)는 도 1b 내지 도 5를 참조하여 설명한 반도체 패키지(100a, 100b, 100c, 200, 300, 400, 500)와, 다른 반도체 패키지 또는 다른 반도체 칩이 수평한 방향으로 실장된 반도체 패키지일 수 있다.
도 8은 본 발명의 기술적 사상에 의한 일부 실시예에 따른 반도체 패키지를 포함하는 메모리 카드를 개략적으로 보여주는 블럭 구성도이다.
도 8을 참조하면, 메모리 카드(2000) 내에서 제어기(2100)와 메모리(2200)는 전기적인 신호를 교환하도록 배치될 수 있다. 예를 들어, 제어기(2100)에서 명령을 내리면, 메모리(2200)는 데이터를 전송할 수 있다. 제어기(2100)는 도 1a 내지 도 5에 예시한 반도체 패키지(100a, 100b, 100c, 200, 300, 400, 500)를 포함할 수 있다. 메모리(2200)는 메모리 어레이(미도시) 또는 메모리 어레이 뱅크(미도시)를 포함할 수 있다.
이러한 카드(2000)는 다양한 종류의 카드, 예를 들어 메모리 스틱 카드(memory stick card), 스마트 미디어 카드(SM, smart media card), 씨큐어 디지털 카드(secure digital; SD), 미니 씨큐어 디지털 카드(mini SD, mini secure digital card), 또는 멀티 미디어 카드(MMC, multimedia card)와 같은 메모리 장치에 이용될 수 있다.
도 9는 본 발명의 기술적 사상에 의한 일부 실시예에 따른 반도체 패키지를 포함하는 전자 시스템을 개략적으로 보여주는 블럭 구성도이다.
도 9를 참조하면, 전자 시스템(3000)은 제어기(3100), 입/출력 장치(3200), 메모리(3300) 및 인터페이스(3400)를 포함할 수 있다. 전자 시스템(3000)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 상기 모바일 시스템은 PDA, 휴대용 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 폰(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player) 또는 메모리 카드(memory card)일 수 있다.
제어기(3100)는 프로그램을 실행하고, 전자 시스템(3000)을 제어하는 역할을 할 수 있다. 상기 제어기(3100)는 도 1a 내지 도 5에 예시한 반도체 패키지(100a, 100b, 100c, 200, 300, 400, 500)를 포함할 수 있다. 이에 따라, 제어기(3100)는, 예를 들어 마이크로프로세서(microprocessor), 디지털 신호 처리기(digital signal processor), 마이크로콘트롤러(microcontroller) 또는 이와 유사한 장치일 수 있다. 입/출력 장치(3200)는 전자 시스템(3000)의 데이터를 입력 또는 출력하는데 이용될 수 있다.
전자 시스템(3000)은 입/출력 장치(3200)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(3200)는, 예를 들어 키패드(keypad), 키보드(keyboard) 또는 표시장치(display)일 수 있다. 메모리(3300)는 제어기(3100)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 및/또는 제어기(3100)에서 처리된 데이터를 저장할 수 있다. 메모리(3300)는 도 1a 내지 도 5에 예시한 반도체 패키지(100a, 100b, 100c, 200, 300, 400, 500)를 포함할 수 있다. 인터페이스(3400)는 상기 전자 시스템(3000)과 외부의 다른 장치 사이의 데이터 전송 통로일 수 있다. 제어기(3100), 입/출력 장치(3200), 메모리(3300) 및 인터페이스(3400)는 버스(3500)를 통하여 서로 통신할 수 있다.
일부 실시예들에서, 도 1a 내지 도 5에 예시한 반도체 패키지(100a, 100b, 100c, 200, 300, 400, 500)가 포함된 전자 시스템(3000)은 모바일 폰, 휴대용 노트북, MP3 플레이어, 네비게이션(Navigation), 휴대용 멀티미디어 재생기(portable multimedia player, PMP), 고상 디스크(Solid state disk; SSD), 자동차 또는 가전제품(Household appliances)에 적용될 수 있다.
도 10은 본 발명의 기술적 사상에 의한 일부 실시예들에 따른 반도체 패키지가 응용된 전자 장치를 개략적으로 보여주는 단면도이다.
도 10을 참조하면, 도 9의 전자 시스템(3000)이 모바일 폰(4000)에 적용되는 예를 보여주고 있다. 모바일 폰(4000)은 도 1a 내지 도 5에 예시한 반도체 패키지(100a, 100b, 100c, 200, 300, 400, 500)를 포함하는 전자 시스템(3000)이 적용될 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
11: 기판, 13a: 제1 반도체 칩, 13b, 13b': 제2 반도체 칩, 15, 15', 15'': 리드, 15S, 15S': 리드의 측면, 15T, 15T': 리드의 상면, 17: 몰딩재, 19: 도전성 범프, 21a, 21b: 제1,2 범프 패드, 25, 25a: 제1 재배선 라인, 25b: 제2 재배선 라인, 29: 칩 본딩 패드, 31, 31': 와이어, 33: 기판 본딩 패드, 35: 솔더볼, 37: 접착층, L1: 제1 반도체 칩의 너비, L2a, L2b, L2c: 제2 반도체 칩의 너비, L3: 몰딩재의 너비, T1': 제1 반도체 칩의 두께, T2,T2': 제2 반도체 칩의 두께, T3': 리드의 두께

Claims (10)

  1. 기판;
    상기 기판에 배치되는 제1 반도체 칩;
    상기 제1 반도체 칩 상에 배치되는 제2 반도체 칩;
    상기 제2 반도체 칩의 휨을 방지하도록 상기 제2 반도체 칩 상에 부착되는 리드(lid);
    상기 기판의 상면과 상기 리드의 측면을 덮고, 상기 제1 반도체 칩 및 상기 제2 반도체 칩을 밀봉하는 몰딩재;를 포함하는 반도체 패키지.
  2. 제1 항에 있어서, 상기 몰딩재는 상기 리드의 상면을 노출시키도록 형성되는 것을 특징으로 하는 반도체 패키지.
  3. 제1 항에 있어서, 상기 리드의 너비는 상기 몰딩재의 너비보다 좁은 것을 특징으로 하는 반도체 패키지.
  4. 제1 항에 있어서, 상기 제1 반도체 칩의 제1 두께는 상기 제2 반도체 칩의 제2 두께와 상기 리드의 제3 두께의 합보다 작은 것을 특징으로 하는 반도체 패키지.
  5. 제1 항에 있어서, 상기 제1 반도체 칩의 활성면과 상기 제2 반도체 칩의 활성면은 서로 대향하고, 상기 제1 반도체 칩과 상기 제2 반도체 칩은 도전성 범프로 연결되고, 상기 제1 반도체 칩과 상기 제2 반도체 칩은 상기 제1 반도체 칩 상의 본딩 패드에 연결되는 와이어를 통해 상기 기판과 전기적으로 연결되는 것을 특징으로 하는 반도체 패키지.
  6. 제5 항에 있어서, 상기 도전성 범프는 상기 제1 반도체 칩 및 상기 제2 반도체 칩의 중앙부에 배치되고, 상기 본딩 패드는 상기 제1 반도체 칩의 에지를 따라 배치되고,
    상기 본딩 패드와 상기 도전성 범프 아래에는 상기 본딩 패드와 상기 도전성 범프를 전기적으로 연결하는 제1 재배선 라인을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  7. 제5 항에 있어서, 상기 제1 반도체 칩의 활성면과 상기 제2 반도체 칩의 활성면은 서로 대향하고,
    상기 제1 반도체 칩의 활성면 및 상기 제2 반도체 칩의 활성면과 연결되도록 각각 형성되는 제1 범프 패드 및 제2 범프 패드를 더 포함하고, 상기 도전성 범프는 상기 제1 범프 패드 및 상기 제2 범프 패드 사이에 형성되는 것을 특징으로 하는 반도체 패키지.
  8. 제7 항에 있어서, 상기 제2 반도체 칩은 상기 제1 반도 체 칩과 동일한 종류이고, 상기 제2 반도체 칩의 제2 범프 패드와 상기 제1 반도체 칩의 제1 범프 패드에 서로 상응하는 신호가 통하도록 상기 제2 반도체 칩의 활성면 및 상기 제2 범프 패드 사이에는 상기 제2 반도체 칩과 상기 제2 범프 패드를 전기적으로 재배선하는 제2 재배선 라인을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  9. 기판에 배치되는 제1 메모리 칩과, 상기 제1 메모리 칩 상에 배치되는 제2 메모리 칩과, 상기 제2 메모리 칩의 휨을 방지하도록 상기 제2 메모리 칩 상에 부착되는 리드와, 상기 기판의 상면과 상기 리드의 측면을 덮고, 상기 제1 메모리 칩 및 상기 제2 메모리 칩을 밀봉하는 몰딩재를 포함하는 메모리 패키지; 및
    시스템 반도체 기판에 배치되는 로직 칩을 포함하는 시스템 반도체 패키지;를 포함하고, 상기 메모리 패키지 및 상기 시스템 반도체 패키지가 적층되는 구조를 갖는 반도체 패키지를 포함하는 패키지 온 패키지 장치.
  10. 제9 항에 있어서, 상기 몰딩재는 상기 리드의 상면을 노출시키도록 형성되는 것을 특징으로 하는 패키지 온 패키지 장치.
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