KR20160029218A - 반도체 패키지 및 그 제조 방법 - Google Patents

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KR20160029218A
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/13123—Magnesium [Mg] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/13124—Aluminium [Al] as principal constituent
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13139—Silver [Ag] as principal constituent
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    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
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    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
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    • H01L2224/13166—Titanium [Ti] as principal constituent
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    • H01L2224/13163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/13169—Platinum [Pt] as principal constituent
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    • H01L2224/13163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/1317—Zirconium [Zr] as principal constituent
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    • H01L2224/13163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/1318—Molybdenum [Mo] as principal constituent
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    • H01L2224/13163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/13181—Tantalum [Ta] as principal constituent
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    • H01L2224/13163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
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    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/812—Applying energy for connecting
    • H01L2224/81201—Compression bonding
    • H01L2224/81205—Ultrasonic bonding
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    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
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    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
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    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Abstract

본 발명의 실시 예에 따른 반도체 패키지는: 제 1 패키지 기판; 상기 제 1 패키지 기판상에 실장되고 제 1 패드 및 제 2 패드를 갖는 제 1 반도체 칩; 그리고 상기 제 1 패드 상에 제공되고, 상기 제 1 반도체 칩을, 상기 제 1 반도체 칩의 상면에 제공되는 제 2 반도체 칩 또는 제 2 패키지 기판과 전기적으로 연결하는 클래드 메탈을 포함할 수 있다. 본 발명의 실시 예에 따르면, 반도체 패키지의 제조 비용을 줄일 수 있으며, 반도체 패키지의 열 방출 능력을 향상시킬 수 있다.

Description

반도체 패키지 및 그 제조 방법{SEMICONDUCTOR PAKAGE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 패키지에 관한 것으로서, 보다 상세하게는 클래드 메탈을 이용하여 실장된 반도체 칩을 포함하는 패키지 및 그 제조 방법에 관한 것이다.
반도체 패키지는 반도체 칩들이 기판에 실장되어 적절한 전기적 연결을 통해 구성된다. 반도체 패키지의 전기적 연결은, 소자-소자, 소자-기판, 기판-리드 프레임, 기판-단자 등의 전기적 연결을 칭하며, 일반적으로 와이어 본딩, 리본 본딩, 클립 본딩 등이 사용된다.
반도체 칩으로부터의 전기적 신호 전달 및 열의 효과적인 방출을 위해, 반도체 패키지의 패키지 기판으로써, 일반적으로 전기 전도도 및 열 전도도가 높은 Al, Cu, 이들의 합금, 또는 이들의 합금 상에 형성된 도금층이 사용될 수 있다.
기존의 반도체 패키지 제작에 있어서, 일반적으로 다이-어태치 공정인 솔더링(soldering) 공정과 인터커넥션 공정인 와이어 본딩 공정이 사용되었다. 그러나, 이렇게 제작된 반도체 패키지는 패키지의 한 면으로만 열을 발산하기 때문에, 열을 효율적으로 발산할 수 없는 문제가 있다. 뿐만 아니라, 반도체 칩의 패드 상에는 다이렉트 솔더링(direct soldering) 공정을 실행할 수 없으므로, 패드 상에 징케이션(zincation) 처리 공정과 ENIG (Electroless Nickel-Immersion Gold) 도금공정을 실행하거나, 또는 고가의 Ti/Cu 등의 공정을 실행해야 한다는 문제가 있다.
따라서, 반도체 패키지 제조 공정을 단순화시키고, 비용을 절감할 수 있는 패키지의 제조 방법이 요구된다.
본 발명의 목적은 반도체 패키지를 제작하는 공정을 단순화시키고, 반도체 패키지의 열 방출 능력을 향상시키는데 있다.
본 발명의 실시 예에 따른 반도체 패키지는: 제 1 패키지 기판; 상기 제 1 패키지 기판상에 실장되고 제 1 패드 및 제 2 패드를 갖는 제 1 반도체 칩으로써, 상기 제 1 패드는 상기 제 1 반도체 칩의 상면에 제공되고 상기 제 2 패드는 상기 제 1 반도체 칩의 상기 상면과 대향하는 하면에 제공되는 것; 그리고 상기 제 1 패드 상에 제공되고, 상기 제 1 반도체 칩을, 상기 제 1 반도체 칩의 상면에 제공되는 제 2 반도체 칩 또는 제 2 패키지 기판과 전기적으로 연결하는 클래드 메탈을 포함할 수 있다.
실시 예로써, 상기 클래드 메탈은 적어도 제 1 금속 층 및 제 2 금속 층을 포함하고, 상기 클래드 메탈이 상기 제 1 패드와 접하는 상기 제 1 금속 층과, 상기 제 1 패드는 동일한 금속일 수 있다.
다른 실시 예로써, 상기 제 2 금속 층과 연결되는 상기 제 2 반도체 칩의 제 2 패드 사이에 제공되는 솔더 볼을 더 포함할 수 있다.
또 다른 실시 예로써, 상기 솔더 볼과 접하는, 상기 제 2 금속 층에 그루브가 형성될 수 있다.
또 다른 실시 예로써, 상기 클래드 메탈과 상기 제 1 반도체 칩은 초음파 본딩(ultrasonic bonding)에 의해 연결될 수 있다.
또 다른 실시 예로써, 상기 클래드 메탈과, 상기 제 2 반도체 칩 또는 상기 제 2 패키지 기판은 초음파 본딩(ultrasonic bonding) 또는 접착제 본딩(Adhesive bonding)에 의해 연결될 수 있다.
또 다른 실시 예로써, 상기 클래드 메탈이 상기 제 2 패드와 접하는 상기 제 2 금속 층과, 상기 제 2 패드는 동일한 금속일 수 있다.
또 다른 실시 예로써, 상기 제 1 금속 층 및 상기 제 2 금속 층은 동종, 또는 이종일 수 있다.
또 다른 실시 예로써, 상기 제 1 금속 층 및 상기 제 2 금속 층은 Al, Be, Cu, Ge, Au, Fe, Mg, Mo, Ni, Pd, Pt, Si, Ag, Ta, Sn, Ti, W, 또는 Zr 중에서 선택될 수 있다.
또 다른 실시 예로써, 상기 클래드 메탈은 클래딩(clading), 라미네이팅(laminating), 스퍼터링(sputtering), 또는 플레이팅(plating)에 의해 형성될 수 있다.
본 발명의 실시 예에 따른 반도체 패키지를 제조하는 방법은: 제 1 패키지 기판상에 실장되고 제 1 패드 및 제 2 패드를 갖는 제 1 반도체 칩을 제공하는 단계로써, 상기 제 1 패드는 상기 제 1 반도체 칩의 상면을 향하고 상기 제 2 패드는 상기 제 1 반도체 칩의 상기 상면과 대향하는 하면을 향하는 것; 그리고 상기 제 1 반도체 칩을 상기 제 1 반도체 칩의 상면에 제공되는 제 2 반도체 칩 또는 제 2 패키지 기판과 전기적으로 연결하는 클래드 메탈을 제공하는 단계를 포함하되, 상기 클래드 메탈은 적어도 제 1 금속 층 및 제 2 금속 층을 포함하고, 상기 제 1 금속 층은 상기 제 1 패드와 연결될 수 있다.
실시 예로써, 상기 제 1 반도체 칩의 상면에 상기 제 2 반도체 칩 또는 상기 제 2 패키지 기판을 제공하는 단계를 더 포함할 수 있다.
다른 실시 예로써, 상기 클래드 메탈 상에 그루브를 형성하는 단계; 그리고
상기 그루브가 형성된 상기 클래드 메탈 상에 솔더 볼을 제공하는 단계를 더 포함할 수 있다.
또 다른 실시 예로써, 상기 제 2 반도체 칩 또는 상기 제 2 패키지 기판을 제공하는 단계는 초음파 본딩(ultrasonic bonding) 또는 접착제 본딩(adhesive bonding)에 의해 연결될 수 있다.
또 다른 실시 예로써, 상기 제 1 금속 층 및 상기 제 2 금속 층은 Al, Be, Cu, Ge, Au, Fe, Mg, Mo, Ni, Pd, Pt, Si, Ag, Ta, Sn, Ti, W, 또는 Zr 중에서 선택될 수 있다.
본 발명의 실시 예에 따른 반도체 패키지는: 제 1 패키지 기판; 상기 제 1 패키지 기판상에 실장되고 제 1 패드 및 제 2 패드를 갖는 적어도 하나의 반도체 칩으로써, 상기 제 1 패드는 상기 제 1 반도체 칩의 상면에 제공되고 상기 제 2 패드는 상기 제 1 반도체 칩의 상기 상면과 대향하는 하면에 제공되는 것; 그리고 상기 적어도 하나의 반도체 칩의 상기 제 1 패드 상에 제공되어, 상기 적어도 하나의 반도체 칩을, 상기 적어도 하나의 반도체 칩의 상면에 제공되는 반도체 칩 또는 제 2 패키지 기판과 전기적으로 연결하는 클래드 메탈을 포함하되, 상기 클래드 메탈은 적어도 하나 이상의 금속 층을 포함할 수 있다.
실시 예로써, 상기 클래드 메탈은 적어도 제 1 금속 층 및 제 2 금속 층을 포함하고, 상기 클래드 메탈이 상기 제 1 패드와 접하는 상기 제 1 금속 층과, 상기 제 1 패드는 동일한 금속일 수 있다.
다른 실시 예로써, 상기 적어도 하나의 반도체 칩이 두 개 이상 제공되는 경우, 상기 반도체 칩들 사이에 제공되는 솔더 볼을 더 포함하고, 상기 솔더 볼과 접하는, 상기 제 2 금속 층에 그루브가 형성될 수 있다.
또 다른 실시 예로써, 상기 제 1 금속 층 및 상기 제 2 금속 층은 Al, Be, Cu, Ge, Au, Fe, Mg, Mo, Ni, Pd, Pt, Si, Ag, Ta, Sn, Ti, W, 또는 Zr 중에서 선택될 수 있다.
또 다른 실시 예로써, 상기 클래드 메탈이 상기 제 2 패드와 접하는 상기 제 2 금속 층과, 상기 제 2 패드는 동일한 금속일 수 있다.
본 발명의 실시 예에 따르면, 반도체 패키지를 제작하는 공정을 단순화시키고, 반도체 패키지의 열 방출 능력을 향상시킬 수 있다.
도 1은 본 발명의 실시 예에 따른 반도체 패키지의 단면도이다.
도 2는 도 1에 도시된 반도체 패키지의 일부분을 상세하게 보여주는 도면이다.
도 3a 내지 3f는 본 발명의 실시 예에 따른 클래드 메탈의 구조를 상세하게 보여주는 단면도이다.
도 4는 본 발명의 다른 실시 예에 따른 반도체 패키지의 단면도이다.
도 5는 도 4에 도시된 반도체 패키지의 일부분을 상세하게 보여주는 도면이다.
도 6은 본 발명의 다른 실시 예에 따른 반도체 패키지의 단면도이다.
도 7은 본 발명의 다른 실시 예에 따른 반도체 패키지의 단면도이다.
도 8은 본 발명의 실시 예에 따른 SSD를 예시적으로 보여주는 블록도이다.
도 9는 본 발명의 실시 예에 따른 eMMC를 예시적으로 보여주는 블록도이다.
도 10은 본 발명의 실시 예에 따른 UFS 시스템을 예시적으로 보여주는 블록도이다.
앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다. 참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.
아래에서, 장치 및 방법이 본 발명의 특징 및 기능을 설명하기 위한 한 예로서 사용된다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 본 발명은 다른 실시 예들을 통해 또한, 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고 관점 및 용도에 따라 수정되거나 변경될 수 있다.
한 요소 또는 층이 다른 요소 또는 층에 "연결되는", "결합하는", 또는 "인접하는" 것으로 언급되는 때에는, 다른 요소 또는 층에 직접적으로 연결되거나, 결합 되거나, 또는 인접하는 것일 수 있고, 혹은 그 사이에 끼워지는 요소 또는 층이 존재할 수 있음이 잘 이해될 것이다. 본 명세서에서 사용되는 "및/또는"이라는 용어는 나열된 요소들의 하나 또는 그 이상의 가능한 조합들을 포함할 것이다.
비록 "제 1", "제 2" 등의 용어가 여기서 다양한 요소를 설명하기 위해 사용될 수 있다 하더라도, 이들 요소는 이 용어들에 의해 한정되지 않는다. 이 용어들은 단지 다른 것들로부터 하나의 구성요소를 구별하기 위해 사용될 수 있다. 따라서, 본 명세서에서 사용된 제 1 구성요소, 구간, 층과 같은 용어는 본 발명의 사상을 벗어나지 않는 범위 내에서 제 2 구성요소, 구간, 층 등으로 사용될 수 있다.
"아래의", "하부의", "위의", "상부의", 및 이와 유사한 용어들은 직접적으로(directly) 또는 다른 층을 개재하여(indirectly) 배치되는 경우를 모두 포함한다. 그리고, 공간적으로 상대적인 이러한 용어들은 도면에 도시된 방향에 더하여 다른 방향을 포함하는 것으로 이해되어야 한다. 예를 들어, 만일 디바이스가 뒤집히면, "아래의"로 설명된 구성요소는 "위의"가 될 것이다.
본 명세서에서 설명되는 용어는 단지 특정한 실시 예를 설명하기 위한 목적으로 사용되며, 그것에 한정되지 않는다. "하나의"와 같은 용어는 달리 명백하게 지칭하지 않으면 복수의 형태를 포함하는 것으로 이해되어야 한다. "포함하는" 또는 "구성되는"과 같은 용어는 설명된 특징, 단계, 동작, 성분, 및/또는 구성요소의 존재를 명시하며, 추가적인 하나 또는 그 이상의 특징, 단계, 동작, 성분, 구성요소 및/또는 그들의 그룹의 존재를 배제하지 않는다.
달리 정의되지 않으면, 본 명세서에서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 지닌 자에 의해 공통적으로 이해될 수 있도록 동일한 의미를 갖는 것으로 사용된다. 그리고, 사전에서 공통적으로 정의된 용어들은 관련 분야에서 일관된 의미를 갖는 것으로 해석되어야 하며, 달리 정의되지 않으면, 과도한 의미로써 사용되지 않는다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 본 발명의 실시 예를 첨부된 도면을 참조하여 설명할 것이다.
도 1은 본 발명의 실시 예에 따른 반도체 패키지의 단면도이다. 도 1을 참조하면, 반도체 패키지(100)는 패키지 기판(110), 패키지 기판(110) 상에 실장된 복수의 반도체 칩들(120-1 및 120-2)을 포함할 수 있다. 비록 도면에서는 설명의 편의를 위해 두 개의 반도체 칩들이 패키지 기판(110) 상에 실장된 것으로 도시되었으나, 실장되는 반도체 칩들의 수에는 제한이 없다.
패키지 기판(110)은 상면과 하면을 가지며, 본딩 패드들(111), 내부 배선들(IC) 및 외부 접속 패드들(113)을 포함할 수 있다. 패키지 기판(110)의 상면에 본딩 패드들(111)이 배치되며, 패키지 기판(110)의 하면에 외부 접속 패드들(113)이 배치될 수 있다. 본딩 패드들(111)은 내부 배선들(IC)을 통해 외부 접속 패드들(113)과 전기적으로 연결될 수 있다. 외부 접속 패드들(113)에는 솔더 볼(solder ball) 또는 솔더 범프(solder bump)와 같은 외부 접속 단자들(117)이 부착될 수 있다.
패키지 기판(110)으로써, 인쇄회로 기판, 플렉서블 기판, 테이프 기판 등 다양한 종류의 기판이 이용될 수 있다. 패키지 기판(110)은 그 내부에 내부 배선들(IC)이 형성된 연성 인쇄 회로 기판(flexible printed circuit board), 경성 인쇄 회로 기판(rigid printed circuit board), 또는 이들의 조합으로 형성될 수 있다.
제 1 반도체 칩(120-1)이 패키지 기판상에 실장될 수 있다. 제 1 반도체 칩(120-1)은 그 상면에 제공되는 상부 패드(125-1), 상면과 대향하는 하면에 제공되는 하부 패드(123-1), 및 관통전극(TSV)을 포함할 수 있다. 제 1 반도체 칩(120-1)의 하면은 다이-어태치 공정에 의해 패키지 기판(110)의 상면에 접합될 수 있다. 도면에는 솔더 볼(115)을 통하여 다이-어태치 공정이 실행되는 것으로 도시되었다. 그러나, 다이-어태치 공정은 솔더링(soldering) 뿐만 아니라, 접착제 본딩(adhesive bonding), 신터링(sintering) 등에 의해 수행될 수 있다.
본 발명의 실시 예에 따르면, 클래드 메탈(clad metal)(125-1)이 제 1 반도체 칩(120-1)의 상부 패드(121-1)에 제공될 수 있다. 클래드 메탈(125-1)은 솔더링을 용이하게 하기 위한 것이다. 킹케이션(zincation) 처리, ENIG 도금공정 등이 실행되지 않은 패드 상에는 다이렉트 솔더링 공정을 실행할 수 없기 때문이다. 클래드 메탈(125-1)은 초음파 본딩을 이용하여 제 1 반도체 칩(120-1)의 상부 패드(121-1)에 접합될 수 있다. 또는, 클래드 메탈(125-1)은 열 에너지를 이용하여 상부 패드(121-1)에 접합될 수 있으며, 이 경우 후속 열처리가 수행될 수 있다. 클래드 메탈(125-1)을 구성하는 금속 층들 중 제 1 반도체 칩(120-1)의 상부 패드(121-1)와 접하는 금속 층과 상부 패드(121-1)는 동일한 금속일 수 있다. 그리고, 클래드 메탈(125-1)은 하나 이상의 금속을 포함할 수 있다.
솔더링을 위한 솔더 볼(127-1)이 클래드 메탈(125-1) 상에 제공될 수 있다. 솔더 볼(127-1) 납(Pb)이 포함된 주석-납(Sn-Pb) 합금이거나 또는 납이 포함되지 않은 무연 솔더(Pb-free solder) 합금일 수 있다. 그리고, 무연 솔더 합금은 융점이 비교적 낮은 주석(Sn)-베이스 합금이거나 융점이 비교적 높은 금(Au)-베이스 함금일 수 있다.
제 2 반도체 칩(120-2)이 제 1 반도체 칩(120-1) 상에 실장될 수 있다. 제 2 반도체 칩(120-2)의 구조는 제 1 반도체 칩(120-1)의 구조와 실질적으로 동일할 수 있다. 제 2 반도체 칩(120-2)은 그 상면에 제공되는 상부 패드(121-2), 상면과 대향하는 하면에 제공되는 하부 패드(123-2), 및 관통전극(TSV)을 포함할 수 있다. 제 1 반도체 칩(120-1)과 제 2 반도체 칩(120-2)은 클래드 메탈(125-1) 및 솔더 볼(127-1)을 통하여 전기적으로 연결될 수 있다.
도 2는 도 1에 도시된 반도체 패키지의 일부분을 상세하게 보여주는 도면이다.
도 2를 참조하면, 클래드 메탈(125-1)이 제 1 반도체 칩(120-1)의 상부 패드(121-1) 상에 제공될 수 있다. 이때, 종래의 방법에 따라 상부 패드(121-1)의 표면에 행해지던 증착, 패터닝, 식각 등의 공정은 수행되지 않을 수 있다. 클래드 메탈(125-1)은 동종 또는 이종의 금속 층을 포함할 수 있다. 예를 들어, 클래드 메탈(125-1)을 구성하는 금속 층들은 Al, Be, Cu, Ge, Au, Fe, Mg, Mo, Ni, Pd, Pt, Si, Ag, Ta, Sn, Ti, W 또는 Zr에서 선택될 수 있다. 예를 들어, 클래드 메탈(125-1)을 구성하는 금속 층들은 초음파 본딩(ultrasonic bonding)에 의해 접합될 수 있다. 그러나, 이에 한정되는 것은 아니며, 클래드 메탈(125-1)은 라미네이팅(laminating), 스퍼터링(sputtering), 플레이팅(plating), 또는 화학적 방법에 의해 형성될 수 있다.
본 발명의 실시 예에 따르면, 기존의 반도체 패키지의 제작에 있어서 반도체 칩의 상부 패드 또는 UBM (under bump metalization) 형성시 사용되던 고가의 증착, 패터닝, 식각, 패시베이션 등의 공정 없이 패키지를 제작할 수 있다. 대신에, 반도체 칩의 상부 패드에 클래드 메탈을 접합하여 반도체 칩을 실장시킨다. 그 결과, 패키지 공정의 비용을 절감할 수 있다. 뿐만 아니라, 접합부의 강도를 향상시킬 수 있고, 열저항을 감소시킬 수 있다.
도 3a 내지 3f는 본 발명의 실시 예에 따른 클래드 메탈의 구조를 상세하게 보여주는 단면도이다.
도 3a 내지 3f를 참조하면, 클래드 메탈(125-1)은 복수의 금속 층들을 포함할 수 있다. 비록 도면에서는 두 개의 금속 층들을 포함하는 것으로 도시되었지만, 이에 한정되는 것은 아니다. 클래드 메탈(125-1)이 솔더 볼(도 2 참조, 127-1)과 접하는 부분에 그루브가 형성될 수 있다. 그루브는 클래드 메탈(125-1)과 솔더 볼(127-1)이 접하는 단면적을 증가시켜 접합을 용이하게 하기 위해 형성될 수 있다. 그루브는 도 3a 내지 3f에 도시된 것에 한정되는 것은 아니며, 표면적을 넓히기 위해 다양한 형태로 형성될 수 있다. 그리고, 그루브는 클래드 메탈(125-1)의 제 2 금속 층(2nd) 상에만 형성될 수 있으며, 제 1 금속 층(1st)이 노출되지 않도록 형성될 수 있다. 클래드 메탈(125-1)이 3개 이상의 층으로 이루어진 경우, 그루브는 가장 위의 금속 층에만 형성될 수 있다. 또는 가장 아래의 금속 층이 드러나지 않도록, 가장 아래의 금속 층을 제외한 나머지 금속 층들에 형성될 수 있다.
도 4는 본 발명의 다른 실시 예에 따른 반도체 패키지의 단면도이다. 반도체 패키지(200)는 패키지 기판(210), 제 1 반도체 칩(220-1) 및 제 2 반도체 칩(220-2)을 포함할 수 있다.
제 1 반도체 칩(220-1)이 패키지 기판(210) 상에 실장될 수 있다. 제 1 반도체 칩(220-1)이 패키지 기판(110) 상에 실장되는 것은 도 1에서 설명한 것과 유사하므로, 중복되는 부분은 설명하기로 한다.
클래드 메탈(225-1)이 제 1 반도체 칩(220-1)의 상부 패드(221-1) 상에 제공될 수 있다. 이때, 상부 패드(221-1)의 표면에 증착, 패터닝, 식각 등의 공정은 수행되지 않을 수 있다. 클래드 메탈(220-1)은 초음파 본딩을 이용하여, 또는 열 에너지를 이용하여 상부 패드(221-1)에 접합될 수 있다. 이 경우 후속 열처리가 수행될 수 있다. 클래드 메탈(225-1)을 구성하는 금속 층들 중 제 1 반도체 칩(220-1)의 상부 패드(221-1)와 접하는 금속 층과 상부 패드(221-1)는 동일한 금속일 수 있다. 그리고, 클래드 메탈(225-1)은 하나 이상의 금속을 포함할 수 있다.
제 2 반도체 칩(220-2)이 제 1 반도체 칩(220-1) 상에 실장될 수 있다. 이때, 클래드 메탈(225-1)과 제 2 반도체 칩(220-2) 사이에 솔더 볼이 제공되지 않을 수 있다. 제 2 반도체 칩(220-2)의 하부 패드(223-2)와 클래드 메탈(225-1)은 초음파 본딩에 의해 접합될 수 있다. 클래드 메탈(225-1)을 구성하는 금속 층들 중 제 2 반도체 칩(220-2)의 하부 패드(223-2)와 접하는 금속 층과 하부 패드(223-2)는 동일한 금속일 수 있다. 하부 패드(223-2)는 초음파 본딩을 이용하여, 또는 열 에너지를 이용하여 클래드 메탈(220-1)에 접합될 수 있다. 예를 들어, 클래드 메탈(220-1)과 하부 패드(223-2)가 초음파 본딩에 의해 접합되는 경우, 본딩 물질을 사용하지 않기 때문에 뛰어난 열적, 전기적, 기계적 신뢰성을 가질 수 있다.
도 5는 도 4에 도시된 반도체 패키지의 일부분을 상세하게 보여주는 도면이다.
도 5를 참조하면, 클래드 메탈(225-1)은 동종 또는 이종의 금속 층을 포함할 수 있다. 예를 들어, 클래드 메탈(225-1)을 구성하는 금속 층들은 Al, Be, Cu, Ge, Au, Fe, Mg, Mo, Ni, Pd, Pt, Si, Ag, Ta, Sn, Ti, W 또는 Zr에서 선택될 수 있다. 예를 들어, 클래드 메탈의 제 1 층은 Ti, Ni, Ag 중 어느 하나 또는 이들의 합금이고, 제 2 층은 Al일 수 있다. 클래드 메탈(225-1)을 구성하는 금속 층들은 초음파 본딩(ultrasonic bonding)에 의해 접합될 수 있다. 그러나, 이에 한정되는 것은 아니며, 클래드 메탈(225-1)은 라미네이팅(laminating), 스퍼터링(sputtering), 플레이팅(plating), 또는 화학적 방법에 의해 형성될 수 있다.
본 발명의 실시 예에 따르면, 기존의 반도체 패키지의 제작에 있어서 반도체 칩의 상부 패드 또는 UBM (under bump metalization) 형성시 사용되던 증착, 패터닝, 식각, 패시베이션, 솔더링 등의 공정 없이 패키지를 제작할 수 있다. 대신에, 반도체 칩의 상부 패드에 클래드 메탈을 접합하여 반도체 칩을 실장 시킨다. 그 결과, 패키지 공정의 비용을 절감할 수 있고, 반도체 패키지의 신뢰성을 향상시킬 수 있다.
도 6은 본 발명의 다른 실시 예에 따른 반도체 패키지의 단면도이다. 도 6에 도시된 반도체 패키지(300)는 듀얼-사이드 패키로써, 제 1 패키지 기판(310), 반도체 칩(320), 및 제 2 패키지 기판(330)을 포함할 수 있다. 예시적으로, 하나의 반도체 칩만 적층된 것으로 도시되었으나, 두 개 이상의 반도체 칩이 적층될 수도 있다.
제 1 패키지 기판(310)은 상면과 하면을 가지며, 본딩 패드들(311), 내부 배선들(IC) 및 외부 접속 패드들(313)을 포함할 수 있다. 제 1 패키지 기판(310)의 상면에 본딩 패드들(311)이 배치되며, 제 1 패키지 기판(310)의 하면에 외부 접속 패드들(313)이 배치될 수 있다. 본딩 패드들(311)은 내부 배선들(IC)을 통해 외부 접속 패드들(313)과 전기적으로 연결될 수 있다. 외부 접속 패드들(313)에는 솔더 볼(solder ball) 또는 솔더 범프(solder bump)와 같은 외부 접속 단자들(317)이 부착될 수 있다.
반도체 칩(320)이 제 1 패키지 기판(310) 상에 실장될 수 있다. 반도체 칩(320)은 그 상면에 제공되는 상부 패드(321), 상면과 대향하는 하면에 제공되는 하부 패드(323), 및 관통전극(TSV)을 포함할 수 있다. 반도체 칩(320)의 하면은 다이-어태치 공정에 의해 제 1 패키지 기판(310)의 상면에 접합될 수 있다. 예를 들어, 다이-어태치 공정은 솔더링(soldering), 접착제 본딩(adhesive bonding), 신터링(sintering) 등에 의해 수행될 수 있다.
클래드 메탈(325)이 반도체 칩(320)의 상부 패드(321)에 제공될 수 있다. 클래드 메탈(325)은 솔더링을 용이하게 하기 위한 것이다. 클래드 메탈(325)은 초음파 본딩을 이용하여 반도체 칩(320)의 상부 패드(321)에 접합될 수 있다. 또는, 클래드 메탈(325)은 열 에너지를 이용하여 상부 패드(321)에 접합될 수 있으며, 이 경우 후속 열처리가 수행될 수 있다. 클래드 메탈(325)을 구성하는 금속 층들 중 반도체 칩(320)의 상부 패드(321)와 접하는 금속 층과 상부 패드(321)는 동일한 금속일 수 있다.
클래드 메탈(325)은 동종 또는 이종의 금속 층을 포함할 수 있다. 예를 들어, 클래드 메탈(325)을 구성하는 금속 층들은 Al, Be, Cu, Ge, Au, Fe, Mg, Mo, Ni, Pd, Pt, Si, Ag, Ta, Sn, Ti, W 또는 Zr에서 선택될 수 있다. 예를 들어, 클래드 메탈(325)을 구성하는 금속 층들은 초음파 본딩(ultrasonic bonding)에 의해 접합될 수 있다. 그러나, 이에 한정되는 것은 아니며, 클래드 메탈(325)은 라미네이팅(laminating), 스퍼터링(sputtering), 플레이팅(plating), 또는 화학적 방법에 의해 형성될 수 있다.
클래드 메탈(325)이 솔더 볼(327)과 접하는 표면상에 그루브가 형성될 수 있다. 그루브는 클래드 메탈(325)이 솔더 볼(327)과의 접합을 용이하게 하기 위한 것이며, 이는 도 3a 내지 3f에 도시된 것과 실질적으로 동일하다. 따라서, 중복되는 설명은 생략하도록 한다.
클래드 메탈(325)을 구성하는 금속 층들 중 반도체 칩(320)의 상부 패드(321)와 접하는 부분은 상부 패드(321)과 동일한 금속일 수 있다. 일반적으로, Al 재질인, 반도체 칩(320)의 상부 패드(321)에 솔더링 공정을 수행하는 경우, 물질의 특성상, 솔더링이 잘 되지 않을 수 있다. 따라서, 솔더 볼(327)과 반도체 칩(320)의 상부 패드(321) 사이에 클래드 메탈(325)을 삽입하여 솔더링을 용이하게 할 수 있다.
제 2 패키지 기판(330)이 반도체 칩(320) 상에 실장될 수 있다. 예를 들어, 제 2 패키지 기판(330)은 플립칩 방식에 의해 실장될 수 있다. 이때, 솔더 볼(327)이 클래드 메탈(325)과 제 2 패키지 기판의 하면 사이에 제공될 수 있다.
제 2 패키지 기판(330)은 상면과 하면을 가지며, 외부 접속 패드들(331), 내부 배선들(IC) 및 본딩 패드들(333)을 포함할 수 있다. 패키지 기판(330)의 상면에 외부 접속 패드들(331)이 배치되며, 패키지 기판(330)의 하면에 본딩 패드들(333)이 배치될 수 있다. 본딩 패드들(333)은 내부 배선들(IC)을 통해 외부 접속 패드들(331)과 전기적으로 연결될 수 있다. 비록 도면에는 도시되지 않았지만, 외부 접속 패드들(331)에는 솔더 볼 또는 솔더 범프와 같은 외부 접속 단자들이 부착될 수 있다.
본 발명의 실시 예에 따른 듀얼-사이드 패키지에 의하면, 플립칩 방식으로 반도체 칩을 패키지 기판에 실장하거나 또는 패키지 기판을 반도체 칩에 실장하는 경우, 반도체 칩과 패키지 사이에 클래드 메탈을 제공할 수 있다. 따라서, 반도체 칩의 상부 패드 또는 UBM (under bump metalization) 형성시 사용되던 고가의 증착, 패터닝, 식각, 패시베이션 등의 공정 없이 패키지를 제작할 수 있다. 그 결과, 패키지 공정의 비용을 절감할 수 있고, 접합부의 강도를 향상시킬 수 있으며, 열저항을 감소시킬 수 있다.
일반적인 와이어 본딩 방식으로 제작된 패키지의 경우, 하나의 패키지 기판만을 통해 열을 발산시키기 때문에, 반도체 칩에 의해 발생하는 열을 발산시키는데 미흡할 수 있다. 그러나, 본 발명의 실시 예에 따른 듀얼-사이드 패키지에 의하면, 제 1 패키지 기판 및 제 2 패키지 기판을 통하여 열을 효율적으로 발산시킬 수 있다. 이렇게 제조된 듀얼-사이드 패키지는 PMIC (power management integrated circuit)와 같이 효율적인 열 방출을 필요로 하는 반도체 소자 등에 적용될 수 있다.
도 7은 본 발명의 다른 실시 예에 따른 반도체 패키지의 단면도이다. 도 7에 도시된 반도체 패키지(400)는 듀얼-사이드 패키로써, 제 1 패키지 기판(410), 반도체 칩(420), 및 제 2 패키지 기판(430)을 포함할 수 있다. 예시적으로, 하나의 반도체 칩만 도시되었으나, 이에 한정되지 않는다.
반도체 칩(420)이 제 1 패키지 기판(410) 상에 실장될 수 있다. 반도체 칩(420)이 제 1 패키지 기판(410) 상에 실장되는 것은 도 6에서 설명된 것과 유사하므로, 중복되는 부분은 생략하기로 한다.
클래드 메탈(425)이 반도체 칩(420)의 상부 패드(421)에 제공될 수 있다. 클래드 메탈(425)은 솔더링을 용이하게 하기 위한 것이다. 클래드 메탈(425)은 초음파 본딩을 이용하여 반도체 칩(420)의 상부 패드(421)에 접합될 수 있다. 또는, 클래드 메탈(425)은 열 에너지를 이용하여 상부 패드(421)에 접합될 수 있으며, 이 경우 후속 열처리가 수행될 수 있다. 클래드 메탈(425)을 구성하는 금속 층들 중 반도체 칩(420)의 상부 패드(421)와 접하는 금속 층과 상부 패드(421)는 동일한 금속일 수 있다.
클래드 메탈(425)은 동종 또는 이종의 금속 층을 포함할 수 있다. 예를 들어, 클래드 메탈(425)을 구성하는 금속 층들은 Al, Be, Cu, Ge, Au, Fe, Mg, Mo, Ni, Pd, Pt, Si, Ag, Ta, Sn, Ti, W 또는 Zr으로부터 선택될 수 있다. 예를 들어, 클래드 메탈(425)을 구성하는 금속 층들은 초음파 본딩에 의해 접합될 수 있다. 그러나, 이에 한정되는 것은 아니며, 클래드 메탈(425)은 라미네이팅(laminating), 스퍼터링(sputtering), 플레이팅(plating), 또는 화학적 방법에 의해 형성될 수 있다.
제 2 패키지 기판(430)이 반도체 칩(420) 상에 실장될 수 있다. 제 2 패키지 기판(430)은 상면과 하면을 가지며, 외부 접속 패드들(431), 내부 배선들(IC) 및 본딩 패드들(433)을 포함할 수 있다. 패키지 기판(430)의 상면에 외부 접속 패드들(431)이 배치되며, 패키지 기판(430)의 하면에 본딩 패드들(433)이 배치될 수 있다. 본딩 패드들(433)은 내부 배선들(IC)을 통해 외부 접속 패드들(431)과 전기적으로 연결될 수 있다.
제 2 패키지 기판(430)은 플립칩 방식에 의해 실장될 수 있다. 예를 들어, 제 2 패키지 기판(430)의 본딩 패드들(433)과 클래드 메탈(425)은 초음파 본딩에 의해 접합될 수 있다. 그러나, 이에 한정되는 것은 아니며, NCP (Non-Conductive Paste), NCF (Non-Conductive Film), ACF (Anisotropic Conductive Film) 등을 이용한 접착제 본딩 방법이 사용될 수 있다. 그리고, 본딩 전 또는 본딩 후, 제 2 패키지 기판(430)과 반도체 칩(420) 사이의 비어 있는 공간을 채우기 위해 언더필(underfill), NCF, NCP 등이 공정이 적용될 수 있다.
클래드 메탈(425)을 구성하는 금속 층들 중, 제 2 패키지 기판의 본딩 패드들(433)과 클래드 메탈(425)이 접하는 부분의 금속 층은 동일한 금속일 수 있다. 그러나, 이들은 서로 다를 수도 있다.
본 발명의 실시 예에 따른 듀얼-사이드 패키지와 같이 패키지 기판을 반도체 칩에 실장하는 경우, 반도체 칩과 패키지 사이에 클래드 메탈을 제공할 수 있다. 따라서, 반도체 칩의 상부 패드 또는 UBM 형성시 사용되던 고가의 증착, 패터닝, 식각, 패시베이션 등의 공정 없이 패키지를 제작할 수 있다. 그 결과, 패키지 공정의 비용을 절감할 수 있고, 접합부의 강도를 향상시킬 수 있으며, 열저항을 감소시킬 수 있다. 뿐만 아니라, 반도체 칩의 상면과 하면에 제공되는 두 개의 패키지 기판을 통하여 열을 발산하기 때문에 반도체 패키지의 신뢰성을 향상시킬 수 있다.
본 발명은 솔리드 스테이트 드라이브(solid state drive; SSD)에 적용 가능하다.
도 8은 본 발명의 실시 예에 따른 SSD를 예시적으로 보여주는 블록도이다. 도 8을 참조하면, SSD(1000)는 복수의 불휘발성 메모리 장치들(1100) 및 SSD 컨트롤러(1200)를 포함한다.
불휘발성 메모리 장치들(1100)은 옵션적으로 외부 고전압(Vpp)을 제공받도록 구현될 수 있다. 불휘발성 메모리 장치들(1100) 각각은 본 발명의 실시 예에 따른 검증 동작을 실행하도록 구현될 수 있다.
SSD 컨트롤러(1200)는 복수의 채널들(CH1 ~ CHi, i는 2 이상의 정수)을 통하여 불휘발성 메모리 장치들(1100)에 연결된다. SSD 컨트롤러(1200)는 적어도 하나의 프로세서(1210), 버퍼 메모리(1220), 에러 정정 회로(1230), 호스트 인터페이스(1250) 및 불휘발성 메모리 인터페이스(1260)를 포함할 수 있다.
버퍼 메모리(1220)는 메모리 컨트롤러(1200)의 동작에 필요한 데이터를 임시로 저장할 수 있다. 버퍼 메모리(1220)는 데이터 혹은 명령을 저장하는 복수의 메모리 라인들을 포함할 수 있다. 여기서 복수의 메모리 라인들은 캐시 라인들에 다양한 방법으로 맵핑 될 수 있다. 버퍼 메모리(1220)는 페이지 비트맵 정보 및 읽기 카운트 정보를 저장할 수 있다. 페이지 비트맵 정보 혹은 읽기 카운트 정보는 파워-업시 불휘발성 메모리 장치(1100)로부터 읽혀지고, 내부 동작에 따라 업데이트 될 수 있다. 업데이트된 페이지 비트맵 정보 혹은 읽기 카운트 정보는 주기적 혹은 비주기적으로 불휘발성 메모리 장치(1100)에 저장될 수 있다.
에러 정정 회로(1230)는 쓰기 동작에서 프로그램될 데이터의 에러 정정 코드값을 계산하고, 읽기 동작에서 읽혀진 데이터를 에러 정정 코드값에 근거로 하여 에러 정정하고, 데이터 복구 동작에서 불휘발성 메모리 장치(1100)로부터 복구된 데이터의 에러를 정정할 수 있다. 도시되지 않았지만, 메모리 컨트롤러(1200)를 동작하는 데 필요한 코드 데이터를 저장하는 코드 메모리가 더 포함될 수 있다. 코드 메모리는 불휘발성 메모리 장치로 구현될 수 있다.
호스트 인터페이스(1250)는 외부의 장치와 인터페이스 기능을 제공할 수 있다. 여기서 호스트 인터페이스(1250)는 낸드 플래시 인터페이스일 수 있다. 이 외에도 호스트 인터페이스(1250)는 다양한 인터페이스에 의해 구현될 수 있으며, 복수의 인터페이스들로 구현될 수도 있다. 불휘발성 메모리 인터페이스(1260)는 불휘발성 메모리 장치(1100)와 인터페이스 기능을 제공할 수 있다.
SSD(1000)는, 본 발명의 실시 예에 따라 제조된 불휘발성 메모리들을 포함할 수 있다. 따라서, 제조 비용을 감소시킬 수 있고, 열을 효율적으로 발산시킬 수 있으며, SSD(1000)의 신뢰성을 향상시킬 수 있다.
본 발명은 eMMC(embedded multimedia card, moviNAND, iNAND)에도 적용 가능하다.
도 9는 본 발명의 실시 예에 따른 eMMC를 예시적으로 보여주는 블록도이다. 도 9를 참조하면, eMMC(2000)는 적어도 하나의 낸드 플래시 메모리 장치(2100) 및 컨트롤러(2200)를 포함할 수 있다.
낸드 플래시 메모리 장치(2100)는, 본 발명의 실시 예에 따라 제조된 불휘발성 메모리들을 포함할 수 있다. 따라서, 제조 비용을 감소시킬 수 있고, 열을 효율적으로 발산시킬 수 있으며, eMMC의 신뢰성을 향상시킬 수 있다.
메모리 컨트롤러(2200)는 채널을 통하여 낸드 플래시 메모리 장치(2100)에 연결될 수 있다. 메모리 컨트롤러(2200)는 적어도 하나의 컨트롤러 코어(2210), 호스트 인터페이스(2250) 및 낸드 인터페이스(2260)를 포함할 수 있다. 적어도 하나의 컨트롤러 코어(2210)는 eMMC(2000)의 전반적인 동작을 제어할 수 있다. 호스트 인터페이스(2250)는 컨트롤러(2210)와 호스트의 인터페이싱을 수행할 수 있다. 낸드 인터페이스(2260)는 낸드 플래시 메모리 장치(2100)와 컨트롤러(2200)의 인터페이싱을 수행할 수 있다. 예를 들어, 호스트 인터페이스(2250)는 병렬 인터페이스(예를 들어, MMC 인터페이스)일 수 있다. 예를 들어, eMMC(2000)의 호스트 인터페이스(2250)는 직렬 인터페이스(예를 들어, UHS-II, UFS 인터페이스)일 수 있다. 예를 들어, 호스트 인터페이스(2250)는 낸드 인터페이스일 수 있다.
eMMC(2000)는 호스트로부터 전원 전압들(Vcc 및 Vccq)을 제공받을 수 있다. 여기서, 제 1 전원 전압(Vcc, 예를 들어 3.3V)은 낸드 플래시 메모리 장치(1100) 및 낸드 인터페이스(1230)에 제공되고, 제 2 전원 전압(Vccq, 예를 들어 1.8V/3.3V)은 컨트롤러(1200)에 제공될 수 있다. 예를 들어, eMMC(1000)는 외부 고전압(Vpp)을 옵션적으로 제공받을 수 있다.
본 발명은 UFS(uiversal flash storage)에도 적용 가능하다.
도 10은 본 발명의 실시 예에 따른 UFS 시스템을 예시적으로 보여주는 블록도이다. 도 10을 참조하면, UFS 시스템(3000)은 UFS 호스트(3100), 적어도 하나의 임베디드 UFS 장치(3200), 착탈형 UFS 카드(3300)를 포함할 수 있다. UFS 호스트(3100) 및 임베디드 UFS 장치(3200) 사이의 통신 및 UFS 호스트(3100) 및 착탈형 UFS 카드(3300) 사이의 통신은 M-PHY 계층을 통하여 수행될 수 있다.
임베디드 UFS 장치(3200), 및 착탈형 UFS 카드(3300) 중 적어도 하나는 본 발명의 실시 예에 따라 제조된 반도체 패키지를 포함할 수 있다.
한편, 호스트(3100)는 착탈형 UFS 카드(3400)는 UFS 프로토콜이 아닌 다른 프로토콜에 의해 통신하도록 브릿지(bridge)를 구비할 수 있다. UFS 호스트(3100)와 착탈형 UFS 카드(3400)는 다양한 카드 프로토콜(예를 들어, UFDs, MMC, eMMC SD(secure digital), mini SD, Micro SD 등)에 의해 통신할 수 있다.
본 발명은 모바일 장치에도 적용 가능하다.
본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.
100: 반도체 패키지 110: 패키지 기판
111: 본딩 패드 113: 외부 접속 패드
115: 솔더 볼 117: 솔더 볼
120-1, 120-2: 제 1 및 제 2 반도체 칩
123-1: 하부 패드 125-1: 상부 패드
125-1: 클래드 메탈 127-1: 솔더 볼

Claims (10)

  1. 제 1 패키지 기판;
    상기 제 1 패키지 기판상에 실장되고 제 1 패드 및 제 2 패드를 갖는 제 1 반도체 칩으로써, 상기 제 1 패드는 상기 제 1 반도체 칩의 상면에 제공되고 상기 제 2 패드는 상기 제 1 반도체 칩의 상기 상면과 대향하는 하면에 제공되는 것; 그리고
    상기 제 1 패드 상에 제공되고, 상기 제 1 반도체 칩을, 상기 제 1 반도체 칩의 상면에 제공되는 제 2 반도체 칩 또는 제 2 패키지 기판과 전기적으로 연결하는 클래드 메탈을 포함하는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 클래드 메탈은 적어도 제 1 금속 층 및 제 2 금속 층을 포함하고,
    상기 클래드 메탈이 상기 제 1 패드와 접하는 상기 제 1 금속 층과, 상기 제 1 패드는 동일한 금속인 반도체 패키지.
  3. 제 2 항에 있어서,
    상기 제 2 금속 층과 연결되는 상기 제 2 반도체 칩의 제 2 패드 사이에 제공되는 솔더 볼을 더 포함하는 반도체 패키지.
  4. 제 3 항에 있어서,
    상기 솔더 볼과 접하는, 상기 제 2 금속 층에 그루브가 형성되는 반도체 패키지.
  5. 제 2 항에 있어서,
    상기 클래드 메탈과 상기 제 1 반도체 칩은 초음파 본딩(ultrasonic bonding)에 의해 연결되는 반도체 패키지.
  6. 제 2 항에 있어서,
    상기 제 1 금속 층 및 상기 제 2 금속 층은 동종, 또는 이종인 반도체 패키지.
  7. 제 6 항에 있어서,
    상기 제 1 금속 층 및 상기 제 2 금속 층은 Al, Be, Cu, Ge, Au, Fe, Mg, Mo, Ni, Pd, Pt, Si, Ag, Ta, Sn, Ti, W, 또는 Zr 중에서 선택되는 반도체 패키지.
  8. 반도체 패키지를 제조하는 방법에 있어서:
    제 1 패키지 기판상에 실장되고 제 1 패드 및 제 2 패드를 갖는 제 1 반도체 칩을 제공하는 단계로써, 상기 제 1 패드는 상기 제 1 반도체 칩의 상면을 향하고 상기 제 2 패드는 상기 제 1 반도체 칩의 상기 상면과 대향하는 하면을 향하는 것; 그리고
    상기 제 1 반도체 칩을 상기 제 1 반도체 칩의 상면에 제공되는 제 2 반도체 칩 또는 제 2 패키지 기판과 전기적으로 연결하는 클래드 메탈을 제공하는 단계를 포함하되,
    상기 클래드 메탈은 적어도 제 1 금속 층 및 제 2 금속 층을 포함하고, 상기 제 1 금속 층은 상기 제 1 패드와 연결되는 방법.
  9. 제 8 항에 있어서,
    상기 제 1 반도체 칩의 상면에 상기 제 2 반도체 칩 또는 상기 제 2 패키지 기판을 제공하는 단계를 더 포함하는 방법.
  10. 제 9 항에 있어서,
    상기 클래드 메탈 상에 그루브를 형성하는 단계; 그리고
    상기 그루브가 형성된 상기 클래드 메탈 상에 솔더 볼을 제공하는 단계를 더 포함하는 방법.
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