KR20150065637A - 응력 해소 레이아웃 및 연관된 방법들 및 디바이스들 - Google Patents

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KR20150065637A
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옌-숭 호
춘-하오 초우
쿠오-쳉 리
보륨 치엔
치-체릉 젱
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Abstract

실시예의 반도체 디바이스는 실리콘 또는 실리콘-함유 막과 같은 기판, 기판에 의해 지지되는 화소 어레이 및 화소 어레이의 외곽 주위에 배열되는 금속 응력 해소 특징을 포함한다. 금속 응력 해소 특징은 금속 스트립들 또는 이산 금속 엘리먼트들로부터 형성될 수 있다. 금속 응력 해소 특징은 단일의 라인 또는 복수의 라인들을 이용하여 응력 해소 패턴으로 배열될 수 있다. 금속 응력 해소 패턴은 라인들의 단부에 금속 코너 엘리먼트들을 또한 이용할 수 있다.

Description

응력 해소 레이아웃 및 연관된 방법들 및 디바이스들{STRESS RELEASE LAYOUT AND ASSOCIATED METHODS AND DEVICES}
관련된 출원들에 대한 상호참조
본 출원은 2012년 9월 10일 출원되고 발명의 명칭이 "Stress Release Layout and Associated Methods and Devices"인 미국 가출원 번호 제61/698,992호를 우선권으로 주장하며, 그에 따라 위의 가출원은 인용에 의해 본원에 포함된다.
CMOS(complementary metal-oxide-semiconductor) 영상 센서(CMOS image sensor; CIS)는 일반적으로 광이 포토다이오드에 충격을 줄 때를 감지하기 위해 반도체 기판의 화소 영역들의 어레이 내에 형성되는 일련의 포토다이오드들을 활용한다. 각각의 화소 영역들 내의 포토다이오드들 각각에 인접하여, 전달 트랜지스터(transfer transistor)는 원하는 시간에 포토다이오드 내에서 감지된 광에 의해 생성된 신호를 전달하기 위해 형성될 수 있다. 이러한 포토다이오드들 및 전달 트랜지스터들은 원하는 시간에 전달 트랜지스터를 동작시킴으로써 원하는 시간에 영상이 포착되도록 허용한다.
CIS는 전면측 조명(front side illumination; FSI) 구성 또는 배면측 조명(back-side illumination; BSI) 구성에 형성된다. 전면측 조명 구성에서, 광은 전달 트랜지스터가 형성된 영상의 "전면" 측으로부터 포토다이오드로 전달된다. 그러나 광이 위에 놓이는 금속층들, 유전체 층들을 통과하고 광이 포토다이오드에 도달하기 이전에 전달 트랜지스터를 지나가게 하는 것은 금속층들, 유전체 층들, 및 전달 트랜지스터가 반드시 반투과성이 아니며 광이 쉽게 통과하도록 허용하지 않을 수 있기 때문에 프로세싱 및/또는 연산 이슈들을 발생시킬 수 있다.
BSI 구성에서, 전달 트랜지스터, 금속 층들 및 유전체 층들은 기판의 전면 측 상에 형성되고 광은 기판의 "배면"측으로부터 포토다이오드로 전달되도록 허용된다. 그럼으로써 광은 전달 트랜지스터, 유전체 층들, 또는 금속 층들에 도달하기 이전에 포토다이오드를 대면한다(hit). 이러한 구성은 영상 센서의 제조의 복잡도를 감소시키고 영상 센서 동작을 개선할 수 있다.
불행히도, 실리콘 막 또는 실리콘 층일 수 있는 반도체 기판은 응력(stress)을 받을 수 있다. 이러한 응력은 예를 들어, 반도체 기판 위에 놓이는 막들 또는 층들의 균열(delamination)과 같은 바람직하지 않은 결과들을 야기할 수 있다.
실시예의 반도체 디바이스는 기판, 기판에 의해 지지되는 화소 어레이 및 화소 어레이의 외곽 주위에 배열되는 금속 응력 해소 특징을 포함한다.
실시예의 반도에 디바이스는 실리콘 막, 실리콘 막에 형성되는 화소 어레이 및 실리콘 막에 형성되는 금속 응력 해소 특징을 포함하며, 상기 응력 해소 특징은 화소 어레이의 외곽 주위에 응력 해소 패턴으로 배열된다.
반도체 기를 형성하는 실시예의 방법은 실리콘 기판 상에 화소 어레이를 형성하는 단계 및 화소의 어레이의 외곽 주위에 금속 응력 해소 특징을 배열하는 단계를 포함한다.
본 개시 및 그의 이점들의 보다 완전한 이해를 위해, 이제 첨부 도면들과 함께 이루어지는 하기의 설명들을 참조한다.
도 1은 금속 응력 해소 특징을 갖고 제조의 중간 상태에 있는 배면-측 조명(BSI) 구성의 예시적인 CMOS(complementary metal-oxide-semiconductor) 영상 센서(CIS)의 상면뷰를 도시하는 도면.
도 2a 내지 2d는 도 1의 금속 응력 해소 특징을 위한 다양한 대안적인 배열들을 예시하는 도면.
도 3은 도 2b 내지 2d의 금속 응력 해소 특징을 형성하는 이산 금속 엘리먼트를 구성하는 다양한 형상들 중 하나를 예시하는 도면.
도 4는 도 1의 금속 응력 해소 특징에 대한 다양한 치수들을 예시하는 도면.
도 5는 금속 코너 엘리먼트들을 포함하는 실시예의 금속 응력 특징을 예시하는 도면.
도 6은 이산 금속 엘리먼트를 이용하여 형성되는 도 5의 금속 코너 엘리먼트들을 예시하는 도면.
도 7은 도 1의 CIS를 형성하는 예시적인 방법을 예시하는 도면.
상이한 도면들에서 대응하는 번호들 및 기호들은 일반적으로 달리 표시가 없으면 대응하는 부분을 지칭한다. 도면들은 실시예들의 관련된 양상들을 명확하게 예시하도록 그려졌으며, 반드시 제 축적대로 그려진 것은 아니다.
본 실시예의 제조 및 이용은 아래에서 상세히 논의된다. 그러나 본 개시는 매우 다양한 특유의 맥락들에서 실현될 수 있는 다수의 응용 가능한 진보성 있는 개념들을 제공한다는 것이 인지되어야 한다. 논의되는 특유의 실시예들은 단지 예시적이며 본 개시의 범위를 제한하지 않는다.
본 개시는 특유의 맥락, 즉 배면-측 조명(back-side illumination; BSI) 구성의 CMOS(complementary metal-oxide-semiconductor) 영상 센서(CIS)의 몇몇 실시예들에 관하여 기술될 것이다. 그러나 본 개시의 개념들은 또한 다른 반도체 구조들 또는 회로들로 또는 필링(peeling) 및 균열(delamination)이 문제인 임의의 박막 제조 프로세스에도 적용될 수 있다.
도 1을 참조하면, 제조의 중간 상태에서 배면-측 조명(BSI) 구성의 예시적인 CMOS(complementary metal-oxide-semiconductor) 영상 센서(CIS)(10)가 예시된다. 포토다이오드들, 렌즈들, 컬러 필터들, 반사-방지 코팅(anti-reflective coating; ARC), 중간 유전체들, 레벨간 유전체들, 지지 기판, 전자 회로 등을 포함해서 CIS(10)의 다양한 막들, 층들 및 특징들은 이들이 본 개시의 이해를 위해 필수적이지 않기 때문에, 명확성을 위해 도면들로부터 생략된다.
도 1에서 도시된 바와 같이, CIS(10)는 기판(12), 화소 어레이(14) 및 금속 응력 해소 특징(16)을 포함한다. 일 실시예에서, 기판(12)은 실리콘 기판(예를 들어, 실리콘 막) 또는 실리콘 또는 다른 반도체 물질의 하나 이상의 층들을 포함하는 기판이다. 다른 기판들은 본 개시의 기도된 범위 내에 있다. 기판(12)은 정사각형, 직사각형, 원 등을 포함하는 다양한 상이한 형상들을 가질 수 있다. 도시된 바와 같이, 기판(12)은 일반적으로 기판 외곽(18)을 정의한다.
도 1을 계속 참조하면, 화소 어레이(14)는 포토다이오드(도시되지 않음) 및 대응하는 영상 센서 회로(예를 들어, 트랜지스터 등)를 지지 또는 포함한다. 화소 어레이(14)는 정사각형, 직사각형 원 등을 포함하는 매우 상이한 형상들을 가질 수 있다. 도시된 바와 같이, 화소 어레이(14)는 일반적으로 화소 외곽(20)을 정의한다.
도 1에서 도시된 바와 같이, 금속 응력 해소 특징(16)은 화소 어레이(14)의 화소 외곽(20) 주위에 배열된다. 즉, 금속 응력 해소 특징(16)은 일반적으로 화소 어레이(14)를 둘러싸거나 에워싼다. 일 실시예에서, 금속 응력 해소 특징(16)은 화소 어레이(14)의 모든 측면들 상에 배치된다. 그러나 금속 응력 해소 특징(16)은 또한 몇몇 실시예들에서 화소 어레이(14)의 모든 측면들보다 작게 형성된다. 일 실시예에서, 금속 응력 해소 특징(16) 및 화소 어레이(14)는 기판(12)의 동일한 표면 상에 형성되거나, 또는 일반적으로 동일-평면상에 있다.
도 1을 계속 참조하면, 금속 응력 해소 특징(16)은 일반적으로 화소 어레이(14)의 화소 외곽(20) 주위에서 발달하는 금속 스트립(24)의 단일 라인(22)으로부터 형성될 수 있다. 도시된 바와 같이, 금속 스트립(24)의 단일 라인(22)은 응력 해소 패턴(26)(예를 들어, 정사각형 등)으로 배열된다. 도 2의 실시예에서, 금속 응력 해소 특징(16)의 금속 스트립들(24)은 실질적으로 균일하고 실질적으로 직선이며, 각각의 금속 스트립(24)은 대략적으로 화소 어레이(14)의 각각의 각자의 측면의 길이에 따라 연장한다. CIS(10)의 기판(12) 상의 응력 해소 패턴(26)에 배열되는 금속 응력 해소 특징(16)은 전단 응력(shear stress)으로 인한 막 균열을 금지 또는 방지한다.
이제 도 2a를 참조하면, 금속 응력 해소 특징(16)은 도 1에서 도시된 바와 같이 화소 어레이(14) 주위에서 발달하거나 또는 에워싸는 금속 스트립들(24)의 몇 개의 라인들(22a, 22b)로부터 형성될 수 있다. 일 실시예에서, 금속 라인들(24)의 라인들(22a, 22b)은 서로 동심원적일 수 있다. 예로서, 도 2a에서 외부 라인(22b)의 금속 스트립들(24)은 일반적으로 내부 라인(22a)의 금속 스트립들(24) 외측에 놓이며, 내부 라인(22a)의 금속 스트립들(24)과 나란히 연장한다. 일 실시예에서, 외부 라인(22b)의 금속 스트립(24)과 내부 라인(22a)의 금속 스트립(24) 간의 거리(28)는 적어도 1㎛이다. 금속 스트립들(24)의 2개의 라인들(22a, 22b)이 도 2b에서 도시되었지만, 부가적인 라인들이 다른 실시예들에서 이용될 수 있다.
이제 도 2b를 참조하면, 금속 응력 해소 특징(16)은 이산 금속 엘리먼트(30)의 단일의 라인(22)으로부터 형성될 수 있다. 도시된 바와 같이, 이산 금속 엘리먼트들(30)은 일반적으로 단일 라인(22)에서 서로 이격된다. 일 실시예에서, 이산 금속 엘리먼트들(30)의 인접한 것들 간의 거리(32)는 적어도 1㎛이다. 일 실시예에서, 이산 거리 엘리먼트들(30) 각각은 적어도 1㎛의 폭(34)을 갖는다.
이제 도 2c를 참조하면, 금속 응력 해소 특징(16)은 이산 금속 엘리먼트들(30)의 몇 개의 라인들(22a, 22b)로부터 형성될 수 있다. 일 실시예에서, 이산 금속 엘리먼트들(30)의 라인들(22a, 22b)은 서로 동심원적일 수 있다. 예로서, 도 2c의 외부 라인(22b)의 금속 스트립들(24)은 일반적으로 내부 라인(22a)의 금속 스트립들(24) 외측에 놓이며, 내부 라인(22a)의 금속 스트립들(24)과 나란히 연장한다. 일 실시예에서, 외부 라인(22b)의 이산 금속 엘리먼트들(30)과 내부 라인(22a)의 이산 금속 엘리먼트들(30) 간의 거리(36)는 1㎛보다 크다. 이산 금속 엘리먼트들(30)의 2개의 라인들(22a, 22b)이 도 2c에서 도시되었지만, 부가적인 라인들이 다른 실시예들에서 이용될 수 있다.
이제 도 2d를 참조하면, 이산 금속 엘리먼트들(30)은 지그-재그 타입 응력 해소 패턴(26)으로 배열된다. 실제로, 도 2d에서 도시된 바와 같이, 이산 금속 엘리먼트(30)는 내부 라인(22a), 중간 라인(22b) 및 외부 라인(22c)으로 구성되며, 중간 라인(22b)은 내부 및 외부 라인들(22a, 22c)에 대해 인접한 이산 금속 엘리먼트(30) 간의 상이한 측면 공간을 이용한다.
다양한 상이한 구성들이 CIS(10)에서 응력을 금지 또는 방지하기 위한 응력 해소 패턴(26)을 위해 이용될 수 있다는 것이 인지되어야 한다. 예를 들어, 지그-재그 형상들의 점선 또는 지그-재그 형상들의 실선이 또한 이용될 수 있다. 2개 이상의 라인들의 실시예에서, 2개 이상의 라인들은 또한 상보적인 지그-재그 형상들로 이루어질 수 있다.
이제 도 3을 참조하면, 도면들(2b 내지 2d)에서 도시된 이산 금속 엘리먼트들(30)은 다양한 상이한 형상들을 가질 수 있다. 예를 들어, 일 실시예에서 이산 금속 엘리먼트들(30) 각각은 정사각형, 원, 8각형, 또는 몇몇 다른 다각형의 형상을 갖는다.
이제 도 4를 참조하면, 금속 응력 해소 특징(16)을 위한 다양한 치수들이 도시된다. 일 실시예에서, 금속 응력 해소 특징(16)은 적어도 100㎛의 거리(40) 만큼 화소 어레이(14)의 화소 외곽(20)으로부터 이격된다. 또한, 일 실시예에서 금속 응력 해소 특징(16)은 각각의 방향에서 적어도 100㎛의 거리(42) 만큼 기판(12)의 기판 외곽(18)으로부터 이격된다. 일 실시예에서, 금속 응력 해소 특징(16)은 응력 해소 레이아웃 영역(44)에 배치된다. 도시된 바와 같이, 응력 해소 레이아웃 영역(44)은 일반적으로 화소 외곽(20) 및 기판 외곽(18) 사이에서 연장한다. 일 실시예에서, 응력 해소 레이아웃 영역(44)은 약 300㎛의 폭(46)을 갖는다.
도 5로 이동하면, 일 실시예에서, 금속 응력 해소 특징(16)은 또한 금속 코너 엘리먼트(46)를 포함한다. 도시된 바와 같이, 금속 코너 엘리먼트(46)는 화소 어레이(14)의 코너 및 라인들(22)의 종단부(terminal end)들에 또는 부근에 배치된다. 실제로, 도 5에서 도시된 바와 같이, 일 실시예에서, 금속 스트립들(24)은 금속 코너 엘리먼트들(46) 사이에서 연장하는 라인들(22)을 형성한다. 금속 코너 엘리먼트들(46)이 도 5에서 금속의 단일의 일원적 조각(unitary piece)으로부터 형성되지만, 금속 코너 엘리먼트들(46)은 또한 도 6에서 도시된 바와 같이, 복수의 이산 금속 엘리먼트들(30)로부터 형성될 수 있다. 도 6에서 금속 코너 엘리먼트(46)를 형성하는 이산 금속 엘리먼트들(30)이 집합적으로 정사각형이지만, 다른 형상들이 또한 가능하다.
도 6에서 도시된 바와 같이, 일 실시예에서, 단일 조각의 금속 또는 몇 개의 이산 금속 엘리먼트들(30)로부터 형성되는지 여부에 무관하게, 금속 코너 엘리먼트(46)는 양 방향들에서 적어도 1㎛의 거리(48) 만큼 기판(12)의 기판 외곽(18)으로부터 이격된다. 또한, 일 실시예에서, 금속 코너 엘리먼트(46)를 형성하는 이산 금속 엘리먼트(30)는 또한 적어도 1㎛의 거리(50) 만큼 서로로부터 이격된다.
일 실시예에서, 여기서 개시된 금속 응력 해소 특징(16)은 예를 들어, 텅스텐, 티타늄, 탄탈륨, 알루미늄, 금, 플래티늄, 팔라듐 및 결과적인 CIS(10)의 생산에 이용되는 제조 프로세스들에 호환 가능한 다른 적합한 도체들로부터 형성된다. 몇몇 실시예들에서, 금속 응력 해소 특징(16)은 구리 또는 구리 합금으로부터 형성될 수 있다.
일 실시예에서, 금속 응력 해소 특징들(16)은 금속층을 블랭킷 증착(blanket depositing)하고 이어서 패터닝함으로써 형성될 수 있다. 다른 실시예들에서, 금속 응력 해소 특징들(16)은 예를 들어, 패터닝된 시드 층상에 금속을 도금하는 것에 의해서와 같이 선택적으로 증착함으로써 형성될 수 있다.
이제 도 7을 참조하면, 반도체 디바이스(예를 들어, CIS(10))를 형성하는 예시적인 방법(52)이 제공된다. 블록(54)에서, 화소 어레이(14)가 실리콘 기판(12) 상에 형성된다. 블록(56)에서, 금속 응력 해소 특징(16)은 화소 어레이(14)의 화소 외곽(20) 주위에 배열된다. 그 후, 다른 막들, 층들 및 특징들이 기판(12)에 의해 지지되는 화소 어레이(14) 및 금속 응력 해소 특징(16) 위에 형성될 수 있다.
이들 응력 해소 특징들은 전단 응력들을 감소시킴으로써 또는 제거함으로써 화소 어레이(14)가 형성되는 기판(12) 표면 위에 후속적으로 형성되는 박막들, 층들 또는 특징들의 필링 및 균열을 감소 또는 방지할 것이라고 여겨진다. 당업자는 여기서 식별되는 간격 및 치수들이 통상적으로 특정한 기술적인 노드 및 최소의 임계 치수 방식에 특유하다는 것을 인지할 것이다. 그럼으로써 이들 치수들은 단지 예시를 위해 제공되며, 제한하는 것으로서 해석되어선 안 된다.
실시예의 반도체 디바이스는 기판, 기판에 의해 지지되는 화소 어레이 및 화소 어레이의 외곽 주위에 배열되는 금속 응력 해소 특징을 포함한다.
실시예의 반도에 디바이스는 실리콘 막, 실리콘 막에 형성되는 화소 어레이 및 실리콘 막에 형성되는 금속 응력 해소 특징을 포함하며, 상기 응력 해소 특징은 화소 어레이의 외곽 주위에 응력 해소 패턴으로 배열된다.
반도체 기판을 형성하는 실시예의 방법은 실리콘 기판 상에 화소 어레이를 형성하는 단계 및 화소의 어레이의 외곽 주위에 금속 응력 해소 특징을 배열하는 단계를 포함한다.
본 개시가 예시적인 실시예들을 제공하지만, 이 설명은 제한적인 의미로 해석되도록 의도되지 않는다. 다양한 수정들 및 예시적인 실시예들은 물론 다른 실시예들의 조합이 본 설명을 참조하여 당업자에게 명백해질 것이다. 그러므로 첨부된 청구항들은 임의의 이러한 수정들 또는 실시예들을 포괄하는 것으로 의도된다.

Claims (9)

  1. 반도체 디바이스에 있어서,
    기판;
    상기 기판에 의해 지지되는 화소 어레이; 및
    상기 화소 어레이의 외곽(periphery) 주위에 배열되는 금속 응력 해소 특징부(metal stress release feature)를 포함하고, 상기 금속 응력 해소 특징부와 상기 화소 어레이는 동일-평면상에 있으며, 상기 금속 응력 해소 특징부는 상기 화소 어레이의 코너에 인접한 금속 코너 엘리먼트들과, 상기 금속 코너 엘리먼트들 사이에서 연장하는 금속 라인들을 포함하며,
    상기 금속 코너 엘리먼트들은 상기 금속 라인들로부터 이격되고, 상기 금속 라인들은 상기 화소 어레이의 측면을 따르는 방향으로 연장하는 길이를 가지며, 상기 길이는 상기 화소 어레이의 측면보다 짧고, 상기 금속 코너 엘리먼트들의 폭은 상기 금속 라인들의 폭보다 크며, 상기 금속 코너 엘리먼트들은 상기 금속 라인들의 단부들 사이에 배치되는 것인, 반도체 디바이스.
  2. 제1항에 있어서, 상기 금속 응력 해소 특징부는,
    금속 스트립들(metal strips) 중 단일 라인,
    금속 스트립들 중 적어도 2개의 라인들,
    단일 라인 내의 복수의 이산 금속 엘리먼트들(elements),
    적어도 2개의 라인들 내의 복수의 이산 금속 엘리먼트들,
    지그-재그 패턴(zig-zag pattern) 내의 복수의 이산 금속 엘리먼트들,
    적어도 1㎛만큼 서로로부터 이격된 복수의 이산 금속 엘리먼트들,
    각각이 적어도 1㎛의 폭을 갖는 복수의 이산 금속 엘리먼트들, 또는
    정사각형, 원, 8각형 중 적어도 하나의 형상을 갖는 복수의 이산 금속 엘리먼트들 중 하나로부터 형성되는 것인, 반도체 디바이스.
  3. 제1항에 있어서, 상기 금속 응력 해소 특징부는 상기 화소 어레이의 외곽 및 상기 기판의 외곽으로부터 적어도 100㎛만큼 이격되는 것인, 반도체 디바이스.
  4. 제1항에 있어서, 상기 금속 라인들은, 상기 금속 코너 엘리먼트들 사이에서 연장하는 라인들을 형성하는 금속 스트립들 또는 이산 금속 엘리먼트들 중 적어도 하나를 포함하는 것인, 반도체 디바이스.
  5. 반도체 디바이스에 있어서,
    실리콘 막;
    상기 실리콘 막 내에 형성되는 화소 어레이; 및
    상기 실리콘 막 내에 형성되는 금속 응력 해소 특징부를 포함하고, 상기 금속 응력 해소 특징부는 상기 화소 어레이의 외곽 주위에 응력 해소 패턴으로 배열되며, 상기 금속 응력 해소 특징부와 상기 화소 어레이는 동일-평면상에 있고,
    상기 금속 응력 해소 특징부는 지그-재그 패턴의 복수의 이산 금속 엘리먼트들로 형성되는 것인, 반도체 디바이스.
  6. 제5항에 있어서, 상기 금속 응력 해소 특징부는 상기 화소 어레이의 외곽으로부터 적어도 100㎛ 만큼 이격되고, 상기 응력 해소 패턴은 복수의 동심 라인들(concentric lines)을 포함하고, 상기 동심 라인들은 서로로부터 적어도 1㎛만큼 이격되는 것인, 반도체 디바이스.
  7. 제5항에 있어서, 상기 금속 응력 해소 특징부는 화소 어레이 외곽 및 실리콘 막 외곽 사이에 형성된 응력 해소 레이아웃 영역(stress release layout region) 내에 배치되고, 상기 응력 해소 레이아웃 영역은 300㎛의 폭을 갖는 것인, 반도체 디바이스.
  8. 제5항에 있어서, 상기 금속 응력 해소 특징부는 코너 엘리먼트들과, 상기 코너 엘리먼트들 사이에서 연장하는 금속 스트립들 또는 이산 금속 라인들 중 적어도 하나를 포함하는 것인, 반도체 디바이스.
  9. 반도체 디바이스를 형성하는 방법에 있어서,
    실리콘 기판 상에 화소 어레이를 형성하는 단계; 및
    상기 화소 어레이의 외곽 주위에 금속 응력 해소 특징부를 배열하는 단계를 포함하며, 상기 금속 응력 해소 특징부와 상기 화소 어레이는 동일-평면상에 있고,
    상기 금속 응력 해소 특징부는 상기 화소 어레이의 코너에 인접한 코너 엘리먼트들 및 상기 코너 엘리먼트들 사이에서 연장하는 금속 라인들을 포함하며,
    상기 코너 엘리먼트들은 상기 금속 라인들로부터 이격되고, 상기 금속 라인들은 상기 화소 어레이의 측면을 따르는 방향으로 연장하는 길이를 가지며, 상기 길이는 상기 화소 어레이의 측면보다 짧고, 상기 코너 엘리먼트들의 폭은 상기 금속 라인들의 폭보다 크며, 상기 코너 엘리먼트들은 상기 금속 라인들의 단부들 사이에 배치되는 것인, 반도체 디바이스를 형성하는 방법.
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102219096B1 (ko) 2014-08-06 2021-02-24 삼성전자주식회사 성능 개선을 위한 패턴 구조가 적용된 반도체 장치
US9728573B2 (en) 2015-01-20 2017-08-08 Taiwan Semiconductor Manufacturing Company Ltd. Backside illuminated image sensor and method of manufacturing the same
KR101700955B1 (ko) * 2015-05-21 2017-01-31 장성은 휴대형 태양전지 패널용 기판 및 그 제조방법
US9842810B1 (en) * 2016-06-08 2017-12-12 Globalfoundries Inc. Tiled-stress-alleviating pad structure
US10985199B2 (en) 2018-10-31 2021-04-20 Taiwan Semiconductor Manufacturing Company Ltd. Image sensor having stress releasing structure and method of forming same
JP7230202B2 (ja) * 2019-07-09 2023-02-28 富士フイルム株式会社 放射線検出器及び放射線画像撮影装置
KR102669257B1 (ko) 2019-07-12 2024-05-28 삼성전자주식회사 패키지 기판 및 이를 포함하는 반도체 패키지
CN115425040A (zh) * 2022-09-21 2022-12-02 武汉新芯集成电路制造有限公司 Bsi图像传感器

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US617729A (en) * 1899-01-17 Blowpipe
US5371411A (en) * 1980-09-01 1994-12-06 Hitachi, Ltd. Resin molded type semiconductor device having a conductor film
US5686356A (en) * 1994-09-30 1997-11-11 Texas Instruments Incorporated Conductor reticulation for improved device planarity
US6177293B1 (en) * 1999-05-20 2001-01-23 Tower Semiconductor Ltd. Method and structure for minimizing white spots in CMOS image sensors
US20020167071A1 (en) * 2001-05-10 2002-11-14 Mu-Chun Wang Guard ring for protecting integrated circuits
TWI229440B (en) * 2003-10-09 2005-03-11 Au Optronics Corp Electrostatic discharge protection structure
US7202550B2 (en) * 2004-06-01 2007-04-10 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated stress relief pattern and registration structure
US7795704B2 (en) * 2007-06-29 2010-09-14 United Microelectronics Corp. Die seal ring and wafer having the same
TWI508273B (zh) 2010-03-19 2015-11-11 Xintec Inc 影像感測元件封裝構件及其製作方法

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