KR20150030291A - 자기 기억 소자 및 그 제조 방법 - Google Patents
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Abstract
자기 기억 소자의 제조 방법은 기판 상에 자기 터널 접합막을 형성하는 것, 상기 자기 터널 접합막 상에 마스크 패턴들을 형성하는 것, 및 상기 마스크 패턴들을 이온 주입 마스크로 사용하여, 복수의 이온 주입 공정들을 차례로 수행하여 상기 자기 터널 접합막 내에 격리 영역을 형성하는 것을 포함한다. 상기 격리 영역은 상기 마스크 패턴들 아래에 각각 배치된 자기 터널 접합 요소들을 정의한다.
Description
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히, 자기 기억 소자 및 그 제조 방법에 관한 것이다.
반도체 소자들은 그들의 소형화, 다기능화, 및/또는 낮은 제조 단가 등으로 인하여 전자 산업에서 널리 사용되고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 반도체 기억 소자의 기능 및 반도체 논리 소자의 기능을 모두 포함하는 시스템 온 칩(system-on-chip; SoC) 등으로 구분될 수 있다.
자기 기억 소자는 자성체들의 자화 방향들을 이용하여 논리 데이터를 저장한다. 반도체 소자들이 고집적화 됨에 따라, 자기 기억 소자 내 패턴들의 폭들 및 간격들이 감소되고 있다. 이로 인하여, 자기 기억 소자의 신뢰성이 저하될 수 있다.
본 발명이 이루고자 하는 일 기술적 과제는 우수한 신뢰성을 갖는 자기 기억 소자 및 그 제조 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 고집적화된 자기 기억 소자 및 그 제조 방법을 제공하는 데 있다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술된 기술적 과제들을 해결하기 위한 자기 기억 소자의 제조 방법을 제공한다. 이 방법은 기판 상에 자기 터널 접합막을 형성하는 것; 기 자기 터널 접합막 상에 마스크 패턴들을 형성하는 것; 및 기 마스크 패턴들을 이온 주입 마스크로 사용하여, 복수의 이온 주입 공정들을 차례로 수행하여 상기 자기 터널 접합막 내에 격리 영역을 형성하는 것을 포함할 수 있다. 상기 격리 영역은 상기 마스크 패턴들 아래에 각각 배치된 자기 터널 접합 요소들을 정의한다.
일 실시예에서, 상기 복수의 이온 주입 공정들을 차례로 수행하는 것은, 제1 불순물들을 주입하는 제1 이온 주입 공정을 수행하는 것; 및 제2 불순물들을 주입하는 제2 이온 주입 공정을 수행하는 것을 포함할 수 있다.
일 실시예에서, 상기 제1 불순물들은 상기 제2 불순물들과 다를 수 있다.
일 실시예에서, 상기 제1 불순물들은 제1 불순물 그룹을 구성하고, 상기 제2 불순물들은 제2 불순물 그룹을 구성할 수 있다. 이때, 상기 제1 및 제2 불순물 그룹들 중에서 어느 하나는 상기 격리 영역에 자기적 격리 특성을 제공할 수 있으며, 상기 제1 및 제2 불순물 그룹들 중에서 다른 하나는 상기 격리 영역에 전기적 격리 특성 및 자기적 격리 특성을 제공할 수 있다.
일 실시예에서, 상기 제1 이온 주입 공정에 의하여 상기 자기 터널 접합막 내에 비정질 영역이 형성할 수 있으며, 상기 제2 이온 주입 공정은 상기 비정질 영역 내에 수행될 수 있다.
일 실시예에서, 상기 방법은 적어도 상기 제1 이온 주입 공정을 수행하기 전에 상기 마스크 패턴들을 갖는 기판 상에 캡핑 절연막을 콘포말하게 형성하는 것을 더 포함할 수 있다.
일 실시예에서, 상기 방법은 상기 자기 터널 접합막을 형성하기 전에 상기 기판 상에 하부 전극막을 형성하는 것을 더 포함할 수 있다. 이 경우에, 상기 복수의 이온 주입 공정들을 수행하는 것은, 상기 마스크 패턴들을 이온 주입 마스크로 사용하여, 상기 복수의 이온 주입 공정들을 차례로 수행하여 상기 자기 터널 접합막 및 상기 하부 전극막 내에 상기 격리 영역을 형성하는 것을 포함할 수 있다. 이때, 상기 격리 영역은 상기 자기 터널 접합 요소들 아래에 각각 배치된 하부 전극들을 더 정의할 수 있다.
일 실시예에서, 상기 마스크 패턴들은 상부 전극들을 각각 포함할 수 있으며, 상기 상부 전극들은 상기 자기 터널 접합 요소들의 상부면들과 각각 접촉될 수 있다.
일 실시예에서, 상기 복수의 이온 주입 공정들의 불순물들에 의하여 상기 격리 영역 내 금속 원소들이 상기 격리 영역의 상부면으로 편석(segregation)될 수 있다. 이 경우에, 상기 방법은 상기 격리 영역을 형성한 후에, 상기 격리 영역의 상부면에 편석된 상기 금속 원소들을 제거하는 것을 더 포함할 수 있다.
상술된 기술적 과제들을 해결하기 위한 자기 기억 소자를 제공한다. 이 소자는 기판 상에 배치된 자기 터널 접합막; 상기 자기 터널 접합막 내에 형성되어, 서로 이격된 자기 터널 접합 요소들을 정의하는 격리 영역; 및 상기 자기 터널 접합 요소들 상에 각각 배치된 마스크 패턴들을 포함할 수 있다. 상기 격리 영역은 제1 불순물들, 상기 제1 불순물들과 다른 제2 불순물들, 및 상기 자기 터널 접합 요소 내 원소들 중에서 적어도 하나와 동일한 원소를 포함할 수 있다.
일 실시예에서, 상기 제1 불순물들은 상기 격리 영역에 자기적 격리 특성을 제공할 수 있으며, 상기 제2 불순물들은 상기 격리 영역에 전기적 격리 특성 및 자기적 격리 특성을 제공할 수 있다.
일 실시예에서, 상기 소자는 상기 자기 터널 접합 요소들 아래에 각각 배치된 하부 전극들을 더 포함할 수 있다. 이 경우에, 상기 격리 영역은 아래로 연장되어 상기 하부 전극들 사이에도 배치될 수 있으며, 상기 격리 영역의 적어도 아랫부분은 상기 하부 전극과 동일한 원소를 더 포함할 수 있다.
일 실시예에서, 상기 마스크 패턴들은 상부 전극들을 각각 포함할 수 있으며, 상기 상부 전극들은 상기 자기 터널 접합 요소들의 상부면들과 각각 접촉될 수 있다.
일 실시예에서, 상기 각 상부 전극은 차례로 적층된 도전 배리어 패턴 및 금속 패턴을 포함할 수 있다.
일 실시예에서, 상기 격리 영역의 상부면은 상기 자기 터널 접합 요소의 상부면 보다 낮을 수 있다.
상술된 바와 같이, 상기 마스크 패턴들을 이용하여 상기 복수의 이온 주입 공정들을 차례로 수행하여 상기 자기터널 접합막 내에 상기 격리 영역을 형성할 수 있다. 상기 격리 영역은 상기 자기 터널 접합 요소들을 정의하고 그리고 상기 자기 터널 접합 요소들을 전기적으로 그리고 자기적으로 격리시킨다. 즉, 상기 자기 터널 접합 요소들은 식각 공정에 의해 물리적으로 분리되지 않는다. 이로 인하여, 식각 공정에 의해 야기되는 여러 문제점들이 방지될 수 있다. 예컨대, 피치(pitch) 감소에 의한 식각 공정의 공정 마진 부족 및/또는 식각 부산물에 의하여 쇼트 불량(short fail) 등이 방지할 수 있다.
또한, 상기 격리 영역은 상기 복수의 이온 주입 공정들을 차례로 수행하는 것에 의해 형성됨으로써, 상기 이온 주입 공정들의 도즈량들이 감소될 수 있다. 이로 인하여, 상기 이온 주입 공정들로 야기될 수 있는 상기 마스크 패턴들의 손상을 최소화시킬 수 있다.
도 1a 내지 도 5a는 본 발명의 실시예들에 따른 자기 기억 소자의 제조 방법을 나타내는 단면도들이다.
도 1b 내지 도 5b는 각각 도 1a 내지 도 5a의 A 부분들의 확대도들이다.
도 6은 본 발명의 실시예들에 따른 자기 기억 소자의 격리 영역 및 자기 터널 접합 요소(magnetic tunnel junction part) 를 형성하는 방법을 나타내는 플로우차트(flowchart)이다.
도 7a는 본 발명의 실시예들에 따른 자기 기억 소자를 나타내는 단면도이다.
도 7b는 도 7a의 A 부분의 확대도이다.
도 8은 본 발명의 일 실시예에 따른 자기 기억 소자의 자기 터널 접합 요소의 변형예를 나타내는 단면도이다.
도 9는 본 발명의 실시예들에 따른 자기 기억 소자들을 포함하는 전자 시스템들의 일 예를 나타내는 블록도이다.
도 10은 실시예들에 따른 자기 기억 소자들을 포함하는 메모리 카드들의 일 예를 나타내는 블록도이다.
도 1b 내지 도 5b는 각각 도 1a 내지 도 5a의 A 부분들의 확대도들이다.
도 6은 본 발명의 실시예들에 따른 자기 기억 소자의 격리 영역 및 자기 터널 접합 요소(magnetic tunnel junction part) 를 형성하는 방법을 나타내는 플로우차트(flowchart)이다.
도 7a는 본 발명의 실시예들에 따른 자기 기억 소자를 나타내는 단면도이다.
도 7b는 도 7a의 A 부분의 확대도이다.
도 8은 본 발명의 일 실시예에 따른 자기 기억 소자의 자기 터널 접합 요소의 변형예를 나타내는 단면도이다.
도 9는 본 발명의 실시예들에 따른 자기 기억 소자들을 포함하는 전자 시스템들의 일 예를 나타내는 블록도이다.
도 10은 실시예들에 따른 자기 기억 소자들을 포함하는 메모리 카드들의 일 예를 나타내는 블록도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명 되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서 '및/또는' 이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 또한, 다른 요소에 '연결된다' 또는 '커플된다'는 표현은 다른 요소에 직접 연결 또는 커플링 되거나, 다른 요소와의 사이에 개재되는 요소가 존재할 수 있다.
본 명세서에서, 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다. 본 명세서에서 사용되는 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서, '포함한다'는 표현이 사용된 구성 요소, 단계, 동작 및/또는 소자에, 하나 이상의 다른 구성 요소, 다른 단계, 다른 동작, 및/또는 다른 소자가 존재 또는 추가되는 것이 배제되지 않는다.
또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들(또는 층들)이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제1 막(또는 제1 층)으로 언급된 것이 다른 실시예에서는 제2 막(또는 제2 층)로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 구성들의 크기 및 두께 등은 명확성을 위하여 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드 지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1a 내지 도 5a는 본 발명의 실시예들에 따른 자기 기억 소자의 제조 방법을 나타내는 단면도들이고, 도 1b 내지 도 5b는 각각 도 1a 내지 도 5a의 A 부분들의 확대도들이다. 도 6은 본 발명의 실시예들에 따른 자기 기억 소자의 격리 영역 및 자기 터널 접합 요소(magnetic tunnel junction part) 를 형성하는 방법을 나타내는 플로우차트(flowchart)이다.
도 1a, 도 1b, 및 도 6을 참조하면, 하부 층간 절연막(103)이 기판(100) 상에 형성될 수 있다. 상기 기판(100)은 반도체 기판(예컨대, 실리콘 기판, 게르마늄 기판, 또는 실리콘-게르마늄 기판)을 포함할 수 있다. 일 실시예에서, 상기 기판(100)은 상기 반도체 기판에 형성된 스위칭 소자들(미도시)을 더 포함할 수 있다. 상기 스위칭 소자들은 전계 효과 트랜지스터들 또는 PN 다이오드들일 수 있다. 상기 하부 층간 절연막(103)은 상기 스위칭 소자들을 덮을 수 있다. 상기 하부 층간 절연막(103)은 실리콘 산화막, 실리콘 질화막, 및/또는 실리콘 산화질화막을 포함할 수 있다.
콘택 플러그들(105)이 상기 하부 층간 절연막(103)을 관통하도록 형성될 수 있다. 상기 각 콘택 플러그(105)는 상기 각 스위칭 소자의 일 단자와 전기적으로 연결될 수 있다. 상기 콘택 플러그들(105)은 도전 물질로 형성된다. 예컨대, 상기 콘택 플러그들(105)은 도핑된 반도체 물질, 금속(예컨대, 티타늄, 탄탈륨, 및/또는 텅스텐), 도전성 금속 질화물(예컨대, 티타늄 질화물 및/또는 탄탈륨 질화물), 및 금속-반도체 화합물(예컨대, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다.
하부 전극막(110)이 상기 하부 층간 절연막(103) 및 콘택 플러그들(105) 상에 형성될 수 있다. 상기 하부 전극막(110)은 도전성 금속 질화물(예컨대, 티타늄 질화물 및/또는 탄탈륨 질화물) 및 금속(예컨대, 티타늄 및/또는 탄탈륨) 중에서 적어도 하나를 포함할 수 있다.
자기 터널 접합막(120, magnetic tunnel junction layer)을 상기 하부 전극막(110) 상에 형성할 수 있다(S200). 도 1b에 개시된 바와 같이, 상기 자기 터널 접합막(120)은 기준층(50), 자유층(70), 및 상기 기준층(50) 및 자유층(70) 사이에 개재된 터널 배리어막(60)을 포함할 수 있다. 상기 기준층(50)은 일 방향으로 고정된 자화방향을 가질 수 있는 자성 물질 및/또는 자성 구조체를 포함할 수 있다. 상기 자유층(70)은 상기 기준층(50)의 자화방향에 평행한 방향 및 반평행한 방향 중에 어느 하나로 변경 가능한 자화 방향을 갖는 자성 물질 및/또는 자성 구조체를 포함할 수 있다.
일 실시예에서, 7b에 개시된 바와 같이, 상기 기준층(50) 및 자유층(70)의 각각은 상기 기판(100)의 상부면에 대하여 실질적으로 수직한(perpendicular) 자화 방향을 갖는 수직 자성 구조체 및/또는 수직 자성 물질을 포함할 수 있다. 상기 수직 자성 구조체는 교대로 그리고 반복적으로 적층된 자성층들 및 비자성층들을 포함할 수 있다. 예컨대, 상기 수직 자성 구조체는 (Co/Pt)n, (CoFe/Pt)n, (CoFe/Pd)n, (Co/Pd)n, (Co/Ni)n, (CoNi/Pt)n, (CoCr/Pt)n 또는 (CoCr/Pd)n (n은 적층 횟수) 등에서 적어도 하나를 포함할 수 있다. 예컨대, 상기 수직 자성 물질은 CoFeTb, CoFeGd, CoFeDy, 또는 L10 구조를 갖는 수직 자성 물질(예컨대, L10 구조의 FePt, L10 구조의 FePd, L10 구조의 CoPd, 또는 L10 구조의 CoPt 등)을 포함할 수 있다. 이때, 상기 기준층(50)은 상기 자유층(70)에 비하여 두꺼울 수 있으며, 및/또는 상기 기준층(50)의 보자력이 상기 자유층(70)의 보자력 보다 클 수 있다.
다른 실시예에서, 상기 기준층(50) 및 자유층(70)의 각각은 상기 기판(100)의 상부면에 대하여 실질적으로 수평한 자화방향을 갖는 수평 자성 물질을 포함할 수 있다. 이 경우에, 상기 기준층(50) 및 자유층(70)의 각각은 강자성 물질(예컨대, CoFeB, CoFe, NiFe, 또는 CoFeNi 등)을 포함할 수 있다. 상기 기준층(50)은 상기 기준층(50) 내 강자성 물질의 자화방향을 고정시키는(pinning) 반강자성 물질(예컨대, PtMn, IrMn, MnO, MnS, 또는 MnTe 등)을 더 포함할 수 있다. 이 경우에, 상기 기준층(50)은 합성 반강자성 구조(synthetic anti-ferromagnetic structure)을 가질 수 있다.
상기 터널 배리어막(60)은 산화마그네슘(magnesium oxide), 산화티타늄(titanium oxide), 산화알루미늄(aluminum oxide), 산화마그네슘아연(magnesium-zinc oxide) 또는 산화마그네슘붕소(magnesium-boron oxide) 등에서 적어도 하나를 포함할 수 있다.
도 1b에 개시된 바와 같이, 상기 기준층(50), 상기 터널 배리어막(60), 및 상기 자유층(70)은 상기 하부 전극막(110) 상에 차례로 적층될 수 있다. 이와는 달리, 상기 자유층(70)이 상기 터널 배리어막(60) 아래에 배치될 수 있으며, 상기 기준층(50)이 상기 터널 배리어막(60) 상에 배치될 수 있다.
마스크막(140)이 상기 자기 터널 접합막(120) 상에 형성될 수 있다. 일 실시예에서, 상기 마스크막(140)은 차례로 적층된 상부 전극막(130) 및 하드마스크막(135)을 포함할 수 있다. 상기 하드마스크막(135)은 절연막, 예컨대, 실리콘 산화막, 실리콘 질화막, 및/또는 실리콘 산화질화막으로 형성될 수 있다. 상기 상부 전극막(130)은 도전 물질로 형성된다. 상기 상부 전극막(130)은 상기 자기 터널 접합막(120)의 상부면과 접촉될 수 있다. 일 실시예에서, 상기 상부 전극막(130)은 차례로 적층된 도전 배리어막(125) 및 금속막(127)을 포함할 수 있다. 예컨대, 상기 도전 배리어막(125)은 도전성 금속 질화막(예컨대, 티타늄 질화막, 탄탈륨 질화막, 또는 텅스텐 질화막 등)을 포함할 수 있다. 상기 금속막(127)은 텅스텐막을 포함할 수 있다.
도 2a, 도 2b, 및 도 6을 참조하면, 상기 마스크막(140)을 패터닝하여 상기 자기 터널 접합막(120) 상에 마스크 패턴들(140a)을 형성할 수 있다 (S210). 상기 마스크 패턴들(140a)은 서로 이격된다. 상기 마스크 패턴들(140a) 사이의 상기 자기 터널 접합막(120)은 노출될 수 있다.
상기 각 마스크 패턴(140a)은 차례로 적층된 상부 전극(130a) 및 하드마스크 패턴(135a)을 포함할 수 있다. 상기 상부 전극(130a)은 차례로 적층된 도전 배리어 패턴(125a) 및 금속 패턴(127a)을 포함할 수 있다.
도 3a, 도 3b, 도 4a, 도 4b, 및 도 6을 참조하면, 상기 마스크 패턴들(140a)을 이온 주입 마스크로 사용하여 복수의 이온 주입 공정들을 차례로 수행하여 격리 영역(122a, isolation region)을 형성한다(S220). 일 실시예에서, 상기 복수의 이온 주입 공정들은 제1 이온 주입 공정(150) 및 제2 이온 주입 공정(160)을 포함할 수 있다.
구체적으로, 도 3a 및 도 3b에 개시된 바와 같이, 상기 마스크 패턴들(140a)을 이온 주입 마스크로 사용하여 상기 제1 이온 주입 공정(150)을 수행한다. 상기 제1 이온 주입 공정(150)에 의해 제1 불순물들이 상기 마스크 패턴들(140a) 사이의 상기 자기 터널 접합막(120) 내에 주입되어 제1 불순물 주입 영역(122)이 형성될 수 있다. 이때, 상기 제1 불순물들은 상기 자기 터널 접합막(120) 아래의 상기 하부 전극막(110) 내에도 주입된다. 이로써, 상기 제1 불순물 주입 영역(122)은 상기 자기 터널 접합막(120) 및 상기 하부 전극막(110) 내에 형성된다.
상기 제1 불순물 주입 영역(122)은 상기 마스크 패턴들(140a) 아래에 각각 배치된 자기 터널 접합 요소들(121)을 정의한다. 즉, 상기 제1 불순물 주입 영역(122)은 상기 자기 터널 접합 요소들(121) 사이에 배치된다. 상기 자기 터널 접합 요소들(121)은 상기 마스크 패턴들(140a) 아래에 각각 배치된 상기 자기 터널 접합막(120)의 일부분들에 각각 해당한다. 다시 말해서, 상기 제1 이온 주입 공정 시에 상기 자기 터널 접합 요소들(121)은 상기 마스크 패턴들(140a)에 덮혀짐으로써, 상기 제1 불순물들이 상기 자기 터널 접합 요소들(121) 내에 주입되지 않는다. 상기 자기 터널 접합 요소들(121)은 서로 이격 된다. 도 3b에 개시된 바와 같이, 상기 터널 접합 요소(121)는 기준 패턴(51), 자유 패턴(71), 및 상기 기준 및 자유 패턴들(51, 71) 사이에 개재된 터널 배리어 패턴(61)을 포함한다. 상기 기준 패턴(51), 상기 터널 배리어 패턴(61), 및 상기 자유 패턴(71)은 상기 마스크 패턴(140a) 아래에 배치된 상기 기준층(50)의 일부분, 상기 터널 배리어막(60)의 일부분, 및 상기 자유층(70)의 일부분에 각각 해당한다.
또한, 상기 제1 불순물 주입 영역(122)은 상기 자기 터널 접합 요소들(121) 아래에 각각 배치된 하부 전극들(110a)을 정의할 수 있다. 상기 하부 전극들(110a)도 서로 이격 된다. 다시 말해서, 상기 제1 불순물 주입 영역(122)은 상기 하부 전극들(110a) 사이에도 배치된다. 상기 하부 전극들(110a)은 상기 마스크 패턴들(140a) 아래에 배치된 상기 하부 전극막(110)의 일부분들에 각각 해당한다. 상기 하부 전극들(110a)은 상기 콘택 플러그들(105)과 각각 접속될 수 있다.
상기 제1 불순물 주입 영역(122)는 상기 제1 불순물들 및 상기 터널 접합 요소들(121) 내 원소들 중에서 적어도 하나와 동일한 원소를 포함한다. 적어도 상기 하부 전극들(110a) 사이에 위치한 상기 제1 불순물 주입 영역(122)의 아랫부분은 상기 하부 전극(110a)과 동일한 원소를 더 포함할 수 있다.
상기 제1 이온 주입 공정(150)을 수행하기 전에, 제1 캡핑 절연막(145)이 상기 마스크 패턴들(140a)을 갖는 기판(100) 상에 콘포말하게 형성될 수 있다. 상기 제1 이온 주입 공정(150)을 수행할 때, 상기 제1 캡핑 절연막(145)은 상기 자기 터널 접합막(120)을 보호할 수 있다. 예컨대, 상기 제1 캡핑 절연막(145)에 의해 상기 자기 터널 접합 요소들(121)의 자성 열화를 최소화되거나 방지될 수 있다. 또한, 상기 상기 제1 캡핑 절연막(145)에 의해 상기 자기 터널 접합 요소들(121)의 프로파일(profile)이 확보될 수 있다. 예컨대, 상기 제1 캡핑 절연막(145)은 실리콘 질화물(SiN), 실리콘 산화물(SiO2), 탄소(C), 실리콘-탄소 질화물(SiCN), 실리콘 산화질화물(SiON), 및/또는 저유전 물질(low-k dielectric material)을 포함할 수 있다.
일 실시예에서, 상기 제1 불순물 주입 영역(122)은 비정질 영역일 수 있다. 다시 말해서, 상기 주입된 제1 불순물들에 의하여 상기 제1 불순물 주입 영역은 비정질 상태로 형성될 수 있다.
상기 제1 이온 주입 공정(150) 후에, 도 4a 및 도 4b에 개시된 바와 같이 상기 제2 이온 주입 공정(160)을 수행할 수 있다. 상기 제2 이온 주입 공정(160) 전 및 상기 제1 이온 주입 공정(150) 후에, 제2 캡핑 절연막(155)이 상기 기판(100) 상에 콘포말하게 형성할 수 있다. 상기 제2 캡핑 절연막(155)은 상기 제2 이온 주입 공정(160)으로부터 상기 자기 터널 접합 요소들(121)을 보호할 수 있다. 즉, 상기 제2 이온 주입 공정(160)을 수행 할 때, 상기 제2 캡핑 절연막(155)로 인하여 상기 자기 터널 접합 요소들(121)의 자성 열화를 최소화되거나 방지될 수 있으며, 상기 자기 터널 접합 요소들(121)의 프로파일들이 확보될 수 있다. 예컨대, 상기 제2 캡핑 절연막(155)은 상기 제1 캡핑 절연막(145)은 실리콘 질화물(SiN), 실리콘 산화물(SiO2), 탄소(C), 실리콘-탄소 질화물(SiCN), 실리콘 산화질화물(SiON), 및/또는 저유전 물질을 포함할 수 있다.
일 실시예에서, 상기 제1 이온 주입 공정(150)을 수행한 후에, 상기 제1 캡핑 절연막(145)이 제거될 수 있다. 이 경우에, 상기 제2 캡핑 절연막(155)은 상기 제1 불순물 주입 영역(121) 바로 위(directly on)에 형성될 수 있다. 다른 실시예에서, 상기 제1 이온 주입 공정(150) 후에 상기 제1 캡핑 절연막(145)의 적어도 일부가 잔존되는 경우에, 상기 제2 캡핑 절연막(155)은 상기 잔존된 제1 캡핑 절연막(145)에 형성될 수 있다. 이와는 또 다르게, 상기 제1 이온 주입 공정(150) 후에 상기 제1 캡핑 절연막(145)의 적어도 일부가 잔존된 경우에, 상기 제2 캡핑 절연막(155)은 생략될 수도 있다.
상기 제2 이온 주입 공정(160)에 의하여 제2 불순물들이 상기 제1 불순물 주입 영역(122)에 주입되어, 상기 격리 영역(122a)이 형성될 수 있다. 상기 자기 터널 접합 요소들(121)은 상기 격리 영역(122a)에 의하여 서로 전기적으로 그리고 자기적으로 격리된다. 또한, 상기 하부 전극들(110a)도 상기 격리 영역(122a)에 의해 서로 전기적으로 격리된다. 즉, 상기 하부 전극들(110a)은 상기 복수의 이온 주입 공정들의 불순물들이 상기 하부 전극막(110) 내에 제공되어 형성된 상기 격리 영역(122a)의 아랫부분에 의해 서로 전기적으로 격리된다.
일 실시예에서, 상기 제1 불순물들은 상기 제2 불순물들과 다를 수 있다. 구체적으로, 상기 제1 불순물들의 종류는 상기 제2 불순물들의 종류와 다를 수 있다. 상기 제1 이온 주입 공정(150)의 상기 제1 불순물들을 제1 불순물 그룹으로 정의하고, 상기 제2 이온 주입 공정(160)의 상기 제2 불순물들을 제2 불순물 그룹으로 정의한다. 상기 제1 및 제2 불순물 그룹들 중에서 어느 하나는 상기 격리 영역(122a)에 자기적 격리 특성을 제공하고, 상기 제1 및 제2 불순물 그룹들 중에서 다른 하나는 상기 격리 영역(122a)에 전기적 격리 특성 및 자기적 격리 특성을 제공한다.
일 실시예에서, 상기 제1 이온 주입 공정(150)의 상기 제1 불순물들이 상기 자기적 격리 특성을 상기 격리 영역(122a)에 제공할 수 있다. 이 경우에, 상기 제1 불순물들은 아세닉(arsenic; As), 인(phosphorus; P), 질소(nitrogen; N), 붕소(boron; B), 탄소(carbon; C), 실리콘(silicon; Si), 갈륨(gallium; Ga), 게르마늄(germanium; Ge), 셀렌(selenium; Se), 인듐(indium; In), 주석(tin; Sn), 안티몬(antimony; Sb), 납(lead; Pb), 네온(neon; Ne), 아르곤(argon; Ar), 크립톤(krypton; Kr), 및 크세논(xenon; Xe) 중에서 적어도 하나를 포함할 수 있다. 상기 제2 이온 주입 공정(160)의 상기 제2 불순물들이 상기 전기적 격리 특성 및 상기 자기적 격리 특성을 상기 격리 영역(122a)에 제공할 수 있다. 이 경우에, 상기 제2 불순물들은 산소(O) 및 질소(N) 중에서 적어도 하나를 포함할 수 있다. 특히, 상기 제2 불순물들은 산소(O)를 포함할 수 있다.
다른 실시예에서, 상기 제1 이온 주입 공정(150)의 상기 제1 불순물들이 상기 전기적 및 자기적 격리 특성들을 상기 격리 영역(122a)에 제공하고, 상기 제2 이온 주입 공정(160)의 상기 제2 불순물들이 상기 자기적 격리 특성을 상기 격리 영역(122a)에 제공할 수도 있다. 이 경우에, 상기 제1 불순물들이 산소 및 질소 중에서 적어도 하나를 포함할 수 있으며, 상기 제2 불순물들이 아세닉(As), 인(P), 질소(N), 붕소(B), 탄소(C), 실리콘(Si), 갈륨(Ga), 게르마늄(Ge), 셀렌(Se), 인듐(In), 주석(Sn), 안티몬(Sb), 납(Pb), 네온(Ne), 아르곤(Ar), 크립톤(Kr), 및 크세논(Xe) 중에서 적어도 하나를 포함할 수 있다.
일 실시예에서, 상기 제1 이온 주입 공정(150)의 도즈(dose)량은 상기 제2 이온 주입 공정(160)의 도즈량과 다를 수 있다. 예컨대, 상기 제1 이온 주입 공정(150)의 상기 도즈량은 상기 제2 이온 주입 공정(160)의 상기 도즈량 보다 적을 수 있다. 이와는 달리, 상기 제1 이온 주입 공정(150)의 상기 도즈량이 상기 제2 이온 주입 공정(160)의 상기 도즈량 보다 클 수도 있다. 다른 실시예에서, 상기 제1 이온 주입 공정(150)의 상기 도즈량은 상기 제2 이온 주입 공정(160)의 상기 도즈량과 실질적으로 동일할 수도 있다.
상술된 바와 같이, 상기 자기 터널 접합 요소들(121)은 상기 자기 터널 접합막(120) 내에 형성된 상기 격리 영역(122)에 의하여 서로 자기적으로 그리고 전기적으로 격리된다. 즉, 상기 자기 터널 접합 요소들(121)은 식각 공정에 의해 분리되지 않는다. 이로 인하여, 식각 공정에 의해 야기되는 여러 문제점들이 방지될 수 있다. 예컨대, 피치(pitch) 감소에 의한 식각 공정의 공정 마진 부족 및/또는 식각 부산물에 의하여 쇼트 불량(short fail) 등이 방지할 수 있다.
또한, 상기 격리 영역(122a)은 상기 복수의 이온 주입 공정들을 차례로 수행하는 것에 의해 형성된다. 이로 인하여, 상기 이온 주입 공정들의 도즈량들이 감소될 수 있다. 구체적으로, 상기 제1 이온 주입 공정(150)에 의해 형성된 상기 제1 불순물 주입 영역(122)은 비정질 상태일 수 있다. 다시 말해서, 상기 제1 불순물 주입 영역(122) 내 원자들 간 결합력이 약해지거나, 원자들 간의 결합들(bonds)이 끊어질 수 있다. 이로 인하여, 상기 제2 이온 주입 공정의 도즈량이 감소될지라도, 상기 제1 및 제2 불순물들은 상기 격리 영역(122a) 내 다른 원자들과 반응하여, 상기 격리 영역(122a)은 상기 자기적 및 전기적 격리 특성들을 가질 수 있다.
만약 하나의 이온 주입 공정으로 격리 영역을 형성하면, 자기 터널 접합 요소들 간의 자기적 및 전기적 격리를 위하여, 상기 하나의 이온 주입 공정의 도즈량이 클 수 있다. 이 경우에, 높은 도즈량으로 인하여 상기 마스크 패턴들(140a)이 손상되거나 부분적으로 제거될 수 있다. 특히, 상기 마스크 패턴(140a) 내 상기 상부 전극(130a)이 손상되어, 상기 상부 전극(130a)과 이에 접속된 후속의 도전체(예컨대, 상부 콘택 플러그)간의 접촉 저항이 증가될 수 있다. 하지만, 상술된 본 발명의 실시예들에 따르면, 상기 격리 영역(122a)은 적은 도즈량들을 이용하는 복수의 이온 주입 공정들을 수행하는 것에 의해 형성됨으로써, 상기 마스크 패턴들(140a, 특히, 상기 상부 전극들(130a)의 손상을 최소화할 수 있다. 그 결과, 우수한 신뢰성을 갖고 높은 집적도를 갖는 자기 기억 소자를 구현할 수 있다.
상술된 실시예들에서, 상기 복수의 이온 주입 공정들은 상기 제1 및 제2 이온 주입 공정들(150, 160)을 포함한다. 하지만, 본 발명은 여기에 한정되지 않는다. 다른 실시예들에서, 상기 복수의 이온 주입 공정들은 상기 제2 이온 주입 공정(160) 후에 수행되는 적어도 하나의 추가 이온 주입 공정을 더 포함할 수 있다. 상기 추가 이온 주입 공정의 불순물들은 상기 제1 불순물들, 상기 제2 불순물들, 또는 상기 제1 및 제2 불순물들의 혼합물을 포함할 수 있다. 상기 추가 이온 주입 공정이 수행되기 직전에, 추가 캡핑 절연막이 상기 기판(100) 상에 형성될 수도 있다. 상기 추가 캡핑 절연막은 상기 제1 캡핑 절연막(145)과 동일한 물질로 형성될 수 있다.
한편, 상술된 실시예들에서 상기 제1 불순물들은 상기 제2 불순물들과 다르다. 하지만, 본 발명은 여기에 한정되지 않는다. 다른 실시예에 따르면, 상기 제1 불순물들은 상기 제2 불순물들과 동일할 수도 있다. 이 경우에, 상기 제1 및 제2 불순물들의 모두가 상기 격리 영역(122a)에 상기 전기적 및 자기적 격리 특성들을 제공할 수 있다. 예컨대, 상기 제1 및 제2 불순물들은 산소 및 질소 중에서 적어도 하나를 포함할 수 있다. 특히, 상기 제1 및 제2 불순물들은 산소를 포함할 수 있다.
도 5a 및 도 5b를 참조하면, 일 실시예에서, 상기 복수의 이온 주입 공정들의 불순물들이 상기 격리 영역(122a) 내에 주입되어, 상기 격리 영역(122a) 내 금속 원자들이 상기 격리 영역(122a)의 상부면에 편석(segregation)될 수 있다. 이로써, 상기 격리 영역(122a)의 상부면에 상기 금속 원자들의 편석층이 형성될 수 있다. 이 경우에, 상기 격리 영역(122a)의 상부면에 편석된 금속 원자들을 식각 공정으로 제거할 수 있다. 이때, 상기 편석층 아래의 상기 격리 영역(122a)은 잔존된다. 이로써, 상기 격리 영역(122a)의 상부면은 상기 자기 터널 접합 요소(121)의 상부면 보다 낮을 수 있다. 상기 편석층은 반응성 식각 공정, 이방성 식각 공정(예컨대, 건식 식각 공정, 반응성 이온 식각 공정, 또는 이온 빔 식각 공정), 또는 등방성 식각 공정(예컨대, 습식 식각 공정)에 의해 제거될 수 있다. 상기 편석된 금속 원자들은 상기 자기 터널 접합 요소들(121) 내 원소들 중에서 적어도 하나와 동일할 수 있다.
상기 제1 및/또는 제2 캡핑 절연막들(145 및/또는 155)가 상기 격리 영역(122a)에 잔존된 경우에, 상기 제1 및/또는 제2 캡핑 절연막들(145 및/또는 155) 및 그 아래의 상기 편석층이 식각될 수 있다. 일 실시예에서, 상기 편석층이 상기 이방성 식각 공정으로 식각되는 경우에, 제1 캡핑 절연 스페이서(145a) 및 제2 캡핑 절연 스페이서(155a)가 상기 각 마스크 패턴(140a)의 측벽 상에 차례로 형성될 수 있다. 상기 제1 및 제2 캡핑 절연 스페이서들(145a, 155a)은 상기 잔존된 제1 및 제2 캡핑 절연 스페이서들(145a, 155a)의 일부분들에 각각 해당할 수 있다. 다른 실시예에서, 상기 편석층이 상기 등방성 식각 공정에 의해 제거되는 경우에, 상기 각 마스크 패턴(140a)의 측벽 상의 제1 및 제2 캡핑 절연막들(145, 155)도 제거될 수 있다. 또 다른 실시예에서, 상기 제1 및 제2 캡핑 절연막들(145, 155)은 상기 복수의 이온 주입 공정들에 의해 제거될 수도 있다.
다른 실시예에서, 상기 편석층은 생성되지 않을 수도 있다. 이 경우에, 상기 편석층을 제거하는 공정은 생략될 수 있다.
후속 공정들은 도 7a를 참조하여 설명한다. 도 7a를 참조하여, 보호 절연막(165)이 상기 기판(100)의 상부면 전체 상에 콘포말하게 형성될 수 있다. 상기 보호 절연막(165)은 실리콘 질화막 및/또는 실리콘 산화질화막을 포함할 수 있다. 상부 층간 절연막(170)이 상기 보호 절연막(165) 상에 형성될 수 있다. 상기 상부 층간 절연막(170)은 실리콘 산화막을 포함할 수 있다.
이어서, 상부 콘택 플러그들(175)이 상기 상부 층간 절연막(170), 상기 보호 절연막(165) 및 하드 마스크 패턴들(135a)을 관통하도록 형성될 수 있다. 상기 상부 콘택 플러그들(175)은 상기 상부 전극들(130a)과 각각 접속될 수 있다. 일 실시예에서, 상기 하드 마스크 패턴들(135a)은 상기 복수의 이온 주입 공정들 및/또는 상기 편석층을 제거하는 공정에서 제거될 수도 있다. 이 경우에, 상기 상부 콘택 플러그들(175)은 상기 상부 층간 절연막(170) 및 상기 보호 절연막(165)을 관통할 수 있다.
상기 상부 콘택 플러그들(175)은 금속(예컨대, 티타늄, 탄탈륨, 및/또는 텅스텐) 및 도전성 금속 질화물(예컨대, 티타늄 질화물, 탄탈륨 질화물, 및/또는 텅스텐 질화물) 중에서 적어도 하나를 포함할 수 있다. 배선(180)이 상기 상부 층간 절연막(170) 상에 형성될 수 있다. 상기 배선(180)은 일 방향으로 배열된 상기 상부 콘택 플러그들(175)과 접속될 수 있다. 일 실시예에서, 상기 배선(180)은 비트 라인에 해당할 수 있다. 상기 배선(180)은 금속(예컨대, 티타늄, 탄탈륨, 및/또는 텅스텐) 및 도전성 금속 질화물(예컨대, 티타늄 질화물, 탄탈륨 질화물, 및/또는 텅스텐 질화물) 중에서 적어도 하나를 포함할 수 있다.
도 7a는 본 발명의 실시예들에 따른 자기 기억 소자를 나타내는 단면도이고, 도 7b는 도 7a의 A 부분의 확대도이다. 도 8은 본 발명의 일 실시예에 따른 자기 기억 소자의 자기 터널 접합 요소의 변형예를 나타내는 단면도이다. 이하에서, 설명의 편의 및 용이성을 위하여, 상술된 내용과 중복되는 내용들은 생략하거나 간략히 설명한다.
도 7a 및 도 7b를 참조하면, 하부 층간 절연막(103)이 기판(100) 상에 배치될 수 있다. 상기 하부 층간 절연막(103)은 상기 기판(100) 상에 형성된 스위칭 소자들(미도시)을 덮을 수 있다. 콘택 플러그들(105)이 상기 하부 층간 절연막(103)을 관통할 수 있다. 상기 각 콘택 플러그(105)는 상기 각 스위칭 소자의 일 단자에 접속될 수 있다.
자기 터널 접합막(120)이 상기 하부 층간 절연막(103) 상에 배치될 수 있다. 격리 영역(122a)이 상기 자기 터널 접합막(120) 내에 형성되어, 서로 이격된 자기 터널 접합 요소들(121)을 정의할 수 있다. 다시 말해서, 상기 자기 터널 접합 요소들(121)은 상기 격리 영역(122a)에 의하여 서로 전기적으로 그리고 자기적으로 격리된다. 마스크 패턴들(140a)이 상기 자기 터널 접합 요소들(121) 상에 각각 배치될 수 있다. 도 3a, 3b, 4a, 및 도 4b를 참조하여 설명한 것과 같이, 상기 자기 터널 접합 요소들(121)은 상기 복수의 이온 주입 공정들의 불순물들이 주입되지 않은 상기 자기 터널 접합막(120)의 일부분들에 각각 해당할 수 있다. 상기 격리 영역(122a)은 상기 복수의 이온 주입 공정들의 불순물들이 주입된 상기 자기 터널 접합막(120)의 부분에 해당할 수 있다.
상기 격리 영역(122a)은 제1 불순물들, 상기 제1 불순물들과 다른 제2 불순물들, 및 상기 자기 터널 접합 요소(121) 내 원소들 중에서 적어도 하나와 동일한 원소를 포함할 수 있다. 상기 제1 불순물들은 상기 격리 영역(122a)에 자기적 격리 특성을 제공할 수 있다. 상기 제2 불순물들은 상기 격리 영역(122a)에 전기적 격리 특성 및 자기적 격리 특성을 제공할 수 있다. 예컨대, 상기 제1 불순물들은 아세닉(As), 인(P), 질소(N), 붕소(B), 탄소(C), 실리콘(Si), 갈륨(Ga), 게르마늄(Ge), 셀렌(Se), 인듐(In), 주석(Sn), 안티몬(Sb), 납(Pb), 네온(Ne), 아르곤(Ar), 크립톤(Kr), 및 크세논(Xe) 중에서 적어도 하나를 포함할 수 있다. 예컨대, 상기 제2 불순물들은 산소 및 질소 중에서 적어도 하나를 포함할 수 있다. 특히, 상기 제2 불순물들은 산소를 포함할 수 있다.
도 7b에 개시된 바와 같이, 상기 각 자기 터널 접합 요소(121)는 기준 패턴(51), 자유 패턴(71), 및 상기 기준 및 자유 패턴들(51, 71) 사이에 개재된 터널 배리어 패턴(61)을 포함할 수 있다. 상기 기준 패턴(51)은 일 방향으로 고정된 자화방향(300)을 갖고, 상기 자유 패턴(71)은 상기 상기 기준 패턴(51)의 자화방향에 평행한 방향 및 반평행한 방향 중에 어느 하나로 변경 가능한 자화 방향(310)을 갖는다. 일 실시예에서, 도 7b에 개시된 바와 같이, 상기 기준 및 자유 패턴들(51, 71)의 자화방향들(300, 310)은 상기 기판(100)의 상면에 대하여 실질적으로 수직할 수 있다. 다른 실시예에서, 도 8에 개시된 바와 같이, 자기 터널 접합 요소(121a)의 기준 및 자유 패턴들(51a, 71a)의 자화 방향들(400, 410)은 상기 기판(100)의 상부면에 평행할 수 있다. 상기 기준 및 자유 패턴들(51, 51a, 71, 71a)의 물질들 및/또는 구조들은 도 1a 및 도 1b를 참조하여 설명한 상기 기준 및 자유층들(50, 70)의 그것들과 동일할 수 있다. 도 8에서, 참조부호 61a는 터널 배리어 패턴을 나타낸다. 상기 터널 배리어 패턴(61 또는 61a)는 도 1a 및 도 1b를 참조하여 설명한 터널 배리어막(60)과 동일한 물질로 형성될 수 있다.
상기 자유 패턴(71 또는 71a)의 자화 방향(310 또는 410)은 상기 자기 터널 접합 요소(121 또는 121a)을 통하여 흐르는 프로그램 전류 내 전자들의 스핀 토크(spin torque)에 의해 변경될 수 있다.
하부 전극들(110a)이 상기 자기 터널 접합 요소들(121) 아래에 각각 배치된다. 이때, 상기 격리 영역(122a)은 아래로 연장되어 상기 하부 전극들(110a) 사이에 배치된다. 즉, 상기 하부 전극들(110a)은 상기 격리 영역(122a)에 의하여 서로 전기적으로 격리된다. 적어도 상기 하부 전극들(110a) 사이에 위치한 상기 격리 영역(122a)의 아랫부분은 상기 하부 전극(110a) 내 원소와 동일한 원소를 더 포함한다. 상기 하부 전극들(110a)은 상기 자기 터널 접합 요소들(121)의 하부면들과 각각 접촉될 수 있다. 상기 하부 전극들(110a)은 상기 하부 층간 절연막(103) 상에 배치되어 상기 콘택 플러그들(105)과 각각 연결될 수 있다.
상기 각 마스크 패턴(140a)은 상부 전극(130a)을 포함할 수 있다. 상기 상부 전극(130a)은 상기 자기 터널 접합 요소(121)의 상부면과 접촉될 수 있다. 일 실시예에서, 상기 상부 전극(130a)은 차례로 적층된 도전 배리어 패턴(125a) 및 금속 패턴(127a)을 포함할 수 있다. 상기 마스크 패턴(140a)은 상기 상부 전극(130a) 상에 배치된 하드마스크 패턴(135a)을 더 포함할 수 있다. 다른 실시예에서, 상기 하드마스크 패턴(135a)은 생략될 수도 있다.
일 실시예에서, 상기 격리 영역(122a)의 상부면은 상기 자기 터널 접합 요소들(121)의 상부면들 보다 낮을 수 있다. 제1 및 제2 캡핑 절연 스페이서들(145a, 155a)이 상기 각 마스크 패턴(140a)의 측벽 상에 차례로 적층될 수 있다. 이와는 달리, 상기 제1 및 제2 캡핑 절연 스페이서들(145a, 155a)은 생략될 수도 있다.
보호 절연막(165)이 상기 마스크 패턴들(140a) 및 상기 격리 영역(122a) 상에 콘포말하게 배치될 수 있다. 상부 층간 절연막(170)이 상기 보호 절연막(165) 상에 배치될 수 있다. 상부 콘택 플러그들(175)이 상기 상부 층간 절연막(170), 보호 절연막(165) 및 하드마스크 패턴들(135a)을 관통할 수 있다. 상기 상부 콘택 플러그들(175)은 상기 상부 전극들(130a)에 각각 접속될 수 있다. 배선(180)이 상기 상부 층간 절연막(170) 상에 배치되어 일 방향으로 배열된 상기 상부 콘택 플러그들(175)과 연결될 수 있다.
상술된 실시예들에서 개시된 자기 기억 소자들은 다양한 형태들의 반도체 패키지(semiconductor package)로 구현될 수 있다. 예를 들면, 본 발명의 일 실시예들에 따른 자기 기억 소자들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 방식으로 패키징될 수 있다.
본 발명의 실시예들에 따른 자기 기억 소자가 실장된 패키지는 상기 자기 기억 소자를 제어하는 컨트롤러 및/또는 논리 소자 등을 더 포함할 수도 있다.
도 9는 본 발명의 실시예들에 따른 자기 기억 소자들을 포함하는 전자 시스템들의 일 예를 나타내는 블록도이다.
도 9를 참조하면, 본 발명의 일 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 상기 버스(1150)를 통하여 서로 결합 될 수 있다. 상기 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
상기 컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및/또는 논리 소자 등을 포함할 수 있다. 상기 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 상기 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 상기 기억 장치(1130)는 상술된 실시예들에 개시된 자기 기억 소자들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 기억 장치(1130)는 다른 종류의 반도체 기억 소자(예컨대, 플래쉬 기억 소자, 상변화 기억 소자, 디램 소자 및/또는 에스램 장치등)를 더 포함할 수 있다. 상기 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 상기 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(1140)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다. 도시하지 않았지만, 상기 전자 시스템(1100)은 상기 컨트롤러(1110)의 동작을 향상시키기 위한 동작 기억 소자로서, 고속의 디램 소자 및/또는 에스램 소자 등을 더 포함할 수도 있다.
상기 전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 10은 실시예들에 따른 자기 기억 소자들을 포함하는 메모리 카드들의 일 예를 나타내는 블록도이다.
도 10을 참조하면, 본 발명의 일 실시예에 따른 메모리 카드(1200)는 기억 장치(1210)를 포함한다. 상기 기억 장치(1210)는 상술된 실시예들에 따른 자기 기억 소자들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 기억 장치(1210)는 다른 형태의 반도체 기억 소자(예컨대, 상변화 기억소자, 플래쉬 기억 소자, 디램 장치 및/또는 에스램 장치 등)를 더 포함할 수 있다. 상기 메모리 카드(1200)는 호스트(Host)와 상기 기억 장치(1210) 간의 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다.
상기 메모리 컨트롤러(1220)는 메모리 카드의 전반적인 동작을 제어하는 프로세싱 유닛(1222)을 포함할 수 있다. 또한, 상기 메모리 컨트롤러(1220)는 상기 프로세싱 유닛(1222)의 동작 메모리로써 사용되는 에스램(1221, SRAM)을 포함할 수 있다. 이에 더하여, 상기 메모리 컨트롤러(1220)는 호스트 인터페이스(1223), 메모리 인터페이스(1225)를 더 포함할 수 있다. 상기 호스트 인터페이스(1223)는 메모리 카드(1200)와 호스트(Host)간의 데이터 교환 프로토콜을 구비할 수 있다. 상기 메모리 인터페이스(1225)는 상기 메모리 컨트롤러(1220)와 상기 기억 장치(1210)를 접속시킬 수 있다. 더 나아가서, 상기 메모리 컨트롤러(1220)는 에러 정정 블록(1224, Ecc)를 더 포함할 수 있다. 상기 에러 정정 블록(1224)은 상기 기억 장치(1210)로부터 독출된 데이터의 에러를 검출 및 정정할 수 있다. 도시하지 않았지만, 상기 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬 장치(ROM device)를 더 포함할 수도 있다. 상기 메모리 카드(1200)는 휴대용 데이터 저장 카드로 사용될 수 있다. 이와는 달리, 상기 메모리 카드(1200)는 컴퓨터시스템의 하드디스크를 대체할 수 있는 고상 디스크(SSD, Solid State Disk)로도 구현될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
110: 하부 전극막 110a: 하부 전극
120: 자기 터널 접합막 121: 자기 터널 접합 요소
122: 제1 불순물 주입 영역 122a: 격리 영역
140: 마스크막 140a: 마스크 패턴
130: 상부 전극막 130a: 상부 전극
125: 도전 배리어막 125a: 도전 배리어 패턴
127: 금속막 127a: 금속 패턴
135: 하드마스크막 135a: 하드마스크 패턴
145: 제1 캡핑 절연막 150: 제1 이온 주입 공정
155: 제2 캡핑 절연막 160: 제2 이온 주입 공정
50: 기준층 51, 51a: 기준 패턴
60: 터널 배리어막 61, 61a: 터널 배리어 패턴
70: 자유층 71, 71a: 자유 패턴
120: 자기 터널 접합막 121: 자기 터널 접합 요소
122: 제1 불순물 주입 영역 122a: 격리 영역
140: 마스크막 140a: 마스크 패턴
130: 상부 전극막 130a: 상부 전극
125: 도전 배리어막 125a: 도전 배리어 패턴
127: 금속막 127a: 금속 패턴
135: 하드마스크막 135a: 하드마스크 패턴
145: 제1 캡핑 절연막 150: 제1 이온 주입 공정
155: 제2 캡핑 절연막 160: 제2 이온 주입 공정
50: 기준층 51, 51a: 기준 패턴
60: 터널 배리어막 61, 61a: 터널 배리어 패턴
70: 자유층 71, 71a: 자유 패턴
Claims (10)
- 기판 상에 자기 터널 접합막을 형성하는 것;
상기 자기 터널 접합막 상에 마스크 패턴들을 형성하는 것; 및
상기 마스크 패턴들을 이온 주입 마스크로 사용하여, 복수의 이온 주입 공정들을 차례로 수행하여 상기 자기 터널 접합막 내에 격리 영역을 형성하는 것을 포함하되,
상기 격리 영역은 상기 마스크 패턴들 아래에 각각 배치된 자기 터널 접합 요소들을 정의하는 자기 기억 소자의 제조 방법. - 청구항 1에 있어서,
상기 복수의 이온 주입 공정들을 차례로 수행하는 것은,
제1 불순물들을 주입하는 제1 이온 주입 공정을 수행하는 것; 및
제2 불순물들을 주입하는 제2 이온 주입 공정을 수행하는 것을 포함하는 자기 기억 소자의 제조 방법. - 청구항 2에 있어서,
상기 제1 불순물들은 상기 제2 불순물들과 다른 자기 기억 소자의 제조 방법. - 청구항 2에 있어서,
상기 제1 이온 주입 공정에 의하여 상기 자기 터널 접합막 내에 비정질 영역이 형성되고,
상기 제2 이온 주입 공정은 상기 비정질 영역 내에 수행되는 자기 기억 소자의 제조 방법. - 청구항 2에 있어서,
적어도 상기 제1 이온 주입 공정을 수행하기 전에 상기 마스크 패턴들을 갖는 기판 상에 캡핑 절연막을 콘포말하게 형성하는 것을 더 포함하는 자기 기억 소자의 제조 방법. - 청구항 1에 있어서,
상기 자기 터널 접합막을 형성하기 전에 상기 기판 상에 하부 전극막을 형성하는 것을 더 포함하되,
상기 복수의 이온 주입 공정들 차례로 수행하는 것은, 상기 마스크 패턴들을 이온 주입 마스크로 사용하여, 상기 복수의 이온 주입 공정들을 차례로 수행하여 상기 자기 터널 접합막 및 상기 하부 전극막 내에 상기 격리 영역을 형성하는 것을 포함하고,
상기 격리 영역은 상기 자기 터널 접합 요소들 아래에 각각 배치된 하부 전극들을 더 정의하는 자기 기억 소자의 제조 방법. - 기판 상에 배치된 자기 터널 접합막;
상기 자기 터널 접합막 내에 형성되어, 서로 이격된 자기 터널 접합 요소들을 정의하는 격리 영역; 및
상기 자기 터널 접합 요소들 상에 각각 배치된 마스크 패턴들을 포함하되,
상기 격리 영역은 제1 불순물들, 상기 제1 불순물들과 다른 제2 불순물들, 및 상기 자기 터널 접합 요소 내 원소들 중에서 적어도 하나와 동일한 원소를 포함하는 자기 기억 소자. - 청구항 7에 있어서,
상기 제1 불순물들은 상기 격리 영역에 자기적 격리 특성을 제공하고,
상기 제2 불순물들은 상기 격리 영역에 전기적 격리 특성 및 자기적 격리 특성을 제공하는 자기 기억 소자. - 청구항 7에 있어서,
상기 자기 터널 접합 요소들 아래에 각각 배치된 하부 전극들을 더 포함하되,
상기 격리 영역은 아래로 연장되어 상기 하부 전극들 사이에도 배치되고,
상기 격리 영역의 적어도 아랫부분은 상기 하부 전극과 동일한 원소를 더 포함하는 자기 기억 소자. - 청구항 7에 있어서,
상기 마스크 패턴들은 상부 전극들을 각각 포함하고,
상기 상부 전극들은 상기 자기 터널 접합 요소들의 상부면들과 각각 접촉하는 자기 기억 소자.
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