KR20140148231A - Thin film transistor and Display Device and Method of manufacturing the sames - Google Patents
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Abstract
Description
본 발명은 박막 트랜지스터와 디스플레이 장치 및 그들의 제조방법에 관한 것으로서, 보다 구체적으로는 게이트 전극과 소스 전극간 및 게이트 전극과 드레인 전극 사이의 기생 커패시턴스를 줄일 수 있는 박막 트랜지스터와 디스플레이 장치 및 그들의 제조방법에 관한 것이다.The present invention relates to a thin film transistor, a display device, and a manufacturing method thereof, and more particularly, to a thin film transistor and a display device capable of reducing a parasitic capacitance between a gate electrode and a source electrode and between a gate electrode and a drain electrode, .
박막 트랜지스터는 액정표시장치(Liquid Crystal Display Device) 및 유기 발광장치(Organic Light Emitting Device) 등과 같은 디스플레이 장치의 스위칭 소자로서 널리 이용되고 있다. BACKGROUND ART Thin film transistors are widely used as switching devices for display devices such as liquid crystal display devices and organic light emitting devices.
이러한 박막 트랜지스터는 게이트 전극, 액티브층, 및 소스/드레인 전극을 포함하는데, 상기 전극들의 배치 모습에 따라 스태커드(Staggered) 구조와 코플래너(Coplanar) 구조로 나눌 수 있다.The thin film transistor includes a gate electrode, an active layer, and a source / drain electrode. The thin film transistor can be divided into a stacked structure and a coplanar structure according to the arrangement of the electrodes.
스태거드 구조는 액티브층을 중심으로 게이트 전극과 소스/드레인 전극이 위 아래로 분리 배치된 구조이고, 코플래너 구조는 게이트 전극과 소스/드레인 전극이 동일 평면에 배치된 구조이다.The staggered structure is a structure in which the gate electrode and the source / drain electrode are disposed separately up and down with respect to the active layer, and the coplanar structure is a structure in which the gate electrode and the source / drain electrode are disposed on the same plane.
스태거드 구조의 박막 트랜지스터는 액티브층 위에 소스/드레인 전극이 바로 형성되는 구조도 있고, 액티브층 위에 층간 절연막이 형성되고 상기 층간 절연막 상에 소스/드레인 전극이 형성되는 구조도 있다. A structure of a staggered thin film transistor has a structure in which source / drain electrodes are directly formed on an active layer, an interlayer insulating film is formed on an active layer, and source / drain electrodes are formed on the interlayer insulating film.
상기 층간 절연막은 소스/드레인 전극 패턴 형성시 액티브층이 과식각되는 것을 방지하기 위해 형성되는 것이다. The interlayer insulating film is formed to prevent the active layer from being over-angled when the source / drain electrode pattern is formed.
이하 도면을 참조로 종래의 층간 절연막을 구비한 박막 트랜지스터에 대해서 설명하기로 한다. Hereinafter, a conventional thin film transistor having an interlayer insulating film will be described with reference to the drawings.
도 1은 종래의 박막 트랜지스터의 개략적인 단면도이다.1 is a schematic cross-sectional view of a conventional thin film transistor.
도 1에 도시된 바와 같이, 종래의 박막 트랜지스터는 기판(10) 상에 형성된 게이트 전극(20), 게이트 절연막(30), 액티브층(40), 층간 절연막(50), 소스 전극(60a) 및 드레인 전극(60b), 보호막(70), 및 화소 전극(80)을 포함할 수 있다.1, a conventional thin film transistor includes a
상기 기판(10)은 유리가 주로 이용되지만, 구부리거나 휠 수 있는 투명한 플라스틱이 이용될 수도 있다.Although glass is mainly used for the
상기 게이트 전극(20)은 상기 기판(10) 상에 형성되어 있다.The
상기 게이트 절연막(30)은 상기 게이트 전극(20) 상에 형성되어 있다.The
상기 액티브층(40)은 상기 게이트 절연막(30) 상에 형성되고, 산화물 반도체로 이루어질 수 있다.The
상기 층간 절연막(50)은 상기 액티브층(40)을 포함하여 상기 게이트 절연막(30) 상의 전면에 형성되어 있다.The
상기 층간 절연막(50)은 실리콘 산화물 또는 실리콘 질화물과 같은 무기계 절연물질로 이루어질 수 있지만, 그 외에도 포토아크릴(Photo acryl) 또는 벤조사이클로부텐(BCB) 등과 같은 유기계 절연물질로 이루어질 수도 있다.The
그러나 종래의 박막 트랜지스터는 상기 게이트 전극(20)과 상기 소스 전극(60a)간 및 상기 게이트 전극(20)과 상기 드레인 전극(60b) 사이의 기생 커패시턴스를 줄이는데 한계가 있다.However, the conventional thin film transistor has a limitation in reducing the parasitic capacitance between the
도 2는 종래 층간 절연막의 공정상 특성을 설명하기 위한 그래프이다.FIG. 2 is a graph for explaining process characteristics of a conventional interlayer insulating film. FIG.
도 2를 참조하면, 그래프는 종래 층간 절연막을 증착할 때 시간에 따른 층간 절연막의 두께와 층간 절연막에 포함되는 불순물의 수를 보여준다.Referring to FIG. 2, the graph shows the thickness of the interlayer insulating film and the number of impurities contained in the interlayer insulating film with time when the conventional interlayer insulating film is deposited.
가로축은 종래 층간 절연막의 증착시간이고, 세로축은 층간 절연막의 두께이다. 또한, 실선은 증착시간에 따른 두께를 나타내고, 점선은 증착시간에 따른 불순물의 수를 나타낸다.The abscissa represents the deposition time of the conventional interlayer insulating film, and the ordinate represents the thickness of the interlayer insulating film. In addition, the solid line indicates the thickness according to the deposition time, and the dotted line indicates the number of the impurities according to the deposition time.
도 2에서 알 수 있듯이, 상기 게이트 전극(20)과 상기 소스 전극(60a)간 및 상기 게이트 전극(20)과 상기 드레인 전극(60b) 사이의 기생 커패시턴스를 줄이기 위해서는 상기 층간 절연막(50)을 뚜껍게 증착해야 하는데, 1㎛ 이상의 두께를 증착하기 위해서는 시간이 오래 걸리고, 층간 절연막(50)에 포함되는 불순물의 수도 증가되는 문제가 있다.2, in order to reduce the parasitic capacitance between the
다시 도 1을 참조하면, 상기 소스 전극(60a) 및 드레인 전극(60b)은 상기 층간 절연막(50) 상에 상기 액티브층(40)과 연결되도록 형성되어 있다.Referring again to FIG. 1, the
상기 보호막(70)은 상기 소스 전극(60a) 및 드레인 전극(60b)을 포함한 기판 전체 면에 형성되어 있다. 다만, 상기 보호막(70)은 소정 영역에 콘택홀(CH)을 구비하고 있어, 상기 콘택홀(CH)에 의해서 상기 드레인 전극(60b)의 소정 영역이 노출된다.The
상기 화소 전극(80)은 상기 보호막(70) 상에 형성되어 있다. 특히, 상기 화소 전극(80)은 상기 콘택홀(CH)을 통해서 상기 드레인 전극(60b)의 소정 영역과 연결되어 있다.The
이와 같은 종래의 박막 트랜지스터는 다음과 같은 문제점이 있다. Such conventional thin film transistors have the following problems.
전술한 바와 같이 종래의 박막 트랜지스터는 층간 절연막의 증착시간과 불순물의 증가로 인해 층간 절연막을 두껍게 형성하는데 한계가 있어 게이트 전극과 소스 전극 사이 및 게이트 전극과 드레인 전극간에 발생하는 기생 커패시턴스를 줄일 수 없는 문제가 있다.As described above, the conventional thin film transistor has a limitation in forming a thick interlayer insulating film due to the deposition time of the interlayer insulating film and the increase of the impurities, so that the parasitic capacitance generated between the gate electrode and the source electrode and between the gate electrode and the drain electrode can not be reduced there is a problem.
본 발명은 전술한 종래의 문제점을 해결하기 위해 고안된 것으로서, 본 발명은 상기 게이트 전극(20)과 소스 전극(60a) 사이 및 상기 게이트 전극(20)과 드레인 전극(60b)간의 기생 커패시턴스를 줄일 수 있는 박막 트랜지스터와 디스플레이 장치 및 그들의 제조방법을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION It is an object of the present invention to reduce the parasitic capacitance between the
본 발명은 상기 목적을 달성하기 위해서, 기판 상에 형성된 게이트 전극; 상기 게이트 전극 상에 형성된 게이트 절연막; 상기 게이트 절연막 상에 형성된 액티브층; 상기 액티브층 상에 형성된 층간 절연막; 및 상기 층간 절연막 상에 상기 액티브층과 연결되도록 형성된 소스 전극 및 드레인 전극을 포함하고, 상기 층간 절연막은 바인더(binder), 광개시제, 및 용매를 이용하여 형성된 제1 층간 절연막을 포함하는 것을 특징으로 하는 박막 트랜지스터를 제공한다.In order to achieve the above object, the present invention provides a semiconductor device comprising: a gate electrode formed on a substrate; A gate insulating film formed on the gate electrode; An active layer formed on the gate insulating film; An interlayer insulating film formed on the active layer; And a source electrode and a drain electrode formed on the interlayer insulating film so as to be connected to the active layer, wherein the interlayer insulating film includes a first interlayer insulating film formed using a binder, a photoinitiator, and a solvent Thereby providing a thin film transistor.
본 발명은 또한, 기판 상에 게이트 전극을 형성하는 공정; 상기 게이트 전극 상에 게이트 절연막을 형성하는 공정; 상기 게이트 절연막 상에 액티브층을 형성하는 공정; 상기 액티브층 상에 층간 절연막을 형성하는 공정; 및 상기 층간 절연막 상에 상기 액티브층과 연결되도록 소스 전극 및 드레인 전극을 형성하는 공정을 포함하고, 상기 층간 절연막은 바인더(binder), 광개시제, 및 용매를 이용하여 제1 층간 절연막을 형성하는 공정을 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법을 제공한다.The present invention also provides a method of manufacturing a semiconductor device, comprising the steps of: forming a gate electrode on a substrate; Forming a gate insulating film on the gate electrode; Forming an active layer on the gate insulating film; Forming an interlayer insulating film on the active layer; And forming a source electrode and a drain electrode on the interlayer insulating film so as to be connected to the active layer, wherein the interlayer insulating film includes a step of forming a first interlayer insulating film using a binder, a photoinitiator, and a solvent The method of manufacturing a thin film transistor according to the present invention includes the steps of:
본 발명은 또한, 박막 트랜지스터를 포함하여 이루어지고, 상기 박막 트랜지스터는, 기판 상에 형성된 게이트 전극; 상기 게이트 전극 상에 형성된 게이트 절연막; 상기 게이트 절연막 상에 형성된 액티브층; 상기 액티브층 상에 형성된 층간 절연막; 및 상기 층간 절연막 상에 상기 액티브층과 연결되도록 형성된 소스 전극 및 드레인 전극을 포함하고, 상기 층간 절연막은 바인더(binder), 광개시제, 및 용매를 이용하여 형성된 제1 층간 절연막을 포함하는 것을 특징으로 하는 디스플레이 장치를 제공한다.The present invention also includes a thin film transistor, wherein the thin film transistor includes: a gate electrode formed on a substrate; A gate insulating film formed on the gate electrode; An active layer formed on the gate insulating film; An interlayer insulating film formed on the active layer; And a source electrode and a drain electrode formed on the interlayer insulating film so as to be connected to the active layer, wherein the interlayer insulating film includes a first interlayer insulating film formed using a binder, a photoinitiator, and a solvent A display device is provided.
본 발명은 또한, 박막 트랜지스터의 제조 방법을 포함하여 이루어지고, 상기 박막 트랜지스터의 제조 방법은, 기판 상에 게이트 전극을 형성하는 공정; 상기 게이트 전극 상에 게이트 절연막을 형성하는 공정; 상기 게이트 절연막 상에 액티브층을 형성하는 공정; 상기 액티브층 상에 층간 절연막을 형성하는 공정; 및 상기 층간 절연막 상에 상기 액티브층과 연결되도록 소스 전극 및 드레인 전극을 형성하는 공정을 포함하고, 상기 층간 절연막은 바인더(binder), 광개시제, 및 용매를 이용하여 제1 층간 절연막을 형성하는 공정을 포함하는 것을 특징으로 하는 디스플레이 장치의 제조 방법을 제공한다.The present invention also includes a method of manufacturing a thin film transistor, the method comprising: forming a gate electrode on a substrate; Forming a gate insulating film on the gate electrode; Forming an active layer on the gate insulating film; Forming an interlayer insulating film on the active layer; And forming a source electrode and a drain electrode on the interlayer insulating film so as to be connected to the active layer, wherein the interlayer insulating film includes a step of forming a first interlayer insulating film using a binder, a photoinitiator, and a solvent The method includes the steps of:
이상과 같은 본 발명에 따르면 다음과 같은 효과가 있다. According to the present invention as described above, the following effects can be obtained.
본 발명은 층간 절연막을 두껍게 형성함으로써, 게이트 전극과 소스 전극 사이 및 게이트 전극과 드레인 전극간에 발생되는 기생 커패시턴스의 발생을 줄일 수 있으므로 고속 구동이 가능하고 소비전력을 낮출 수 있다.According to the present invention, by forming the interlayer insulating film thick, generation of parasitic capacitance between the gate electrode and the source electrode and between the gate electrode and the drain electrode can be reduced, high-speed driving is possible and power consumption can be reduced.
또한, 본 발명은 고내열 투명 층간 절연막을 형성함으로써 고온에서의 제조공정이 가능할 뿐만 아니라 빛의 투과도를 향상 시킬 수 있다.Further, according to the present invention, a high-temperature transparent insulating film is formed, thereby enabling a manufacturing process at a high temperature and improving the light transmittance.
도 1은 종래의 박막 트랜지스터의 개략적인 단면도이다.
도 2는 종래 층간 절연막의 공정상 특성을 설명하기 위한 그래프이다.
도 3은 본 발명의 일 실시예에 따른 박막 트랜지스터의 개략적인 단면도이다.
도 4a는 종래 박막 트랜지스터의 층간 절연막의 내열성을 나타내는 그래프이다.
도 4b는 본 발명의 층간 절연막의 내열성을 나타내는 그래프이다.
도 5a는 종래 박막 트랜지스터의 파장별 투과도를 나타내는 그래프이다.
도 5b는 본 발명의 파장별 투과도를 나타내는 그래프이다.
도 6a 내지 6f는 본 발명의 일 실시예에 따른 박막 트랜지스터의 개략적인 제조 공정 단면도이다.
도 7은 본 발명의 일 실시예에 따른 유기발광장치의 개략적인 단면도이다.
도 8은 본 발명의 일 실시예에 따른 액정표시장치의 개략적인 단면도이다.1 is a schematic cross-sectional view of a conventional thin film transistor.
FIG. 2 is a graph for explaining process characteristics of a conventional interlayer insulating film. FIG.
3 is a schematic cross-sectional view of a thin film transistor according to an embodiment of the present invention.
4A is a graph showing heat resistance of an interlayer insulating film of a conventional thin film transistor.
4B is a graph showing the heat resistance of the interlayer insulating film of the present invention.
5A is a graph showing transmittance of a conventional thin film transistor by wavelength.
5B is a graph showing transmittance according to wavelengths of the present invention.
6A to 6F are schematic sectional views of a manufacturing process of a thin film transistor according to an embodiment of the present invention.
7 is a schematic cross-sectional view of an organic light emitting device according to an embodiment of the present invention.
8 is a schematic cross-sectional view of a liquid crystal display device according to an embodiment of the present invention.
본 명세서에서 기술되는 "상에"라는 용어는 어떤 구성이 다른 구성의 바로 상면에 형성되는 경우뿐만 아니라 이들 구성들 사이에 제3의 구성이 개재되는 경우까지 포함하는 것을 의미한다. The term "on " as used herein is meant to encompass not only when a configuration is formed directly on top of another configuration, but also to the extent that a third configuration is interposed between these configurations.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.The terms first, second, etc. may be used to describe various components, but the components should not be limited by the terms. The terms may be used for the purpose of distinguishing one component from another. For example, without departing from the scope of the present invention, the first component may be referred to as a second component, and similarly, the second component may also be referred to as a first component.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, “포함하다”등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.The terminology used in this application is used only to describe a specific embodiment and is not intended to limit the invention. The singular expressions include plural expressions unless the context clearly dictates otherwise. In the present application, the term " comprising " or the like is intended to designate the presence of stated features, integers, steps, operations, elements, parts or combinations thereof, , Components, parts, or combinations thereof, as a matter of convenience, without departing from the spirit and scope of the invention.
이하, 첨부되는 도면을 참고하여 상기 문제점을 해결하기 위해 고안된 본 발명의 바람직한 실시예에 대해 상세히 설명한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 3은 본 발명의 일 실시예에 따른 박막 트랜지스터의 개략적인 단면도이다.3 is a schematic cross-sectional view of a thin film transistor according to an embodiment of the present invention.
도 3에서 알 수 있듯이, 본 발명의 일 실시예에 따른 박막 트랜지스터는, 기판(100), 게이트 전극(200), 게이트 절연막(300), 액티브층(400), 층간 절연막(500), 소스 전극(600a), 및 드레인 전극(600b)을 포함할 수 있다.3, the thin film transistor according to one embodiment of the present invention includes a
상기 기판(100)은 유리가 주로 이용되지만, 구부리거나 휠 수 있는 투명한 플라스틱, 예로서, 폴리이미드가 이용될 수 있다. 폴리이미드를 상기 기판(100)의 재료로 이용할 경우에는, 상기 기판(100) 상에서 고온의 증착 공정이 이루어짐을 감안할 때, 고온에서 견딜 수 있는 내열성이 우수한 폴리이미드가 이용될 수 있다.Although glass is mainly used for the
상기 게이트 전극(200)은 상기 게이트 절연막(300) 상에 패턴 형성 되어 있다. 상기 게이트 전극(200)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오듐(Nd), 구리(Cu), 또는 그들의 합금으로 이루어질 수 있으며, 상기 금속 또는 합금의 단일층 또는 2층 이상의 다중층으로 이루어질 수 있다.The
상기 게이트 절연막(300)은 상기 게이트 전극(200) 상에 형성되어 있다. 이때 게이트 절연막(300)은 실리콘 산화물 또는 실리콘 질화물과 같은 무기계 절연물질로 이루어질 수 있지만, 반드시 그에 한정되는 것은 아니고, 포토아크릴(Photo acryl) 또는 벤조사이클로부텐(BCB) 등과 같은 유기계 절연물질로 이루어질 수 있다. 상기 게이트 절연막(300)은 상기 게이트 전극(200)을 상기 액티브층(400)으로부터 절연시키는 역할을 한다.The
상기 액티브층(400)은 상기 게이트 절연막(300) 상에 형성되어 있다. 이와 같은 액티브층(400)은 In-Ga-Zn-O(IGZO)와 같은 산화물 반도체로 이루어질 수 있지만, 반드시 그에 한정되는 것은 아니다.The
상기 층간 절연막(500)은 상기 액티브층(400)을 포함하면서 상기 게이트 절연막(300) 위 전면에 형성된다. The interlayer insulating
이때 상기 층간 절연막(500)은 후술하는 소스 전극(600a) 및 드레인 전극(600b)이 상기 액티브층(400)과 연결되도록 제1 콘택홀(CH1) 및 제2 콘택홀(CH2)을 구비한다.The interlayer insulating
상기 제1 콘택홀(CH1)은 상기 소스 전극(600a)과 상기 액티브층(400)이 연결되도록 상기 층간 절연막(500)의 일측에 형성된다. 상기 제2 콘택홀(CH2)은 상기 드레인 전극(600b)과 상기 액티브층(400)이 연결되도록 상기 층간 절연막(500)의 타측에 형성된다.The first contact hole CH1 is formed on one side of the interlayer insulating
상기 층간 절연막(500)은 바인더(binder), 광개시제, 및 용매를 이용하여 형성된 제1 층간 절연막(510)이거나, 상기 제1 층간 절연막(510) 위에 실리콘 산화물 또는 실리콘 질화물로 이루어진 제2 층간 절연막(520)을 더 포함할 수 있다.The interlayer insulating
상기 바인더(binder)는 실록산계 또는 폴리이미드계 화합물로 이루어질 수 있다. 구체적으로, 상기 바인더는 하기 [화학식 1]의 구조를 가지는 실록산(Siloxane)이거나 하기 [화학식 2]의 구조를 가지는 폴리이미드(polyimide)로 이루어질 수 있다. The binder may be a siloxane-based or polyimide-based compound. Specifically, the binder may be a siloxane having a structure of the following formula (1) or a polyimide having a structure of the following formula (2).
[화학식 1] [Chemical Formula 1]
[화학식 2](2)
상기 화학식 1 및 2에서 R은 수소, 메틸기, 또는 카본수가 12 이하의 탄화수소로 이루어 질 수 있고, n은 1이상의 정수이다.In the general formulas (1) and (2), R may be hydrogen, a methyl group, or a hydrocarbon having 12 or less carbon atoms, and n is an integer of 1 or more.
상기 광개시제는 이미드 화합물 또는 에스테르 화합물로 이루어질 수 있고, 구체적으로 하기 [화학식 3]의 구조를 가지는 이미드 술폰산염(Imide sulfonate)이거나 [화학식 4]의 구조를 가지는 옥심 에스테르(Oxime ester)로 이루어질 수 있다.The photoinitiator may be an imide compound or an ester compound. Specifically, the photoinitiator may be an imide sulfonate having a structure represented by the following formula (3) or oxime ester having a structure represented by the following formula (4) .
[화학식 3](3)
[화학식 4][Chemical Formula 4]
상기 화학식 4에서 R1 ~ R5는 수소, 메틸기, 또는 카본수가 12 이하의 탄화수소로 이루어 질 수 있다.In the general formula (4),
상기 용매는 유기용매로 이루어질 수 있고, 예로서 아세테이트(acetate)일 수 있다.The solvent may be an organic solvent, for example, acetate.
상기 제1 층간 절연막(510)은 10 내지 30 중량%로 이루어지는 상기 바인더(binder), 1 내지 5 중량%로 이루어지는 상기 광개시제, 65 내지 85 중량%로 이루어지는 상기 용매로 형성될 수 있다.The first
여기서 상기 게이트 전극(200)과 상기 소스 전극(600a) 사이 및 상기 게이트 전극(200)과 상기 드레인 전극(600b)간에 발생되는 기생 커패시턴스(C)는 다음 수학식으로 모델링된다.The parasitic capacitance C generated between the
[수학식][Mathematical Expression]
여기서 
그러므로 기생 커패시턴스(C)는 층간 절연막의 유전상수 (
아래 [표 1]에서와 같이, 본 발명에 따른 제1 층간 절연막(510)의 유전상수(
여기서 실시예는 본 발명의 층간 절연막(500)이고, 비교예 1은 포토아크릴(Photo acryl)인 유기계 절연막이고, 비교예 2는 실리콘 산화물인 무기계 절연막이다.Here, the embodiment is an interlayer insulating
또한, 상기 제1 층간 절연막(510)을 두껍게 형성함으로써, 상기 게이트 전극(200)과 상기 소스 전극(600a) 사이 및 상기 게이트 전극(200)과 상기 드레인 전극(600b)간에 발생되는 기생 커패시턴스(C)의 발생을 줄일 수 있다.The parasitic capacitance C generated between the
실리콘 산화물인 무기계 절연막을 화학적 기상 증착법(CVD)으로 형성하는 경우 증착시간이 길어지고 불순물이 증가하여 두껍게 형성하는 문제가 발생하는 반면에, 본 발명에 따른 제1 층간 절연막(510)은 스핀 코팅(Spin coating)에 의해서 짧은 시간에 두껍게 형성할 수 있다.When the inorganic insulating film of silicon oxide is formed by chemical vapor deposition (CVD), the deposition time is lengthened and impurities are increased to form a thick film. On the other hand, the first
아래 [표 2]에서 알 수 있듯이 비교예 2에 따른 실리콘 산화물인 무기계 절연막과 비교하여 본 발명에 따른 상기 제1 층간 절연막(510)을 두껍게 형성할 경우, 상기 게이트 전극(200)과 상기 소스 전극(600a) 사이 및 상기 게이트 전극(200)과 상기 드레인 전극(600b)간에 발생되는 기생 커패시턴스(C)가 17% 감소된다.As can be seen from the following Table 2, when the first
여기서 Cgd는 게이트 전극(200)과 드레인 전극(600b) 간의 기생 커패시턴스이고, Cgs는 게이트 전극(200)과 소스 전극(600a) 간의 기생 커패시턴스이다. 실시예는 본 발명의 층간 절연막(500)이고, 비교예 2는 실리콘 산화물인 무기계 절연막이다.Here, Cgd is the parasitic capacitance between the
결국, 본 발명은 상기 제1 층간 절연막(500)을 두껍게 형성함으로써, 상기 게이트 전극(200)과 상기 소스 전극(600a) 사이 및 상기 게이트 전극(200)과 상기 드레인 전극(600b)간에 발생되는 기생 커패시턴스(C)의 발생을 줄일 수 있으므로 고속 구동이 가능하고 소비전력을 낮출 수 있다.As a result, the first
또한, 상기 제1 층간 절연막(510)은 350℃에서의 열처리 공정에서도 내열성이 확보된다.The first
도 4a는 종래 박막 트랜지스터의 층간 절연막의 내열성을 나타내는 그래프이고, 도 4b는 본 발명의 층간 절연막의 내열성을 나타내는 그래프이다.4A is a graph showing the heat resistance of the interlayer insulating film of the conventional thin film transistor, and FIG. 4B is a graph showing the heat resistance of the interlayer insulating film of the present invention.
도 4a는 포토아크릴(Photo acryl)인 유기계 절연막의 온도에 대한 질량 변화를 보여주고, 도 4b는 본 발명의 상기 제1 층간 절연막(510)의 온도에 대한 질량 변화를 보여준다.4A shows a mass change with respect to temperature of an organic insulating film which is a photo acryl, and FIG. 4B shows a mass change with respect to a temperature of the first
도 4a와 도 4b를 참조하면, 포토아크릴(Photo acryl)인 유기계 절연막의 경우 350℃에서 분해되는 반면에, 본 발명에 따른 제1 상기 층간 절연막(510)은 350℃에서 1% 이내의 질량만이 감소됨을 알 수 있다. 따라서 본 발명은 고내열 제1 층간 절연막(510)을 형성함으로써, 고온에서의 제조공정이 가능할 수 있다.Referring to FIGS. 4A and 4B, the organic insulating film as photo acryl is decomposed at 350 ° C., whereas the first
또한, 상기 제1 층간 절연막(510)은 빛의 투과도가 향상될 수 있다.Also, the first
도 5a는 종래 박막 트랜지스터의 파장별 투과도를 나타내는 그래프이고, 도 5b는 본 발명의 파장별 투과도를 나타내는 그래프이다.FIG. 5A is a graph showing transmittance according to wavelengths of a conventional thin film transistor, and FIG. 5B is a graph showing transmittance according to wavelengths of the present invention.
도 5a는 포토아크릴(Photo acryl)인 유기계 절연막의 빛의 파장에 대한 투과도를 보여주고, 도 5b는 본 발명의 상기 제1 층간 절연막(510)의 빛의 파장에 대한 투과도를 보여준다.FIG. 5A shows the transmittance of the organic insulating film, which is a photo acryl, with respect to the wavelength of light, and FIG. 5B shows the transmittance of the first
도 5a와 도 5b를 참조하면, 400nm의 파장에서 포토아크릴(Photo acryl)인 유기계 절연막은 95%이하가 투과되는 반면에, 본 발명의 상기 제1 층간 절연막(510)은 95%이상이 투과됨을 알 수 있다. 따라서 본 발명은 투명 제1 층간 절연막(510)을 형성함으로써, 포토아크릴(Photo acryl)인 유기계 절연막과 비교하여 빛의 투과도를 향상 시킬 수 있다.Referring to FIGS. 5A and 5B, 95% or less of the organic insulating film as photo acryl is transmitted at a wavelength of 400 nm, while 95% or more of the first insulating
다시, 도 3을 참조하면, 상기 층간 절연막(500) 상에 상기 액티브층(400)과 연결되도록 상기 소스 전극(600a) 및 드레인 전극(600b)이 형성되어 있다.Referring again to FIG. 3, the
상기 보호막(700)은 상기 소스 전극(600a) 및 드레인 전극(600b) 상에 형성되어 있다. 상기 보호막(700)을 형성할 때 마스크를 이용하여 상기 보호막(700) 내에 제3 콘택홀(CH)을 형성한다.The
상기 보호막(700) 상에 화소 전극(800)이 형성되어 있다. 화소 전극(800)은 ITO와 같은 투명한 금속 산화물로 이루어질 수 있지만, 반드시 그에 한정되는 것은 아니고, 경우에 따라 불투명한 금속으로 이루어질 수도 있다. 상기 제3 콘택홀(CH)을 통하여 드레인 전극(600)과 화소 전극(800)이 연결된다. A
도 6a 내지 6f는 본 발명의 일 실시예에 따른 박막 트랜지스터의 개략적인 제조 공정 단면도로서, 이는 전술한 도 2에 따른 박막 트랜지스터의 제조 공정에 관한 것이다.6A to 6F are schematic sectional views of a thin film transistor according to an embodiment of the present invention, which relates to the manufacturing process of the thin film transistor according to the above-described FIG.
이하에서는, 각각의 구성의 재료 및 구조 등에 있어서 반복되는 부분에 대한 중복 설명은 생략하기로 한다.Hereinafter, repetitive description of the repetitive portions in the materials, structures and the like of each constitution will be omitted.
우선, 도 6a에서 알 수 있듯이, 기판(100) 상에 게이트 전극(200)을 패턴 형성한다.6A, the
상기 기판(100) 상에 스퍼터링법(Sputtering)으로 게이트 전극 물질을 증착하고, 증착한 게이트 전극 물질 위에 포토 레지스트 패턴을 형성한 후 노광, 현상 및 식각 공정을 차례로 수행하는 마스크 공정으로 상기 게이트 전극(200)을 패터닝하여 형성할 수 있다.A gate electrode material is deposited on the
다음, 도 6b에서 알 수 있듯이, 상기 게이트 전극(200) 상에 게이트 절연막(300)을 형성하고, 상기 게이트 절연막(300) 상에 액티브층(400)을 형성한다.6B, a
상기 액티브층(400)은 상기 게이트 전극(200) 상에 a-IGZO와 같은 비정질 산화물 반도체를 스퍼터링법(Sputtering) 또는 MOCVD(Metal Organic Chemical Vapor Deposition)을 이용하여 증착하고, 노(furnace) 또는 급속열처리(Rapid Thermal Process:RTP)를 통해서 약 650℃ 이상의 고온 열처리 공정을 수행하여 상기 비정질 산화물 반도체를 결정화하고, 결정화된 산화물 반도체를 마스크 공정으로 패터닝하여 형성할 수 있다.The
다음, 도 6c에서 알 수 있듯이, 상기 층간 절연막(500)은 후술하는 소스 전극(600a) 및 드레인 전극(600b)이 상기 액티브층(400)과 연결되도록 상기 액티브층(400)을 포함하면서 상기 게이트 절연막(300) 위 전면에 패턴 형성된다.6C, the
이때 상기 층간 절연막(500)은 바인더(binder), 광개시제, 및 용매를 이용하여 제1 층간 절연막(510)으로 패턴 형성하거나, 상기 제1 층간 절연막(510) 위에 실리콘 산화물 또는 실리콘 질화물로 이루어진 제2 층간 절연막(520)을 더 포함하여 패턴 형성할 수 있다.The interlayer insulating
또한, 상기 층간 절연막(500)에는 상기 소스 전극(600a)을 상기 액티브층(400)과 연결시키기 위해서 제1 콘택홀(CH1)이 패턴 형성되어 있고, 상기 드레인 전극(600b)을 상기 액티브층(400)과 연결시키기 위해서 제2 콘택홀(CH2)이 패턴 형성되어 있다.A first contact hole CH1 is formed in the
다음, 도 6d에서 알 수 있듯이, 소스 전극(600a)은 상기 제1 콘택홀(CH1)을 통해서 상기 액티브층(400)과 연결되도록 상기 층간 절연막(500) 상에 패턴 형성되고, 드레인 전극(600b)은 상기 제2 콘택홀(CH2)을 통해서 상기 액티브층(400)과 연결되도록 상기 층간 절연막(500) 상에 패턴 형성된다.6D, the
다음, 도 6e에서 알 수 있듯이, 상기 소스 전극(600a) 및 드레인 전극(600b) 상에 보호막(700)을 패턴 형성한다.6E, a
상기 보호막(700)은, 상기 층간 절연막(500), 소스 전극(600a) 및 드레인 전극(600b)을 포함한 기판 전체 면에 형성되어 있다. 또한, 상기 보호막(700)은 상기 드레인 전극(600b)을 노출시키기 위해서 제3 콘택홀(CH3)을 구비하도록 마스크 공정으로 패턴 형성한다. The
다음, 도 6f에서 알 수 있듯이, 상기 보호막(700) 상에 화소 전극(800)을 패턴 형성한다.Next, as shown in FIG. 6F, the
상기 화소 전극(800)은 상기 제3 콘택홀(CH3)을 통해서 상기 드레인 전극(600b)과 연결되도록 마스크 공정으로 패턴 형성한다.The
도 7은 발명의 일 실시예에 따른 유기발광장치의 개략적인 단면도로서, 이는 전술한 도 3에 따른 박막 트랜지스터 기판이 적용된 유기발광장치에 관한 것이다.FIG. 7 is a schematic cross-sectional view of an organic light emitting device according to an embodiment of the present invention, which relates to an organic light emitting device to which the thin film transistor substrate according to FIG. 3 is applied.
도 7에서 알 수 있듯이, 본 발명의 일 실시예에 따른 유기발광장치는 전술한 도 3에 따른 박막 트랜지스터 기판을 포함하고, 상기 박막 트랜지스터 기판 상에 뱅크층(910), 발광부(920), 및 상부 전극(930)을 추가로 포함하여 이루어진다. 7, the organic light emitting device according to an embodiment of the present invention includes the thin film transistor substrate according to the above-described FIG. 3, and includes a
상기 뱅크층(910)은 보호막(700) 상에 형성되어 있다. 구체적으로, 상기 뱅크층(910)은 소스 전극(600a) 및 드레인 전극(600b) 위쪽에 형성되어 있으며, 특히 화소 영역 이외의 영역에 형성되어 있다. 즉, 화상을 표시하는 화소 영역은 상기 뱅크층(910)에 의해 둘러싸여 있다. The
이와 같은 뱅크층(910)은 유기절연물질, 예를 들면 리이미드(polyimide), 포토아크릴(Photo acryl), 또는 벤조사이클로부텐(BCB)으로 이루어질 수 있지만, 반드시 그에 한정되는 것은 아니다. The
상기 발광부(920)는 상기 화소 전극(800) 상에 형성되어 있다. 상기 발광부(920)은 도시하지는 않았지만, 정공주입층, 정공수송층, 유기발광층, 전자수송층, 및 전자주입층이 차례로 적층된 구조로 형성될 수 있다. 다만, 상기 정공주입층, 정공수송층, 전자수송층 및 전자주입층 중 하나 또는 둘 이상의 층은 생략이 가능하다. 상기 발광부(920)는 상기와 같은 층들의 조합 이외에도 당업계에 공지된 다양한 형태로 변경될 수 있다. The
상기 상부 전극(930)은 상기 발광부(920) 상에 형성되어 있다. 이와 같은 상부 전극(930)은 공통 전극으로 기능할 수 있고, 그에 따라, 상기 발광부(920) 뿐만 아니라 상기 뱅크층(910)을 포함한 기판 전체 면에 형성될 수 있다. The
상기 상부 전극(930)은 은(Ag)과 같은 금속으로 이루어질 수 있지만, 반드시 그에 한정되는 것은 아니다. The
이상과 같은 도 7에 따른 유기발광장치는, 전술한 도 6a 내지 도 6f에 따른 공정으로 박막 트랜지스터 기판을 제조한 후, 상기 소스 전극(600a) 및 드레인 전극(600b) 위쪽의 보호막(700) 상에 뱅크층(910)을 패턴 형성하고, 상기 화소 전극(800) 상에 발광부(920)를 패턴 형성하고, 그리고 상기 발광부(920) 상에 상부 전극(930)을 형성하는 공정을 통해 제조한다. 7, a thin film transistor substrate is manufactured by the process according to the above-described FIG. 6A to FIG. 6F, and then a
도시하지는 않았지만, 전술한 도 6a 내지 도 6f에 따른 박막 트랜지스터의 제조 방법이 적용된 유기발광장치의 제조방법도 본 발명의 범위 내에 있다. Although not shown, the manufacturing method of the organic light emitting device to which the method of manufacturing the thin film transistor according to the above-described Figs. 6A to 6F is applied is also within the scope of the present invention.
도 8은 본 발명의 일 실시예에 따른 액정표시장치의 개략적인 단면도로서, 이는 전술한 도 3에 따른 박막 트랜지스터가 적용된 액정표시장치에 관한 것이다. 8 is a schematic cross-sectional view of a liquid crystal display device according to an embodiment of the present invention, which relates to a liquid crystal display device to which the thin film transistor according to the above-described FIG. 3 is applied.
도 8에서 알 수 있듯이, 본 발명의 일 실시예에 따른 액정표시장치는 전술한 도 3에 따른 박막 트랜지스터 기판, 상기 박막 트랜지스터 기판과 대향하는 대향 기판(1000), 및 상기 양 기판 사이에 형성된 액정층(1100)을 포함하여 이루어진다. 8, the liquid crystal display device according to an embodiment of the present invention includes the thin film transistor substrate according to the above-described FIG. 3, the opposing
도시하지는 않았지만, 상기 박막 트랜지스터 기판 상에는 화소 전극(800)과 함께 액정 구동을 위한 전계를 형성하기 위한 공통 전극이 추가로 형성될 수 있다. Although not shown, a common electrode for forming an electric field for liquid crystal driving together with the
상기 대향 기판(1000)은 도시하지는 않았지만 차광층 및 컬러 필터층을 포함하여 이루어질 수 있다. The
상기 차광층은 화소 영역 이외의 영역으로 광이 누설되는 것을 차단하기 위해서 매트릭스 구조로 형성되고, 상기 컬러 필터층은 상기 매트릭스 구조의 차광층 사이 영역에 형성된다. The light shielding layer is formed in a matrix structure in order to block leakage of light to regions other than the pixel region, and the color filter layer is formed in the region between the light shielding layers of the matrix structure.
본 발명에 따른 액정표시장치는 TN(Twisted Nematic)모드, VA(Vertical Alignment) 모드, IPS(In-Plane Switching)모드 등 당업계에 공지된 다양한 모드의 액정표시장치에 적용될 수 있다. The liquid crystal display according to the present invention can be applied to liquid crystal display devices of various modes known in the art such as TN (Twisted Nematic) mode, VA (Vertical Alignment) mode and IPS (In-Plane Switching) mode.
이상과 같은 도 8에 따른 액정표시장치는, 전술한 도 6a 내지 도 6f에 따른 공정으로 산화물 반도체 박막 트랜지스터 기판을 제조하고, 대향 기판(1000)을 제조하고, 그리고 상기 양 기판 사이에 액정층(1100)을 형성하면서 양 기판을 합착하는 공정을 통해 제조한다. The liquid crystal display device according to FIG. 8 as described above can be manufactured by manufacturing the oxide semiconductor thin film transistor substrate by the process according to the above-described FIGS. 6A to 6F, fabricating the
상기 양 기판을 합착하는 공정은 당업계에 공지된 진공주입법 또는 액정적하법을 이용하여 수행할 수 있다. The process of attaching the two substrates may be performed using a vacuum injection method or a liquid dropping method known in the art.
도시하지는 않았지만, 전술한 도 6a 내지 도 6f에 따른 박막 트랜지스터의 제조 방법이 적용된 액정표시장치의 제조방법도 본 발명의 범위 내에 있다. Although not shown, the manufacturing method of the liquid crystal display device to which the method of manufacturing the thin film transistor according to the above-described Figs. 6A to 6F is applied is also within the scope of the present invention.
100: 기판 200: 게이트 전극
300: 게이트 절연막 400: 액티브층
500: 층간 절연막 510: 제1 층간 절연막
520: 제2 층간 절연막 600a: 소스 전극
600b: 드레인 전극 700: 보호막
800: 화소 전극100: substrate 200: gate electrode
300: gate insulating film 400: active layer
500: interlayer insulating film 510: first interlayer insulating film
520: second
600b: drain electrode 700: protective film
800: pixel electrode
Claims (10)
상기 게이트 전극 상에 형성된 게이트 절연막;
상기 게이트 절연막 상에 형성된 액티브층;
상기 액티브층 상에 형성된 층간 절연막; 및
상기 층간 절연막 상에 상기 액티브층과 연결되도록 형성된 소스 전극 및 드레인 전극을 포함하고,
상기 층간 절연막은 바인더(binder), 광개시제, 및 용매를 이용하여 형성된 제1 층간 절연막을 포함하는 것을 특징으로 하는 박막 트랜지스터.A gate electrode formed on the substrate;
A gate insulating film formed on the gate electrode;
An active layer formed on the gate insulating film;
An interlayer insulating film formed on the active layer; And
And a source electrode and a drain electrode formed on the interlayer insulating film so as to be connected to the active layer,
Wherein the interlayer insulating film comprises a first interlayer insulating film formed using a binder, a photoinitiator, and a solvent.
상기 바인더(binder)는 실록산(Siloxane)계 이거나 폴리이미드(Polyimide) 계로 이루어지고,
상기 광개시제는 이미드(Imide) 화합물 이거나 에스테르(ester) 화합물로 이루어지고,
상기 용매는 유기용매로 이루어지는 것을 특징으로 하는 박막 트랜지스터.The method according to claim 1,
The binder may be a siloxane-based or polyimide-based binder,
The photoinitiator may be an imide compound or an ester compound,
Wherein the solvent is an organic solvent.
상기 바인더(binder)는 10 내지 30 중량%로 이루어지고,
상기 광개시제는 1 내지 5 중량%로 이루어지고,
상기 용매는 65 내지 85 중량%로 이루어지는 것을 특징으로 하는 박막 트랜지스터.The method according to claim 1,
The binder comprises 10 to 30% by weight,
Wherein the photoinitiator comprises 1 to 5% by weight,
And the solvent is 65 to 85 wt%.
상기 층간 절연막은 실리콘 산화물 또는 실리콘 질화물로 이루어진 제2 층간 절연막을 더 포함하는 것을 특징으로 하는 박막 트랜지스터.The method according to claim 1,
Wherein the interlayer insulating film further comprises a second interlayer insulating film made of silicon oxide or silicon nitride.
상기 게이트 전극 상에 게이트 절연막을 형성하는 공정;
상기 게이트 절연막 상에 액티브층을 형성하는 공정;
상기 액티브층 상에 층간 절연막을 형성하는 공정; 및
상기 층간 절연막 상에 상기 액티브층과 연결되도록 소스 전극 및 드레인 전극을 형성하는 공정을 포함하고,
상기 층간 절연막은 바인더(binder), 광개시제, 및 용매를 이용하여 제1 층간 절연막을 형성하는 공정을 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.Forming a gate electrode on a substrate;
Forming a gate insulating film on the gate electrode;
Forming an active layer on the gate insulating film;
Forming an interlayer insulating film on the active layer; And
And forming a source electrode and a drain electrode on the interlayer insulating film so as to be connected to the active layer,
Wherein the interlayer insulating film includes a step of forming a first interlayer insulating film using a binder, a photoinitiator, and a solvent.
상기 바인더(binder)는 실록산(Siloxane)계 이거나 폴리이미드(Polyimide) 계로 이루어지고,
상기 광개시제는 이미드(Imide) 화합물 이거나 에스테르(ester) 화합물로 이루어지고,
상기 용매는 유기용매로 이루어지는 것을 특징으로 하는 박막 트랜지스터의 제조 방법. 6. The method of claim 5,
The binder may be a siloxane-based or polyimide-based binder,
The photoinitiator may be an imide compound or an ester compound,
Wherein the solvent is an organic solvent.
상기 바인더(binder)는 10 내지 30 중량%로 이루어지고,
상기 광개시제는 1 내지 5 중량%로 이루어지고,
상기 용매는 65 내지 85 중량%로 이루어지는 것을 특징으로 하는 박막 트랜지스터의 제조 방법. 6. The method of claim 5,
The binder comprises 10 to 30% by weight,
Wherein the photoinitiator comprises 1 to 5% by weight,
And the solvent is 65 to 85 wt%.
상기 층간 절연막은 실리콘 산화물 또는 실리콘 질화물로 이루어진 제2 층간 절연막을 더 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법. The method according to claim 1,
Wherein the interlayer insulating layer further comprises a second interlayer insulating layer made of silicon oxide or silicon nitride.
상기 박막 트랜지스터는,
기판 상에 형성된 게이트 전극;
상기 게이트 전극 상에 형성된 게이트 절연막;
상기 게이트 절연막 상에 형성된 액티브층;
상기 액티브층 상에 형성된 층간 절연막; 및
상기 층간 절연막 상에 상기 액티브층과 연결되도록 형성된 소스 전극 및 드레인 전극을 포함하고,
상기 층간 절연막은 바인더(binder), 광개시제, 및 용매를 이용하여 형성된 제1 층간 절연막을 포함하는 것을 특징으로 하는 디스플레이 장치.And a thin film transistor,
The thin-
A gate electrode formed on the substrate;
A gate insulating film formed on the gate electrode;
An active layer formed on the gate insulating film;
An interlayer insulating film formed on the active layer; And
And a source electrode and a drain electrode formed on the interlayer insulating film so as to be connected to the active layer,
Wherein the interlayer insulating film comprises a first interlayer insulating film formed using a binder, a photoinitiator, and a solvent.
상기 박막 트랜지스터의 제조 방법은,
기판 상에 게이트 전극을 형성하는 공정;
상기 게이트 전극 상에 게이트 절연막을 형성하는 공정;
상기 게이트 절연막 상에 액티브층을 형성하는 공정;
상기 액티브층 상에 층간 절연막을 형성하는 공정; 및
상기 층간 절연막 상에 상기 액티브층과 연결되도록 소스 전극 및 드레인 전극을 형성하는 공정을 포함하고,
상기 층간 절연막은 바인더(binder), 광개시제, 및 용매를 이용하여 제1 층간 절연막을 형성하는 공정을 포함하는 것을 특징으로 하는 디스플레이 장치의 제조 방법.And a method of manufacturing a thin film transistor,
A method of manufacturing a thin film transistor,
Forming a gate electrode on a substrate;
Forming a gate insulating film on the gate electrode;
Forming an active layer on the gate insulating film;
Forming an interlayer insulating film on the active layer; And
And forming a source electrode and a drain electrode on the interlayer insulating film so as to be connected to the active layer,
Wherein the interlayer insulating film includes a step of forming a first interlayer insulating film using a binder, a photoinitiator, and a solvent.
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- 2013-06-21 KR KR1020130071919A patent/KR102145322B1/en active IP Right Grant
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