KR20140058323A - Esd protection circuit - Google Patents

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KR20140058323A
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한도코 리네위
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글로벌파운드리즈 싱가포르 피티이. 엘티디.
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Abstract

Disclosed is a device including a substrate in which a device area including an ESD protection circuit having at least first and second transistors is defined. Each of the transistors comprises; a gate having first and second sides; a first diffusion area inside the device area adjacent to the first side of the gate; a second diffusion area inside the device area which is separately arranged from the second side of the gate; and a drift separation area which is arranged between the gate and the second diffusion area. A first device well surrounds the device area and a second device well which is arranged inside the first device well. The device further comprises a drift well which surrounds the second diffusion area. Edges of the drift well are not extended to the lower side of the gate and are separated from a channel area. A drain well is arranged under the second diffusion area and exists inside the drift well.

Description

ESD 보호 회로{ESD PROTECTION CIRCUIT}[0001] ESD PROTECTION CIRCUIT [0002]

집적회로는 정전기 방전(electrostatic discharge: ESD)에 의해서 손상을 받을 수 있다. 예를 들어, ESD는 트랜지스터의 게이트 산화물을 손상시킬 수 있다. 손상으로부터 트랜지스터를 보호하기 위하여, 집적회로(IC)의 기판을 통해 ESD 전류를 소모하도록 ESD 보호 회로가 이용된다. IC의 패드에서 정전기 방전이 검출되면, ESD 회로가 활성화되어 기판을 통해 전류를 소모시키는바, 따라서 게이트 산화물을 보호할 수 있다. Integrated circuits can be damaged by electrostatic discharge (ESD). For example, ESD can damage gate oxides in transistors. In order to protect the transistor from damage, an ESD protection circuit is used to consume the ESD current through the substrate of the integrated circuit (IC). When electrostatic discharge is detected on the pad of the IC, the ESD circuit is activated to consume current through the substrate, thus protecting the gate oxide.

다양한 유형의 ESD 보호 회로가 이용된다. ESD 보호 회로의 일 유형은 측면 확산 금속 산화물 반도체(lateral diffused metal oxide semiconductor: LDMOS) 트랜지스터이다. LDMOS의 ESD 성능에 관련된 열 폭주 전류(thermal runaway current)(예컨대, It2)는 LDMOS의 전체 폭에 직접 관련된다. 예를 들면, LDMOS 트랜지스터의 전체 폭이 크면 클수록, It2 가 더 커진다. 하지만, 통상적인 LDMOS 트랜지스터는 폭과 It2 사이에서 비균일한(non-uniformity) 관련성을 나타낸다. 예를 들어, LDMOS 트랜지스터의 전체 폭을 증가시킨다고 해도, 예측된 만큼 It2 가 증가하는 것은 아니다. 몇몇 경우에 있어서, LDMOS 트랜지스터의 전체 폭을 증가시키는 것은 It2 가 감소되게 한다. 이러한 비균일성은 ESD 설계 규칙에 부정적인 영향을 미치며, 이는 IC 설계자가 필수적인 ESD 보호를 제공하는 것을 어렵게 만든다. Various types of ESD protection circuits are used. One type of ESD protection circuit is a lateral diffused metal oxide semiconductor (LDMOS) transistor. The thermal runaway current (e.g., It 2 ) associated with the ESD performance of the LDMOS is directly related to the overall width of the LDMOS. For example, the greater the overall width of the LDMOS transistor is large, It 2 . However, a typical LDMOS transistor has a width and an It 2 Non-uniformity < / RTI > For example, as long as the even sikindago increase the overall width of the LDMOS transistor, the prediction It 2 Is not increased. In some cases, increasing the overall width of the LDMOS transistor is < RTI ID = 0.0 > . This non-uniformity negatively affects ESD design rules, making it difficult for IC designers to provide the necessary ESD protection.

본 개시 내용은 LDMOS 트랜지스터에서 개선된 균일성을 제공하는 것에 관한 것이다. The present disclosure relates to providing improved uniformity in LDMOS transistors.

일반적으로, 본 발명의 실시예들은 반도체 디바이스들에 관한 것이다. 일실시예에서, 디바이스가 제공된다. 상기 디바이스는 ESD 보호 회로를 갖는 디바이스 영역이 정의된 기판을 포함한다. ESD 보호 회로는 적어도 제 1 및 제 2 트랜지스터를 포함한다. 각각의 트랜지스터는 제 1 측면 및 제 2 측면을 갖는 게이트, 상기 게이트의 제 1 측면에 인접한 상기 디바이스 영역 내의 제 1 확산 영역, 상기 게이트의 제 2 측면으로부터 이격되어 배치된 상기 디바이스 영역 내의 제 2 확산 영역, 상기 제 1 및 제 2 확산 영역들은 제 1 극성의 도판트들을 포함하며, 그리고 상기 게이트와 상기 제 2 확산 영역 사이에 배치된 드리프트 격리 영역을 포함한다. 상기 디바이스는 상기 디바이스 영역과 제 1 디바이스 웰 내에 배치된 제 2 디바이스 웰을 에워싸는 제 1 디바이스 웰을 포함한다. 상기 디바이스는 또한, 상기 제 2 확산 영역을 에워싸는 드리프트 웰을 포함한다. 드리프트 웰의 에지들은 상기 게이트 아래로 연장되지 않으며 그리고 채널 영역으로부터 이격된다. 제 1 극성의 도판트들을 갖는 드레인 웰이 제 2 확산 영역 아래에 배치되고 상기 제 1 디바이스 웰 내에 존재한다. In general, embodiments of the present invention relate to semiconductor devices. In one embodiment, a device is provided. The device includes a substrate on which a device region having an ESD protection circuit is defined. The ESD protection circuit includes at least first and second transistors. Each transistor having a gate having a first side and a second side, a first diffusion region in the device region adjacent the first side of the gate, a second diffusion in the device region disposed away from a second side of the gate, Region, the first and second diffusion regions comprise dopants of a first polarity, and a drift isolation region disposed between the gate and the second diffusion region. The device includes a first device well enclosing the device area and a second device well disposed in the first device well. The device also includes a drift well surrounding the second diffusion region. The edges of the drift well do not extend under the gate and are spaced apart from the channel region. A drain well having dopants of a first polarity is disposed under the second diffusion region and is present in the first device well.

다른 실시예에서, 디바이스가 개시된다. 상기 디바이스는 디바이스 영역이 정의된 기판을 포함한다. 디바이스 영역은 적어도 제 1 및 제 2 트랜지스터들을 갖는 ESD 보호 회로를 포함한다. 트랜지스터들 각각은, 제 1 측면 및 제 2 측면을 갖는 게이트, 상기 게이트의 제 1 측면에 인접한 상기 디바이스 영역 내의 제 1 확산 영역, 상기 게이트의 제 2 측면으로부터 이격되어 배치된 상기 디바이스 영역 내의 제 2 확산 영역, 그리고 상기 게이트와 상기 제 2 확산 영역 사이에 배치된 드리프트 격리 영역을 포함한다. 상기 디바이스는 디바이스 영역과 제 1 디바이스 웰 내에 배치된 제 2 디바이스 웰을 에워싸는 제 1 디바이스 웰을 포함한다. 상기 디바이스는 또한, 제 2 확산 영역을 에워싸는 드리프트 웰을 포함한다. 드리프트 웰의 에지들은 게이트 아래로 연장되지 않으며 그리고 채널 영역으로부터 이격된다. 드레인 웰은 제 2 확산 영역 아래에 배치되고 그리고 드리프트 웰 내에 존재한다. In another embodiment, a device is disclosed. The device includes a substrate on which a device region is defined. The device region includes an ESD protection circuit having at least first and second transistors. Each of the transistors comprising a gate having a first side and a second side, a first diffusion region in the device region adjacent the first side of the gate, a second diffusion region in the device region adjacent the second side of the gate, A diffusion region, and a drift isolation region disposed between the gate and the second diffusion region. The device includes a first device well enclosing a device area and a second device well disposed in the first device well. The device also includes a drift well surrounding the second diffusion region. The edges of the drift well do not extend under the gate and are spaced apart from the channel region. The drain well is disposed under the second diffusion region and is in the drift well.

본 명세서에 개시된 실시예들의 이들 장점들과 다른 장점들 및 피처들은 다음의 상세한 설명들과 첨부된 도면들을 참조하여 명백해질 것이다. 또한, 본 명세서에 서술된 다양한 실시예들의 피처들은 상호 배타적인 것이 아니라고 이해되어야 하며 다양한 조합들 및 치완들로 존재할 수 있다고 이해되어야 한다. These and other advantages and features of the embodiments disclosed herein will become apparent with reference to the following detailed description and the accompanying drawings. It is also to be understood that the features of the various embodiments described herein are not to be considered as being mutually exclusive, and that they may exist in various combinations and arrangements.

도면들에서, 유사한 도면부호들은 일반적으로 서로 다른 관점들에서 동일한 부분들을 지칭한다. 또한, 도면들은 반드시 축척대로 그려진 것이 아니며, 대신에 본 발명의 원리들을 예시하는데 주안점을 둔 것이다. 다음의 상세한 설명에서, 본 발명의 다양한 실시예들이 다음의 도면들을 참조하여 설명된다.
도1은 디바이스의 실시예에 대한 단면도이다.
도2는 다양한 디바이스들의 전송 라인 펄스(TLP 측정)을 도시한다. In the drawings, like reference numbers generally refer to the same parts in different aspects. In addition, the drawings are not necessarily drawn to scale, but instead are intended to illustrate the principles of the invention. In the following detailed description, various embodiments of the present invention are described with reference to the following drawings.
1 is a cross-sectional view of an embodiment of a device.
Figure 2 shows the transmission line pulse (TLP measurement) of various devices.

일반적으로 본 발명의 실시예들은 반도체 디바이스에 관한 것이다. ESD 회로들이 상기 디바이스를 위해 제공된다. 예를 들어, ESD 회로는 고전압 어플리케이션들 혹은 고전압 디바이스들에서 이용될 수도 있다. ESD 회로는, 예를 들면, ESD 이벤트 동안에 활성화되어 ESD 전류를 소모한다. 디바이스들은 가령, 집적회로(ICs) 등과 같은 임의 유형의 반도체 디바이스들이 될 수 있다. 이러한 디바이스들은 예를 들어, 마이크로콘트롤러, 혹은 시스템 온 칩(SoCs) 등과 같은 독립형 디바이스 혹은 IC에 합체될 수 있다. 상기 디바이스들 혹은 IC들은 스피커, 컴퓨터, 휴대폰, 및 개인 휴대 단말기(PDA) 등과 같은 전자 제품에 통합되거나 혹은 이들과 함께 이용될 수 있다. In general, embodiments of the present invention relate to semiconductor devices. ESD circuits are provided for the device. For example, ESD circuits may be used in high voltage applications or high voltage devices. The ESD circuit is activated, for example, during an ESD event to consume ESD current. The devices may be any type of semiconductor devices, such as, for example, integrated circuits (ICs) and the like. Such devices may be incorporated into stand-alone devices or ICs, such as, for example, microcontrollers, or system-on-chips (SoCs). The devices or ICs may be integrated into or used with electronic products such as speakers, computers, cellular phones, and personal digital assistants (PDAs).

도1은 디바이스(100)의 일실시예에 대한 단면도이다. 도시된 바와 같이, 기판(105)이 제공된다. 기판은 예컨대 실리콘 기판 등과 같은 반도체 기판이다. 일실시예에서, 상기 기판은 p-형으로 도핑된 기판이 될 수도 있다. 예를 들어, p-형으로 도핑된 기판은 저농도로 도핑된 p-형 기판이다. 다른 유형의 도판트로 도핑되거나 혹은 다른 도핑 농도로 도핑되거나 혹은 도핑되지 않은 기판을 포함하는, 다른 유형의 반도체 기판들도 역시 유용하게 이용될 수 있다. 예를 들어, 기판은 실리콘 게르마늄, 게르마늄, 갈륨 비소(gallium arsenide) 혹은, 실리콘-온-절연체(silicon-on-insulator: SOI)와 같은 결정-온-절연체(crystal-on-insulator: COI)가 될 수도 있다. 기판은 도핑된 기판이 될 수도 있다. FIG. 1 is a cross-sectional view of one embodiment of a device 100. FIG. As shown, a substrate 105 is provided. The substrate is a semiconductor substrate such as a silicon substrate or the like. In one embodiment, the substrate may be a p-type doped substrate. For example, a p-type doped substrate is a lightly doped p-type substrate. Other types of semiconductor substrates, including those doped with other types of dopants or doped with other doping concentrations or not doped, may also be usefully utilized. For example, the substrate can be a silicon-on-insulator (COI) such as silicon germanium, germanium, gallium arsenide, or silicon-on-insulator . The substrate may be a doped substrate.

디바이스는 서로 다른 도판트 농도들을 갖는 도핑된 영역들 혹은 웰들(wells)을 포함할 수 있다. 예를 들어, 디바이스는 고농도로 도핑된(heavily doped), 중간 농도로 도핑된(intermediate doped), 및 저농도로 도핑된(lightly doped) 영역들을 포함할 수 있다. 도핑된 영역들은 x-, x, x+ 로 표현될 수 있으며, 여기서 x는 가령, p-형을 나타내는 p, 혹은 n-형을 나타내는 n 과 같은 도핑의 극성을 나타낸다. 그리고 The device may comprise doped regions or wells having different dopant concentrations. For example, the device may include heavily doped, intermediate doped, and lightly doped regions. The doped regions may be represented by x - , x, x + , where x represents the polarity of the doping, for example, p representing the p-type or n representing the n-type. And

x- = 저농도로 도핑됨,x - = Doped at low concentration,

x = 중간 농도로 도핑됨, x = doped to medium concentration,

x+ = 고농도로 도핑됨을 나타낸다. x & lt ; + & gt ; = high concentration.

저농도로 도핑된 영역은 약 5E13/cm3 미만의 도핑 농도를 가질 수 있다. 예를 들어, 저농도로 도핑된 영역은 약 1E11/cm3 ~ 5E13/cm3 의 도핑 농도를 가질 수 있다. 중간 농도로 도핑된 영역은 약 5E13/cm3 ~ 5E15/cm3 의 도핑 농도를 가질 수 있다. 고농도로 도핑된 영역은 약 5E15/cm3 보다 큰 도핑 농도를 가질 수 있다. 예를 들어, 고농도로 도핑된 영역은 약 5E15/cm3 ~ 9E15/cm3 의 도핑 농도를 가질 수 있다. 도핑 영역들에 대한 다른 유형들의 다른 농도들도 또한 이용될 수 있다. p-형 도판트들은, 보론(B), 알루미늄(Al), 인듐(In), 혹은 이들의 조합을 포함할 수 있으며, n-형 도판트들은 인(phosphorus)(P), 비소(arsenic)(As), 안티몬(Sb), 혹은 이들의 조합을 포함할 수 있다. The lightly doped region may have a doping concentration of less than about 5E13 / cm 3. For example, a lightly doped region may have a doping concentration of about 1E11 / cm 3 ~ 5E13 / cm 3. The region doped with the intermediate concentration may have a doping concentration of about 5E13 / cm 3 ~ 5E15 / cm 3. The heavily doped region may have a doping concentration greater than about 5E15 / cm < 3 >. For example, the heavily doped region may have a doping concentration of about 5E15 / cm 3 ~ 9E15 / cm 3. Other concentrations of different types for doped regions may also be used. The p-type dopants may include boron (B), aluminum (Al), indium (In), or a combination thereof and the n-type dopants may include phosphorus (P), arsenic (As), antimony (Sb), or combinations thereof.

도시된 바와 같이, 디바이스는 기판 상에 정의된 디바이스 영역을 포함한다. 기판 상의 다른 디바이스 영역들로부터 상기 디바이스 영역을 격리 혹은 분리시키기 위하여, 디바이스 격리 영역(190)이 제공될 수 있다. 다른 일실시예에서, 디바이스 격리 영역은 디바이스 영역을 둘러싼다. 격리 영역은 예를 들면, 얕은 트렌치 격리(Shallow Trench Isolation: STI) 영역이다. 다른 유형의 격리 영역들도 또한 채용될 수 있다. 예를 들면, 격리 영역은 깊은 트렌치 격리(Deep Trench Isolation: DTI) 영역이 될 수도 있다. 격리 영역은 예를 들면, STI 영역의 경우, 약 4000Å 의 깊이로 확장된다. DTI 영역들에 대하여 가령, 0.5 ~ 10 ㎛의 다른 깊이들로 확장되는 격리 영역들을 제공하는 것도 또한 이용될 수 있다. 일실시예에서, 격리 영역의 폭은 약 0.3 ㎛ 이다. 다른 깊이들 및 폭들을 갖는 격리 영역들을 제공하는 것도 또한 이용될 수 있다. 폭들은, 예를 들면, 격리 요건들에 의존할 수도 있다. As shown, the device includes a device region defined on a substrate. A device isolation region 190 may be provided to isolate or isolate the device region from other device regions on the substrate. In another embodiment, the device isolation region surrounds the device region. The isolation region is, for example, a shallow trench isolation (STI) region. Other types of isolation regions may also be employed. For example, the isolation region may be a deep trench isolation (DTI) region. The isolation region extends, for example, to a depth of about 4000 angstroms for the STI region. It may also be used to provide isolation regions for DTI regions, for example, extending to different depths of 0.5 to 10 [mu] m. In one embodiment, the width of the isolation region is about 0.3 [mu] m. It may also be used to provide isolation regions having different depths and widths. Widths may depend, for example, on isolation requirements.

디바이스 영역은 ESD 보호 회로(115)를 포함한다. ESD 보호 회로는 병렬로 연결된 복수의 LD 트랜지스터들을 포함한다. 예를 들어, ESD 보호 회로는 n 개의 LD 트랜지스터들을 포함한다. 도시된 바와 같이, 디바이스 영역은 제 1 및 제 2 (예컨대, n = 2) LD 트랜지스터들(115a, 115b)을 포함한다. 다른 개수의 LD 트랜지스터들을 제공하는 것도 이용될 수 있다. The device region includes an ESD protection circuit 115. The ESD protection circuit includes a plurality of LD transistors connected in parallel. For example, the ESD protection circuit includes n LD transistors. As shown, the device region includes first and second (e.g., n = 2) LD transistors 115a and 115b. Providing a different number of LD transistors may also be used.

도핑된 제 1 웰(160)이 디바이스 영역 내의 기판에 배치된다. 도핑된 제 1 웰은 도시된 바와 같이, 완성된 디바이스 영역을 에워싼다(encompass). 예를 들어, 도핑된 제 1 웰은 격리 웰로서 기능한다. 제 1 웰은 제 1 극성의 도판트들을 포함한다. 일실시예에서, 제 1 웰은 제 1 극성의 도판트들로 저농도로 도핑된다. 다른 도판트 농도를 갖는 제 1 웰을 제공하는 것도 또한 이용가능하다. A doped first well 160 is disposed in the substrate in the device region. The doped first well encompasses the completed device region, as shown. For example, the doped first well functions as an isolation well. The first well comprises dopants of a first polarity. In one embodiment, the first well is lightly doped with dopants of the first polarity. It is also possible to provide a first well having a different dopant concentration.

각각의 트랜지스터들은 게이트(120)를 포함하며, 게이트(120)는 디바이스 영역 내의 기판의 표면 상에 배치된다. 게이트는 핑거(finger)라고 지칭될 수도 있다. 게이트는 게이트 유전체(124) 위에 배치된 게이트 전극(126)을 포함한다. 일실시예에서, 게이트 전극은 폴리실리콘 게이트 전극이다. 다른 적절한 유형의 게이트 전극 물질들도 또한 이용될 수 있다. 게이트 유전체의 경우, 게이트 유전체는 실리콘 산화물을 포함한다. 다른 적절한 유형의 게이트 유전체 물질들도 또한 이용될 수 있다. 일실시예에서, 게이트는 고전압 디바이스들을 위해 이용되는 게이트들과 유사하다. 예를 들어, 게이트 전극 및 게이트 유전체의 두께는 고전압 디바이스들의 게이트들과 유사할 수 있다. 다른 구성의 게이트들도 또한 이용될 수 있다. Each of the transistors includes a gate 120, and the gate 120 is disposed on the surface of the substrate in the device region. The gate may also be referred to as a finger. The gate includes a gate electrode 126 disposed over the gate dielectric 124. In one embodiment, the gate electrode is a polysilicon gate electrode. Other suitable types of gate electrode materials may also be used. In the case of a gate dielectric, the gate dielectric comprises silicon oxide. Other suitable types of gate dielectric materials may also be used. In one embodiment, the gate is similar to the gates used for high voltage devices. For example, the thickness of the gate electrode and the gate dielectric may be similar to the gates of high voltage devices. Gates of other configurations may also be used.

상기 게이트는 다수의 트랜지스터들의 게이트들을 형성하는 게이트 전도체가 될 수도 있다. 예를 들어, 게이트 전도체는 격리 영역들에 의해서 분리되는 복수의 디바이스 영역들을 횡단할 수도 있다. 복수의 트랜지스터들은 게이트 전도체에 의해서 형성되는 공통 게이트를 갖는다. 게이트 전도체들의 다른 구성들도 또한 이용될 수 있다. The gate may be a gate conductor forming the gates of the plurality of transistors. For example, the gate conductor may traverse a plurality of device regions separated by isolation regions. The plurality of transistors have a common gate formed by a gate conductor. Other configurations of gate conductors may also be used.

게이트는 제 1 및 제 2 소스/드레인(S/D) 영역들(130, 140) 사이에 배치된다. S/D 영역들은 기판 내에 배치된 제 1 극성의 도핑 영역들이다. S/D 영역들은 예를 들면, 제 1 극성으로 고농도로 도핑된 영역이다. 예를 들면, S/D 영역들은 약 0.1 ~ 0.4 ㎛의 깊이를 가질 수 있다. 다른 적절한 깊이들도 또한 이용가능하다. S/D 영역들은 디바이스의 다른 트랜지스터들의 그것들과 유사할 수도 있다. 일실시예에서, 제 1 S/D 영역(130)은 소스 영역이며 그리고 제 2 S/D 영역(140)은 트랜지스터의 드레인 영역이다. A gate is disposed between the first and second source / drain (S / D) regions 130 and 140. The S / D regions are doped regions of the first polarity disposed in the substrate. The S / D regions are, for example, regions doped at a high concentration with the first polarity. For example, the S / D regions may have a depth of about 0.1 to 0.4 mu m. Other suitable depths are also available. The S / D regions may be similar to those of other transistors in the device. In one embodiment, the first S / D region 130 is the source region and the second S / D region 140 is the drain region of the transistor.

제 1 S/D 영역은 게이트의 제 1 측면에 인접하게 배치된다. 일실시예에서, 게이트는 제 1 S/D 영역과 중첩된다. 예를 들어, 게이트의 제 1 측면이 제 1 S/D 영역과 중첩된다. 제 1 S/D 영역이 게이트 아래의 트랜지스터의 채널과 통신할 수 있도록, 중첩되는 량이 충분해야 한다. 중첩량은 예를 들면, 약 0.1 ~ 0.5㎛ 이다. 다른 중첩량들로 제 1 S/D 영역을 중첩시킬 수도 있다. 일실시예에서, 게이트는 제 1 S/D 영역의 저농도로 도핑된(Lightly Doped: LD) 영역과 중첩된다. 제 1 S/D 영역의 다른 구성들도 또한 이용가능하다. 제 2 S/D 영역(140)의 경우, 제 2 S/D 영역(140)은 게이트의 제 2 측면으로부터 거리 DG 만큼 측면으로(laterally) 떨어져서 배치된다. 몇몇 경우에 있어서, 측면 변위(lateral displacement) DG 는 드리프트 거리에 대응한다. DG 는 예를 들면, 각각의 파운드리의 일반적인 설계 규칙들에 의존하는 임의의 적절한 거리들을 포함할 수 있다. The first S / D region is disposed adjacent the first side of the gate. In one embodiment, the gate overlaps the first S / D region. For example, the first side of the gate overlaps the first S / D region. The overlap amount must be sufficient so that the first S / D region can communicate with the channel of the transistor under the gate. The overlap amount is, for example, about 0.1 to 0.5 占 퐉. The first S / D region may be overlapped with other overlapping quantities. In one embodiment, the gate overlaps a lightly doped (LD) region of the first S / D region. Other configurations of the first S / D region are also available. In the case of the second S / D region 140, the second S / D region 140 is laterally spaced by a distance D G from the second side of the gate. In some cases, the lateral displacement D G corresponds to the drift distance. D G may include, for example, any suitable distances depending on the general design rules of each foundry.

일실시예에서, 드리프트 격리 영역(192)이 게이트와 제 2 S/D 영역 사이에 제공된다. 드리프트 격리 영역은 예컨대, STI 이다. 다른 유형의 드리프트 격리 영역들도 이용가능하다. 도시된 바와 같이, 게이트는 드리프트 격리 영역과 중첩된다. DG 보다 커지도록 유효 드리프트 거리를 증가시키기 위하여, 드리프트 격리 영역이 채용될 수 있다. 예를 들어, 드리프트 격리 영역의 프로파일과 동등해지도록 드리프트 거리가 증가될 수 있다. 소스 영역과 드리프트 격리 영역 사이의 거리 L은 트랜지스터의 채널에 대응한다. 유효 드리프트 거리는 제 2 S/D 영역으로부터, 드리프트 격리 영역의 주위 및 게이트 아래의 채널 까지이다. In one embodiment, a drift isolation region 192 is provided between the gate and the second S / D region. The drift isolation region is, for example, STI. Other types of drift isolation regions are also available. As shown, the gate overlaps the drift isolation region. To increase the effective drift distance to be greater than D G , a drift isolation region may be employed. For example, the drift distance may be increased to be equivalent to the profile of the drift isolation region. The distance L between the source region and the drift isolation region corresponds to the channel of the transistor. The effective drift distance is from the second S / D region, around the drift isolation region and below the gate.

일실시예에서, 게이트의 제 2 측면에는 실리사이드 블록(128)이 제공된다. 실리사이드 블록은 드레인 영역 상의 실리사이드 콘택(미도시)의 단락(short) 위험을 감소시기키 위하여 실리사이드의 형성이 게이트와 단락되는 것을 방지한다. 실리사이드 블록은 유전체 라이너이다. 예를 들어, 유전체 라이너는 실리콘 산화물 라이너이다. 일실시예에서, 실리사이드 블록은 게이트의 제 2 측면 상에 배치되며, 거리 DE 만큼 게이트와 중첩된다. 거리 DE 는 예를 들면 약 0.06 ㎛와 같다. 예를 들어, 거리 DE 는 또한, 각각의 파운드리의 일반적인 설계 규칙에 의존하는 임의의 적절한 거리들을 포함할 수도 있다. 거리 DE 만큼 게이트와 중첩되는 실리사이드 블록 부분을 제공하는 것은, 그 하부 영역에서 실리사이드의 형성을 효과적으로 방지하며 그리고 전류가 수평 방향으로 흐르는 것을 효과적으로 방지할 수 있기 때문에 매우 유용하며, 결과적으로 더욱 우수한 ESD 성능을 얻을 수 있다. 실리사이드 블록은 드리프트 격리 영역의 탑(top)을 따라 위치한다. 도시된 바와 같이, 실리사이드 블록은 부분적으로 드레인 영역 위로 연장된다. In one embodiment, a silicide block 128 is provided on the second side of the gate. The silicide block prevents the formation of silicide from being shorted to the gate to reduce the risk of a short of the silicide contact (not shown) on the drain region. The silicide block is a dielectric liner. For example, the dielectric liner is a silicon oxide liner. In one embodiment, the silicide block is disposed on the second side of the gate and overlaps the gate by a distance D E. The distance D E is, for example, about 0.06 탆. For example, the distance D E may also include any suitable distances depending on the general design rules of each foundry. Providing the silicide block portion overlapping the gate by the distance D E is very useful because it effectively prevents the formation of silicide in the lower region and effectively prevents the current from flowing in the horizontal direction, Performance can be obtained. The silicide block is located along the top of the drift isolation region. As shown, the silicide block extends partially over the drain region.

도시된 바와 같이, 제 1 및 제 2 LD 트랜지스터는 공통의 제 2 S/D 혹은 드레인 영역을 갖도록 구성된다. LD 트랜지스터들의 다른 구성들도 또한 이용가능하다. As shown, the first and second LD transistors are configured to have a common second S / D or drain region. Other configurations of LD transistors are also available.

제 2 웰(165)이 기판 내에 배치된다. 제 2 웰은 디바이스 영역에 배치될 수도 있다. 예를 들어, 제 2 웰은 제 1 웰 내에 배치된다. 제 2 웰은 트랜지스터에 대한 보디 웰(body well)로서 기능한다. 제 2 디바이스 웰은 제 1 극성의 디바이스에 대하여 제 2 극성의 도판트들을 포함한다. 예를 들어, 제 2 디바이스 웰은 n-형 디바이스에 대하여 p-형 도판트들을 포함하며 혹은 p-형 디바이스에 대하여 n-형 도판트들을 포함한다. 제 2 디바이스 웰은 제 1 극성의 도판트들로 저농도(x-)로 도핑되거나 혹은 중간 농도(x)로 도핑될 수 있다. 제 2 디바이스 웰에 대한 다른 도핑 농도도 또한 이용될 수 있다. A second well 165 is disposed in the substrate. The second well may be disposed in the device region. For example, the second well is disposed in the first well. The second well functions as a body well for the transistor. The second device well includes dopants of the second polarity for the device of the first polarity. For example, the second device well comprises p-type dopants for an n-type device or n-type dopants for a p-type device. The second device well is lightly doped (x -) with a dopant of the first polarity may be doped with, or doped or neutral density (x) in. Other doping concentrations for the second device well may also be used.

보디 웰은 적어도 제 1 S/D 영역들 및 게이트들의 일부를 에워싼다. 도시된 바와 같이, 보디 웰은 제 1 및 제 2 S/D 영역들을 에워싼다. 제 2 웰의 다른 구성들도 또한 이용될 수 있다. 제 2 웰의 깊이는 제 1 웰보다 얕다. 다른 깊이를 갖는 제 2 웰을 제공하는 것도 또한 이용가능하다. The body well surrounds at least the first S / D regions and a portion of the gates. As shown, the body well surrounds the first and second S / D regions. Other configurations of the second well may also be used. The depth of the second well is shallower than the first well. It is also possible to provide a second well having a different depth.

일실시예에서, 기판과 제 1 및 제 2 웰에는, 기판과 웰들을 바이어싱하기 위하여 기판 콘택(107), 제 1 및 제 2 웰 콘택들(162, 167)이 각각 제공된다. 기판 콘택과 웰 콘택은 S/D 영역들과 유사하게 고농도로 도핑된 영역들이다. 예를 들어, 기판 콘택 혹은 웰 콘택의 깊이는 디바이스 격리 영역의 깊이 보다 얕으며 그리고 기판 콘택과 웰 콘택은 기판 및 웰과 각각 통신한다. 기판 콘택과 웰 콘택의 도핑 농도는 약 5E15/cm3 ~ 9E15/cm3 가 될 수 있다. 적절한 다른 도핑 농도 범위들도 또한 이용가능하다. 기판 콘택과 웰 콘택은 각각 기판 및 웰들과 같이 동일한 극성을 갖는다. 예를 들어, 제 1 웰 콘택들(162)은 제 1 극성으로 도핑된 영역들이며, 제 2 웰 콘택들(167)은 제 2 극성으로 도핑된 영역들이다. In one embodiment, the substrate and the first and second wells are provided with a substrate contact 107, first and second well contacts 162 and 167, respectively, for biasing the substrate and wells. The substrate contact and the well contact are heavily doped regions similar to the S / D regions. For example, the depth of the substrate contact or the well contact is shallower than the depth of the device isolation region and the substrate contact and the well contact communicate with the substrate and the well, respectively. The doping concentration of the substrate contact and the well contact can be from about 5E15 / cm 3 ~ 9E15 / cm 3. Other suitable doping concentration ranges are also available. The substrate contact and the well contact have the same polarity as the substrate and the well, respectively. For example, the first well contacts 162 are regions doped with a first polarity, and the second well contacts 167 are regions doped with a second polarity.

일실시예에서, 콘택 영역들을 분리시키기 위하여 격리 영역들(194)이 제공될 수도 있다. 격리 영역들은 STI 영역들이 될 수 있다. 예를 들어, 격리 영역들은 디바이스 격리 영역들과 유사하다. 다른 유형들 혹은 다른 구성의 격리 영역들도 또한 이용가능하다. In one embodiment, isolation regions 194 may be provided to isolate the contact regions. The isolation regions can be STI regions. For example, isolation regions are similar to device isolation regions. Isolation regions of different types or different configurations are also available.

게이트 전극 및 다양한 콘택 영역들 상에 금속 실리사이드 콘택(미도시)이 형성될 수 있다. 예를 들면, S/D 영역들, 웰 콘택들 및 게이트 전극 위에 금속 실리사이드 콘택들이 제공될 수 있다. 다른 유형의 금속 실리사이드 콘택들도 또한 이용가능하다. 예를 들어, 상기 실리사이드 콘택들은 코발트 실리사이드(CoSi) 콘택이 될 수 있다. 실리사이드 콘택은 약 100 ~ 500 Å의 두께를 가질 수 있다. 다른 두께의 실리사이드 콘택들도 또한 이용가능하다. 콘택 저항을 감소시키고 그리고 라인 메탈 배선의 백-엔드(back-end-of-line metal interconnects)로의 접촉을 용이하게 하기 위하여, 실리사이드 콘택이 채용될 수 있다. A metal suicide contact (not shown) may be formed on the gate electrode and various contact regions. For example, metal silicide contacts may be provided over the S / D regions, well contacts, and gate electrode. Other types of metal suicide contacts are also available. For example, the silicide contacts may be cobalt silicide (CoSi) contacts. The silicide contact may have a thickness of about 100-500 Angstroms. Other thicknesses of silicide contacts are also available. To reduce contact resistance and facilitate contact with back-end-of-line metal interconnects, a silicide contact may be employed.

일실시예에서, 제 3 웰(170)이 제공된다. 제 3 웰은 제 2 웰 내의 기판에 배치된다. 예를 들어, 제 3 웰의 깊이는 제 2 웰의 깊이보다 얕다. 제 3 웰은 드리프트 웰로서의 역할을 수행한다. 일실시예에서, 드리프트 웰은 제 2 S/D 영역을 에워싸며 그리고, 드리프트 웰의 에지가 게이트 아래로 연장되지 않도록 그리고 채널 영역으로부터 떨어져 있도록 구성되거나 혹은 좁아진다. In one embodiment, a third well 170 is provided. The third well is disposed in the substrate in the second well. For example, the depth of the third well is shallower than the depth of the second well. The third well serves as a drift well. In one embodiment, the drift well surrounds the second S / D region and is configured or narrowed such that the edges of the drift well do not extend below the gate and away from the channel region.

일실시예에서, 제 3 웰의 깊이 혹은 바닥은 격리 영역들 아래이다. 제 3 웰의 깊이는 약 0.1 ~ 5 ㎛가 될 수 있다. 다른 깊이들도 또한 이용가능하다. 상기 깊이는 예를 들어, 디바이스의 설계 전압에 의존할 수도 있다. 드리프트 웰은 예컨대, 제 1 게이트 아래의 디바이스 격리 영역(192)의 바닥으로부터 제 2 게이트 아래의 디바이스 격리 영역(192)의 바닥까지 연장된다. 제 3 웰의 폭은 예를 들어, 제 3 웰의 제 1 에지(170a)로부터 제 2 에지(170b) 까지 연장된다. 제 3 웰의 폭은 예를 들어, 약 8 ㎛ 이다. 제 3 웰은 또한, 적절한 다른 폭 치수를 포함할 수 있다. In one embodiment, the depth or bottom of the third well is below the isolation regions. The depth of the third well may be about 0.1 to 5 占 퐉. Other depths are also available. The depth may depend, for example, on the design voltage of the device. The drift well extends, for example, from the bottom of the device isolation region 192 below the first gate to the bottom of the device isolation region 192 below the second gate. The width of the third well extends, for example, from the first edge 170a of the third well to the second edge 170b. The width of the third well is, for example, about 8 占 퐉. The third well may also include other suitable width dimensions.

드리프트 웰은 제 1 극성의 도판트들을 포함한다. 일실시예에서, 드리프트 웰의 도판트 농도는 드레인의 도판트 농도보다 낮다. 일실시예에서, 드리프트 웰은 제 1 극성의 도판트들로 저농도(x-)로 혹은 중간 농도(x)로 도핑될 수 있다. 예를 들어, 드리프트 웰의 도판트 농도는 약 1E12 ~ 1E14/cm3 이다. 다른 적절한 도판트 농도들도 또한 이용가능한다. 예를 들어, 도판트 농도는 디바이스의 최대 혹은 브레이크다운 전압 요건에 의존할 수도 있다. The drift well includes dopants of a first polarity. In one embodiment, the dopant concentration of the drift well is lower than the dopant concentration of the drain. In one embodiment, the drift wells may be doped with low polarity dopants (x - ) or with intermediate polarity (x). For example, the dopant concentration of the drift-well is about 1E12 ~ 1E14 / cm 3. Other suitable dopant concentrations are also available. For example, the dopant concentration may depend on the device's maximum or breakdown voltage requirements.

일실시예에서, 제 2 웰, 제 1 S/D 영역 및 게이트는 ESD 디바이스의 제 1 단자(134)에 공통으로 연결된다. 제 2 S/D 영역은 ESD 디바이스의 제 2 단자(144)에 연결된다. 예를 들어, 제 1 단자는 소스 단자이며, 제 2 단자는 드레인 단자이다. 일실시예에서, 제 2 웰 콘택(167)은 또한 제 1 단자 혹은 소스 단자에 연결된다. 소스 단자는 예를 들어, 접지에 연결되는 반면에, 드레인 단자는 예를 들어 VDD 혹은 I/O 패드에 연결된다. ESD 디바이스들에 대한 단자 연결들의 다른 구성들도 또한 이용가능하다. In one embodiment, the second well, the first S / D region, and the gate are commonly connected to the first terminal 134 of the ESD device. The second S / D region is connected to the second terminal 144 of the ESD device. For example, the first terminal is a source terminal and the second terminal is a drain terminal. In one embodiment, the second well contact 167 is also connected to the first terminal or the source terminal. The source terminal is connected to ground, for example, while the drain terminal is connected to a V DD or I / O pad, for example. Other configurations of terminal connections for ESD devices are also available.

일실시예에서, 제 4 웰(175)이 제공된다. 제 4 웰은 예를 들면, 제 2 S/D 혹은 드레인 웰로서 기능한다. 드레인 웰은 기판 내에 배치된다. 일실시예에서, 드레인 웰은 제 3 웰 내에 배치되며 그리고 드레인 영역과 인접한다. 예를 들어, 드레인 웰은 드레인 영역 안으로 중첩된다. 일실시예에서, 드레인 웰의 제 1 에지(175a)는 제 1 트랜지스터의 드리프트 격리 영역의 에지(192a1)에 정렬되거나 혹은 접촉하며, 상기 에지는 제 1 트랜지스터의 게이트로부터 떨어져 있다. 이와 유사하게, 드레인 웰의 제 2 에지(175b)는 제 2 트랜지스터의 드리프트 격리 영역의 에지(192a2)에 정렬되거나 혹은 접촉하며, 상기 에지는 제 2 트랜지스터의 게이트로부터 떨어져 있다. 제 4 웰의 깊이는 제 3 웰의 깊이보다 얕다. 일실시예에서, 제 2 확산 영역 혹은 드레인 영역(140)의 폭은 제 4 웰(175)의 폭과 같다. 다른 실시예에서, 제 2 확산 영역 혹은 드레인 영역(140)의 폭은 제 4 웰(175)의 폭보다 좁다. 제 4 웰(175)의 폭보다 좁거나 혹은 드리프트 격리 영역(192)으로부터 이격되어 배치된, 제 2 확산 영역 혹은 드레인 영역(140)을 제공하는 것은 매우 유용한데, 왜냐하면 이것은 채널 영역쪽으로의 수평 방향에서의 전류 흐름에 대한 저항을 증가시키기 때문이다. 이것은, ESD 디바이스의 좀더 균일한 턴온(turn on)을 야기하며, 더욱 우수한 ESD 성능을 야기한다. 드레인 웰은 제 1 극성의 도판트들을 포함한다. 일실시예에서, 드레인 웰의 도판트 농도는 제 2 S/D 영역과 드리프트 웰 사이이다. 일실시예에서, 드레인 웰은 제 1 극성의 도판트들로 중간 농도(x)로 도핑될 수 있다. 다른 적절한 도핑 농도들도 또한 이용가능하다. In one embodiment, a fourth well 175 is provided. The fourth well functions, for example, as a second S / D or drain well. The drain well is disposed in the substrate. In one embodiment, the drain well is disposed in the third well and is adjacent to the drain region. For example, the drain wells are superimposed into the drain region. In one embodiment, the first edge 175a of the drain well aligns or contacts the edge 192a 1 of the drift isolation region of the first transistor, and the edge is away from the gate of the first transistor. Similarly, the second edge 175b of the drain well aligns or contacts the edge 192a 2 of the drift isolation region of the second transistor, and the edge is away from the gate of the second transistor. The depth of the fourth well is shallower than the depth of the third well. In one embodiment, the width of the second diffusion region or drain region 140 is equal to the width of the fourth well 175. In another embodiment, the width of the second diffusion region or drain region 140 is narrower than the width of the fourth well 175. It is very useful to provide a second diffusion or drain region 140 that is narrower than the width of the fourth well 175 or spaced apart from the drift isolation region 192, Because of the increased resistance to current flow at the < RTI ID = 0.0 > This results in a more uniform turn-on of the ESD device, resulting in better ESD performance. The drain well includes dopants of the first polarity. In one embodiment, the dopant concentration of the drain well is between the second S / D region and the drift well. In one embodiment, the drain wells may be doped with an intermediate concentration (x) with first polarity dopants. Other suitable doping concentrations are also available.

설명된 바와 같이, 드리프트 웰(170)은 제 2 S/D 영역(140)을 에워싸며, 그리고 드리프트 웰의 에지(170a 혹은 170b)가 게이트 아래로 연장되지 않도록 그리고 채널 영역으로부터 떨어져 있도록 구성되거나 혹은 좁아진다. 일실시예에서, 제 4 웰 혹은 드레인 웰(175)은 제 3 웰 혹은 드리프트 웰(170) 보다 좁다. 예를 들어, 드리프트 웰의 제 1 에지(170a)는 제 1 트랜지스터의 드리프트 격리 영역(192)의 중앙부 아래에서 상기 중앙부 부근에 정렬되며, 그리고 제 2 에지(170b)는 제 2 트랜지스터의 다른 하나의 드리프트 격리 영역(192)의 중앙부 아래에서 상기 중앙부 부근에 정렬된다. 적어도, 게이트 인접한 제 3 및 제 4 웰의 에지들은 예컨대 소정 거리만큼 이격된다. 도1에 도시된 바와 같이, 제 3 웰의 제 1 에지(170a)와 제 4 웰의 제 1 에지(175a)는 거리 Do 만큼 이격된다. 제 3 웰의 제 2 에지(170b)는 예를 들어, 제 4 웰의 제 2 에지(175b)로부터 동일한 거리 Do 만큼 이격된다. 다른 실시예에서, 드리프트 웰의 제 1 에지(170a)는 제 4 웰의 제 1 에지(175a)에 정렬되는 반면에, 드리프트 웰의 제 2 에지(170b)는 제 4 웰의 제 2 에지(175b)에 정렬된다. 예를 들어, 거리 Do는 제 4 웰 혹은 드레인 웰의 에지(175a 혹은 175b)에 관하여 약 1.0 ㎛ 이하 이다. 거리 Do는 예를 들어, 제 4 웰(175)의 에지(175a 혹은 175b)에 관하여 조정되거나 혹은 변경될 수 있다. 제 3 웰의 에지(170a 혹은 170b)가 채널 영역에 너무 가깝지 않는 한, Do에 대한 다른 적절한 거리들이 또한 이용될 수 있다. 이러한 것은 디바이스의 ESD 성능에 부정적인 영향을 미칠 위험을 감소 혹은 회피한다. 예를 들어, 제 3 웰의 에지가 드리프트 격리 영역을 넘어서 그리고 채널 영역을 향하여 연장되지 않는 한, Do에 대한 임의의 적절한 거리들이 이용될 수 있다. As described, the drift well 170 surrounds the second S / D region 140, and the edge 170a or 170b of the drift well is configured not to extend below the gate and away from the channel region, Become narrower. In one embodiment, the fourth well or drain well 175 is narrower than the third well or drift well 170. For example, the first edge 170a of the drift well is aligned near the center portion of the drift isolation region 192 of the first transistor and the second edge 170b is aligned with the other one of the second transistors 170a, Drift isolation region 192 in the vicinity of the central portion. At least the edges of the third and fourth wells adjacent to the gate are spaced, for example, by a predetermined distance. As shown in FIG. 1, the first edge 170a of the third well and the first edge 175a of the fourth well are spaced apart by a distance Do. The second edge 170b of the third well is spaced the same distance Do from the second edge 175b of the fourth well, for example. In another embodiment, the first edge 170a of the drift well is aligned with the first edge 175a of the fourth well while the second edge 170b of the drift well is aligned with the second edge 175b of the fourth well . For example, the distance Do is about 1.0 占 퐉 or less with respect to the edge (175a or 175b) of the fourth well or drain well. The distance Do can be adjusted or changed, for example, with respect to the edge 175a or 175b of the fourth well 175. [ Other suitable distances to Do may also be used, as long as the edge 170a or 170b of the third well is not too close to the channel region. This reduces or avoids the risk of adversely affecting the ESD performance of the device. For example, any suitable distance to Do can be used, so long as the edge of the third well extends beyond the drift isolation region and towards the channel region.

우리는, 전술한 바와 같은 구성을 갖는 드리프트 웰과 드레인 웰을 제공함으로써 여러 장점들을 얻을 수 있음을 발견하였다. 예를 들어, 이러한 구성은 ESD 회로의 기생(parastic) 바이폴라 트랜지스터의 베이스를 증가시키며, 이는 ESD 디바이스의 홀딩 전압(Vh)을 증가시킨다. 전술한 바와 같이 드리프트 웰을 좁힘으로써, 베이스 푸쉬-아웃 현상(base push-out phenomenon)이 또한 억제되며, 이는 ESD 디바이스의 개선된 균일한 턴온을 야기한다. 또한, 우리는, 전술한 바와 같은 구성이 다수의 핑거들에 대한 균일한 턴-온을 향상시킨다는 점을 발견하였다. 이와 같이, 도1과 관련하여 설명된 이러한 구성의 ESD 성능은 핑거들의 개수에 직접 비례한다는 점이 발견되었다. We have found that a number of advantages can be achieved by providing drift wells and drain wells with the configuration as described above. For example, this configuration increases the base of the parasitic bipolar transistor of the ESD circuit, which increases the holding voltage Vh of the ESD device. By narrowing the drift well as described above, the base push-out phenomenon is also suppressed, which results in improved uniform turn-on of the ESD device. We have also found that the configuration as described above improves uniform turn-on for multiple fingers. Thus, it has been found that the ESD performance of such a configuration as described in connection with FIG. 1 is directly proportional to the number of fingers.

또한, 드레인 아래에 드레인 웰을 제공하는 것이 수직 방향에서 더 낮은 저항 경로를 생성한다는 점이 밝혀졌다. 이와 같이, 전류는 수평 방향 대신에 수직 방향으로 흐르게 된다. 따라서, 베이스 푸쉬-아웃 현상이 초기 단계에서 완화 혹은 억제된다. 이는 ESD 디바이스의 개선되고 더욱 균일한 턴온을 야기한다. It has also been found that providing a drain well below the drain produces a lower resistance path in the vertical direction. Thus, the current flows in the vertical direction instead of the horizontal direction. Thus, the base push-out phenomenon is mitigated or suppressed at an early stage. This results in improved and more uniform turn-on of the ESD device.

도2는 다수의 핑거들을 구비한 ESD 보호 회로의 일실시예에 대한 테이블 및 TLP 측정을 도시한다. 도2에서 Lg는 채널 길이이고, Do는 제 4 웰의 에지와 제 3 웰의 에지 사이의 이격 거리이며, 전체 폭(total width)는 전체 게이트 폭을 나타내고, FW는 핑거 폭을 나타내며, DCGS는 드레인에서 게이트 콘택까지의 간격(drain to gate contact spacing)을 나타내고, SCGS는 소스 콘택에서 게이트까지의 간격(source contact to gate spacing)을 나타내며, D_NW는 드레인 웰의 폭을 나타낸다. 이들 파라미터들은 예컨대, ㎛ 로 표현된다. 논의된 바와 같이, 열 폭주 전류(thermal runaway current)(It2)는 LDMOS의 ESD 성능에 관련된다. 도2에 도시된 바와 같이, 전술한 바와 같은 구성에 기초하는 LDMOS 디바이스의 It2 는 전체 폭을 증가시킨다. 이와 같이, It2 는 그것의 전체 폭에 대략적으로 비례한다. 이러한 점은 ESD 디바이스의 좀더 균일한 턴온을 암시한다. 이와 같이, 전술한 바와 같은 구성은 ESD It2 능력을 효과적으로 증가시킬 수 있는바, 이는 ESD 디바이스의 핑거들의 개수에 비례한다. 핑거들의 개수와 관련되는 증가된 It2 는, 고장나기 전에 디바이스가 더 많은 양의 전류를 분류(shunt)할 수 있음을 의미한다. 따라서, 전술한 구성에 기초하는 ESD 디바이스는 더욱 우수한 ESD 성능을 나타낸다. Figure 2 shows a table and TLP measurement for one embodiment of an ESD protection circuit with multiple fingers. 2, Lg is the channel length, Do is the separation distance between the edge of the fourth well and the edge of the third well, the total width represents the total gate width, FW represents the finger width, Drain to gate contact spacing, SCGS represents the source contact to gate spacing, and D_NW represents the width of the drain well. These parameters are expressed, for example, in [mu] m. As discussed, the thermal runaway current (It 2 ) is related to the ESD performance of the LDMOS. As shown in FIG. 2, It 2 of the LDMOS device based on the configuration as described above increases the overall width. Thus, It 2 is roughly proportional to its overall width. This implies a more uniform turn-on of the ESD device. As such, the configuration as described above can effectively increase the ESD It 2 capability, which is proportional to the number of fingers of the ESD device. Increased It 2 associated with the number of fingers means that the device can shunt a larger amount of current before it fails. Therefore, an ESD device based on the above-described configuration exhibits better ESD performance.

본 개시 내용은 본 발명의 사상 혹은 본질적인 특성들을 벗어남이 없이 특정한 다른 형태들로 구현될 수도 있다. 따라서, 앞서 설명된 실시예들은 모든 점에 있어서 본 명세서에 개시된 내용을 제한하는 것이 아니라 예시적인 것으로 간주되어야만 한다. 따라서, 본 개시 내용의 범위는 전술한 설명에 의해서가 아니라 첨부된 청구항들에 의해서 표현되며, 그리고 청구항들의 의미 및 등가물의 범위에 속하는 모든 변경들은 청구항들에 포괄되도록 의도된다. The present disclosure may be embodied in other specific forms without departing from the spirit or essential characteristics thereof. Accordingly, the above-described embodiments should be considered in all respects as illustrative rather than limiting on the disclosure herein. Accordingly, the scope of the present disclosure is defined by the appended claims rather than by the foregoing description, and all changes that come within the meaning and range of equivalency of the claims are intended to be embraced by the claims.

Claims (18)

디바이스로서,
디바이스 영역이 정의된 기판, 상기 디바이스 영역은 적어도 제 1 및 제 2 트랜지스터들을 갖는 ESD 보호 회로를 포함하며, 상기 트랜지스터들 각각은,
제 1 측면 및 제 2 측면을 갖는 게이트,
상기 게이트의 제 1 측면에 인접한 상기 디바이스 영역 내의 제 1 확산 영역,
상기 게이트의 제 2 측면으로부터 이격되어 배치된 상기 디바이스 영역 내의 제 2 확산 영역, 상기 제 1 및 제 2 확산 영역들은 제 1 극성의 도판트들을 포함하며, 그리고
상기 게이트와 상기 제 2 확산 영역 사이에 배치된 드리프트 격리 영역
을 포함하고;
상기 디바이스 영역과 제 1 디바이스 웰 내에 배치된 제 2 디바이스 웰을 에워싸는(encompass) 제 1 디바이스 웰;
상기 제 2 확산 영역을 에워싸는 드리프트 웰, 상기 드리프트 웰의 에지들은 상기 게이트 아래로 연장되지 않으며 그리고 채널 영역으로부터 이격되며; 그리고
상기 제 2 확산 영역 아래에 배치되고 상기 제 1 디바이스 웰 내에 있으며 제 1 극성의 도판트들을 갖는 드레인 웰
을 포함하는 디바이스. As a device,
A substrate on which a device region is defined, the device region comprising an ESD protection circuit having at least first and second transistors,
A gate having a first side and a second side,
A first diffusion region in the device region adjacent the first side of the gate,
A second diffusion region in the device region disposed away from a second side of the gate, the first and second diffusion regions comprise dopants of a first polarity, and
A drift isolation region disposed between the gate and the second diffusion region,
/ RTI >
A first device well enclosing the device area and a second device well disposed in the first device well;
A drift well surrounding said second diffusion region, edges of said drift well not extending below said gate and spaced from a channel region; And
A drain well disposed within the first device well and having dopants of a first polarity,
/ RTI > 제1항에 있어서,
상기 제 1 디바이스 웰은 제 1 극성의 도판트들을 포함하고 그리고 상기 제 2 디바이스 웰은 제 2 극성의 도판트들을 포함하는 것을 특징으로 하는 디바이스. The method according to claim 1,
Wherein the first device well comprises dopants of a first polarity and the second device well comprises dopants of a second polarity. 제2항에 있어서,
상기 제 1 극성은 n형을 포함하고 상기 제 2 극성은 p형을 포함하는 것을 특징으로 하는 디바이스. 3. The method of claim 2,
Wherein the first polarity comprises an n-type and the second polarity comprises a p-type. 제1항에 있어서,
상기 제 2 디바이스 웰은 적어도 상기 제 1 확산 영역 및 상기 게이트의 일부를 에워싸는 것을 특징으로 하는 디바이스. The method according to claim 1,
The second device well surrounding at least a portion of the first diffusion region and the gate. 제4항에 있어서,
상기 제 2 디바이스 웰은 상기 게이트, 상기 드리프트 격리 영역, 및 상기 제 2 확산 영역을 에워싸는 것을 특징으로 하는 디바이스. 5. The method of claim 4,
And wherein the second device well surrounds the gate, the drift isolation region, and the second diffusion region. 제1항에 있어서,
상기 제 1 디바이스 웰과 상기 드리프트 웰은 제 1 극성의 도판트들을 포함하고, 상기 제 2 디바이스 웰은 제 2 극성의 도판트들을 포함하는 것을 특징으로 하는 디바이스. The method according to claim 1,
Wherein the first device well and the drift well comprise dopants of a first polarity and the second device well comprises dopants of a second polarity. 제6항에 있어서,
상기 제 1 극성은 n형을 포함하고 상기 제 2 극성은 p형을 포함하는 것을 특징으로 하는 디바이스. The method according to claim 6,
Wherein the first polarity comprises an n-type and the second polarity comprises a p-type. 제1항에 있어서,
상기 드레인 웰은 상기 드리프트 웰 보다 좁은 것을 특징으로 하는 디바이스. The method according to claim 1,
Wherein the drain well is narrower than the drift well. 제1항에 있어서,
상기 드리프트 웰의 제 1 에지는 상기 제 1 트랜지스터의 드리프트 격리 영역의 중앙부 아래에 있으며, 상기 드리프트 웰의 제 2 에지는 상기 제 2 트랜지스터의 드리프트 격리 영역의 중앙부 아래에 있는 것을 특징으로 하는 디바이스. The method according to claim 1,
Wherein a first edge of the drift well is below a center portion of a drift isolation region of the first transistor and a second edge of the drift well is below a center portion of a drift isolation region of the second transistor. 제9항에 있어서,
상기 드레인 웰은 상기 드리프트 웰 내에 배치되며 그리고 상기 제 2 확산 영역과 인접하는 것을 특징으로 하는 디바이스. 10. The method of claim 9,
Wherein the drain well is disposed within the drift well and adjacent the second diffusion region. 제10항에 있어서,
상기 드레인 웰의 제 1 에지와 상기 드리프트 웰의 제 1 에지 사이의 이격 거리는 상기 드레인 웰의 제 2 에지와 상기 드리프트 웰의 제 2 에지 사이의 이격 거리와 동일한 것을 특징으로 하는 디바이스. 11. The method of claim 10,
Wherein a separation distance between a first edge of the drain well and a first edge of the drift well is equal to a separation distance between a second edge of the drain well and a second edge of the drift well. 디바이스로서,
디바이스 영역이 정의된 기판, 상기 디바이스 영역은 적어도 제 1 및 제 2 트랜지스터들을 갖는 ESD 보호 회로를 포함하며, 상기 트랜지스터들 각각은,
제 1 측면 및 제 2 측면을 갖는 게이트,
상기 게이트의 제 1 측면에 인접한 상기 디바이스 영역 내의 제 1 확산 영역,
상기 게이트의 제 2 측면으로부터 이격되어 배치된 상기 디바이스 영역 내의 제 2 확산 영역, 그리고
상기 게이트와 상기 제 2 확산 영역 사이에 배치된 드리프트 격리 영역
을 포함하고;
상기 디바이스 영역과 제 1 디바이스 웰 내에 배치된 제 2 디바이스 웰을 에워싸는(encompass) 제 1 디바이스 웰;
상기 제 2 확산 영역을 에워싸는 드리프트 웰, 상기 드리프트 웰의 에지들은 상기 게이트 아래로 연장되지 않으며 그리고 채널 영역으로부터 이격되며; 그리고
상기 제 2 확산 영역 아래에 배치되고 그리고 상기 드리프트 웰 내에 있는 드레인 웰
을 포함하는 디바이스. As a device,
A substrate on which a device region is defined, the device region comprising an ESD protection circuit having at least first and second transistors,
A gate having a first side and a second side,
A first diffusion region in the device region adjacent the first side of the gate,
A second diffusion region in the device region disposed away from a second side of the gate, and
A drift isolation region disposed between the gate and the second diffusion region,
/ RTI >
A first device well enclosing the device area and a second device well disposed in the first device well;
A drift well surrounding said second diffusion region, edges of said drift well not extending below said gate and spaced from a channel region; And
And a drain well disposed in the drift well and below the second diffusion region,
/ RTI > 제12항에 있어서,
상기 제 1 디바이스 웰은 제 1 극성의 도판트들을 포함하고 그리고 상기 제 2 디바이스 웰은 제 2 극성의 도판트들을 포함하며; 그리고
상기 제 1 및 제 2 확산 영역은 제 1 극성의 도판트들을 포함하는 것을 특징으로 하는 디바이스. 13. The method of claim 12,
The first device well comprises dopants of a first polarity and the second device well comprises dopants of a second polarity; And
Wherein the first and second diffusion regions comprise dopants of a first polarity. 제13항에 있어서,
상기 제 1 극성은 n형을 포함하고 상기 제 2 극성은 p형을 포함하는 것을 특징으로 하는 디바이스. 14. The method of claim 13,
Wherein the first polarity comprises an n-type and the second polarity comprises a p-type. 제12항에 있어서,
상기 드리프트 웰의 제 1 에지는 상기 제 1 트랜지스터의 드리프트 격리 영역의 중앙부 아래에 있으며, 상기 드리프트 웰의 제 2 에지는 상기 제 2 트랜지스터의 드리프트 격리 영역의 중앙부 아래에 있는 것을 특징으로 하는 디바이스. 13. The method of claim 12,
Wherein a first edge of the drift well is below a center portion of a drift isolation region of the first transistor and a second edge of the drift well is below a center portion of a drift isolation region of the second transistor. 제15항에 있어서,
상기 드레인 웰은 상기 드리프트 웰 내에 배치되며 그리고 상기 제 2 확산 영역과 인접하는 것을 특징으로 하는 디바이스. 16. The method of claim 15,
Wherein the drain well is disposed within the drift well and adjacent the second diffusion region. 제16항에 있어서,
상기 드레인 웰의 제 1 에지(175a)는 상기 제 1 트랜지스터의 게이트로부터 이격된 상기 제 1 트랜지스터의 드리프트 격리 영역의 에지에 정렬되며 그리고
상기 드레인 웰의 제 2 에지(175b)는 상기 제 2 트랜지스터의 게이트로부터 이격된 상기 제 2 트랜지스터의 드리프트 격리 영역의 에지에 정렬되는 것을 특징으로 하는 디바이스. 17. The method of claim 16,
The first edge 175a of the drain well is aligned with the edge of the drift isolation region of the first transistor away from the gate of the first transistor,
And a second edge (175b) of the drain well is aligned with an edge of the drift isolation region of the second transistor spaced apart from the gate of the second transistor. 제17항에 있어서,
상기 드레인 웰의 제 1 에지와 상기 드리프트 웰의 제 1 에지 사이의 이격 거리는 상기 드레인 웰의 제 2 에지와 상기 드리프트 웰의 제 2 에지 사이의 이격 거리와 동일한 것을 특징으로 하는 디바이스. 18. The method of claim 17,
Wherein a separation distance between a first edge of the drain well and a first edge of the drift well is equal to a separation distance between a second edge of the drain well and a second edge of the drift well.
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