KR20140025017A - Disable diagnosis circuit for cell balancing circuit - Google Patents

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KR20140025017A
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Abstract

An embodiment of the present invention relates to a fault diagnosis circuit of a cell balancing circuit and, more specifically, to a fault diagnosis circuit of a cell balancing circuit including: a battery pack part comprising at least one battery cell; a balancing circuit part which adjusts variation between the battery cells by being connected to the battery pack part, and includes a first FET which is a junction type field effect transistor (FET) and a second FET which is an MOS type FET; and a fault diagnosis part which judges a fault of the first FET of the balancing circuit part by being connected to the balancing circuit part, and includes a current sensing resistor and an AND gate.

Description

셀 밸런싱 회로의 고장 진단 회로 {Disable diagnosis circuit for Cell balancing circuit}Fault diagnosis circuit for cell balancing circuit

본 발명은 셀 밸런싱 회로의 고장 진단 회로에 관한 것으로, 더 상세하게는 셀 밸런싱 회로에 포함되어 있는 전계 효과 트랜지스터(FET, Field Effect Transistor)의 파손 여부를 고장 진단 회로에 포함되어 있는 저항 및 AND 게이트를 이용하여 진단하는 셀 밸런싱 회로의 고장 진단 회로에 관한 것이다.
The present invention relates to a fault diagnosis circuit of a cell balancing circuit, and more particularly, a resistor and an AND gate included in a fault diagnosis circuit to determine whether a field effect transistor (FET) included in the cell balancing circuit is damaged. It relates to a fault diagnosis circuit of the cell balancing circuit to diagnose using.

최근 환경 보호 및 신재생에너지에 대한 관심도가 높아지면서 전기 에너지를 이용하는 전기 자동차에 대한 관심도가 높아지고 있다. 이때, 전기 자동차는 필요한 전력을 공급하기 위해 복수 개의 배터리 셀로 구성된 배터리 팩을 탑재한다. 더불어, 각각의 배터리 팩을 구성하고 있는 배터리 셀은 배터리 팩의 안정성과 수명 향상 및 최대한의 출력 값을 얻기 위해서 각각의 배터리 셀의 전압이 균일하게 유지되어야 할 필요가 있다.Recently, as interest in environmental protection and renewable energy is increasing, interest in electric vehicles using electric energy is increasing. At this time, the electric vehicle is equipped with a battery pack consisting of a plurality of battery cells to supply the necessary power. In addition, the battery cells constituting each battery pack need to maintain the voltage of each battery cell uniformly in order to improve the stability and lifespan of the battery pack and to obtain the maximum output value.

이를 위해, 배터리 팩에 셀 밸런싱 회로를 연결하여 배터리 팩을 구성하고 있는 복수 개의 배터리 셀의 밸런싱을 유지하고 있다.
To this end, a cell balancing circuit is connected to the battery pack to maintain balancing of a plurality of battery cells constituting the battery pack.

본 발명은 배터리 셀의 밸런싱 유지를 위한 셀 밸런싱 회로의 고장을 정확하게 진단하는 것이 어려운 점에 착안한다.
The present invention focuses on the difficulty in accurately diagnosing a failure of a cell balancing circuit for maintaining battery cell balancing.

미국 공개 특허 US 20110037433 (공개일자 2011.02.17)US published patent US 20110037433 (published 2011.02.17)

본 발명의 목적은 셀 밸런싱 회로의 고장 진단 회로에 포함되어 있는 저항 및 AND 게이트를 이용하여 전기 자동차에서 필수적인 셀 들의 편차를 조정하는 셀 밸런싱 회로의 전계 효과 트랜지스터(FET, Field Effect Transistor)에 대한 파손 여부를 정확하게 진단할 수 있도록 하는 셀 밸런싱 회로의 고장 진단 회로를 제공하는 것이다.
SUMMARY OF THE INVENTION An object of the present invention is to break down a field effect transistor (FET) in a cell balancing circuit that adjusts the deviation of essential cells in an electric vehicle by using a resistor and an AND gate included in the fault diagnosis circuit of the cell balancing circuit. It is to provide a fault diagnosis circuit of a cell balancing circuit that can accurately diagnose whether or not.

본 발명에 따른 셀 밸런싱 회로의 고장 진단 회로는 적어도 하나 이상의 배터리 셀로 이루어지는 배터리 팩 부, 상기 배터리 팩 부에 연결되어 상기 배터리 셀들의 편차를 조정하며, 접합형 전계 효과 트랜지스터(FET, Field Effect Transistor)인 제 1 FET 및 MOS형 전계 효과 트랜지스터인 제 2 FET를 포함하는 밸런싱 회로부 및 상기 밸런싱 회로부에 연결되어 상기 밸런싱 회로부의 제 1 FET의 고장 여부를 판단하며, 전류 센싱용 저항 및 AND 게이트(Gate)를 포함하는 고장 진단부를 포함하여 구성된다.The fault diagnosis circuit of the cell balancing circuit according to the present invention includes a battery pack unit including at least one or more battery cells, connected to the battery pack unit to adjust deviations of the battery cells, and a field effect transistor (FET). A balancing circuit portion including a first FET and a second FET which is an MOS type field effect transistor and a balancing circuit portion to determine whether the first FET of the balancing circuit portion is faulty, and a current sensing resistor and an AND gate. It is configured to include a fault diagnosis unit including a.

상기 고장 진단부는 상기 밸런싱 회로부의 제 1 FET의 드레인(D)에 연결되어, 상기 제 1 FET의 드레인에서 흐르는 전류가 센싱되는 전류 센싱용 저항, 상기 전류 센싱용 저항에 연결되어 인가된 전류를 AND 게이트에서 인식될 수 있도록 증폭시키는 증폭기(Amplifier), 상기 증폭기를 통해서 인가되는 전류 값과 상기 밸런싱 회로부의 제 2 FET의 드레인(D)을 통해서 인가되는 전류 값이 입력되는 AND 게이트 및 상기 AND 게이트의 결과 값이 인가되는 아이솔레이터(Isolator)를 포함하여 구성되는 것이 바람직하다.The fault diagnosis unit is connected to the drain D of the first FET of the balancing circuit unit, and AND is applied to the current sensing resistor for sensing the current flowing in the drain of the first FET and the applied current connected to the current sensing resistor. An amplifier that amplifies so as to be recognized at the gate, an AND value through which the current value applied through the amplifier and the current value applied through the drain D of the second FET of the balancing circuit part are inputted, It is preferable to include an isolator to which the result value is applied.

상기 셀 밸런싱 회로의 고장 진단 회로는 상기 AND 게이트에 두 개의 입력 단자에 전류 값 모두가 입력된 경우에 상기 셀 밸런싱 회로가 정상적인 모드로 동작하는 것이 바람직하다.
In the fault diagnosis circuit of the cell balancing circuit, it is preferable that the cell balancing circuit operates in a normal mode when both current values are input to the AND gate.

상기와 같은 구성에 의한 본 발명의 셀 밸런싱 회로의 고장 진단 회로는 고장 진단 회로의 저항 및 AND 게이트를 이용하여 셀 밸런싱 회로의 전계 효과 트랜지스터(FET, Field Effect Transistor)의 파손 여부를 정확하게 진단할 수 있는 효과가 있다.The fault diagnosis circuit of the cell balancing circuit of the present invention configured as described above can accurately diagnose whether a field effect transistor (FET) of the cell balancing circuit is broken by using the resistor and the AND gate of the fault diagnosis circuit. It has an effect.

보다 구체적으로는, 정확하게 전계 효과 트랜지스터의 파손 여부가 진단됨으로써, 배터리 관리 시스템(BMS, Battery Management System)에서의 배터리 셀의 관리를 용이하게 할 수 있는 효과를 갖는다.
More specifically, by accurately diagnosing whether a field effect transistor is damaged, it has an effect of facilitating management of a battery cell in a battery management system (BMS).

도 1 은 본 발명의 일 실시예에 따른 셀 밸런싱 회로의 고장 진단 회로의 구성에 대해 간략하게 나타낸 도면이다.
도 2는 본 발명의 일 실시예에 따른 셀 밸런싱 회로의 고장 진단 회로의 구성에 대해 상세하게 나타낸 도면이다.1 is a diagram schematically illustrating a configuration of a failure diagnosis circuit of a cell balancing circuit according to an exemplary embodiment of the present invention.
2 is a diagram illustrating in detail a configuration of a failure diagnosis circuit of a cell balancing circuit according to an exemplary embodiment of the present invention.

이하 첨부한 도면들을 참조하여 본 발명의 셀 밸런싱 회로의 고장 진단 회로를 상세히 설명한다. 다음에 소개되는 도면들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되는 것이다. 따라서, 본 발명은 아래 제시되는 도면들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 또한, 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.Hereinafter, a failure diagnosis circuit of the cell balancing circuit of the present invention will be described in detail with reference to the accompanying drawings. The following drawings are provided by way of example so that those skilled in the art can fully understand the spirit of the present invention. Accordingly, the present invention is not limited to the drawings presented below and may be embodied in other forms. Further, like reference numerals designate like elements throughout the specification.

이때, 사용되는 기술 용어 및 과학 용어에 있어서 다른 정의가 없다면, 이 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 통상적으로 이해하고 있는 의미를 가지며, 하기의 설명 및 첨부 도면에서 본 발명의 요지를 불필요하게 흐릴 수 있는 공지 기능 및 구성에 대한 설명은 생략한다.
Hereinafter, the technical and scientific terms used herein will be understood by those skilled in the art without departing from the scope of the present invention. Descriptions of known functions and configurations that may be unnecessarily blurred are omitted.

도 1은 본 발명의 일실시예에 따른 셀 밸런싱 회로의 고장 진단 회로에 대해 간략하게 도시한 구성도이다. 도 1을 참조로 하여 본 발명의 일실시예에 따른 셀 밸런싱 회로의 고장 진단 회로의 구성에 대해 상세하게 설명한다.
1 is a schematic diagram illustrating a fault diagnosis circuit of a cell balancing circuit according to an exemplary embodiment of the present invention. Referring to Figure 1 will be described in detail the configuration of the fault diagnosis circuit of the cell balancing circuit according to an embodiment of the present invention.

도 1에 도시된 바와 같이, 본 발명의 일실시예에 따른 셀 밸런싱 회로의 고장 진단 회로는 배터리 팩 부(100), 밸런싱 회로부(200) 및 고장 진단부(300)를 포함하여 이루어질 수 있다.As shown in FIG. 1, the fault diagnosis circuit of the cell balancing circuit according to an embodiment of the present invention may include a battery pack unit 100, a balancing circuit unit 200, and a fault diagnosis unit 300.

배터리 팩 부(100)는 적어도 하나 이상의 배터리 셀로 이루어질 수 있다. 이때, 각각의 배터리 셀은 구성하고 있는 배터리 팩 부(100)의 안정성, 수명 향상 또는 최대한의 전력 값을 출력하기 위해서 각 배터리 셀의 충전량(SOC, State Of Charge)을 균일하게 유지되는 것이 바람직하다. 이를 위해, 밸런싱 회로부(200)를 통해서, 배터리 팩 부(100)를 이루고 있는 배터리 셀의 충전량이 균일하게 유지될 수 있다.
The battery pack unit 100 may be formed of at least one battery cell. In this case, each battery cell is preferably maintained uniformly the state of charge (SOC) of each battery cell in order to output the stability, lifespan improvement or maximum power value of the battery pack unit 100 that constitutes. . To this end, the charging amount of the battery cells constituting the battery pack unit 100 may be maintained uniformly through the balancing circuit unit 200.

밸런싱 회로부(200)는 배터리 팩 부(100)에 연결되어 배러티 팩 부(100)를 이루고 있는 각각의 배터리 셀의 충전량 편차를 균일하게 조정할 수 있으며, 도 2에 도시된 바와 같이, 제 1 내지 제 4 저항(210, 220, 240, 250), 캐패시터(230), 다이오드(260) 및 두 개의 전계 효과 트랜지스터(FET, Field Effect Transistor)(270, 280)를 포함하여 이루어질 수 있다. 이때, 제 1 FET(270)는 접합형 전계 효과 트랜지스터로 이루어지는 것이 바람직하며, 제 2 FET(280)는 MOS형 전계 효과 트랜지스터로 이루어지는 것이 바람직하다.
The balancing circuit unit 200 may be connected to the battery pack unit 100 to uniformly adjust the charge amount variation of each battery cell constituting the battery pack unit 100, as shown in FIG. 2. The fourth resistors 210, 220, 240, and 250 may include the capacitor 230, the diode 260, and two field effect transistors (FETs) 270 and 280. At this time, the first FET 270 is preferably made of a junction type field effect transistor, and the second FET 280 is preferably made of a MOS type field effect transistor.

제 1 저항(210)은 배터리 팩 부(100)에 병렬로 연결되며, 밸런싱이 필요한 셀에 대하여 방전할 수 있다.The first resistor 210 may be connected to the battery pack unit 100 in parallel and discharge the cells that need to be balanced.

제 2 저항(220) 및 캐패시터(230)는 저역 통과 필터(Low Pass Filter)로서, 밸런싱 회로부(200)에 흐르는 전류에 있어서, 미리 주어진 차단 주파수보다 낮은 주파수는 통과시키지만 높은 주파수는 차단할 수 있다. 다시 말하자면, 고주파 차단 필터라고도 할 수 있다.The second resistor 220 and the capacitor 230 are low pass filters. The second resistor 220 and the capacitor 230 may pass a frequency lower than a predetermined cutoff frequency, but block a high frequency, in a current flowing through the balancing circuit unit 200. In other words, it can also be called a high frequency cut filter.

일반적으로, 전계 효과 트랜지스터(FET)는 3개의 핀을 갖고 있으며, 각각 게이트(G), 드레인(D), 소스(S)라고 하며, 게이트를 통해서 인가되는 입력 신호와, 소스를 통해서 인가되는 밸런싱 회로부(200)에 흐르는 전류를 컨트롤하여 드레인으로 출력할 수 있다.In general, a field effect transistor (FET) has three pins, each referred to as a gate (G), a drain (D), and a source (S), and an input signal applied through the gate and balancing applied through the source. The current flowing through the circuit unit 200 may be controlled and output as a drain.

제 3 저항(240) 및 제 4 저항(250)은 제 1 FET(270)의 바이어스 저항으로써, 제 1 FET(270)가 가장 좋은 특성을 낼 수 있도록 보조적인 역할을 하며, 제 1 FET(270)의 게이트를 통해서 인가되는 입력 신호, 즉 전류를 조절할 수 있다. 다시 말하자면, 제 1 FET(270)의 게이트에 저항을 달아서 게이트에 흐르는 전류를 조절함으로써, 과전류가 흐르는 경우 발생되는 열에 의해서 제 1 FET(270)가 파손되는 것을 방지할 수 있다.The third resistor 240 and the fourth resistor 250 are bias resistors of the first FET 270. The third resistor 240 and the fourth resistor 250 serve to assist the first FET 270 to exhibit the best characteristics. The input signal applied through the gate of the (), that is, the current can be adjusted. In other words, by adjusting the current flowing through the gate by attaching a resistance to the gate of the first FET 270, it is possible to prevent the first FET 270 from being damaged by heat generated when an overcurrent flows.

다이오드(260)는 제 1 FET(270)의 게이트에 흐르는 전류가 역으로 흐르게 되는 것을 방지할 수 있다.The diode 260 may prevent the current flowing in the gate of the first FET 270 from flowing backward.

제 1 FET(270)은 접합형 전계 효과 트랜지스터로 이루어짐으로써, 일반적인 트랜지스터와 비교하면, 훨씬 적은 입력 전류로 동작하게 된다. 이때, 제 1 FET(270)에 과전류가 흐르는 경우에 열이 발생되어 파손될 수 있으며, 제 1 FET(270)가 파손이 될 경우 셀 밸런싱 회로를 통해서 수행되고 있던 배터리 셀의 전류 값을 균일하게 유지될 수 없다. 이에 따라, 본 발명의 일 실시예에 따른 셀 밸런싱 회로의 고장 진단 회로는 제 1 FET(270)의 드레인에 흐르는 전류를 고장 진단부(300)에 연결함으로써, 제 1 FET(270)에 의한 밸런싱 회로부(200)를 포함하여 이루어지는 셀 밸런싱 회로의 정확한 고장 진단이 가능하게 된다.The first FET 270 is made of a junction type field effect transistor, so that the first FET 270 operates with much less input current compared to a general transistor. At this time, heat may be generated when overcurrent flows through the first FET 270, and when the first FET 270 is damaged, the current value of the battery cell that is being performed through the cell balancing circuit is maintained uniformly. Can't be. Accordingly, the fault diagnosis circuit of the cell balancing circuit according to the embodiment of the present invention connects the current flowing in the drain of the first FET 270 to the fault diagnosis unit 300, thereby balancing by the first FET 270. Accurate failure diagnosis of the cell balancing circuit including the circuit unit 200 is possible.

제 2 FET(280)은 MOS형 전계 효과 트랜지스터로 이루어지며, 이때, MOS란, Metal Oxide Semiconductor의 약어로 MOS형 전계 효과 트랜지스터의 구조가 금속(Metal), 실리콘 산화막(Oxide) 및 반도체(Semiconductor)의 순으로 되어 있어서 MOS형 전계 효과 트랜지스터로 불리고 있다. MOS형 전계 효과 트랜지스터는 일반적으로 소비 전류를 작게 할 수 있기 때문에 주로 마이크로컴퓨터 등 집적도가 높은 IC에 사용된다. 제 2 FET(280) 또한, 제 1 FET(270)와 마찬가지로, 셀 밸런싱 회로에 대해 정확한 고장 진단을 위해서, 제 2 FET(280)의 드레인에 흐르는 전류를 고장 진단부(300)에 연결함으로써, 정확한 고장 진단이 가능하게 된다.
The second FET 280 is formed of a MOS field effect transistor. In this case, MOS is an abbreviation of Metal Oxide Semiconductor, and the structure of the MOS field effect transistor is metal, silicon oxide, and semiconductor. It is called MOS field effect transistor because it is in order of. MOS field effect transistors are generally used in high-density ICs such as microcomputers because they can reduce the current consumption. Like the first FET 270, the second FET 280 also connects the current flowing through the drain of the second FET 280 to the failure diagnosis unit 300 in order to accurately diagnose the failure of the cell balancing circuit. Accurate fault diagnosis is possible.

고장 진단부(300)는 밸런싱 회로부(200)의 제 1 FET(270) 내지 제 2 FET(280)에 대한 고장 진단을 통해 전체 셀 밸런싱 회로의 고장 유무를 판단할 수 있으며, 도 2에 도시된 바와 같이, 전류 센싱용 저항(310), 증폭기(Amplifier)(320), AND 게이트(Gate)(330) 및 아이솔레이터(Isolator)(340)를 포함하여 이루어질 수 있다.
The failure diagnosis unit 300 may determine whether the entire cell balancing circuit has a failure through failure diagnosis on the first FET 270 to the second FET 280 of the balancing circuit unit 200, as shown in FIG. 2. As described above, the current sensing resistor 310, an amplifier 320, an AND gate 330, and an isolator 340 may be included.

전류 센싱용 저항(310)은 밸런싱 회로부(200)의 제 1 FET(270)의 드레인에 연결되어 제 1 FET(270)의 드레인을 통해서 흐르는 전류를 센싱할 수 있다.The current sensing resistor 310 may be connected to the drain of the first FET 270 of the balancing circuit 200 to sense a current flowing through the drain of the first FET 270.

증폭기(320)는 전류 센싱용 저항(310)에 연결되어 인가되는 전류를 AND 게이트(330)에 인식될 수 있을 정도로, 증폭시킬 수 있다.The amplifier 320 may amplify the current applied to the current sensing resistor 310 to the AND gate 330.

AND 게이트(330)는 증폭기(320)를 통해서 인가되는 제 1 FET(270)의 드레인의 전류 값과 제 2 FET(280)의 드레인을 통해서 인가되는 전류 값을 AND 로직으로 계산함으로써, 제 1 FET(270) 및 제 2 FET(280)를 포함하여 이루어지는 밸런싱 회로부(200), 다시 말하자면 셀 밸런싱 회로의 파손 여부를 진단할 수 있게 된다.
The AND gate 330 calculates the current value of the drain of the first FET 270 applied through the amplifier 320 and the value of the current applied through the drain of the second FET 280 by AND logic, thereby providing a first FET. It is possible to diagnose whether the balancing circuit unit 200 including the 270 and the second FET 280, that is, the cell balancing circuit, is damaged.

하기의 표 1은 AND 게이트(330)의 두 개의 입력단자를 통해서 입력되는 제 1 FET(270)의 드레인을 통해서 인가되는 전류 값과 제 2 FET(380)의 드레인을 통해서 인가되는 전류 값에 따라서, 계산된 AND 논리의 결과값을 정리한 표이다.
Table 1 below shows the current value applied through the drain of the first FET 270 input through the two input terminals of the AND gate 330 and the current value applied through the drain of the second FET 380. , A table listing the result of the calculated AND logic.

셀 밸런싱 회로의 작동 유무Operation of cell balancing circuit INPUT 1
(제 2 FET)INPUT 1
(Second FET) INPUT 2
(제 1 FET)INPUT 2
(First FET) 결과값Result value 작동함.It works. 1One 1One PASSPASS
작동 안 함.
Not working.
1One 00 FAILFAIL 00 1One FAILFAIL 00 00 FAILFAIL

상기의 표 1의 결과에서 알 수 있듯이 고장 진단부(300)에서의 AND 게이트(330)에서 밸런싱 회로부(200)의 제 1 FET(270) 내지 제 2 FET(280)의 파손 여부를 파악하여, 셀 밸런싱 회로의 고장 여부를 진단할 수 있다.As can be seen from the result of Table 1, the AND gate 330 of the failure diagnosis unit 300 determines whether the first FET 270 to the second FET 280 of the balancing circuit unit 200 are damaged or not. The failure of the cell balancing circuit can be diagnosed.

아이솔레이터(340)는 AND 게이트(330)의 결과 값이 인가되며, 인가된 결과 값을 한 방향으로만 인가할 수 있다.
The isolator 340 is applied with a result value of the AND gate 330, and may apply the applied result value only in one direction.

즉, 다시 말하자면, 본 발명인 셀 밸런싱 회로의 고장 진단 회로는 밸런싱 회로부(200)의 제 1 FET(270)의 드레인(D)으로부터 인가되는 전류 값을 고장 진단부(300)의 AND 게이트(330)의 제 2 입력 단자, 즉, Input 2에 연결하고, 고장 진단부(300)의 제 2 FET(280)의 드레인(D)으로부터 인가되는 전류 값을 고장 진단부(300)의 AND 게이트(330)의 제 1 입력 단자, 즉, Input 1에 연결할 수 있다. 이를 통해, AND 게이트(330)에서는 입력 받은 신호를 이용하여, AND 로직을 실행하게 되며, 실행된 결과 값에 따라, 제 1 FET(270) 및 제 2 FET(280)의 고장 진단 여부가 판단되며, 이를 토대로, 셀 밸런싱 회로의 정확한 고장 진단을 할 수 있게 된다.
That is, in other words, the fault diagnosis circuit of the cell balancing circuit according to the present invention uses the current value applied from the drain D of the first FET 270 of the balancing circuit unit 200 to the AND gate 330 of the fault diagnosis unit 300. Is connected to a second input terminal of the fault diagnosis unit 300, and the current value applied from the drain D of the second FET 280 of the fault diagnosis unit 300 is AND gate 330 of the fault diagnosis unit 300. It can be connected to the first input terminal of the input, that is, Input 1. As a result, the AND gate 330 executes the AND logic using the input signal and determines whether the first FET 270 and the second FET 280 are diagnosed according to the executed result value. Based on this, accurate fault diagnosis of the cell balancing circuit can be performed.

이상과 같이 본 발명에서는 구체적인 구성 소자 등과 같은 특정 사항들과 한정된 실시예 도면에 의해 설명되었으나 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것 일뿐, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.Although the present invention has been described with reference to specific embodiments and specific embodiments thereof, it is to be understood that the present invention is not limited to the above-described embodiments, It will be understood by those skilled in the art that various changes in form and details may be made therein without departing from the spirit and scope of the invention as defined by the appended claims.

따라서, 본 발명의 사상은 설명된 실시예에 국한되어 정해져서는 아니 되며, 후술하는 특허 청구 범위뿐 아니라 이 특허 청구 범위와 균등하거나 등가적 변형이 있는 모든 것들은 본 발명 사상의 범주에 속한다고 할 것이다.
Accordingly, the spirit of the present invention should not be construed as being limited to the embodiments described, and all of the equivalents or equivalents of the claims, as well as the following claims, belong to the scope of the present invention .

100 : 배터리 팩 부
200 : 밸런싱 회로부
210 : 제 1 저항 220 : 제 2 저항
230 : 캐패시터 240 : 제 3 저항
250 : 제 4 저항 260 : 다이오드
270 : 제 1 FET 280 : 제 2 FET
300 : 고장 진단부
310 : 전류 센싱용 저항 320 : 증폭기
330 : AND 게이트 340 : 아이솔레이터100: battery pack unit
200: balancing circuit
210: first resistor 220: second resistor
230: capacitor 240: third resistor
250: fourth resistor 260: diode
270: first FET 280: second FET
300: fault diagnosis unit
310: resistor for current sensing 320: amplifier
330 AND gate 340 isolator

Claims (3)

적어도 하나 이상의 배터리 셀로 이루어지는 배터리 팩 부;
상기 배터리 팩 부에 연결되어 상기 배터리 셀들의 편차를 조정하며, 접합형 전계 효과 트랜지스터(FET, Field Effect Transistor)인 제 1 FET 및 MOS형 전계 효과 트랜지스터인 제 2 FET를 포함하는 밸런싱 회로부; 및
상기 밸런싱 회로부에 연결되어 상기 밸런싱 회로부의 제 1 FET의 고장 여부를 판단하며, 전류 센싱용 저항 및 AND 게이트(Gate)를 포함하는 고장 진단부;
를 포함하여 구성되는 셀 밸런싱 회로의 고장 진단 회로.
A battery pack unit including at least one battery cell;
A balancing circuit unit connected to the battery pack unit to adjust the deviation of the battery cells, the balancing circuit including a first FET as a field effect transistor (FET) and a second FET as a MOS field effect transistor; And
A failure diagnosis unit connected to the balancing circuit unit to determine whether the first FET of the balancing circuit unit has failed, and including a current sensing resistor and an AND gate;
Failure diagnosis circuit of the cell balancing circuit is configured to include.
제 1항에 있어서,
상기 고장 진단부는
상기 밸런싱 회로부의 제 1 FET의 드레인(D)에 연결되어, 상기 제 1 FET의 드레인에서 흐르는 전류가 센싱되는 전류 센싱용 저항;
상기 전류 센싱용 저항에 연결되어 인가된 전류를 AND 게이트에서 인식될 수 있도록 증폭시키는 증폭기(Amplifier);
상기 증폭기를 통해서 인가되는 전류 값과 상기 밸런싱 회로부의 제 2 FET의 드레인(D)을 통해서 인가되는 전류 값이 입력되는 AND 게이트; 및
상기 AND 게이트의 결과 값이 인가되는 아이솔레이터(Isolator);
를 포함하여 구성되는 셀 밸런싱 회로의 고장 진단 회로.
The method of claim 1,
The fault diagnosis unit
A current sensing resistor connected to the drain (D) of the first FET of the balancing circuit unit and configured to sense a current flowing in the drain of the first FET;
An amplifier connected to the current sensing resistor and amplifying the applied current to be recognized at an AND gate;
An AND gate inputting a current value applied through the amplifier and a current value applied through the drain D of the second FET of the balancing circuit unit; And
An isolator to which a result value of the AND gate is applied;
Failure diagnosis circuit of the cell balancing circuit is configured to include.
제 2항에 있어서,
상기 셀 밸런싱 회로의 고장 진단 회로는
상기 AND 게이트에 두 개의 입력 단자에 전류 값 모두가 입력된 경우에 상기 셀 밸런싱 회로가 정상적인 모드로 동작하는 것을 특징으로 하는 셀 밸런싱 회로의 고장 진단 회로.3. The method of claim 2,
The fault diagnosis circuit of the cell balancing circuit is
And the cell balancing circuit operates in a normal mode when both current values are input to the two input terminals of the AND gate.
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