KR20140020749A - Semiconductor device and manufacturing method thereof - Google Patents

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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

The present invention provides a highly-reliable transistor using an oxide semiconductor. In a transistor including an oxide semiconductor layer, a multi-layer transistor where a second oxide semiconductor layer having a crystal structure is stacked on top of a first oxide semiconductor layer having an amorphous structure, and at least a third oxide semiconductor layer is stacked on top of the second oxide semiconductor layer. As the second oxide semiconductor layer having a crystal structure, an indium zinc oxide layer is provided and acts as a main carrier path of the transistor. The first and the third oxide semiconductor layer act as a barrier layer for preventing the impact of the interface state formed at the interface to an insulation layer in contact with the oxide semiconductor stack from being delivered onto the carrier path of the transistor and/or as a barrier layer for preventing the elements of the insulation layer from being mixed into the second oxide semiconductor layer.

Description

반도체 장치 및 그 제작 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF} Semiconductor device and a manufacturing method {SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}

본 발명은, 산화물 반도체를 사용하는 반도체 장치 및 그 제작 방법에 관한 것이다. The present invention relates to a semiconductor device and a manufacturing method that uses an oxide semiconductor.

또한, 본원 명세서 중에 있어서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리키며, 전기 광학 장치, 반도체 회로 및 전자 기기는 모두 반도체 장치이다. Further, in the present specification is a semiconductor device, the panel, pointing device which can function by using semiconductor characteristics, and electro-optical devices, semiconductor circuits, and electronic devices are all semiconductor devices.

최근, 반도체 장치의 개발이 진행되고, LSI나 CPU나 메모리가 주로 사용되고 있다. Recently, the development of a semiconductor device proceeds, the LSI or the CPU or memory is mainly used. CPU는 반도체 웨이퍼로부터 분리된 반도체 집적 회로(적어도 트랜지스터 및 메모리를 포함함)를 가지며 접속 단자인 전극이 형성된 반도체 소자의 집합체이다. CPU is the integration of semiconductor elements of a semiconductor integrated circuit having a (at least including the transistor and memory) is an electrode connection terminal formed separate from the semiconductor wafer.

LSI나 CPU나 메모리 등의 반도체 회로(IC 칩)는 회로 기판, 예를 들어, 인쇄 배선판 위에 장착되고, 다양한 전자 기기의 부품 중 하나로서 사용된다. The semiconductor circuit (IC chip) such as an LSI or a CPU or a memory, for a circuit board, for example, is mounted on the printed wiring board is used as one of the parts of various electronic devices.

또한, 채널 형성 영역에 산화물 반도체막을 사용하여 트랜지스터 등을 제작하는 기술이 주목을 받고 있다. Further, under a technique for making a transistor, such as attention to the oxide semiconductor film used for the channel formation region. 예를 들어, 산화물 반도체막으로서 산화 아연(ZnO)을 사용하는 트랜지스터나, InGaO 3 (ZnO) m 을 사용하는 트랜지스터를 들 수 있다. For example, as the oxide semiconductor film may be a transistor using a transistor or, InGaO 3 (ZnO) using a zinc oxide (ZnO) m.

또한 비특허 문헌 1에는 산화물 반도체를 적층시킨 구조를 포함하는 트랜지스터가 기재되어 있다. In addition, Non-Patent Document 1 discloses a transistor including a laminated structure in which an oxide semiconductor is described. 하지만 비특허 문헌 1에 기재된 구성은 채널로서 기능하는 산화물 반도체가 산화 실리콘막과 접하기 때문에 산화 실리콘막의 구성 원소인 실리콘이 불순물로서 채널에 혼입될 우려가 있다. However, the configuration described in Non-Patent Document 1, there is a risk because an oxide semiconductor is in contact with the silicon oxide film functioning as the channel is silicon in the silicon oxide film constituting elements to be incorporated as an impurity in the channel. 채널로 혼입된 불순물은 트랜지스터의 전기 특성을 저하시키는 요인이 된다. The impurities in the channel is a factor of lowering the electric characteristics of the transistor.

본 발명의 일 형태는, 산화물 반도체를 사용한 반도체 장치의 전기 특성의 변동을 억제하고 신뢰성이 높은 반도체 장치를 제공하는 것을 과제 중 하나로 한다. One aspect of the present invention is to suppress the variation in the electric characteristics of the semiconductor device using an oxide semiconductor, and a semiconductor device with high reliability as one of the tasks.

산화물 반도체를 사용한 트랜지스터는 산화물 반도체층과 상기 산화물 반도체층에 접하는 절연층의 계면 상태에 따라 전기 특성이 좌우된다. A transistor using an oxide semiconductor has an electrical characteristic is dependent on the surface condition of the insulating layer in contact with the oxide semiconductor layer and the oxide semiconductor layer. 예를 들어, 산화물 반도체층과 상기 산화물 반도체층에 접하는 절연층의 계면에 트랩 준위(계면 준위라고도 함)가 존재하면, 트랜지스터의 전기 특성(예를 들어 문턱 전압, 서브 스레시홀드(subthreshold) 계수(S값), 또는 전계 효과 이동도)이 변동되는 원인이 된다. For example, an oxide when the trap level (also referred to as interface states) present at the interface of the insulating layer in contact with the semiconductor layer and the oxide semiconductor layer, electric characteristics of the transistor (e.g. the threshold voltage, sub-threshold (subthreshold) coefficient (S value), or a field-effect mobility), this is caused to be variable.

또한, 제조 과정에서 산소 결손을 많이 포함한 산화물 반도체층을 사용한 트랜지스터는 장기 신뢰성이 낮다. In addition, a transistor using an oxide semiconductor layer containing a lot of oxygen defects in the manufacturing process is low in long-term reliability. 따라서, 가능한 한 산소 결손이 적은 산화물 반도체층을 사용한 트랜지스터를 제조하는 것이 요구된다. Therefore, it is required to manufacture a transistor using an oxide semiconductor layer with less oxygen deficiency as possible. 또한, 성막시 또는 성막 후에 플라즈마에 노출되는 것에 의한 산화물 반도체층으로의 대미지를 저감하는 것도 요구된다. In addition, it is required to reduce the damage of the oxide semiconductor layer due to exposure to plasma during film formation or after film formation.

그래서, 본 발명의 일 형태에서는, 산화물 반도체층을 포함한 트랜지스터에 있어서, 비정질 구조를 갖는 제 1 산화물 반도체층 위에 결정 구조를 갖는 제 2 산화물 반도체층을 적층하고, 제 2 산화물 반도체층 위에 제 3 산화물 반도체층을 적어도 포함하는, 다층 구조의 트랜지스터를 제작한다. Accordingly, in one aspect of the present invention, the oxide in the transistor including a semiconductor layer, depositing a second oxide semiconductor layer having a first oxide crystal on the semiconductor layer structure with an amorphous structure, and the second over the second oxide semiconductor layer 3 oxide to produce a transistor, a multi-layer structure including at least a semiconductor layer.

결정 구조를 갖는 제 2 산화물 반도체층으로서는 인듐 아연 산화물층을 제공한다. As the second oxide semiconductor layer has a crystal structure provides the indium zinc oxide layer. 결정 구조를 갖는 제 2 산화물 반도체층은 트랜지스터의 주된 캐리어 패스가 된다. A second oxide semiconductor layer having a crystal structure is the main carrier of the pass transistor.

또한, 결정 구조를 갖는 제 2 산화물 반도체층 상층 또는 하층에 제공되는 제 1 산화물 반도체층 및 제 3 산화물 반도체층은, 다층 구조의 산화물 반도체층(이하, 산화물 반도체 적층이라고도 표기함)에 접하는 절연층과 산화물 반도체 적층의 계면에 형성되는 계면 준위의 영향을 트랜지스터의 캐리어 패스인 제 2 산화물 반도체층이 받는 것을 억제하기 위한 배리어층, 및/또는, 상기 절연층의 구성 원소가 제 2 산화물 반도체층으로 혼입되는 것을 억제하기 위한 배리어층으로서 기능한다. In addition, the insulating layer in contact with the first oxide semiconductor layer and the third oxide semiconductor layer is an oxide semiconductor layer of the multi-layered structure (shown also referred to as an oxide semiconductor laminate also) provided on the second oxide semiconductor layer the upper layer or the lower layer has a crystal structure and the influence of the interface state oxide formed on the surface of the semiconductor laminate, the carrier path of the barrier layer, and / or, the constituent elements of the insulating layer for the suppressing to receive the second oxide semiconductor layer of the transistor in the second oxide semiconductor layer functions as a barrier layer for suppressing the incorporation.

제 1 산화물 반도체층 및 제 3 산화물 반도체층은 InM X Zn Y O Z (X≥1, Y>1, Z>0)로 표기되는 층을 포함한다. The first oxide semiconductor layer and the third oxide semiconductor layer is a layer denoted by InM X Zn Y O Z (X≥1 , Y> 1, Z> 0). M은 트랜지스터의 전기 특성을 안정화하기 위한 스테빌라이저(예를 들어 갈륨, 하프늄 등)를 함유한다. M contains a stabilizer (for example, gallium, hafnium or the like) for stabilizing the electrical properties of the transistor. 또한, 제 1 산화물 반도체층과 제 3 산화물 반도체층은 동일한 구성 원소 및 동일한 원자수비를 갖는 층으로 하여도 좋고, 각각 다른 층으로 하여도 좋다. Furthermore, the first oxide semiconductor layer and the third oxide semiconductor layer may be a layer having the same constituent elements and the same atomic ratio, may be respectively to the other layer.

본 발명의 일 형태는, 산화물 반도체 적층과, 산화물 반도체 적층과 중첩되는 게이트 전극층과, 산화물 반도체 적층과 게이트 전극층 사이의 게이트 절연층과, 산화물 반도체 적층과 전기적으로 접속되는 소스 전극층 및 드레인 전극층을 갖고, 산화물 반도체 적층은, 비정질 구조를 갖는 제 1 산화물 반도체층과, 제 1 산화물 반도체층 위의 결정 구조를 갖는 제 2 산화물 반도체층과, 제 2 산화물 반도체층 위의 제 3 산화물 반도체층을 적어도 포함하고, 제 1 산화물 반도체층 및 제 3 산화물 반도체층은 InM X Zn Y O Z (X≥1, Y>1, Z>0)로 표기되는 층을 각각 포함하고, 제 2 산화물 반도체층은 인듐 아연 산화물층을 포함하는 반도체 장치이다. Aspect of the present invention, having an oxide semiconductor lamination, the oxide gate electrode overlapping the semiconductor lamination, the oxide semiconductor stacked with the gate insulating layer between the gate electrode and the oxide semiconductor stacked and electrically source electrode and a drain electrode which is connected to an oxide semiconductor lamination, including a first oxide semiconductor layer, a second oxide semiconductor layer, a third oxide semiconductor layer over the second oxide semiconductor layer having a crystal structure of the above first oxide semiconductor layer has an amorphous structure at least and, a first oxide semiconductor layer and the third oxide semiconductor layer is a layer denoted by InM X Zn Y O Z (X≥1 , Y> 1, Z> 0) , respectively, and the second oxide semiconductor layer is indium zinc a semiconductor device including an oxide layer.

또한, 본 발명의 일 형태는, 산화물 반도체 적층과, 산화물 반도체 적층과 중첩되는 게이트 전극층과, 산화물 반도체 적층과 게이트 전극층 사이의 게이트 절연층과, 산화물 반도체 적층과 전기적으로 접속되는 소스 전극층 및 드레인 전극층을 갖고, 산화물 반도체 적층은, 비정질 구조를 갖는 제 1 산화물 반도체층과, 제 1 산화물 반도체층 위의 결정 구조를 갖는 제 2 산화물 반도체층과, 제 2 산화물 반도체층 위의 비정질 구조를 갖는 제 3 산화물 반도체층을 적어도 포함하고, 제 1 산화물 반도체층 및 제 3 산화물 반도체층은 InM X Zn Y O Z (X≥1, Y>1, Z>0)로 표기되는 층을 각각 포함하고, 제 2 산화물 반도체층은 인듐 아연 산화물층을 포함하는 반도체 장치이다. In addition, an aspect of the present invention, the oxide semiconductor lamination, the oxide semiconductor stack which overlaps the gate electrode layer and an oxide semiconductor stacked with the gate insulating layer between the gate electrode and the oxide semiconductor stacked and electrically source electrode and a drain electrode which is connected to to have an oxide semiconductor lamination, the third having a first oxide semiconductor layer, a first oxide second oxide semiconductor layer, a second oxide amorphous structure on the semiconductor layer having a crystal structure of the semiconductor layer having an amorphous structure, including an oxide semiconductor layer and at least a first oxide semiconductor layer and the third oxide semiconductor layer is a layer denoted by InM X Zn Y O Z (X≥1 , Y> 1, Z> 0) , respectively, and the second the oxide semiconductor layer is a semiconductor device including an indium zinc oxide layer.

또한, 본 발명의 일 형태는, 산화물 반도체 적층과, 산화물 반도체 적층과 중첩되는 게이트 전극층과, 산화물 반도체 적층과 게이트 전극층 사이의 게이트 절연층과, 산화물 반도체 적층과 전기적으로 접속되는 소스 전극층 및 드레인 전극층을 갖고, 산화물 반도체 적층은, 비정질 구조를 갖는 제 1 산화물 반도체층과, 제 1 산화물 반도체층 위의 결정 구조를 갖는 제 2 산화물 반도체층과, 제 2 산화물 반도체층 위의 결정 구조를 갖는 제 3 산화물 반도체층을 적어도 포함하고, 제 1 산화물 반도체층 및 제 3 산화물 반도체층은 InM X Zn Y O Z (X≥1, Y>1, Z>0)로 표기되는 층을 각각 포함하고, 제 2 산화물 반도체층은 인듐 아연 산화물층을 포함하는 반도체 장치이다. In addition, an aspect of the present invention, the oxide semiconductor lamination, the oxide semiconductor stack which overlaps the gate electrode layer and an oxide semiconductor stacked with the gate insulating layer between the gate electrode and the oxide semiconductor stacked and electrically source electrode and a drain electrode which is connected to to have an oxide semiconductor lamination, the third having a first oxide semiconductor layer, a first oxide second oxide semiconductor layer, a second oxide crystal on the semiconductor layer having a crystal structure of the semiconductor layer structure which has an amorphous structure, including an oxide semiconductor layer and at least a first oxide semiconductor layer and the third oxide semiconductor layer is a layer denoted by InM X Zn Y O Z (X≥1 , Y> 1, Z> 0) , respectively, and the second the oxide semiconductor layer is a semiconductor device including an indium zinc oxide layer.

상술한 반도체 장치에서, 제 1 산화물 반도체층 또는 제 3 산화물 반도체층에 함유되는 실리콘 농도는 3×10 18 /cm 3 이하인 것이 바람직하다. In the above-described semiconductor device, the silicon concentration which is contained in the first oxide semiconductor layer or the third oxide semiconductor layer is preferably 3 × 10 18 / cm 3 or less.

또한, 상술한 반도체 장치에서, 제 1 산화물 반도체층 또는 제 3 산화물 반도체층에 함유되는 탄소 농도는 3×10 18 /cm 3 이하인 것이 바람직하다. In addition, it is preferable in the above-described semiconductor device, the first oxide semiconductor layer or the third oxide concentration of carbon contained in the semiconductor layer is 3 × 10 18 / cm 3 or less.

본 발명의 일 형태에 의하여, 산화물 반도체를 사용한 반도체 장치의 전기 특성이 변동되는 것을 억제하고, 신뢰성이 높은 반도체 장치를 얻을 수 있다. By one form of the invention, it inhibits the electrical characteristics of the semiconductor device using an oxide semiconductor and that variations can be obtained a highly reliable semiconductor device.

또한, 본 발명의 일 형태에 따른 반도체 장치는 산화물 반도체를 사용한 트랜지스터, 또는 상기 트랜지스터가 포함되어 구성되는 회로를 포함한다. The semiconductor device according to an aspect of the present invention comprises a circuit composed of a transistor included, or the transistor using an oxide semiconductor. 예를 들어, LSI나, CPU나, 전원 회로에 탑재되는 파워 디바이스나, 메모리, 사이리스터, 컨버터, 이미지 센서 등을 포함한 반도체 집적 회로나, 액정 표시 패널로 대표되는 전기 광학 장치나, 발광 소자를 갖는 발광 표시 장치를 부품으로서 탑재한 전자 기기도 반도체 장치의 범주에 포함된다. For example, with the LSI, or CPU, or a power device or a memory, a thyristor, a converter, a semiconductor integrated circuit or the electro-optical device and a light emitting element typified by a liquid crystal display panel including an image sensor or the like to be mounted on a power supply circuit mounting an electronic device to a light emitting display device as a component it is also included in the category of the semiconductor device.

도 1은 반도체 장치에 포함되는 적층 구조 및 그 에너지 밴드도의 일례를 도시한 도면. 1 is a view showing the laminated structure and an example of the energy band is also included in the semiconductor device.
도 2는 반도체 장치의 일례를 도시한 평면도 및 단면도. Figure 2 is a plan view and a cross-sectional view showing an example of a semiconductor device.
도 3은 반도체 장치의 제작 공정의 일례를 도시한 도면. Figure 3 is a view showing an example of manufacturing steps of the semiconductor device.
도 4는 반도체 장치의 일례를 도시한 단면도. Figure 4 is a cross-sectional view showing an example of a semiconductor device.
도 5는 반도체 장치의 일례를 도시한 단면도. Figure 5 is a cross-sectional view showing an example of a semiconductor device.
도 6은 본 발명의 일 형태의 반도체 장치의 회로도. Figure 6 is a circuit diagram of a semiconductor device of an aspect of the present invention.
도 7은 본 발명의 일 형태의 반도체 장치의 회로도 및 개념도. 7 is a schematic and conceptual view showing a semiconductor device of an aspect of the present invention.
도 8은 본 발명의 일 형태의 반도체 장치의 블록도. Figure 8 is a block diagram of a semiconductor device of an aspect of the present invention.
도 9는 본 발명의 일 형태의 반도체 장치의 블록도. Figure 9 is a block diagram of a semiconductor device of an aspect of the present invention.
도 10은 본 발명의 일 형태의 반도체 장치의 블록도. Figure 10 is a block diagram of a semiconductor device of an aspect of the present invention.
도 11은 본 발명의 일 형태의 반도체 장치를 적용할 수 있는 전자 기기. Figure 11 is an electronic apparatus that can be applied to a semiconductor device of an aspect of the present invention.
도 12는 스퍼터링 타깃의 제작 공정의 일례를 도시한 흐름도. Figure 12 is a flow chart showing an example of a manufacturing process of the sputtering target.
도 13은 반도체 장치의 제작에 적용할 수 있는 제조 장치를 도시한 도면. 13 is a view showing a manufacturing device that can be applied to production of semiconductor devices.

이하에서는, 본 발명의 실시형태에 대하여 도면을 사용하여 자세히 설명한다. In the following, with reference to the drawings with respect to the embodiment of the present invention will be described in detail. 또한, 본 발명은 이하의 설명에 한정되지 않고 그 형태 및 자세한 사항을 다양하게 변경할 수 있음은 당업자라면 용이하게 이해할 수 있다. In addition, the present invention is that one skilled in the art can change the present invention is not limited to the following description of various form and details can be easily understood. 따라서, 본 발명은 이하에 나타내는 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다. Accordingly, the present invention should not be construed as limited to the described content of the embodiment described below.

또한, 이하에서 설명하는 본 발명의 구성에 있어서, 동일 부분 또는 동일한 기능을 갖는 부분에는 동일한 부호를 상이한 도면 사이에서 공통으로 이용하고, 그 반복 설명은 생략한다. Further, in the configuration of the invention described below, the same portions or portions having the same functions have the same reference numerals are used in common between different views, and hence repetition of its explanation is omitted. 또한, 같은 기능을 갖는 부분을 가리킬 때는 해치(hatch) 패턴을 같게 하고, 특별히 부호를 붙이지 않는 경우가 있다. Also, when referring to parts having the same function like a hatch pattern (hatch), and there is a case that does not put a particular code.

또한, 본 명세서의 설명에 사용되는 각 도면에 있어서, 각 구성의 크기, 층의 두께, 또는 영역은 명료화를 위하여 과장되는 경우가 있다. In each drawing used in the description of the present specification, the size, the thickness of layers, or regions of the respective configurations it is in some cases be exaggerated for clarity. 따라서, 반드시 그 스케일에 한정되지 않는다. Therefore, it is not necessarily limited in its scale.

또한, 본 명세서 등에 있어서, 제 1, 제 2 등으로서 붙이는 서수사는 편의상 사용하는 것이며, 그 공정 순서 또는 적층 순서를 나타내는 것이 아니다. Further, in the present specification or the like, the first and intended to use as the stick it is seosusa 2, and for convenience, and are not showing the process sequence or stacking sequence. 또한, 본 명세서 등에 있어서 발명을 특정하기 위한 사항으로서 고유의 명칭을 나타내는 것이 아니다. In addition, not representing the distinguished name of an item for specifying the invention in the specification or the like.

본 명세서에 있어서, "평행"이란, 2개의 직선이 -10° 이상 10° 이하의 각도로 배치된 상태를 말한다. In the present specification, the term "parallel" refers to the two straight lines are arranged at an angle of less than -10 ° 10 ° state. 따라서, -5° 이상 5° 이하의 경우도 그 범주에 포함된다. Thus, also it included in that category or less than -5 ° 5 °. 또한, "수직"이란, 2개의 직선이 80° 이상 100° 이하의 각도로 배치된 상태를 말한다. Furthermore, "vertical" refers to the two straight lines are arranged at an angle of less than 80 ° 100 ° state. 따라서, 85° 이상 95° 이하의 경우도 그 범주에 포함된다. Thus, also it included in that category or less than 85 ° 95 °.

또한, 본 명세서에 있어서, 결정이 삼방정 또는 능면체정(菱面體晶)인 경우에는 육방정계로서 기재한다. In the present specification, the case where the determination yields a trigonal or rhombohedral (菱 面 體 晶) shall be described as a hexagonal system.

(실시형태 1) (Embodiment 1)

본 실시형태에서는 본 발명의 일 형태의 반도체 장치에 포함되는 적층 구조에 대하여 도 1을 사용하여 설명한다. In the present embodiment will be explained with reference to Fig. 1 with respect to the stacked structure included in a semiconductor device of an aspect of the present invention.

도 1의 (A)에 적층 구조의 일례의 개념도를 도시하였다. Figure shows an example of a conceptual view showing a laminated structure of the 1 (A).

반도체 장치에 포함되는 적층 구조는, 절연층(104)과 절연층(112) 사이에 산화물 반도체 적층(108)을 갖는 구조이다. Layered structure included in the semiconductor device is a structure having an oxide semiconductor laminate 108 between the insulating layer 104 and the insulating layer 112. 또한, 산화물 반도체 적층(108)은, 비정질 구조를 갖는 제 1 산화물 반도체층(108a), 결정 구조를 갖는 제 2 산화물 반도체층(108b), 및 제 3 산화물 반도체층(108c)을 적어도 포함한다. Further, the oxide and the semiconductor laminate 108, including a first oxide semiconductor layer (108a), the second oxide semiconductor layer having a crystal structure (108b), and a third oxide semiconductor layer (108c) having an amorphous structure at least.

본 실시형태에서는, 산화물 반도체 적층(108) 하층의 절연층(104)은 절연층(104a) 및 절연층(104b)의 적층 구조를 포함한다. In this embodiment, the oxide and the semiconductor stack 108, an insulating layer 104 of the lower layer comprises a laminated structure of an insulating layer (104a) and an insulating layer (104b). 또한, 산화물 반도체 적층(108) 상층의 절연층(112)은 절연층(112a) 및 절연층(112b)의 적층 구조를 포함한다. Further, the oxide and the semiconductor laminate 108, an insulating layer 112 of the top layer comprises a laminated structure of an insulating layer (112a) and an insulating layer (112b). 다만, 본 발명의 일 형태는 이에 한정되지 않는다. However, one aspect of the present invention is not limited to this.

결정 구조를 갖는 제 2 산화물 반도체층(108b)으로서는 인듐 아연 산화물층을 제공한다. As the second oxide semiconductor layer (108b) has a crystal structure provides the indium zinc oxide layer.

제 2 산화물 반도체층(108b) 하층의 제 1 산화물 반도체층(108a)은, 비정질 구조를 가지며 InM X Zn Y O Z (X≥1, Y>1, Z>0)로 표기되는 층을 포함한다. A second oxide semiconductor layer (108b) a first oxide semiconductor layer (108a) of the lower layer, and has an amorphous structure, a layer denoted by InM X Zn Y O Z (X≥1 , Y> 1, Z> 0) . M은 트랜지스터의 전기 특성을 안정화하기 위한 스테빌라이저를 함유하고, 구체적으로는 Ga, Mg, Hf, Al, Sn, Zr, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu로부터 선택된 하나 또는 복수의 금속 원소를 포함한다. M is contained a stabilizer for stabilizing the electrical properties of the transistor, specifically, Ga, Mg, Hf, Al, Sn, Zr, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho includes one or more metal elements selected from Er, Tm, Yb, Lu.

제 2 산화물 반도체층(108b) 상층의 제 3 산화물 반도체층(108c)은, 제 1 산화물 반도체층(108a)과 마찬가지로, InM X Zn Y O Z (X≥1, Y>1, Z>0)로 표기되는 층을 포함한다. A second oxide semiconductor layer (108b) a third oxide semiconductor layer (108c) of the upper layer, like the first oxide semiconductor layer (108a), InM X Zn Y O Z (X≥1, Y> 1, Z> 0) a layer denoted by. 또한, 제 3 산화물 반도체층(108c)은 비정질 구조를 가져도 좋고, 결정 구조를 가져도 좋다. In addition, the third oxide semiconductor layer (108c) is may have a amorphous structure, and may have a crystalline structure.

제 1 산화물 반도체층(108a)과 제 3 산화물 반도체층(108c)은 서로 상이한 구성 원소를 포함하는 층으로 하여도 좋고, 동일한 구성 원소를 동일한 원자수비로, 또는 서로 상이한 원자수비로 포함하는 층으로 하여도 좋다. A first oxide layer comprising a semiconductor layer (108a) and the third oxide semiconductor layer (108c) is may be a layer containing a different construction elements with each other, the same constituent elements with the same atomic ratio, or different from each other atomic ratio or it may be.

제 1 산화물 반도체층(108a) 및 제 3 산화물 반도체층(108c)의 재료는, 결정 구조를 갖는 인듐 아연 산화물층인 제 2 산화물 반도체층(108b)과의 사이에 진공 준위로부터 에너지 갭을 뺀 값인 전도대(conduction band)가 우물형 구조(웰 구조라고도 함)를 구성하도록 적절히 선택한다. The material of the first oxide semiconductor layer (108a) and the third oxide semiconductor layer (108c), the value obtained by subtracting the energy gap of the vacuum level between the indium zinc oxide layer, the second oxide semiconductor layer (108b) has a crystal structure the conduction band (conduction band) are appropriately selected to construct a well-like structures (also called well structure).

도 1의 (B)에 우물형 구조의 일례를 도시하였다. Figure shows an example of the well-like structure to the 1 (B). 도 1의 (B)는 도 1의 (A)에 도시된 적층 구조의 Y1-Y2간에 있어서의 에너지 밴드도이다. (B) of Figure 1 is an energy band in between the Y1-Y2 of the laminated structure shown in (A) of FIG.

산화물 반도체 적층(108)에 있어서, 도 1의 (B)에 도시된 바와 같은 전도대 하단(下端)의 에너지 차이가 존재하면, 캐리어가 제 1 산화물 반도체층(108a) 및 제 3 산화물 반도체층(108c)으로 이동하지 않고 제 2 산화물 반도체층(108b)을 흐른다. In the oxide semiconductor stack 108, when the energy difference between the conduction band bottom (下端) as shown in Fig. 1 (B) is present, the carrier, the first oxide semiconductor layer (108a) and the third oxide semiconductor layer (108c ) instead of moving the second oxide flows through the semiconductor layer (108b). 즉, 산화물 반도체 적층(108) 하방 또는 상방에 배치되는 절연층(104) 및 절연층(112)으로부터 이격된 영역을 캐리어가 흐르는 구조(소위 매립 채널)로 할 수 있다. That is, it is possible to an oxide semiconductor laminate 108 is structure (a so-called buried channel) carrier flowing through the spaced apart areas from the insulating layer 104 and insulating layer 112 disposed on the lower side or upper side.

여기서, 결정 구조를 갖는 제 2 산화물 반도체층(108b) 상층 또는 하층에 제공되는 제 1 산화물 반도체층(108a) 및 제 3 산화물 반도체층(108c)은, 산화물 반도체 적층(108)에 접하는 절연층(104, 112)과 산화물 반도체 적층(108)의 계면에 형성되는 트랩 준위의 영향을 트랜지스터의 캐리어의 주된 경로(캐리어 패스)가 되는 제 2 산화물 반도체층(108b)이 받는 것을 억제하기 위한 배리어층으로서 기능할 수 있다. Here, the first oxide semiconductor layer (108a) and the third oxide semiconductor layer (108c) provided in the upper layer or the lower layer a second oxide semiconductor layer (108b) having a crystal structure is an insulating layer in contact with the oxide semiconductor stack 108 ( 104, 112) and an oxide as an interface between the barrier layer for suppressing the second oxide receiving the semiconductor layer (108b), the effect of the trap level that is the main paths (carrier paths) of the transistor the carrier formed on the semiconductor laminate 108 It can function.

예를 들어, 산화물 반도체층에 포함되는 산소 결손은, 산화물 반도체의 에너지 갭 내의 깊은 에너지 위치에 존재하는 국재 준위(局在 準位)로서 현재화(顯在化)된다. For example, the oxygen vacancy defect included in the oxide semiconductor layer, is actualized (顯 在 化) a localized level (局 在 準 位) existing in a deep position in the energy gap of the oxide semiconductor energy. 이와 같은 국재 준위에 캐리어가 트랩됨으로써 트랜지스터의 신뢰성이 떨어지기 때문에, 산화물 반도체층에 포함되는 산소 결손을 저감할 필요가 있다. Since these carriers are trapped in the localized levels, such being the reliability of the transistor off, it is necessary to decrease the oxygen vacancy defect included in the oxide semiconductor layer. 산화물 반도체층에 산소를 도입하거나, 산화물 반도체층에 접하는 절연층으로부터 산소를 확산함으로써 산소 결손이 저감된다. The oxygen deficiency can be reduced by the introduction of oxygen or an oxygen diffusion from the insulating layer in contact with the oxide semiconductor layer, the oxide semiconductor layer.

그러나, 산화물 반도체층에 접하는 절연층이, 실리콘 등, 산화물 반도체층을 구성하는 원소와 상이한 원소로 구성되는 경우에는, 산화물 반도체층과 절연층의 계면에 있어서 산소 결손이 형성되기 쉬워진다. However, in the case where the insulating layer in contact with the oxide semiconductor layer, composed of silicon or the like, a different element and the elements constituting the oxide semiconductor layer, the oxygen deficiency is apt to form at the interface of the oxide semiconductor layer and the insulating layer. 상술한 처리에 의하여 산화물 반도체층이 절연층에 접하는 것으로 인한 산소 결손을 저감하기 어렵다. By the above described process it is difficult to reduce the oxygen deficiency due to the oxide semiconductor layer in contact with the insulating layer.

산화물 반도체 적층(108)에 있어서, 캐리어 패스가 되는 제 2 산화물 반도체층(108b)은 인듐 아연 산화물층이고, 제 1 산화물 반도체층(108a) 및 제 3 산화물 반도체층(108c)은 각각 인듐 및 아연을 구성 원소로서 함유한 산화물 반도체층이다. In the oxide semiconductor stack 108, a carrier path, the second oxide semiconductor layer (108b) is an indium zinc oxide layer, and the first oxide semiconductor layer (108a) and the third oxide semiconductor layer (108c), respectively indium and zinc the semiconductor layer is an oxide containing as constituent elements. 따라서, 제 2 산화물 반도체층(108b) 중 제 1 산화물 반도체층(108a) 측 계면과 제 3 산화물 반도체층(108c) 측 계면에서의 산소 결손의 양은 저감된다. Thus, the second oxide is reduced the amount of oxygen deficiency in the in the first oxide semiconductor layer (108a) side interface and the third oxide semiconductor layer (108c) side surface of the semiconductor layer (108b). 이로써, 절연층에 접하는 제 1 산화물 반도체층(108a) 또는 제 3 산화물 반도체층(108c)이 산소 결손을 가진 경우라도, 상기 산소 결손에 기인하는 제 2 산화물 반도체층(108b)에서의 국재 준위의 영향을 저감할 수 있다. Thus, the localized level in the first oxide semiconductor layer (108a) or the third oxide semiconductor layer (108c) of the second oxide semiconductor layer (108b) due to any time, the oxygen deficiency case with the oxygen deficiency in contact with the insulating layer it is possible to reduce the impact.

예를 들어, 캐리어 패스가 되는 제 2 산화물 반도체층(108b)은, 일정 전류 측정법(CPM: Constant Photocurrent Method)에 의하여 측정된 국재 준위에 의한 흡수 계수를 3×10 -3 /cm 이하(상태 밀도로 환산하면 3×10 13 /cm 3 For example, the second oxide semiconductor layer (108b) that is a carrier path is a constant current measuring method (CPM: Constant Photocurrent Method) in an absorption coefficient according to the measured localized levels 3 × 10 -3 / cm or less by (state density When converted to 3 × 10 13 / cm 3 이하)로 할 수 있다. May or less).

또한, 제 1 산화물 반도체층(108a) 및 제 3 산화물 반도체층(108c)은, 산화물 반도체 적층(108)에 접하는 절연층(104, 112)의 구성 원소가 제 2 산화물 반도체층(108b)으로 혼입하여 불순물로 인한 준위가 형성되는 것을 억제하기 위한 배리어층으로서도 기능한다. Furthermore, the first oxide semiconductor layer (108a) and the third oxide semiconductor layer (108c) is a constituent element of the insulating layer (104, 112) in contact with the oxide semiconductor stack 108 is incorporated in the second oxide semiconductor layer (108b) It will be also functions as a barrier layer for suppressing the level is formed due to impurities.

예를 들어, 산화물 반도체 적층(108)에 접하는 절연층(104, 112)으로서 실리콘을 함유한 절연층을 사용하는 경우에는, 절연층(104, 112) 내의 실리콘, 또는 절연층 내로 혼입될 수 있는 탄소가, 제 1 산화물 반도체층(108a) 또는 제 3 산화물 반도체층(108c) 내로 계면으로부터 수nm 정도까지 혼입되는 경우가 있다. For example, in the case of using an insulating layer containing silicon as the insulating layer (104, 112) in contact with the oxide semiconductor stack 108, which may be incorporated in the silicone, or an insulating layer in the insulating layer (104, 112) there is a case that the carbon, the mixing degree to several nm from the interface into the first oxide semiconductor layer (108a) or the third oxide semiconductor layer (108c). 실리콘, 탄소 등의 불순물이 산화물 반도체층 내로 혼입되면 불순물 준위를 형성하고, 불순물 준위가 도너가 되어 전자를 생성함으로써 n형화되는 경우가 있다. When the impurities such as silicon and carbon incorporated in the oxide semiconductor layer there is a case where n-type forming by forming the impurity levels, and generating electrons are a donor impurity levels.

그런데, 제 1 산화물 반도체층(108a) 및 제 3 산화물 반도체층(108c)의 막 두께가 수nm보다 두꺼우면, 혼입된 실리콘, 탄소 등의 불순물이 제 2 산화물 반도체층(108b)까지 도달하지 않기 때문에 불순물 준위의 영향은 저감된다. By the way, the does not reach the first oxide semiconductor layer (108a) and the third oxide semiconductor layer film side is thicker than several nm thick, the impurities such as the incorporation of silicon, carbon, a second oxide semiconductor layer (108b) of (108c) because of the influence of impurity levels are reduced.

여기서, 각 산화물 반도체층에 포함되는 실리콘 또는 탄소의 농도는 3×10 18 /cm 3 이하, 바람직하게는 3×10 17 /cm 3 이하로 한다. Here, the concentration of silicon or carbon included in each of the oxide semiconductor layer is less than 3 × 10 18 / cm 3 or less, preferably 3 × 10 17 / cm 3. 제 2 산화물 반도체층(108b)에 제 14족 원소인 실리콘 또는 탄소가 많이 혼입되지 않도록, 제 1 산화물 반도체층(108a) 및 제 3 산화물 반도체층(108c)으로 캐리어 패스가 되는 제 2 산화물 반도체층(108b)을 끼우거나 둘러싸는 구성으로 하는 것이 특히 바람직하다. A second oxide to prevent a lot of Group 14 element of the silicon or carbon incorporated in the semiconductor layer (108b), the first oxide semiconductor layer (108a) and the third second oxide semiconductor layer oxide semiconductor layer (108c) that the carrier pass it is particularly preferred that the configuration is inserting or surround (108b). 즉, 제 2 산화물 반도체층(108b)에 포함되는 실리콘 및 탄소의 농도는, 제 1 산화물 반도체층(108a) 및 제 3 산화물 반도체층(108c)에 포함되는 실리콘 및 탄소의 농도보다 낮은 것이 바람직하다. That is, the second silicon, and the concentration of carbon contained in the oxide semiconductor layer (108b), the first is the oxide preferably lower than the concentration of silicon and carbon included in the semiconductor layer (108a) and the third oxide semiconductor layer (108c) .

또한, 산화물 반도체층 내의 불순물 농도는 2차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)으로 측정할 수 있다. Further, the impurity concentration in the oxide semiconductor layer is a secondary ion mass spectrometry can be measured by (SIMS Secondary Ion Mass Spectrometry).

또한, 산화물 반도체 적층(108)의 계면에서의 산소 결손을 저감할 수 있도록, 산화물 반도체 적층(108)에 접하는 절연층(104b, 112a)으로서는 산화물 절연층을 제공하는 것이 바람직하다. In addition, the oxide to be reduced, oxygen deficiency at the interface of the semiconductor laminate 108, it is preferable to provide the oxide insulating oxide layer as the insulating layer (104b, 112a) in contact with the semiconductor stack 108. 예를 들어, 절연층(104b, 112a)으로서 산화 실리콘막, 산화질화 실리콘막을 제공하는 것이 적합하다. For example, it is appropriate to provide a silicon oxide film, a silicon nitride oxide film as the insulating layer (104b, 112a). 다만, 제 2 산화물 반도체층(108b)에서의 산소 결손이 트랜지스터 특성에 영향이 없을 정도로 저감되어 있는 경우에는, 산화물 절연층을 제공하지 않아도 좋다. However, the second case where the oxygen deficiency in the oxide semiconductor layer (108b) is reduced, so there is no impact on the transistor characteristics, it is not necessary to provide an oxide insulating layer.

또한, 수소나 수분이 불순물로서 산화물 반도체층에 포함되면 도너를 생성하여 n형화되기 때문에, 외부로부터 수소나 수분이 산화물 반도체 적층(108) 상방 또는 하방에 침입하는 것을 방지하는 보호막(질화물 절연막 등)을 제공하는 것은 우물형 구조를 실현하는 데 유용하다. In addition, hydrogen or, because the moisture to be n-typed by creating a donor when contained in the oxide semiconductor layer as an impurity, for preventing the hydrogen and water from the outside enters the above or below oxide semiconductor stack 108, the protective film (nitride insulating film, and so on) providing useful to realize a well-shaped structure. 예를 들어, 절연층(104a, 112b)으로서 질화 실리콘막을 제공하는 것이 바람직하다. For example, it is desirable to provide a silicon nitride film as the insulating layer (104a, 112b).

또한, 다층 구조를 구성하는 각 산화물 반도체층은 적어도 인듐(In)을 함유하며, AC 스퍼터링법 또는 DC 스퍼터링법에 의하여 성막할 수 있는 스퍼터링 타깃을 사용하여 성막할 수 있다. In addition, each of the oxide semiconductor layer constituting the multi-layer structure can be formed by using the sputtering target which can be formed by at least and containing indium (In), AC sputtering method or DC sputtering method. 스퍼터링 타깃에 인듐을 함유시킴으로써 도전성이 높아지기 때문에, AC 스퍼터링법 또는 DC 스퍼터링법에 의한 성막을 용이하게 한다. By including the indium in the sputtering target due to high conductivity, thus facilitating film formation by DC sputtering or AC sputtering.

제 1 산화물 반도체층(108a) 및 제 3 산화물 반도체층(108c)을 구성하는 재료로서는, InGa X Zn Y O Z (X=3 이상 6 이하, Y=1 이상 10 이하, Z>0)로 표기될 수 있는 재료를 사용하는 것이 바람직하다. The indicated as first oxide semiconductor layer (108a) and the third oxide semiconductor layer as the material constituting the (108c), InGa X Zn Y O Z (X = 3 or more and 6 or less, Y = 1, or more than 10, Z> 0) to use a material that is preferred. 다만, 함유시키는 Ga의 비율이 많으면 성막시에 분말이 생길 우려가 있고, AC 스퍼터링법 또는 DC 스퍼터링법에 의한 성막이 어려워지기 때문에, X는 6이하로 하는 것이 바람직하다. However, there is a fear that the ratio of contained Ga result in much powder during film formation, because the film formation is difficult by the AC sputtering method or DC sputtering method, X is preferably not more than 6.

또한, 제 1 산화물 반도체층(108a) 및 제 3 산화물 반도체층(108c)에는, 제 2 산화물 반도체층(108b)에 사용되는 인듐 아연 산화물보다 인듐의 함유량이 적은 재료를 사용한다. Furthermore, the first oxide and a semiconductor layer (108a) and the third oxide semiconductor layer (108c) has, the less the second oxide content of the indium than the indium zinc oxide are used in the semiconductor layer (108b) material. 제 1, 제 2, 및 제 3 산화물 반도체층 내의 인듐이나 갈륨 등의 함유량은 비행 시간형 2차 이온 질량 분석법(TOF-SIMS라고도 함)이나, X선 전자 분광법(XPS라고도 함) 등으로 비교할 수 있다. The comparable to the first, second and third oxide (also called XPS) content (also referred to as TOF-SIMS) time-of-flight secondary ion mass spectrometry or, X-ray photoelectron spectroscopy, such as indium or gallium in a semiconductor layer such as have.

본 발명의 일 형태에서 적용하는 산화물 반도체 적층은, 비정질 구조를 갖는 제 1 산화물 반도체층(108a) 위에 결정 구조를 갖는 제 2 산화물 반도체층(108b)을 적층하기 때문에, 결정 구조가 상이한 헤테로 구조라고 부를 수 있다. Oxide semiconductor laminate applied in one aspect of the present invention, since the stacking a second oxide semiconductor layer (108b) has a crystal structure on the first oxide semiconductor layer (108a) has an amorphous structure, called the crystal structure different heterostructure It may be called.

또한, 제 2 산화물 반도체층(108b) 위의, 조성이 상이한 제 3 산화물 반도체층(108c)으로서 결정 구조를 갖는 산화물 반도체층을 사용하는 경우도 조성이 상이한 헤테로 구조라고 부를 수 있다. Further, the case of using an oxide semiconductor layer having a second oxide semiconductor layer (108b) of a composition of different third oxide crystal as a semiconductor layer (108c) above the structure also may be called different compositions heterostructure. 결정 구조를 갖는 제 2 산화물 반도체층(108b) 위에 제 3 산화물 반도체층(108c)을 형성하면 제 3 산화물 반도체층(108c)도 결정 구조를 갖는 막이 되기 쉽고, 이 경우에는, 제 2 산화물 반도체층(108b)과 제 3 산화물 반도체층(108c)의 경계를 단면 TEM 관찰에서 판별하는 것이 어려운 경우도 있다. If the third oxide semiconductor layer (108c) over the second oxide semiconductor layer (108b) having a crystalline structure tends to be a film having a third oxide semiconductor layer (108c) it is also the crystal structure, in this case, the second oxide semiconductor layer there is also (108b) and the third oxide to determine the boundaries of the semiconductor layer (108c) in cross-sectional TEM observation difficult case. 다만, 제 3 산화물 반도체층(108c)의 결정성은 제 2 산화물 반도체층(108b)보다 낮기 때문에, 결정성의 정도로 경계를 판별할 수 있다고 할 수 있다. But, it can be said that can determine the degree of crystallinity of the boundary due to the third oxide is lower than crystallinity of the second oxide semiconductor layer (108b) of the semiconductor layer (108c).

이하에서는 산화물 반도체층의 구조에 대하여 설명한다. In the following, a description will be given of the structure of the oxide semiconductor layer.

산화물 반도체층은 단결정 산화물 반도체층 및 비단결정 산화물 반도체층으로 대별된다. An oxide semiconductor layer is roughly divided into a single crystal oxide semiconductor layer and the non-single crystal oxide semiconductor layer. 비단결정 산화물 반도체층이란, 비정질 산화물 반도체층, 미결정 산화물 반도체층, 다결정 산화물 반도체층, CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor)층 등을 말한다. A non-single crystal oxide semiconductor layer is an amorphous oxide refers to a semiconductor layer, a microcrystalline oxide semiconductor layer, the polycrystalline oxide semiconductor layer, and CAAC-OS (C Axis Aligned Crystalline Oxide Semiconductor) layer.

비정질 산화물 반도체층은 층 내에서 원자 배열이 불규칙하고, 결정 성분을 갖지 않는 산화물 반도체층이다. Amorphous oxide semiconductor layer is an oxide semiconductor layer which does not have the irregular atomic arrangement, and the crystalline component within the layer. 미소 영역에도 결정부를 갖지 않고, 층 전체가 완전한 비정질 구조인 산화물 반도체층이 전형이다. In minute domain does not have determination portion, the entire layer is a complete amorphous structure of the oxide semiconductor layers are typical.

미결정 산화물 반도체층은 예를 들어, 1nm 이상 10nm 미만의 크기의 미결정(나노 결정이라고도 함)을 포함한다. Microcrystalline oxide semiconductor layer include, for example, microcrystalline size of less than 10nm 1nm (also called nanocrystals). 따라서, 미결정 산화물 반도체층은 비정질 산화물 반도체층보다 원자 배열의 규칙성이 높다. Thus, the microcrystalline oxide semiconductor layer has a high regularity of the atomic arrangement than the amorphous oxide semiconductor layer. 따라서, 미결정 산화물 반도체층은 비정질 산화물 반도체층보다 결함 준위 밀도가 낮다는 특징을 갖는다. Thus, the microcrystalline oxide semiconductor layer has the characteristic is the defective state density less than the amorphous oxide semiconductor layer.

CAAC-OS층은 복수의 결정부를 갖는 산화물 반도체층의 하나이며 결정부의 대부분은 하나의 변이 100nm 미만인 입방체 내에 들어가는 크기이다. CAAC-OS layer is mostly a single crystal portion of the oxide semiconductor layer having a plurality of crystal size is one that will fit in the variation of the cube is less than 100nm. 따라서, CAAC-OS층에 포함되는 결정부는 하나의 변이 10nm 미만, 5nm 미만, 또는 3nm 미만인 입방체 내에 들어가는 크기인 경우도 포함된다. Thus, the crystal included in the CAAC-OS layer unit also includes the case of entering a variation in the size 10nm, less than 5nm, or less than 3nm cube. CAAC-OS층은 미결정 산화물 반도체층보다 결함 준위 밀도가 낮다는 특징을 갖는다. CAAC-OS layer has the characteristic is the defective state density less than the microcrystalline oxide semiconductor layer. 이하에서는, CAAC-OS층에 대하여 자세히 설명한다. Hereinafter, the detail description with respect to the CAAC-OS layer.

CAAC-OS층을 투과형 전자 현미경(TEM: Transmission Electron Microscope)에 의하여 관찰하면, 결정부들끼리의 명확한 경계, 즉 결정 입계(그레인 바운더리라고도 함)는 확인되지 않는다. The CAAC-OS layer transmission electron microscope: The observation by (TEM Transmission Electron Microscope), (also known as grain boundary), a clear boundary between the crystal portions, i.e., a grain boundary is not identified. 따라서, CAAC-OS층은 결정 입계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다. Therefore, CAAC-OS layer may be difficult to occur in the electron mobility decreases due to the crystal grain boundaries.

CAAC-OS층을, 시료면에 대략 평행한 방향으로부터 TEM에 의하여 관찰(단면 TEM 관찰)하면, 결정부에서 금속 원자가 층상으로 배열되어 있는 것을 확인할 수 있다. The CAAC-OS layer, when observed (observed cross-sectional TEM) by from approximately parallel direction to the sample surface in the TEM, it can be seen that arranged in the determination section of a metal atom layer. 금속 원자의 각층은 CAAC-OS층이 형성되는 면(피형성면이라고도 함) 또는 CAAC-OS층의 상면의 요철을 반영한 형상이며, CAAC-OS막의 피형성면 또는 상면에 평행하게 배열된다. Each layer of the metal atom is a shape reflecting the surface CAAC-OS in which the layer is formed (also referred to as blood-forming surface), or unevenness of the top surface of the CAAC-OS layer, are arranged parallel to the CAAC-OS layer blood-forming surface or top surface.

한편, CAAC-OS층을 시료면에 대략 수직인 방향으로부터 TEM에 의하여 관찰(평면 TEM 관찰)하면, 결정부에서 금속 원자가 삼각형 또는 육각형으로 배열되어 있는 것을 확인할 수 있다. On the other hand, the CAAC-OS layer when by from about a direction perpendicular to the sample surface in a TEM observation (TEM observation plane), it can be confirmed that the metal atoms are arranged in triangular or hexagonal in the determination unit. 그러나, 상이한 결정부간에서 금속 원자의 배열에는 규칙성이 보이지 않는다. However, there does not seem to have regularity in the arrangement of metal atoms different crystal governmental.

단면 TEM 관찰 및 평면 TEM 관찰로부터, CAAC-OS층의 결정부는 배향성을 갖는 것을 알 수 있다. From the cross-section TEM observation and TEM observation plane, the determination of the CAAC-OS layer portion can be seen that the orientation.

CAAC-OS층에 대하여 X선 회절(XRD: X-Ray Diffraction) 장치를 사용하여 구조 해석을 수행하면, 예를 들어 InGaZnO 4 의 결정을 갖는 CAAC-OS층의 out-of-plane법에 의한 해석에서는, 회절각(2θ)이 31° 근방일 때 피크가 나타나는 경우가 있다. CAAC-OS X-ray with respect to the layer diffraction (XRD: X-Ray Diffraction) when using the device to perform a structural analysis, for example analysis by the out-of-plane method of CAAC-OS layer having a crystal of InGaZnO 4 in, the case that the peak that appears when the diffraction angle (2θ) is 31 ° vicinity. 이 피크는, InGaZnO 4 의 결정의 (009)면에 귀속되기 때문에 CAAC-OS층의 결정이 c축 배향성을 갖고 c축이 피형성면 또는 상면에 대략 수직인 방향으로 배향하는 것을 확인할 수 있다. The peaks are, since the assignable to a surface (009) of the crystal of InGaZnO 4 can be found in determining the CAAC-OS layer is oriented in a substantially perpendicular direction to the blood-forming surface or the top surface c has the axial orientation of the c-axis.

한편, CAAC-OS층에 대하여 c축에 대략 수직인 방향으로부터 X선을 입사시키는 in-plane법에 의한 해석에서는, 2θ가 56° 근방일 때 피크가 나타나는 경우가 있다. On the other hand, in the analysis by a method in which in-plane X-ray incident from a direction substantially perpendicular to the c-axis with respect to the CAAC-OS layer, there may be a case where a peak which appears when 2θ is 56 ° vicinity. 이 피크는 InGaZnO 4 의 결정의 (110)면에 귀속된다. This peak is attributed to the (110) plane of the crystal of InGaZnO 4. InGaZnO 4 의 단결정 산화물 반도체층의 경우에는, 2θ를 56° 근방에 고정하여, 시료면의 법선 벡터를 축(φ축)으로 하여 시료를 회전시키면서 분석(φ 스캔)을 수행하면, (110)면과 등가인 결정면에 귀속되는 6개의 피크가 관찰된다. For InGaZnO 4 single-crystal oxide semiconductor layer has, to secure the 2θ in the 56 ° vicinity, if the normal vectors of the sample surface in the axial (φ-axis) rotation of the sample while performing an analysis (φ scan), (110) plane and the six peak attributed to crystal face equivalent is observed. 한편, CAAC-OS층의 경우에는, 2θ를 56° 근방에 고정하여 φ 스캔을 수행하여도 명료한 피크가 나타나지 않는다. On the other hand, if the CAAC-OS layer, to secure the 2θ in the vicinity of 56 ° does not show a clear peak is also performed by the φ scan.

상술한 것으로부터 CAAC-OS층에 있어서 다른 결정부들간에서는 a축 및 b축의 배향이 불규칙하지만 c축 배향성을 갖고 또 c축이 피형성면 또는 상면의 법선 벡터에 평행한 방향으로 배향하는 것을 알 수 있다. In the CAAC-OS layer from those described above in the different crystal between portions irregularity is the a-axis and b-axis oriented, but has a c-axis orientation also c axis is seen that the orientation in the direction parallel to the normal vector of the blood-forming surface or the upper surface can. 따라서, 상술한 단면 TEM 관찰로 확인된 층상으로 배열된 금속 원자의 각층은, 결정의 ab면에 평행한 면이다. Thus, each layer of the metal atoms arranged in the layer confirmed by cross-sectional TEM observation described above, is a plane parallel to the ab plane of the crystal.

또한, 결정부는 CAAC-OS층을 형성하였을 때 또는 가열 처리 등의 결정화 처리를 수행하였을 때에 형성된다. Further, the determination portion is formed when hayeoteul perform crystallization treatment such as heat treatment or hayeoteul form a CAAC-OS layer. 상술한 바와 같이, 결정의 c축은 CAAC-OS층의 피형성면 또는 상면의 법선 벡터에 평행한 방향으로 배향한다. And oriented in the direction parallel to the blood-forming surface, or the normal vector of the upper surface of the c-axis CAAC-OS layer of the crystal, as described above. 따라서, 예를 들어 CAAC-OS층의 형상을 에칭 등에 의하여 변화시킨 경우에, 결정의 c축이 CAAC-OS층의 피형성면 또는 상면의 법선 벡터에 평행하게 배향하지 않을 수도 있다. Thus, for example, in the case where, by changing the shape of the CAAC-OS layer etching or the like, and may be a c-axis of the crystal not oriented parallel to the blood-forming surface, or the normal vector of the upper surface of the CAAC-OS layer.

또한, CAAC-OS층 내의 결정화도가 균일하지 않아도 좋다. Further, it does not have to uniform degree of crystallinity in the CAAC-OS layer. 예를 들어, CAAC-OS층의 결정부가 CAAC-OS층의 상면 근방으로부터의 결정 성장에 의하여 형성되는 경우에는, 상면 근방의 영역은 피형성면 근방의 영역보다 결정화도가 높게 되는 경우가 있다. For example, when the additional determination of the CAAC-OS layer formed by crystal growth from the upper surface near the CAAC-OS layer, a region of the top surface vicinity of a case where the degree of crystallinity than the region near the surface to be formed high. 또한, CAAC-OS층에 불순물을 첨가하는 경우에는, 불순물이 첨가된 영역의 결정화도가 변화되어, 부분적으로 결정화도가 상이한 영역이 형성될 수도 있다. In the case of adding the impurity to the CAAC-OS layer, the crystallinity of the impurity added to the region changes, and in part may be different in degree of crystallinity region is formed.

또한, InGaZnO 4 의 결정을 갖는 CAAC-OS층의 out-of-plane법에 의한 해석에서는, 2θ가 31° 근방일 때 피크가 나타나는 경우 외에, 2θ가 36° 근방일 때도 피크가 나타나는 경우가 있다. In the analysis by the out-of-plane method of CAAC-OS layer having a crystal of InGaZnO 4, there may be a case where a peak appears even when the addition when the peak appearing when 2θ is 31 ° vicinity, 2θ is 36 ° near the . 2θ가 36° 근방일 때의 피크는 CAAC-OS층 내의 일부에 c축 배향성을 갖지 않는 결정이 포함되는 것을 뜻한다. When the peak of 2θ is 36 ° is near the means that contain the crystals not having a c-axis orientation of a portion in the CAAC-OS layer. CAAC-OS층은 2θ가 31° 근방일 때 피크가 나타나고 2가 36° 근방일 때 피크가 나타나지 않는 것이 바람직하다. CAAC-OS layer is preferably 2θ appears a peak near 31 ° when the two peaks do not appear when the vicinity of 36 °.

CAAC-OS층을 사용한 트랜지스터는 가시광이나 자외광의 조사에 기인한 전기 특성의 변동이 작다. Transistors using CAAC-OS layer is less variation in the electric characteristics due to irradiation of visible light or ultraviolet light. 따라서, 상기 트랜지스터는 신뢰성이 높다. Therefore, the transistor has a high reliability.

또한, 각 산화물 반도체층은 예를 들어, 비정질 산화물 반도체층, 미결정 산화물 반도체층, CAAC-OS층 중 2종 이상을 갖는 적층 구조이어도 좋다. In addition, each of the oxide semiconductor layer, for example, may be a laminated structure having an amorphous oxide semiconductor layer, a microcrystalline oxide semiconductor layer, two or more of CAAC-OS layer. 다만, 제 1 산화물 반도체층(108a)은 비정질 산화물 반도체층을 적어도 포함하는, 비정질 구조를 갖는 산화물 반도체층으로 한다. However, the first oxide semiconductor layer (108a) is an oxide semiconductor layer having an amorphous structure including an amorphous oxide semiconductor layer at least. 또한, 제 2 산화물 반도체층(108b)은 미결정 산화물 반도체층, 다결정 산화물 반도체층, CAAC-OS층, 및 단결정 산화물 반도체층 중 어느 것을 적어도 포함하는, 결정 구조를 갖는 산화물 반도체층으로 한다. In addition, the second oxide semiconductor layer (108b) is an oxide semiconductor layer having a microcrystalline oxide semiconductor layer, the polycrystalline oxide semiconductor layer, CAAC-OS layer, and a single crystal oxide, decide to include at least any of the semiconductor layer structure.

또한, 산화물 반도체 적층(108)에 있어서, 적어도 제 2 산화물 반도체층(108b)은 CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor)층인 것이 바람직하다. Further, in the oxide semiconductor laminate 108 is preferably a layer at least a second oxide semiconductor layer (108b) is CAAC-OS (C Axis Aligned Crystalline Oxide Semiconductor). 본 명세서 등에서 CAAC-OS층이란, c축이 산화물 반도체층의 표면에 대략 수직인 결정부를 포함한 산화물 반도체층을 말한다. The CAAC-OS layer, etc. herein is, c-axis refers to the oxide semiconductor layer including crystal portion substantially perpendicular to the surface of the oxide semiconductor layer.

또한, 상술한 바와 같이, 제 2 산화물 반도체층 위의 제 3 산화물 반도체층은 결정 구조를 가져도 좋고, 비정질 구조를 가져도 좋다. Also as described above, the second oxide semiconductor layer over the third oxide semiconductor layer may have a crystal structure, and may have an amorphous structure.

다만, 제 2 산화물 반도체층을 CAAC-OS층으로 하고 제 2 산화물 반도체층 위에 형성되는 제 3 산화물 반도체층도 CAAC-OS층으로 하는 경우, 제 2 산화물 반도체층으로부터 제 3 산화물 반도체층으로 결정이 연속적으로 형성되는 것이 바람직하다. However, the second oxide if the semiconductor layer to the third oxide semiconductor layer is also CAAC-OS layer to CAAC-OS layer is formed over the second oxide semiconductor layer, a second oxide crystals to the third oxide semiconductor layer from the semiconductor layer to be subsequently formed is preferred. 이것은, 제 3 산화물 반도체층이 결정적으로 제 2 산화물 반도체층과 연속되면 2층의 계면에, 산소 결손에 기인하는 DOS(density of state)가 생기기 어렵기 때문이다. This is because, the third oxide semiconductor layer is decisive when the second oxide semiconductor layer and a continuous hard at the interface between the two layers, to occur (density of state) DOS due to oxygen deficiency.

또는, 제 3 산화물 반도체층을 비정질 구조로 하는 경우, 결정 구조를 갖는 경우보다 성막시의 가열 온도가 낮기 때문에, 제 3 산화물 반도체층의 성막시에 제 2 산화물 반도체층이 받는 대미지를 저감할 수 있다. Alternatively, the third oxide if a semiconductor layer of an amorphous structure, due to the low heating temperature in film formation than in a crystal structure, the third oxide semiconductor layer can be reduced in the damage to receive the second oxide semiconductor layer during film formation have.

또한, 상기 적층 구성에서는 제 1, 제 2, 및 제 3 산화물 반도체층을 사용하여 하나의 우물형 구조를 형성하는 구성예를 기재하였지만, 이에 특별히 한정되지 않고, 제 2 산화물 반도체층을 다층으로 하여 복수의 우물형 구조를 구성하여도 좋고, 도 1의 (C)에 이 일례를 도시하였다. In addition, the first, second and third oxide been described a configuration example of forming the one of the well-like structure with a semiconductor layer, and thus is not particularly limited, the second oxide semiconductor layer in the above laminated structure of multiple layers may be composed a plurality of well-like structure, it is illustrated in the example (C) of Fig.

도 1의 (C)에서는, 제 1 산화물 반도체층이 S1에 상당하고, 제 3 산화물 반도체층이 S3에 상당하고, 캐리어의 주된 경로가 되는 제 2 산화물 반도체층이 S2-1 내지 S2-n에 상당한다. In (C) of FIG. 1, the first oxide semiconductor layer corresponds to the S1, and the third oxide semiconductor layer is equivalent to S3, and the second oxide semiconductor layer, which is the main path of the carrier to S2-1 to S2-n It corresponds.

또한, 산화물 반도체의 이온화 포텐셜은 자외선 광전자 분광 분석(UPS: Ultraviolet Photoelectron Spectroscopy) 등으로 측정할 수 있다. In addition, the ionization potential of the oxide semiconductor is an ultraviolet photoelectron spectroscopy can be measured as such (UPS Ultraviolet Photoelectron Spectroscopy). 대표적인 UPS의 측정 장치로서는 VersaProbe(Physical Electronics, Inc.(PHI) 제조)를 사용한다. The measuring device of the exemplary UPS uses VersaProbe (Physical Electronics, Inc. (PHI) Ltd.). 또한, 전자 친화력이란, 진공 준위(E )로부터 전도대단(E c )까지의 에너지 차이이다. Further, the energy difference to the electron affinity is, vacuum level conductive-end (E c) from (E ∞). 또한, 에너지 밴드 갭(E g )은 전자동 분광 엘립소미터 UT-300을 사용하여 측정할 수 있다. In addition, the energy band gap (E g) can be measured using a full automatic El spectroscopic ellipsometer UT-300. 이온화 포텐셜의 값으로부터 에너지 밴드 갭을 뺌으로써 전도대의 에너지를 산출하고, 단층 또는 적층의 밴드 구조를 작성할 수 있다. By subtracting the energy band gap from the ionization potential of the calculated conduction band energy, and can create a band structure of a single layer or a laminate layer.

본 실시형태에 기재된 구성, 방법은 다른 실시형태에 기재되는 구성, 방법 등과 적절히 조합하여 사용할 수 있다. The invention described in this embodiment, the method may be used appropriately in combination with the configuration, the method described in the other embodiments.

(실시형태 2) (Embodiment 2)

본 실시형태에서는, 실시형태 1에 기재된 적층 구조를 갖는 반도체 장치의 일례로서 트랜지스터의 예를 설명한다. As an example of a semiconductor device having a multilayer structure according to the present embodiment, Embodiment 1 describes an example of the transistor.

본 발명의 일 형태에 따른 반도체 장치에 제공되는 트랜지스터의 구조는 특별히 한정되지 않고, 예를 들어 톱 게이트 구조, 또는 보텀 게이트 구조의 스태거형 및 플래너형 등을 적용할 수 있다. The structure of the transistor provided in the semiconductor device according to an aspect of the present invention can be applied or the like is not particularly limited, for example, a top gate structure or bottom gate structure of a stagger-type and planar. 또한, 트랜지스터는 채널 형성 영역이 하나 형성되는 싱글 게이트 구조이어도 좋고, 2개 형성되는 더블 게이트 구조 또는 3개 형성되는 트리플 게이트 구조 등의 멀티 게이트 구조이어도 좋다. The transistor may be a single gate structure in which one channel forming region is formed, may be a multi-gate structure such as triple gate structure formed double gate structure or a three formed two. 또한, 채널 형성 영역의 상하에 게이트 절연막을 개재(介在)하여 배치된 2개의 게이트 전극층을 갖는 듀얼 게이트 구조이어도 좋다. Also it may be a dual-gate structure having two gate electrode layers disposed through the upper and lower gate insulating film (介 在) on the channel forming region.

톱 게이트 구조의 트랜지스터(310)의 구성예를 도 2에 도시하였다. Configuration of the transistor 310 of the top gate structure, such is shown in FIG. 도 2의 (A)는 트랜지스터(310)의 평면도이고, 도 2의 (B)는 도 2의 (A)의 쇄선 X1-Y1에서의 단면도이고, 도 2의 (C)는 도 2의 (A)의 쇄선 V1-W1에서의 단면도이다. In Fig. 2 (A) is a transistor 310, a plan view, and Figure 2 (B) is a sectional view, and (C) of Figure 2 in chain line X1-Y1 of (A) of Figure 2 is of (A in Fig. 2 ) is a sectional view taken along the chain line V1-W1 of.

트랜지스터(310)는, 절연 표면을 갖는 기판(400) 위에 제공된 절연층(404)과, 절연층(404) 위에 접하는 산화물 반도체 적층(408)과, 산화물 반도체 적층(408)과 전기적으로 접속되는 소스 전극층(410a) 및 드레인 전극층(410b)과, 게이트 절연층(412)과, 게이트 절연층(412)을 개재하여 산화물 반도체 적층(408)과 중첩되는 게이트 전극층(402)을 포함한다. Transistor 310, a source that is an insulating layer 404 provided on the substrate 400 having an insulating surface, an insulating layer 404, the oxide semiconductor stack 408 and the oxide semiconductor stack 408 and electrically connected to the contact on the and an electrode layer (410a) and the drain electrode layer (410b) and the gate insulating layer 412 and gate insulating layer 412. the gate electrode layer 402, which overlaps with the oxide semiconductor stack 408 via a.

본 실시형태에서 절연층(404)은, 절연층(404a)과, 절연층(404a) 위에 제공되며 산화물 반도체 적층(408)과 접하는 절연층(404b)의 적층 구조를 갖는다. Insulating layer 404 in this embodiment has a stacked structure of the insulation layer (404a) and an insulating layer (404a) is provided on contact with the oxide semiconductor laminate 408, the insulating layer (404b). 또한, 게이트 절연층(412)은, 소스 전극층(410a) 및 드레인 전극층(410b)과 접하는 게이트 절연층(412a)과, 게이트 절연층(412a) 위의 게이트 절연층(412b)의 적층 구조를 갖는다. The gate insulating layer 412 has a laminated structure of the source electrode (410a) and the drain electrode layer (410b) and in contact with the gate insulating layer (412a), a gate insulating layer (412a), a gate insulating layer (412b) The above .

또한, 트랜지스터(310)에서 산화물 반도체 적층(408)은, 비정질 구조를 갖는 제 1 산화물 반도체층(408a)과, 제 1 산화물 반도체층(408a) 위의 결정 구조를 갖는 제 2 산화물 반도체층(408b)과, 제 2 산화물 반도체층(408b) 위의 제 3 산화물 반도체층(408c)을 포함한다. Further, the oxide semiconductor stack 408 on the transistor 310, and the first oxide semiconductor layer (408a) has an amorphous structure, the second oxide semiconductor layer having a crystal structure of the above first oxide semiconductor layer (408a) (408b ), a second oxide semiconductor layer and (408b) and a third oxide semiconductor layer (408c) above.

본 발명의 일 형태에 따른 트랜지스터에서는, 캐리어의 주된 경로로서 기능하는 제 2 산화물 반도체층(408b)에 결정 구조를 갖는 인듐 아연 산화물층을 사용한다. In the transistor in accordance with one aspect of the present invention, it uses the indium zinc oxide layer having a crystalline structure on the second oxide semiconductor layer (408b) functioning as the main path of the carrier. 또한, 다른 구성 원소에 대한 인듐의 조성이 클수록 전계 효과 이동도가 높은 금속 산화물이 되기 때문에, 인듐 아연 산화물을 사용하여 제 2 산화물 반도체층(408b)을 형성함으로써, 트랜지스터(310)에 높은 전계 효과 이동도를 부여할 수 있다. In addition, the second oxide by forming a semiconductor layer (408b), high field-effect on the transistor 310 because the larger the field-effect mobility is high metal oxide composition of indium, by using an indium zinc oxide to other constituent elements it is possible to give the mobility. 또한, 금속 산화물 중에 조성으로서 아연을 함유하는 경우, 형성되는 산화물 반도체층을 비교적 용이하게 CAAC-OS층으로 할 수 있기 때문에 바람직하다. In the case of compositions containing zinc as the metal oxide, it is preferable because an oxide semiconductor layer formed so as to be relatively easily CAAC-OS layer.

제 1 산화물 반도체층(408a) 및 제 3 산화물 반도체층(408c)으로서는, 제 2 산화물 반도체층(408b)인 인듐 아연 산화물층의 전도대 하단의 에너지가 제 1 산화물 반도체층(408a) 및 제 3 산화물 반도체층(408c)의 전도대 하단의 에너지보다 낮고, 전도대 하단에 우물형의 에너지 차이가 생기도록, 스테빌라이저를 함유한 산화물 반도체층을 사용한다. A first oxide semiconductor layer (408a) and the third oxide semiconductor layer (408c) as the second oxide semiconductor layer (408b) of indium the first oxide at the bottom of the conduction band energy of the zinc oxide layer, a semiconductor layer (408a) and the third oxide is lower than the conduction band bottom of the semiconductor layer (408c) energy, to the conduction band bottom of the animation is the energy difference between the well-type, and using the oxide semiconductor layer containing a stabilizer.

산화물 반도체에 있어서, 다른 금속 원소에 대한 스테빌라이저의 비율이 높을수록 에너지 갭이 큰 금속 산화물이 된다. In the oxide semiconductor, the higher the ratio of the stabilizer to the other metallic elements this energy gap is large metal oxide. 따라서, 제 1 산화물 반도체층(408a) 및 제 3 산화물 반도체층(408c)이 스테빌라이저를 함유함으로써, 스테빌라이저를 함유하지 않은 제 2 산화물 반도체층(408b)과 비교하여 에너지 갭을 크게 할 수 있다. Therefore, the first oxide to the energy gap can be increased as compared with the semiconductor layer (408a) and the third oxide semiconductor layer (408c) the stabilizer by containing the riser, which did not contain the stabilizer second oxide semiconductor layer (408b) . 이로써, 전도대 하단의 에너지 차이를 형성하고, 제 2 산화물 반도체층(408b)을 매립 채널로 하는 것이 쉬워진다. Thus, forming the energy difference between the conduction band bottom, and the second oxide is likely that the semiconductor layer (408b) in the buried channel.

제 2 산화물 반도체층(408b)을 매립 채널로 함으로써, 캐리어의 계면 산란이 저감되어 높은 전계 효과 이동도를 실현할 수 있다. By the second oxide semiconductor layer (408b) in the buried channel, it is reduced and the interface between the scattering of the carrier it is possible to realize a high field-effect mobility.

또한, 제 1 산화물 반도체층(408a) 및 제 3 산화물 반도체층(408c)을 제공하여, 채널과, 산화물 반도체 적층(408)에 접하는 절연층의 계면에서 캐리어가 포획되는 것을 억제함으로써, 상기 계면에서의 트랩 준위의 영향을 저감할 수 있고, 신뢰성이 높은 트랜지스터를 얻을 수 있다. Furthermore, the first oxide by providing a semiconductor layer (408a) and the third oxide semiconductor layer (408c), by inhibiting the on the interface between the insulating layer in contact with the channel, and the oxide semiconductor stack 408, which carrier is captured, at the interface of the can to reduce the effect of trap level, and the reliability can be obtained a high transistor.

제 1 산화물 반도체층(408a) 및 제 3 산화물 반도체층(408c)에 포함되는 스테빌라이저로서는, 갈륨, 마그네슘, 주석, 하프늄, 알루미늄, 지르코늄, 란탄, 세륨, 프라세오디뮴, 네오디뮴, 사마륨, 유로퓸, 가돌리늄, 테르븀, 디스프로슘, 홀뮴, 에르븀, 툴륨, 이테르븀, 루테튬으로부터 선택된 하나 또는 복수의 금속 원소를 적용할 수 있다. A first oxide semiconductor layer (408a) and the third oxide as the stabilizer contained in the semiconductor layer (408c), gallium, magnesium, tin, hafnium, aluminum, zirconium, lanthanum, cerium, praseodymium, neodymium, samarium, europium, gadolinium, It may apply one or more of metal elements selected from terbium, dysprosium, holmium, erbium, thulium, ytterbium, lutetium.

이하에서, 도 3을 사용하여 트랜지스터(310)의 제작 방법의 일례를 기재한다. In the following, referring to Fig. 3 will be described a manufacturing method of an example of the transistor 310.

우선, 절연 표면을 갖는 기판(400) 위에, 절연층(404a) 및 절연층(404b)을 포함한 절연층(404)을 형성한다(도 3의 (A) 참조). First, on a substrate 400 having an insulating surface, an insulating layer 404 including the insulating layer (404a) and an insulating layer (404b) (see (A) in Fig. 3).

절연 표면을 갖는 기판(400)에 사용할 수 있는 기판에 큰 제한은 없지만, 적어도 나중의 가열 처리에 견딜 수 있을 정도의 내열성을 갖는 것이 필요하다. Significant limitations in the substrate that can be used for the substrate 400 having an insulating surface, but, it is necessary to have a heat resistance enough to withstand heat treatment of at least a later time. 예를 들어, 바륨 보로실리케이트 유리나 알루미노 보로실리케이트 유리 등의 유리 기판, 세라믹스 기판, 석영 기판, 사파이어 기판 등을 사용할 수 있다. For example, it can be used a glass substrate, a ceramic substrate, a quartz substrate, a sapphire substrate or the like, such as barium borosilicate glass or alumino borosilicate glass. 또한, 실리콘이나 탄소화 실리콘 등의 단결정 반도체 기판이나 다결정 반도체 기판, 실리콘 게르마늄 등의 화합물 반도체 기판, SOI 기판 등을 적용할 수 있고, 이들 기판 위에 반도체 소자가 제공된 것을 기판(400)으로서 사용하여도 좋다. In addition, also be used as the substrate 400, the silicon or carbonization can be applied to a compound semiconductor substrate, SOI substrate, or the like, such as a single crystal semiconductor substrate or a polycrystalline semiconductor substrate, a silicon germanium, such as silicon, a semiconductor element provided on these substrates good.

절연층(404a) 및 절연층(404b)의 막 두께는 1nm 이상 100nm 이하로 하고, 스퍼터링법, MBE법, CVD법, PLD법, ALD법 등을 적절히 사용하여 형성한다. The thickness of the insulation layer (404a) and an insulating layer (404b) are formed by proper use of such as 100nm or less than 1nm, and a sputtering method, MBE method, CVD method, PLD method, ALD method.

절연층(404a)에는 질화 실리콘막을 사용하는 것이 바람직하다. An insulating layer (404a), it is preferable to use a silicon nitride film. 또한, 절연층(404b)의 재료로서는, 산화 실리콘, 산화 갈륨, 산화 알루미늄, 산화질화 실리콘, 질화산화 실리콘, 산화 하프늄, 또는 산화 탄탈 등의 산화물 절연층을 사용하는 것이 바람직하다. Further, as the material of the insulating layer (404b), it is preferred to use an oxide insulating layer such as silicon oxide, gallium oxide, aluminum oxide, silicon nitride, silicon oxynitride, hafnium oxide, or tantalum oxide.

절연층(404b)은 나중에 형성하는 산화물 반도체층과 접하는 절연층이기 때문에, 층 내(벌크 내)에 적어도 화학양론적 조성을 넘는 양의 산소가 존재하는 것이 바람직하다. An insulating layer (404b) is preferably oxide since the insulating layer in contact with the semiconductor layer, at least the stoichiometric composition than the amount of oxygen within the layer (in the bulk) is present which forms at a later time.

또한, 절연층(404b)으로서 플라즈마 CVD법을 사용하여 막 두께가 20nm인 산화 실리콘막을 형성하고, 산화 실리콘막의 형성 후에 산소 결손을 저감하기 위하여 마이크로파 플라즈마를 조사하여 라디칼 산화 처리를 수행하여도 좋다. Further, the isolated and forming layer (404b) as the film of the silicon oxide film thickness by using the plasma CVD method 20nm, or may be performed a radical oxidation treatment by irradiating a microwave plasma in order to reduce oxygen defects after forming a silicon oxide film. 예를 들어, 고밀도 플라즈마 장치를 사용하고, 2.45GHz의 전원을 사용하여 3800W로 하고, 압력을 106.67Pa로 하고, 기판 온도를 325℃로 하고, 아르곤 유량을 900sccm으로 하고, 산소 유량을 5sccm으로 한다. For example, using a high-density plasma apparatus, a 3800W using the power of 2.45GHz, and the pressure at the 106.67Pa, and the substrate temperature being 325 ℃, and an argon flow rate of 900sccm, and an oxygen flow rate of 5sccm . 고밀도 플라즈마 장치란 1×10 11 /cm 3 이상의 플라즈마 밀도를 달성할 수 있는 장치를 가리킨다. High-density plasma apparatus is refers to a device capable of achieving a plasma density of 1 × 10 11 / cm 3. 예를 들어, 3kW 내지 6kW의 마이크로파 전력을 인가하여 플라즈마를 발생시킨다. For example, to generate plasma by applying a microwave power of 3kW to 6kW.

또한, 절연층(404b)을 형성하기 전에, 고밀도 플라즈마 장치를 사용함으로써, 아산화 질소(N 2 O)와 희가스를 도입한 플라즈마 처리를 수행하여도 좋다. Further, before forming the insulating layer (404b), by using a high-density plasma apparatus, or may be carried out a plasma treatment introducing a nitrous oxide (N 2 O) and rare gas.

다음에, 절연층(404b) 위에 산화물 반도체 적층(408)을 형성한다(도 3의 (B) 참조). To form a laminate, and then the oxide semiconductor 408 on the insulating layer (404b), (see (B) in Fig. 3).

산화물 반도체 적층(408)은, 제 1 산화물 반도체층(408a), 제 2 산화물 반도체층(408b), 제 3 산화물 반도체층(408c)을 형성하고, 가열 처리를 수행한 후에 마스크를 사용하여 선택적으로 에칭한다. Oxide semiconductor stack 408, first to the oxide semiconductor layer (408a), the second oxide semiconductor layer (408b), the third oxide to form a semiconductor layer (408c), using a mask after performing a heat treatment optionally It is etched.

제 1 산화물 반도체층(408a) 및 제 3 산화물 반도체층(408c)으로서는, 인듐, 아연 및 스테빌라이저를 함유한 산화물 반도체층을 형성한다. As the first oxide semiconductor layer (408a) and the third oxide semiconductor layer (408c), to form the oxide semiconductor layer containing indium, zinc and stabilizer. 예를 들어, In-Ga-Zn계 산화물, In-Al-Zn계 산화물, In-Sn-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물을 사용할 수 있다. For example, In-Ga-Zn oxide, In-Al-Zn-based oxide, In-Sn-Zn-based oxide, In-Hf-Zn-based oxide, In-La-Zn-based oxide, In-Ce-Zn-based oxide, In-Pr-Zn-based oxide, In-Nd-Zn-based oxide, In-Sm-Zn-based oxide, In-Eu-Zn-based oxide, In-Gd-Zn-based oxide, In-Tb-Zn-based oxide, In-Dy-Zn-based oxide, In-Ho-Zn-based oxide, In-Er-Zn-based oxide, In-Tm-Zn-based oxide, In-Yb-Zn-based oxide, In-Lu-Zn-based oxide, In- Sn-Ga-Zn oxide, In-Hf-Ga-Zn oxide, In-Al-Ga-Zn oxide, In-Sn-Al-Zn-based oxide, In-Sn-Hf-Zn-based oxide, In- a Hf-Al-Zn-based oxide can be used.

또한, 여기서, In-Ga-Zn계 산화물이란, In과 Ga와 Zn을 주성분으로서 갖는 산화물을 뜻하고, In과 Ga와 Zn의 비율은 불문한다. Further, here, the In-Ga-Zn-based oxide is, In and an oxide, and means having as a main component Ga and Zn, In, and the ratio of Ga and Zn, regardless. 또한, In과 Ga와 Zn 이외의 금속 원소가 들어가 있어도 좋다. In addition, the may be a metal element other than In and Ga and Zn into.

또한, 제 2 산화물 반도체층(408b)으로서는 인듐 아연 산화물층을 형성한다. Further, as the second oxide semiconductor layer (408b) to form an indium zinc oxide layer.

산화물 반도체층을 형성할 때, 막 내에 포함되는 수소 농도를 가능한 한 저감시키는 것이 바람직하다. When forming the oxide semiconductor layer, preferably a film of a possible reduction of the hydrogen concentration contained within.

본 실시형태에서는, 원자수비가 In:Ga:Zn=1:3:2인 타깃을 사용하여 제 1 산화물 반도체층(408a)을 형성한다. In this embodiment, the atomic ratio In: Ga: Zn = 1: 3: 2 Use of the target to form a first oxide semiconductor layer (408a).

제 1 산화물 반도체층(408a)의 막 두께는 10nm 이상 40nm 이하, 바람직하게는 20nm 이상 30nm 이하로 한다. Claim 1 is preferably the oxide, the film thickness is 10nm or more than 40nm of the semiconductor layer (408a) and a 30nm or more and 20nm. 제 1 산화물 반도체층(408a)의 막 두께를 두껍게 함으로써, 하지막(실리콘을 함유한 절연막)으로부터 Si이 확산되는 것을 방지할 수 있다. It is possible to prevent the Si diffusion from the first oxide semiconductor layer film by increasing the thickness of the underlying film (insulating film containing silicon) of (408a).

또한, 제 2 산화물 반도체층(408b)은 원자수비가 In:Zn=2:1인 타깃을 사용하여 형성한다. In addition, the second oxide semiconductor layer (408b) has an atomic ratio In: forming using one of the target: Zn = 2. 제 2 산화물 반도체층(408b)의 막 두께는 5nm 이상 10nm 이하로 한다. The film thickness of the second oxide semiconductor layer (408b) is less than 10nm at least 5nm.

또한, 제 3 산화물 반도체층(408c)은 원자수비가 In:Ga:Zn=1:3:2인 타깃을 사용하여 형성한다. In addition, the third oxide semiconductor layer (408c) has an atomic ratio In: is formed by using two targets: Ga: Zn = 1: 3. 제 3 산화물 반도체층(408c)의 막 두께는 10nm 이상 40nm 이하, 바람직하게는 20nm 이상 30nm 이하로 한다. The third oxide film thickness of the semiconductor layer (408c) is to be 30nm or less than 20nm, preferably 10nm or less than 40nm.

제 1 산화물 반도체층(408a) 내지 제 3 산화물 반도체층(408c)의 성막 온도는 400℃ 이상 550℃ 이하, 바람직하게는 450℃ 이상 500℃ 이하로 한다. A first oxide film formation temperature of the semiconductor layer (408a) to the third oxide semiconductor layer (408c) is less than 500 ℃ 450 ℃ preferably more than 400 ℃ 550 ℃ hereinafter.

또한, 가열 처리는, 감압하 또는 질소 분위기하에서 300℃ 이상 600℃ 이하, 바람직하게는 300℃ 이상 500℃ 이하, 더 바람직하게는 350℃ 이상 450℃ 이하로 수행하여, 산화물 반도체층 내의 과잉인 수소(물이나 수산기를 포함함)를 제거(탈수화 또는 탈수소화)한다. In addition, heat treatment, reduced pressure or a range from 300 ℃ 600 ℃ in a nitrogen atmosphere, preferably by performing a 300 ℃ or more than 500 ℃, more preferably not more than 450 ℃ than 350 ℃, oxide surplus in the semiconductor layer of hydrogen the removal (dehydration or dehydrogenation) to (including water or hydroxyl groups). 그리고, 가열 처리가 종료된 후의 가열 온도를 유지하거나, 또는 그 가열 온도로부터 서서히 냉각하면서 같은 노(盧)에 고순도의 산소 가스, 또는 초건조 에어(CRDS(캐비티 링 다운 레이저 분광법) 방식의 이슬점 측정기를 사용하여 측정한 경우의 수분량이 20ppm(이슬점 환산으로 -55℃) 이하, 바람직하게는 1ppm 이하, 더 바람직하게는 10ppb 이하인 공기)를 도입한다. And, maintaining the heating temperature after the heating process is ended, or a high purity oxygen gas to the furnace (盧) such as by gradually cooling from the heating temperature, or the second drying air (CRDS (the cavity ring-down laser spectroscopy) method of the dew point meter the water content in the case of measurement using the more than 20ppm, preferably (in terms of dew point -55 ℃) is the introduction of more than 1ppm, more preferably 10ppb or less air). 산소 가스의 작용에 의하여, 탈수화 또는 탈수소화 처리에 의한 불순물의 배제 공정으로 동시에 감소된, 산화물 반도체를 구성하는 주성분 재료인 산소를 공급한다. By the action of oxygen gas, the main component of the material constituting the oxide semiconductor reduce the excluded at the same time, the process of impurity oxygen by the dehydration or dehydrogenation treatment is supplied.

또한, 이온 주입법, 이온 도핑법, 플라즈마 잠입 이온 주입법 등을 사용하여 산화물 반도체 적층(408)에 산소를 첨가하여도 좋다. Further, by using the ion implantation, ion doping, plasma ion implantation method, etc. may be added to infiltrate oxygen in the oxide semiconductor stack 408. 산화물 반도체 적층(408)에 대한 산소의 공급은, 산화물 반도체 적층을 형성한 후이면 그 타이밍 및 횟수는 특별히 한정되지 않는다. Supply of oxygen to the oxide semiconductor stack 408, if after the formation of the oxide semiconductor laminate the timing and number of times is not particularly limited.

다음에, 제 3 산화물 반도체층(408c) 위에 도전막을 형성하고, 이 도전막을 가공하여 소스 전극층(410a) 및 드레인 전극층(410b)(이것과 같은 층으로 형성되는 배선을 포함함)을 형성한다(도 3의 (C) 참조). To form the following, the third oxide semiconductor layer (including a wiring formed in a layer, such as this) forming a conductive film over (408c), and processed with the source electrode layer (410a) and a drain electrode (410b), the conductive film ( see Fig. 3 (C)).

또한, 소스 전극층(410a) 및 드레인 전극층(410b)을 형성할 때의 에칭에 있어서, 소스 전극층(410a) 및 드레인 전극층(410b)에 끼워진 산화물 반도체 적층(408)도 동시에 에칭되어 막 두께가 감소되는 경우가 있다. Further, the source electrode layer (410a) and a drain in the etching for forming the electrode layer (410b), a source electrode (410a) and a drain electrode layer oxide semiconductor stack 408 is sandwiched (410b) is also etched at the same time in which the membrane thickness is decreased if there is. 따라서, 산화물 반도체 적층(408) 중 소스 전극층 및 드레인 전극층과 중첩되지 않는 영역은 중첩되는 영역과 비교하여 막 두께가 얇은 경우가 있다. Therefore, the oxide semiconductor stack 408 of the region that does not overlap with the source electrode layer and a drain electrode layer are in some cases as compared with the overlapping region is a thin film.

산화물 반도체 적층(408)에서는, 채널로서 기능하는 제 2 산화물 반도체층(408b)이 제 1 산화물 반도체층(408a) 및 제 3 산화물 반도체층(408c)에 의하여 끼워져 있다. The oxide semiconductor stack 408, the second oxide semiconductor layer (408b) functioning as a channel sandwiched by a first oxide semiconductor layer (408a) and the third oxide semiconductor layer (408c). 따라서, 소스 전극층(410a) 및 드레인 전극층(410b)을 에칭할 때에 산화물 반도체 적층(408)이 동시에 에칭되어도, 채널로서 기능하는 제 2 산화물 반도체층(408b)이 그 영향을 받기 어렵고, 채널 형성 영역이 에칭되어 막 두께가 감소될 가능성이 낮기 때문에, 안정적인 특성을 나타낼 수 있다. Therefore, it is difficult to receive the second oxide semiconductor layer (408b) that affect functioning as even etching the oxide semiconductor stack 408 is at the same time, channel when etching the source electrode (410a) and a drain electrode (410b), the channel forming region since the etching is a low possibility that the film thickness is reduced, it can exhibit stable characteristics.

다음에, 소스 전극층(410a), 드레인 전극층(410b), 및 노출된 산화물 반도체 적층(408)을 덮도록 게이트 절연층(412)을 형성한다. Next, to form a source electrode layer (410a), the drain electrode layer (410b), and the exposed gate insulating oxide so as to cover the semiconductor stack 408, layer 412.

게이트 절연층(412)은 플라즈마 CVD법, 스퍼터링법에 의하여 형성할 수 있고, 산화 실리콘막, 산화 갈륨막, 산화 알루미늄막, 질화 실리콘막, 산화질화 실리콘막, 산화질화 알루미늄막, 또는 질화산화 실리콘막 등을 단층으로 또는 적층으로 하여 사용할 수 있다. A gate insulating layer 412 is a plasma CVD method, can be formed by a sputtering method, a silicon oxide film, a gallium oxide film, an aluminum oxide film, a silicon nitride film, a silicon nitride oxide film, the oxidized aluminum nitride film, or a nitrided silicon oxide film may be used or the like as a single layer or a laminate.

본 실시형태에서는, 게이트 절연층(412a) 및 게이트 절연층(412b)의 적층 구조로 한다. In the present embodiment, a laminated structure of the gate insulating layer (412a) and a gate insulating layer (412b). 구체적으로는, 산화물 절연층을 포함한 게이트 절연층(412a)과, 질소를 함유한 절연층으로 이루어진 게이트 절연층(412b)의 적층 구조를 형성한다. Specifically, the oxide insulating layer a gate insulating layer (412a) and including, to form a laminated structure of the gate insulating layer (412b) made of an insulating layer containing nitrogen.

또한, 플라즈마 대미지를 저감하기 위해서, 게이트 절연층(412a)은, 플라즈마 대미지가 적은 성막 조건으로 산화물 반도체 적층(408)을 덮는 제 1 산화물 절연막을 형성하고, 그 위에 막 내에 산소를 많이 포함시키는 성막 조건으로 산화물 절연막을 적층하는 구성으로 하는 것이 바람직하다. Further, in order to reduce the plasma damage, a gate insulating layer (412a) is a film forming of forming a first oxide insulation film is plasma damage to cover the oxide semiconductor stack 408 with a small film-forming condition, and contains a lot of oxygen in the film over it is preferable that a structure of laminating the oxide insulating film under the conditions.

또한, 산화물 반도체 적층(408)에 접하는 게이트 절연층(412a)으로서 산화물 절연층을 형성하면, 상기 산화물 절연층에 의하여 산화물 반도체 적층(408)에 산소를 공급할 수 있기 때문에 바람직하다. Further, when an oxide as the gate insulating layer (412a) in contact with the semiconductor stack 408 to form an oxide insulating layer, is preferred because it can supply oxygen to the oxide semiconductor stack 408 by the oxide insulating layer.

게이트 절연층(412)을 형성한 후에 가열 처리를 수행한다. It carries out a heat treatment after forming the gate insulating layer 412. 산화물 반도체 적층(408)은, 에칭이나 형성시의 플라즈마에 노출됨으로써 받은 대미지로 인한 산소 결손을 포함하기 때문에, 산화물 반도체가 받는 대미지를 회복시키기 위한 가열 처리를 수행하여 산소를 공급함으로써 산소 결손을 저감시킨다. Since the oxide semiconductor stack 408, an oxygen defect caused by the damage received by exposure to the plasma during etching, to form, reducing the oxygen deficiency by supplying oxygen by performing the heat treatment for recovering the damage the oxide semiconductor receiving thereby.

상기 가열 처리의 온도는 대표적으로 200℃ 이상 450℃ 이하로 한다. The temperature of the heat treatment is typically to be less than 200 ℃ 450 ℃. 상기 가열 처리에 의하여, 게이트 절연층에 포함되는 질소를 방출시킬 수 있다. By the heat treatment, it is possible to release the nitrogen contained in the gate insulating layer. 또한, 상기 가열 처리에 의하여 산화물 절연층으로부터 물, 수소 등을 탈리시킬 수 있다. Further, by the heat treatment it can be desorbed with water, such as hydrogen from the oxide insulating layer.

본 실시형태에서는, 질소 및 산소의 혼합 분위기에서 350℃로 1시간 동안 가열 처리를 수행한다. In the present embodiment, performing a heat treatment for 1 hour with 350 ℃ in a mixed atmosphere of nitrogen and oxygen. 가열 처리에 의하여, 산화물 반도체 적층(408)에 포함되는 수소 원자 및 산소 원자가 산화물 반도체 적층(408), 산화물 반도체 적층(408)과 게이트 절연층(412)의 계면, 또는 게이트 절연층(412) 내 또는 그 표면에 있어서 결합되어 물 분자가 되고, 게이트 절연층(412)으로부터 탈리된다. I by the heat treatment, the oxide hydrogen atoms and oxygen atoms oxides contained in the semiconductor laminate 408, the semiconductor laminate 408, the oxide semiconductor stack 408 and the gate insulating interface between the layer 412, or the gate insulating layer 412 or in combination in the surface thereof, and the water molecules, it is desorbed from the gate insulating layer 412.

산화물 반도체에 있어서, 산소 원자가 탈리된 위치는 산소 결손이 되지만, 산화물 반도체 적층(408)과 접하는 절연층(절연층(404) 및/또는 게이트 절연층(412))이 화학양론적 조성을 만족시키는 산소보다 많은 산소 원자를 포함하는 경우, 상기 산소 원자가 산소 결손의 위치로 이동하여, 산소 결손을 보전할 수 있다. In the oxide semiconductor, oxygen atoms desorbed position is oxygen for the oxygen deficiency, but the oxide insulating layer in contact with the semiconductor stack 408 (insulating layer 404 and / or the gate insulation layer 412) is the stoichiometric composition satisfies if it contains more oxygen atoms, and moved to the position of the oxygen atom is the oxygen deficiency, it is possible to conserve the oxygen deficiency.

또한, 게이트 절연층(412)에 질소를 갖는 산화물 절연층을 사용하는 경우, 상기 산화물 절연층은 결함량이 적은 것이 바람직하고, 대표적으로는, ESR 측정에서 실리콘의 댕글링 본드에서 유래하는 g=2.001에 나타나는 신호의 스핀 밀도가 3×10 17 spins/cm 3 이하인 것이 바람직하다. In the case of using an oxide insulating layer having a nitrogen in the gate insulating layer 412, the oxide insulating layer is g = 2.001 to preferably less amount of defects and, typically, stems from the dangling bonds of the silicon in the ESR measured that the spin density of a signal that appears in the 3 × 10 17 spins / cm 3 or less. 이것은, 질소를 갖는 산화물 절연층에 포함되는 결함 밀도가 많으면 상기 결함에 산소가 결합되어, 질소를 갖는 산화물 절연층에 있어서의 산소의 투과율이 감소되기 때문이다. This is a large defect density of oxygen is coupled to the defects included in the insulating oxide layer having a nitrogen, is because the reduction in permeability of the oxygen in the oxide insulating layer having a nitrogen.

이와 같이, 게이트 절연층(412)을 형성한 후의 가열 처리에 의하여 산화물 반도체 적층(408)으로부터 질소, 수소, 또는 물이 탈리됨으로써, 막 내의 질소, 수소, 또는 물의 함유량을 약 10분의 1 정도까지 저감할 수 있다. In this way, the gate insulating layer 412, a being from the oxide semiconductor laminate 408 by a heat treatment of nitrogen, hydrogen, or water desorption, nitrogen, hydrogen, or water content in the film about a 10 minutes after the formation of the up it can be reduced.

다음에, 게이트 절연층(412) 위에 게이트 전극층(402)(이것과 같은 층으로 형성되는 배선을 포함함)을 형성한다(도 3의 (D) 참조). To form Next, the gate insulating layer 412. The gate electrode layer 402 over (including a wiring formed in the same layer as this one) (see (D) in Fig. 3).

게이트 전극층(402)은, 몰리브덴, 티타늄, 탄탈, 텅스텐, 알루미늄, 구리, 크롬, 네오디뮴, 스칸듐 등의 금속 재료 또는 이들을 주성분으로 하는 합금 재료가 사용하여 형성할 수 있다. The gate electrode layer 402, a molybdenum, titanium, tantalum, tungsten, aluminum, copper, chromium, neodymium, alloy composition of the metal material or a main component thereof, such as scandium can be formed in use. 또한, 게이트 전극층(402)으로서, 인 등의 불순물 원소를 도핑한 다결정 실리콘막으로 대표되는 반도체막, 니켈 실리사이드 등의 실리사이드막을 사용하여도 좋다. Further, as the gate electrode layer 402, such as a semiconductor film typified by a polycrystalline silicon film doped with an impurity element, it may be used silicide film such as a nickel silicide. 게이트 전극층(402)은 단층 구조로 하여도 좋고, 적층 구조로 하여도 좋다. The gate electrode layer 402 may be a single layer structure or may be a laminated structure. 게이트 전극층(402)은 테이퍼 형상으로 하여도 좋고, 예를 들어 테이퍼 각을 15˚ 이상 70˚ 이하로 하면 좋다. The gate electrode layer 402 may be in a tapered shape, for example it may be a taper angle less than 15˚ 70˚. 여기서 테이퍼 각이란, 테이퍼 형상을 갖는 층의 측면과 상기 층의 저면으로 이루어진 각의 각도를 가리킨다. The taper angle is, points to the side of the layer having a tapered shape and angle of each consisting of a bottom surface of the layer.

또한, 게이트 전극층(402)의 재료에는 산화 인듐 산화 주석, 산화 텅스텐을 함유한 인듐 산화물, 산화 텅스텐을 함유한 인듐 아연 산화물, 산화 티타늄을 함유한 인듐 산화물, 산화 티타늄을 함유한 인듐 주석 산화물, 산화 인듐 산화 아연, 산화 실리콘이 첨가된 인듐 주석 산화물 등 도전성 재료를 적용할 수도 있다. The gate electrode layer 402, the material is indium tin oxide, an indium oxide containing tungsten oxide, tungsten the indium zinc oxide containing an oxide, the indium oxide containing titanium oxide, indium tin oxide containing titanium oxide, oxide may be applied to the electrically conductive material is indium zinc oxide, indium tin oxide including silicon was added.

또는, 게이트 전극층(402)의 재료로서, 질소를 함유한 In-Ga-Zn계 산화물, 질소를 함유한 In-Sn계 산화물, 질소를 함유한 In-Ga계 산화물, 질소를 함유한 In-Zn계 산화물, 질소를 함유한 Sn계 산화물, 질소를 함유한 In계 산화물, 금속 질화물막(질화 인듐막, 질화 아연막, 질화 탄탈막, 질화 텅스텐막 등)을 사용하여도 좋다. Or, the gate used as a material of the electrode layer 402, an In-Ga-Zn-based oxide, an In-Sn-based oxide, an In-Ga-based oxide, an In-Zn containing nitrogen contains a nitrogen-containing nitrogen containing nitrogen oxide, may be used a Sn-based oxide, an in-based oxide, a metal nitride film contains nitrogen (indium nitride film, a nitride, a zinc film, a tantalum nitride film, tungsten nitride film, etc.) containing nitrogen. 이들 재료는 5eV 이상의 일함수를 갖기 때문에, 이들 재료를 사용하여 게이트 전극층(402)을 형성함으로써 트랜지스터의 문턱 전압을 플러스로 할 수 있고 노멀리 오프의 스위칭 트랜지스터를 실현할 수 있다. These materials since it has a work function of 5eV or more, by using these materials to form the gate electrode layer 402 can be a threshold voltage of the transistor to the positive it is possible to realize a switching transistor of the normally off.

상술한 바와 같이 하여, 트랜지스터(310)를 형성할 수 있다. As described above, it is possible to form the transistor 310.

또한, 게이트 전극층(402) 위에 보호층을 형성하여도 좋다. In addition, a protective layer may be formed over the gate electrode layer 402. The 보호층으로서는, 산화 알루미늄막, 또는 질화 실리콘막을 형성한다. As the protective layer, to form an aluminum film, or a silicon nitride oxide film. 보호층은 외부로부터의 수소나 수분 등 불순물의 혼입을 방지하는 기능을 갖는다. The protective layer has a function of preventing impurities, such as hydrogen or moisture from the outside.

톱 게이트 구조의 트랜지스터에서의 산화물 반도체 적층의 다른 적층예에 대하여 도 4에 도시하였다. With respect to other examples of the lamination stack of the oxide semiconductor in a top-gate transistor structure is shown in FIG. 산화물 반도체 적층 이외의 구성에 대해서는, 도 2에 도시된 트랜지스터(310)와 같은 구성이다. The configuration other than the oxide semiconductor stack, also a configuration such as the transistor 310 shown in Fig.

도 4의 (A)는, 산화물 반도체 적층(408)에 있어서 제 2 산화물 반도체층(408b) 및 제 3 산화물 반도체층(408c)이 섬 형상으로 가공되고, 제 1 산화물 반도체층(408a)은 가공되지 않은 트랜지스터(320)를 도시한 것이다. (A), the oxide in the semiconductor laminate 408, the second oxide semiconductor layer (408b) and the third oxide semiconductor layer (408c) is processed in an island-shape, the first oxide semiconductor layer (408a) of Figure 4 are processed a non-transistor 320 shows.

도 4의 (B)는, 제 1 산화물 반도체층(408a) 및 제 2 산화물 반도체층(408b)이 섬 형상으로 가공되고, 제 3 산화물 반도체층(408c)은 섬 형상으로 가공되지 않으며 소스 전극층(410a) 및 드레인 전극층(410b)을 덮는 트랜지스터(330)를 도시한 것이다. FIG. (B) 4, the first oxide semiconductor layer (408a) and the second oxide semiconductor layer (408b) is processed in an island shape, and the third oxide semiconductor layer (408c) is not processed into an island-like source electrode ( to 410a) and a drain electrode layer (transistor 330, which covers the 410b) shows. 섬 형상의 제 1 산화물 반도체층(408a) 및 제 2 산화물 반도체층(408b) 위에 소스 전극층(410a) 및 드레인 전극층(410b)을 형성한 후에 제 3 산화물 반도체층(408c)을 형성함으로써 상기 구성을 얻을 수 있다. After forming the first oxide semiconductor layer (408a) and the second oxide semiconductor layer (408b) over the source electrode layer (410a) and a drain electrode (410b) of the island-like the above-described configuration, by forming the third oxide semiconductor layer (408c) It can be obtained.

도 4의 (C)는, 산화물 반도체 적층(408)에 있어서 제 3 산화물 반도체층(408c)이, 제 1 산화물 반도체층(408a)의 측면 및 제 2 산화물 반도체층(408b)의 측면을 덮어 제공되는 트랜지스터(340)를 도시한 것이다. (C) of Figure 4 is provided covering the side surface of the third oxide semiconductor layer (408c), the first oxide semiconductor layer side of a (408a) and the second oxide semiconductor layer (408b) in an oxide semiconductor laminate 408 which shows a transistor 340. 트랜지스터(340)에 있어서, 제 3 산화물 반도체층(408c)의 주연부(周緣部)는 절연층(404b)과 접한다. In the transistor 340, the peripheral edge (周 緣 部) of the third oxide semiconductor layer (408c) abuts with the insulating layer (404b).

트랜지스터(340)에 포함되는 산화물 반도체 적층(408)은, 섬 형상의 제 1 산화물 반도체층(408a) 및 제 2 산화물 반도체층(408b)을 덮도록 제 3 산화물 반도체층(408c)을 형성하고, 제 1 산화물 반도체층(408a) 및 제 2 산화물 반도체층(408b)의 가공에 사용한 마스크와 다른 마스크를 사용하여 제 3 산화물 반도체층(408c)을 섬 형상으로 가공함으로써 얻을 수 있다. Oxide semiconductor stack 408 is included in the transistor 340, and a third oxide semiconductor layer (408c) so as to cover the first oxide semiconductor layer (408a) and the second oxide semiconductor layer (408b) of the island-shaped, the first oxide by using a mask different from the mask used for the processing of a semiconductor layer (408a) and the second oxide semiconductor layer (408b) can be obtained by processing the third oxide semiconductor layer (408c) in an island shape.

트랜지스터(340)에서는, 채널로서 기능하는 제 2 산화물 반도체층(408b)의 측면이 제 3 산화물 반도체층(408c)으로 덮임으로써, 소스 전극층(410a) 및 드레인 전극층(410b)과 접하지 않는 구성으로 할 수 있다. As the transistor 340, by the side surface of the second oxide semiconductor layer (408b) functioning as a channel deopim the third oxide semiconductor layer (408c), the configuration that does not contact with the source electrode layer (410a) and the drain electrode layer (410b) can do. 이와 같은 구성으로 함으로써, 트랜지스터의 소스 전극층(410a) 및 드레인 전극층(410b) 간의 누설 전류의 발생을 저감할 수 있다. By in this configuration, it is possible to reduce the generation of leakage current between the source electrode of the transistors (410a) and the drain electrode layer (410b).

도 4의 (D)는, 산화물 반도체 적층(408)과 접하는 절연층을 단층 구조로 한 트랜지스터(350)를 도시한 것이다. (D) of Figure 4, illustrates a transistor 350 with an insulating layer in contact with the oxide semiconductor stack 408, a single layer structure. 트랜지스터(350)에서는 절연층(404a)과 게이트 절연층(412b)이 산화물 반도체 적층(408)과 접한다. Transistors 350 and abuts the insulation layer (404a) and a gate insulating layer (412b), the oxide semiconductor laminate 408. 상술한 바와 같이, 산화물 반도체 적층(408)과 절연층의 계면에서의 산소 결손을 저감하기 위해서는, 산화물 반도체 적층(408)과 접하는 절연층(여기서는 절연층(404a)과 게이트 절연층(412b))으로서 산화물 절연층을 제공하는 것이 바람직하다. As described above, the oxide semiconductor stack 408, and in order to reduce the oxygen deficiency at the interface between the insulating layer, the oxide insulating layer in contact with the semiconductor stack 408 (in this case, an insulating layer (404a) and a gate insulating layer (412b)) as it is desirable to provide an oxide insulating layer. 다만, 제 2 산화물 반도체층(408b)의 산소 결손이 충분히 저감되어 있는 경우에는, 산화물 반도체 적층(408)에 수소나 수분이 침입하는 것을 방지하기 위하여, 절연층(404a)과 게이트 절연층(412b)에는 질화 실리콘막을 적용하는 것이 바람직하다. However, the second oxide if it is reduced the oxygen deficiency of the semiconductor layer (408b) enough for, in order to prevent the hydrogen and the water enters the oxide semiconductor stack 408, an insulating layer (404a) and a gate insulating layer (412b ), it is preferable to apply the silicon nitride film.

또한, 실시형태 1에서 기재한 적층 구조는 톱 게이트 구조 이외의 트랜지스터에도 적합하게 적용할 수 있다. In addition, a laminated structure described in Embodiment Mode 1 may suitably be applied to transistors other than the top gate structure.

도 5의 (A)는, 실시형태 1에서 기재한 적층 구조를 포함한 보텀 게이트 구조의 트랜지스터(360)를 도시한 것이고, 도 5의 (B)는 듀얼 게이트 구조의 트랜지스터(370)를 도시한 것이다. (A) of Fig. 5 is an exemplary diagram for a transistor 360 of a bottom gate structure, including a multilayer structure described in Embodiment Mode 1, (B) of FIG. 5 illustrates a transistor 370 of the dual-gate structure .

트랜지스터(360)는, 절연 표면을 갖는 기판(400) 위에 제공된 게이트 전극층(402)과, 게이트 전극층(402) 위에 제공되며 게이트 절연층(412a) 및 게이트 절연층(412b)을 포함한 게이트 절연층(412)과, 게이트 절연층(412) 위에 접하며 게이트 전극층(402)과 중첩되는 산화물 반도체 적층(408)과, 산화물 반도체 적층(408)과 전기적으로 접속되는 소스 전극층(410a) 및 드레인 전극층(410b)을 포함한다. Transistor 360, an insulated gate, including the gate electrode layer 402, a gate electrode layer 402 is provided on the gate insulating layer (412a) and a gate insulating layer (412b) provided on the substrate 400 having an insulating surface layer ( 412), a gate insulating layer 412 over abuts the gate electrode layer 402, the oxide semiconductor stack 408, a source electrode (410a) and the drain electrode layer (410b that is connected to the oxide semiconductor stack 408 and electrically overlapping with) It includes. 또한, 소스 전극층(410a) 및 드레인 전극층(410b)을 덮으며 산화물 반도체 적층(408)과 접하는 절연층(414)을 트랜지스터(360)의 구성 요소에 포함하여도 좋다. It is also possible to cover the source electrode layer was (410a) and the drain electrode layer (410b) comprises an oxide isolation layer in contact with the semiconductor stack 408, 414 of the components of the transistor 360.

보텀 게이트 구조의 트랜지스터(360)에 있어서도 톱 게이트 구조의 트랜지스터와 마찬가지로, 산화물 반도체 적층(408)은, 비정질 구조를 갖는 제 1 산화물 반도체층(408a), 결정 구조를 갖는 인듐 아연 산화물층으로 이루어진 제 2 산화물 반도체층(408b), 및 제 3 산화물 반도체층(408c)을 적어도 포함한다. Bottom gate also in the transistor 360 of the structure as in the transistor of the top gate structure, an oxide semiconductor stack 408, the first oxide semiconductor layer has an amorphous structure (408a), made of an indium zinc oxide layer having a crystal structure of the second oxide layer comprises a semiconductor (408b), and a third oxide semiconductor layer (408c) at least.

또한, 트랜지스터(360)에 있어서 절연층(414)은 절연층(414a) 및 절연층(414b)의 적층 구조를 갖는다. In addition, the insulating layer 414 in the transistor 360 has a laminated structure of an insulating layer (414a) and an insulating layer (414b). 절연층(414a)은 절연층(404b)과 같은 구성으로 할 수 있다. An insulating layer (414a) may be a structure such as the insulating layer (404b). 또한, 절연층(414b)은 절연층(404a)과 같은 구성으로 할 수 있다. In addition, the insulating layer (414b) may have a configuration such as the insulation layer (404a).

트랜지스터(370)는, 절연 표면을 갖는 기판(400) 위에 제공된 게이트 전극층(402)과, 게이트 전극층(402) 위에 제공되며 게이트 절연층(412a) 및 게이트 절연층(412b)을 포함한 게이트 절연층(412)과, 게이트 절연층(412) 위에 접하며 게이트 전극층(402)과 중첩되는 산화물 반도체 적층(408)과, 산화물 반도체 적층(408)과 전기적으로 접속되는 소스 전극층(410a) 및 드레인 전극층(410b)과, 소스 전극층(410a) 및 드레인 전극층(410b)을 덮으며 산화물 반도체 적층(408) 위에 제공되고 절연층(414a) 및 절연층(414b)을 포함한 절연층(414)과, 절연층(414)을 개재하여 산화물 반도체층 적층(408)과 중첩되는 게이트 전극층(416)을 포함한다. Transistor 370, an insulated gate, including the gate electrode layer 402, a gate electrode layer 402 is provided on the gate insulating layer (412a) and a gate insulating layer (412b) provided on the substrate 400 having an insulating surface layer ( 412), a gate insulating layer 412 over abuts the gate electrode layer 402, the oxide semiconductor stack 408, a source electrode (410a) and the drain electrode layer (410b that is connected to the oxide semiconductor stack 408 and electrically overlapping with) and, the source electrode layer (410a) and covers the drain electrode layer (410b) is provided over the oxide semiconductor stack 408, an insulating layer (414a) and an insulating layer insulating layer 414, including (414b), the insulating layer 414 and the oxide semiconductor layer comprises a laminate 408, a gate electrode layer 416 overlapping the via.

듀얼 게이트 구조의 트랜지스터(370)에 있어서도 톱 게이트 구조 및 보텀 게이트 구조의 트랜지스터와 마찬가지로, 산화물 반도체 적층(408)은, 비정질 구조를 갖는 제 1 산화물 반도체층(408a), 결정 구조를 갖는 인듐 아연 산화물층으로 이루어진 제 2 산화물 반도체층(408b), 및 제 3 산화물 반도체층(408c)을 적어도 포함한다. Also in the transistor 370 of the dual-gate structure, like the top gate structure and the transistor of the bottom gate structure, an oxide semiconductor stack 408, the first oxide semiconductor layer has an amorphous structure (408a), indium zinc oxide having a crystal structure a second oxide semiconductor layer made of a layer (408b), and a third oxide semiconductor layer (408c) at least.

또한, 트랜지스터(370)에 있어서 게이트 전극층(416)은 게이트 전극층(402)과 같은 구성으로 할 수 있다. The gate electrode layer 416 in the transistor 370 can have a configuration such as a gate electrode layer 402. The 트랜지스터(370)에 있어서는 절연층(414)은 게이트 절연층으로서 기능한다. Insulating layer 414 in the transistor 370 functions as a gate insulating layer.

트랜지스터(370)에 포함되는 한 쌍의 게이트 전극층 중 한쪽 게이트 전극층에는 트랜지스터의 온 상태 또는 오프 상태를 제어하기 위한 신호가 공급된다. One gate electrode layer of the gate electrode layer of the pair is included in the transistor 370, the signal for controlling the on-state or off-state of the transistor is supplied. 다른 쪽 게이트 전극층은 전기적으로 절연되어 있는 플로팅 상태이어도 좋고, 전위가 다른 구성 요소로부터 공급되어 있는 상태이어도 좋다. The other gate electrode layer may be a floating state that is electrically insulated may be a state in which electric potential is supplied from the other components. 후자의 경우에는, 게이트 전극층 양쪽에 동일한 전위가 공급되어도 좋고, 다른 쪽 게이트 전극층에만 접지 전위 등의 고정 전위가 공급되어도 좋다. In the latter case, it may be the same potential is supplied to the gate electrode layer on both sides, or may be supplied with a fixed potential such as ground potential only to the other gate electrode. 다른 쪽 게이트 전극층에 공급되는 전위의 높이를 제어함으로써, 트랜지스터(370)의 문턱 전압을 제어할 수 있다. By controlling the height of the potential supplied to the other gate electrode layer, it is possible to control the threshold voltage of the transistor 370.

또한, 도 2, 도 4 및 도 5에서는 각각 일부가 다른 구성이지만, 본 발명의 일 형태는 특별히 한정되지 않고, 다양한 조합이 가능하다. In addition, FIG. 2, but 4, and some other configuration in FIG. 5, respectively, an aspect of the present invention is not particularly limited, and may be variously combined. 예를 들어, 보텀 게이트 구조 또는 듀얼 게이트 구조의 트랜지스터로서 산화물 반도체 적층(408)에 있어서, 제 1 산화물 반도체층(408a)과 제 2 산화물 반도체층(408b)의 측면을 제 3 산화물 반도체층(408c)이 덮는 구성을 적용하여도 좋다. For example, a bottom gate structure or a dual as the transistor of the gate structure in the oxide semiconductor stack 408, a first oxide first side of the semiconductor layer (408a) and the second oxide semiconductor layer (408b) 3-oxide semiconductor layer (408c ) it may be applied to the cover configuration. 또한, 산화물 반도체 적층(408)에 포함되는 제 2 산화물 반도체층(408b)만을 섬 형상으로 가공하여도 좋다. In addition, the second oxide may be processed only semiconductor layer (408b) in an island shape that is contained in the oxide semiconductor laminate 408.

어느 경우에 있어서도, 결정 구조를 갖는 제 2 산화물 반도체층 상층 및 하층에 제 1 산화물 반도체층 및 제 3 산화물 반도체층을 제공함으로써, 산화물 반도체 적층과 절연층의 계면에 형성되는 계면 준위의 영향을 트랜지스터의 캐리어 패스인 제 2 산화물 반도체층이 받는 것을 억제할 수 있다. In any case, the second oxide semiconductor layer upper layer and the first oxide semiconductor layer to the lower layer and the third oxide, by providing a semiconductor layer, a transistor the effect of interface states formed at the oxide interface of the semiconductor stack and an insulating layer having a crystal structure the path of the carrier it is possible to suppress receiving the second oxide semiconductor layer. 또한, 산화물 반도체 적층에 포함될 수 있는 불순물에 의한 불순물 준위가 트랜지스터의 캐리어 패스에 미치는 영향을 저감할 수 있다. Further, the impurity levels due to the impurities that may be included in the oxide semiconductor laminated to reduce the effect of the carrier path of the transistor.

따라서, 상기 다층 구조를 포함한 트랜지스터의 전기 특성을 안정화하고, 신뢰성이 양호한 트랜지스터로 할 수 있다. Therefore, to stabilize the electric characteristics of the transistor including the multi-layer structure, it is reliable and can be a good transistor.

본 실시형태에 기재된 구성, 방법 등은 다른 실시형태에 기재된 구성, 방법 등과 적절히 조합하여 사용할 수 있다. The invention described in this embodiment, the methods may be used appropriately in combination with the configuration, the method described in the other embodiments.

(실시형태 3) (Embodiment 3)

본 실시형태에서는, 제 2 산화물 반도체층, 또는 제 2 산화물 반도체층 및 제 3 산화물 반도체층으로서 적용할 수 있는 결정 구조를 갖는 산화물 반도체층의 일례로서 CAAC-OS층에 대하여 자세히 설명한다. In this embodiment, the second oxide semiconductor layer will be described, or the second oxide semiconductor layer and the detail with respect to the CAAC-OS layer as an example of an oxide semiconductor layer having a crystal structure that can be applied as a third oxide semiconductor layer.

CAAC-OS층은 스퍼터링 타깃을 사용하여 형성한다. CAAC-OS layer is formed by using the sputtering target. 여기서, c축이 상면의 법선 벡터에 평행한 결정 영역을 갖는 산화물 반도체로 이루어진 스퍼터링 타깃의 제작 방법에 대하여 설명한다(도 12 참조). Here, the c axis is described a method of producing a sputtering target made of an oxide semiconductor having a crystal region parallel to the normal vector of the top surface (see Fig. 12).

우선, 스퍼터링 타깃의 원료를 칭량한다(스텝 S101). First, a raw material was weighed in a sputtering target (step S101).

여기서는, 스퍼터링 타깃의 원료로서 InO X 원료(In의 원료), GaO Y 원료(Ga의 원료), 및 ZnO Z 원료(Zn의 원료)를 준비한다. In this case, it is ready to (source of In) InO X raw material as a raw material of the sputtering target, GaO Y starting material (raw material of Ga), and Z ZnO raw material (source of Zn). 또한, X, Y 및 Z는 임의의 양수이고, 예를 들어 X는 1.5, Y는 1.5, Z는 1로 하면 좋다. In addition, X, Y and Z may be any positive integer, for example, X is 1.5, Y was 1.5, and Z may be 1. 물론, 상기 원료는 일례이고, 원하는 화합물을 얻기 위하여 원료를 적절히 선택하면 좋다. Of course, the above described material is one example, may be appropriately selected for a raw material to obtain the desired compound. 예를 들어, GaO Y 원료 대신에 MO Y 원료를 사용하여도 좋다. For example, it may be used a raw material in place of MO Y Y GaO material. 또한, M은 Sn, Hf 또는 Al으로 하면 좋다. In addition, M may be a Sn is, Hf or Al. 또는, M은 란타노이드인 La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb 또는 Lu로 하여도 좋다. Or, M may be a lanthanoid of La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb or Lu.

다만, 제 2 산화물 반도체층에 적용하는 스퍼터링용 타깃으로서는, InO X 원료(In의 원료), 및 ZnO Z 원료(Zn의 원료)를 준비한다. However, the second oxide prepared as the sputtering target for applying the semiconductor layer, InO X raw material (raw material for In), and Z ZnO raw material (source of Zn).

본 실시형태에서는 3종류의 원료를 사용한 예를 기재하지만, 이에 한정되지 않는다. In the present embodiment described the example of using the three types of raw material, however, and the like. 예를 들어, 본 실시형태를 4종류 이상의 원료를 사용한 경우에 적용하여도 좋고, 1종류 또는 2종류의 원료를 사용한 경우에 적용하여도 좋다. For example, may be applied to the present embodiment in the case of using more than four kinds of materials, it may be applied to a case of using one kind or two kinds of raw materials.

다음에, InO X 원료, GaO Y 원료, 및 ZnO Z 원료를 소정의 비율로 혼합한다. Next, the mixed raw material X InO, GaO material Y, and Z ZnO raw material at a predetermined ratio.

소정의 비율로서는, 예를 들어 InO X 원료, GaO Y 원료, 및 ZnO Z 원료의 mol수비를 2:2:1, 8:4:3, 3:1:1, 1:1:1, 1:3:2, 4:2:3, 1:1:2, 3:1:4 또는 3:1:2로 한다. As the predetermined ratio, e.g., InO X material, GaO Y material, and a 2 mol defense ZnO Z material: 2: 1, 8: 4: 3, 3: 1: 1, 1: 1: 1, 1: 3: 2, 4: 2: 3, 1: 1: 2, 3: 1: 2: 4 or 3: 1. 이와 같은 비율을 갖는 혼합 재료를 사용함으로써, c축이 상면의 법선 벡터에 평행한 결정 영역을 갖는 산화물 반도체로 이루어진 스퍼터링용 타깃을 얻기 쉬워진다. In this way a mixed material having the same rate, c axis is easier to obtain a sputtering target for a semiconductor made of an oxide having a crystal region, parallel to the normal vector of the top surface.

더 구체적으로는, In:Ga:Zn=1:1:1[원자수비]의 조성을 갖는 In-Ga-Zn 산화물의 스퍼터링 타깃을 제작하는 경우에는, In 2 O 3 :Ga 2 O 3 :ZnO=1:1:2[mol수비]가 되도록 각각 원료를 칭량한다. More specifically, In: Ga: Zn = 1 : 1: 1 in the case of manufacturing a sputtering target of In-Ga-Zn oxide having a composition of [atomic ratio], In 2 O 3: Ga 2 O 3: ZnO = 1: 1: 2 are weighed so that the respective raw material [mol defense.

또한, GaO Y 원료 대신에 MO Y 원료를 사용한 경우도, InO X 원료, MO Y 원료, 및 ZnO Z 원료의 mol수비는 2:2:1, 8:4:3, 3:1:1, 1:1:1, 1:3:2, 4:2:3, 1:1:2, 3:1:4 또는 3:1:2로 하면 좋다. Furthermore, if the MO Y raw material in place of GaO Y raw materials, InO X material, MO Y raw material, and the mol defense ZnO Z material is 2: 2: 1, 8: 4: 3, 3: 1: 1, 1 : 1: 1, 1: 3: 2, 4: 2: 3, 1: 1: 2, 3: 1: 4, or 3: 1 may be a 2.

우선, 습식 방식에 의한 스퍼터링 타깃의 제작 방법에 대하여 설명한다. First, a description will be given of a method of producing a sputtering target according to the wet method. 스퍼터링 타깃의 원료를 칭량한 후에, 원료를 볼밀(ball mill) 등으로 분쇄하고 나서 혼합하여 화합물 분말을 제작한다. After weighing the raw materials of the sputtering target, and then a raw material is pulverized in a ball mill (ball mill) to produce a compound such as mixed powder. 복수의 원료를 혼합한 후에 제 1 소성을 수행함으로써 결정성 산화물을 생성하고, 결정성 산화물을 분쇄함으로써 화합물 분말로 한다. By by carrying out the first firing after mixing a plurality of raw produce a crystalline oxide, and milling the crystalline oxide is a compound powder. 화합물 분말의 입경을 0.01μm 이상 1μm 이하, 바람직하게는 0.01μm 이상 0.5μm 이하, 더 바람직하게는 0.01μm 이상 0.3μm 이하로 한다. Compound powder particle diameter of 0.01μm to not less than 1μm or less, preferably 0.5μm or less, and more preferably in a range from 0.01μm to 0.01μm of 0.3μm. 또한, 상기 화합물 분말에 이온 교환수, 유기 첨가물 등을 혼합하여 슬러리를 제작한다(스텝 S111). Further, ion-exchanged water to the compound powder to prepare a slurry by mixing an additive such as an organic (step S111).

다음에, 수분을 투과하는 필터가 제공된 틀에 슬러리를 흘려 넣어 수분을 제거한다. Next, the slurry was poured into the mold, the filter passing through the water provided to remove water. 상기 틀로서는 금속제 또는 산화물제를 사용하면 좋고, 직사각형 또는 환형(丸形)의 상면 형상을 갖는다. Examples of the good frame when using the metal or the oxide, and has a top surface shape of a rectangle, or a cyclic (丸 形). 또한, 상기 틀은 바닥 부분에 하나 또는 복수의 구멍이 제공된 구조를 가지면 좋다. In addition, the frame may Having a structure of one or a plurality of holes provided in the bottom portion. 상기 구멍을 복수로 제공하면 슬러리의 수분을 신속하게 제거할 수 있다. By providing a hole in the plurality can rapidly remove the moisture from the slurry. 상기 필터는 다공성 수지, 천 등을 사용하면 좋다. The filter may be used a porous plastic, cloth or the like.

슬러리 내의 수분은, 슬러리가 흘려 넣어진 틀의 바닥 부분에 제공된 구멍으로부터의 감압 배수(排水)에 의하여 제거된다. Water in the slurry is then removed by reduced pressure drain (排水) of the hole provided in the bottom of the slurry is shed into the framework. 다음에, 감압 배수에 의하여 수분이 제거된 슬러리를 더 자연 건조시킨다. Thereafter, the slurry water is removed by reduced pressure was further dried natural drainage. 이로써, 수분이 제거된 슬러리는 틀 내부의 형상으로 성형된다(스텝 S113). In this way, the water is removed the slurry is formed into a shape of the inner frame (Step S113).

다음에, 얻어진 성형체에 대하여 산소(O 2 ) 분위기에서 1400℃로 제 2 소성을 수행한다(스텝 S114). Next, to perform the second firing at 1400 ℃ in oxygen (O 2) atmosphere of the obtained molded product (step S114). 상술한 바와 같이 하여, 습식 방식에 의하여 스퍼터링 타깃을 얻을 수 있다. As described above, it is possible to obtain a sputtering target by a wet method.

다음에, 건식 방식에 의한 스퍼터링 타깃의 제작 방법에 대하여 설명한다. The following describes a manufacturing method of a sputtering target according to the dry method. 스퍼터링 타깃의 원료를 칭량한 후, 원료를 볼밀 등으로 분쇄하고 나서 혼합하여 화합물 분말을 제작한다(스텝 S121). After weighing the raw materials of the sputtering target, by mixing and then pulverizing the raw material with a ball mill, etc., to produce a compound powder (Step S121).

얻어진 화합물 분말을 틀에 빈틈없이 깔고, 프레스 장치에 의하여 가압함으로써 상기 화합물 분말을 성형하여 성형체를 얻는다(스텝 S122). Laying tightly a resulting compound powder to the mold, and pressed by a press device by molding the compound powder to obtain a formed body (step S122).

얻어진 성형체를 전기로 등의 가열 장치 내에 설치하고, 산소(O 2 ) 분위기에서 1400℃로 소성한다(스텝 S123). It is installed in a heating apparatus such as a molded article obtained by electricity, and calcining in an oxygen (O 2) atmosphere to 1400 ℃ (step S123). 또한, 본 실시형태에서는 스텝 S122 및 스텝 S123과 같이, 성형 공정 및 소성 공정이 나누어진 방식을 콜드프레스(cold press) 방식이라고 부르기로 한다. In the present embodiment, as shown in step S122 and step S123, the method divided the forming process and the firing process is referred to as a cold-pressed (cold press) method. 콜드프레스 방식과 다르며, 성형 공정 및 소성 공정을 동시에 수행하는 핫프레스(hot press) 방식에 대하여 이하에서 설명한다. Different from the cold press method is described below with respect to the hot press (hot press) method to perform the forming process and the firing process at the same time.

우선, 상술한 스텝 S121까지의 공정을 수행한다. First, perform the process to the aforementioned step S121. 얻어진 화합물 분말을 틀에 빈틈없이 깔고, 상기 틀을 아르곤(Ar) 분위기에서 1000℃로 가열하면서, 틀 내부의 화합물 분말을 프레스 장치에 의하여 가압한다. Laying tightly a resulting compound powder in a mold, while heating the mold in an argon (Ar) atmosphere at 1000 ℃, and pressed by a compound powder of the mold inside the press apparatus. 이와 같이, 화합물 분말을 소성하면서 가압함으로써, 상기 화합물 분말을 성형하여 성형체를 얻을 수 있다(스텝 S125). In this way, by pressing and sintering the powdered compound, by molding the compound powder to obtain a formed body (step S125).

상술한 공정에 의하여 제작된 스퍼터링 타깃을 사용함으로써, CAAC-OS층을 형성할 수 있다. By using the sputtering target produced by the above process, it is possible to form the CAAC-OS layer.

또한, 제작된 InGaZnO 4 를 함유한 스퍼터링 타깃에 있어서, InGaZnO 4 의 결정 구조에서 In-O가 결합된 면끼리의 결합이 약하고, c축에 대하여 직교되는 면, 즉 ab면에서 벽개(劈開)하기 쉽다. In addition, to in which contains the production of InGaZnO 4 sputtering target, a weak binding of each other face is bonded In-O in the crystal structure of InGaZnO 4, which is perpendicular to the c-axis side, that is cleavage on the ab surface (劈開) easy.

이와 같이, c축에 대하여 직교되는 면(ab면)에서 벽개하기 쉬운 스퍼터링 타깃을 사용하여 In-Ga-Zn계 산화물막을 형성할 때에 생기는 현상을 이하에서 설명한다. In this way, by using the easy-to-side that is cleaved from the orthogonal (ab surface) sputtering target with respect to the c-axis will be described below in the developer resulting in forming the oxide-based film In-Ga-Zn.

스퍼터링 타깃의 표면에 이온이 충돌하면 스퍼터링 타깃에 포함되는 결정 영역은 ab면에서 벽개하고 ab면에 평행한 층을 따른 형상(평판상 또는 펠릿(pellet)상)의 스퍼터링 입자가 박리된다. When the ions hit the surface of the sputtering target determination area included in the sputtering target it is peeled off the sputtered particles of cleavage in the ab plane and the shape (a flat plate-like or pellet (pellet)) along the parallel layers in the ab plane. 스퍼터링 타깃의 표면에서 스퍼터링되어 방출되는 결정의 입자는, c축이 배향하며 평판상의 스퍼터링 입자라고 가정하면, 평판상의 스퍼터링 입자는 최외면이 (Ga, Zn)O면인 것이 바람직하다. Grain of the crystal which is sputtered from the surface of the sputtering target are emitted, c-axis alignment, and assuming that the sputter particles on the plate, it is preferable that the sputtering particles on the plate is the outermost surface (Ga, Zn) O - surface.

성막 중에서 산소 유량이 많고 챔버 내의 압력이 높으면, 산소 이온이 평판상의 스퍼터링 입자에 부착되고 많은 산소를 표면에 갖는 상태로 할 수 있다. Among the many film-forming oxygen flow rate is high, the pressure in the chamber, the oxygen ions may be in a state having a much oxygen is attached to the sputtering particles on the flat surface. 이 부착된 산소가 빠져 나가기 전에 다른 평판상의 스퍼터링 입자가 적층되기 때문에, 막 내에 산소를 많이 포함시킬 수 있다. Since the sputtering particles on the other flat laminated before leaving the oxygen attached to the exit, it is possible to contain a lot of oxygen into the membrane. 표면에 흡착된 이 산소는 산화물 반도체 내의 산소 결손을 저감시키는 것에 기여한다. The oxygen adsorbed on the surface contributes to reducing the oxygen deficiency in the oxide semiconductor.

또한, 성막 가스 중의 산소 비율을 높여, 전력을 최적화함으로써 성막시의 플라즈마 대미지를 경감하면 바람직하다. In addition, increasing the oxygen ratio in the film forming gas, it is desirable to reduce the plasma damage during the film formation by optimizing the power. 성막 가스 중의 산소 비율은 30vol.% 이상, 바람직하게는 100vol.%로 한다. The deposition rate of the oxygen gas was 30vol.% Or more, preferably at 100vol.%.

성막시에 불순물이 혼입되는 것을 저감시킴으로써, 불순물로 인하여 결정 상태가 무너지는 것을 억제할 수 있다. By reducing the time of film formation that the impurity is mixed, it is possible to inhibit the crystal state due to the impurity being lost. 예를 들어, 성막실 내에 존재하는 불순물 농도(수소, 물, 이산화 탄소, 및 질소 등)를 저감하면 좋다. For example, it may be reduced impurity concentration (hydrogen, water, carbon dioxide, nitrogen and the like) present in the deposition chamber. 또한, 성막 가스 중의 불순물 농도를 저감하면 좋다. It is also possible when reducing the impurity concentration in the film forming gas. 구체적으로는, 이슬점이 -80℃ 이하, 바람직하게는 -100℃ 이하인 성막 가스를 이용한다. Specifically, the dew point is used to -80 ℃ or less, preferably less than or equal to -100 ℃ film forming gas.

또한, c축이 배향한 결정 영역을 갖는 산화물 반도체층을 형성하기 위해서는, 성막시의 기판 온도를 높이는 것이 바람직하고, 200℃ 이상 550℃ 이하로 한다. In addition, the c-axis in order to form the oxide semiconductor layer having a crystal orientation region, preferably to increase the substrate temperature in film formation, and in a range from 200 ℃ 550 ℃.

성막 중에서, 평판상의 스퍼터링 입자가, 결정 상태를 유지한 채로 기판 표면에 도달함으로써 CAAC-OS층이 형성되기 쉬워진다. From the film, it is liable to the sputtering particles on the plate, while maintaining the crystalline state by reaching the substrate surface CAAC-OS layer is formed. 그리고, 평판상의 스퍼터링 입자가 적층됨으로써 CAAC-OS층이 형성되기 쉬워진다. And, this is apt to CAAC-OS layer formed by the sputtering particles on the laminated plate. 또한, CAAC-OS층은 산소를 많이 포함하며 산소 결손이 저감된 층이 된다. Also, CAAC-OS layer may contain a lot of oxygen, and is the oxygen defect reduction layer.

다음에, 상술한 스퍼터링 타깃을 사용하여 산화물 반도체 적층을 성막하는 제작 장치에 대하여 설명한다. The following describes a manufacturing apparatus for forming the oxide semiconductor laminate using the above sputtering target.

또한, 산화물 반도체 적층에 포함되는 각 산화물 반도체층은 순차적으로 적층하는 공정을 대기에 노출시키지 않고 연속적으로 수행하는 것이 바람직하다. In addition, each of the oxide semiconductor layer included in the oxide semiconductor lamination is preferably carried out continuously without exposing to the atmosphere a step of sequentially stacked. 이 경우, 도 13에 상면도가 도시된 제조 장치를 사용하면 좋다. In this case, it may be used an apparatus for manufacturing a top view is shown in Fig.

도 13에 도시된 제조 장치는 매엽식(枚葉式) 멀티 챔버 설비이며, 3개의 스퍼터링 장치(10a, 10b, 10c)나, 피처리 기판을 수용하는 카세트 포트(14)를 3개 가지는 기판 공급실(11)이나, 로드록(load lock)실(12a, 12b)이나, 반송실(13)이나, 기판 가열실(15, 16) 등을 갖는다. The production apparatus shown in FIG. 13 is a multi-chamber equipment single wafer (枚 葉 式), 3 of the sputtering apparatus (10a, 10b, 10c) or, the substrate supply chamber to the cassette port 14 for receiving the substrate 3 having It has a light (11) or a load lock (load lock) chamber (12a, 12b) and, the transport chamber 13 and the substrate heating chamber (15, 16).

또한, 기판 공급실(11) 및 반송실(13)에는, 피처리 기판을 반송하기 위한 반송 로봇이 각각 배치된다. Further, the substrate supply chamber 11 and the transport chamber (13), is arranged respectively a carrying robot for carrying a substrate to be processed. 스퍼터링 장치(10a, 10b, 10c), 반송실(13), 및 기판 가열실(15, 16)은, 수소 및 수분을 거의 포함하지 않는 분위기(불활성 분위기, 감압 분위기, 건조 공기 분위기 등)하로 제어하는 것이 바람직하고, 예를 들어, 수분에 대해서는 이슬점이 -40℃ 이하, 바람직하게는 이슬점이 -50℃ 이하인 건조 질소 분위기로 한다. Sputtering system (10a, 10b, 10c), the transport chamber 13, and a substrate heating chamber (15, 16), an atmosphere that does not substantially contain hydrogen and water (in an inert atmosphere, a reduced-pressure atmosphere, drying in air, etc.), Ha control and preferably, for example, to below the dew point for water -40 ℃, preferably from the dew point it is less than or equal to -50 ℃ dry nitrogen atmosphere.

도 13의 제조 장치를 사용한 제작 공정의 수순의 일례는, 먼저, 기판 공급실(11)로부터 피처리 기판을 반송하고, 로드록실(12a)과 반송실(13)을 거쳐 기판 가열실(15)로 이동시키고, 기판 가열실(15)에서 피처리 기판에 부착되어 있는 수분을 진공 베이킹 등으로 제거하고, 그 후, 반송실(13)을 거쳐 스퍼터링 장치(10c)로 피처리 기판을 이동시켜, 스퍼터링 장치(10c) 내에서 제 1 산화물 반도체층을 성막한다. An example of a procedure of the manufacturing process using the manufacturing apparatus of Figure 13, a first substrate supply chamber carrying a substrate to be processed (11), and the load lock chamber (12a) and the transport chamber 13, the substrate heating chamber 15 through the movement and, removing water attached to the substrate to be processed in the substrate heating chamber 15 by the vacuum baking, etc., and thereafter, through the transfer chamber 13 by the movement of the target substrate in the sputtering device (10c), sputtering in the device (10c) is deposited over the first oxide semiconductor layer.

그리고, 대기에 노출되지 않고, 반송실(13)을 거쳐 스퍼터링 장치(10a)에 피처리 기판을 이동시키고 스퍼터링 장치(10a) 내에서 제 2 산화물 반도체층을 성막한다. Then, without exposure to the atmosphere, through the transfer chamber 13 to move the substrate in the sputtering device (10a) and forming the second oxide semiconductor layer in a sputtering system (10a). 그리고, 대기에 노출되지 않고, 반송실(13)을 거쳐 스퍼터링 장치(10b)에 피처리 기판을 이동시키고, 스퍼터링 장치(10b) 내에서 제 3 산화물 반도체층을 성막한다. Then, the film formation of the third oxide semiconductor layer in the without exposure to the atmosphere, through the transfer chamber 13 moves the target substrate in the sputtering device (10b), a sputtering apparatus (10b). 필요하면, 대기에 노출되지 않고, 반송실(13)을 거쳐 기판 가열실(16)에 피처리 기판을 이동시키고 가열 처리를 수행한다. If necessary, it is not exposed to the atmosphere, through the transfer chamber 13 to move the substrate to be processed in the substrate heating chamber 16 and performing a heat treatment.

이와 같이, 도 13의 제조 장치를 사용함으로써 대기에 노출시키지 않고, 제작프로세스를 진행시킬 수 있다. In this way, by using the manufacturing apparatus of Figure 13, without being exposed to atmosphere, it is possible to proceed with the production process. 또한, 도 13에 도시된 제조 장치의 스퍼터링 장치는 스퍼터링 타깃을 변경함으로써, 대기에 노출시키지 않는 프로세스를 실현할 수 있다. Further, the sputtering device of the production apparatus shown in Fig. 13 by changing the sputtering target, it is possible to realize a process that does not expose to the air.

또한, 도 13에 도시된 제조 장치의 스퍼터링 장치는, 평행 평판형 스퍼터링 장치, 이온 빔 스퍼터링 장치, 또는 대향 타깃식 스퍼터링 장치 등을 사용하면 좋다. Further, the sputtering device of the production apparatus shown in Fig. 13, may be used for a parallel plate type sputtering apparatus, an ion beam sputtering apparatus, or the opposite target type sputtering apparatus or the like. 대향 타깃식 스퍼터링 장치는 피성막면이 플라즈마로부터 떨어져 성막 대미지가 작기 때문에, 결정화도가 높은 CAAC-OS층을 형성할 수 있다. Since the opposite target type sputtering apparatus is small, the deposition film forming surface damage the blood away from the plasma, it is possible to form a high degree of crystallinity CAAC-OS layer.

스퍼터링 장치(10a, 10b, 10c)에서 산화물 반도체층을 성막할 때, 성막 가스로서 수소, 물, 수산기 또는 수소화물 등의 불순물 농도가 낮은 고순도 가스를 사용한다. When forming the oxide semiconductor layer in a sputtering device (10a, 10b, 10c), and with hydrogen, water, a hydroxyl group, or hydride, such as the low impurity concentration of the high purity gas as a deposition gas.

또한, 기판 가열실(16)은 감압하, 질소, 산소, 초건조 에어(CRDS(캐비티 링 다운 레이저 분광법) 방식의 이슬점 측정기를 사용하여 측정한 경우의 수분량이 20ppm(이슬점 환산으로 -55℃) 이하, 바람직하게는 1ppm 이하, 바람직하게는 10ppb 이하의 공기), 또는 희가스(아르곤이나 헬륨 등) 분위기하로 하여 가열 처리하면 좋지만, 상기 질소, 산소, 초건조 에어, 또는 희가스 등의 분위기에 물, 수소 등이 함유되지 않는 것이 바람직하다. Further, the substrate heating chamber 16 has a reduced pressure, the water content of as measured using nitrogen, oxygen, and second drying air (CRDS (the laser cavity ring-down spectroscopy) method of measuring dew point 20ppm (in terms of dew point -55 ℃) or less, preferably water in the atmosphere, such as more than 1ppm, preferably air of less than 10ppb), or a rare gas (argon or helium, etc.) atmosphere up and down to but if the heat treatment, the nitrogen, oxygen, and second dry air, or inert gas, it does not contain hydrogen such is preferable. 또한, 가열 처리 장치에 도입하는 질소, 산소, 또는 희가스의 순도를, 6 N(99.9999%) 이상, 바람직하게는 7 N(99.99999%) 이상(즉 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 하는 것이 바람직하다. In addition, heating the nitrogen, oxygen, or purity of the noble gas to be introduced into the processing apparatus, 6 N (99.9999%) or more, preferably 7 N (99.99999%) or higher (that is less than the impurity concentration is 0.1ppm to 1ppm or less, preferably ) it is preferred that the.

상술한 바와 같이 하여, 본 발명의 일 형태에 적용할 수 있는 산화물 반도체 적층, 특히 CAAC-OS층을 포함한 산화물 반도체 적층을 형성할 수 있다. And, it is possible to form the present that are applicable to one aspect of the invention, the oxide semiconductor stack, in particular the oxide semiconductor stack including CAAC-OS layer, as described above.

본 실시형태에 기재된 구성, 방법은 다른 실시형태에 기재된 구성, 방법 등과 적절히 조합하여 사용할 수 있다. The invention described in this embodiment, the method may be used appropriately in combination with the configuration, the method described in the other embodiments.

(실시형태 4) (Embodiment 4)

본 발명의 일 형태에 따른 반도체 장치의 일례로서, 논리 회로인 NOR 회로의 회로도의 일례를 도 6의 (A)에 도시하였다. As an example of a semiconductor device according to one aspect of the present invention, the logic circuit diagram of one example of the NOR circuit is shown in the (A) Fig. 도 6의 (B)는 NAND 회로의 회로도이다. (B) of Fig. 6 is a circuit diagram of a NAND circuit.

도 6의 (A)에 도시된 NOR 회로에 있어서, p채널형 트랜지스터인 트랜지스터(801, 802)로서는, 채널 형성 영역에 산화물 반도체 이외의 반도체 재료(예를 들어, 실리콘 등)를 사용한 트랜지스터를 사용하고, n채널형 트랜지스터인 트랜지스터(803, 804)로서는 산화물 반도체 적층을 포함하며 실시형태 2에 기재된 트랜지스터와 같은 구조를 갖는 트랜지스터를 사용한다. In the NOR circuit shown in (A) of Figure 6, the semiconductor material, other than the oxide semiconductor in the channel forming region as the p-channel transistor of the transistor (801, 802) using a transistor with a (e. G., Silicon) and including an oxide semiconductor laminated as the n-channel transistor of the transistor (803, 804), and use a transistor having a structure such as a transistor described in embodiment 2.

실리콘 등의 반도체 재료를 사용한 트랜지스터는 고속 동작이 용이하다. A transistor using a semiconductor material such as silicon is easy to high-speed operation. 한편, 산화물 반도체를 사용한 트랜지스터는 그 특성에 의하여 전하를 장시간 동안 유지할 수 있다. On the other hand, a transistor using an oxide semiconductor can be maintained during the charge by its characteristics for a long time.

논리 회로를 소형화하기 위하여, n채널형 트랜지스터인 트랜지스터(803, 804)는 p채널형 트랜지스터인 트랜지스터(801, 802) 위에 적층되는 것이 바람직하다. In order to reduce the size of the logic circuit, n-channel transistor of the transistor (803, 804) is preferably deposited over the transistor (801, 802) p-channel transistor. 예를 들어, 단결정 실리콘 기판을 사용하여 트랜지스터(801, 802)를 형성하고, 절연층을 개재하여 트랜지스터(801, 802) 위에 트랜지스터(803, 804)를 형성할 수 있다. For example, and using the single crystal silicon substrate in which the transistor (801, 802), it is possible to form a transistor (803, 804) over the transistor (801, 802) via an insulating layer.

또한, 도 6의 (A)에 도시된 NOR 회로에 있어서, 트랜지스터(803, 804)를 트랜지스터(520)와 같은 구성을 갖게 하고, 제 2 게이트 전극의 전위를 제어함으로써, 예를 들어 GND로 하여 트랜지스터(803, 804)의 문턱 전압을 더 플러스로 함으로써, 더 노멀리 오프인 트랜지스터로 할 수 있다. In addition, in FIG. The NOR circuit shown in 6 (A), by the transistor (803, 804) have the same configuration as the transistor 520, and controls the potential of the second gate electrode, for example, by a GND by the threshold voltage of the transistor (803, 804) to a more positive and may in no more far off the transistor.

또한, 도 6의 (B)에 도시된 NAND 회로에 있어서는, p채널형 트랜지스터인 트랜지스터(811, 814)로서는, 채널 형성 영역에 산화물 반도체 이외의 반도체 재료(예를 들어 실리콘 등)를 사용한 트랜지스터를 사용하고, n채널형 트랜지스터인 트랜지스터(812, 813)로서는, 산화물 반도체 적층을 포함하며 실시형태 2에 기재된 트랜지스터와 같은 구조를 갖는 트랜지스터를 사용한다. Further, the in the NAND circuit, p-channel transistor of the transistor with the transistor (811, 814) includes a semiconductor material other than the oxide semiconductor in a channel formation region (for example, silicon or the like) shown in (B) of Fig. 6 used, including, as the oxide semiconductor stacked transistor (812, 813) n-channel transistor, and use a transistor having the same structure as the transistor according to the second embodiment.

또한, 도 6의 (B)에 도시된 NAND 회로에 있어서, 트랜지스터(812, 813)를 트랜지스터(520)와 같은 구성을 갖게 하고, 제 2 게이트 전극의 전위를 제어함으로써, 예를 들어 GND로 하여 트랜지스터(812, 813)의 문턱 전압을 더 플러스로 함으로써, 더 노멀리 오프인 트랜지스터로 할 수 있다. In addition, in FIG. The NAND circuit shown in 6 (B), by the transistor (812, 813) it has the same configuration as the transistor 520, and controls the potential of the second gate electrode, for example, by a GND by the threshold voltage of the transistor (812, 813) to a more positive and may in no more far off the transistor.

또한, 도 6의 (A)에 도시된 NOR 회로와 마찬가지로, 논리 회로를 소형화하기 위하여, n채널형 트랜지스터인 트랜지스터(812, 813)는, p채널형 트랜지스터인 트랜지스터(811, 814) 위에 적층되는 것이 바람직하다. Further, similarly as the NOR circuit shown in 6 (A), in order to reduce the size of the logic circuit, n channel transistor transistor (812, 813) is, p-channel transistor of the transistor (811, 814) stacked on it is desirable.

본 실시형태에서 기재하는 반도체 장치에서는, 채널 형성 영역에 산화물 반도체를 사용한 오프 전류가 매우 작은 트랜지스터를 적용함으로써 소비 전력을 충분히 저감시킬 수 있다. In the semiconductor device described in this embodiment, it is possible to sufficiently reduce the power consumption by applying the oxide is very small off-current transistor that uses a semiconductor in the channel forming region.

또한, 상이한 반도체 재료를 사용한 반도체 소자를 적층함으로써 미세화 및 고집적화를 실현하고 또 안정적이고 높은 전기적 특성이 부여된 반도체 장치, 및 상기 반도체 장치의 제작 방법을 제공할 수 있다. Further, it is possible to realize miniaturization and high integration by stacking a semiconductor device using a different semiconductor material and provide a further stable and high electrical characteristics of the semiconductor device given, and the manufacturing method of the semiconductor device.

또한, 실시형태 2에 기재된 트랜지스터의 구성을 적용함으로써, 신뢰성이 높고, 안정된 특성을 나타내는 NOR 회로와 NAND 회로를 제공할 수 있다. Further, by applying the structure of the transistor according to the second embodiment, a high reliability, it is possible to provide a NOR circuit and the NAND circuit shown stable characteristics.

또한, 본 실시형태에서는 실시형태 2에 기재된 트랜지스터를 사용한 NOR 회로와 NAND 회로의 예를 기재하였지만, 특별히 이에 한정되지 않고, AND 회로나 OR 회로 등을 형성할 수도 있다. Further, although in the present embodiment described an example of a NOR circuit and a NAND circuit using the transistor described in Embodiment 2, it is not limited to them, it may be formed, such as an AND circuit or OR circuit.

본 실시형태에 기재된 구성, 방법은 다른 실시형태에 기재된 구성, 방법 등과 적절히 조합하여 사용할 수 있다. The invention described in this embodiment, the method may be used appropriately in combination with the configuration, the method described in the other embodiments.

(실시형태 5) (Embodiment 5)

본 실시형태에서는, 실시형태 2에 기재된 트랜지스터를 사용하며, 전력이 공급되지 않는 상황에서도 기억 내용을 유지할 수 있고, 또 기록 횟수에도 제한이 없는 반도체 장치(기억 장치)의 일례를 도면을 사용하여 설명한다. In this embodiment, the embodiment uses a transistor according to the second, and even in the case that electric power is supplied to maintain the stored information, described with addition reference to the drawings an example of a semiconductor device (a memory device), there is no limitation on the recorded number of times do.

도 7의 (A)는 본 실시형태의 반도체 장치의 회로도이다. (A) of Fig. 7 is a circuit diagram of a semiconductor device of this embodiment.

도 7의 (A)에 도시된 트랜지스터(260)에는, 산화물 반도체 이외의 반도체 재료(예를 들어 실리콘 등)를 사용한 트랜지스터를 적용할 수 있고, 고속 동작이 용이하다. The transistor 260 shown in (A) of Fig. 7, can be applied to a transistor using a semiconductor material (e.g. silicon or the like) other than the oxide semiconductor, it is easy to high-speed operation. 또한, 트랜지스터(262)에는, 산화물 반도체 적층을 포함하며 실시형태 2에 기재된 트랜지스터와 같은 구조를 갖는 트랜지스터를 적용할 수 있고, 그 특성에 의하여 장시간 동안 전하를 유지할 수 있다. The transistor 262 includes, including an oxide semiconductor multilayer and can be applied to transistors having a structure such as a transistor described in Embodiment 2, it is possible to maintain a charge for an extended period of time by that attribute.

또한, 상술한 트랜지스터는 어느 것도 n채널형 트랜지스터인 것으로 하여 설명하지만, 본 실시형태에 기재된 반도체 장치에 사용하는 트랜지스터로서는, p채널형 트랜지스터를 사용할 수도 있다. Further, the above described transistor is neither described as the n-channel transistor, however, as the transistor used for the semiconductor device according to this embodiment, it is also possible to use the p-channel transistor.

도 7의 (A)에서, 제 1 배선(1st Line)과 트랜지스터(260)의 소스 전극층은 전기적으로 접속되고, 제 2 배선(2nd Line)과 트랜지스터(260)의 드레인 전극층은 전기적으로 접속되어 있다. In (A) of Figure 7, the drain electrode layer of the first wiring (1st Line) and a source electrode of the transistor 260 is electrically connected to the second wiring (2nd Line) and the transistor 260 is electrically connected to . 또한, 제 3 배선(3rd Line)과 트랜지스터(262)의 소스 전극층 및 드레인 전극층 중 한쪽은 전기적으로 접속되고, 제 4 배선(4th Line)과 트랜지스터(262)의 게이트 전극층은 전기적으로 접속되어 있다. The gate electrode of the third wiring (3rd Line) and being one of a source electrode and a drain electrode of the transistor 262 is electrically connected to a fourth wiring (4th Line) and the transistor 262 is electrically connected to. 그리고, 트랜지스터(260)의 게이트 전극층과 트랜지스터(262)의 소스 전극층 및 드레인 전극층 중 다른 쪽은 용량 소자(264)의 한쪽 전극과 전기적으로 접속되어 있고, 제 5 배선(5th Line)과 용량 소자(264)의 다른 쪽 전극은 전기적으로 접속되어 있다. A gate electrode layer and the other of the source electrode layers and drain electrode layers of the transistors 262 of the transistor 260 is connected to one electrode of the capacitor element 264 and electrically, the fifth wire (5th Line) and the capacitor device ( the other electrode 264) are electrically connected to each other.

도 7의 (A)에 도시된 반도체 장치에서는, 트랜지스터(260)의 게이트 전극층의 전위를 유지할 수 있다는 특징을 살림으로써, 다음과 같이, 정보의 기록, 유지, 판독이 가능하다. In the semiconductor device shown in Fig. 7 (A), by Salim features that can maintain the electric potential of the gate electrode of the transistor 260, as shown in the following, it is possible to record, maintain, read the information.

정보의 기록 및 유지에 대하여 설명한다. It will be described for recording and maintaining the information. 우선, 제 4 배선의 전위를 트랜지스터(262)가 온 상태가 되는 전위로 하여 트랜지스터(262)를 온 상태로 한다. First, the potential of the fourth wire to the electric potential, the transistor 262 is in the ON state and the state turns on the transistor 262. 이것에 의하여, 제 3 배선의 전위가 트랜지스터(260)의 게이트 전극층 및 용량 소자(264)에 공급된다. In this way, the potential of the third wiring is supplied to the gate electrode and a capacitor element 264, the transistor 260. 즉, 트랜지스터(260)의 게이트 전극층에는 소정의 전하가 공급된다(기록). That is, it is supplied to the predetermined charge gate electrode of the transistor 260 (recording). 여기서는, 다른 2개의 전위 레벨을 부여하는 전하(이하 Low 레벨 전하, High 레벨 전하라고 함) 중 어느 하나가 공급되는 것으로 한다. Here, it is assumed that any of the other second charge granting of a potential level (the Low level of the charge, High Level also asked before) is supplied. 그 후, 제 4 배선의 전위를 트랜지스터(262)가 오프 상태가 되는 전위로 하여 트랜지스터(262)를 오프 상태로 함으로써, 트랜지스터(260)의 게이트 전극층에 부여된 전하가 유지된다(유지). Thereafter, the potential of the fourth wiring transistor 262 and the transistor 262 to a potential which is in an off state to an off state, the electric charges given to the gate electrode of the transistor 260 is held (maintained).

트랜지스터(262)의 오프 전류는 매우 작으므로, 트랜지스터(260)의 게이트 전극층의 전하는 장시간 동안 유지된다. OFF current of the transistor 262 is very small, therefore, maintained for a long time, the charge on the gate electrode of the transistor 260.

다음에, 정보의 판독에 대하여 설명한다. The following describes a reading of the information. 제 1 배선에 소정의 전위(정전위)를 공급한 상태에서, 제 5 배선에 적절한 전위(판독 전위)를 공급하면, 트랜지스터(260)의 게이트 전극층에 유지된 전하량에 따라서, 제 2 배선은 상이한 전위를 취한다. In a state in which supply a predetermined potential (positive potential) in the first wiring, by supplying an appropriate potential (reading potential) to the fifth wiring, according to the amount of charge held in the gate electrode of the transistor 260, the second wire is different It takes on the potential. 일반적으로, 트랜지스터(260)를 n채널형으로 하면, 트랜지스터(260)의 게이트 전극층에 High 레벨 전하가 공급된 경우의 겉보기 문턱 전압(V th _H )은, 트랜지스터(260)의 게이트 전극층에 Low 레벨 전하가 공급된 경우의 겉보기 문턱 전압(V th_L )보다 낮아지기 때문이다. In general, the transistor 260 of n-channel type, the apparent threshold voltage (V th _H) in the case where High level charge is supplied to the gate electrode of the transistor 260, Low level to the gate electrode of the transistor 260 because it lowered than the apparent threshold voltage (V th_L) in the case where electric charges are supplied. 여기서, 겉보기 문턱 전압이란, 트랜지스터(260)를 '온 상태'로 하는 데 필요한 제 5 배선의 전위를 말하는 것으로 한다. Here, the apparent threshold voltage is, the transistor 260 to refer the potential of the fifth wiring required for the "on-state". 따라서, 제 5 배선의 전위를 V th _H 와 V th _L 사이의 전위 V 0 으로 Therefore, the potential of the fifth wiring to a potential V 0 between V th and V th _L _H 함으로써 트랜지스터(260)의 게이트 전극층에 공급된 전하를 판별할 수 있다. It can be determined by the charge supplied to the gate electrode of the transistor 260. 예를 들어, 기록에 있어서, High 레벨 전하가 공급된 경우에는, 제 5 배선의 전위가 V 0 (>V th _H )가 되면, 트랜지스터(260)는 '온 상태'가 된다. For example, in recording, if the High-level charge is supplied, the potential of the fifth wiring when the V 0 (> V th _H), transistor 260 is an "on-state". Low 레벨 전하가 공급된 경우에는, 제 5 배선의 전위가 V 0 (<V th _L )이 되어도, 트랜지스터(260)는 '오프 상태' 그대로이다. When the Low level, the electric charge is supplied, the potential of the fifth wiring V 0 (<V th _L) even if, transistor 260 is "turned off 'as it is. 따라서, 제 2 배선의 전위에 의하여, 유지된 정보를 판독할 수 있다. Accordingly, by the potential of the second wiring, it is possible to read information maintained.

또한, 메모리 셀을 어레이 형태로 배치하여 사용하는 경우에는, 원하는 메모리 셀의 정보만을 판독할 수 있을 필요가 있다. Further, when used to place the memory cell in an array pattern, it is necessary to be able to read only the information in the desired memory cell. 정보를 판독하지 않는 경우에는 게이트 전극층의 상태에 상관없이 트랜지스터(260)가 '오프 상태'가 되는 전위, 즉 V th_H 보다 낮은 전위를 제 5 배선에 공급하면 좋다. If no read information, it will be sufficient to supply the voltage, that is, a potential lower than V th_H the transistor 260 regardless of the state of the gate electrode layer which is "turned off" in the fifth wire. 또는, 게이트 전극층의 상태에 상관없이 트랜지스터(260)가 '온 상태'가 되는 전위, 즉 V th _L 보다 높은 전위를 제 5 배선에 공급하면 좋다. Or, the potential, the transistor 260 regardless of the state of the gate electrode layer which is "turned on", i.e., may be supplied to the potential higher than V th _L to the fifth wiring.

기억 장치의 다른 구조의 일 형태의 예를 도 7의 (B)에 도시하였다. An example of one type of another structure of the memory device shown in (B) of Fig. 도 7의 (B)는 반도체 장치의 회로 구성의 일례를 도시한 것이고, 도 7의 (C)는 반도체 장치의 일례를 도시한 개념도이다. (B) of Figure 7 depicts an example of a circuit configuration of a semiconductor device, (C) of Fig. 7 is a conceptual diagram showing an example of a semiconductor device. 이하에서는, 먼저 도 7의 (B)에 도시된 반도체 장치에 대하여 설명하고, 이어서 도 7의 (C)에 도시된 반도체 장치에 대하여 설명한다. In the following, first, description will be given to a semiconductor device shown in (B) of Figure 7, and the following describes a semiconductor device shown in (C) of Fig.

도 7의 (B)에 도시된 반도체 장치에서 비트선 BL과 트랜지스터(262)의 소스 전극 또는 드레인 전극은 전기적으로 접속되고, 워드선 WL과 트랜지스터(262)의 게이트 전극층은 전기적으로 접속되고, 트랜지스터(262)의 소스 전극 또는 드레인 전극과 용량 소자(254)의 제 1 단자는 전기적으로 접속되된다. The source electrode or the drain electrode of the bit line BL and the transistor 262. In the semiconductor device is electrically connected to a gate electrode of the word line WL with transistor 262 is electrically connected to the transistors shown in FIG. 7 (B) a first terminal of a source electrode or a drain electrode and a capacitor element 254, the 262 is being electrically connected to each other.

산화물 반도체를 사용하는 트랜지스터(262)는 오프 전류가 매우 작다는 특징을 갖는다. Transistor 262 using an oxide semiconductor is characterized in that the off current is very small. 그래서, 트랜지스터(262)를 오프 상태로 함으로써 용량 소자(254)의 제 1 단자의 전위(또는, 용량 소자(254)에 축적된 전하)를 매우 장시간 동안 유지할 수 있다. Thus, a (or the charge stored in the capacitor device 254), the potential of the first terminal of the capacitor 254 by the transistor 262 in the off state can be maintained for a very long time.

다음에, 도 7의 (B)에 도시된 반도체 장치(메모리 셀(250))에 정보의 기록 및 유지를 수행하는 경우에 대하여 설명한다. Next, description will be made on a case of performing recording and holding information of the semiconductor device (memory cell 250) illustrated in Figure 7 (B).

우선, 워드선 WL의 전위를 트랜지스터(262)가 온 상태가 되는 전위로 하여 트랜지스터(262)를 온 상태로 한다. First, the potential of the word line WL at a potential, the transistor 262 is in the ON state and the transistor 262 in the on state. 이로써, 비트선 BL의 전위가 용량 소자(254)의 제 1 단자에 공급된다(기록). Thus, the potential of the bit line BL is supplied to a first terminal of the capacitor 254 (recording). 이 후, 워드선 WL의 전위를 트랜지스터(262)가 오프 상태가 되는 전위로 하여 트랜지스터(262)를 오프 상태로 함으로써, 용량 소자(254)의 제 1 단자의 전위가 유지된다(유지). Thereafter, the potential of the first terminal of the potential of the word line WL at a potential, the transistor 262 is in an off state by the transistor 262 to the OFF state, the capacitor element 254 is held (maintained).

트랜지스터(262)의 오프 전류는 매우 작기 때문에, 용량 소자(254)의 제 1 단자의 전위(또는 용량 소자에 축적된 전하)를 장시간 동안 유지할 수 있다. OFF current of the transistor 262 has a first (or the charge stored in the capacitor element) the potential of the first terminal of the capacitor device 254, because of a very small can be maintained for a long period of time.

다음에, 정보의 판독에 대하여 설명한다. The following describes a reading of the information. 트랜지스터(262)가 온 상태가 되면, 부유 상태인 비트선 BL과 용량 소자(254)가 도통되고, 비트선 BL과 용량 소자(254) 사이에서 전하가 재분배된다. When the state and the transistor 262 turned on, the floating state of the bit line BL and capacitor element 254 is conductive, the charge is redistributed between the bit line BL and the capacitor element 254. The 그 결과, 비트선 BL의 전위가 변화한다. As a result, the potential of the bit line BL is changed. 비트선 BL의 전위의 변화량은 용량 소자(254)의 제 1 단자의 전위(또는 용량 소자(254)에 축적된 전하)에 따라 달라진다. The amount of change in potential of the bit line BL depends on (or the charge stored in the capacitor device 254), the potential of the first terminal of the capacitor 254.

예를 들어, 용량 소자(254)의 제 1 단자의 전위를 V, 용량 소자(254)의 용량을 C, 비트선 BL이 갖는 용량 성분(이하, 비트선 용량이라고도 부름)을 CB, 전하가 재분배되기 전의 비트선 BL의 전위를 VB0으로 하면, 전하가 재분배된 후의 비트선 BL의 전위는 (CB×VB0+C×V)/(CB+C)가 된다. For example, the first terminal potential of V, the capacitance of the capacitor 254 C, and the bit line BL having a capacitance component of the capacitor 254 (hereinafter also referred to as the bit line capacity), the CB, the charge is redistributed When the potential of the bit line BL prior to the VB0, the potential of the bit line BL after the charge is redistributed is the (CB × VB0 + C × V) / (CB + C). 따라서, 메모리 셀(250)의 상태로서 용량 소자(254)의 제 1 단자의 전위가 V1과 V0(V1>V0)의 2가지 상태를 취한다고 하면, 전위 V1을 유지한 경우의 비트선 BL의 전위(=(CB×VB0+C×V1)/(CB+C))는 전위 V0을 유지한 경우의 비트선 BL의 전위(=(CB×VB0+C×V0)/(CB+C))보다 높아지는 것을 알 수 있다. Therefore, assuming that the potential of the first terminal of the capacitor 254 as the state of the memory cell 250 takes the two states V1 and V0 (V1> V0), the bit line BL in the case of maintaining the electric potential V1 potential (= (CB × VB0 + C × V1) / (CB + C)) is a potential of the bit line BL in the case of maintaining the electric potential V0 (= (CB × VB0 + C × V0) / (CB + C)) it can be seen that more increases.

그리고, 비트선 BL의 전위를 소정의 전위와 비교함으로써, 정보를 판독할 수 있다. And, it is possible to read the information by comparing the potential of the bit line BL to a predetermined potential.

이와 같이, 도 7의 (B)에 도시된 반도체 장치는 트랜지스터(262)의 오프 전류가 매우 작다는 특징을 갖기 때문에 용량 소자(254)에 축적된 전하를 장시간 동안 유지할 수 있다. Thus, the charge accumulated in the capacitor element 254. Since the semiconductor device shown in FIG.'S 7 (B) will have the characteristics and the off current of the transistor 262 is very small can be maintained for a long period of time. 즉, 리프레시 동작을 수행할 필요가 없거나, 또는 리프레시 동작의 빈도를 매우 적게 할 수 있으므로 소비 전력을 충분히 저감할 수 있다. That is, it does not need to perform a refresh operation, or can be very small because the frequency of the refresh operation can be sufficiently reduced power consumption. 또한, 전력의 공급이 없는 경우라도, 기억 내용을 장기간 동안 유지할 수 있다. Moreover, even if there is no supply of power, it is possible to maintain the memory contents for a long time.

다음에, 도 7의 (C)에 도시된 반도체 장치에 대하여 설명한다. Next, description will be made on the semiconductor device shown in Fig. 7 (C).

도 7의 (C)에 도시된 반도체 장치는 위쪽 부분에 기억 회로로서 도 7의 (B)에 도시된 복수의 메모리 셀(250)을 갖는 메모리 셀 어레이(251a) 및 메모리 셀 어레이(251b)를 갖고, 아래쪽 부분에 메모리 셀 어레이(251)(메모리 셀 어레이(251a) 및 메모리 셀 어레이(251b))를 동작시키기 위하여 필요한 주변 회로(253)를 갖는다. The semiconductor device is a set of memory cells, the memory cell array (251a) and the memory cell array (251b) having a (250) shown in (B) of Figure 7 as a storage circuit in the upper portion shown in (C) of Fig. 7 have, and has a peripheral circuit 253 is required to operate the memory cell array 251 (memory cell array (251a) and the memory cell array (251b)) in the lower part. 또한, 주변 회로(253)는 메모리 셀 어레이(251)와 전기적으로 접속된다. The peripheral circuit 253 is electrically connected to the memory cell array 251.

도 7의 (C)에 도시된 구성으로 함으로써 주변 회로(253)를 메모리 셀 어레이(251)(메모리 셀 어레이(251a) 및 메모리 셀 어레이(251b)) 바로 아래에 제공할 수 있기 때문에 반도체 장치의 소형화를 도모할 수 있다. Because they can be provided in the peripheral circuit 253, the memory cell array 251 (memory cell array (251a) and the memory cell array (251b)) just below by the configuration shown in 7 (C) of the semiconductor device It can be miniaturized.

주변 회로(253)에 제공되는 트랜지스터에는 트랜지스터(262)와는 다른 반도체 재료를 사용하는 것이 더 바람직하다. A transistor provided in the peripheral circuit 253, it is more desirable to use a different semiconductor material than transistor 262. 예를 들어, 실리콘, 게르마늄, 실리콘 게르마늄, 탄소화 실리콘, 또는 갈륨 비소 등을 사용할 수 있고, 단결정 반도체를 사용하는 것이 바람직하다. For example, used may be silicon, germanium, silicon germanium, carbonized silicon, gallium arsenide or the like, it is preferable to use a single crystal semiconductor. 이 외에 유기 반도체 재료 등을 사용하여도 좋다. This addition may be used, such as the organic semiconductor material. 이러한 반도체 재료를 사용한 트랜지스터는 충분한 고속 동작이 가능하다. Transistor using such a semiconductor material is capable of sufficiently high-speed operation. 따라서, 상기 트랜지스터에 의하여 고속 동작이 요구되는 각종 회로(논리 회로, 구동 회로 등)를 적합하게 실현할 수 있다. Thus, the various circuits which require high-speed operation by the transistor can be suitably realized (logic circuit, drive circuit, etc.).

또한, 도 7의 (C)에 도시된 반도체 장치에서는 2개의 메모리 셀 어레이(251)(메모리 셀 어레이(251a) 및 메모리 셀 어레이(251b))가 적층된 구성을 예시하였지만, 적층된 메모리 셀 어레이의 개수는 이에 한정되지 않는다. Further, the semiconductor device in the two memory cell array 251 (memory cell array (251a) and the memory cell array (251b)) is exemplified by a stacked configuration, the stacked memory cell array shown in Figure 7 (C) the number of is not limited thereto. 3개 이상의 메모리 셀 어레이를 적층하는 구성으로 하여도 좋다. A structure of laminating three or more memory cell arrays may be.

트랜지스터(262)로서, 산화물 반도체를 채널 형성 영역에 사용한 트랜지스터를 적용함으로써, 장기간 동안 기억 내용을 유지할 수 있다. By a transistor 262, applied to the transistor using an oxide semiconductor in a channel formation region, it is possible to maintain the stored contents for a long period of time. 즉, 리프레시 동작을 수행할 필요가 없거나, 또는 리프레시 동작의 빈도가 매우 적은 반도체 기억 장치로 할 수 있으므로 소비 전력을 충분히 저감시킬 수 있다. That is, it does not need to perform a refresh operation, or the frequency of refresh operations to a very small semiconductor memory device, because it is possible to sufficiently reduce the power consumption.

또한, 본 실시형태에 기재된 반도체 장치로서, 실시형태 1에 기재된, 산화물 반도체층이 적층되며, 채널 형성 영역이 되는 제 2 산화물 반도체층이 산화물 반도체 적층의 표면으로부터 떨어져 있는 반도체 장치를 적용함으로써, 신뢰성이 높고 안정된 전기 특성을 나타내는 반도체 장치로 할 수 있다. Further, as a semiconductor device according to this embodiment, as described in Embodiment 1, the oxide and the semiconductor layer is laminated, by the second oxide semiconductor layer to be a channel forming region applied to the semiconductor device away from the surface of the oxide semiconductor stack, reliable the high and can be a semiconductor device showing a stable electric characteristics.

(실시형태 6) (Embodiment 6)

본 실시형태에서는 상술한 실시형태에 기재된 반도체 장치를 휴대 전화, 스마트폰, 전자 서적 등의 전자 기기에 응용한 경우의 예를 도 8 내지 도 11을 사용하여 설명한다. In this embodiment, it will be explained with reference to the semiconductor device described in the above embodiment a mobile phone, a smart phone, for 8 to 11 in the case of application to electronic devices such as electronic books.

도 8에 전자 기기의 블록도를 도시하였다. In Figure 8 it is shown a block diagram of an electronic apparatus. 도 8에 도시된 전자 기기는 RF 회로(901), 아날로그 베이스밴드 회로(902), 디지털 베이스밴드 회로(903), 배터리(904), 전원 회로(905), 애플리케이션 프로세서(906), 플래시 메모리(910), 디스플레이 컨트롤러(911), 메모리 회로(912), 디스플레이(913), 터치 센서(919), 음성 회로(917), 키보드(918) 등으로 구성되어 있다. The electronic apparatus includes an RF circuit 901, an analog baseband circuit 902, digital baseband circuit 903, a battery 904, a power supply circuit 905, an application processor 906, a flash memory shown in Figure 8 ( 910), it consists of a display controller 911, memory circuit 912, a display 913, a touch sensor 919, a voice circuit 917, a keyboard 918, and the like. 디스플레이(913)는 표시부(914), 소스 드라이버(915), 게이트 드라이버(916)로 구성되어 있다. Display 913 is composed of display section 914, source driver 915, gate driver 916. 애플리케이션 프로세서(906)는 CPU(907), DSP(908), 인터페이스(IF)(909)를 갖는다. An application processor 906 has a CPU (907), DSP (908), interface (IF) (909). 일반적으로 메모리 회로(912)는 SRAM 또는 DRAM으로 구성되어 있는데 이 부분에 상술한 실시형태에서 설명한 반도체 장치를 채용함으로써, 정보의 기록 및 판독이 고속으로 수행되고, 장기간 동안 기억 유지가 가능하고, 소비 전력이 충분히 저감되며 신뢰성이 높은 전자 기기를 제공할 수 있다. In general, The memory circuit 912 is composed of SRAM or DRAM by employing a semiconductor device described in the embodiment described in this section, the recording and reading of information is carried out at a high speed, and memory maintenance is possible for a long time, the consumption sufficiently reduced and the power can be provided a highly reliable electronic device.

도 9에 디스플레이의 메모리 회로(950)에 상술한 실시형태에서 설명한 반도체 장치를 사용한 예를 도시하였다. It shows an example of using the semiconductor device described in the embodiment described above in the memory circuit 950 of the display in FIG. 도 9에 도시된 메모리 회로(950)는 메모리(952), 메모리(953), 스위치(954), 스위치(955), 및 메모리 컨트롤러(951)로 구성되어 있다. The memory circuit 950 shown in Figure 9 is composed of a memory 952, memory 953, switch 954, switch 955, and a memory controller (951). 또한, 메모리 회로는, 신호선으로부터 입력된 화상 데이터(입력 화상 데이터), 메모리(952) 및 메모리(953)에 기억된 데이터(기억 화상 데이터)를 판독하고 제어하는 디스플레이 컨트롤러(956)와, 디스플레이 컨트롤러(956)로부터 공급된 신호에 의하여 표시되는 디스플레이(957)와 접속되어 있다. In addition, the memory circuit, the image data input from the signal line (input image data), memory 952 and memory 953 the data (storage image data) to the display for reading and controlling the controller 956, a display controller stores the It is connected to the display (957) represented by a signal supplied from the 956.

우선, 어떤 화상 데이터가 애플리케이션 프로세서(도시되지 않았음)에 의하여 형성된다(입력 화상 데이터 A). First, the image data which is formed by the application processor (not shown) (the input image data A). 입력 화상 데이터 A는 스위치(954)를 통하여 메모리(952)에 기억된다. The input image data A is stored in the memory 952 through the switch 954. 그리고 메모리(952)에 기억된 화상 데이터(기억 화상 데이터 A)는 스위치(955) 및 디스플레이 컨트롤러(956)를 통하여 디스플레이(957)로 전송되어 표시된다. And the image data stored in the memory 952 (storing the image data A) is displayed is sent to the display 957 through the switch 955 and the display controller 956.

입력 화상 데이터 A가 변경되지 않은 경우, 기억 화상 데이터 A는 디스플레이 컨트롤러(956)에 의하여 보통 30Hz 내지 60Hz 정도의 주기로 스위치(955)를 통하여 메모리(952)로부터 판독된다. When the input image data A is not changed, storing the image data A is read from the memory 952 via the switch 955, typically a period of about 30Hz to 60Hz by the display controller 956.

다음에, 예를 들어 사용자가 화면의 재기록 조작을 하였을 때(즉, 입력 화상 데이터 A가 변경되는 경우), 애플리케이션 프로세서는 새로운 화상 데이터(입력 화상 데이터 B)를 형성한다. Next, for example, the user and when a rewrite operation of the screen (that is, the input image when the data A is changed), the application processor to form a new image data (input image data B). 입력 화상 데이터 B는 스위치(954)를 통하여 메모리(953)에 기억된다. The input image data B is stored in the memory 953 through the switch 954. 이 동안에도 정기적으로 메모리(952)로부터 스위치(955)를 통하여 기억 화상 데이터 A는 판독된다. During this time also through the periodic switch 955 from the memory 952 stores the image data A is read. 메모리(953)에 새로운 화상 데이터(기억 화상 데이터 B)가 모두 기억되고 나면, 디스플레이(957)의 다음의 프레임으로부터 기억 화상 데이터 B는 판독되고, 스위치(955) 및 디스플레이 컨트롤러(956)를 통하여 디스플레이(957)에 기억 화상 데이터 B가 전송되어, 표시가 실시된다. After the memory 953 the new image data (stored image data B) to be stored in all, storing the image data B from the next frame of the display (957) is read out, the display via the switch 955 and the display controller (956) is the memory image data B is transferred to the 957, it is performed is displayed. 이 판독 동작은 또 다른 화상 데이터가 메모리(952)에 기억될 때까지 계속된다. This reading operation is continued until there is another image data to be stored in the memory 952.

이와 같이 메모리(952) 및 메모리(953)는 교대로 화상 데이터의 기록과 화상 데이터의 판독을 수행함으로써, 디스플레이(957)의 표시가 수행된다. Thus the memory 952 and the memory 953 is a display by performing the writing and reading of the image data of the image data, the display 957 is carried out alternately. 또한, 메모리(952) 및 메모리(953)는 각각 다른 메모리로 한정되지 않고, 하나의 메모리를 분할하여 사용하여도 좋다. In addition, the memory 952 and the memory 953 is not limited to each of the other memory, may be used to divide a single memory. 상술한 실시형태에서 설명한 반도체 장치를 메모리(952) 및 메모리(953)에 채용함으로써, 정보의 기록 및 판독이 고속으로 수행되고, 장기간 동안 기억 유지가 가능하게 되며, 또 소비 전력을 충분히 저감시킬 수 있다. By employing a semiconductor device described in the above embodiment the memory 952 and the memory 953, the recording and reading of information is carried out at a high speed, and the memory holding the can for a long period of time, can also be sufficiently reduced power consumption have. 또한, 외부로부터 물, 수분 등이 침입하는 영향을 받기 어려우며 신뢰성이 높은 반도체 장치로 할 수 있다. In addition, it can be difficult to be affected by the water, water invasion from the outside highly reliable semiconductor device.

도 10에 전자 서적의 블록도를 도시하였다. A block diagram of the electronic book is shown in FIG. 도 10에 도시된 전자 서적은 배터리(1001), 전원 회로(1002), 마이크로프로세서(1003), 플래시 메모리(1004), 음성 회로(1005), 키보드(1006), 메모리 회로(1007), 터치 패널(1008), 디스플레이(1009), 디스플레이 컨트롤러(1010)로 구성된다. The electronic book includes a battery 1001, a power supply circuit 1002, a microprocessor 1003, a flash memory 1004, the voice circuit 1005, a keyboard 1006, a memory circuit 1007, a touch panel shown in Figure 10 1008, consists of a display 1009, a display controller 1010.

여기서는, 도 10의 메모리 회로(1007)에 실시형태에서 설명한 반도체 장치를 사용할 수 있다. Here, it is possible to use a semiconductor device described in the embodiments in the memory circuit 1007 of FIG. 메모리 회로(1007)는 서적의 내용을 임시적으로 유지하는 기능을 갖는다. The memory circuit 1007 has a function of temporarily holding the contents of the books. 예를 들어, 사용자가 하이라이트 기능을 사용하는 경우, 메모리 회로(1007)는 사용자가 지정한 개소의 정보를 기억하고 유지한다. For example, if the user has a highlighting, the memory circuit 1007 stores and holds information of the locations specified by the user. 또한, 하이라이트 기능이란, 사용자가 전자 서적을 읽을 때 특정 개소를 마킹, 예를 들어 표시의 색깔을 바꾸거나, 밑줄을 긋거나, 문자를 굵게 하거나, 문자의 서체를 바꾸는 등에 의하여 마킹하여 주위와의 차이를 나타내는 것을 말한다. In addition, highlighting Iran, the user of the surrounding area marked by certain places when reading e-books, etc. marking, for example, change the color of the display, or underline, or bold text, or change the typeface of the text It means representing a difference. 메모리 회로(1007)는 정보의 단기적인 기억에 사용하고, 정보를 장기적으로 저장하기 위해서는 메모리 회로(1007)에 유지된 데이터를 플래시 메모리(1004)에 복사하여도 좋다. The memory circuit 1007 may be to copy the data held in the memory circuit 1007 in the flash memory 1004 in order to use the short-term memory of information, and long-term storage of information. 이와 같은 경우에도 상술한 실시형태에서 설명한 반도체 장치를 채용함으로써, 정보의 기록 및 판독이 고속으로 수행되고, 장기간 동안 기억 유지가 가능하게 되며, 소비 전력을 충분히 저감시킬 수 있다. Thus, by employing a semiconductor device described in the above embodiment, even when the same, the writing and reading of information is carried out at a high speed, the memory are retained, and allows for a long period of time, it is possible to sufficiently reduce the power consumption. 또한, 외부로부터 물, 수분 등이 침입하는 영향을 받기 어려우며 신뢰성이 높은 반도체 장치로 할 수 있다. In addition, it can be difficult to be affected by the water, water invasion from the outside highly reliable semiconductor device.

도 11에 전자 기기의 구체적인 예를 도시하였다. In Figure 11 it is shown a specific example of an electronic apparatus. 도 11의 (A) 및 도 11의 (B)는 폴더형 태블릿 단말이다. (A) and (B) of Fig. 11 Fig. 11 is a folder type terminal tablet. 도 11의 (A)는 펼친 상태의 태블릿 단말이며, 하우징(9630), 표시부(9631a), 표시부(9631b), 표시 모드 전환 스위치(9034), 전원 스위치(9035), 전력 절약 모드 전환 스위치(9036), 잠금쇠(9033), 조작 스위치(9038)를 갖는다. (A) of Fig. 11 is a tablet, a terminal of an open state, the housing (9630), a display (9631a), a display (9631b), the display mode change-over switch (9034), power switch (9035), a power-save mode change-over switch (9036 ), the catch (9033), has an operating switch (9038).

실시형태 1에 기재된 반도체 장치는, 표시부(9631a), 표시부(9631b)에 사용할 수 있고, 신뢰성이 높은 태블릿 단말로 할 수 있다. The semiconductor device described in Embodiment 1, can be used in the display portion (9631a), a display (9631b), it is reliable and can be as high tablet terminals. 또한, 상술한 실시형태에 기재된 반도체 장치를 본 실시형태의 반도체 장치에 적용하여도 좋다. In addition, the may be applied to the semiconductor device described in the above embodiment to the semiconductor device of the present embodiment.

표시부(9631a)는 일부를 터치 패널의 영역(9632a)으로 할 수 있으며, 표시된 조작 키(9638)를 터치함으로써 데이터를 입력할 수 있다. Display unit (9631a) may in some area (9632a) of the touch panel, it is possible to enter data by touching the displayed operation key (9638). 또한, 표시부(9631a)에 있어서는, 일례로서 절반의 영역이 표시만의 기능을 가지는 구성, 나머지 절반의 영역이 터치 패널의 기능을 가지는 구성을 나타내지만 이 구성에 한정되지 않는다. Further, in the display portion (9631a), but the area of ​​the half not limited to the configuration, only the area of ​​the other half represent the configuration having a function of a touch panel is configured having a function of only shown as an example. 표시부(9631a)의 전체 면에 키보드 버튼을 표시시킨 터치 패널로 하여, 표시부(9631b)를 표시 화면으로서 사용할 수 있다. And a touch panel that displays a keyboard button on the entire surface of the display section (9631a), may use a display unit (9631b) as the display screen.

또한, 표시부(9631b)에서도 표시부(9631a)와 마찬가지로 표시부(9631b)의 일부를 터치 패널의 영역(9632b)으로 할 수 있다. Further, it is possible to display in a part of the (9631b) display unit as in the (9631a) display section (9631b) to the area (9632b) of the touch panel. 또한, 터치 패널의 키보드 표시 전환 버튼(9639)이 표시되어 있는 위치를 손가락이나 스타일러스 등으로 터치함으로써 표시부(9631b)에 키보드 버튼을 표시할 수 있다. In addition, it is possible to display a keyboard button, the location of a keyboard display switching button (9639) on the touch panel is displayed on the display unit (9631b), by touch with a finger or stylus or the like.

또한, 터치 패널의 영역(9632a)과 터치 패널의 영역(9632b)에 대하여 동시에 터치 입력을 수행할 수도 있다. Further, with respect to the area (9632a) and the area (9632b) of the touch panel of the touch panel at the same time it may also perform a touch input.

또한, 표시 모드 전환 스위치(9034)는 세로 표시 또는 가로 표시 등 표시 방향을 전환하며, 흑백 표시나 컬러 표시의 전환 등을 선택할 수 있다. The display mode change-over switch (9034) is converted, and the display direction of display, such as vertical or horizontal display, it is possible to select a switch, such as a black and white display or a color display. 전력 절약 모드 전환 스위치(9036)는 태블릿 단말에 내장된 광 센서로 검출되는 사용시의 외광의 광량에 따라 표시의 휘도를 최적으로 할 수 있다. Power-save mode change-over switch (9036) may be the brightness of the display in response to the light quantity of the infrared light that is detected by using the optical sensor included in the terminal at the best tablet. 태블릿 단말은 광 센서뿐만 아니라, 자이로 센서, 가속도 센서 등 기울기를 검출하는 센서와 같은 다른 검출 장치를 내장하여도 좋다. Tablet terminal, as well as an optical sensor, may be a built-in other detection devices, such as a sensor for detecting inclination, such as a gyro sensor, an acceleration sensor.

또한, 도 11의 (A)에서는 표시부(9631b)와 표시부(9631a)의 표시 면적이 같은 예를 도시하였지만 이것에 특별히 한정되지 않고, 서로 크기가 상이하여도 좋고 표시 품질도 상이하여도 좋다. Further, (A) of Figure 11 but showing an example of the display of the display area (9631b) and the display (9631a) is not particularly limited thereto, and may be the size different from the display quality also may be different from each other. 예를 들어, 한쪽이 다른 쪽보다 고정세한 표시가 가능한 표시 패널로 하여도 좋다. For example, one side may be available in the display panel to display the three fixing the other.

도 11의 (B)는 닫은 상태의 태블릿 단말이며, 하우징(9630), 태양 전지(9633), 충방전 제어 회로(9634), 배터리(9635), DCDC 컨버터(9636)를 갖는다. (B) of Fig. 11 is a tablet terminal closed, has a housing (9630), a solar cell (9633), charging and discharging control circuit (9634), the battery (9635), DCDC converter (9636). 또한, 도 11의 (B)에는 충방전 제어 회로(9634)의 일례로서 배터리(9635), DCDC 컨버터(9636)를 갖는 구성을 도시하였다. Further, in the illustrated configuration having a battery (9635), DCDC converter (9636) as an example of the charging and discharging control circuit (9634) (B) of Fig.

또한, 태블릿 단말은 접을 수 있기 때문에, 사용하지 않을 때는 하우징(9630)을 닫은 상태로 할 수 있다. In addition, the tablet terminal, since the foldable, when not in use can be closed by a housing (9630). 따라서, 표시부(9631a), 표시부(9631b)를 보호할 수 있기 때문에 내구성이 우수하며 장기 사용의 관점에서 보아도 신뢰성이 우수한 태블릿 단말을 제공할 수 있다. Therefore, the durability is excellent because it can protect the display unit (9631a), a display (9631b), and can provide a tablet having excellent reliability perceiving terminal in terms of long-term use.

또한, 도 11의 (A) 및 도 11의 (B)에 도시한 태블릿 단말은, 다양한 정보(정지 영상, 동영상, 텍스트 영상 등)를 표시하는 기능, 달력, 날짜, 또는 시각 등을 표시부에 표시하는 기능, 표시부에 표시한 정보를 터치 입력 조작하거나 편집하는 터치 입력 기능, 각종 소프트웨어(프로그램)에 의하여 처리를 제어하는 기능 등을 가질 수 있다. Further, a tablet terminal shown in (A) and 11 (B) of Figure 11, display the function, a calendar, date, or time, such as displaying a variety of information (still image, video, text, image, etc.) on the display unit function, and may have such a touch input function of a touch input operation, edit the information displayed on the display unit, a function of controlling processing by various kinds of software (programs) that.

본 실시형태에 기재된 구성, 방법은 다른 실시형태에 기재된 구성, 방법 등과 적절히 조합하여 사용할 수 있다. The invention described in this embodiment, the method may be used appropriately in combination with the configuration, the method described in the other embodiments.

10a: 스퍼터링 장치 10a: sputtering apparatus
10b: 스퍼터링 장치 10b: a sputtering apparatus
10c: 스퍼터링 장치 10c: sputtering apparatus
11: 기판 공급실 11: substrate supply chamber
12a: 로드록실 12a: the load lock
12b: 로드록실 12b: load lock
13: 반송실 13: transport chamber
14: 카세트 포트 14: cassette port
15: 기판 가열실 15: substrate heating room
16: 기판 가열실 16: substrate heating room
104: 절연층 104: insulating layer
104a: 절연층 104a: an insulating layer
104b: 절연층 104b: an insulating layer
108: 산화물 반도체 적층 108: oxide semiconductor laminate
108a: 제 1 산화물 반도체층 108a: a first oxide semiconductor layer
108b: 제 2 산화물 반도체층 108b: second oxide semiconductor layer
108c: 제 3 산화물 반도체층 108c: a third oxide semiconductor layer
112: 절연층 112: insulating layer
112a: 절연층 112a: an insulating layer
112b: 절연층 112b: an insulating layer
250: 메모리 셀 250: memory cells
251: 메모리 셀 어레이 251: a memory cell array
251a: 메모리 셀 어레이 251a: a memory cell array
251b: 메모리 셀 어레이 251b: a memory cell array
253: 주변 회로 253: peripheral circuits
254: 용량 소자 254: capacitor element
260: 트랜지스터 260: transistor
262: 트랜지스터 262: transistor
264: 용량 소자 264: capacitor element
310: 트랜지스터 310: transistor
320: 트랜지스터 320: transistor
330: 트랜지스터 330: transistor
340: 트랜지스터 340: transistor
350: 트랜지스터 350: transistor
360: 트랜지스터 360: Transistors
370: 트랜지스터 370: transistor
400: 기판 400: board
402: 게이트 전극층 402: gate electrode
404: 절연층 404: insulating layer
404a: 절연층 404a: an insulating layer
404b: 절연층 404b: an insulating layer
408: 산화물 반도체 적층 408: oxide semiconductor laminate
408a: 제 1 산화물 반도체층 408a: a first oxide semiconductor layer
408b: 제 2 산화물 반도체층 408b: second oxide semiconductor layer
408c: 제 3 산화물 반도체층 408c: a third oxide semiconductor layer
410a: 소스 전극층 410a: a source electrode
410b: 드레인 전극층 410b: drain electrode layer
412: 게이트 절연층 412: a gate insulating layer
412a: 게이트 절연층 412a: gate insulating layer
412b: 게이트 절연층 412b: gate insulating layer
414: 절연층 414: insulating layer
414a: 절연층 414a: an insulating layer
414b: 절연층 414b: an insulating layer
416: 게이트 전극층 416: gate electrode
520: 트랜지스터 520: transistor
801: 트랜지스터 801: transistor
802: 트랜지스터 802: transistor
803: 트랜지스터 803: transistor
804: 트랜지스터 804: transistor
811: 트랜지스터 811: transistor
812: 트랜지스터 812: transistor
813: 트랜지스터 813: transistor
814: 트랜지스터 814: transistor
901: RF 회로 901: RF circuit
902: 아날로그 베이스밴드 회로 902: analog baseband circuitry
903: 디지털 베이스밴드 회로 903: digital baseband circuitry
904: 배터리 904: Battery
905: 전원 회로 905: power supply circuit
906: 애플리케이션 프로세서 906: Applications Processor
907: CPU 907: CPU
908: DSP 908: DSP
910: 플래시 메모리 910: Flash Memory
911: 디스플레이 컨트롤러 911: Display Controller
912: 메모리 회로 912: memory circuit
913: 디스플레이 913: Display
914: 표시부 914: display
915: 소스 드라이버 915: Source Driver
916: 게이트 드라이버 916: gate driver
917: 음성 회로 917: speech circuit
918: 키보드 918: Keyboard
919: 터치 센서 919: Touch Sensor
950: 메모리 회로 950: memory circuit
951: 메모리 컨트롤러 951: Memory Controller
952: 메모리 952: Memory
953: 메모리 953: Memory
954: 스위치 954: switch
955: 스위치 955: switch
956: 디스플레이 컨트롤러 956: Display Controller
957: 디스플레이 957: Display
1001: 배터리 1001: Battery
1002: 전원 회로 1002: Power Circuit
1003: 마이크로프로세서 1003: microprocessor
1004: 플래시 메모리 1004: Flash Memory
1005: 음성 회로 1005: Voice circuit
1006: 키보드 1006: Keyboard
1007: 메모리 회로 1007: a memory circuit
1008: 터치 패널 1008: Touch panel
1009: 디스플레이 1009: Display
1010: 디스플레이 컨트롤러 1010: Display Controller
9033: 잠금쇠 9033: catch
9034: 스위치 9034: Switches
9035: 전원 스위치 9035: Power switch
9036: 스위치 9036: Switches
9038: 조작 스위치 9038: Operation Switch
9630: 하우징 9630: Housing
9631a: 표시부 9631a: display
9631b: 표시부 9631b: display
9632a: 영역 9632a: Area
9632b: 영역 9632b: Area
9633: 태양 전지 9633: Solar
9634: 충방전 제어 회로 9634: charging and discharging control circuit
9635: 배터리 9635: Battery
9636: DCDC 컨버터 9636: DCDC converter
9638: 조작 키 9638: Operation keys
9639: 버튼 9639: Button

Claims (18)

  1. 반도체 장치에 있어서, In the semiconductor device,
    산화물 반도체 적층과; Oxide semiconductor lamination;
    상기 산화물 반도체 적층과 중첩되는 영역을 포함한 게이트 전극층과; A gate electrode layer including a region overlapping with the oxide semiconductor lamination;
    상기 산화물 반도체 적층과 상기 게이트 전극층 사이의 게이트 절연층과; A gate insulating layer between the oxide semiconductor stacked from the gate electrode layer and;
    상기 산화물 반도체 적층과 전기적으로 접속된 제 1 전극층 및 제 2 전극층을 포함하고, The oxide contains a semiconductor laminate and electrically a first electrode and a second electrode connected to,
    상기 산화물 반도체 적층은, 비정질 구조를 포함한 제 1 산화물 반도체층, 상기 제 1 산화물 반도체층 위의 결정 구조를 포함한 제 2 산화물 반도체층, 및 상기 제 2 산화물 반도체층 위의 제 3 산화물 반도체층을 적어도 포함하고, The oxide semiconductor lamination is characterized in that the first oxide semiconductor layer, a second oxide semiconductor layer including crystal structure over the first oxide semiconductor layer, and the second oxide third oxide semiconductor layer over the semiconductor layer containing an amorphous structure at least and including,
    상기 제 1 산화물 반도체층 및 상기 제 3 산화물 반도체층 각각은 InM X Zn Y O Z (X≥1, Y>1, Z>0, 및 M은 Ga, Mg, Hf, Al, Sn, Zr, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, 및 Lu로부터 선택된 하나 또는 복수의 금속 원소)로 표기되는 층을 포함하고, Each of the first oxide semiconductor layer and the third oxide semiconductor layer is InM X Zn Y O Z (X≥1 , Y> 1, Z> 0, and M is Ga, Mg, Hf, Al, Sn, Zr, La , and including Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, and a layer denoted by a single or a plurality of metal element) selected from Lu,
    상기 제 2 산화물 반도체층은 인듐 아연 산화물층을 포함하는, 반도체 장치. The semiconductor device of the second oxide semiconductor layer comprises indium zinc oxide layer.
  2. 제1항에 있어서, According to claim 1,
    상기 제 1 산화물 반도체층 또는 상기 제 3 산화물 반도체층에 함유되는 실리콘의 농도는 3×10 18 /cm 3 이하인, 반도체 장치. The first oxide semiconductor layer or the third oxide concentration of silicon contained in the semiconductor layer is not more than 3 × 10 18 / cm 3, the semiconductor device.
  3. 제1항에 있어서, According to claim 1,
    상기 제 1 산화물 반도체층 또는 상기 제 3 산화물 반도체층에 함유되는 탄소의 농도는 3×10 18 /cm 3 이하인, 반도체 장치. The first oxide semiconductor layer and the third oxide, or the concentration of carbon contained in the semiconductor layer is not more than 3 × 10 18 / cm 3, the semiconductor device.
  4. 반도체 장치에 있어서, In the semiconductor device,
    산화물 반도체 적층과; Oxide semiconductor lamination;
    상기 산화물 반도체 적층과 중첩되는 영역을 포함한 게이트 전극층과; A gate electrode layer including a region overlapping with the oxide semiconductor lamination;
    상기 산화물 반도체 적층과 상기 게이트 전극층 사이의 게이트 절연층과; A gate insulating layer between the oxide semiconductor stacked from the gate electrode layer and;
    상기 산화물 반도체 적층과 전기적으로 접속된 제 1 전극층 및 제 2 전극층을 포함하고, The oxide contains a semiconductor laminate and electrically a first electrode and a second electrode connected to,
    상기 산화물 반도체 적층은, 비정질 구조를 포함한 제 1 산화물 반도체층, 상기 제 1 산화물 반도체층 위의 결정 구조를 포함한 제 2 산화물 반도체층, 및 상기 제 2 산화물 반도체층 위의 비정질 구조를 포함한 제 3 산화물 반도체층을 적어도 포함하고, The oxide semiconductor stack includes a first oxide semiconductor layer containing an amorphous structure, the second oxide semiconductor layer containing a crystal structure on the first oxide semiconductor layer, and a third oxide including an amorphous structure on the second oxide semiconductor layer including at least a semiconductor layer, and
    상기 제 1 산화물 반도체층 및 상기 제 3 산화물 반도체층 각각은 InM X Zn Y O Z (X≥1, Y>1, Z>0, 및 M은 Ga, Mg, Hf, Al, Sn, Zr, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, 및 Lu로부터 선택된 하나 또는 복수의 금속 원소)로 표기되는 층을 포함하고, Each of the first oxide semiconductor layer and the third oxide semiconductor layer is InM X Zn Y O Z (X≥1 , Y> 1, Z> 0, and M is Ga, Mg, Hf, Al, Sn, Zr, La , and including Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, and a layer denoted by a single or a plurality of metal element) selected from Lu,
    상기 제 2 산화물 반도체층은 인듐 아연 산화물층을 포함하는, 반도체 장치. The semiconductor device of the second oxide semiconductor layer comprises indium zinc oxide layer.
  5. 제4항에 있어서, 5. The method of claim 4,
    상기 제 1 산화물 반도체층 또는 상기 제 3 산화물 반도체층에 함유되는 실리콘의 농도는 3×10 18 /cm 3 이하인, 반도체 장치. The first oxide semiconductor layer or the third oxide concentration of silicon contained in the semiconductor layer is not more than 3 × 10 18 / cm 3, the semiconductor device.
  6. 제4항에 있어서, 5. The method of claim 4,
    상기 제 1 산화물 반도체층 또는 상기 제 3 산화물 반도체층에 함유되는 탄소의 농도는 3×10 18 /cm 3 이하인, 반도체 장치. The first oxide semiconductor layer and the third oxide, or the concentration of carbon contained in the semiconductor layer is not more than 3 × 10 18 / cm 3, the semiconductor device.
  7. 반도체 장치에 있어서, In the semiconductor device,
    산화물 반도체 적층과; Oxide semiconductor lamination;
    상기 산화물 반도체 적층과 중첩되는 영역을 포함한 게이트 전극층과; A gate electrode layer including a region overlapping with the oxide semiconductor lamination;
    상기 산화물 반도체 적층과 상기 게이트 전극층 사이의 게이트 절연층과; A gate insulating layer between the oxide semiconductor stacked from the gate electrode layer and;
    상기 산화물 반도체 적층과 전기적으로 접속된 제 1 전극층 및 제 2 전극층을 포함하고, The oxide contains a semiconductor laminate and electrically a first electrode and a second electrode connected to,
    상기 산화물 반도체 적층은, 비정질 구조를 포함한 제 1 산화물 반도체층, 상기 제 1 산화물 반도체층 위의 결정 구조를 포함한 제 2 산화물 반도체층, 및 상기 제 2 산화물 반도체층 위의 결정 구조를 포함한 제 3 산화물 반도체층을 적어도 포함하고, The oxide semiconductor lamination, and the third containing the first oxide semiconductor layer, the first oxide semiconductor layer a second oxide semiconductor layer including the crystal structure of the above, and the second oxide crystal on the semiconductor layer structure including an amorphous structure oxide including at least a semiconductor layer, and
    상기 제 1 산화물 반도체층 및 상기 제 3 산화물 반도체층 각각은 InM X Zn Y O Z (X≥1, Y>1, Z>0, 및 M은 Ga, Mg, Hf, Al, Sn, Zr, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, 및 Lu로부터 선택된 하나 또는 복수의 금속 원소)로 표기되는 층을 포함하고, Each of the first oxide semiconductor layer and the third oxide semiconductor layer is InM X Zn Y O Z (X≥1 , Y> 1, Z> 0, and M is Ga, Mg, Hf, Al, Sn, Zr, La , and including Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, and a layer denoted by a single or a plurality of metal element) selected from Lu,
    상기 제 2 산화물 반도체층은 인듐 아연 산화물층을 포함하는, 반도체 장치. The semiconductor device of the second oxide semiconductor layer comprises indium zinc oxide layer.
  8. 제7항에 있어서, The method of claim 7,
    상기 제 1 산화물 반도체층 또는 상기 제 3 산화물 반도체층에 함유되는 실리콘의 농도는 3×10 18 /cm 3 이하인, 반도체 장치. The first oxide semiconductor layer or the third oxide concentration of silicon contained in the semiconductor layer is not more than 3 × 10 18 / cm 3, the semiconductor device.
  9. 제7항에 있어서, The method of claim 7,
    상기 제 1 산화물 반도체층 또는 상기 제 3 산화물 반도체층에 함유되는 탄소의 농도는 3×10 18 /cm 3 이하인, 반도체 장치. The first oxide semiconductor layer and the third oxide, or the concentration of carbon contained in the semiconductor layer is not more than 3 × 10 18 / cm 3, the semiconductor device.
  10. 반도체 장치에 있어서, In the semiconductor device,
    산화물 반도체 적층과; Oxide semiconductor lamination;
    상기 산화물 반도체 적층과 중첩되는 영역을 포함한 제 1 게이트 전극층과; A first gate electrode layer including a region overlapping with the oxide semiconductor lamination;
    상기 산화물 반도체 적층과 상기 제 1 게이트 전극층 사이의 제 1 게이트 절연층과; A first gate insulating layer between the oxide semiconductor laminate and the first gate electrode layer;
    상기 산화물 반도체 적층과 전기적으로 접속된 제 1 전극층 및 제 2 전극층과; A first electrode and a second electrode connected to the oxide semiconductor stacked and electrically;
    상기 산화물 반도체 적층과 중첩되는 영역을 포함한 제 2 게이트 전극층과; A second gate electrode layer including a region overlapping with the oxide semiconductor lamination;
    상기 산화물 반도체 적층과 상기 제 2 게이트 전극층 사이의 제 2 게이트 절연층으로서, 상기 산화물 반도체 적층이 상기 제 1 게이트 절연층과 상기 제 2 게이트 절연층 사이에 있는, 상기 제 2 게이트 절연층을 포함하고, A second gate insulating layer between the oxide semiconductor stack and the second gate electrode, and wherein the oxide semiconductor laminate including the second gate insulating layer between the first gate insulating layer and the second gate insulating layer ,
    상기 산화물 반도체 적층은, 비정질 구조를 포함한 제 1 산화물 반도체층, 상기 제 1 산화물 반도체층 위의 결정 구조를 포함한 제 2 산화물 반도체층, 및 상기 제 2 산화물 반도체층 위의 제 3 산화물 반도체층을 적어도 포함하고, The oxide semiconductor lamination is characterized in that the first oxide semiconductor layer, a second oxide semiconductor layer including crystal structure over the first oxide semiconductor layer, and the second oxide third oxide semiconductor layer over the semiconductor layer containing an amorphous structure at least and including,
    상기 제 1 산화물 반도체층 및 상기 제 3 산화물 반도체층 각각은 InM X Zn Y O Z (X≥1, Y>1, Z>0, 및 M은 Ga, Mg, Hf, Al, Sn, Zr, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu로부터 선택된 하나 또는 복수의 금속 원소)로 표기되는 층을 포함하고, Each of the first oxide semiconductor layer and the third oxide semiconductor layer is InM X Zn Y O Z (X≥1 , Y> 1, Z> 0, and M is Ga, Mg, Hf, Al, Sn, Zr, La , and including Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, layer denoted by a single or a plurality of metal element) selected from Lu,
    상기 제 2 산화물 반도체층은 인듐 아연 산화물층을 포함하는, 반도체 장치. The semiconductor device of the second oxide semiconductor layer comprises indium zinc oxide layer.
  11. 제10항에 있어서, 11. The method of claim 10,
    상기 제 1 산화물 반도체층 또는 상기 제 3 산화물 반도체층에 함유되는 실리콘의 농도는 3×10 18 /cm 3 이하인, 반도체 장치. The first oxide semiconductor layer or the third oxide concentration of silicon contained in the semiconductor layer is not more than 3 × 10 18 / cm 3, the semiconductor device.
  12. 제10항에 있어서, 11. The method of claim 10,
    상기 제 1 산화물 반도체층 또는 상기 제 3 산화물 반도체층에 함유되는 탄소의 농도는 3×10 18 /cm 3 이하인, 반도체 장치. The first oxide semiconductor layer and the third oxide, or the concentration of carbon contained in the semiconductor layer is not more than 3 × 10 18 / cm 3, the semiconductor device.
  13. 반도체 장치에 있어서, In the semiconductor device,
    산화물 반도체 적층과; Oxide semiconductor lamination;
    상기 산화물 반도체 적층과 중첩되는 영역을 포함한 제 1 게이트 전극층과; A first gate electrode layer including a region overlapping with the oxide semiconductor lamination;
    상기 산화물 반도체 적층과 상기 제 1 게이트 전극층 사이의 제 1 게이트 절연층과; A first gate insulating layer between the oxide semiconductor laminate and the first gate electrode layer;
    상기 산화물 반도체 적층과 전기적으로 접속된 제 1 전극층 및 제 2 전극층과; A first electrode and a second electrode connected to the oxide semiconductor stacked and electrically;
    상기 산화물 반도체 적층과 중첩되는 영역을 포함한 제 2 게이트 전극층과; A second gate electrode layer including a region overlapping with the oxide semiconductor lamination;
    상기 산화물 반도체 적층과 상기 제 2 게이트 전극층 사이의 제 2 게이트 절연층으로서, 상기 산화물 반도체 적층이 상기 제 1 게이트 절연층과 상기 제 2 게이트 절연층 사이에 있는, 상기 제 2 게이트 절연층을 포함하고, A second gate insulating layer between the oxide semiconductor stack and the second gate electrode, and wherein the oxide semiconductor laminate including the second gate insulating layer between the first gate insulating layer and the second gate insulating layer ,
    상기 산화물 반도체 적층은, 비정질 구조를 포함한 제 1 산화물 반도체층, 상기 제 1 산화물 반도체층 위의 결정 구조를 포함한 제 2 산화물 반도체층, 및 상기 제 2 산화물 반도체층 위의 비정질 구조를 포함한 제 3 산화물 반도체층을 적어도 포함하고, The oxide semiconductor stack includes a first oxide semiconductor layer containing an amorphous structure, the second oxide semiconductor layer containing a crystal structure on the first oxide semiconductor layer, and a third oxide including an amorphous structure on the second oxide semiconductor layer including at least a semiconductor layer, and
    상기 제 1 산화물 반도체층 및 상기 제 3 산화물 반도체층 각각은 InM X Zn Y O Z (X≥1, Y>1, Z>0, 및 M은 Ga, Mg, Hf, Al, Sn, Zr, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu로부터 선택된 하나 또는 복수의 금속 원소)로 표기되는 층을 포함하고, Each of the first oxide semiconductor layer and the third oxide semiconductor layer is InM X Zn Y O Z (X≥1 , Y> 1, Z> 0, and M is Ga, Mg, Hf, Al, Sn, Zr, La , and including Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, layer denoted by a single or a plurality of metal element) selected from Lu,
    상기 제 2 산화물 반도체층은 인듐 아연 산화물층을 포함하는, 반도체 장치. The semiconductor device of the second oxide semiconductor layer comprises indium zinc oxide layer.
  14. 제13항에 있어서, 14. The method of claim 13,
    상기 제 1 산화물 반도체층 또는 상기 제 3 산화물 반도체층에 함유되는 실리콘의 농도는 3×10 18 /cm 3 이하인, 반도체 장치. The first oxide semiconductor layer or the third oxide concentration of silicon contained in the semiconductor layer is not more than 3 × 10 18 / cm 3, the semiconductor device.
  15. 제13항에 있어서, 14. The method of claim 13,
    상기 제 1 산화물 반도체층 또는 상기 제 3 산화물 반도체층에 함유되는 탄소의 농도는 3×10 18 /cm 3 이하인, 반도체 장치. The first oxide semiconductor layer and the third oxide, or the concentration of carbon contained in the semiconductor layer is not more than 3 × 10 18 / cm 3, the semiconductor device.
  16. 반도체 장치에 있어서, In the semiconductor device,
    산화물 반도체 적층과; Oxide semiconductor lamination;
    상기 산화물 반도체 적층과 중첩되는 영역을 포함한 제 1 게이트 전극층과; A first gate electrode layer including a region overlapping with the oxide semiconductor lamination;
    상기 산화물 반도체 적층과 상기 제 1 게이트 전극층 사이의 제 1 게이트 절연층과; A first gate insulating layer between the oxide semiconductor laminate and the first gate electrode layer;
    상기 산화물 반도체 적층과 전기적으로 접속된 제 1 전극층 및 제 2 전극층과; A first electrode and a second electrode connected to the oxide semiconductor stacked and electrically;
    상기 산화물 반도체 적층과 중첩되는 영역을 포함한 제 2 게이트 전극층과; A second gate electrode layer including a region overlapping with the oxide semiconductor lamination;
    상기 산화물 반도체 적층과 상기 제 2 게이트 전극층 사이의 제 2 게이트 절연층으로서, 상기 산화물 반도체 적층이 상기 제 1 게이트 절연층과 상기 제 2 게이트 절연층 사이에 있는, 상기 제 2 게이트 절연층을 포함하고, A second gate insulating layer between the oxide semiconductor stack and the second gate electrode, and wherein the oxide semiconductor laminate including the second gate insulating layer between the first gate insulating layer and the second gate insulating layer ,
    상기 산화물 반도체 적층은, 비정질 구조를 포함한 제 1 산화물 반도체층, 상기 제 1 산화물 반도체층 위의 결정 구조를 포함한 제 2 산화물 반도체층, 및 상기 제 2 산화물 반도체층 위의 결정 구조를 포함한 제 3 산화물 반도체층을 적어도 포함하고, The oxide semiconductor lamination, and the third containing the first oxide semiconductor layer, the first oxide semiconductor layer a second oxide semiconductor layer including the crystal structure of the above, and the second oxide crystal on the semiconductor layer structure including an amorphous structure oxide including at least a semiconductor layer, and
    상기 제 1 산화물 반도체층 및 상기 제 3 산화물 반도체층 각각은 InM X Zn Y O Z (X≥1, Y>1, Z>0, 및 M은 Ga, Mg, Hf, Al, Sn, Zr, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu로부터 선택된 하나 또는 복수의 금속 원소)로 표기되는 층을 포함하고, Each of the first oxide semiconductor layer and the third oxide semiconductor layer is InM X Zn Y O Z (X≥1 , Y> 1, Z> 0, and M is Ga, Mg, Hf, Al, Sn, Zr, La , and including Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, layer denoted by a single or a plurality of metal element) selected from Lu,
    상기 제 2 산화물 반도체층은 인듐 아연 산화물층을 포함하는, 반도체 장치. The semiconductor device of the second oxide semiconductor layer comprises indium zinc oxide layer.
  17. 제16항에 있어서, 17. The method of claim 16,
    상기 제 1 산화물 반도체층 또는 상기 제 3 산화물 반도체층에 함유되는 실리콘의 농도는 3×10 18 /cm 3 이하인, 반도체 장치. The first oxide semiconductor layer or the third oxide concentration of silicon contained in the semiconductor layer is not more than 3 × 10 18 / cm 3, the semiconductor device.
  18. 제16항에 있어서, 17. The method of claim 16,
    상기 제 1 산화물 반도체층 또는 상기 제 3 산화물 반도체층에 함유되는 탄소의 농도는 3×10 18 /cm 3 이하인, 반도체 장치. The first oxide semiconductor layer and the third oxide, or the concentration of carbon contained in the semiconductor layer is not more than 3 × 10 18 / cm 3, the semiconductor device.
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