KR20140013047A - 메모리 셀, 메모리 셀을 형성하는 방법 및 메모리 어레이를 형성하는 방법 - Google Patents

메모리 셀, 메모리 셀을 형성하는 방법 및 메모리 어레이를 형성하는 방법 Download PDF

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Abstract

일부 실시예는 한 쌍의 전극 사이에 다수의 프로그래밍가능한 물질 구조물을 구비하는 메모리 셀을 포함한다. 상기 프로그래밍가능한 물질 구조물 중 하나는 제1 에지를 구비하고, 상기 프로그래밍가능한 물질 구조물 중 다른 하나는 상기 제1 에지와 접촉하는 제2 에지를 구비한다. 일부 실시예는 메모리 셀의 어레이를 형성하는 방법을 포함한다. 제1 프로그래밍가능한 물질 세그먼트는 바텀 전극 상에 형성된다. 상기 제1 프로그래밍가능한 물질 세그먼트는 제1 축을 따라 연장된다. 제2 프로그래밍가능한 물질의 라인은 상기 제1 프로그래밍가능한 물질 세그먼트 상에 형성되고, 상기 제1 축과 교차하는 제2 축을 따라 연장되도록 형성된다. 상기 제2 프로그래밍가능한 물질 라인은 상기 제1 프로그래밍가능한 물질 세그먼트의 상부 표면과 접촉하는 하부 표면을 구비한다. 탑 전극 라인은 상기 제2 프로그래밍가능한 물질 라인 상에 형성된다.

Description

메모리 셀, 메모리 셀을 형성하는 방법 및 메모리 어레이를 형성하는 방법{MEMORY CELLS, METHODS OF FORMING MEMORY CELLS AND METHODS OF FORMING MEMORY ARRAYS}
본 발명은 메모리 셀, 메모리 셀을 형성하는 방법 및 메모리 어레이를 형성하는 방법에 관한 것이다.
메모리는 집적 회로의 일 유형이고, 컴퓨터 시스템에서 데이터를 저장하는데 사용된다. 집적된 메모리는 통상적으로 개별 메모리 셀의 하나 이상의 어레이로 제조된다. 메모리 셀은 적어도 2개의 상이한 선택가능한 상태에서 메모리를 유지(retain)하거나 저장하도록 구성된다. 바이너리 시스템에서, 상태는 "0" 또는 "1"로 고려된다. 다른 시스템에서, 적어도 일부 개별 메모리 셀은 2개를 초과하는 정보 레벨 또는 상태를 저장하도록 구성될 수 있다.
메모리의 일 유형은 상 변화 랜덤 액세스 메모리(phase change random access memory: PCRAM)이다. 이러한 메모리는 프로그래밍가능한 물질로 상 변화 물질을 사용한다. PCRAM에서 사용될 수 있는 예시적인 상 변화 물질은 여러 칼코게나이드(chalcogenide)와 같은 오보닉 물질(ovonic material)이다.
상 변화 물질은 적절한 전기 자극의 적용을 통해 하나의 상(phase)으로부터 또 다른 상으로 가역적으로 변환된다. 각 상은 메모리 상태로 사용될 수 있고, 따라서 개별 PCRAM 셀은 상 변화 물질의 2개의 유도가능한 상에 대응하는 2개의 선택가능한 메모리 상태를 구비할 수 있다.
PCRAM 셀은 한 쌍의 전극 사이에 상 변화 물질의 볼륨(volume)을 포함할 수 있다. 이 볼륨의 일부(portion)는 셀의 동작 동안 상을 변화시킬 수 있고, 이러한 일부(portion)는 스위칭 볼륨(switching volume)이라고 지칭될 수 있다. 스위칭 볼륨은 종종 상 변화 물질의 전체 볼륨 중 작은 부분(small fraction)이고, 따라서 메모리 셀 내 상 변화 물질의 대다수는 셀의 동작 동안 정적 상(static phase)으로 유지될 수 있다.
도 1은 한 쌍의 전극(12 및 16) 사이에 상 변화 물질(14)을 포함하는 종래 기술의 메모리 셀(10)을 도시한다. 상 변화 물질은 내부에 스위칭 볼륨(18)을 구비하고, 이러한 스위칭 볼륨은 바텀 전극(bottom electrode)(12) 상에 직접 그리고 이에 대해서 접하여 존재한다. 스위칭 볼륨의 외부 경계는 도면에서 대시 라인(19)으로 예시되어 있다.
동작 시, 바텀 전극은 스위칭 볼륨 내 온도를 상승시키는 히터로서 기능하여 상 변화 물질 내 자체 발열과 함께 상 변화를 야기할 수 있다. 구역(region)(21)은 바텀 전극에 대해서 직접 접해(directly against) 있는 스위칭 볼륨의 일부(part)에 대응한다. 이러한 구역은 바텀 전극을 통해 열이 손실되지 않는 이상적인 종래 기술의 상황에서 메모리 셀의 동작 동안 스위칭 볼륨 물질에서 최고 온도 구역이 될 수 있다.
도 1의 구성에 따른 문제는 바텀 전극을 통해 스위칭 볼륨으로부터 열이 손실될 수 있다는 것이다. 이러한 열 손실은 메모리 셀의 동작 효율을 감소시킨다. 또 다른 문제는 스위칭 볼륨의 최고 온도 구역이 전극을 통한 열 손실로 인해 바텀 전극으로부터 먼 곳으로 시프트될 수 있어, 더 높은 온도 요구조건(requirement) 및 프로그래밍 전류 요구조건을 초래할 수 있다는 것이다. 일부 종래 기술의 구조물(construction)은 상 변화 물질의 용융점(melting point)보다 훨씬 더 뜨거운 상 변화 물질의 최고 온도 구역을 구비할 수 있고, 이는 시간에 따라 메모리 셀에 유해하거나 및/또는 과도한 전력 소비를 초래할 수 있다. 또한, 도 1의 종래 기술의 메모리 구성은 전극 표면을 완전히 커버하는 큰 스위칭 볼륨 단면 영역을 요구하여, 높은 프로그래밍 전류 요구조건을 초래할 수 있다. 따라서 도 1의 종래 기술의 메모리 셀 과 연관된 문제를 완화하거나 방지하는 새로운 메모리 셀을 개발하는 것이 요구된다.
도 1은 종래 기술의 PCRAM 셀의 도식적 단면도;
도 2는 셀의 프로그래밍가능한 물질 내 중앙에 위치된 스위칭 볼륨을 구비하는 예시적인 PCRAM 셀의 도식적 단면도;
도 3은 예시적인 실시예 PCRAM 셀의 도식적 3차원 도면;
도 4는 도 3의 PCRAM 셀의 프로그래밍가능한 물질 판(plate)들 사이의 중첩 (overlap) 구역을 도시한 도면;
도 5는 또 다른 예시적인 실시예 PCRAM 셀의 3차원 도면;
도 6은 도 5의 PCRAM 셀에 사용될 수 있는 여러 메모리 상태를 그래프로 도시한 도면;
도 7은 또 다른 예시적인 실시예 PCRAM 셀의 3차원 도면;
도 8은 도 7의 PCRAM 셀에 사용될 수 있는 여러 메모리 상태를 그래프로 도시한 도면;
도 9는 또 다른 예시적인 실시예 PCRAM 셀을 도시한 단면도;
도 10 내지 도 12는 메모리 어레이를 형성하는 예시적인 실시예 방법의 처리 스테이지에서 반도체 구조물을 도시한 평면도(top view) 및 측단면도(sectional side view); 도 11의 측단면도는 도 10 및 도 12의 라인(11-11)을 따른 것이고, 도 12의 측단면도는 도 10 및 도 11의 라인(12-12)을 따른 것이다;
도 13 내지 도 15는 도 10 내지 도 12의 것에 후속하여 처리 스테이지에서 도 10 내지 도 12의 반도체 구조물을 도시한 평면도 및 측단면도; 도 14의 측단면도는 도 13 및 도 15의 라인(14-14)을 따른 것이고, 도 15의 측단면도는 도 13 및 도 14의 라인(15-15)을 따른 것이다;
도 16 내지 도 18은 도 13 내지 도 15의 것에 후속하여 처리 스테이지에서 도 10 내지 도 12의 반도체 구조물을 도시한 평면도 및 측단면도; 도 17의 측단면도는 도 16 및 도 18의 라인(17-17)을 따른 것이고, 도 18의 측단면도는 도 16 및 도 17의 라인(18-18)을 따른 것이다;
도 19 내지 도 21은 도 16 내지 도 18의 것에 후속하여 처리 스테이지에서 도 10 내지 도 12의 반도체 구조물을 도시한 평면도 및 측단면도; 도 20의 측단면도는 도 19 및 도 21의 라인(20-20)을 따른 것이고, 도 21의 측단면도는 도 19 및 도 20의 라인(21-21)을 따른 것이다;
도 22 내지 도 24는 도 19 내지 도 21의 것에 후속하여 처리 스테이지에서 도 10 내지 도 12의 반도체 구조물을 도시한 평면도 및 측단면도; 도 23의 측단면도는 도 22 및 24의 라인(23-23)을 따른 것이고, 도 24의 측단면도는 도 22 및 도 23의 라인(24-24)을 따른 것이다;
도 25 내지 도 27은 도 22 내지 도 24의 것에 후속하여 처리 스테이지에서 도 10 내지 도 12의 반도체 구조물을 도시한 평면도 및 측단면도; 도 26의 측단면도는 도 25 및 도 27의 라인(26-26)을 따른 것이고, 도 27의 측단면도는 도 25 및 도 26의 라인(27-27)을 따른 것이다;
도 28 내지 도 30은 도 25 내지 도 27의 것에 후속하여 처리 스테이지에서 도 10 내지 도 12의 반도체 구조물을 도시한 평면도 및 측단면도; 도 29의 측단면도는 도 28 및 도 30의 라인(29-29)을 따른 것이고, 도 30의 측단면도는 도 28 및 도 29의 라인(30-30)을 따른 것이다;
도 31 내지 도 33은 도 28 내지 도 30의 것에 후속하여 처리 스테이지에서 도 10 내지 도 12의 반도체 구조물을 도시한 평면도 및 측단면도; 도 32의 측단면도는 도 31 및 도 33의 라인(32-32)을 따른 것이고, 도 33의 측단면도는 도 31 및 도 32의 라인(33-33)을 따른 것이다;
도 34 내지 도 36은 도 31 내지 도 33의 것에 후속하여 처리 스테이지에서 도 10 내지 도 12의 반도체 구조물을 도시한 평면도 및 측단면도; 도 35의 측단면도는 도 34 및 도 36의 라인(35-35)을 따른 것이고, 도 36의 측단면도는 도 34 및 도 35의 라인(36-36)을 따른 것이다;
도 37 내지 도 39는 도 34 내지 도 36의 것에 후속하여 처리 스테이지에서 도 10 내지 도 12의 반도체 구조물을 도시한 평면도 및 측단면도; 도 38의 측단면도는 도 37 및 도 39의 라인(38-38)을 따른 것이고, 도 39의 측단면도는 도 37 및 도 38의 라인(39-39)을 따른 것이다;
도 40 및 도 41은 또 다른 예시적인 실시예에 따라 도 36의 것에 후속하여 처리 스테이지에서 도 36의 구조물을 도시한 도 36의 단면을 도시한 도면;
도 42 및 43은 또 다른 예시적인 실시예에 따라 도 14의 것에 후속하여 처리 스테이지에서 도 14의 구조물을 도시한 도 14의 단면을 도시한 도면;
도 44 내지 도 46은 메모리 어레이를 형성하는 또 다른 예시적인 실시예 방법의 처리 스테이지에서 반도체 구조물을 도시한 평면도 및 측단면도; 도 45의 측단면도는 도 44 및 도 46의 라인(45-45)을 따른 것이고, 도 46의 측단면도는 도 44 및 도 45의 라인(46-46)을 따른 것이다;
도 47 내지 도 49는 도 44 내지 도 46의 것에 후속하여 처리 스테이지에서 도 44 내지 도 46의 반도체 구조물을 도시한 평면도 및 측단면도; 도 48의 측단면도는 도 47 및 도 49의 라인(48-48)을 따른 것이고, 도 49의 측단면도는 도 47 및 도 48의 라인(49-49)을 따른 것이다;
도 50 내지 도 52는 도 47 내지 도 49의 것에 후속하여 처리 스테이지에서 도 44 내지 도 46의 반도체 구조물을 도시한 평면도 및 측단면도; 도 51의 측단면도는 도 50 및 도 52의 라인(51-51)을 따른 것이고, 도 52의 측단면도는 도 50 및 도 51의 라인(52-52)을 따른 것이다;
도 53 내지 도 55는 도 50 내지 도 52의 것에 후속하여 처리 스테이지에서 도 44 내지 도 46의 반도체 구조물을 도시한 평면도 및 측단면도; 도 54의 측단면도는 도 53 및 도 55의 라인(54-54)을 따른 것이고, 도 55의 측단면도는 도 53 및 54의 라인(55-55)을 따른 것이다;
도 56 내지 도 58은 도 53 내지 도 55의 것에 후속하여 처리 스테이지에서 도 44 내지 도 46의 반도체 구조물을 도시한 평면도 및 측단면도; 도 57의 측단면도는 도 56 및 도 58의 라인(57-57)을 따른 것이고, 도 58의 측단면도는 도 56 및 도 57의 라인(58-58)을 따른 것이다;
도 59 내지 도 61은 도 56 내지 도 58의 것에 후속하여 처리 스테이지에서 도 44 내지 도 46의 반도체 구조물을 도시한 평면도 및 측단면도; 도 60의 측단면도는 도 59 및 도 61의 라인(60-60)을 따른 것이고, 도 61의 측단면도는 도 59 및 도 60의 라인(61-61)을 따른 것이다;
도 62 내지 도 64는 도 59 내지 도 61의 것에 후속하여 처리 스테이지에서 도 44 내지 도 46의 반도체 구조물을 도시한 평면도 및 측단면도; 도 63의 측단면도는 도 62 및 도 64의 라인(63-63)을 따른 것이고, 도 64의 측단면도는 도 62 및 도 63의 라인(64-64)을 따른 것이다;
도 65 내지 도 67은 메모리 어레이를 형성하는 또 다른 예시적인 실시예 방법의 처리 스테이지에서 반도체 구조물을 도시한 평면도 및 측단면도; 도 66의 측단면도는 도 65 및 도 67의 라인(66-66)을 따른 것이고, 도 67의 측단면도는 도 65 및 도 66의 라인(67-67)을 따른 것이다;
도 68 내지 도 70은 도 65 내지 도 67의 것에 후속하여 처리 스테이지에서 도 65 내지 도 67의 반도체 구조물을 도시한 평면도 및 측단면도; 도 69의 측단면도는 도 68 및 도 70의 라인(69-69)을 따른 것이고, 도 70의 측단면도는 도 68 및 도 69의 라인(70-70)을 따른 것이다;
도 71 내지 도 73은 도 68 내지 도 70의 것에 후속하여 처리 스테이지에서 도 65 내지 도 67의 반도체 구조물을 도시한 평면도 및 측단면도; 도 72의 측단면도는 도 71 및 도 73의 라인(72-72)을 따른 것이고, 도 73의 측단면도는 도 71 및 도 72의 라인(73-73)을 따른 것이다;
도 74 내지 도 76은 도 71 내지 도 73의 것에 후속하여 처리 스테이지에서 도 65 내지 도 67의 반도체 구조물을 도시한 평면도 및 측단면도; 도 75의 측단면도는 도 74 및 도 76의 라인(75-75)을 따른 것이고, 도 76의 측단면도는 도 74 및 도 75의 라인(76-76)을 따른 것이다;
도 77 내지 도 79는 도 74 내지 도 76의 것에 후속하여 처리 스테이지에서 도 65 내지 도 67의 반도체 구조물을 도시한 평면도 및 측단면도; 도 78의 측단면도는 도 77 및 도 79의 라인(78-78)을 따른 것이고, 도 79의 측단면도는 도 77 및 도 78의 라인(79-79)을 따른 것이다;
도 80 내지 도 82는 도 77 내지 도 79의 것에 후속하여 처리 스테이지에서 도 65 내지 도 67의 반도체 구조물을 도시한 평면도 및 측단면도; 도 81의 측단면도는 도 80 및 도 82의 라인(81-81)을 따른 것이고, 도 82의 측단면도는 도 80 및 도 81의 라인(82-82)를 따른 것이다;
도 83 내지 도 85는 도 80 내지 도 82의 것에 후속하여 처리 스테이지에서 도 65 내지 도 67의 반도체 구조물을 도시한 평면도 및 측단면도; 도 84의 측단면도는 도 83 및 도 85의 라인(84-84)를 따른 것이고, 도 85의 측단면도는 도 83 및 도 84의 라인(85-85)를 따른 것이다;
도 86 내지 도 88은 도 83 내지 도 85의 것에 후속하여 처리 스테이지에서 도 65 내지 도 67의 반도체 구조물을 도시한 평면도 및 측단면도; 도 87의 측단면도는 도 86 및 도 88의 라인(87-87)을 따른 것이고, 도 88의 측단면도는 도 86 및 도 87의 라인(88-88)을 따른 것이다;
도 89 내지 도 91은 도 86 내지 도 88의 것에 후속하여 처리 스테이지에서 도 65 내지 도 67의 반도체 구조물을 도시한 평면도 및 측단면도; 도 90의 측단면도는 도 89 및 도 91의 라인(90-90)을 따른 것이고, 도 91의 측단면도는 도 89 및 도 90의 라인(91-91)을 따른 것이다.
일부 실시예는 한 쌍의 전극 사이에 있으나 이들 전극 중 어느 전극과도 직접 접해 있지 않는 상 변화 물질의 구역 내에서 스위칭 볼륨이 일어나는 PCRAM 셀을 포함한다. 이러한 메모리 셀은 PCRAM 셀의 전극 중 어느 전극에 대해서도 직접 접촉해 있지 않은 프로그래밍가능한 물질의 구역 내에 스위칭 볼륨이 구속된 것을 나타내기 위해 "구속된(confined)" 셀이라고 지칭될 수 있다.
도 2는 예시적인 실시예의 "구속된" PCRAM 셀(10a)을 도시한다. 도 1의 전술된 메모리 셀(10)과 같이 도 2의 메모리 셀(10a)은 한 쌍의 전극(12 및 16) 사이에 제공된 상 변화 물질(14)을 구비한다. 그러나, 도 1의 메모리 셀에 비해, 도 2의 메모리 셀은 전극 중 어느 것에 대해서도 직접 접해 있지 않고 상 변화 물질 내 중앙에 위치된 스위칭 볼륨(18)을 구비하도록 구성된다. 도 2의 구성은 스위칭 구역으로부터 인접한 전극으로 열이 발산되는 것이 문제되는 종래 기술의 문제(이러한 문제는 도 1의 종래 기술의 메모리 셀에 대해 전술되어 있음)를 회피할 수 있다. 또한, 도 2의 구성은 도 1의 종래 기술의 메모리 셀에 대하여 전술된 종래 기술의 문제를 가지지 않고 상 변화 물질의 최고 온도 구역(21)이 메모리 셀의 동작 동안 스위칭 볼륨 내 중앙에 유리하게 위치될 수 있게 하여 상 변화 물질의 용융점보다 약간만 더 뜨겁게 될 수 있다.
이 스위칭 볼륨은 다른 구역보다 더 빨리 가열되는 특정 구역을 가지도록 프로그래밍가능한 물질을 구성하는 것에 의해 프로그래밍가능한 물질의 지시된 구역(designated region)으로 구속될 수 있다. 프로그래밍가능한 물질의 이러한 더 빨리 가열되는 구역은 예를 들어, 프로그래밍가능한 물질의 다른 구역에 비해 상대적으로 높은 저항 또는 전류 밀도를 구비하는 프로그래밍가능한 물질 구역이거나, 및/또는 프로그래밍가능한 물질의 다른 구역보다 열 손실이 더 적은 구역일 수 있다.
도 3은 프로그래밍가능한 물질(14)이 서로에 대해서 직접 접해 있는 한 쌍의 별개의 프로그래밍가능한 물질 구조물(22 및 24)을 포함하도록 구성된 예시적인 실시예의 "구속된" PCRAM 셀(10b)을 도시한다. 예시된 구조물은 전극(12 및 16)들 사이에 에지방향으로 배향된 판이다; 하나의 판은 제1 축(23)을 따라 주로(primarily) 연장되고, 다른 축은 제2 축(25)을 따라 주로 연장된다. 이 판은 개별 판을 따라 평면(planarity)의 곡률(curvature) 또는 다른 변형(variation)이 있을 수 있을 수 있는 것을 나타내기 위해 제1 및 제2 축을 따라 "주로" 연장되는 것으로 나타내었으나, 이 판의 전체 치수(dimension)는 이 판이 제1 및 제2 축을 따라 배향되는 것으로 이해될 수 있는 것으로 구성된다. 도시된 실시예에서, 축(23 및 25)은 대략 서로 직교하는데; 다시 말해, 서로 약 90°각도로 교차한다. 다른 실시예에서, 이 축은 서로 다른 각도로 교차할 수 있다.
이 구조물(22 및 24)은 각각 제1 프로그래밍가능한 물질 구조물 및 제2 프로그래밍가능한 물질 구조물라고 지칭될 수 있고; 도시된 실시예에서는 각각 제1 판 및 제2 판이라고 지칭될 수 있다.
제1 판은 제2 판의 하부 에지(lower edge)와 직접 접해 있는 상부 에지(upper edge)를 구비하고, 스위칭 볼륨(18)은 2개의 판이 만나는 인터페이스(interface)(26)를 따라 있는 것으로 도시된다. 도시된 실시예에서, 스위칭 볼륨은 두 판으로 대략 동일하게 연장된다. 다른 실시예에서, 스위칭 볼륨은 예를 들어, 판의 조성(composition) 및 구성(configuration)에 따라 하나의 판 또는 다른 판 내에 주로 있을 수 있다.
제1 판은 바텀 전극(12)의 상부 표면에 대해서 직접 접해 있으나 이러한 상부 표면의 일부와만 접촉하는 바텀 에지(bottom edge)를 구비한다. 이와 대조적으로, 도 1의 종래 기술의 메모리 셀은 바텀 전극(12)의 상부 표면 전체와 접촉하는 프로그래밍가능한 물질(14)을 구비한다.
판(22 및 24)은 모두 임의의 적절한 상 변화 물질을 포함할 수 있다. 일부 실시예에서, 판은 칼코게나이드를 포함할 수 있고; 예를 들어, 게르마늄, 안티몬 및 테루륨 중 하나 이상(예를 들어 Ge2Sb2Te5)을 포함할 수 있다. 판(22 및 24)은 일부 실시예에서 서로 동일한 조성일 수 있고, 다른 실시예에서 서로 상이한 조성일 수 있다. 판은 일부 실시예에서 주로 결정질(crystalline)일 수 있고, 또는 일부 실시예에서 주로 비정질(amorphous)일 수 있다. 판은 일부 실시예에서는 주로 서로 동일한 상일 수 있고, 또는 일부 실시예에서 주로 서로 상이한 상일 수 있다.
도 4는 인터페이스(26)를 도식적으로 도시하며, 판(22)의 상부 에지가 판(24)의 하부 에지에 대해서 직접 접해 있는 구역(29)을 구비하는 것을 도시한다. 이 구역을 도시하는 것을 돕기 위해 대시 라인(27)이 구역(29) 주위에 제공된다. 구역(29)은 판(22)의 접촉 영역(contact area)이라고 지칭되고, 구체적으로 판(24)과 직접 접촉하는 판(22)의 상부 에지를 따른 영역이라고 지칭될 수 있다.
판(22)은 폭(30)을 구비하고, 판(24)은 폭(32)을 구비한다. 이 구역(29)은 판(22 및 24)의 폭에 비례하는 영역을 구비한다(구체적으로, 이 영역은 판들이 서로 직교하는 도시된 배향에서 판(22)의 폭과 판(24)의 폭을 승산한(multiplied) 영역이다). 판의 폭은 일부 실시예에서 매우 얇을 수 있고(얇은 판을 제조하는 예시적인 방법은 도 10 내지 도 91을 참조하여 아래에서 설명된다); 일부 실시예에서 약 5 나노미터(㎚) 이하, 약 4 ㎚ 이하, 또는 심지어 약 3 ㎚ 이하일 수 있다. 따라서, 구역(29)의 영역은 약 25 ㎚2 이하, 약 20 ㎚2 이하, 약 16 ㎚2 이하, 약 10 ㎚2 이하, 또는 심지어 일부 실시예에서 약 9 ㎚2 이하일 수 있다.
도 3의 실시예는 단일 스위칭 볼륨을 형성하도록 프로그래밍가능한 물질의 2개의 교차하는 판을 사용한다. 이러한 스위칭 볼륨은 한 쌍의 메모리 상태 사이에서 가역적으로 전이될 수 있고, 따라서 도 3의 메모리 셀은 단일 레벨 셀(single level cell: SLC)로 사용될 수 있다. 다른 실시예는 추가적인 스위칭 볼륨을 형성하도록 프로그래밍가능한 물질의 추가적인 판을 사용할 수 있다. 따라서, 개별 메모리 셀은 2개를 초과하는 메모리 상태를 포함할 수 있고, 다중 레벨 셀(multilevel cell: MLC)로 사용될 수 있다.
도 5는 프로그래밍가능한 물질(14)이 3개의 별개의 프로그래밍가능한 물질 판(22, 24 및 34)으로 구성된 메모리 셀(10c)을 도시한다. 판은 임의의 적절한 상 변화 물질을 포함할 수 있다. 일부 실시예에서, 판은 칼코게나이드를 포함하고; 예를 들어, 게르마늄, 안티몬 및 테루륨 중 하나 이상(예를 들어 Ge2Sb2Te5)을 포함할 수 있다. 판(22, 24 및 34)은 일부 실시예에서 모두 서로 동일한 조성일 수 있다. 다른 실시예에서, 적어도 하나의 판은 적어도 하나의 다른 판과는 상이한 조성일 수 있다. 예를 들어, 제1 판(22)은 제3 판(34)과 상이한 조성일 수 있다.
도 5의 실시예는, 바텀 전극(12) 상에 에지방향으로 지지되고 제1 축(23)을 따라 주로 연장되는 제1 판(22)을 구비하며; 상기 제1 판 상에 에지방향으로 지지되고 제2 축(25)을 따라 주로 연장되는 제2 판(24)을 구비하며; 상기 제2 판 상에 에지방향으로 지지되고 상기 제1 축(23)을 따라 주로 연장되는 제3 판(34)을 구비한다. 도시된 실시예가 공통 축(23)을 따라 주로 연장되는 제1 및 제3 판(22 및 34)을 구비하고 있으나, 다른 실시예에서 상기 제1 및 제3 판은 서로에 대해 상이한 축을 따라 주로 연장될 수 있다. 일부 실시예에서, 상기 제2 판(24)은 서로 대향하는 관계에 있는 상부 에지 및 하부 에지를 포함하는 것으로 고려될 수 있고; 상부 에지는 제3 판(34)의 바텀 에지에 직접 접해 있고, 하부 에지는 제1 판(22)의 탑 에지(top edge)에 대해서 직접 접해 있다.
메모리 셀(10c)은 2개의 스위칭 볼륨(18 및 36)을 포함한다. 대시-라인(19 및 37)은 스위칭 볼륨의 대략적인 경계를 도식적으로 도시하기 위하여 스위칭 볼륨(18 및 36) 주위에 각각 제공된다. 도시된 실시예에서, 스위칭 볼륨(18)은 인접한 판(22 및 24) 모두에 걸쳐 대략 동일하게 연장되고, 스위칭 볼륨(36)은 인접한 판(24 및 34) 모두에 걸쳐 대략 동일하게 연장된다. 다른 실시예에서, 스위칭 볼륨(18)은 주로, 또는 전체적으로, 판(22 및 24) 중 단 하나의 판 내에만 존재할 수 있고; 유사하게 스위칭 볼륨(36)은 주로, 또는 전체적으로, 판(24 및 34) 중 단 하나의 판 내에만 존재할 수 있다.
2개의 스위칭 볼륨은 스위칭 볼륨이 독립적으로 동작될 수 있도록 서로에 대하여 상이한 프로그래밍 특성을 구비할 수 있다. 일부 실시예에서, 스위칭 볼륨(18)은 스위칭 볼륨(18)의 기하학적 형상(geometry)이 스위칭 볼륨(36)과 상이한 것으로 인해 (즉, 판(22) 및 판(24) 사이의 접촉 영역의 양이 판(24) 및 판(34) 사이의 접촉 영역의 양과 상이한 것으로 인해) 스위칭 볼륨(36)과 상이한 프로그래밍 특성을 구비할 수 있다. 이러한 상이한 기하학적 형상은 판(22)이 판(34)과 상이한 두께를 가지게 하는 것에 의해 생성될 수 있다(도 5의 실시예에서, 판(22)은 판(34)보다 더 얇은 것으로 예시되어 있다). 일부 실시예에서, 스위칭 볼륨(18)은 스위칭 볼륨(18) 내 조성이 스위칭 볼륨(36) 내 조성과 상이한 것으로 인해 스위칭 볼륨(36)과 상이한 프로그래밍 특성을 구비할 수 있다. 이러한 조성의 차이는 판(22)이 판(34)과 상이한 조성을 가지게 하는 것으로부터 초래될 수 있다. 일부 실시예에서, 스위칭 볼륨(18)은 스위칭 볼륨(18) 내 조성과 기하학적 형상이 스위칭 볼륨(36) 내 조성과 기하학적 형상과 모두 상이한 것으로 인해 스위칭 볼륨(36)과 상이한 프로그래밍 특성을 구비할 수 있다.
메모리 셀(10c)은 스위칭 볼륨(18 및 36)의 상이한 프로그램 특성을 이용하는 것에 의해 다중 레벨 셀로 사용될 수 있다. 도 6은 메모리 셀의 저항(R)과 이 메모리 셀을 통과하는 전류 사이의 예시적인 관계를 도식적으로 예시하고, 여러 동작 모드에서 개별 스위칭 볼륨의 메모리 상태를 나타내는 2개의 곡선(38 및 40)을 도시한다. 구체적으로, 곡선(38)은 스위칭 볼륨 중 하나가 제1 메모리 상태 "A" 및 제2 메모리 상태 "B" 사이에서 가역적으로 전이하는 것을 도시하고; 곡선(40)은 다른 스위칭 볼륨이 제1 메모리 상태 "C" 및 제2 메모리 상태 "D" 사이에서 가역적으로 전이하는 것을 도시한다. "A" 상태로부터 "B" 상태로의 전이는 제1 프로그래밍 조건 하에서 일어나고, "B" 상태로부터 "A" 상태로의 전이는 제2 프로그래밍 조건 하에서 일어나고, "C" 상태로부터 "D" 상태로의 전이는 제3 프로그래밍 조건 하에서 일어나며, "D" 상태로부터 "C" 상태로의 전이는 제4 프로그래밍 조건 하에서 일어난다. 제1, 제2, 제3 및 제4 프로그래밍 조건은 모두 서로 상이하여 메모리 셀은 도 6에서 상태 1 내지 상태 4로 지시된 4개의 선택가능한 메모리 상태 "A/C", "A/D", "B/D" 및 "B/C"를 구비하게 된다.
도 5의 실시예는 3개의 판 및 2개의 스위칭 구역을 사용하고 있으나, 다른 실시예에서 유사한 메모리 셀이 3개를 초과하는 판 및 따라서 2개를 초과하는 스위칭 구역을 포함하도록 구성될 수 있다. 이러한 유사한 메모리 셀은 따라서 도 6에 도시된 4개의 상태보다 더 많은 선택가능한 메모리 상태를 구비할 수 있다.
일부 상 변화 물질은 다른 물질 보다도 더 빠르게 상 사이를 전이하며, 이러한 특성은 다중 레벨 셀을 형성하는 일부 실시예에서 이용될 수 있다. 도 7은 다중 레벨 셀을 달성하도록 2개의 스위칭 구역 사이에 상이한 스위칭 속도를 사용하도록 구성된 예시적인 메모리 셀(10d)을 도시한다.
메모리 셀(10d)은 4개의 별개의 프로그래밍가능한 물질 판(42, 44, 46 및 48)을 포함하도록 구성된 프로그래밍가능한 물질(14)을 포함하며; 이러한 판은 전극(12) 및 전극(16) 사이에 에지방향으로 배향된다. 이 판은 임의의 적절한 상 변화 물질을 포함할 수 있다. 일부 실시예에서, 이 판은 칼코게나이드를 포함할 수 있고; 예를 들어, 게르마늄, 안티몬 및 테루륨 중 하나 이상(예를 들어 Ge2Sb2Te5)을 포함할 수 있다. 일부 실시예에서, 각 판(42, 44, 46 및 48)은 상부 에지 및 하부 에지를 구비하도록 고려될 수 있다. 따라서, 판(44)의 하부 에지는 판(42)의 상부 에지에 접해 있도록 고려될 수 있고; 유사하게 판(48)의 하부 에지는 판(46)의 상부 에지에 접해 있도록 고려될 수 있다. 도시된 실시예에서, 판(42 및 48)은 제1 축(23)을 따라 주로 연장되고, 판(44 및 46)은 제2 축(25)을 따라 주로 연장된다. 다른 실시예에서, 판들은, 판(42) 및 판(44)의 인접한 에지들이 중첩하고 서로 직접 접촉하는 것과 판(46) 및 판(48)의 인접한 에지들이 중첩하고 서로 직접 접촉하는 한, 다른 방향으로 연장될 수 있다.
장벽 물질(54)은 판(44) 및 판(46) 사이에 제공된 것으로 도시된다. 이러한 장벽 물질은 임의의 적절한 조성을 포함할 수 있고; 일부 실시예에서 예를 들어, 텅스텐과 같은 전도성 물질을 포함할 수 있다. 장벽 물질은 판(44) 및 판(46)이 서로에 대해 상이한 조성을 포함하는 실시예에서 제조를 간략화할 수 있는데 그 이유는 이것이 판(44)의 상부 에지보다 판(46)을 지지하는데 더 많은 표면을 제공하기 때문이다. 그러나, 다른 실시예(도 9에 대하여 후술됨)에서 장벽은 생략될 수 있다. 장벽(54)이 사용되는 경우, 이러한 장벽은 메모리 셀의 동작 성능에 중대한 영향을 미치지 않을만큼 매우 얇을 수 있다(예를 들어, 그 두께는 약 10 옹스트롬(angstrom) 이하일 수 있다).
메모리 셀(10d)은 2개의 스위칭 볼륨(50 및 52)을 포함한다. 도시된 실시예에서, 스위칭 볼륨(50)은 판(44) 내에 전체적으로 존재하고, 스위칭 볼륨(52)은 판(46) 내에 전체적으로 존재한다. 다른 실시예에서, 스위칭 볼륨(50)은 판(42) 내에 부분적으로 또는 전체적으로 연장되고/되거나; 스위칭 볼륨(52)은 판(48) 내에 부분적으로 또는 전체적으로 연장될 수 있다.
2개의 스위칭 볼륨은 스위칭 볼륨이 프로그래밍 펄스의 지속기간 또는 기울기를 제어하는 것에 의해 독립적으로 동작될 수 있도록 서로에 대하여 상이한 스위칭 속도를 구비한다. 스위칭 볼륨(50)은 스위칭 볼륨(52) 내에서보다 스위칭 볼륨(50) 내의 조성이 상이한 것으로 인해 스위칭 볼륨(52)과 상이한 스위칭 속도를 구비할 수 있다. 이러한 조성 차이는 판(44)이 판(46)과 상이한 조성을 가지게 하거나, 및/또는 판(42)이 판(48)과 상이한 조성을 가지게 하는 것으로부터 초래될 수 있다.
도 8은 메모리 셀의 저항(R) 및 이 메모리 셀을 통과하는 프로그래밍 펄스 지속기간 또는 기울기(x-축을 따른 "펄스 기울기(pulse slope)"라고 언급됨) 사이의 예시적인 관계를 도식적으로 예시하며, 여러 동작 모드에서 개별 스위칭 볼륨의 메모리 상태를 나타내는 2개의 곡선(56 및 58)을 도시한다. 구체적으로, 곡선(56)은 스위칭 볼륨 중 하나가 제1 메모리 상태 "A" 및 제2 메모리 상태 "B" 사이에서 가역적으로 전이하는 것을 도시하고; 곡선(58)은 다른 스위칭 볼륨이 제1 메모리 상태 "C" 및 제2 메모리 상태 "D" 사이에서 가역적으로 전이하는 것을 도시한다. "A" 상태로부터 "B" 상태로의 전이는 제1 프로그래밍 조건 하에서 일어나고, "B" 상태로부터 "A" 상태로의 전이는 제2 프로그래밍 조건 하에서 일어나고, "C" 상태로부터 "D" 상태로의 전이는 제3 프로그래밍 조건 하에서 일어나며, "D" 상태로부터 "C" 상태로의 전이는 제4 프로그래밍 조건 하에서 일어난다.
셀은 이하와 같이 동작될 수 있다. 도 8은 셀이 상태 "A/C"에서 시작하는 것을 도시한다. 더 빠른 스위칭 볼륨만을 스위칭하고, 따라서 메모리 상태 "B/C"를 형성하기에 적절한 지속기간 또는 기울기를 구비하는 펄스가 사용될 수 있다. 이후더 느린 스위칭 볼륨을 스위칭하고, 따라서 메모리 상태 "B/D"를 형성하기에 충분한 지속기간 또는 기울기를 구비하는 펄스가 사용될 수 있다. 셀은 이후 두 스위칭 볼륨을 스위칭하기에 충분한 지속기간 또는 기울기를 구비하는 펄스를 사용하는 것에 의해 메모리 상태 "A/C"로 리턴될 수 있다. 메모리 셀은 (도 6에서 상태 1 내지 상태 3으로 지시된) 3개의 선택가능한 메모리 상태 "A/C", "B/C" 및 "B/D"만을 구비하는 것으로 이해되는데, 그 이유는 또한 더 빠른 스위칭 볼륨을 스위칭함이 없이는 더 느린 스위칭 볼륨을 스위칭할 수 있는 펄스는 없기 때문이다. 그러나, 다른 실시예에서 유사한 메모리 셀은 4개를 초과하는 판 및 따라서 3개를 초과하는 메모리 상태를 포함하도록 구성될 수 있다.
전술된 바와 같이, 도 7에 도시된 메모리 셀(10d)의 장벽(54)은 일부 실시예에서 선택적인 것일 수 있다. 도 9는, 도 7의 것과 유사하지만, 장벽 물질(54)이 없는 메모리 셀(10e)을 도시한다. 따라서, 제3 판(46)은 제2 판(44)의 상부 에지를 따라 직접 형성된다. 메모리 셀(10e)은 도 7 및 도 8에 대하여 전술된 메모리 셀(10d)과 동일하게 동작될 수 있다. 도 9는 도 7의 것에 대한 대안적인 동작 구성을 예시하기 위해 판(42) 및 판(48) 내 스위칭 볼륨(50 및 52)을 각각 도시한다(여기서 스위칭 볼륨(50 및 52)은 각각 판(44 및 46) 내에 도시된다).
전술된 여러 메모리 셀은 임의의 적절한 방법을 사용하여 형성될 수 있다. 일부 예시적인 방법은 도 10 내지 도 91에 대하여 설명된다.
도 10 내지 도 12를 참조하면, 반도체 구조물(60)은 메모리 어레이의 제조와 연관된 처리 스테이지에서 예시된다. 반도체 구조물은 베이스(64)에 의해 지지되는 복수의 평면 전계 효과 트랜지스터(62)를 포함한다.
베이스(64)는 단결정 실리콘을 포함하거나 본질적으로 단결정 실리콘으로 구성되거나 또는 단결정 실리콘으로 구성될 수 있고, 반도체 기판, 또는 반도체 기판의 일부(portion)로 지칭될 수 있다. "반도체성 기판," "반도체 구조물" 및 "반도체 기판"이라는 용어는 벌크 반도체성 물질, 예를 들어 반도체성 웨이퍼(단독으로 또는 다른 물질을 포함하는 조립체로), 및 반도체성 물질 층(단독으로 또는 다른 물질을 포함하는 조립체로)을 포함하나 이들로 제한되지 않는 반도체성 물질을 포함하는 임의의 구조물을 의미한다. "기판"이라는 용어는 전술된 반도체성 기판을 포함하나 이들로 제한되지 않는 임의의 지지 구조물을 말한다. 베이스(64)는 균일한 것으로 도시되어 있으나, 이 베이스는 일부 실시예에서 다수의 물질을 포함할 수 있다. 예를 들어, 베이스(64)는 집적 회로 제조와 연관된 하나 이상의 물질을 포함하는 반도체 기판에 대응할 수 있다. 이러한 실시예에서, 이 물질은 내화 금속 물질, 장벽 물질, 확산 물질, 절연체 물질 등에서 하나 이상에 대응할 수 있다.
각 트랜지스터는 게이트 스택(gate stack)(65), 및 상기 게이트 스택의 대향하는 측면에 한 쌍의 소스/드레인 구역(67 및 69)을 포함한다. 게이트 스택은 게이트 유전체(66), 전기적으로 전도성 게이트 물질(68) 및 전기적으로 절연성인 캡핑 물질(insulative capping material)(70)을 포함한다. 게이트 유전체는 예를 들어, 실리콘 이산화물과 같은 임의의 적절한 조성물(composition) 또는 조성물의 조합을 포함할 수 있다. 게이트 물질은 예를 들어, 여러 금속, 금속-포함 물질 및 전도성으로-도핑된 반도체 물질 중 하나 이상과 같은 임의의 적절한 조성물 또는 조성물의 조합을 포함할 수 있다. 절연성 캡핑 물질(70)은 예를 들어, 실리콘 이산화물, 실리콘 질화물 및 실리콘 산질화물 중 하나 이상과 같은 임의의 적절한 조성물 또는 조성물의 조합을 포함할 수 있다.
도시된 실시예에서, 측벽 스페이서(71)는 게이트 스택의 대향하는 측면에 존재한다. 이러한 측벽 스페이서는 임의의 적절한 조성물 또는 조성물의 조합을 포함할 수 있고, 일부 실시예에서 실리콘 산화물, 실리콘 산질화물 및 실리콘 질화물 중 하나 이상을 포함할 수 있다.
게이트 스택은 도 11의 단면에 대하여 페이지로 들어가고 페이지에서 나오는 방향으로 연장되는 액세스 라인(즉, 워드 라인)에 대응할 수 있다.
한 쌍의 전기적으로 전도성 접촉부(contact)(72 및 74)는 각 트랜지스터 게이트 스택과 인접하고, 접촉부(72)는 소스/드레인 구역(67)에 전기적으로 연결되고, 접촉부(74)는 소스/드레인 구역(69)에 전기적으로 연결된다. 접촉부(72)는 미도시된 센싱 라인(즉, 비트 라인)에 궁극적으로 연결될 수 있다. 접촉부(74)는 궁극적으로 도 13 내지 도 43에 대하여 후술된 처리를 통해 메모리 셀의 바텀 전극으로 사용될 수 있고, 트랜지스터는 이러한 메모리 셀을 위한 선택 디바이스로서 사용될 수 있다. 도시된 실시예에서, 접촉부(74)는 트랜지스터와 1대1 대응관계이다.
접촉부(72 및 74)는 예를 들어, 여러 금속, 금속-포함 물질 및 전도성으로-도핑된 반도체 물질 중 하나 이상과 같은 임의의 적절한 조성물 또는 조성물의 조합을 포함할 수 있다.
유전체 물질(76)은 접촉부(72) 및 트랜지스터(62) 상에 있는 접촉부(74) 사이에, 및 베이스(64)로 연장되는 절연 트렌치(isolation trench)(77) 내에 연장되는 것으로 도시된다. 유전체 물질(76)은 임의의 적절한 조성물 또는 조성물의 조합을 포함할 수 있다. 유전체 물질은 균일한 것으로 도시되어 있으나, 일부 실시예에서 다수의 유전체 물질이 사용될 수 있다. 예를 들어, 트렌치 내 유전체 물질은 실리콘 이산화물 및 실리콘 질화물 중 하나 또는 둘 모두를 포함할 수 있고, 트렌치 상에 있는 유전체 물질은 예를 들어, 보로포스퍼실리케이트(borophosphosilicate) 유리, 포스퍼실리케이트 유리, 플루오로실리케이트(fluorosilicate) 유리 등과 같은 여러 유리 중 하나 이상을 포함할 수 있다.
구조물(60)은 (도 11 및 도 12에 도시된) 유전체 물질(76) 및 접촉부(74)에 걸쳐 연장되는 평탄화된 상부 표면을 구비하는 것으로 도시된다. 이러한 평탄화된 상부 표면은 예를 들어, 화학적-기계적 연마 공정(chemical-mechanical polishing: CMP)을 포함하는 임의의 적절한 처리에 의해 형성될 수 있다.
접촉부(74)는 (도 10에 도시된) 행(row)(78 내지 80) 및 열(column)(81 내지 84)의 어레이로서 배열되도록 고려될 수 있다; 행은 제1 축(85)을 따라 연장되고, 열은 제1 축과 교차하는 제2 축(86)을 따라 연장된다. 도시된 실시예에서, 제2 축은 제1 축에 대략 직교한다. 다른 실시예에서, 제1 및 제2 축은 다른 각도에서 교차할 수 있다.
일부 실시예에서, 접촉부(74)는 메모리 셀의 바텀 전극으로서 사용되고, 따라서 프로그래밍가능한 물질이 이 접촉부(74) 위에 직접 형성된다. 다른 실시예에서, 하나 이상의 추가적인 전도성 물질이 메모리 셀의 바텀 전극을 생성하도록 접촉부 상에 형성될 수 있다. 일부 실시예에서, 평면 트랜지스터(planar transistor)는 수직 트랜지스터(vertical transistor), 바이폴러 접합 트랜지스터(bipolar junction transistor) 또는 다이오드로 대체될 수 있다.
도 13 내지 도 15를 참조하면, 블록(88) 및 블록(90)이 접촉부(74) 상에 형성된다. 이들 블록은 제1 축(85)을 따라 주로 연장되는 스트립(strip)으로 구성된다. 블록(88) 및 블록(90)은 바텀 전극의 인접한 행들 사이의 교번 공간(alternating space)에 걸쳐 연장되고, 바텀 전극을 부분적으로 커버한다. 블록은 행들 사이의 교번 공간만을 커버하므로, 행들 사이의 일부 공간은 블록이 형성된 이후에도 남아있다. 이러한 공간은 도 13에서 공간(87) 및 공간(89)으로 언급된다. 공간(87) 및 공간(89)은, 블록(88) 및 블록(90)과 함께, 접촉부(74) 상에 패턴을 형성하며; 이러한 패턴은 공간(87) 및 공간(89)이 블록(88) 및 블록(90)과 교번하게 한다.
블록(88) 및 블록(90)은 외부 측벽 에지(91 및 93)를 각각 구비한다. 이러한 에지의 일부는 하부 접촉부(underlying contact)(74) 상에 직접 있고, 따라서 이러한 접촉부의 상부 표면으로부터 위쪽으로 연장되도록 고려될 수 있다.
블록(88 및 90)은 물질(92)을 포함한다. 이러한 물질은 임의의 적절한 조성물 또는 조성물의 조합을 포함할 수 있고, 일부 실시예에서 실리콘 이산화물 및 실리콘 질화물 중 하나 또는 둘 모두를 포함할 수 있다. 물질(92)은 임의의 적절한 프로세스에 의해 블록(88) 및 블록(90)으로 패터닝될 수 있다. 예를 들어, 물질(92)은 구조물(60)의 상부 표면에 걸쳐 전체적으로 형성될 수 있고, 이후 포토리소그래피 방식으로-패터닝된 포토레지스트 마스크(미도시)가 블록(88) 및 블록(90)의 패턴을 한정하도록 물질(92) 상에 형성될 수 있다. 이러한 패턴은 패터닝된 포토레지스트 마스크로부터 하나 이상의 적절한 에칭을 사용하여 물질(92)로 전사될 수 있고, 이후 포토레지스트 마스크는 도 13 내지 도 15에 도시된 구조물을 남기도록 제거될 수 있다.
도 16 내지 도 18을 참조하면, 희생 스페이서 물질(sacrificial spacer material)(94)이 블록(88 및 90)의 측벽(91 및 93)을 따라 각각 형성된다. 희생 스페이서 물질은 임의의 적절한 조성물 또는 조성물의 조합을 포함할 수 있고, 블록(88) 및 블록(90)의 물질(92)에 대해 선택적으로 제거될 수 있는 물질이다. 예를 들어, 희생 스페이서 물질은 저온 실리콘 질화물이라고 이 기술 분야에 알려진 물질을 포함할 수 있다.
희생 스페이서 물질은 임의의 적절한 프로세스에 의해 측벽을 따라 형성될 수 있다. 예를 들어, 일부 실시예에서 희생 스페이서 물질의 층은 블록(88 및 90)에 걸쳐, 측벽(91 및 93)을 따라, 및 블록들 사이 공간(87 및 89)에 걸쳐 형성될 수 있다. 후속해서, 이러한 층은 수직 측벽 표면을 따른 층을 남기고 수평 표면을 따른 층의 일부를 제거하여 도 16 내지 도 18에 도시된 구조물을 형성하도록 이방성 에칭(anisotropic etching)을 거칠 수 있다.
도 19 내지 도 21을 참조하면, 물질(96)이 공간(87 및 89) 내에 제공되고(도 16), 블록(97 및 99)으로 패터닝된다. 일부 실시예에서, 물질(92 및 96)은 제1 및 제2 물질이라고 각각 지칭될 수 있고; 블록(88 및 90)은 제1 블록이라고 지칭될 수 있고, 블록(97 및 99)은 제2 블록이라고 지칭된다.
물질(96)은 임의의 적절한 처리를 사용하여 블록(97 및 99)으로 패터닝될 수 있다. 일부 실시예에서, 물질(96)은 공간(87 및 89)(도 16) 내에 및 블록(92) 상에 제공되고, 이후 도 19 내지 도 21의 구조물을 형성하도록 평탄화 공정(예를 들어, CMP와 같은 공정)을 사용하여 블록(92) 상으로부터 제거된다.
물질(96)은 임의의 적절한 조성물 또는 조성물의 조합을 포함할 수 있고, 일부 실시예에서 실리콘 이산화물을 포함하거나 본질적으로 실리콘 이산화물로 구성되거나 또는 실리콘 이산화물로 구성될 수 있다.
도 22 내지 도 24를 참조하면, 물질(94)(도 19 내지 도 21)은 블록(97, 88, 99 및 90) 사이에 갭(100)을 형성하도록 물질(92 및 96)에 대해 선택적으로 제거된다. 본 명세서 및 이하 청구범위의 해석을 위하여, 제1 물질은 제1 물질이 제2 물질보다 더 빠른 속도로 제거되는 경우 제2 물질에 대해 선택적으로 제거되도록 고려된다; 이 제거는 제1 물질이 제2 물질에 대해 100퍼센트 선택적인 프로세스를 포함할 수 있으나 이들로 제한되지 않다. 일부 실시예에서, 물질(94)은 저온 실리콘 질화물을 포함할 수 있고, 물질(92 및 96)은 실리콘 이산화물을 포함하고, 물질(94)의 선택적인 제거는 습식 에칭를 사용할 수 있다.
갭(100)은 블록(88 및 90)의 측벽(91 및 93)(도 16)을 따라 있고, 접촉부(74)의 상부 표면은 이러한 갭 내에 노출된다.
도 25 내지 도 27을 참조하면, 갭(100)(도 22 내지 도 24)은 프로그래밍가능한 물질(102)로 충전(filled)된다. 프로그래밍가능한 물질은 상 변화 물질을 포함할 수 있고; 일부 실시예에서 칼코게나이드를 포함할 수 있다. 예를 들어, 프로그래밍가능한 물질은 게르마늄, 안티몬 및 테루륨 중 하나 이상(예를 들어, Ge2Sb2Te5)을 포함하는 칼코게나이드일 수 있다. 프로그래밍가능한 물질은 초기에 블록(97, 88, 99 및 90) 상에 및 또한 이들 블록 사이 갭 내에 형성될 수 있고, 이후 도 25 내지 도 27에 도시된 구조물을 남기도록 평탄화(예를 들어, CMP)에 의하여 블록 상으로부터 제거될 수 있다. 일부 실시예에서, 프로그래밍가능한 물질(102)은 블록(88 및 90)의 측벽(91 및 93)(도 16)을 따라 있는 제1 프로그래밍가능한 물질 라인으로 패터닝되도록 고려될 수 있다.
도시된 실시예에서, 프로그래밍가능한 물질은 접촉부(74)의 상부 표면에 대해서 직접 접해 있다. 접촉부는 이러한 실시예에서 바텀 전극에 대응할 수 있고, 프로그래밍가능한 물질(102)은 바텀 전극 상에 에지방향으로 지지되는 제1 프로그래밍가능한 물질 판에 대응할 수 있다.
도 28 내지 도 30을 참조하면, 블록(104 내지 108)은 물질(92, 96 및 102) 상에 및 제2 축(86)을 따라 형성된다. 블록(104 내지 108)은 갭(110)에 의해 서로 이격된다.
블록(104 내지 108) 및 갭(110)은 임의의 적절한 처리를 사용하여 형성될 수 있다. 예를 들어, 블록(104 내지 108)은 도 22 내지 도 24의 블록(97, 88, 99 및 90) 및 갭(100)을 형성하기 위해 전술된 것과 유사한 처리를 사용하여 형성될 수 있다. 따라서, 일부 실시예에서 블록(104, 106 및 108)은 물질 블록(88, 90, 97 및 99)(도 25)와 직교하게 연장되는 스트립으로 패터닝된 물질로 초기에 형성될 수 있고; 희생 물질(미도시) 층은 이러한 스트립의 측벽을 따라 형성될 수 있고; 블록(105 및 107)은 블록(104, 106 및 108) 사이 공간 내에 제공된 또 다른 물질로 형성될 수 있고; 마지막으로 희생 물질은 도 28 내지 도 30의 구조물을 남기도록 제거될 수 있다. 갭(110)을 제조하는 동안 사용된 희생 물질은 도 16 내지 도 18에 대하여 전술된 희생 물질(94)과 동일할 수 있고, 일부 실시예에서 제1 희생 물질(94)과는 구별하기 위하여 제2 희생 물질이라고 지칭될 수 있다.
또 다른 예로서, 블록(104 내지 108)은 도시된 구조물의 상부 표면에 걸쳐 전체적으로 제공된 단일 유전체 물질로 형성될 수 있고, 슬롯(slot)(110)은 갭의 위치를 패터닝하기 위해 포토레지스트 마스크를 사용하여 이러한 유전체 물질을 에칭하는 것에 의해 형성될 수 있다. 포토레지스트 마스크는 패터닝된 슬롯의 폭을 포토리소그래피 단독으로 달성될 수 있는 것보다 더 작은 치수로 감소시키기 위해 침지(soaking) 및/또는 동결(freezing)을 거칠 수 있다.
블록(104, 106 및 108)은 도 28 및 도 30에서 볼 수 있는 바와 같이 접촉부(74)에 대응하는 바텀 전극 상에 직접 에지(111, 113 및 115)를 구비한다.
도 31 내지 도 33을 참조하면, 프로그래밍가능한 물질(112)이 갭(110) 내에 형성된다(도 28 내지 도 30). 프로그래밍가능한 물질(112)은 상 변화 물질을 포함할 수 있고; 일부 실시예에서 칼코게나이드를 포함할 수 있다. 예를 들어, 프로그래밍가능한 물질은 게르마늄, 안티몬 및 테루륨 중 하나 이상(예를 들어, Ge2Sb2Te5)을 포함하는 칼코게나이드일 수 있다. 프로그래밍가능한 물질은 초기에 블록(104 내지 108) 상에, 및 또한 블록들 사이 갭 내에 형성될 수 있고, 이후 도 31 내지 도 33에 도시된 구조물을 남기도록 평탄화 공정(예를 들어, CMP)에 의하여 블록 상으로부터 제거될 수 있다. 일부 실시예에서, 프로그래밍가능한 물질(112)은 제1 프로그래밍가능한 물질(102)과 구별하기 위하여 제2 프로그래밍가능한 물질이라고 지칭될 수 있다. 제1 및 제2 프로그래밍가능한 물질(102 및 112)은 일부 실시예에서 서로 동일한 조성물을 포함할 수 있고, 다른 실시예에서 서로 상이한 조성물을 포함할 수 있다.
일부 실시예에서, 제2 프로그래밍가능한 물질(112)은 블록(104, 106 및 108)의 측벽(111, 113 및 115)을 따라 있는 제2 프로그래밍가능한 물질 라인으로 패터닝되도록 고려될 수 있다. 제2 프로그래밍가능한 물질 라인은 제1 프로그래밍가능한 물질(102)의 라인 상에 직접 및 이에 대해서 접해 존재하고; 도시된 실시예에서 제1 프로그래밍가능한 물질의 라인과 대략 직교방향으로 연장된다.
도 34 내지 도 36을 참조하면, 탑 전극(top electrode) 물질(114)이 제2 프로그래밍가능한 물질(112), 및 블록(104-108)에 걸쳐 제공된다. 탑 전극 물질은 임의의 적절한 조성물 또는 조성물의 조합을 포함할 수 있고, 일부 실시예에서 여러 금속, 금속-포함 물질, 및 전도성으로-도핑된 반도체 물질 중 하나 이상을 포함할 수 있다. 탑 전극 물질은 예를 들어, 원자 층 증착(atomic layer deposition: ALD), 화학적 증기 증착(chemical vapor deposition: CVD), 및 물리적 증기 증착(physical vapor deposition: PVD) 중 하나 이상을 포함하는 임의의 적절한 처리를 사용하여 형성될 수 있다.
패터닝된 마스크 물질(125)은 탑 전극 물질 상에 형성된다. 패터닝된 마스크 물질은 예를 들어, 포토리소그래피 방식으로-패터닝된 포토레지스트를 포함할 수 있다.
도 37 내지 도 39를 참조하면, 하나 이상의 에칭를 사용하여 패터닝된 마스크 물질(125)(도 34 내지 도 36)로부터 마스크 물질 아래 물질을 통해, 유전체 물질(76)의 상부 표면으로 (또는 일부 실시예에서 물질(76) 안으로) 패턴을 전사하고, 이후 패터닝된 마스크 물질이 제거된다. 이것은 탑 전극 물질(114)을 라인(116 내지 119)으로 패터닝하고, 프로그래밍가능한 물질(112)을 접촉부(74) 상에 전기적으로 절연된 세그먼트(예시적인 세그먼트는 도 39에서 세그먼트(126 내지 129)로 도시되어 있음)로 패터닝한다. 추가적으로, 도 39는 블록(104)(도 31)이 탑 전극 라인(116) 아래 라인(130)으로 패터닝되고; 블록(105)(도 31)이 탑 전극 라인(116) 아래 라인(131)으로 및 탑 전극 라인(117) 아래 라인(133)으로 패터닝되고; 블록(106)(도 31)이 탑 전극 라인(117) 아래 라인(134)으로 및 탑 전극 라인(118) 아래 라인(135)으로 패터닝되고; 블록(107)(도 31)이 탑 전극 라인(118) 아래 라인(136)으로 및 탑 전극 라인(119) 아래 라인(137)으로 패터닝되고; 블록(108)(도 31)이 탑 전극 라인(119) 아래 라인(138)으로 패터닝되는 것을 도시한다.
바텀 전극(74), 프로그래밍가능한 물질(102)의 세그먼트, 프로그래밍가능한 물질(112)의 라인, 및 전도성 물질(114)의 라인은 함께 메모리 셀의 어레이를 형성하며; 예시적인 메모리 셀은 도 39에서 메모리 셀(140 내지 143)로 도시되어 있다. 각 메모리 셀은 제1 축을 따라 연장되는 상부 표면을 구비하는 제1 프로그래밍가능한 물질 세그먼트(예를 들어, 메모리 셀(140) 내 세그먼트(126))를 구비한다(이러한 축은 예시된 실시예에서 도 39의 단면을 따른다). 제1 프로그래밍가능한 물질(102)의 인접한 세그먼트(예를 들어, 인접한 세그먼트(126 및 127))는 도시된 실시예에서 갭에 의해 전기적으로 서로 절연된다. 후속하는 처리에서, 이러한 갭은 유전체 물질로 충전될 수 있다. 개별 메모리 셀은 또한 탑 전극과 바텀 전극 사이에 바로 있는 제2 프로그래밍가능한 물질(112)의 세그먼트를 포함하는 것으로 고려될 수 있다. 제2 물질의 이러한 세그먼트는 도 39의 단면에 대하여 페이지에 들어가거나 페이지에서 나오는 제2 축을 따라 연장된다. 서로 분리된 제1 프로그래밍가능한 물질(102)의 세그먼트와는 달리, 제2 프로그래밍가능한 물질(112)의 세그먼트는 서로 연결되고, 도시된 실시예에서 탑 전극 라인의 바텀 표면을 따라 연속적으로 연장되는 라인을 형성한다.
개별 메모리 셀은 (도 38에 도시된 바와 같이) 평면 전계 효과 트랜지스터(62)와 1대1 대응관계를 구비하고, 이러한 트랜지스터는 개별 메모리 셀의 프로그래밍 및/또는 판독 동안 선택 디바이스로서 사용될 수 있다.
도 37 내지 도 39는 도 34 내지 도 36의 처리 스테이지에 존재하는 제1 프로그래밍가능한 물질(102)의 라인을 전기적으로 절연된 세그먼트로 분리하는 방법을 도시하며, 이 방법은 이러한 라인을 이격된 세그먼트로 절단하는 단계를 포함한다. 라인을 전기적으로 절연된 세그먼트로 분리하는 또 다른 방법은 원하는 세그먼트들 사이 개재 구역(intervening region)의 라인 내에 불순물(dopant)을 주입(implant)하는 것이다. 이러한 방법의 예시적인 실시예는 도 40 및 도 41을 참조하여 설명된다.
도 40을 참조하면, 구조물(60)의 구역이 도 36의 것에 후속하여 처리 스테이지에 도시된다. 에칭를 수행하여 패터닝된 마스크 물질(125)로부터 탑 전극 물질(114)을 통해 패턴을 전사하여 탑 전극 물질(114)을 라인(116 내지 119)으로 패터닝하였다. 도 39의 전술된 처리에 비해, 프로그래밍가능한 물질(102)을 관통하도록 에칭이 사용되지 않았다. 또한 블록(104 내지 108)을 관통하도록 에칭이 사용되지 않았다; 그러나, 다른 실시예(미도시)에서 프로그래밍가능한 물질(102)의 상부 표면을 노출시키도록 에칭이 블록(104 내지 108)을 관통시킬 수 있다.
도 41을 참조하면, 불순물(144)이 패터닝된 물질(114 및 125)을 마스크로 사용하여 프로그래밍가능한 물질(102)에 주입된다. 이것은 프로그래밍가능한 물질(102) 내에 도핑된 개재 구역(145)을 형성하고, 여기서 도핑된 개재 구역은 메모리 셀 세그먼트(126 내지 129) 사이에 있다. 이러한 도핑된 개재 구역(145)은 메모리 셀 세그먼트(126 내지 129)를 전기적으로 서로 절연시킬 수 있다. 대안적으로, 도 41의 처리 스테이지에서 프로그래밍가능한 물질(102)의 라인으로 도핑하면 이러한 라인을 메모리 셀 세그먼트(126 내지 129)로 및 이 메모리 셀 세그먼트 사이 도핑된 개재 구역(145)으로 분리시킬 수 있는 것으로 고려된다.
불순물(144)은 프로그래밍가능한 물질(102)의 전기적 절연 특성을 증가시키는 임의의 적절한 불순물을 포함할 수 있다. 상이한 불순물은 프로그래밍가능한 물질(102)의 상이한 조성물에 대해 요구될 수 있고, 이 기술 분야에 통상의 지식을 가진 자라면 사용되는 특정 프로그래밍가능한 물질(102)에 대해 적절한 불순물을 선택할 수 있다.
도 41의 실시예는 불순물(144)이 블록(104 내지 108)을 통해 주입되는 것을 도시한다. 다른 실시예에서, 블록은 불순물이 이러한 블록을 통하지 않고 직접 물질(102) 안으로 주입될 수 있도록 전도성 물질(114)의 패터닝 동안 패터닝될 수 있다.
도 22의 전술된 처리는 (도 25의 처리 스테이지에 도시된 바와 같이) 제1 프로그래밍가능한 물질(102)의 라인을 패터닝하는데 후속적으로 사용될 수 있는 좁은 트렌치(또는 갭)(100)를 형성한다. 프로그래밍가능한 물질(102)의 라인을 형성하는 또 다른 방법은 도 42 및 도 43을 참조하여 설명된다.
도 42는 도 14의 것에 후속하여 처리 스테이지에서 구조물(60)의 구역을 도시한다. 제1 프로그래밍가능한 물질(102)의 층은 블록(88) 및 블록(90) 상에, 블록의 측벽(91) 및 측벽(93)을 따라, 블록과 인접한 공간(87) 및 공간(89) 내에 연장되도록 증착된다. 이러한 층은 예를 들어, ALD, CVD 및 PVD 중 하나 이상을 포함하는 임의의 적절한 처리를 사용하여 형성될 수 있다.
보호 물질 층(146)이 프로그래밍가능한 물질(102) 상에 증착된다. 보호 물질은 후속 이방성 에칭 동안 물질(102)을 보호하기 위해 제공되고, 임의의 적절한 조성물 또는 조성물의 조합을 포함할 수 있다. 일부 실시예에서, 보호 물질은 실리콘 이산화물 및 실리콘 질화물 중 하나 또는 둘 모두를 포함할 수 있다.
도 43을 참조하면, 물질(102 및 146)은 블록(88) 및 블록(90)의 측벽(91) 및 측벽(93)을 따라 프로그래밍가능한 물질(102)의 라인을 형성하기 위해 이방성 에칭을 받는다(이러한 라인은 도 40의 단면에 대해 페이지 안으로 연장되거나 페이지에서 밖으로 연장될 수 있고, 도 13에 도시된 축(85)을 따라 선형으로 연장할 수 있다). 도 28 내지 도 39의 것과 유사한 후속 처리는 도 43의 프로그래밍가능한 물질(102)을 메모리 셀에 병합시키는데 사용될 수 있다. 이러한 메모리 셀은 도 37 내지 도 39를 참조하여 설명된 것과 유사할 수 있다. 그러나, 도 37 내지 도 38의 메모리 셀의 프로그래밍가능한 물질(102)은 도 38의 단면을 따라 직사각형으로 형성된 판을 형성하는 반면, 도 43의 실시예의 프로그래밍가능한 물질(102)은 동일한 단면을 따라 "L자 형상"으로 형성된 판을 형성한다.
다음으로 도 44 내지 도 46을 참조하면, 반도체 구조물(150)이 메모리 어레이를 제조하는 또 다른 예시적인 방법과 연관된 처리 스테이지에서 도시된다. 반도체 구조물은 베이스(152)에 의해 지지되는 복수의 실질적으로 수직인 트랜지스터 필러(pillar)(154)를 포함한다. 베이스(152)는 단결정 실리콘, 및/또는 베이스(64)(도 10 내지 도 12)에 대해 전술된 조성물 중 임의의 것을 포함할 수 있다.
트랜지스터 필러(154)는 베이스(152)의 1차 상부 표면(primary top surface)에 실질적으로 직교방향으로 연장되는 것을 나타내기 위해 "실질적으로 수직" 필러("substantially vertical" pillar)라고 지칭된다. 구체적으로, "수직"이라는 용어는 본 명세서에서 웨이퍼 또는 기판의 주면(major plane) 또는 표면에 대해 요소 또는 구조의 상대적 배향을 한정하도록 사용된다. 구조물은 제조 및 측정의 적절한 공차 내에서 수직이라는 것을 나타내기 위해 "실질적으로 수직"이라고 지칭될 수 있다.
각 트랜지스터 필러는 베이스(152)로부터 위쪽으로 연장되는 반도체 물질을 포함하고, 반도체 물질 내에 전도성으로 도핑된 소스/드레인 구역(156)을 포함한다.
필러는 서로 이격되고, 유전체 물질(158)은 필러들 간 공간 내에 제공된다. 유전체 물질은 임의의 적절한 조성물 조성물의 조합을 포함할 수 있고; 일부 실시예는 실리콘 이산화물, 실리콘 질화물 및 여러 유리 중 임의의 것 중 하나 이상을 포함할 수 있다.
필러(154)는 패터닝된 마스크 물질(160 및 162)에 의해 캡핑된다. 일부 실시예에서, 이러한 패터닝된 마스크 물질은 패드 산화물(160) 및 실리콘 질화물(162)에 대응할 수 있다. 패드 산화물 물질은 실리콘 이산화물을 포함할 수 있다. 패터닝된 마스크 물질은 베이스(152)의 반도체 물질로부터 트랜지스터 필러(154)를 패터닝하는데 사용될 수 있다. 일부 실시예에서, 패드 산화물은 약 95Å의 두께를 구비할 수 있고, 실리콘 질화물은 약 1000Å의 두께를 구비할 수 있다.
도시된 실시예에서, 평탄화된 표면은 유전체 물질(158) 및 마스크 물질(162)에 걸쳐 연장된다. 이러한 평탄화된 표면은 예를 들어, CMP에 의해 형성될 수 있다.
수직 트랜지스터 필러들이 도 44의 평면도를 따라 정사각형 형상인 것으로 도시되어 있으나, 다른 실시예에서 이 수직 트랜지스터 필러는 임의의 다른 적절한 형상을 구비할 수 있다.
수직 트랜지스터 필러는 행(170-172) 및 열(173-176)의 어레이로 배열되도록 고려될 수 있고; 이 행은 제1 축(85)을 따라 연장되고, 열은 제2 축(86)을 따라 연장된다. 도시된 실시예에서, 제2 축은 제1 축에 대략 직교한다. 다른 실시예에서, 제1 축 및 제2 축은 다른 각도로 교차할 수 있다.
도 45는 수직 트랜지스터 필러의 측벽을 따라 연장되는 액세스 라인(즉 워드 라인)(164)을 도시한다. 이러한 액세스 라인은 임의의 적절한 전기적으로 전도성 물질(예를 들어, 티타늄 질화물)을 포함할 수 있고, 임의의 적절한 처리로 형성될 수 있다. 액세스 라인은 게이트 유전체(166)에 의해 필러의 반도체 물질과 이격된다. 이러한 게이트 유전체는 임의의 적절한 조성물(예를 들어, 실리콘 이산화물), 및 임의의 적절한 구성을 포함할 수 있다. 일부 실시예에서 게이트 유전체는 액세스 라인과 동일한 수직 치수가 아니라 수직 트랜지스터 필러의 전체 높이를 연장시킬 수 있다.
액세스 라인(164)은 도 46에서 대시 라인으로 도시된다. 이러한 액세스 라인은 도 46의 단면의 평면에서 밖에 있을 수 있으나, 독자들이 수직 트랜지스터 필러의 도시된 행에 대해 액세스 라인이 상대적으로 배향된 것임을 이해하는 것을 돕기 위해 도식적으로 예시된 것이다.
도 47 내지 도 49를 참조하면, 마스크 물질(160 및 162)(도 44 내지 도 46)은 수직 트랜지스터 필러(154) 상에 용기 형상의 개구(container-shaped opening)(180)를 남기고 제거된다. 소스/드레인 구역(182)은 불순물을 수직 필러의 반도체 물질 안으로 주입하는 것에 의해 수직 트랜지스터 필러의 탑(top)에 형성된다. 전기적으로 전도성 바텀 전극 물질(184)은 탑 소스/드레인 구역(top source/drain region)(182)에 대해서 직접 및 개구 내에 형성된다. 바텀 전극 물질은 임의의 적절한 조성물 또는 조성물의 조합을 포함할 수 있고, 일부 실시예에서는 코발트 규화물(silicide)을 포함할 수 있다. 이러한 코발트 규화물(silicide)은 개구(180) 내에 필러(154)의 탑에 노출된 실리콘의 실리사이드화(silicidation)에 의해 형성될 수 있다.
일부 실시예에서, 도 47 내지 도 49의 바텀 전극 물질(184)은 반도체 물질의 지지 베이스에 걸쳐 바텀 전극(186)의 어레이를 형성하도록 고려될 수 있다. 어레이는 축(85)을 따른 행, 및 축(86)을 따른 열을 포함한다. 이러한 바텀 전극은 유전체 물질(158) 안으로 연장되는 용기 형상의 개구(180)의 바텀(bottom)에서 노출되도록 고려될 수 있다.
도 50 내지 도 52를 참조하면, 스페이서(188)는 개구를 좁혀 바텀 전극(186) 상에 슬롯(190)을 형성하도록 개구(180)(도 47 내지 도 49) 내에 형성된다. 스페이서(188)는 임의의 적절한 조성물 또는 조성물의 조합을 포함할 수 있고, 일부 실시예에서 실리콘 이산화물 및 실리콘 질화물 중 하나 또는 둘 모두를 포함할 수 있다. 슬롯(190)은 임의의 적절한 방법을 사용하여 형성될 수 있다. 예를 들어, 슬롯은 포토리소그래피 방식으로 패터닝된 포토레지스트 마스크(미도시)를 가지고 슬롯의 위치를 패터닝하는 동안 스페이서(188) 물질 안으로 에칭을 하는 것에 의하여 형성될 수 있다. 일부 실시예에서, 레지스트 침지(resist soaking) 및/또는 동결(freezing) 방법이 포토리소그래피 단독에 의해 달성될 수 있는 것보다 더 작은 치수를 가지는 특징을 패터닝하기에 적절한 포토레지스트 마스크를 형성하는데 사용될 수 있다. 일부 실시예에서, 슬롯(190)은 슬롯(100)을 제조하기 위해 도 14 내지 도 24를 참조하여 전술된 것과 유사한 방법으로 희생 스페이서를 사용하여 형성될 수 있다.
슬롯(190)은 도시된 실시예에서 축(85)의 방향을 따라 연장된다.
도 53 내지 도 55을 참조하면, 제1 프로그래밍가능한 물질(102)은 슬롯(90)(도 50-52) 내에 형성된다. 제1 프로그래밍가능한 물질은 유전체 물질(158 및 188)의 상부 표면 상에 및 슬롯 내에 연장되는 제1 프로그래밍가능한 물질의 층을 증착하고 나서, CMP를 사용하여 슬롯 내에 프로그래밍가능한 물질을 남기면서 유전체 물질 상으로부터 프로그래밍가능한 물질을 제거하는 것에 의해 슬롯 내에 형성될 수 있다.
제1 프로그래밍가능한 물질(102)은 바텀 전극(186) 상에 에지방향으로 지지되는 복수의 분리된 세그먼트(또는 판)를 형성한다.
도 56 내지 도 58을 참조하면, 블록(104-108)은 물질(158, 188 및 102) 상에, 및 제2 축(86)을 따라 형성된다. 블록(104-108)은 갭(110)에 의해 서로 이격된다. 블록(104-108) 및 갭(110)은 도 28 내지 도 30에 대해 전술된 것과 동일하며, 동일한 처리로 형성될 수 있다.
도 59 내지 도 61을 참조하면, 제2 프로그래밍가능한 물질(112)의 라인은 갭(110)(도 56 내지 도 58) 내에 형성된다. 프로그래밍가능한 물질(112)은 도 31 내지 도 33을 참조하여 전술된 것과 동일한 물질을 포함할 수 있고, 이 도면을 참조하여 전술된 것과 동일한 방법에 의하여 형성될 수 있다. 제2 프로그래밍가능한 물질(112)의 라인은 제1 프로그래밍가능한 물질(102)의 세그먼트 상에 직접 및 이에 대해서 직접 접해 존재하고; 도시된 실시예에서 제1 프로그래밍가능한 물질의 이러한 세그먼트에 대략 직교방향으로 연장된다.
도 62 내지 도 64를 참조하면, 탑 전극 물질(114)은 제2 프로그래밍가능한 물질(112) 및 블록(104-108)에 걸쳐 제공되고, 이후 라인(116-119)으로 패터닝된다. 이러한 패터닝은 도 34 내지 도 39를 참조하여 전술된 것과 유사한 처리를 통해 달성될 수 있다.
바텀 전극(186), 프로그래밍가능한 물질(102)의 세그먼트, 프로그래밍가능한 물질(112)의 라인, 및 전도성 물질(114)의 라인은 함께 메모리 셀의 어레이를 형성하며; 예시적인 메모리 셀은 메모리 셀(191-194)로서 도 64에 도시된다. 각 메모리 셀은 제1 축(이 축은 도시된 실시예에서 도 64의 단면을 따름)을 따라 연장되는 상부 표면을 구비하는 제1 프로그래밍가능한 물질(102)의 세그먼트(또는 판)을 구비하고, 물질(102)의 상부 에지에 대해서 직접 접해 바텀 에지를 구비하는 제2 프로그래밍가능한 물질(112)의 구역을 구비한다. 도시된 실시예에서, 물질(112)은 물질(102)의 다수의 별개의 판과 직접 접촉하는 복수의 라인으로 구성되고; 물질(112)의 예시적인 라인은 물질(102)의 복수의 하부 판과 접촉하는 것으로 도 63에 도시된다.
도 65의 개별 메모리 셀(191-194)은 메모리 셀의 하부에 있는 실질적으로 수직 트랜지스터와 1대1 대응관계이며, 이러한 트랜지스터는 개별 메모리 셀의 프로그래밍 및/또는 판독 동안 선택 디바이스로서 사용될 수 있다.
다음으로 도 65 내지 도 67을 참조하면, 반도체 구조물(200)은 메모리 어레이를 제조하는, 또 다른 예시적인 방법과 연관된 처리 스테이지에서 도시된다. 반도체 구조물은 베이스(202)에 의해 지지되는 복수의 다이오드 스택(204)을 포함한다. 베이스(202)는 p-형 도핑된 단결정 실리콘을 포함할 수 있다.
다이오드 스택은 축(86)을 따라 연장되는 복수의 라인(206-209)으로 배열된다.
각 다이오드 스택은 베이스(202)로부터 위쪽으로 연장되는 반도체 물질을 포함하고, 한 쌍의 p-형 도핑된 구역(212 및 214) 사이에 n-형 도핑된 구역(210)을 포함한다.
다이오드 스택은 서로 이격되고, 유전체 물질(216)은 스택들 간 공간 내에 제공된다. 유전체 물질은 임의의 적절한 조성물 또는 조성물의 조합을 포함할 수 있고; 일부 실시예에서 실리콘 이산화물, 실리콘 질화물 및 여러 도핑된 유리 중 임의의 것 중 하나 이상을 포함할 수 있다.
스택(204)은 패터닝된 마스크 물질(218 및 220)에 의하여 캡핑된다. 일부 실시예에서, 이러한 패터닝된 마스크 물질은 패드 산화물(218) 및 실리콘 질화물(220)에 대응할 수 있다. 일부 실시예에서, 패드 산화물은 약 95Å의 두께를 구비할 수 있고, 실리콘 질화물은 약 1000Å의 두께를 구비할 수 있다.
패터닝된 마스크 물질(218 및 220)은 베이스(202)의 반도체 물질로부터 다이오드 스택(204)을 패터닝하는데 사용될 수 있다. 다이오드 스택의 이러한 패터닝은 일부 실시예에서 구역(210, 212 및 214) 내에 불순물을 주입한 후에 수행될 수 있다.
도시된 실시예에서, 평탄화된 표면은 유전체 물질(216) 및 마스크 물질(220)에 걸쳐 연장된다. 이러한 평탄화된 표면은 예를 들어, CMP에 의하여 형성될 수 있다.
도 68 내지 도 70을 참조하면, 패터닝된 마스크 물질(222)은 물질(216 및 220)에 걸쳐 제공된다. 도시된 실시예에서, 마스크 물질(222)은 축(85)을 따라 연장되는 복수의 이격된 라인(223-225)으로 패터닝되고; 따라서 다이오드 스택의 라인(206-209)에 실질적으로 직교방향으로 연장된다. 마스크 물질(222)은 임의의 적절한 조성물 또는 조성물의 조합을 포함할 수 있고, 일부 실시예에서 포토리소그래피 방식으로 패터닝된 포토레지스트에 대응할 수 있다.
도 71 내지 도 73을 참조하면, 패턴은 패터닝된 마스크 물질(222)(도 68 내지 도 70)로부터 다이오드 스택(204), 물질(220) 및 물질(216)의 구역 안으로 하나 이상의 적절한 에칭을 통해 전사되고, 이후 패터닝된 마스크 물질이 제거된다. 다이오드 스택(204), 물질(220) 및 물질(216) 안으로 에칭을 수행하면 트렌치(226)(도 72에 언급됨)가 형성되고, 이러한 트렌치에는 이후 유전체 물질(216)이 충전된다. 따라서, 다이오드(228-239)의 어레이는 다이오드 스택(204)의 라인(206-209)(도 68 내지 도 70)로부터 형성된다. 각 다이오드는 도 71 내지 도 73의 처리 스테이지에서 마스크 물질(218 및 220)에 의해 캡핑된다. 다이오드가 도 71의 평면도를 따라 정사각형 형상인 것으로 도시되어 있으나, 다른 실시예에서 다이오드는 임의의 다른 적절한 형상을 포함하도록 형성될 수 있다.
도시된 실시예에서, 평탄화된 표면은 트렌치(226)(도 72) 내에 유전체 물질(216)을 형성한 후 유전체 물질(216) 및 마스크 물질(220)에 걸쳐 연장된다. 이러한 평탄화된 표면은 트렌치에 유전체 물질을 충전한 후에 예를 들어, CMP에 의하여 형성될 수 있다.
도 74 내지 도 76을 참조하면, 마스크 물질(218 및 220)(도 71 내지 도 73)은 다이오드(228-239) 상에 용기 형상의 개구(240)를 남기고 제거된다. 전기적으로 전도성 바텀 전극 물질(244)이 다이오드 스택(204)의 탑 p-형 도핑된 구역에 대해서 직접 접해 및 개구 내에 형성된다. 바텀 전극 물질은 임의의 적절한 조성물 또는 조성물의 조합을 포함할 수 있고, 일부 실시예에서 코발트 규화물(silicide)을 포함할 수 있다. 이러한 코발트 규화물(silicide)은 개구(240) 내에 다이오드 스택(204)의 탑에 노출된 실리콘의 실리사이드화(silicidation)에 의해 형성될 수 있다.
일부 실시예에서, 도 74 내지 도 76의 바텀 전극 물질(244)은 바텀 전극(246)의 어레이를 형성하도록 고려될 수 있다. 어레이는 축(85)을 따른 행, 및 축(86)을 따른 열을 포함한다.
도 77 내지 도 79를 참조하면, 스페이서(188)는 개구를 좁혀서 바텀 전극(186) 상에 슬롯(190)을 형성하도록 개구(240)(도 74 내지 도 76) 내에 형성된다. 스페이서(188)는 도 50 내지 도 52를 참조하여 전술된 조성물 중 임의의 것을 포함할 수 있고, 이러한 도면을 참조하여 전술된 방법 중 임의의 것을 통해 형성될 수 있다. 이 슬롯(190)은 도시된 실시예에서 축(85)의 방향을 따라 연장된다.
도 80 내지 도 82를 참조하면, 제1 프로그래밍가능한 물질(102)은 슬롯(90)(도 77 내지 도 79) 내에 형성된다. 제1 프로그래밍가능한 물질은 슬롯 내에 및 유전체 물질(216 및 188)의 상부 표면 상에 연장되는 제1 프로그래밍가능한 물질의 층을 증착하고, 이후 CMP를 이용하여 슬롯 내에 프로그래밍가능한 물질을 남기고 유전체 물질 상으로부터 프로그래밍가능한 물질을 제거하는 것에 의해 슬롯 내에 형성될 수 있다.
제1 프로그래밍가능한 물질(102)은 바텀 전극(246) 상에 에지방향으로 지지되는 복수의 분리된 세그먼트(또는 판)를 형성한다.
도 83 내지 도 85를 참조하면, 블록(104-108)은 물질(216, 188 및 102) 상에, 및 제2 축(86)을 따라 형성된다. 블록(104-108)은 갭(110)에 의해 서로 이격된다. 블록(104-108) 및 갭(110)은 도 28 내지 도 30에 대해 전술된 것과 동일하고, 동일한 처리로 형성될 수 있다.
도 86 내지 도 88을 참조하면, 제2 프로그래밍가능한 물질(112)의 라인은 갭(110)(도 83 내지 도 85) 내에 형성된다. 프로그래밍가능한 물질(112)은 도 31 내지 도 33을 참조하여 전술된 것과 동일한 물질을 포함할 수 있고, 이러한 도면을 참조하여 설명된 것과 동일한 방법에 의하여 형성될 수 있다. 제2 프로그래밍가능한 물질(112)의 라인은 제1 프로그래밍가능한 물질(102)의 세그먼트 상에 직접 및 이에 대해서 직접 접해 존재하고; 도시된 실시예에서 제1 프로그래밍가능한 물질의 이러한 세그먼트에 대략 직교방향으로 연장된다.
도 89 내지 도 91을 참조하면, 탑 전극 물질(114)은 제2 프로그래밍가능한 물질(112) 및 블록(104-108)에 걸쳐 제공되고, 이후 라인(116-119)으로 패터닝된다. 이러한 패터닝은 도 34 내지 도 39를 참조하여 전술된 것과 유사한 처리를 통해 달성될 수 있다.
바텀 전극(246), 프로그래밍가능한 물질(102)의 세그먼트, 프로그래밍가능한 물질(112)의 라인, 및 전도성 물질(114)의 라인은 함께 메모리 셀의 어레이를 형성하고; 예시적인 메모리 셀은 메모리 셀(250-253)로서 도 91에 도시된다. 각 메모리 셀은 제1 축(이 축은 예시된 실시예에서 도 91의 단면을 따름)을 따라 연장되는 상부 표면을 구비하는 제1 프로그래밍가능한 물질(102)의 세그먼트(또는 판)를 구비하며, 물질(102)의 상부 에지에 대해서 직접 접해 바텀 에지를 구비하는 제2 프로그래밍가능한 물질(112)의 구역을 구비한다. 도시된 실시예에서, 물질(112)은 물질(102)의 다수의 별개의 판과 직접 접촉하는 복수의 라인으로 구성되고; 물질(112)의 예시적인 라인은 물질(102)의 복수의 하부 판과 접촉하도록 도 90에 도시된다.
도 91의 개별 메모리 셀(250-253)은 메모리 셀의 하부에 있는 실질적으로 수직 다이오드와 1대1 대응관계이며, 이 다이오드는 개별 메모리 셀의 프로그래밍 및/또는 판독 동안 선택 디바이스로서 사용될 수 있다.
전술된 메모리 셀 및 어레이는 예를 들어, 메모리 모듈, 디바이스 드라이버, 전력 모듈, 통신 모뎀, 프로세서 모듈, 및 응용 특정 모듈에 사용될 수 있다. 일부 실시예에서, 메모리 셀 및 어레이는 예를 들어, 클록, 텔레비전, 셀폰, 퍼스널 컴퓨터, 자동차, 산업 제어 시스템, 항공기 등과 같은 전자 시스템에 병합될 수 있다.
도면에 있는 여러 실시예의 특정 배향은 단지 예시를 위한 것일 뿐이고, 이들 실시예는 일부 응용에서 도시된 배향에 대해 회전될 수 있다. 본 명세서에 설명된 상세한 설명, 및 이하 청구범위는 구조들이 도면의 특정 배향으로 있든지 또는 이 배향에 대해 회전되어 있든지 상관없이 여러 특징들 사이에 설명된 관계를 가지는 임의의 구조를 포함하는 것이다.
첨부 도면의 단면도는 단지 단면의 평면 내 특징을 보여주는 것일 뿐이고, 도면을 간략화하기 위하여 단면의 평면 뒤에 있는 물질을 보여주는 것은 아니다.
하나의 구조물이 상기에서 또 다른 구조물 "∼ 위에" 또는 "∼에 접해" 있는 것으로 지칭될 때, 이 구조물은 다른 구조물 바로 위에 있거나 또는 개재 구조물이 또한 존재할 수 있다. 이와 대조적으로, 하나의 구조물이 또 다른 구조물 "∼ 상에 직접" 또는 "∼에 대해서 직접 접해" 있는 것으로 지칭될 때, 여기에는 개재 구조물이 존재하지 않는다. 하나의 구조물이 또 다른 구조물에 "∼에 연결" 또는 "∼에 결합"된 것으로 지칭될 때, 이 구조물은 다른 구조물에 직접 연결되거나 결합될 수 있고, 또는 개재 구조물이 존재할 수 있다. 이와 대조적으로, 하나의 구조물이 또 다른 구조물에 "∼에 직접 연결" 또는 "∼에 직접 결합"된 것으로 지칭될 때, 여기에는 개재 구조물이 존재하지 않는다.

Claims (47)

  1. 메모리 셀로서, 한 쌍의 전극 사이에 직접 존재하고 상기 전극들 중 어느 전극과도 직접 접촉하지 않는 스위칭 볼륨(switching volume)을 구비하도록 구성된 프로그래밍가능한 물질을 포함하되; 상기 프로그래밍가능한 물질은 한 쌍의 프로그래밍가능한 물질 판을 포함하고, 상기 한 쌍의 프로그래밍가능한 물질 판은 상기 판의 에지를 따라 서로 인접하며, 상기 스위칭 볼륨은 상기 인접한 에지들의 인터페이스를 따라 존재하는 것인 메모리 셀.
  2. 제1항에 있어서, 상기 한 쌍의 판의 각 판은 서로에 대하여 상이한 조성인 것인 메모리 셀.
  3. 제1항에 있어서, 상기 한 쌍의 판의 각 판은 동일한 조성인 것인 메모리 셀.
  4. 메모리 셀로서, 한 쌍의 전극 사이에 직접 존재하는 적어도 2개의 프로그래밍가능한 물질 구조물을 포함하되; 상기 프로그래밍가능한 물질 구조물 중 제1 프로그래밍가능한 물질 구조물은 제1 축을 따라 주로 연장되는 제1 에지를 구비하며; 상기 프로그래밍가능한 물질 구조물 중 제2 프로그래밍가능한 물질 구조물은 상기 제1 에지에 대해서 직접 접해 있고, 상기 제1 축과 교차하는 제2 축을 따라 주로 연장되는 제2 에지를 구비하는 것인 메모리 셀.
  5. 제4항에 있어서, 상기 제2 에지에 대해서 직접 접해 있는 상기 제1 에지의 구역은 약 10㎚2 이하의 면적을 구비하는 것인 메모리 셀.
  6. 제4항에 있어서, 상기 제1 및 제2 프로그래밍가능한 물질 구조물은 모두 칼코게나이드(chalcogenide)를 포함하는 것인 메모리 셀.
  7. 제4항에 있어서, 상기 제1 및 제2 프로그래밍가능한 물질 구조물은 탑 전극(top electrode)과 바텀 전극(bottom electrode) 사이에 에지방향으로 배향된 판인 것인 메모리 셀.
  8. 제4항에 있어서,
    상기 제2 프로그래밍가능한 물질 구조물은 상기 제1 프로그래밍가능한 물질 구조물 상에 있고;
    상기 제1 에지는 상기 제1 프로그래밍가능한 물질 구조물의 상부 에지이며;
    상기 제2 에지는 상기 제2 프로그래밍가능한 물질 구조물의 하부 에지이고;
    상기 제2 물질 구조물은 하부 에지와 대향하는 관계에 있는 상부 에지를 구비하며;
    상기 메모리 셀은 상기 제2 프로그래밍가능한 물질 구조물의 상기 상부 에지 상에 및 상기 상부 에지에 대해서 직접 접해 있는 하부 에지를 구비하는 제3 프로그래밍가능한 물질 구조물을 포함하는 것인 메모리 셀.
  9. 제8항에 있어서, 상기 제3 프로그래밍가능한 물질 구조물은 상기 제1 축을 따라 주로 연장되는 것인 메모리 셀.
  10. 제4항에 있어서,
    상기 제2 프로그래밍가능한 물질 구조물은 상기 제1 프로그래밍가능한 물질 구조물 상에 있고;
    상기 제1 에지는 상기 제1 프로그래밍가능한 물질 구조물의 상부 에지이며;
    상기 제2 에지는 상기 제2 프로그래밍가능한 물질 구조물의 하부 에지이고;
    상기 제2 물질 구조물은 하부 에지와 대향하는 관계에 있는 상부 에지를 구비하며;
    상기 메모리 셀은 상기 제2 프로그래밍가능한 물질 구조물의 상기 상부 에지 상에 있는 하부 에지를 구비하는 제3 프로그래밍가능한 물질 구조물을 포함하고;
    상기 제3 프로그래밍가능한 물질 구조물은 하부 에지와 대향하는 관계에 있는 상부 에지를 구비하며;
    상기 메모리 셀은 상기 제3 프로그래밍가능한 물질 구조물의 상기 상부 에지에 상에 있고 그리고 해당 상부 에지에 대해서 직접 접해 있는 하부 에지를 구비하는 제4 프로그래밍가능한 물질 구조물을 포함하는 것인 메모리 셀.
  11. 제10항에 있어서, 상기 제3 프로그래밍가능한 물질 구조물의 상기 하부 에지는 장벽 물질에 의하여 상기 제2 프로그래밍가능한 물질 구조물의 상기 상부 에지로부터 이격된 것인 메모리 셀.
  12. 제10항에 있어서, 상기 제3 프로그래밍가능한 물질 구조물의 상기 하부 에지는 상기 제2 프로그래밍가능한 물질 구조물의 상기 상부 에지에 대해서 직접 접해 있는 것인 메모리 셀.
  13. 메모리 셀로서,
    상부 표면 영역을 갖는 상부 표면을 구비하는 바텀 전극;
    상기 바텀 전극 상에 에지방향으로 지지되고 상기 바텀 전극의 상기 상부 표면 영역의 일부에 대해서만 직접 접해 있는 제1 프로그래밍가능한 물질 판;
    상기 제1 프로그래밍가능한 물질 판 상에 에지방향으로 지지되는 제2 프로그래밍가능한 물질 판; 및
    상기 제2 프로그래밍가능한 물질 판 상에 탑 전극을 포함하는 메모리 셀.
  14. 제13항에 있어서, 상기 제1 프로그래밍가능한 물질 판은 제1 축을 따라 선형으로 연장되고, 상기 제2 프로그래밍가능한 물질 판은 상기 제1 축과 교차하는 제2 축을 따라 선형으로 연장되는 것인 메모리 셀.
  15. 제14항에 있어서, 상기 제2 프로그래밍가능한 물질 판은 상기 제1 프로그래밍가능한 물질 판의 중첩 구역(overlap region)에 대해서 직접 접하고, 상기 중첩 구역은 약 10 ㎚2 이하의 면적을 구비하는 것인 메모리 셀.
  16. 제13항에 있어서, 상기 제1 및 제2 프로그래밍가능한 물질 판은 모두 상 변화 물질을 포함하는 것인 메모리 셀.
  17. 제13항에 있어서, 상기 제1 및 제2 프로그래밍가능한 물질 판은 모두 칼코게나이드를 포함하는 것인 메모리 셀.
  18. 메모리 셀로서,
    바텀 전극;
    상기 바텀 전극 상에 적어도 3개의 프로그래밍가능한 물질 판; 및
    상기 프로그래밍가능한 물질 판 상에 탑 전극을 포함하되;
    상기 프로그래밍가능한 물질 판은 적어도 2개의 스위칭 볼륨을 한정하고; 제1 스위칭 볼륨이 제1 프로그래밍 조건 하에서 "A" 메모리 상태로부터 "B" 메모리 상태로 스위칭하도록 구성되고, 제2 프로그래밍 조건 하에서 상기 "B" 메모리 상태로부터 상기 "A" 메모리 상태로 스위칭하도록 구성되며; 제2 스위칭 볼륨이 제3 프로그래밍 조건 하에서 "C" 메모리 상태로부터 "D" 메모리 상태로 스위칭하도록 구성되고, 제4 프로그래밍 조건 하에서 상기 "D" 메모리 상태로부터 상기 "C" 메모리 상태로 스위칭하도록 구성되며;
    상기 제1, 제2, 제3 및 제4 프로그래밍 조건은 상기 메모리 셀이 4개의 선택가능한 메모리 상태를 구비하도록 모두 서로 상이한 것인 메모리 셀.
  19. 제18항에 있어서, 상기 프로그래밍가능한 물질 판은,
    상기 바텀 전극 상에 에지 방향으로 지지된 제1 프로그래밍가능한 물질 판으로, 해당 제1 프로그래밍가능한 물질 판은 제1 축을 따라 주로 연장되는 것인, 상기 제1 프로그래밍가능한 물질 판;
    상기 제1 프로그래밍가능한 물질 판 상에 에지방향으로 지지된 제2 프로그래밍가능한 물질 판으로서, 상기 제2 프로그래밍가능한 물질 판이 상기 제1 축과 교차하는 제2 축을 따라 주로 연장되는 것인, 상기 제2 프로그래밍가능한 물질 판; 및
    상기 제2 프로그래밍가능한 물질 판 상에 에지방향으로 지지된 제3 프로그래밍가능한 물질 판으로서, 해당 제3 프로그래밍가능한 물질 판이 상기 제2 축과 교차하는 제3 축을 따라 주로 연장되는 것인, 상기 제3 프로그래밍가능한 물질 판을 포함하고,
    상기 제1 및 제2 프로그래밍가능한 물질 판은 제1 인터페이스를 따라 서로 직접 접촉하고; 상기 제1 스위칭 볼륨이 상기 제1 인터페이스와 중첩되며; 상기 제2 및 제3 프로그래밍가능한 물질 판은 제2 인터페이스를 따라 서로 직접 접촉하고; 상기 제2 스위칭 볼륨이 상기 제2 인터페이스와 중첩하는 것인 메모리 셀.
  20. 제19항에 있어서, 상기 제1 인터페이스는 상기 제1 및 제2 프로그래밍가능한 물질 판이 서로 직접 접촉하는 제1 접촉 영역을 구비하고, 상기 제2 인터페이스는 상기 제2 및 제3 프로그래밍가능한 물질 판이 서로 직접 접촉하는 제2 접촉 영역을 구비하며, 상기 제1 및 제2 접촉 영역 중 한쪽은 다른 쪽보다 더 큰 것인 메모리 셀.
  21. 제19항에 있어서, 상기 제1 및 제3 프로그래밍가능한 물질 판은 서로에 대해 상이한 조성을 포함하는 것인 메모리 셀.
  22. 제19항에 있어서, 상기 제1 및 제3 축은 공통 축인 것인 메모리 셀.
  23. 메모리 셀로서,
    바텀 전극;
    상기 바텀 전극 상에 있는 적어도 3개의 프로그래밍가능한 물질 판; 및
    상기 프로그래밍가능한 물질 판 상에 탑 전극을 포함하되,
    상기 프로그래밍가능한 물질 판은 적어도 2개의 스위칭 볼륨을 한정하고; 제1 스위칭 볼륨이 "A" 및 "B" 메모리 상태 사이를 상대적으로 신속하게 스위칭하도록 구성되고, 제2 스위칭 볼륨이 "C" 및 "D" 메모리 상태 사이를 상대적으로 느리게 스위칭하도록 구성된 것인 메모리 셀.
  24. 제23항에 있어서, 상기 프로그래밍가능한 물질 판은,
    상기 바텀 전극 상에 에지방향으로 지지된 제1 프로그래밍가능한 물질 판으로서, 해당 제1 프로그래밍가능한 물질 판이 제1 축을 따라 주로 연장되는 것인 상기 제1 프로그래밍가능한 물질 판;
    상기 제1 프로그래밍가능한 물질 판 상에 에지방향으로 지지된 제2 프로그래밍가능한 물질 판으로서, 해당 제2 프로그래밍가능한 물질 판이 상기 제1 축과 교차하는 제2 축을 따라 주로 연장되는 것인, 상기 제2 프로그래밍가능한 물질 판;
    상기 제2 프로그래밍가능한 물질 판 위에 에지방향으로 지지된 제3 프로그래밍가능한 물질으로서, 해당 제3 프로그래밍가능한 물질 판이 제3 축을 따라 주로 연장되는 것인, 상기 제3 프로그래밍가능한 물질 판; 및
    상기 제3 프로그래밍가능한 물질 판 상에 에지방향으로 지지된 제4 프로그래밍가능한 물질 판으로서, 해당 제4 프로그래밍가능한 물질 판이 상기 제3 축과 교차하는 제4 축을 따라 주로 연장되는 것인, 상기 제4 프로그래밍가능한 물질 판을 포함하며;
    상기 제1 및 제2 프로그래밍가능한 물질 판은 제1 인터페이스를 따라 서로 직접 접촉하고; 상기 제1 스위칭 볼륨은 상기 제1 인터페이스와 중첩되며;
    상기 제3 및 제4 프로그래밍가능한 물질 판은 제2 인터페이스를 따라 서로 직접 접촉하고; 상기 제2 스위칭 볼륨은 상기 제2 인터페이스와 중첩하는 것인 메모리 셀.
  25. 제24항에 있어서, 상기 제3 프로그래밍가능한 물질 판은 상기 제2 프로그래밍가능한 물질 판과 직접 접촉하는 것인 메모리 셀.
  26. 제24항에 있어서, 상기 제3 프로그래밍가능한 물질 판은 장벽 물질에 의하여 상기 제2 프로그래밍가능한 물질 판으로부터 이격된 것인 메모리 셀.
  27. 제24항에 있어서, 상기 제2 및 제3 축은 공통 축인 것인 메모리 셀.
  28. 제27항에 있어서, 상기 제1 및 제4 축은 공통 축인 것인 메모리 셀.
  29. 메모리 셀을 형성하는 방법으로서,
    지지 베이스 상에 바텀 전극을 형성하는 단계;
    상기 바텀 전극 상에 제1 프로그래밍가능한 물질 세그먼트를 형성하는 단계로서, 해당 제1 프로그래밍가능한 물질 세그먼트는 제1 축을 따라 연장되는 상부 표면을 구비하는 것인, 상기 제1 프로그래밍가능한 물질 세그먼트를 형성하는 단계;
    상기 제1 프로그래밍가능한 물질 세그먼트의 상기 상부 표면에 대해서 직접 접해 있는 제2 프로그래밍가능한 물질 세그먼트를 형성하는 단계로서, 상기 제2 프로그래밍가능한 물질 세그먼트가 상기 제1 축에 직교하는 제2 축을 따라 연장되는 하부 표면을 구비하는 것인, 상기 제2 프로그래밍가능한 물질 세그먼트를 형성하는 단계; 및
    상기 제2 프로그래밍가능한 물질 세그먼트 상에 탑 전극을 형성하는 단계를 포함하는, 메모리 셀의 형성방법.
  30. 메모리 셀을 형성하는 방법으로서,
    지지 베이스 상에 바텀 전극을 형성하는 단계;
    상기 바텀 전극 상에 적어도 3개의 프로그래밍가능한 물질 판을 형성하는 단계; 및
    상기 프로그래밍가능한 물질 판 상에 탑 전극을 형성하는 단계를 포함하되,
    상기 프로그래밍가능한 물질 판은 적어도 2개의 스위칭 볼륨을 한정하고; 제1 스위칭 볼륨이 "A" 및 "B" 메모리 상태 사이를 상대적으로 신속하게 스위칭하도록 구성되고, 제2 스위칭 볼륨이 "C" 및 "D" 메모리 상태 사이를 상대적으로 느리게 스위칭하도록 구성된 것인, 메모리 셀의 형성방법.
  31. 메모리 셀을 형성하는 방법으로서,
    지지 베이스 상에 바텀 전극을 형성하는 단계;
    상기 바텀 전극 상에 적어도 3개의 프로그래밍가능한 물질 판을 형성하는 단계; 및
    상기 프로그래밍가능한 물질 판 상에 탑 전극을 형성하는 단계를 포함하되,
    상기 프로그래밍가능한 물질 판은 적어도 2개의 스위칭 볼륨을 한정하고; 제1 스위칭 볼륨이 제1 프로그래밍 조건 하에서 "A" 메모리 상태로부터 "B" 메모리 상태로 스위칭하도록 구성되고, 제2 프로그래밍 조건 하에서 상기 "B" 메모리 상태로부터 상기 "A" 메모리 상태로 스위칭하도록 구성되고, 제2 스위칭 볼륨이 제3 프로그래밍 조건 하에서 "C" 메모리 상태로부터 "D" 메모리 상태로 스위칭하도록 구성되고, 제4 프로그래밍 조건 하에서 상기 "D" 메모리 상태로부터 상기 "C" 메모리 상태로 스위칭하도록 구성되며; 상기 제1, 제2, 제3 및 제4 프로그래밍 조건은 상기 메모리 셀이 4개의 선택가능한 메모리 상태를 구비하도록 모두 서로 상이한 것인, 메모리 셀의 형성방법.
  32. 메모리 셀의 어레이를 형성하는 방법으로서,
    지지 베이스에 걸쳐 바텀 전극의 어레이를 제공하는 단계;
    상기 바텀 전극 상에 복수의 제1 프로그래밍가능한 물질 세그먼트를 형성하는 단계로서, 상기 제1 프로그래밍가능한 세그먼트 각각은 상기 바텀 전극 각각과 연관되고; 인접한 제1 프로그래밍가능한 물질 세그먼트는 전기적으로 서로 절연되고; 상기 각 제1 프로그래밍가능한 물질 세그먼트는 제1 축을 따라 연장되는 제1 상부 표면을 구비하는 것인, 상기 복수의 제1 프로그래밍가능한 물질 세그먼트를 형성하는 단계;
    상기 제1 축과 교차하는 제2 축을 따라 연장되는, 제2 프로그래밍가능한 물질의 라인을 형성하는 단계; 및
    상기 제2 프로그래밍가능한 물질의 라인을 따라 탑 전극 라인을 형성하는 단계를 포함하되;
    상기 제2 프로그래밍가능한 물질의 라인은 상기 제1 프로그래밍가능한 물질 상에 직접 제2 프로그래밍가능한 물질 세그먼트를 포함하고; 상기 각 제2 프로그래밍가능한 물질 세그먼트는 상기 제2 축을 따라 연장되는 제2 하부 표면을 구비하며;
    상기 탑 전극 라인은 상기 제2 프로그래밍가능한 물질 세그먼트 상에 직접 세그먼트를 포함하는 것인, 메모리 셀 어레이의 형성방법.
  33. 제32항에 있어서, 상기 어레이는 행 및 열을 포함하되; 상기 행은 상기 제1 및 제2 축 중 어느 하나의 축을 따라 연장되고, 상기 열은 상기 제1 및 제2 축 중 다른 축을 따라 연장되는 것인, 메모리 셀 어레이의 형성방법.
  34. 제32항에 있어서, 상기 제1 프로그래밍가능한 물질 세그먼트를 형성하는 단계는,
    상기 제1 축을 따라 연장되는 상기 제1 프로그래밍가능한 물질의 라인을 형성하는 단계; 및
    상기 라인을 상기 세그먼트로 분리하는 단계를 포함하는 것인, 메모리 셀 어레이의 형성방법.
  35. 제34항에 있어서, 상기 분리하는 단계는 상기 라인을 상기 세그먼트로 절단하는 단계를 포함하는 것인, 메모리 셀 어레이의 형성방법.
  36. 제34항에 있어서, 상기 분리하는 단계는 상기 세그먼트들 사이의 상기 라인의 개재 구역(intervening region)에 불순물을 주입하는 단계를 포함하는 것인, 메모리 셀 어레이의 형성방법.
  37. 제32항에 있어서, 상기 제1 프로그래밍가능한 물질 세그먼트를 형성하는 단계는,
    상기 각 바텀 전극 상에 상기 각 바텀 전극과 1대1 대응관계로 용기(container)를 형성하는 단계; 및
    상기 용기 내에 상기 제1 프로그래밍가능한 물질을 형성하는 단계를 포함하는 것인, 메모리 셀 어레이의 형성방법.
  38. 메모리 셀의 어레이를 형성하는 방법으로서,
    지지 베이스에 걸쳐 바텀 전극의 어레이를 제공하는 단계로서, 상기 어레이는 행과 열을 포함하고, 상기 행은 제1 축을 따라 주로 연장되고, 상기 열은 상기 제1 축과 교차하는 제2 축을 따라 주로 연장되는 것인, 상기 어레이를 제공하는 단계;
    상기 제1 축을 따라 주로 연장되는 제1 블록을 형성하는 단계로서, 상기 제1 블록은 상기 바텀 전극의 인접한 행들 사이의 교번 공간에 걸쳐 연장되고 상기 바텀 전극을 부분적으로 커버하며, 상기 제1 블록은 상기 바텀 전극의 상부 표면으로부터 위쪽으로 연장되는 에지를 구비하는 것인, 상기 제1 블록을 형성하는 단계;
    상기 제1 블록의 측벽을 따라 제1 프로그래밍가능한 물질 라인을 패터닝하는 단계;
    상기 제2 축을 따라 주로 연장되는 제2 블록을 형성하는 단계로서, 상기 제2 블록은 상기 바텀 전극의 인접한 열들 사이의 교번 공간(alternating space)에 걸쳐 연장되고 상기 바텀 전극을 부분적으로 커버하며, 상기 제2 블록은 상기 바텀 전극의 상부 표면 상에 직접 에지를 구비하는 것인, 상기 제2 블록을 형성하는 단계;
    상기 제2 블록의 측벽을 따라 제2 프로그래밍가능한 물질 라인을 패터닝하는 단계;
    상기 제2 프로그래밍가능한 물질 라인 상에 탑 전극 물질을 형성하는 단계;
    상기 탑 전극 물질 상에 그리고 상기 제2 프로그래밍가능한 물질 라인 상에 마스크 물질 라인을 형성하는 단계; 및
    상기 마스크 물질로부터, 상기 탑 전극 물질을 통해, 그리고 상기 제1 프로그래밍가능한 물질 라인을 통해 하나 이상의 에칭을 사용하여 패턴을 전사하는 단계를 포함하는, 메모리 셀 어레이의 형성방법.
  39. 제38항에 있어서, 상기 제1 블록의 측벽을 따라 상기 제1 프로그래밍가능한 물질 라인을 패터닝하는 단계는,
    상기 제1 블록의 상기 측벽을 따라, 상기 제1 블록 상에 그리고 상기 제1 블록들 사이의 공간 내에 연장되도록 제1 프로그래밍가능한 물질의 층을 증착하는 단계;
    상기 제1 프로그래밍가능한 물질의 층 상에 보호 물질을 증착하는 단계; 및
    상기 보호 물질 및 상기 제1 프로그래밍가능한 물질을 이방성으로 에칭하여 상기 제1 프로그래밍가능한 물질의 라인을 형성하는 단계를 포함하는 것인, 메모리 셀 어레이의 형성방법.
  40. 제38항에 있어서, 상기 제1 블록의 측벽을 따라 상기 제1 프로그래밍가능한 물질 라인을 패터닝하는 단계는,
    상기 제1 블록의 상기 측벽을 따라 희생 물질의 층을 형성하는 단계;
    상기 희생 물질을 따라 상기 제1 블록들 사이의 공간 내에 제2 물질을 형성하는 단계;
    상기 제1 블록의 상기 측벽을 따라 상기 제1 블록 및 상기 제2 물질 사이에 갭을 남기고 상기 희생 물질을 제거하는 단계; 및
    상기 제1 프로그래밍가능한 물질로 상기 갭을 충전(filling)하는 단계를 포함하는 것인, 메모리 셀 어레이의 형성방법.
  41. 제40항에 있어서, 상기 희생 물질의 층은 희생 물질의 제1 층이고, 상기 제2 블록의 측벽을 따라 상기 제2 프로그래밍가능한 물질 라인을 패터닝하는 단계는,
    상기 제2 블록의 상기 측벽을 따라 희생 물질의 제2 층을 형성하는 단계;
    희생 물질의 상기 제2 층을 따라 그리고 상기 제2 블록들 사이의 공간 내에 제3 물질을 형성하는 단계;
    상기 제2 블록의 상기 측벽을 따라 상기 제2 블록 및 상기 제3 물질 사이에 갭을 남기고 희생 물질의 상기 제2 층을 제거하는 단계; 및
    상기 제2 블록 및 상기 제3 물질 사이의 상기 갭을 상기 제2 프로그래밍가능한 물질로 충전하는 단계를 포함하는 것인, 메모리 셀 어레이의 형성방법.
  42. 제38항에 있어서, 상기 지지 베이스는 반도체 기판 상에 지지되는 복수의 트랜지스터를 포함하고; 각 트랜지스터는 평면 트랜지스터 게이트, 및 상기 게이트의 대향하는 측면 상에 한 쌍의 소스/드레인 구역을 포함하고; 상기 바텀 전극은 상기 트랜지스터와 1대1 대응관계이고, 상기 트랜지스터의 소스/드레인 구역에 전기적으로 연결되는 것인, 메모리 셀 어레이의 형성방법.
  43. 메모리 셀의 어레이를 형성하는 방법으로서,
    지지 베이스에 걸쳐 바텀 전극의 어레이를 제공하는 단계로서, 상기 어레이는 행 및 열을 포함하며; 상기 행은 제1 축을 따라 주로 연장되고, 상기 열은 상기 제1 축과 교차하는 제2 축을 따라 주로 연장되며; 상기 어레이의 인접한 바텀 전극들 사이에 유전체 물질이 존재하고, 상기 바텀 전극은 상기 유전체 물질을 통해 연장되는 개구의 바텀에서 노출되는 것인, 상기 어레이를 제공하는 단계;
    상기 개구를 좁히기 위해 상기 개구 내에 스페이서를 형성하는 단계로서, 상기 좁혀진 개구는 상기 제1 축을 따라 주로 연장되는 슬롯인 것인, 상기 스페이서를 형성하는 단계;
    상기 바텀 전극 상에 에지방향으로 지지되는 복수의 제1 프로그래밍가능한 물질 판을 형성하도록 상기 슬롯 내에 제1 프로그래밍가능한 물질을 형성하는 단계;
    상기 제1 프로그래밍가능한 물질 판 상에 제2 프로그래밍가능한 물질 라인을 형성하는 단계로서, 상기 제2 프로그래밍가능한 물질 라인은 상기 제2 축을 따라 주로 연장되고, 각 제2 프로그래밍가능한 물질 라인은 다수의 제1 프로그래밍가능한 물질 판에 대해서 직접 접해 있는 것인, 상기 제2 프로그래밍가능한 물질 라인을 형성하는 단계; 및
    상기 제2 프로그래밍가능한 물질 라인 상에 그리고 해당 물질 라인에 대해서 직접 탑 전극 물질 라인을 형성하는 단계를 포함하는, 메모리 셀 어레이의 형성방법.
  44. 제43항에 있어서, 상기 슬롯은 제1 슬롯이고, 상기 제2 프로그래밍가능한 물질 라인을 형성하는 단계는,
    상기 제1 프로그래밍가능한 물질 판을 형성한 후에, 상기 바텀 전극의 어레이 상에 패터닝된 물질을 형성하는 단계로서, 상기 패터닝된 물질은 관통하여 연장되는 복수의 선형 제2 슬롯을 구비하고, 상기 제2 슬롯은 상기 제2 축을 따라 주로 연장되며, 각 제2 슬롯은 다수의 제1 프로그래밍가능한 물질 판에 걸쳐 연장되는 것인, 상기 패터닝된 물질을 형성하는 단계; 및
    상기 제2 슬롯 내에 상기 제2 프로그래밍가능한 물질을 형성하는 단계를 포함하는 것인, 메모리 셀 어레이의 형성방법.
  45. 제43항에 있어서, 상기 제2 프로그래밍가능한 물질 라인 및 상기 탑 전극 라인을 형성하는 단계는,
    상기 제2 축을 따라 주로 연장되는 블록을 형성하는 단계로서, 상기 블록은 상기 바텀 전극의 인접한 열들 사이의 교번 공간에 걸쳐 연장되고 상기 바텀 전극을 부분적으로 커버하며, 상기 블록은 상기 바텀 전극의 상부 표면 상에 직접 에지를 구비하는 것인, 상기 블록을 형성하는 단계;
    상기 블록의 상기 측벽을 따라 제2 프로그래밍가능한 물질 라인을 패터닝하는 단계;
    상기 제2 프로그래밍가능한 물질 라인 상에 탑 전극 물질을 형성하는 단계;
    상기 탑 전극 물질 상에 그리고 상기 제2 프로그래밍가능한 물질 라인 상에 마스크 물질 라인을 형성하는 단계; 및
    상기 마스크 물질로부터 상기 탑 전극 물질을 통해 하나 이상의 에칭을 사용하여 패턴을 전사하는 단계를 포함하는 것인, 메모리 셀 어레이의 형성방법.
  46. 제43항에 있어서, 상기 바텀 전극은 실질적으로 수직 트랜지스터 상에 직접 존재하고, 상기 트랜지스터의 소스/드레인 구역에 전기적으로 연결되는 것인 방법.
  47. 제43항에 있어서, 상기 바텀 전극은 다이오드 상에 직접 존재하고, 상기 다이오드에 전기적으로 연결되는 것인, 메모리 셀 어레이의 형성방법.
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