KR20140004432A - Bus encoding device to minimize the switching and crosstalk delay - Google Patents
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Abstract
Description
본 발명은 스위칭 횟수 및 크로스톡 지연을 최소화한 버스 인코딩 장치에 관한 것으로, 구체적으로는 입력 데이터의 데이터 변화량을 산출하여, 역변환 인버터 또는 로직변환 컨버터를 선택적으로 동작시키는 스위칭 횟수 및 크로스톡 지연을 최소화한 버스 인코딩 장치에 관한 것이다.The present invention relates to a bus encoding apparatus which minimizes the number of switching and crosstalk delay, and specifically, calculates the amount of data change in the input data, thereby minimizing the number of switching and crosstalk delay for selectively operating an inverted inverter or a logic converter. It relates to a bus encoding device.
최근, 반도체 제조 공정의 급격한 발전은 울트라 딥 서브마이크론(ultra deep submicron, UDSM) 기술을 이용한 시스템 온 칩 설계 기술이 개발되게 하였고, 모바일 기기를 포함하는 다양한 전자기기의 성능 향상 및 소형화를 가능하게 하였다.Recently, the rapid development of the semiconductor manufacturing process has led to the development of system-on-chip design technology using ultra deep submicron (UDSM) technology, enabling the performance improvement and miniaturization of various electronic devices including mobile devices. .
또한, 울트라 딥 서브마이크론 기술은 예컨대, 0.13 ㎛ 이하의 반도체 제조 공정으로서, 반도체 내부의 전송라인들 간의 거리를 크게 줄이고 전송라인 밀도를 증가시켜서 반도체가 미세화 및 고집적화될 수 있게 하였다.In addition, the ultra-deep submicron technology is a semiconductor manufacturing process of, for example, 0.13 μm or less, which greatly reduces the distance between the transmission lines in the semiconductor and increases the transmission line density, thereby enabling the semiconductor to be miniaturized and highly integrated.
그러나, 반도체 공정이 미세화됨에 따라 인접한 전송라인들 간의 정전용량이 증가하게 되었고, 데이터 버스 내부의 특정 전송라인에서 전송되는 데이터 비트가 변할 때 인접하게 위치한 다른 전송라인에서도 영향을 주어 크로스톡(crosstalk) 지연을 발생시키게 되었다.However, as the semiconductor process becomes smaller, capacitance between adjacent transmission lines increases, and when the data bits transmitted in a specific transmission line inside the data bus change, other adjacently located transmission lines are also affected, thereby causing crosstalk. This caused a delay.
또한, 상기 크로스톡은 데이터 비트의 시간지연 문제 및 불필요한 전력소모를 유발시키므로, 상기 크로스톡을 해결하기 위하여 그레이 코드, T0코드 또는 Beach 코드를 이용하는 방법, 버스 인버트(bus invert) 방법 및 부분적 버스 인버트 방법을 포함하는 다양한 버스 인코딩 기법이 사용되게 되었다.In addition, since the crosstalk causes a time delay problem and unnecessary power consumption of data bits, a method of using a gray code, a T0 code, or a beach code, a bus invert method, and a partial bus invert to solve the crosstalk. Various bus encoding techniques have been used, including the method.
한편, 그레이 코드, T0코드 또는 Beach 코드를 이용한 버스 인코딩 기법은, 데이터 비트가 인접한 값으로 바뀌는 명령어 주소 버스를 위한 것이므로 임의의 데이터 비트를 송수신하는 데이터 버스에서는 적합하지 않은 문제점이 있었다.On the other hand, the bus encoding scheme using gray code, T0 code or Beach code is not suitable for the data bus that transmits and receives arbitrary data bits because it is for the instruction address bus where the data bits are changed to adjacent values.
또한, 상기 버스 인버트 방법은, 데이터 버스에서의 연속된 데이터 전송시 발생하는 데이터 값의 천이를 줄이고 버스 스위칭 횟수를 감소시므로, 임의의 데이터 비트를 송수신하는 데이터 버스에서의 전력소모를 감소시킬 수 있었으나 상기 크로스톡 지연은 방지하지 못하는 문제점이 있었다.In addition, since the bus invert method reduces the transition of data values generated during continuous data transmission on the data bus and reduces the number of bus switching times, the bus invert method can reduce power consumption in the data bus that transmits and receives arbitrary data bits. There was a problem that the crosstalk delay could not be prevented.
또한, 상기 부분적 버스 인버트 방법은, 데이터 버스의 각 라인들을 두 부분으로 나누고 각 부분에서 버스 인버트 방법을 적용한 것으로, 스위칭 횟수가 감소하여 데이터 버스에서의 전력소모를 감소시킬 수 있었으나, 상기 크로스톡 지연을 방지하지 못하는 문제점이 발생되었다.In addition, the partial bus invert method is to divide each line of the data bus into two parts and to apply the bus invert method to each part, and the number of switching can be reduced to reduce power consumption in the data bus. There was a problem that does not prevent.
본 발명자들은 반도체 내부의 데이터 버스에서 발생하는 크로스톡을 최소화하고, 동시에 전력 소모도 최소화할 수 있게 하고자 연구 노력한 결과, 스위칭 횟수 및 크로스톡 지연을 최소화한 버스 인코딩 장치의 기술적 구성을 개발하게 되어 본 발명을 완성하게 되었다.The present inventors have made efforts to minimize crosstalk occurring at the data bus inside the semiconductor and to minimize power consumption. Accordingly, the present inventors have developed a technical configuration of a bus encoding apparatus which minimizes the number of switching and crosstalk delay. The invention was completed.
따라서, 본 발명의 목적은 데이터 버스에서의 스위칭 횟수 및 크로스톡을 최소화할 수 있는 스위칭 횟수 및 크로스톡 지연을 최소화한 버스 인코딩 장치를 제공하는 것이다.Accordingly, it is an object of the present invention to provide a bus encoding apparatus which minimizes the number of switching and crosstalk delays that can minimize the number of switching and crosstalk on a data bus.
본 발명의 목적들은 이상에서 언급한 목적들로 제한되지 않으며, 언급되지 않은 또 다른 목적들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The objects of the present invention are not limited to the above-mentioned objects, and other objects not mentioned can be clearly understood by those skilled in the art from the following description.
상기의 목적을 달성하기 위하여 본 발명은 4비트의 이진시퀀스가 입력되는 데이터 버스에 구비되는 버스 인코딩 장치로써, 연속한 두 데이터를 배타적 논리합 연산하며, 먼저 입력된 데이터인 기준 데이터 및 현재 입력된 데이터인 입력 데이터 간의 각 비트별 변화를 변환 데이터로 출력하는 배타적 논리회로부; 상기 배타적 논리회로부에서 상기 변환 데이터를 입력받으며, 상기 변환 데이터로부터 상기 입력 데이터의 변환 횟수 및 변환 위치를 판단하여 데이터 변환 신호로 출력하는 데이터 변환 판단부; 상기 입력 데이터를 입력받고 상기 데이터 변환 신호에 따라 선택적으로 동작하며, 상기 입력 데이터의 각 비트를 역변환하여 제 1출력 데이터로 출력하는 역변환 인버터부; 및 상기 입력 데이터를 입력받고 상기 데이터 변환 신호에 따라 선택적으로 동작하며, 상기 입력 데이터의 각 비트 중 중앙의 두 자리의 비트를 변환하여 제 2출력 데이터로 출력하는 로직변환 컨버터부;를 포함하는 버스 인코딩 장치를 제공한다.In order to achieve the above object, the present invention provides a bus encoding apparatus provided in a data bus to which a 4-bit binary sequence is input, and performs an exclusive OR operation on two consecutive data, and includes first input data, reference data and currently input data. An exclusive logic circuit unit for outputting the change of each bit between input data as converted data; A data conversion determination unit which receives the conversion data from the exclusive logic circuit unit, and determines a number of conversions and a conversion position of the input data from the conversion data and outputs the converted data as a data conversion signal; An inverting inverter unit receiving the input data and selectively operating according to the data conversion signal, and inverting each bit of the input data to output the first output data; And a logic conversion converter configured to receive the input data and selectively operate according to the data conversion signal, and convert two bits of the center of each bit of the input data to output the second output data. Provide an encoding device.
바람직한 실시예에 있어서, 상기 데이터 변환 신호에 의해 상기 역변환 인버터부 및 상기 로직변환 컨버터부에서 출력된 제 1,2출력 데이터들 중 적어도 하나를 선택 출력하는 멀티플렉서부;를 포함한다.In a preferred embodiment, the data conversion signal includes a multiplexer for selectively outputting at least one of the first and second output data output from the inverse conversion inverter unit and the logic conversion converter unit.
바람직한 실시예에 있어서, 상기 역변환 인버터부는, 상기 데이터 변환 신호에 따라 스위칭 소자가 상기 입력 데이터를 역변환 스위칭하도록 구비된다.In a preferred embodiment, the inverse conversion inverter unit, the switching element is provided to the reverse conversion switching the input data in accordance with the data conversion signal.
바람직한 실시예에 있어서, 상기 로직변환 컨버터부는, 상기 기준 데이터의 두 번째 비트 및 상기 변환 데이터의 세 번째 비트를 배타적 논리합 연산하여, 상기 제 2출력 데이터의 두 번째 비트로 출력하는 제 1논리 게이트; 및 상기 기준 데이터의 세 번째 비트 및 상기 변환 데이터의 두 번째 비트를 배타적 논리합 연산하여, 상기 제 2출력 데이터의 세 번째 비트로 출력하는 제 2논리 게이트;를 포함하고, 상기 입력 데이터의 첫 번째 비트 및 네 번째 비트는 상기 제 2출력 데이터의 첫 번째 비트 및 네 번째 비트로 출력한다.The logic conversion converter may include: a first logic gate configured to perform an exclusive OR operation on the second bit of the reference data and the third bit of the converted data and output the second bit of the second output data; And a second logical gate configured to perform an exclusive OR operation on the third bit of the reference data and the second bit of the converted data and output the third bit of the second output data. The fourth bit is output as the first bit and the fourth bit of the second output data.
바람직한 실시예에 있어서, 상기 데이터 변환 판단부는, 상기 역변환 인버터부를 동작시키는 제 1데이터들 및 상기 로직변환 컨버터부를 동작시키도록 하는 제 2데이터들을 포함하는 복수 개의 데이터가 저장되는 데이터베이스 수단; 및 상기 변환 데이터가 상기 제 1데이터들 중 어느 하나와 일치하는 경우 상기 데이터 변환 신호를 '0'으로 출력하고, 상기 변환 데이터가 상기 제 2데이터들 중 어느 하나와 일치하는 경우 상기 데이터 변환 신호를 '1'로 출력하는 변환 신호 출력수단;을 포함한다.In an exemplary embodiment, the data conversion determining unit may include: database means for storing a plurality of data including first data for operating the inverse conversion inverter unit and second data for operating the logic conversion converter unit; And outputting the data conversion signal as '0' when the converted data matches any one of the first data, and outputting the data conversion signal when the converted data matches any one of the second data. A conversion signal output means for outputting as '1'.
바람직한 실시예에 있어서, 상기 역변환 인버터부는 상기 데이터 변환 신호가 '0'으로 입력되면, 동작하도록 구비된다.In a preferred embodiment, the inverse conversion inverter unit is provided to operate when the data conversion signal is input to '0'.
바람직한 실시예에 있어서, 상기 로직변환 컨버터부는 상기 데이터 변환 신호가 '1'로 입력되면, 동작하도록 구비된다.In a preferred embodiment, the logic conversion converter unit is provided to operate when the data conversion signal is input to '1'.
바람직한 실시예에 있어서, 상기 데이터베이스 수단에는 '1111', '1110', '1101', '1011', '0111', '1010', '0101' 및 '0110'을 포함하는 데이터들이 상기 제 1데이터로 저장된다.In a preferred embodiment, the database means includes data including '1111', '1110', '1101', '1011', '0111', '1010', '0101' and '0110'. Is stored as.
바람직한 실시예에 있어서, 상기 데이터베이스 수단에는 '1100', '0011', '1001', '0001', '0010', '1000', '0100' 또는 '0000'을 포함하는 데이터들이 상기 제 2데이터로 저장된다.In a preferred embodiment, the database means includes data including '1100', '0011', '1001', '0001', '0010', '1000', '0100' or '0000'. Is stored as.
본 발명은 다음과 같은 우수한 효과를 가진다.The present invention has the following excellent effects.
먼저, 본 발명의 일실시예에 따른 스위칭 횟수 및 크로스톡 지연을 최소화한 버스 인코딩 장치에 의하면, 연속한 데이터들을 비교하여 변환 횟수 및 변환 위치를 판단하고 이에 따라 비트 역변환 또는 로직 변환하도록 구비되므로, 스위칭 횟수가 감소하여 전력 소모를 감소시킬 수 있으며 크로스톡이 발생한 버스 데이터는 변환시켜서 크로스톡을 최소화하는 효과를 얻을 수 있다.First, according to the bus encoding apparatus which minimizes the number of switching and crosstalk delay according to an embodiment of the present invention, the number of conversions and the location of the conversion are determined by comparing successive data, and thus bit inverse conversion or logic conversion is provided. The number of switching can be reduced to reduce power consumption, and crosstalk generated bus data can be converted to minimize crosstalk.
도 1은 본 발명의 일실시예에 따른 버스 인코딩 장치를 나타내는 도면.
도 2는 본 발명의 일실시예에 따른 로직변환 컨버터부를 나타내는 도면.1 illustrates a bus encoding apparatus according to an embodiment of the present invention.
2 is a diagram illustrating a logic conversion converter according to an embodiment of the present invention.
본 발명에서 사용되는 용어는 가능한 현재 널리 사용되는 일반적인 용어를 선택하였으나, 특정한 경우는 출원인이 임의로 선정한 용어도 있는데 이 경우에는 단순한 용어의 명칭이 아닌 발명의 상세한 설명 부분에 기재되거나 사용된 의미를 고려하여 그 의미가 파악되어야 할 것이다.Although the terms used in the present invention have been selected as general terms that are widely used at present, there are some terms selected arbitrarily by the applicant in a specific case. In this case, the meaning described or used in the detailed description part of the invention The meaning must be grasped.
이하, 첨부된 도면에 도시된 바람직한 실시예를 참조하여 본 발명의 기술적 구성을 상세하게 설명한다.Hereinafter, the technical structure of the present invention will be described in detail with reference to preferred embodiments shown in the accompanying drawings.
그러나, 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 명세서 전체에 걸쳐 동일한 참조번호는 동일한 구성요소를 나타낸다.However, the present invention is not limited to the embodiments described herein but may be embodied in other forms. Like reference numerals designate like elements throughout the specification.
도 1은 본 발명의 일실시예에 따른 버스 인코딩 장치를 나타내는 도면이며, 도 2는 본 발명의 일실시예에 따른 로직변환 컨버터부를 나타내는 도면이다.1 is a diagram illustrating a bus encoding apparatus according to an embodiment of the present invention, and FIG. 2 is a diagram illustrating a logic conversion converter unit according to an embodiment of the present invention.
도 1 내지 도 2를 참조하면, 본 발명의 일실시예에 따른 버스 인코딩 장치(100)는, 전력소모가 감소하도록 스위칭 횟수를 감소시키고 전송라인 간의 크로스톡을 최소화하기 위한 것이며, 배타적 논리회로부(110), 데이터 변환 판단부(120), 역변환 인버터부(130), 로직변환 컨버터부(140) 및 멀티플렉서부(150)를 포함한다.1 to 2, the bus encoding
또한, 상기 버스 인코딩 장치는 4 비트의 이진시퀀스가 입력되는 데이터 버스에 구비될 수 있으며, 4 비트가 아닌 데이터인 경우에는 4 비트로 변환하여 입력받도록 구비된 것일 수 있다. In addition, the bus encoding apparatus may be provided in a data bus to which a 4-bit binary sequence is input, and in the case of data other than 4 bits, the bus encoding apparatus may be provided to convert the data into 4 bits.
상기 배타적 논리회로부(110)는 연속한 데이터 간의 데이터 변화를 변환 데이터로 출력하기 위한 것으로, 연속한 두 데이터를 배타적 논리합 연산하는 논리회로로 구비될 수 있으며, 외부의 특정 장치에서 입력되는 특정 데이터를 먼저 입력받게 된다.The
또한, 상기 배타적 논리회로부(110)는 입력 데이터의 각 비트를 기준 데이터의 각 비트와 배타적 논리합 연산하여, 상기 입력 데이터의 각 비트별 변화를 상기 변환 데이터로 출력하도록 이루어진다.In addition, the
또한, 상기 배타적 논리회로부(110)는 상기 입력 데이터의 각 비트가 상기 기준 데이터의 각 비트와 입력이 일치하면 '0'으로 출력하고, 입력이 일치하지 않으면 '1'로 출력하며, 이는, 상기 변환 데이터로 출력되게 된다. In addition, the
여기서, 상기 배타적 논리회로부(110)는 4 비트의 데이터들을 연속적으로 입력받는데 입력된 데이터를 기억하여 상기 기준 데이터로 반영하게 되며, 상기 기준 데이터는 특정 값으로 고정되지 않고 입력되는 데이터에 따라 계속적으로 변경되게 된다.Here, the
즉, 상기 입력 데이터는 상기 배타적 논리회로부(110)로 현재 입력되는 데이터이며, 상기 기준 데이터는 상기 입력 데이터가 입력되기 직전에 상기 배타적 논리회로부(110)에 먼저 입력된 데이터일 수 있다.That is, the input data may be data currently input to the exclusive
상기 데이터 변환 판단부(120)는 상기 입력 데이터에 대해 변환 횟수 및 변환 위치를 판단하기 위한 것으로, 상기 배타적 논리회로부(110)에서 상기 변환 데이터를 입력받아 데이터 변환 신호로 출력하며, 데이터베이스 수단(121) 및 변환 신호 출력수단(122)을 포함한다.The data
또한, 상기 데이터베이스 수단(121)은 복수 개의 데이터가 저장된 것으로, 상기 데이터 변환 판단부(120)가 상기 변환 데이터를 입력받아 변환 횟수 및 변환 위치를 판단할 수 있도록 복수 개의 데이터를 제공하게 된다.In addition, the database means 121 stores a plurality of data, and provides the plurality of data so that the data
또한, 상기 데이터베이스 수단(121)에는 상기 역변환 인버터부(130)를 동작시키는 제 1데이터들 및 상기 로직변환 컨버터부(140)를 동작시키도록 하는 제 2데이터들이 저장되게 되는데, 상기 데이터 변환 판단부(120)는 상기 변환 데이터가 상기 제 1데이터들 또는 상기 제 2데이터들 중 어느 데이터와 일치하는 지를 판단하게 된다.In addition, the database means 121 stores first data for operating the inverse
또한, 상기 제 1데이터는 '1111', '1110', '1101', '1011', '0111', '1010', '0101' 및 '0110'을 포함하는 데이터들이 저장되며, 상기 입력 데이터와 상기 기준 데이터 간의 각 비트별 차이가 2 비트 이상 변화한 데이터를 포함하게 된다. The first data may include data including '1111', '1110', '1101', '1011', '0111', '1010', '0101', and '0110'. Each bit difference between the reference data includes data changed by two or more bits.
또한, 상기 제 2데이터는 '1100', '0011', '1001', '0001', '0010', '1000', '0100' 또는 '0000'을 포함하는 데이터들이 저장되며, 상기 입력 데이터와 상기 기준 데이터 간의 각 비트별 차이가 2 비트 이하이면서 인접한 두 개의 비트들이 연속적으로 변화한 데이터들을 포함하게 된다.In addition, the second data stores data including '1100', '0011', '1001', '0001', '0010', '1000', '0100', or '0000'. Each bit difference between the reference data is 2 bits or less and includes two consecutive bits of data.
또한, 상기 변환 신호 출력수단(122)은 상기 데이터 변환 신호를 출력하기 위한 것으로, 상기 변환 데이터를 상기 데이터베이스 수간에 저장된 데이터들과 비교하여 상기 데이터 변환 신호를 출력하게 된다.In addition, the conversion signal output means 122 is for outputting the data conversion signal, and compares the conversion data with data stored between the database number and outputs the data conversion signal.
또한, 상기 변환 신호 출력수단(122)은 1 비트의 신호를 상기 데이터 변환 신호로 출력하는 스위칭 소자로 구비될 수 있다. In addition, the conversion signal output means 122 may be provided as a switching element for outputting a signal of one bit as the data conversion signal.
또한, 상기 변환 신호 출력수단(122)은 상기 변환 데이터가 상기 제 1데이터들 중 어느 하나와 일치하는 경우 상기 데이터 변환 신호를 '0'으로 출력하게 된다. In addition, the conversion
또한, 상기 변환 신호 출력수단(122)은 상기 변환 데이터가 상기 제 2데이터들 중 어느 하나와 일치하는 경우 상기 데이터 변환 신호를 '1'로 출력하도록 이루어진다.In addition, the conversion signal output means 122 is configured to output the data conversion signal as '1' when the conversion data coincides with any one of the second data.
즉, 상기 데이터 변환 판단부(120)는 상기 데이터베이스 수단(121)에 저장된 데이터들과 상기 변환 데이터를 비교하여, 상기 입력 데이터의 변환 횟수 및 변환 위치를 판단하도록 구비되며 상기 입력 데이터가 변화한 정도에 따라 후술될 역변환 인버터부(130) 또는 후술될 로직변환 컨버터부(140)가 동작할 수 있도록 상기 데이터 변환 신호를 출력하게 된다.That is, the data
상기 역변환 인버터부(130)는 상기 입력 데이터의 각 비트를 역변환하여 출력하도록 구비된 것으로, 상기 입력 데이터를 입력받은 후 상기 데이터 변환 신호에 따라 스위칭 소자가 상기 입력 데이터를 역변환 스위칭하도록 구비된다.The inverse
또한, 상기 역변환 인버터부(130)에서는 상기 입력 데이터의 모든 비트를 역변환한 데이터인 제 1출력 데이터를 출력하게 되며, 바람직하게, 상기 역변환 인버터부(130)에서 상기 입력 데이터를 역변환한 경우 디코딩 정보를 나타내는 데이터 비트로 '1'을 출력하여 디코딩 수행 시 이를 반영하게 한다.In addition, the inverse
또한, 상기 역변환 인버터부(130)는 상기 데이터 변환 신호에 따라 선택적으로 동작하도록 구비되는데, 바람직하게, 상기 역변환 인버터부(130)는 상기 데이터 변환 판단부(120)에서 '0'인 데이터 변환 신호를 입력받아 동작하도록 구비되므로 불필요하게 스위칭 횟수가 증가하지 않는 구조를 갖게 된다.In addition, the inverse
또한, 상기 역변환 인버터부(130)는 상기 입력 데이터의 모든 비트들이 변환시켜서 상기 입력 데이터의 4개 비트에서 발생한 3 내지 4개의 크로스톡, 상기 기준 데이터가 '101'이고 상기 입력 데이터가 '010'로 변화한 크로스톡 및 상기 기준 데이터가 '010'이고 상기 입력 데이터가 '101'로 변화한 크로스톡의 최소화가 가능하게 된다.In addition, the inverse
상기 로직변환 컨버터부(140)는 상기 입력 데이터의 각 비트 중 중앙의 두 자리의 비트를 변환하여 출력하도록 구비된 것으로, 상기 입력 데이터를 입력받은 후 상기 데이터 변환 신호에 따라 상기 입력 데이터를 변환하며, 제 1논리 게이트(141) 및 제 2논리 게이트(142)를 포함한다.The
또한, 상기 로직변환 컨버터부(140)는 실질적으로 상기 입력 데이터의 두 번째 비트 및 세 번째 비트를 변환한 데이터인 제 2출력 데이터로 출력하게 되는데, 상기 입력 데이터의 첫 번째 비트 및 네 번째 비트는 변환하지 않고 상기 제 2출력 데이터의 첫 번째 비트 및 네 번째 비트로 출력하게 된다.In addition, the
또한, 상기 로직변환 컨버터부(140)는 상기 데이터 변환 신호에 따라 선택적으로 동작하게 되는데, 바람직하게, 상기 로직변환 컨버터부(140)는 상기 데이터 변환 판단부(120)에서 '1'인 데이터 변환 신호를 입력받아 동작하도록 구비되므로 불필요하게 스위칭 횟수가 증가하지 않게 한다.In addition, the
또한, 상기 로직변환 컨버터부(140)는 상기 입력 데이터의 4개 비트에서 2개 이하의 비트에서 연속적으로 발생한 크로스톡, 상기 입력 데이터 및 상기 기준 데이터의 4개 비트 중에서 2개의 비트가 상기 기준 데이터가 '01'이고 상기 입력 데이터가 '10'로 변화한 크로스톡 및 상기 기준 데이터가 '10'이고 상기 입력 데이터가 '01'로 변화한 크로스톡의 최소화가 가능하게 된다.In addition, the
또한, 상기 로직변환 컨버터부(140)에서 상기 입력 데이터를 변환한 경우 디코딩 정보를 나타내는 데이터 비트로 '0'을 출력하여 디코딩 수행 시 이를 반영하게 하는 것이 바람직하다.In addition, when the
또한, 상기 제 1논리 게이트(141)는 상기 제 2출력 데이터의 두 번째 비트를 출력하기 위한 것으로, 상기 기준 데이터 및 상기 변환 데이터를 입력받도록 구비된다.The
또한, 상기 제 1논리 게이트(141)는 입력되는 두 데이터를 배타적 논리합 연산하는 XOR 게이트로 구비할 수 있다. The
또한, 상기 제 1논리 게이트(141)는 상기 기준 데이터의 두 번째 비트 및 상기 변환 데이터의 세 번째 비트를 입력받아 배타적 논리합 연산하고, 연산된 1비트의 특정값을 상기 제 2출력 데이터의 두 번째 비트로 출력하게 된다.In addition, the
또한, 상기 제 2논리 게이트(142)는 상기 제 2출력 데이터의 세 번째 비트를 출력하기 위한 것으로, 상기 기준 데이터 및 상기 변환 데이터가 입력되도록 구비된다.In addition, the
또한, 상기 제 2논리 게이트(142)는 상기 제 1논리 게이트(141)와 같이 배타적 논리합 연산이 가능한 XOR 게이트로 구비할 수 있다. In addition, the
또한, 상기 제 2논리 게이트(142)는 상기 기준 데이터의 세 번째 비트 및 상기 변환 데이터의 두 번째 비트를 입력받아 배타적 논리합 연산하고, 연산된 1비트의 특정값을 상기 제 2출력 데이터의 세 번째 비트로 출력하게 된다.In addition, the
상기 멀티플렉서부(150)는 상기 제 1출력 데이터 또는 상기 제 2출력 데이터를 선택적으로 출력하기 위한 것으로, 상기 데이터 변환 판단부(120)에서 상기 데이터 변환 신호를 입력받아 동작하도록 구비된다.The
또한, 상기 멀티플렉서부(150)는 상기 데이터 변환 신호를 입력받아 상기 역변환 인버터부(130) 및 상기 로직변환 컨버터부(140)에서 출력된 제 1,2출력 데이터들 중 적어도 하나를 선택 출력하게 되는데, 상기 데이터 변환 신호가 '0'으로 입력된 경우에는 상기 역변환 인버터부(130)에서 상기 제 1출력 데이터를 입력받아 출력하며, 상기 데이터 변환 신호가 '1'로 입력된 경우에는 상기 로직변환 컨버터부(140)에서 상기 제 2출력 데이터를 입력받아 출력하게 된다.In addition, the
또한, 상기 멀티플렉서부(150)의 출력단에는 레지스터(register)를 더 구비할 수도 있다.
In addition, a register may be further provided at the output terminal of the
한편, 본 발명의 일실시예에 따른 버스 인코딩 장치(100)에서 인코딩된 입력 데이터를 관찰하기 위해 상기 입력 데이터의 인코딩 수행 전과 후를 표 1에 나타내었다.Meanwhile, Table 1 shows before and after performing encoding of the input data in order to observe the encoded input data in the
또한, [표 1]에서 데이터 변환 신호(de_info)가 '0'인 경우에는 역변환 인버터부(130)가 동작하여 상기 입력 데이터를 역변환하며, 데이터 변환 신호가 '1'인 경우에는 로직변환 컨버터부(140)가 동작하여 상기 입력 데이터의 두 번째 비트 및 세 번째 비트를 변환한 것을 확인할 수 있다.In addition, when the data conversion signal de_info is '0' in Table 1, the inverse
또한, 실시예 1 내지 5, 실시예 9 내지 11은 상기 입력 데이터가 역변환된 것을 확인할 수 있으며, 상기 실시예 6 및 7, 실시예 13 및 14는 상기 입력 데이터의 두 번째 비트 및 세 번째 비트가 변환되므로 인접한 데이터 비트를 변환시켜서 크로스톡을 방지하게 인코딩된 것을 알 수 있다.In addition, in Examples 1 to 5 and 9 to 11, it can be seen that the input data is inversely transformed. In Examples 6 and 7, Examples 13 and 14 indicate that the second bit and the third bit of the input data Since it is converted, it can be seen that it is encoded to convert adjacent data bits to prevent crosstalk.
또한, 실시예 8, 실시예 12, 실시예 15 및 16의 경우에는, 불필요한 스위칭이 이루어지지 않고 입력 데이터의 인코딩이 이루어진 것을 확인할 수 있다.In addition, in the case of the eighth, twelfth, fifteenth and sixteenth embodiments, it can be confirmed that the input data is encoded without unnecessary switching.
반면에, 상기 표 1에 대한 비교예로써 종래 버스 인버트(bus invert) 방법을 사용하여 상기 입력 데이터의 인코딩 수행 전과 후를 표 2에 나타내었다.On the other hand, Table 2 shows the before and after encoding of the input data using a conventional bus invert method as a comparative example with respect to Table 1 above.
여기서, 비교예 1 내지 5에서는 입력 데이터의 역변환이 이루어졌으나, 비교예 6 내지 16에서는 전혀 변환이 이루어지지 못한 것을 확인할 수 있다.Here, in Comparative Examples 1 to 5, inverse transformation of the input data was performed, whereas in Comparative Examples 6 to 16, no transformation was performed.
특히, 비교예 6, 비교예 7 및 비교예 11과 같이 인접한 두 비트가 전혀 변환되지 못하므로 크로스톡 제거에 비효율적인 것을 확인할 수 있다. In particular, since two adjacent bits are not converted at all as in Comparative Example 6, Comparative Example 7, and Comparative Example 11, it can be confirmed that they are inefficient in crosstalk removal.
이상에서 살펴본 바와 같이 본 발명은 바람직한 실시예를 들어 도시하고 설명하였으나, 상기한 실시예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is clearly understood that the same is by way of illustration and example only and is not to be taken by way of limitation, Various changes and modifications will be possible.
110 : 배타적 논리회로부 120 : 데이터 변환 판단부
121 : 데이터베이스 수단 122 : 변환 신호 출력수단
130 : 역변환 인버터부 140 : 로직변환 컨버터부
141 : 제 1논리 게이트 142 : 제 2논리 게이트
150 : 멀티플렉서부110: exclusive logic circuit 120: data conversion determination unit
121: database means 122: conversion signal output means
130: reverse conversion inverter 140: logic conversion converter
141: first logic gate 142: second logic gate
150: multiplexer section
Claims (9)
연속한 두 데이터를 배타적 논리합 연산하며, 먼저 입력된 데이터인 기준 데이터 및 현재 입력된 데이터인 입력 데이터 간의 각 비트별 변화를 변환 데이터로 출력하는 배타적 논리회로부;
상기 배타적 논리회로부에서 상기 변환 데이터를 입력받으며, 상기 변환 데이터로부터 상기 입력 데이터의 변환 횟수 및 변환 위치를 판단하여 데이터 변환 신호로 출력하는 데이터 변환 판단부;
상기 입력 데이터를 입력받고 상기 데이터 변환 신호에 따라 선택적으로 동작하며, 상기 입력 데이터의 각 비트를 역변환하여 제 1출력 데이터로 출력하는 역변환 인버터부; 및
상기 입력 데이터를 입력받고 상기 데이터 변환 신호에 따라 선택적으로 동작하며, 상기 입력 데이터의 각 비트 중 중앙의 두 자리의 비트를 변환하여 제 2출력 데이터로 출력하는 로직변환 컨버터부;를 포함하는 버스 인코딩 장치.
A bus encoding apparatus provided on a data bus to which a 4-bit binary sequence is input.
An exclusive logic operation for performing an exclusive OR operation on two consecutive data, and outputting a change for each bit between reference data which is input data first and input data which is currently input data as converted data;
A data conversion determination unit which receives the conversion data from the exclusive logic circuit unit, and determines a number of conversions and a conversion position of the input data from the conversion data and outputs the converted data as a data conversion signal;
An inverting inverter unit receiving the input data and selectively operating according to the data conversion signal, and inverting each bit of the input data to output the first output data; And
And a logic conversion converter configured to receive the input data and selectively operate according to the data conversion signal, and convert two bits of the center of each bit of the input data into second output data. Device.
상기 데이터 변환 신호에 의해 상기 역변환 인버터부 및 상기 로직변환 컨버터부에서 출력된 제 1,2출력 데이터들 중 적어도 하나를 선택 출력하는 멀티플렉서부;를 포함하는 것을 특징으로 하는 버스 인코딩 장치.
The method of claim 1,
And a multiplexer unit configured to selectively output at least one of the first and second output data output from the inverse conversion inverter unit and the logic conversion converter unit by the data conversion signal.
상기 역변환 인버터부는, 상기 데이터 변환 신호에 따라 스위칭 소자가 상기 입력 데이터를 역변환 스위칭하도록 구비된 것을 특징으로 하는 버스 인코딩 장치.
The method of claim 1,
And the inverse transform inverter unit is configured to cause a switching element to perform inverse transform switching on the input data according to the data conversion signal.
상기 로직변환 컨버터부는,
상기 기준 데이터의 두 번째 비트 및 상기 변환 데이터의 세 번째 비트를 배타적 논리합 연산하여, 상기 제 2출력 데이터의 두 번째 비트로 출력하는 제 1논리 게이트; 및
상기 기준 데이터의 세 번째 비트 및 상기 변환 데이터의 두 번째 비트를 배타적 논리합 연산하여, 상기 제 2출력 데이터의 세 번째 비트로 출력하는 제 2논리 게이트;를 포함하고,
상기 입력 데이터의 첫 번째 비트 및 네 번째 비트를 상기 제 2출력 데이터의 첫 번째 비트 및 네 번째 비트로 출력하는 것을 특징으로 하는 버스 인코딩 장치.
The method of claim 1,
The logic conversion converter unit,
A first logic gate configured to perform an exclusive OR operation on the second bit of the reference data and the third bit of the converted data and output the second bit of the second output data; And
And a second logic gate configured to perform an exclusive OR operation on the third bit of the reference data and the second bit of the converted data and output the third bit of the second output data.
And outputting the first bit and the fourth bit of the input data as the first bit and the fourth bit of the second output data.
상기 데이터 변환 판단부는,
상기 역변환 인버터부를 동작시키는 제 1데이터들 및 상기 로직변환 컨버터부를 동작시키도록 하는 제 2데이터들을 포함하는 복수 개의 데이터가 저장되는 데이터베이스 수단; 및
상기 변환 데이터가 상기 제 1데이터들 중 어느 하나와 일치하는 경우 상기 데이터 변환 신호를 '0'으로 출력하고, 상기 변환 데이터가 상기 제 2데이터들 중 어느 하나와 일치하는 경우 상기 데이터 변환 신호를 '1'로 출력하는 변환 신호 출력수단;을 포함하는 것을 특징으로 하는 버스 인코딩 장치.
The method according to any one of claims 1 to 4,
The data conversion determination unit,
Database means for storing a plurality of data including first data for operating the inverse conversion inverter unit and second data for operating the logic conversion converter unit; And
The data conversion signal is output as' 0 'when the converted data matches any one of the first data, and when the converted data matches any one of the second data, the data conversion signal is' And a conversion signal output means for outputting at 1 '.
상기 역변환 인버터부는 상기 데이터 변환 신호가 '0'으로 입력되면, 동작하도록 구비된 것을 특징으로 하는 버스 인코딩 장치.
6. The method of claim 5,
And the inverse conversion inverter unit is configured to operate when the data conversion signal is input as '0'.
상기 로직변환 컨버터부는 상기 데이터 변환 신호가 '1'로 입력되면, 동작하도록 구비된 것을 특징으로 하는 버스 인코딩 장치.
6. The method of claim 5,
And the logic conversion converter is configured to operate when the data conversion signal is input as '1'.
상기 데이터베이스 수단에는 '1111', '1110', '1101', '1011', '0111', '1010', '0101' 및 '0110'을 포함하는 데이터들이 상기 제 1데이터로 저장된 것을 특징으로 하는 버스 인코딩 장치.
6. The method of claim 5,
The database means stores data including '1111', '1110', '1101', '1011', '0111', '1010', '0101' and '0110' as the first data. Bus encoding device.
상기 데이터베이스 수단에는 '1100', '0011', '1001', '0001', '0010', '1000', '0100' 또는 '0000'을 포함하는 데이터들이 상기 제 2데이터로 저장된 것을 특징으로 하는 버스 인코딩 장치.
6. The method of claim 5,
The database means stores data including '1100', '0011', '1001', '0001', '0010', '1000', '0100' or '0000' as the second data. Bus encoding device.
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