KR20130105819A - 램프 스택 칩 패키지를 위한 픽스쳐 제조 - Google Patents

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존 에이. 하라다
로버트 제이. 드로스트
데이비드 씨. 더글라스
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오라클 인터내셔날 코포레이션
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Abstract

조립 부품 및 조립 부품을 이용하여 칩 패키지를 조립하는 기술이 설명된다. 이 칩 패키지는 수직 방향으로 스택 내에 배열된 반도체 다이 세트를 포함하는데, 반도체 다이들은 수직 스택의 일 측면에 스텝 테라스를 정의하기 위하여 수평 방향으로 서로로부터 오프셋된다. 또한, 칩 패키지는 조립 부품들을 이용하여 조립될 수 있다. 조립 부품은 다른 스텝 테라스를 갖는 하우징을 포함할 수 있다. 이 다른 스텝 테라스는 수직 방향으로 시퀀스 스텝을 포함할 수 있는데, 이 스텝들은 수평 방향으로 서로로부터 오프셋된다. 또한, 하우징은 반도체 다이 세트가 수직 방향으로 스택 내에 배열되도록 반도체 다이 세트와 맞물리게 구성된다. 예를 들면, 다른 스텝 테라스는 대략 상기 스텝 테라스의 미러 이미지일 수 있다.

Description

램프 스택 칩 패키지를 위한 픽스쳐 제조{MANUFACTURING FIXTURE FOR A RAMP-STACK CHIP PACKAGE}
본 명세서는 일반적으로 반도체 칩 패키지의 제조 과정에 관한 것이다. 더욱 구체적으로는, 본 명세서는 스택 내에 배열된 칩들의 그룹 및 스택에 대하여 비스듬한 램프 부품(ramp component)을 포함하는 칩 패키지를 조립하기 위한 조립 부품 및 기술에 관한 것이다.
적층된 반도체 칩들 또는 다이들을 포함하는 칩 패키지들은, 인쇄 회로 기판에 접속되는 기존의 개별적으로 패키징되는 칩들에 비해서 매우 높은 성능을 제공할 수 있다. 이러한 칩 패키지들은 스택 내의 상이한 칩들 상에서 상이한 프로세스들을 이용하는 능력, 고밀도의 로직과 메모리를 결합하는 능력, 및 적은 전력을 이용하여 데이터를 전송하는 능력과 같은 특정한 장점들도 제공한다. 예를 들면, 동적 랜덤 액세스 메모리(DRAM)를 구현하는 칩 스택은 입력/출력(I/O) 및 컨트롤러 기능을 구현하기 위하여 베이스 칩 내에서 하이 메탈 레이어 카운트(high-metal-layer-count)의 고성능 논리 프로세스를 이용할 수 있으며, 로우 메탈 레이어 카운트의 DRAM-특화 프로세싱된 칩들의 세트는 스택의 나머지 부분을 위하여 이용될 수 있다. 이러한 방법으로 결합된 칩 세트는, DRAM 프로세스를 이용하여 제조된 I/O 및 컨트롤러 기능들을 포함하는 단일 칩, 논리 프로세스를 이용하여 제조된 메모리 회로들을 포함하는 단일 칩, 및/또는 논리 및 메모리 물리 구조 양쪽 모두를 만들기 위하여 단일 프로세스를 이용하려고 시도하는 것보다 더 나은 성능과 낮은 비용을 가질 수 있다.
그러나 적층된 반도체 칩들을 포함하는 칩 패키지들을 조립하는 것은 어려울 수 있다. 특히 현존하는 조립 기술들은 시간이 걸릴 수 있으며 낮은 수율을 가질 수 있다(칩 패키지의 비용이 증가할 수 있다). 예를 들면, 현존하는 많은 조립 기술에서 반도체 칩 스택의 총 수직 위치 오차는 각각의 반도체 칩들과 관련된 수직 위치 오차들의 합계이다. 결과적으로, 다수의 반도체 칩들을 포함하는 스택에 대한 총 수직 위치 오차는 엄청나게 커질 수 있다. 이로 인해 개별적인 수직 위치 오차들을 감소시키기 위하여 제조 허용 오차가 엄격해질 수 있으며(반도체 다이의 비용이 증가할 수 있음), 및/또는 스택 내에 조립될 수 있는 반도체 칩의 수가 제한될 수 있다(성능이 제한될 수 있음).
따라서, 상기 문제점들이 없이 칩 스택을 조립하기 위한 기술이 필요하다.
본 명세서의 일 실시예는 제1 스텝 테라스(stepped terrace)를 갖는 하우징을 포함하는 조립 부품을 제공한다. 이 제1 스텝 테라스는 수직 방향으로 스텝 시퀀스를 포함하며, 스텝 시퀀스 내의 제1 스텝 이후의 각각의 스텝은 스텝 시퀀스 내의 바로 이전의 스텝으로부터 제1 오프셋 값만큼 수평 방향으로 오프셋된다. 또한, 하우징은 반도체 다이 세트가 수직 세트 내의 제1 반도체 다이에 실질적으로 수직한 수직 방향으로 스택 내에 배열되도록 반도체 다이 세트와 맞물리게(mate) 구성된다. 또한, 제1 반도체 다이 이후의 각각의 반도체 다이는 수직 스택 내의 바로 이전의 반도체 다이로부터 제2 오프셋 값만큼 수평 방향으로 오프셋되며, 이에 의해서 수직 스택의 일 측면에서 제2 스텝 테라스가 정의된다.
이 조립 부품은 칩 패키지의 조립을 용이하게 할 수 있는데, 여기에서 램프 부품은 반도체 다이들에 기계적으로 단단히 결합되고, 램프 부품은 수직 스택의 일 측면 상에 배치되고, 램프 부품은 수평 방향과 수직 방향 사이에 있는 제2 스텝 테라스를 따르는 방향과 대략 평행하게 있다. 예를 들면, 조립을 용이하게 하기 위해서 제1 스텝 테라스는 대략 제2 스텝 테라스의 미러 이미지일 수 있다. 또한, 반도체 다이 세트 내의 주어진 반도체 다이는 노미널(nominal) 두께를 가질 수 있으며, 스텝 시퀀스 내의 주어진 스텝의 수직 변위는 노미널 두께보다 클 수 있다. 또한, 제1 오프셋 값은 제2 오프셋 값과 같거나 그보다 더 클 수 있다.
제1 오프셋 값과 제2 오프셋 값은 방향, 및 램프 부품을 반도체 다이 세트에 기계적으로 단단히 결합하기 위하여 이용되는 솔더의 노미널 두께에 기초하여 결정될 수 있음을 유념한다.
일부 실시예들에서, 조립 부품은 수직 방향의 반도체 다이 세트에 걸친 누적된 위치 오차가 반도체 다이 세트 및 반도체 다이들 사이의 접착층 세트와 관련된 수직 오차들의 합계보다 작은 반도체 다이 세트의 조립을 용이하게 한다. 예를 들면, 누적된 위치 오차는, 반도체 다이들의 두께 변화, 접착층 세트의 두께 변화, 및/또는 접착층 세트 내의 열 확산 물질의 두께 변화와 관련될 수 있다. 또한, 조립 부품은, 반도체 다이들의 에지 변화와 관련된 반도체 다이들의 최대 위치 오차를 갖는 반도체 다이 세트의 조립을 용이하게 할 수 있으며, 최대 위치 오차는 미리 정의된 값보다 작다.
또 다른 실시예는 조립 부품을 이용하여 칩 패키지를 조립하기 위한 방법을 제공한다. 이 방법 동안, 반도체 다이의 수직 스택 내의 제1 반도체 다이의 에지는, 하우징의 수직 방향의 제1 스텝 테라스 내의 스텝 시퀀스 내의 제1 스텝에 인접하게 배치된다. 수직 방향은 제1 반도체 다이에 실질적으로 수직임을 유념한다. 그러면 접착층이 제1 반도체 다이의 가장 위쪽 표면에 가해진다. 또한, 반도체 다이의 수직 스택 내의 제2 반도체 다이의 에지는 하우징의 수직 방향의 스텝 시퀀스 내의 제2 스텝에 인접하게 배치된다. 다음으로 제2 반도체 다이의 바닥 표면이 접착층에 기계적 결합되는데, 제2 스텝은 제1 스텝으로부터 제1 오프셋 값만큼 수평 방향으로 오프셋되며, 제2 반도체 다이는 제2 오프셋 값만큼 수평 방향으로 오프셋되며, 이에 의해서 수직 스택의 일 측면에서 제2 스텝 테라스가 정의된다. 또한, 램프 부품은 제1 반도체 다이와 제2 반도체 다이에 기계적으로 단단히 결합되는데, 이 램프 부품은 수직 스택의 일 측면 상에 배치되고, 램프 부품은 수평 방향과 수직 방향 사이에 있는 제2 스텝 테라스를 따른 방향과 대략 평행하다.
제1 반도체 다이와 제2 반도체 다이 중 하나일 수 있는 주어진 반도체 다이를 배치하는 단계는 픽 앤 플레이스 툴(pick-and-place tool)을 수반할 수 있음을 유념한다. 또한, 이 배치하는 단계는 주어진 반도체 다이 상의 광 정렬 마커에 기초할 수 있다.
일부 실시예들에서, 접착층은 주어진 반도체 다이의 평면 내에서 우선적으로 열을 전도하는 열 확산 물질을 포함한다.
또한, 램프 부품을 제1 반도체 다이와 제2 반도체 다이에 기계적으로 단단히 결합하는 단계는, 램프 부품 및/또는 제1 반도체 다이와 제2 반도체 다이 상에 솔더를 용융시키거나 리플로우(reflow)하는 단계를 포함할 수 있다. 램프 부품을 제1 반도체 다이와 제2 반도체 다이에 기계적으로 단단히 결합할 때, 수직 방향으로 압축력이 가해질 수 있음을 유념한다.
또 다른 실시예는 조립 부품을 이용하지 않고 칩 패키지를 조립하기 위한 방법을 제공한다. 이 방법 동안, 제1 반도체 다이가 반도체 다이의 수직 스택 내에 배치되며, 수직 스택은 제1 반도체 다이에 실질적으로 수직인 수직 방향을 따른다. 그러면 접착층이 제1 반도체 다이의 가장 위쪽 표면에 가해진다. 또한, 반도체 다이의 수직 스택 내의 제2 반도체 다이의 에지는 제1 반도체 다이에 대하여 배치되는데, 제2 반도체 다이의 바닥 표면은 접착층에 기계적 결합되며, 제2 반도체 다이는 오프셋 값만큼 수평 방향으로 오프셋되며, 이에 의해서 수직 스택의 일 측면에서 스텝 테라스가 정의된다. 또한, 램프 부품은 제1 반도체 다이와 제2 반도체 다이에 기계적으로 단단히 결합되는데, 램프 부품은 수직 스택의 일 측면 상에 배치되고, 램프 부품은 수평 방향과 수직 방향 사이에 있는 스텝 테라스를 따른 방향과 대략 평행하다.
도 1은 본 명세서의 실시예에 따라 칩 패키지를 조립하기 위한 조립 부품을 도시한 블록도이다.
도 2는 본 명세서의 실시예에 따라 도 1의 조립 부품을 이용하는 칩 패키지의 조립을 도시한 블록도이다.
도 3은 본 명세서의 실시예에 따라 조립된 칩 패키지의 측면도를 도시한 블록도이다.
도 4는 본 명세서의 실시예에 따라 조립된 칩 패키지의 평면도를 도시한 블록도이다.
도 5는 본 명세서의 실시예에 따라 도 1의 조립 부품을 이용하여 칩 패키지를 조립하는 방법을 도시한 흐름도이다.
도 6은 본 명세서의 실시예에 따라 도 1의 조립 부품을 이용하지 않고 칩 패키지를 조립하는 방법을 도시한 흐름도이다.
유사한 참조 번호는 도면 전체에서 대응하는 부품들을 지칭함을 유념한다. 또한, 동일한 부분의 복수의 인스턴스는 공통 접두어에 인스턴스 번호를 대시 기호로 연결한 것에 의해 지정된다.
조립 부품, 조립 부품을 이용하여 칩 패키지를 조립하는 방법, 및 조립 부품 없이 칩 패키지를 조립하는 다른 방법의 실시예들이 설명된다. 이 칩 패키지는 수직 방향으로 스택 내에 배열된 반도체 다이 세트를 포함하는데, 다이들은 수직 스택의 일 측면에서 스텝 테라스를 정의하기 위하여 수평 방향으로 서로로부터 오프셋된다. 또한, 칩 패키지는 수직 스택의 일 측면 상에 배치된 램프 부품을 포함하는데, 이 램프 부품은 스텝 테라스를 따른 방향에 대략 평행하다. 이 칩 패키지는 조립 부품을 이용하여 조립될 수 있다. 특히, 조립 부품은 다른 스텝 테라스를 갖는 하우징을 포함할 수 있다. 이 다른 스텝 테라스는 수직 방향으로 스텝 시퀀스를 포함할 수 있는데, 스텝들은 수평 방향으로 서로로부터 오프셋된다. 또한, 하우징은 반도체 다이 세트가 수직 방향으로 스택 내에 배열되도록 반도체 다이 세트와 맞물리게 구성될 수 있다. 예를 들면, 다른 스텝 테라스는 대략 상기 스텝 테라스의 미러 이미지일 수 있다.
칩 패키지의 조립을 용이하게 함으로써, 조립 부품과 조립 기술들은 (고 대역폭 상호 접속부를 갖는 칩 패키지와 같은) 고성능 칩 패키지의 저비용, 고 처리량 제조를 가능하게 할 수 있다. 특히, 이 실시예들은 칩 패키지의 조립 동안의 기계적 오차의 감소, 및 칩 패키지 내의 부품들의 크기 및 위치의 기계적 변화를 더 잘 견디는 칩 패키지를 용이하게 할 수 있다. 예를 들어, 이러한 실시예들을 이용하면, 반도체 다이 세트는 스택에 걸쳐서 반도체 다이들 및 반도체 다이들 사이의 접착층에 관련된 수직 위치 오차들(때로는 '수직 오차들'로 지칭됨)보다 작은 총 수직 위치 오차를 갖고서 칩 패키지 내에 조립될 수 있다. 이는 각각의 반도체 다이가 개별적으로 조립 부품을 참조함으로써(조립 동안 스택 내의 주어진 반도체 다이가 바로 이전의 반도체 다이를 기계적으로 참조하는 대신에) 달성될 수 있다. 따라서, 조립 부품 및 관련된 조립 기술은 개별적인 수직 위치 오차들이 누적되는 것을 방지할 수 있다. 또는, (스택과 관련하여 누적되는 총 수직 위치 오차가 엄청나게 크지는 않은 스택과 같은) 적은 수의 반도체 다이를 갖는 스택에서, 조립 부품을 이용하지 않고 칩 패키지를 조립하기 위하여 다른 조립 기술이 이용될 수 있다.
이제 조립 부품 및 칩 패키지의 실시예들이 설명된다. 도 1은 (때로는 '램프 스택 칩 패키지'로 지칭되는 도 3 및 도 4의 칩 패키지(300)와 같은) 칩 패키지의 조립 동안 반도체 다이들(또는 칩들)을 위치시키고 고정시키기 위하여 이용될 수 있는 조립 부품(100)을 도시한 블록도를 나타낸다. 이 조립 부품은 스텝 테라스(112)를 갖는 하우징(110)을 포함한다. 또한, 이 스텝 테라스는 수직 방향(116)으로 스텝 시퀀스(114)를 포함한다. 스텝(114-1) 이후의 각각의 스텝은 스텝 시퀀스(114) 내의 바로 이전의 스텝으로부터 오프셋 값들(120) 중 관련된 값만큼 수평 방향(118)으로 오프셋됨을 유념한다. 또한, 오프셋 값들(120)은 각각 스텝 시퀀스(114)에 대하여 대략 일정한 값을 가질 수 있고, 아니면 스텝 시퀀스(114)에 걸쳐 변화할 수 있다(즉, 스텝 테라스(112) 내의 상이한 스텝들(114)에 대한 오프셋 값들은 상이할 수 있다).
또한, (스텝(114-1) 또는 스텝(114-N)을 위한 것 이외의) 스텝 시퀀스(114)와 관련된 수직 변위들(122)은 각각 대략 일정한 값을 갖거나 스텝 시퀀스(114)에 걸쳐 변화할 수 있다(즉, 스텝 테라스(112) 내의 상이한 스텝들(114)에 대한 수직 변위들은 상이할 수 있다).
이 조립 부품을 이용하는 칩 패키지의 조립을 도시한 블록도를 나타낸 도 2에 도시된 바와 같이, 하우징(110)은 반도체 다이 세트(210)가 수직 방향(116)으로 스택(212) 내에 배열되도록 반도체 다이 세트(210)와 맞물리게 구성될 수 있다. 수직 방향(116)은 스택(212) 내의 반도체 다이(210-1)에 실질적으로 수직임을 유념한다(따라서, 수평 방향(118)과도 수직). 또한, 반도체 다이(210-1) 이후의 각각의 반도체 다이는 스택(212) 내의 바로 이전의 반도체 다이로부터의 오프셋 값들(214) 중 관련된 값만큼 수평 방향(118)으로 오프셋될 수 있으며, 이에 의해서 스택(212)의 일 측면에서 스텝 테라스(216)가 정의된다. 이 오프셋 값들은 반도체 다이 세트(210)에 걸쳐서 대략 일정한 값을 갖거나 반도체 다이 세트(210)에 대하여 변화할 수 있다(즉, 스텝 테라스(216) 내의 상이한 스텝들에 대한 오프셋 값들은 상이할 수 있다).
또한 조립된 칩 패키지(300)의 측면도를 도시한 블록도를 나타내는 도 3에 도시된 바와 같이, 조립 부품(100)(도 1)은 칩 패키지(300)의 조립을 용이하게 할 수 있는데, 여기에서 고 대역폭의 램프 부품(312)은 반도체 다이들(210)에 기계적 및 전기적으로 단단히 결합되어 있어 이에 의해서 반도체 다이들(210) 간의 통신을 용이하게 하고 반도체 다이들(210)에 전력을 공급하고, 램프 부품(312)은 스택(212)(도 2)의 일 측면 상에 배치되고, 램프 부품(312)은 수평 방향(118)과 수직 방향(116) 사이에 있는 스텝 테라스(216)(도 2)를 따르는 방향(314)(각도(316))에 대략 평행하게 있다.
다시 도 2를 참조하면, 조립을 용이하게 하기 위해 스텝 테라스(112)(도 1)는 대략 스텝 테라스(216)(도 2)의 미러 이미지일 수 있다. 또한, 반도체 다이 세트(210) 내의 주어진 반도체 다이는 노미널 두께(220)를 가질 수 있으며, 스텝 시퀀스(114) 내의 주어진 스텝의 수직 변위는 노미널 두께(220)보다 클 수 있다(또는 반도체 다이들(210) 중 임의의 것의 최대 두께보다 클 수 있다). 그러나, 일부 실시예들에서 스택(212) 내의 반도체 다이들(210) 중 적어도 일부의 두께는 상이할 수 있음을 유념한다(예를 들면 스택(212)에 걸쳐 두께가 변화할 수 있다).
예시적인 실시예에서, 수직 변위들(122)은 각각 150±5㎛의 노미널 두께(220)와 비교하여 160㎛일 수 있다. (그러나, 다른 실시예들에서 두께(220)는 30㎛와 250㎛ 사이일 수 있다.) 두께(220)에 대한 이 추가적인 수직 변위는 조립 동안 접착층(222) 내에서 접착제가 확산될 수 있게 한다. 150㎛의 노미널 두께(220)를 위해서, 각도(316)(도 3)는 15°와 20°사이일 수 있음을 유념한다. 일반적으로, 노미널 두께(220)는 부분적으로 스택(212) 내의 반도체 다이들(210)의 수에 의하여 결정된다. 또한, 접착층들(222)의 노미널 두께(224)는 10㎛일 수 있음을 유념한다. (그러나, 다른 실시예들에서 접착층들(222)의 두께는 스택(212) 내의 수직 방향(116)을 따라서 변화할 수 있다.)
또한, 스텝 테라스(112)(도 1) 내의 주어진 스텝에서의 오프셋 값은 스텝 테라스(216) 내의 관련된 오프셋 값과 동일하거나 이보다 클 수 있다. 일반적으로, 오프셋 값들(120)(도 1) 및 오프셋 값들(214)은 도 3의 방향(314)(또는 각도(316)) 및 램프 부품(312)(도 3)을 반도체 다이 세트(210)에 기계적으로 단단히 결합시키기 위하여 이용되는 솔더(도 3의 솔더 볼(318)과 같은)의 노미널 두께에 기초하여 결정될 수 있다. 솔더의 두께는 스택(212)에 걸쳐 대략 일정하거나 스택에 걸쳐(즉 수직 방향(116)을 따라서) 변화할 수 있음을 유념한다.
일부 실시예들에서, 조립 부품(100)(도 1)은 수직 방향(116)으로 반도체 다이 세트(210)에 걸쳐서 누적된 위치 오차(즉, 스택(212)에 걸친 반도체 다이들의 수직 방향의 누적된 위치 오차)가 반도체 다이 세트(210) 및 반도체 다이들(210) 사이의 접착층들(222)(예를 들어, 150°C에서 10초 내에 경화되는 에폭시 또는 접착제)과 관련된 수직 오차들의 합계보다 적은 반도체 다이 세트(210)의 조립을 용이하게 한다. 예를 들면, 누적된 위치 오차는 반도체 다이들(210)의 두께 변화, 접착층들(222)의 두께 변화, 및/또는 접착층들(222) 중 적어도 일부 내의 선택적인 열 확산 물질(226)(예를 들어, 압착된 흑연 섬유)의 두께 변화와 관련될 수 있다. 일부 실시예들에서, 누적된 위치 오차는 1㎛보다 작을 수 있으며, 0㎛만큼 작을 수 있다. 또한, 조립 부품(100)(도 1)은, 반도체 다이들(210)의 에지 변동(예를 들어, 소우 라인(saw-line) 위치에서의 변동)에 관련되며 미리 정의된 값보다 작은 최대 위치 오차(즉 도 3의 간격(320)의 최대 오차)를 갖는 반도체 다이 세트(210)의 조립을 용이하게 한다(예를 들면 최대 위치 오차는 1㎛보다 작을 수 있으며, 0㎛만큼 작을 수 있다). 도 5를 참조하여 이하에 더 자세히 설명된 것처럼, 이는 반도체 다이들(210)에 대한 소우 레인(saw lane)의 중앙에 대하여 간격(320)(도 3)이 측정되도록 반도체 다이들(210) 상의 광 정렬 마커(예를 들어, 기준 마커)를 이용하여 칩 패키지(300)(도 3)를 조립하기 위하여 픽 앤 플레이스 툴을 이용함으로써 달성될 수 있다. (부가하거나 대신하여, 일부 실시예들에서 도 1의 조립 부품(100)은 폴리이미드를 이용하여 제조된 기계적 정지부와 같은 기계적 정지부를 포함하고, 반도체 다이들(210)은 도 3의 칩 패키지(300)의 조립 동안에 이 기계적 정지부들에 대고 밀어질 수 있으며, 이에 의해서 수평 방향(118) 및/또는 수직 방향(116)으로 원하는 허용 오차를 용이하게 할 수 있다.)
다시 도 3을 참조하여, 수직 방향(116)의 기계적 정렬 오차들을 수용하기 위해서, 솔더 범프 또는 패드들(예를 들어, 솔더 패드(322-1) 및/또는 솔더 패드(322-2)은) 및/또는 솔더(318)의 높이와 피치는 수직 방향(116)을 따라 반도체 다이들(210) 중 적어도 일부의 사이에서 변화할 수 있음을 유념한다. 예를 들면, 간격(320)(즉 반도체 다이(210-1)를 위한 소우 레인의 중앙에 대한 솔더 패드(322-1)의 위치)은 60㎛일 수 있고, 솔더 패드들(322)은 각각 80㎛의 폭을 가질 수 있다. 또한, 솔더 볼들(예를 들어, 솔더 볼(318))은 리플로우 또는 용융 전에는 120㎛의 직경을 갖고, 용해 후에는 대략 40㎛에서 60㎛ 사이의 두께를 갖는다. 일부 실시예들에서, 두 줄 이상의 솔더 볼들이 램프 부품(312)을 주어진 반도체 다이에 강력하게 결합시킬 수 있다.
도 4는 스택(212)(도 2)이 4개의 반도체 다이(210)를 포함하는, 조립된 칩 패키지(300)의 평면도를 도시한 블록도를 나타낸다. 칩 패키지(300)의 이러한 보기는 일부 실시예들에서 솔더 패드들(410)이 비 직사각형 형태를 가질 수 있음을 도시한다. 예를 들면, 솔더 패드들(410)은 80㎛ 폭과 120㎛ 길이인 것들과 같은 타원 형태를 가질 수 있다. 반도체 다이들(210) 및/또는 램프 부품(312) 상의 이러한 솔더 패드 형태는 일부 수평 및/또는 수직 위치 에러들을 용인할 수 있다.
일부 실시예들에서, 솔더 패드들은 램프 부품(312)의 에지로 이동될 수 있다. 이는 수직 배향을 용이하게 할 수 있다(즉 도 3의 각도(316)가 0°일 수 있다). 이 구성은 입력/출력(I/O) 시그널 라인 및 전력 라인들과 관련된 콘택트 또는 패드들이 램프 부품의 에지에 있는('스파인(spine)'를 따르는 대신) 메모리 모듈을 용이하게 할 수 있다. 이러한 방법으로, 램프 부품 내의 다수의 확산 층들이 감소될 수 있다. 예를 들면, 이 메모리 모듈 내의 램프 부품(312)의 에지를 따라 60개의 콘택트 또는 패드들이 있을 수 있다.
칩 패키지(300)의 조립 동안의 적층 프로세스가 (도 2의 스택(212) 내의 바로 이전의 반도체 다이와 대조적으로) 도 1의 조립 부품(100)을 참조하는 것을 허용함으로써, 이 조립 부품은 칩 패키지(300) 내의 부품들의 크기 및 두께들의 기계적 변동들과 관련된 수평 및/또는 수직 위치 오차를 효과적으로 감소시킬 수 있다. 따라서, 도 1의 조립 부품(100)은 칩 패키지(300)의 고도로 정확한 고 수율 조립을 용이하게 할 수 있다. 또한, 이 조립 부품은 픽 앤 플레이스 툴과 같은 대용량 및 저비용의 제조 기술들의 이용을 용이하게 하기 때문에, 칩 패키지(300)의 비용을 크게 감소시킬 수 있다.
또한, 저 비용 고 수율의 칩 패키지들을 조립하는 능력은 고성능 디바이스들을 용이하게 할 수 있다. 예를 들면, 일부 실시예들에서 램프 스택 칩 패키지(예를 들어, 칩 패키지(300))는 듀얼 인라인 메모리 모듈에 포함된다. 예를 들면, 램프 스택 칩 패키지 내에는 최대 80개의 메모리 디바이스들(예를 들어, 동적 랜덤 액세스 메모리 또는 다른 타입의 메모리 저장 장치)이 있을 수 있다. 필요한 경우, '불량' 또는 결함 메모리 디바이스들은 불능화될 수 있다. 따라서, (80개 중) 72개의 메모리 디바이스가 이용될 수 있다. 또한, 이 구성은 메모리 모듈 내의 메모리 디바이스들의 전체 대역폭을 노출할 수 있고, 이에 따라 메모리 디바이스들 중 임의의 것의 액세스에 있어서 대기 지연이 거의 없거나 없게 된다.
대안적으로, 듀얼 인라인 메모리 모듈은 각각이 램프 스택 칩 패키지를 포함하는 다수의 필드들을 포함할 수 있다. 예를 들면, 듀얼 인라인 메모리 모듈 내에 4개의 램프 스택 칩 패키지(각각 9개의 메모리 디바이스들을 포함함)가 있을 수 있다.
일부 실시예들에서, 하나 이상의 이러한 듀얼 인라인 메모리 모듈(하나 이상의 램프 스택 칩 패키지를 포함할 수 있음) 중 하나 이상이 프로세서에 결합될 수 있다. 예를 들면, 프로세서는 용량 결합된 신호의 정전용량형 근접 통신(proximity communication; PxC)을 이용하여 하나 이상의 듀얼 인라인 메모리 모듈에 결합될 수 있다. 결국, 프로세서는 C4 솔더 볼들을 이용하여 기판 상에 실장될 수 있다.
이제 조립 기술들의 실시예들이 설명된다. 도 5는 조립 부품(100)(도 1)을 이용하여 칩 패키지를 조립하는 방법(500)을 도시한 흐름도를 나타낸다. 이 방법 동안, 반도체 다이들의 수직 스택 내의 제1 반도체 다이의 에지는, 조립 부품 내의 하우징과 같은 하우징의 수직 방향의 제1 스텝 테라스 내의 스텝 시퀀스 내의 제1 스텝에 인접하게 배치된다(동작 510). 수직 방향은 제1 반도체 다이에 실질적으로 수직임을 유념한다. 다음으로, 접착층이 제1 반도체 다이의 가장 위쪽 표면에 가해진다(동작 512).
또한, 반도체 다이의 수직 스택 내의 제2 반도체 다이의 에지는 하우징의 수직 방향의 스텝 시퀀스 내의 제2 스텝에 인접하게 배치되고, 제2 반도체 다이의 바닥 표면은 접착층에 기계적 결합된다(동작 514). 제2 스텝은 제1 스텝으로부터 제1 오프셋 값만큼 수평 방향으로 오프셋되며, 제2 반도체 다이는 제2 오프셋 값만큼 수평 방향으로 오프셋되며, 이에 의해서 수직 스택의 일 측면에서 제2 스텝 테라스가 정의됨을 유념한다. 또한, 램프 부품은 제1 반도체 다이와 제2 반도체 다이에 기계적으로 단단히 결합되는데(동작 516), 램프 부품은 수직 스택의 일 측면 상에 배치되고, 램프 부품은 수평 방향과 수직 방향 사이에 있는 제2 스텝 테라스를 따르는 방향과 대략 평행하다.
제1 반도체 다이와 제2 반도체 다이 중 하나일 수 있는 주어진 반도체 다이를 배치하는 단계는 픽 앤 플레이스 툴을 수반할 수 있음을 유념한다. 예시적인 실시예에서, 수평 및/또는 수직 정렬은 1-10㎛ 이내이다. 또한, 이 배치하는 단계는 주어진 반도체 다이 상의 광 정렬 마커들에 기초할 수 있다. 예를 들면, 광 정렬 마커들은 기준 마커들(fiducial markers)을 포함할 수 있다.
또한, 램프 부품을 제1 반도체 다이와 제2 반도체 다이에 기계적으로 단단히 결합하는 단계는 램프 부품 및/또는 제1 반도체 다이와 제2 반도체 다이 상에 솔더를 용융시키는 단계를 수반할 수 있다. 솔더를 리플로우할 때, 램프 부품이 스택 상에 위치될 수도 있고, 그 반대로도 될 수 있다. 이는 램프 부품(또는 반도체 다이의 스택)의 중량이 솔더의 표면 장력을 극복하는 것을 돕게 할 수 있다.
램프 부품을 제1 반도체 다이와 제2 반도체 다이에 기계적으로 단단히 결합할 때, 수직 방향으로 압축력이 가해질 수 있음을 유념한다. 이는 조립된 칩 패키지가 원하는 높이를 갖는 것을 보장할 수 있다. 일부 실시예들에서, 압축력은 램프 부품에 수직으로 가해진다. 이 압축력들 중 어느 하나가 예를 들면 칩 패키지 내의 부품들 간의 갭을 채우거나 줄임으로써 스택 내의 열 전달을 향상시킬 수 있다.
방법(500)이 조립 부품(100)(도 1)의 이용을 도시하는 반면에, 다른 실시예들에서는 조립 부품(100)(도 1)을 이용하지 않고 칩 패키지(300)(도 3 및 도 4)가 조립된다. 이는 적은 수의 반도체 다이들(또는 더 적은)을 가지며, 따라서 누적된 위치 오차들에 대하여 덜 민감한 칩 패키지들 내에서 가능할 수 있다.
대응하는 조립 기술이 도 6에 도시되었는데, 이는 조립 부품(100)(도 1)을 이용하지 않고 칩 패키지를 조립하는 방법(600)을 도시한 흐름도를 나타낸다. 이 방법 동안, 제1 반도체 다이가 반도체 다이들의 수직 스택 내에 배치되며(동작 610), 수직 스택은 제1 반도체 다이에 실질적으로 수직인 수직 방향을 따른다. 다음으로, 접착층이 제1 반도체 다이의 가장 위쪽 표면에 가해진다(동작 612). 또한, 반도체 다이들의 수직 스택 내의 제2 반도체 다이의 에지는 제1 반도체 다이에 대하여 배치되는데(동작 614), 제2 반도체 다이의 바닥 표면은 접착층에 기계적 결합되며, 제2 반도체 다이는 오프셋 값만큼 수평 방향으로 오프셋되며, 이에 의해서 수직 스택의 일 측면에서 스텝 테라스가 정의된다. 또한, 램프 부품은 제1 반도체 다이와 제2 반도체 다이에 기계적으로 단단히 결합되는데(동작 616), 램프 부품은 수직 스택의 일 측면 상에 배치되고, 램프 부품은 수평 방향과 수직 방향 사이에 있는 스텝 테라스를 따른 방향과 대략 평행하다.
방법(500(도 5) 및 600)의 일부 실시예들에서, 추가 동작 또는 더 적은 동작들이 있을 수 있다. 예를 들면, 스택은 반도체 다이 서브셋을 포함하는 부분들로 조립될 수 있으며, 이 부분들은 나중에 풀 스택으로 결합될 수 있다. 또한, 동작들의 순서는 변경될 수 있으며, 및/또는 둘 이상의 동작들이 단일 동작으로 결합될 수 있다.
조립 부품(100)(도 1)과 칩 패키지(300)(도 3 및 도 4)는 더 적은 부품들 또는 추가 부품들을 포함할 수 있음을 유념한다. 예를 들면, 램프 부품 상에서 반도체 다이들 중 하나 이상을 위한 솔더 패드를 포함하지 않는 것 등에 의해, 램프 스택 칩 패키지 내의 반도체 다이의 스택 내에 정의된 절연(break)이 있을 수 있다. 또한, 이 디바이스들과 시스템들이 다수의 개별 아이템들을 갖는 것으로 도시되었지만, 이 실시예들은 본 명세서에 설명된 실시예들의 구조 개략도 대신에 제공될 수 있는 다양한 특징들에 대한 기능적인 설명이도록 의도된 것이다. 따라서 이 실시예들에서, 둘 이상의 부품들은 단일 부품으로 결합될 수 있으며, 및/또는 하나 이상의 부품들의 위치가 변경될 수 있다.
이전의 실시예들이 칩 패키지 내에서 (실리콘과 같은) 반도체 다이들을 이용하는 반면에, 다른 실시예들에서는 이 칩들 중 하나 이상에 있어서 반도체 외의 다른 물질이 기판 물질로서 이용될 수 있다. 그러나, 실리콘이 이용되는 실시예들에서, 반도체 다이들(210)(도 2 내지 도 4)은 표준 실리콘 프로세싱을 이용하여 제조될 수 있다. 이 반도체 다이들은 논리 및/또는 메모리 기능을 지원하는 실리콘 영역을 제공할 수 있다.
또한, 도 3에서 램프 부품(312)은, 반도체 다이들(210)에 전기적 결합하기 위하여 금속 트레이스들을 갖는 플라스틱 기판과 같은 수동 부품일 수 있다. 예를 들면, 램프 부품(312)은 사출 성형된 플라스틱을 이용하여 제조될 수 있다. 대안적으로, 램프 부품(312)은 리소그래피에 의해 정의된 와이어 또는 신호 라인들을 갖는 다른 반도체 다이일 수 있다. 램프 부품(312)이 반도체 다이를 포함하는 실시예에서, 신호 라인들 간의 크로스토크가 감소하도록 제한 증폭기와 같은 능동 디바이스들이 포함될 수 있다. 또한, 크로스토크는 차동 시그널링(differential signaling)을 이용하여 능동 또는 수동 램프 부품(312)에서 감소될 수 있다.
일부 실시예들에서, 램프 부품(312)은 솔더 볼들(예를 들어, 솔더 볼(318))을 거쳐 반도체 다이들(210) 간에 데이터 및 전력 신호들을 운반하는 트랜지스터 및 와이어들을 포함한다. 예를 들면, 램프 부품(312)은 고전압의 신호들을 포함할 수 있다. 이 신호들은 반도체 다이들(210) 상에서의 이용을 위하여, 반도체 다이들(210)에 결합하기 위한 캐패시터 및/또는 인덕터 개별 부품은 물론, 강압 조정기(step down regulator)(예를 들어, 커패시터-대-커패시터 강압 조정기)를 이용하여 강압될 수 있다.
또한, 램프 부품(312)은 메모리를 위한 버퍼 또는 논리 칩, 및/또는 외부 디바이스(들) 및/또는 외부 시스템(들)의 I/O 커넥터들을 포함할 수 있다. 예를 들면, I/O 커넥터들은 외부 디바이스로의 결합을 위하여 하나 이상의 볼 본드, 와이어 본드, 에지 커넥터 및/또는 PxC커넥터를 포함할 수 있다. 일부 실시예들에서, 이 I/O 커넥터들은 램프 부품(312)의 후면 상에 있을 수 있으며, 램프 부품(312)은 I/O 커넥터를 솔더 패드(322-2)와 같은 솔더 패드들에 결합시키는 하나 이상의 TSV(through-silicon via)를 포함할 수 있다.
일부 실시예들에서, 칩 패키지(300) 내의 램프 부품(312)과 반도체 다이들(210)은 선택적인 기판(예를 들어, 인쇄 회로 기판 또는 반도체 다이) 상에 실장된다. 이 선택적인 기판은 외부 디바이스로의 결합을 위하여 볼 본드, 와이어 본드, 에지 커넥터 및/또는 PxC 커넥터를 포함할 수 있다. 이 I/O 커넥터들이 선택적인 기판의 후면 상에 있는 경우, 선택적인 기판은 하나 이상의 TSV를 포함할 수 있다.
이전의 실시예들에서는 램프 부품(312)과 반도체 다이들(210)의 전기적 및 기계적 결합의 예시로서 솔더 볼들이 이용되는 반면에, 다른 실시예들에서는 이 부품들이 마이크로스프링, (이하에 설명된 볼-인-피트(ball-in-pit) 구성에서의) 마이크로스피어 및/또는 이방성 필름(anisotropic film)(예를 들어, 때로는 '이방 전도성 필름'으로 지칭되는 이방 탄성중합체(elastomer) 필름)과 같은 다른 기술들을 이용하여 전기적 및/또는 기계적 결합될 수 있다.
칩 패키지 내의 부품들이 전자기적으로 결합된 신호들의 PxC(예를 들어, 램프 부품(312)과 반도체 다이들(210), 램프 부품(312)과 외부 디바이스, 램프 부품(312)과 선택적인 기판, 선택적인 기판과 반도체 다이들(210), 및/또는 선택적인 기판과 외부 디바이스 간의 PxC)로 통신하는 실시예들에서, PxC는 용량 결합 신호들의 통신('전기 근접 통신'으로 지칭됨), 광 결합 신호들의 통신('광 근접 통신'으로 지칭됨), 전자기 결합 신호들의 통신('전자기 근접 통신'으로 지칭됨), 유도 결합 신호들의 통신, 및/또는 도전 결합 신호들의 통신을 포함할 수 있다.
일반적으로, 결과적인 전기 콘택트들의 임피던스는 전도성 및/또는 용량성일 수 있는데, 즉 동상(in-phase) 성분 및/또는 이상(out-of-phase) 성분을 포함하는 복소 임피던스를 가질 수 있다. (솔더, 마이크로스프링, 이방성 층 등과 같은) 전기 콘택트 메커니즘과 관계없이, 콘택트들에 관련된 임피던스가 전도성인 경우, 기존의 송수신 I/O 회로들이 칩 패키지(300) 내의 부품들 내에 이용될 수 있다. 그러나 복소(및 아마도 가변) 임피던스를 갖는 콘택트들에 대해서, 송수신 I/O 회로들은 2009년 4월 17일에 출원되고 대리인 사건 번호 SUN09-0285인 Robert J. Drost 등에 의한 "Receive Circuit for Connectors with Variable Complex Impedence"라는 제목의 미국 특허 출원 제12/425,871호에 설명된 하나 이상의 실시예들을 포함할 수 있으며, 그 출원의 내용들은 참조에 의하여 본 명세서에 포함된다.
소정의 재가공을 허용하는 패키징 기술은 패키징 및 조립 전의 광범위한 테스트를 위한 높은 비용 및 낮은 반도체 다이 수율에 직면한 때 더욱 비용 효율적임을 유념한다. 따라서, 반도체 다이들(210)과 램프 부품(312) 간의 기계적 및/또는 전기적 결합이 재결합가능(remateable)한 실시예에서, 칩 패키지(300)의 수율은 (조립, 테스트 또는 번-인 동안에 확인된 불량 칩을 대체하는 것과 같은) 재가공을 허용함으로써 증가할 수 있다. 이와 관련하여, 재결합가능한 기계적 또는 전기적 결합은 재가공 또는 (솔더를 이용하는 것과 같은) 가열 없이 반복적으로(즉 2회 이상) 설정 및 분해될 수 있는 기계적 또는 전기적 결합으로 이해되어야 한다. 일부 실시예들에서, 재결합가능한 기계적 또는 전기적 결합은 서로 결합하도록 설계된 메일 부품 및 피메일 부품(예를 들어, 함께 스냅되는 부품들)을 포함한다.
도 3이 칩 패키지(300)의 특정 구성을 나타내고 있지만, 조립 부품(100)(도 1)을 이용하거나 이용하지 않는 기계적 정렬 및 조립을 구현하기 위하여 다수의 기술 및 구성들이 이용될 수 있다. 예를 들면, 반도체 다이들(210) 및/또는 램프 부품(312)은 볼-앤-핏 정렬 기술(및 더욱 일반적으로는 포지티브-피쳐-인-네거티브-피쳐(positive-feature-in-negative-feature) 정렬 기술)을 이용하여 서로에 대하여 배치될 수 있다. 특히, 볼들은 스택(212)(도 2) 내의 반도체 다이들(210)과 같은 부품들을 상대적으로 정렬하기 위하여 에치 핏들(etch pits) 내에 배치된다. 포지티브 피쳐의 다른 예들은 반구형의 범프를 포함한다. 그러나, 칩 패키지(300) 내의 부품들 상에 포지티브 표면 피쳐 및 네거티브 표면 피쳐를 기계적으로 고정시키는 임의의 조합이 칩 패키지(300)를 정렬 및/또는 조립하기 위하여 이용될 수 있다.
도 2를 참조하면, 일부 실시예들에서는 이전에 명시된 바와 같이 선택적인 열 확산 물질(226)(도 2)(및 더욱 일반적으로는 높은 열전도성을 갖는 반도체 다이들(210) 사이의 중간 물질)이, 하나 이상의 반도체 다이들(210) 및/또는 램프 부품(312)(도 3 또는 도 4) 상의 회로의 동작 중에 생성되는 열을 제거하는 것을 도울 수 있다. 이러한 열 관리는 이하의 열 경로들: 반도체 다이들(210)의 평면 내의 제1 열 경로; 접착층들(222)의 평면 내의 제2 열 경로; 및/또는 선택적인 열 확산 물질(226)의 평면 내의 제3 열 경로 중 임의의 것을 포함할 수 있다. 특히 이 열 경로들과 관련된 열 플럭스는 칩 패키지의 에지에서의 열 결합을 통하여 서로에 독립하여 관리될 수 있다. 이러한 열 관리는 상 변화 냉각, 침지 냉각(immersion cooling), 및/또는 냉각 판의 이용을 포함할 수 있음을 유념한다. 또한, 칩 패키지의 에지에서의 단면 영역을 통하여 확산되는 제1 열 경로와 관련된 열 플럭스는 노미널 두께(220)의 함수임을 유념한다. 따라서, 반도체 다이들(210)의 크거나 작은 노미널 두께들을 갖는 칩 패키지에 있어서는 열 관리가 상이할 수 있다.
칩 패키지(300)(도 3 및 도 4)의 적어도 일부분에 선택적인 캡슐화가 있을 수 있음을 유념한다. 또한, 열 제거를 개선하기 위하여 칩 패키지(300)(도 3 및 도 4) 내의 부품들 사이의 에어 갭들이 언더필될 수 있다. 이는 도 3의 각도(316)를 줄임으로써 용이해질 수 있는데, 즉 반도체 다이들(210)은 수직 방향(116) 쪽으로 더 기울어질 수 있다.
앞서 말한 설명들은 임의의 당업자로 하여금 본 명세서를 만들고 이용할 수 있도록 의도되었으며, 특정 응용 및 그것의 요구사항의 맥락에서 제공되었다. 또한, 앞서 말한 본 명세서의 실시예의 설명들은 도시와 설명의 목적으로만 제시되었다. 이들은 본 발명을 철저하게 설명하거나 개시된 형태로 한정하고자 한 것은 아니다. 따라서, 당업계의 실무자들에게는 많은 변경과 변화들이 명백할 것이며, 본 명세서에 정의된 일반 원리들은 본 명세서의 개념 및 범위에서 벗어나지 않고 다른 실시예와 응용들에 적용될 수 있다. 또한, 이전의 실시예들의 논의가 본 명세서를 한정하려고 한 것은 아니다. 따라서, 본 명세서는 도시된 실시예로 한정되도록 의도된 것이 아니며, 본 명세서에 개시된 원리 및 특징들과 일치하는 가장 넓은 범위를 부여하려고 한 것이다.

Claims (20)

  1. 제1 스텝 테라스(stepped terrace)를 포함하는 하우징을 포함하는 조립 부품(assembly component)으로서,
    상기 제1 스텝 테라스는 수직 방향으로 스텝 시퀀스(sequence of steps)를 포함하며,
    상기 스텝 시퀀스 내의 제1 스텝 이후의 각각의 스텝은 상기 스텝 시퀀스 내의 바로 이전의 스텝으로부터 제1 오프셋 값만큼 수평 방향으로 오프셋되고,
    상기 하우징은 반도체 다이 세트가 상기 수직 방향으로 스택 내에 배열되도록 상기 반도체 다이 세트와 맞물리게(mate) 구성되고, 상기 수직 방향은 수직 스택 내의 제1 반도체 다이에 실질적으로 수직이며,
    상기 제1 반도체 다이 이후의 각각의 반도체 다이는 상기 수직 스택 내의 바로 이전의 반도체 다이로부터 제2 오프셋 값만큼 상기 수평 방향으로 오프셋되며, 이에 의해서 상기 수직 스택의 일 측면에서 제2 스텝 테라스를 정의하는 조립 부품.
  2. 제1항에 있어서, 상기 제1 스텝 테라스는 대략 상기 제2 스텝 테라스의 미러 이미지인 조립 부품.
  3. 제1항에 있어서, 상기 반도체 다이 세트 내의 주어진 반도체 다이는 노미널(nominal) 두께를 가지며,
    상기 스텝 시퀀스 내에서의 주어진 스텝의 수직 변위는 상기 노미널 두께보다 큰 조립 부품.
  4. 제1항에 있어서, 상기 제1 오프셋 값은 상기 제2 오프셋 값보다 큰 조립 부품.
  5. 제1항에 있어서,
    상기 조립 부품은 램프 부품(ramp component)이 상기 반도체 다이들에 기계적으로 단단히 결합되는 칩 패키지의 조립(assembly)을 용이하게 하며,
    상기 램프 부품은 상기 수직 스택의 상기 일 측면에 배치되며,
    상기 램프 부품은 상기 수평 방향과 상기 수직 방향 사이에 있는 상기 제2 스텝 테라스를 따른 방향과 대략 평행한 조립 부품.
  6. 제5항에 있어서, 상기 제1 오프셋 값 및 상기 제2 오프셋 값은 상기 방향, 및 상기 램프 부품을 상기 반도체 다이 세트에 기계적으로 단단히 결합하기 위하여 이용되는 솔더(solder)의 노미널 두께에 기초하여 결정되는 조립 부품.
  7. 제1항에 있어서, 상기 조립 부품은 상기 수직 방향의 상기 반도체 다이 세트에 걸친 누적된 위치 오차가 상기 반도체 다이 세트 및 반도체 다이들 사이의 접착층(adhesive layer) 세트에 관련된 수직 오차들의 합계보다 작은 상기 반도체 다이 세트의 조립을 용이하게 하는 조립 부품.
  8. 제7항에 있어서, 상기 누적된 위치 오차는 상기 반도체 다이들의 두께 변동에 관련된 조립 부품.
  9. 제7항에 있어서, 상기 누적된 위치 오차는 상기 접착층 세트의 두께 변동에 관련된 조립 부품.
  10. 제7항에 있어서, 상기 누적된 위치 오차는 상기 접착층 세트 내의 열 확산 물질의 두께 변동에 관련된 조립 부품.
  11. 제1항에 있어서, 상기 조립 부품은 상기 반도체 다이들의 에지 변동에 관련된 최대 위치 오차가 미리 정의된 값보다 작은 상기 반도체 다이 세트의 조립을 용이하게 하는 조립 부품.
  12. 칩 패키지의 조립 방법으로서,
    반도체 다이들의 수직 스택 내의 제1 반도체 다이의 에지를 하우징의 수직 방향의 제1 스텝 테라스 내의 스텝 시퀀스 내의 제1 스텝에 인접하게 배치하는 단계 - 상기 수직 방향은 상기 제1 반도체 다이에 실질적으로 수직함 - ;
    접착층을 상기 제1 반도체 다이의 가장 위쪽 표면에 가하는(applying) 단계;
    상기 반도체 다이들의 수직 스택 내의 제2 반도체 다이의 에지를 상기 하우징의 상기 수직 방향의 상기 스텝 시퀀스 내의 제2 스탭에 인접하게 배치하는 단계 - 상기 제2 반도체 다이의 바닥 표면은 상기 접착층에 기계적 결합되고, 상기 제2 스텝은 상기 제1 스텝으로부터 제1 오프셋 값만큼 수평 방향으로 오프셋되고, 상기 제2 반도체 다이는 제2 오프셋 값만큼 상기 수평 방향으로 오프셋되고, 이에 의해서 상기 수직 스택의 일 측면에서 제2 스텝 테라스를 정의함 - ; 및
    램프 부품을 상기 제1 반도체 다이 및 상기 제2 반도체 다이에 기계적으로 단단히 결합하는 단계 - 상기 램프 부품은 상기 수직 스택의 상기 일 측면에 배치됨 -
    를 포함하며,
    상기 램프 부품은 상기 수평 방향과 상기 수직 방향 사이에 있는 상기 제2 스텝 테라스를 따른 방향과 대략 평행한 칩 패키지의 조립 방법.
  13. 제12항에 있어서, 상기 제1 반도체 다이와 상기 제2 반도체 다이 중 하나일 수 있는 주어진 반도체 다이를 배치하는 단계는 픽-앤-플레이스(pick-and-place) 툴을 수반하는 칩 패키지의 조립 방법.
  14. 제12항에 있어서, 상기 제1 반도체 다이와 상기 제2 반도체 다이 중 하나일 수 있는 주어진 반도체 다이를 배치하는 단계는 상기 주어진 반도체 다이 상의 광 정렬 마커들(optical alignment markers)에 기초하는 칩 패키지의 조립 방법.
  15. 제12항에 있어서, 상기 접착층은 주어진 반도체 다이의 평면 내에서 우선적으로 열을 전도하는 열 확산 물질을 포함하는 칩 패키지의 조립 방법.
  16. 제12항에 있어서, 상기 램프 부품을 상기 제1 반도체 다이 및 상기 제2 반도체 다이에 기계적으로 단단히 결합하는 단계는,
    상기 램프 부품;
    상기 제1 반도체 다이와 상기 제2 반도체 다이; 및
    상기 램프 부품 및 상기 제1 반도체 다이와 상기 제2 반도체 다이 모두
    중 하나에서 솔더를 용융시키는 단계를 포함하는 칩 패키지의 조립 방법.
  17. 제12항에 있어서, 상기 램프 부품을 상기 제1 반도체 다이 및 상기 제2 반도체 다이에 기계적으로 단단히 결합하는 단계는 상기 수직 방향으로 압축력을 가하는 단계를 포함하는 칩 패키지의 조립 방법.
  18. 제12항에 있어서, 상기 제1 스텝 테라스는 대략 상기 제2 스텝 테라스의 미러 이미지인 칩 패키지의 조립 방법.
  19. 제12항에 있어서, 상기 제1 반도체 다이와 상기 제2 반도체 다이 중 하나일 수 있는 주어진 반도체 다이는 노미널 두께를 가지며,
    상기 스텝 시퀀스 내의 주어진 스텝의 수직 변위는 상기 노미널 두께보다 큰 칩 패키지의 조립 방법.
  20. 칩 패키지의 조립 방법으로서,
    반도체 다이들의 수직 스택 내의 제1 반도체 다이를 배치하는 단계 - 상기 수직 스택은 상기 제1 반도체 다이에 실질적으로 수직인 수직 방향을 따름 - ;
    접착층을 상기 제1 반도체 다이의 가장 위쪽 표면에 가하는 단계;
    상기 반도체 다이들의 수직 스택 내의 제2 반도체 다이의 에지를 상기 제1 반도체 다이에 대하여 배치하는 단계 - 상기 제2 반도체 다이의 바닥 표면은 상기 접착층에 기계적 결합되고, 상기 제2 반도체 다이는 오프셋 값만큼 수평 방향으로 오프셋되고, 이에 의해서 상기 수직 스택의 일 측면에서 스텝 테라스를 정의함 - ; 및
    램프 부품을 상기 제1 반도체 다이 및 상기 제2 반도체 다이에 기계적으로 단단히 결합하는 단계 - 상기 램프 부품은 상기 수직 스택의 상기 일 측면에 배치됨 -
    를 포함하며,
    상기 램프 부품은 상기 수평 방향과 상기 수직 방향 사이에 있는 상기 스텝 테라스를 따른 방향과 대략 평행한 칩 패키지의 조립 방법.
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