KR20130059790A - Method for fabricating a memory device - Google Patents

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Abstract

PURPOSE: A method for fabricating a memory device is provided to improve the reliability of a semiconductor device isolation structure and to prevent the crack of a gate electrode due to the silicon sliding of a SOD layer. CONSTITUTION: A first trench(110) and a second trench(115) are formed in the cell region(A) of a semiconductor substrate. A third trench(120) is formed in the peripheral circuit region(B) of the semiconductor substrate. A first device insulating layer(170) filling the first trench is formed. A second device insulating layer(175) filling the second trench is formed. A third device insulating layer(190) filling the third trench is formed. A nitride layer(215) is formed in the sidewall and the bottom surface of the gate trench.

Description

메모리 소자의 형성방법{Method for fabricating a memory device}Method for fabricating a memory device

본 발명은 반도체 소자 제조에 관한 것으로서, 보다 상세하게는 메모리 소자의 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to the manufacture of semiconductor devices, and more particularly, to a method of forming a memory device.

반도체 메모리 소자의 집적도가 높아지면서 회로 패턴의 디자인 룰(design rule) 또한 감소되고 있으며, 이에 따라 미세 패턴을 구현하는데 어려움이 증가되고 있다. 예컨대, 디램(DRAM: Dynimic Random Access Memory) 소자의 디자인 룰이 40nm급 이하로 감소됨에 따라, 소자간 격리를 위한 소자분리(isolation) 구조를 형성하는 과정에서 갭(gap)을 불량 없이 채우는 기술이 요구되고 있다. 특히 소자분리 구조를 얕은 트렌치 소자분리(STI: Shallow Trench Isolation) 방법으로 구현할 때, 트렌치의 종횡비(aspect ratio)가 급격히 증가하고, 트렌치의 폭이 보다 축소됨에 따라, 트렌치를 우수한 갭필(gap fill)특성을 가지는 절연 물질을 도입하여 채우는 기술이 요구되고 있다. As the degree of integration of semiconductor memory devices increases, the design rule of the circuit pattern is also reduced, thereby increasing the difficulty in implementing the fine pattern. For example, as the design rules of DRAM (DRAM) devices are reduced to 40 nm or less, a technology for filling gaps without defects in forming an isolation structure for isolation between devices is disclosed. It is required. In particular, when the device isolation structure is implemented by the shallow trench isolation (STI) method, the trench aspect ratio rapidly increases and the width of the trench is further reduced, so that the trench fills the gap with excellent gap fill. There is a need for a technology for introducing and filling an insulating material having properties.

디자인 룰이 급격히 감소함에 따라, 셀 영역 및 주변회로영역에 형성되는 트렌치의 폭이 각각 다르게 형성되고, 특히 패턴 밀도가 낮은 주변회로영역에 형성된 트렌치의 폭에 비해 패턴 밀도가 높은 셀 영역에 형성된 트렌치의 폭이 좁게 형성됨에 따라 트렌치를 고밀도 플라즈마 증착(HDP: High Density Plasma) 방식으로 형성되는 HDP 산화물의 단일 물질로 불량 없이 채우는 과정에서 한계를 나타내고 있다. 이에 따라, HDP 산화물에 비해 보다 높은 갭필 특성을 나타내는 유동성 절연물질(flowable dielectric)을 이용하여 트렌치를 채우는 방법이 시도되고 있다. 이러한 유동성 절연물을 이용한 방법은, 액상 또는 현탁액 형태의 절연물질 소스(source)를 도포하고, 액상 소스의 유동성을 이용하여 트렌치를 채운 후, 도포된 막질을 큐어링(curing)시킴으로써 유동성 절연물의 단일 물질을 이용한 절연층으로 트렌치를 메우게 형성하고 있다. 이러한 도포 과정은 스핀 코터(spin coater)를 이용하여 수행될 수 있어, 이러한 과정에 의한 절연층은 스핀온유전층(SOD: Spin On Dielectric)으로 이해될 수 있다. As the design rule rapidly decreases, the trenches formed in the cell region and the peripheral circuit region are different in width, and in particular, the trenches formed in the cell region having a high pattern density compared to the widths of the trenches formed in the peripheral circuit region having a low pattern density. As the width of N is narrowed, it shows a limitation in filling a trench without defect with a single material of HDP oxide formed by High Density Plasma (HDP). Accordingly, a method of filling trenches using a flowable dielectric material exhibiting higher gapfill characteristics than that of HDP oxide has been attempted. Such a method using a flowable insulator is applied to a single material of the flowable insulator by applying an insulating material source in the form of a liquid or suspension, filling the trench using the fluidity of the liquid source, and then curing the applied film. The trench is formed to be filled with an insulating layer. This coating process may be performed using a spin coater, so that the insulating layer may be understood as a spin on dielectric (SOD).

유동성 절연층으로 소자분리층을 형성할 때, PMOS 트랜지스터의 HEIP(HEIP: Hot Electron Induced Punchthrough) 특성 열화가 심해질 수 있다. 예컨대, 유동성 절연층을 형성할 때, 액상의 절연물질 소스를 도포한 후, 큐어링(curing)하는 과정에서 소자분리층과 하부의 실리콘 질화물층 라이너 사이에 극심한 스트레스가 유발될 수 있다. 이는 유동성 절연층의 큐어링시 유발되는 절연층의 수축에 의해 스트레스가 유발될 수 있다. 이러한 스트레스는 실리콘 질화물층에 전자 트랩 자리들을 증가시키는 효과를 유발하게 되고, 이에 따라, 핫 전자(e)들이 소자분리층의 계면에 보다 많은 수가 트랩되어 채널 폭이 감소되는 결과를 야기할 수 있다. 이러한 채널 폭의 감소에 의해 PMOS 트랜지스터의 문턱 전압(Vt: Threshold Voltage)은 급격히 감소되고 오프 누설 전류(off leakage current)가 급격히 증가되게 된다. When the device isolation layer is formed of a flowable insulating layer, deterioration of HEIP (Hot Electron Induced Punchthrough) characteristics of the PMOS transistor may be severe. For example, when forming the flowable insulating layer, an extreme stress may be generated between the device isolation layer and the underlying silicon nitride layer liner during the curing process after applying the liquid insulating material source. This may cause stress due to shrinkage of the insulating layer caused during curing of the flowable insulating layer. This stress may cause an effect of increasing electron trap sites in the silicon nitride layer, and thus hot electrons (e) may be trapped at the interface of the device isolation layer, resulting in a decrease in channel width. . As a result of the decrease in the channel width, the threshold voltage (Vt) of the PMOS transistor is drastically reduced and the off leakage current is drastically increased.

본 발명이 이루고자 하는 기술적 과제는, 셀 영역 및 주변회로영역의 각각 상이한 폭을 가지는 소자분리 트렌치들을 불량 없이 균일하게 매립할 수 있는 메모리 소자의 형성방법을 제공하는 데 있다.
An object of the present invention is to provide a method of forming a memory device capable of uniformly filling device isolation trenches having different widths in a cell region and a peripheral circuit region without defects.

본 발명에 따른 메모리 소자의 형성방법은, 반도체 기판의 셀(cell) 영역에 제1 트렌치 및 제2 트렌치를 형성하면서 주변회로영역에 제3 트렌치를 형성하는 단계; 상기 제1, 제2 및 제3 트렌치 상에 제1테오스층 및 상기 제1테오스층보다 막질이 단단한 제2테오스층이 적층하게 형성하는 단계; 상기 제1테오스층 및 제2테오스층을 번갈아 증착하여 상기 제2 및 제3 트렌치는 일부 메우면서 상기 제1 트렌치를 매립하는 제1소자절연층을 형성하는 단계; 상기 제1테오스층보다 흐름성이 높은 제3테오스층으로 상기 제3 트렌치의 일부를 메우면서 상기 제2 트렌치를 매립하는 제2소자절연층을 형성하는 단계; 상기 제3 트렌치 상에 고밀도 플라즈마(HDP) 증착 소스를 공급하여 상기 제3 트렌치를 매립하는 제3소자절연층을 형성하는 단계; 상기 셀 영역의 활성영역 내에 게이트 트렌치를 형성하는 단계; 상기 게이트 트렌치의 측벽 및 바닥면에 질화물층을 형성하는 단계; 상기 질화물층 상에 산화 소스를 공급하여 상기 질화물층을 산화물로 변환시켜 게이트 산화막을 형성하는 단계; 및 상기 게이트 산화막 상에 금속막을 형성하여 상기 게이트 트렌치를 일부 매립하는 매립 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.A method of forming a memory device according to the present invention may include forming a third trench in a peripheral circuit region while forming a first trench and a second trench in a cell region of a semiconductor substrate; Forming a first theos layer and a second theos layer having a harder film quality than the first thes layer on the first, second and third trenches; Alternately depositing the first and second theos layers to form a first device insulating layer filling the first trenches while partially filling the second and third trenches; Forming a second device insulating layer filling the second trench by filling a portion of the third trench with a third theos layer having higher flowability than the first theos layer; Supplying a high density plasma (HDP) deposition source on the third trench to form a third device insulating layer filling the third trench; Forming a gate trench in an active region of the cell region; Forming a nitride layer on sidewalls and bottom surfaces of the gate trench; Supplying an oxide source on the nitride layer to convert the nitride layer into an oxide to form a gate oxide film; And forming a buried gate electrode to partially fill the gate trench by forming a metal film on the gate oxide layer.

본 발명에 있어서, 상기 제2 트렌치는 상기 제1 트렌치보다 폭이 상대적으로 넓게 형성하고 상기 제3 트렌치는 상기 제1 및 제2 트렌치보다 폭이 넓게 형성한다.In the present invention, the second trench is formed to be relatively wider than the first trench, and the third trench is formed to be wider than the first and second trenches.

상기 제1 트렌치는 상기 셀 영역의 스토리지노드 컨택이 배치될 활성영역의 양 끝단에 인접한 활성영역들 사이의 갭이고, 상기 제2 트렌치는 상기 셀 영역의 비트라인 컨택이 배치될 활성영역의 중심부와 인접하는 활성영역들 사이의 갭이다.The first trench is a gap between active regions adjacent to both ends of an active region in which a storage node contact of the cell region is to be disposed, and the second trench is formed at a center of an active region in which a bit line contact of the cell region is to be disposed. Gap between adjacent active regions.

상기 제1 테오스층, 제2 테오스층 및 제3 테오스층은 테오스 소스 및 오존(O3) 가스를 공급하여 형성할 수 있다. 여기서 상기 제2 테오스층은 상기 제1 테오스층보다 테오스 소스의 흐름량을 상대적으로 크게 공급하여 형성하는 것이 바람직하다. The first theos layer, the second theos layer and the third theos layer may be formed by supplying a theos source and ozone (O 3 ) gas. Here, the second theos layer is preferably formed by supplying a relatively large flow rate of the theos source than the first theos layer.

상기 제1 소자절연층은 상기 제1 테오스층 및 제2 테오스층을 형성하는 단계를 1싸이클로 하여 5-8 싸이클로 진행하여 형성하는 것이 바람직하다. The first device insulating layer may be formed by going through 5-8 cycles using one cycle of forming the first and second theos layers.

상기 제2 소자절연층은 상기 제1 및 제2 테오스층보다 테오스 소스의 흐름량을 상대적으로 크게 공급하여 형성하는 것이 바람직하다. The second device insulating layer may be formed by supplying a relatively large flow rate of the Theos source than the first and second Theos layer.

상기 제1 내지 제3 테오스층을 형성하는 단계는 하나의 챔버에서 인시츄로 진행한다.The forming of the first to third theos layers is performed in situ in one chamber.

상기 고밀도 플라즈마 소스는 산소 가스(O2), 실란 가스(SiH4) 및 헬륨 가스(He)를 포함한다,The high density plasma source includes oxygen gas (O 2 ), silane gas (SiH 4 ), and helium gas (He).

상기 제3 소자절연층을 형성하는 단계는, 상기 제3 트렌치 내에 실리콘 산화물의 제1 증착층을 증착하는 단계; 상기 제1 증착층을 제1건식 식각하여 두께를 감소시키는 단계; 및 상기 제1 증착층의 증착 및 상기 제1건식 식각 과정을 다수 번 반복하는 단계를 포함하여 고밀도플라즈마(HDP) 산화물로 이루어진 제3 소자절연층이 형성되게 수행되는 것이 바람직하다. The forming of the third device insulating layer may include depositing a first deposition layer of silicon oxide in the third trench; Reducing the thickness by first dry etching the first deposition layer; And repeating the deposition of the first deposition layer and the first dry etching process a plurality of times, such that a third device insulating layer made of high density plasma (HDP) oxide is formed.

상기 제1 증착층을 증착하는 단계는, 상기 제3트렌치 상에 산소 가스, 수소 가스, 실란(silane) 가스 및 헬륨 캐리어 가스를 포함하는 고밀도 플라즈마 증착 소스를 제공하고 플라즈마 여기시켜 상기 증착이 수행된다.The depositing of the first deposition layer may be performed by providing a high-density plasma deposition source including oxygen gas, hydrogen gas, silane gas, and helium carrier gas on the third trench, and plasma exciting. .

상기 제1 증착층의 증착 및 상기 제1건식 식각 과정은 5번 이상 반복한다.Deposition of the first deposition layer and the first dry etching process are repeated five or more times.

상기 제3 소자절연층을 형성하는 단계 이후에, 상기 제3 소자절연층, 제2 소자절연층 및 제1 소자절연층을 평탄화(planarization)하여 각각의 제1 트렌치, 제2 트렌치 및 제3 트렌치들을 각각 채우는 패턴들로 분리하는 단계를 더 포함하는 것이 바람직하다.After the forming of the third device insulation layer, the third device insulation layer, the second device insulation layer, and the first device insulation layer may be planarized to form respective first trenches, second trenches, and third trenches. It is further preferred to further include separating them into respective filling patterns.

상기 질화물층을 형성하는 단계는, 상기 게이트 트렌치가 형성된 반도체 기판을 퍼니스(furnace) 내에 로딩시키는 단계; 및 상기 퍼니스 내에 암모니아(NH3) 가스 및 디클로로실란(DCS: SiH2Cl2) 가스를 공급하면서 600도 내지 700도의 증착 온도와 0.25Torr의 압력 조건을 인가하여 질화물층을 형성하는 단계를 포함할 수 있다.The forming of the nitride layer may include loading a semiconductor substrate on which the gate trench is formed into a furnace; And forming a nitride layer by applying a deposition temperature of 600 to 700 degrees and a pressure condition of 0.25 Torr while supplying ammonia (NH 3 ) gas and dichlorosilane (DCS: SiH 2 Cl 2 ) gas into the furnace. Can be.

상기 질화물층은 상기 제1 또는 제2소자절연층 내에 발생된 심을 채우게 형성하는 것이 바람직하다.
The nitride layer is preferably formed to fill the seam generated in the first or second device insulating layer.

본 발명에 따르면, 셀 영역 및 주변회로영역에서 각각 상이한 폭을 가지는 소자분리 트렌치 특성에 따라 각각 상이한 막을 도입하여 불량 없이 매립할 수 있다. 이에 따라 고온의 큐어링 공정이 요구되는 SOD 막을 도입하지 않아 PMOS 트랜지스터의 HEIP과 같이 전기적으로 문제가 되고 있는 주변 영역에서의 라이너 질화물층의 두께를 감소시킬 수 있다. 또한 SOD막에 의해 유발되는 실리콘 슬라이딩(Si sliding)에 의한 게이트 전극의 크랙 현상을 방지할 수 있어 반도체 소자 분리구조의 신뢰성을 향상시킬 수 있다.According to the present invention, different layers may be introduced depending on device isolation trench characteristics having different widths in the cell region and the peripheral circuit region, thereby filling the gaps without defects. As a result, the thickness of the liner nitride layer in the peripheral area, which is an electrical problem such as the HEIP of the PMOS transistor, can be reduced by not introducing an SOD film requiring a high temperature curing process. In addition, it is possible to prevent cracking of the gate electrode caused by Si sliding caused by the SOD film, thereby improving reliability of the semiconductor device isolation structure.

아울러 질화물 증착 및 라디칼 산화공정을 도입함으로써 트렌치 프로파일이 네거티브하거나 이상 프로파일을 가지는 경우에도 심(seam)에 의한 보이드가 발생하는 것을 방지할 수 있다.
In addition, by introducing nitride deposition and radical oxidation processes, voids due to seams may be prevented even when the trench profile is negative or has an abnormal profile.

도 1은 셀 영역의 일부를 상부에서 나타내보인 평면도이다.
도 2 내지 도 19는 본 발명의 실시예에 따른 메모리 소자의 형성방법을 설명하기 위해 나타내보인 단면도들이다.1 is a plan view showing a part of a cell region from the top.
2 to 19 are cross-sectional views illustrating a method of forming a memory device in accordance with an embodiment of the present invention.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. The present invention may, however, be embodied in many different forms and should not be construed as limited to the embodiments set forth herein.

도 1은 셀 영역의 일부를 상부에서 나타내보인 평면도이다. 그리고 도 2 내지 도 19는 본 발명의 실시예에 따른 메모리 소자의 형성방법을 설명하기 위해 나타내보인 단면도들이다.1 is a plan view showing a part of a cell region from the top. 2 to 19 are cross-sectional views illustrating a method of forming a memory device in accordance with an embodiment of the present invention.

도 1 및 도 2를 참조하면, 셀 영역(A) 및 주변회로영역(B)이 정의된 반도체 기판(100) 상에 패드 마스크막(105)을 형성한다. 패드 마스크막(105)은 트렌치가 형성될 영역의 반도체 기판(100) 표면 일부를 노출시키는 오픈부를 포함하며, 실리콘 산화막 및 실리콘 질화막의 적층 구조로 형성할 수 있다. 계속해서 패드 마스크막(105)을 마스크로 한 식각 공정을 진행하여 반도체 기판(100) 내에 소자분리 트렌치(110, 115, 120)를 형성한다. 여기서 소자분리 트렌치(110, 115, 120)는 제1 트렌치(110), 제2 트렌치(115) 그리고 제3 트렌치(120)를 포함한다. 제1 트렌치(110) 및 제2 트렌치(115)는 패턴 밀도가 높은 셀 영역(A)에 형성되고 제3 트렌치(120)의 제3폭(135)에 비해 협소한 폭을 가지게 형성된다. 여기서 제1 트렌치(110)는 제2 트렌치(115)의 제2폭(130)에 비해 협소한 제1폭(125)을 가지게 형성된다. 제3 트렌치(120)는 패턴 밀도가 낮은 주변회로영역(B)에 형성되어 제1폭(125) 및 제2폭(130)보다 넓은 제3폭(135)으로 형성된다. 1 and 2, a pad mask layer 105 is formed on a semiconductor substrate 100 in which a cell region A and a peripheral circuit region B are defined. The pad mask layer 105 may include an open portion that exposes a part of the surface of the semiconductor substrate 100 in the region where the trench is to be formed, and may have a stacked structure of a silicon oxide film and a silicon nitride film. Subsequently, an etching process using the pad mask layer 105 as a mask is performed to form device isolation trenches 110, 115, and 120 in the semiconductor substrate 100. The isolation trenches 110, 115, and 120 may include a first trench 110, a second trench 115, and a third trench 120. The first trench 110 and the second trench 115 are formed in the cell region A having a high pattern density and are formed to have a narrower width than the third width 135 of the third trench 120. Here, the first trench 110 is formed to have a first width 125 that is narrower than the second width 130 of the second trench 115. The third trench 120 is formed in the peripheral circuit region B having a low pattern density and is formed to have a third width 135 wider than the first width 125 and the second width 130.

이 경우 제1 트렌치(110)는 도 1에 도시한 바와 같이, 셀 영역(A)에서 이후 반도체 소자 제조공정에 의해 형성될 스토리지노드 컨택이 배치될 활성영역(a)의 양 끝단(140)에 인접한 활성영역들 사이의 갭(gap, 140)으로 이해될 수 있다. 그리고 제2 트렌치(115)는 이후 비트라인 컨택이 배치될 활성 영역의 중심부(145)에 인접하는 활성영역들 사이의 갭(145)으로 이해될 수 있다. In this case, as illustrated in FIG. 1, the first trenches 110 may be formed at both ends 140 of the cell region A and at both ends 140 of the active region a in which the storage node contacts to be formed by the semiconductor device fabrication process will be disposed. It can be understood as a gap 140 between adjacent active regions. The second trench 115 may be understood as a gap 145 between active regions adjacent to the central portion 145 of the active region where the bit line contact is to be disposed.

도 3을 참조하면, 소자분리 트렌치(110, 115, 120)의 노출된 측벽 및 바닥면에 측벽 산화막(150)을 형성하고 측벽 산화막(150) 위에 라이너 질화막(155)을 라이너(liner)로 증착한다. 라이너 질화막(155)은 40-50Å의 두께로 증착되며, 실리콘질화막으로 형성될 수 있다. 측벽 산화막(150)은 반도체 기판(100) 상에 산화 공정(oxidation)을 수행하여 소자분리 트렌치(110, 115, 120)의 노출면에 산화물층으로 형성한다. 측벽 산화막(150)은 소자분리 트렌치(110, 115, 120)를 형성하는 과정에서 발생된 표면 손상을 보상할 수 있다. 또한, 라이너 질화막(155)과 소자분리 트렌치(110, 115, 120) 측벽과의 계면에 유발될 수 있는 스트레스를 완화하는 역할을 할 수 있다. Referring to FIG. 3, the sidewall oxide layer 150 is formed on the exposed sidewalls and bottom surfaces of the device isolation trenches 110, 115, and 120, and the liner nitride layer 155 is deposited on the sidewall oxide layer 150 as a liner. do. The liner nitride layer 155 may be deposited to a thickness of 40-50 μs and may be formed of a silicon nitride layer. The sidewall oxide layer 150 is oxidized on the semiconductor substrate 100 to form an oxide layer on an exposed surface of the device isolation trenches 110, 115, and 120. The sidewall oxide layer 150 may compensate for surface damage generated in the process of forming the isolation trenches 110, 115, and 120. In addition, it may serve to relieve stress that may be caused at the interface between the liner nitride layer 155 and the sidewalls of the device isolation trenches 110, 115, and 120.

측벽 산화막(150) 상에 형성된 라이너 질화막(155)은 STI 형성 후 진행되는 반도체 소자 제조공정, 예컨대, 문턱 전압 조절을 위한 이온주입 시 수반되는 스크린(screen) 산화층 형성이나 후속되는 게이트 유전층 형성을 위한 산화 과정 등과 같은 산화 과정 또는 열산화 공정에서 도입된 산화 소스(oxidant source)의 침투를 억제하는 역할을 할 수 있다. 이러한 산화 소스의 침투는 활성 영역(a)과 소자분리층 사이의 계면에 과도한 두께의 산화물층을 유발하여 트랜지스터 동작 시 누설 전류(leakage current)가 과다하게 발생되는 요인으로 작용할 수 있다. 이와 같이, 라이너 질화막(155)은 후속되는 공정에서의 소자분리 특성의 열화를 감소시켜 정션 누설(junction leakage)을 억제할 수 있다. 따라서, 디램 소자의 셀의 NMOS 트랜지스터들의 리프레시 시간 감소를 줄이는 데 유효한 작용을 유도할 수 있다. 또한 라이너 질화막(155)의 두께를 종래 66Å 이상의 두꺼운 두께로 형성하던 것을 40-50Å의 얇은 두께로 형성함에 따라 두꺼운 라이너 질화막에 포획되는 핫 전자(hot electron)들에 의해 PMOS 트랜지스터의 HEIP(Hot Electron Induced Punchthrough) 특성 현상을 방지할 수 있다. The liner nitride layer 155 formed on the sidewall oxide layer 150 may be formed in the semiconductor device fabrication process after STI formation, for example, for forming a screen oxide layer or subsequent gate dielectric layer during ion implantation for controlling a threshold voltage. It may serve to suppress the penetration of an oxidant source (oxidant source) introduced in the oxidation process or thermal oxidation process, such as oxidation process. Infiltration of the oxidizing source may cause an oxide layer having an excessive thickness at an interface between the active region a and the device isolation layer, thereby causing an excessive leakage current during operation of the transistor. As such, the liner nitride film 155 may suppress junction leakage by reducing deterioration of device isolation characteristics in a subsequent process. Therefore, it is possible to induce an effective action to reduce the refresh time reduction of the NMOS transistors of the cell of the DRAM device. In addition, since the thickness of the liner nitride film 155 is formed to be a thin thickness of 40 to 50 kHz, the thickness of the liner nitride film 155 is higher than that of the conventional 66 Å, the HEIP (Hot Electron) of the PMOS transistor by the hot electrons trapped in the thick liner nitride Induced Punchthrough property can be prevented.

도 4를 참조하면, 라이너 질화막(155) 상에 제1 테오스(TEOS: Tetra ethyl ortho silicate)층(160) 및 제2 테오스층(165)을 번갈아가며 순차적으로 증착한다. 제1 테오스층(160) 및 제2 테오스층(165)은 높은 단차 도포성(step coverage)을 구현하기 위해 HARP(High Aspect Ratio Process) 과정으로 증착한다. 예컨대, 테오스 소스(TEOS source)의 흐름량에 비해 10배 내지 20배의 큰 흐름량(flow rate)으로 오존(O3) 가스를 제공하여, 오존 가스와 테오스 소스의 반응으로 산화물을 증착한다. Referring to FIG. 4, the first Teos (Tetra ethyl ortho silicate) layer 160 and the second Theos layer 165 are alternately deposited on the liner nitride layer 155. The first theos layer 160 and the second theos layer 165 are deposited by a high aspect ratio process (HARP) process in order to realize high step coverage. For example, the ozone (O 3 ) gas is provided at a flow rate 10 to 20 times larger than the flow rate of the TEOS source, and the oxide is deposited by the reaction of the ozone gas and the Theos source.

여기서 제1 테오스층(160)을 형성하기 위한 테오스 소스는 600sccm 흐름량으로 공급될 수 있고, 오존 가스(O3)는 대략 15000sccm 흐름량으로 공급할 수 있다. 이때, 질소 가스(N2)를 분위기 가스로 26000sccm 흐름량을 공급할 수 있다. 이때, 증착이 수행되는 공정 챔버(chamber)는 대략 520℃ 온도 및 430 Torr의 압력 상태로 유지한다. 이때, 흐름량은 (+), (-) 10% 정도 각각 변화시킬 수 있으며, 온도 또는 압력 또한 (+), (-) 10% 정도 변화시킬 수 있다. 제1 테오스층(160)은 대략 20Å의 두께로 증착되며, 두께는 (+), (-) 10% 정도 변화시킬 수 있다. Here, the theos source for forming the first theos layer 160 may be supplied at a flow rate of 600 sccm, and ozone gas (O 3 ) may be supplied at a flow rate of approximately 15000 sccm. At this time, 26000 sccm flow amount may be supplied to the nitrogen gas (N 2 ) as the atmosphere gas. At this time, the process chamber in which deposition is performed is maintained at a temperature of approximately 520 ° C and a pressure of 430 Torr. At this time, the flow rate can be changed by (+), (-) 10%, respectively, and the temperature or pressure can also be changed by (+), (-) 10%. The first theos layer 160 is deposited to a thickness of approximately 20 μs, and the thickness may vary by about (+) and (−) 10%.

제1 테오스층(160) 위에 제2 테오스층(165)을 형성하기 위한 테오스 소스는 1100sccm 흐름량으로 공급될 수 있고, 오존 가스(O3)는 대략 15000sccm 흐름량으로 공급할 수 있다. 이때, 질소 가스(N2)를 분위기 가스로 26000sccm 흐름량을 공급할 수 있다. 이때, 증착이 수행되는 공정 챔버(chamber)는 대략 520℃ 온도 및 430 Torr의 압력 상태로 유지한다. 이때, 흐름량은 (+), (-) 10% 정도 각각 변화시킬 수 있으며, 온도 또는 압력 또한 (+), (-) 10% 정도 변화시킬 수 있다. 제2 테오스층(165)은 제1 테오스층(160) 위에 대략 15Å의 두께로 증착되며, 두께는 (+), (-) 10% 정도 변화시킬 수 있다.The theos source for forming the second theos layer 165 on the first theos layer 160 may be supplied at a flow rate of 1100 sccm, and the ozone gas O 3 may be supplied at a flow rate of approximately 15000 sccm. At this time, 26000 sccm flow amount may be supplied to the nitrogen gas (N 2 ) as the atmosphere gas. At this time, the process chamber in which deposition is performed is maintained at a temperature of approximately 520 ° C and a pressure of 430 Torr. At this time, the flow rate can be changed by (+), (-) 10%, respectively, and the temperature or pressure can also be changed by (+), (-) 10%. The second theos layer 165 is deposited on the first theos layer 160 to a thickness of about 15 μs, and the thickness may vary by about (+) and (−) 10%.

도 5를 참조하면, 제1 테오스층(160) 및 제2 테오스층(165)을 번갈아 증착하여 제1 트렌치(110)를 매립하는 제1 소자절연층(170)을 형성한다. 여기서 제1 테오스층(160) 및 제2 테오스층(165)이 번갈아 증착하는 과정을 1싸이클(cycle)로 하며, 5-8 싸이클을 진행하여 제1 트렌치(110)를 매립하는 제1 소자절연층(170)을 형성한다. 여기서 제2 트렌치(115) 및 제3 트렌치(120)는 제1 트렌치(110)보다 상대적으로 넓은 폭으로 형성됨에 따라 트렌치의 일부만 제1 소자절연층(170)으로 매립된다. Referring to FIG. 5, the first device insulating layer 170 filling the first trench 110 is formed by alternately depositing the first and second theos layers 160 and 165. Here, a process of alternately depositing the first theos layer 160 and the second theos layer 165 is one cycle, and the first device insulation filling the first trench 110 by performing 5-8 cycles. Form layer 170. As the second trench 115 and the third trench 120 are formed to have a relatively wider width than the first trench 110, only a part of the trench is filled with the first device insulating layer 170.

이 경우, 제2 테오스층(165)을 형성하기 위한 테오스 소스는 1100sccm 흐름량으로 공급되어 제1 테오스층(160)을 형성하기 위한 테오스 소스가 600sccm 흐름량으로 공급되는 것보다 높은 흐름량으로 공급된다. HARP 과정에서 테오스 소스의 흐름량이 적으면 단차 도포성은 우수한 반면, 상대적으로 단단한 막질을 형성하여 후속 어닐 공정시 흐름(flow) 특성이 저하됨에 따라, 트렌치 내부에 심(seam)이 발생된다. 이에 테오스 소스 흐름량이 너무 높으면 열처리시 흐름 특성은 좋아지지만 단차 도포성이 저하됨에 따라 트렌치 내부에 미처 매립되지 않은 보이드(void)가 형성된다. 이에 따라 본 발명의 실시예에서는 제1 테오스층(160) 및 제2 테오스층(165)을 교차 증착하는 과정을 1싸이클(cycle)로 하여 싸이클을 반복하여 진행함에 따라 우수한 단차 도포성 및 흐름 특성을 모두 구현할 수 있다. In this case, the theos source for forming the second theos layer 165 is supplied at a flow rate of 1100 sccm so that the theos source for forming the first theos layer 160 is supplied at a flow rate higher than that at the 600 sccm flow rate. . When the flow rate of the theos source is small in the HARP process, the step coverage is excellent, but as a relatively hard film is formed, the flow characteristics of the subsequent annealing process decrease, resulting in seam inside the trench. If the flow rate of the theos source is too high, the flow characteristics are improved during heat treatment, but as the level applicability is lowered, voids are formed in the trench. Accordingly, in the embodiment of the present invention, the step of cross-depositing the first theos layer 160 and the second theos layer 165 as one cycle is repeated, and thus the step difference coating property and flow characteristics are excellent. You can implement both.

도 6을 참조하면, 반도체 기판(100) 상에 제2 소자절연층(175)을 형성한다. 제2 소자절연층(175)은 테오스층으로 형성하며, 제1 테오스층(160) 및 제2 테오스층(165)과 동일한 HARP 과정으로 증착하는 것이 바람직하다. 테오스층으로 이루어진 제2 소자절연층(175)을 형성하기 위한 테오스 소스는 1200sccm 흐름량으로 공급될 수 있고, 오존 가스(O3)는 대략 15000sccm 흐름량으로 공급할 수 있다. 이때, 질소 가스(N2)를 분위기 가스로 26000sccm 흐름량으로 공급할 수 있다. 이때, 증착이 수행되는 공정 챔버(chamber)는 대략 520℃ 온도 및 430 Torr의 압력 상태로 유지한다. 이때, 흐름량은 (+), (-) 10% 정도 각각 변화시킬 수 있으며, 온도 또는 압력 또한 (+), (-) 10% 정도 변화시킬 수 있다. 제2 소자절연층(175)은 대략 400Å의 두께로 증착되어 이후 비트라인 컨택이 배치될 활성 영역의 중심부에 인접하는 활성영역들 사이의 갭(145, 도 1 참조)인 제2 트렌치(115)를 모두 매립하며, 증착 두께는 (+), (-) 10% 정도 변화시킬 수 있다. 여기서 제1 테오스층(160), 제2 테오스층(165) 및 제3 테오스층(175)을 형성하는 HARP 방식은 모두 하나의 챔버에서 인 시츄(In-situ)로 진행한다. 이 경우 트렌치가 네거티브(negative)한 프로파일을 가진 셀 영역(A)의 일부에서 심(seam, 171, 172)이 발생한다. HARP 방식으로 제1 소자절연층(170) 및 제2 소자절연층(175)을 형성하는 과정에서 발생된 심(172, 173)은 네거티브한 프로파일이나 이상 프로파일의 형상대로 형성되는 특성(conform)이 우수하여 상기 프로파일이 형성된 부분에서 심(seam)에 의한 보이드가 발생하게 된다. Referring to FIG. 6, a second device insulating layer 175 is formed on the semiconductor substrate 100. The second device insulating layer 175 is formed of a theos layer, and is preferably deposited by the same HARP process as the first theos layer 160 and the second theos layer 165. The theos source for forming the second device insulating layer 175 made of a theos layer may be supplied in a flow rate of 1200sccm, ozone gas (O 3 ) may be supplied in a flow rate of approximately 15000sccm. At this time, nitrogen gas (N 2 ) can be supplied to the atmosphere gas in a flow amount of 26000sccm. At this time, the process chamber in which deposition is performed is maintained at a temperature of approximately 520 ° C and a pressure of 430 Torr. At this time, the flow rate can be changed by (+), (-) 10%, respectively, and the temperature or pressure can also be changed by (+), (-) 10%. The second device insulating layer 175 is deposited to a thickness of approximately 400 microseconds so that the second trench 115 is a gap 145 between the active regions adjacent to the center of the active region where the bitline contact is to be disposed. All of the buried and the deposition thickness can be changed by (+), (-) 10%. Here, the HARP method of forming the first theos layer 160, the second theos layer 165, and the third theos layer 175 proceeds in-situ in one chamber. In this case, seams 171 and 172 occur in a part of the cell region A having a negative profile of the trench. The shims 172 and 173 generated in the process of forming the first device insulation layer 170 and the second device insulation layer 175 by the HARP method have a shape formed in the shape of a negative profile or an abnormal profile. It is excellent that the voids caused by the seam in the portion where the profile is formed.

도 7을 참조하면 HARP 방식으로 형성된 제1 소자절연층(170) 및 제2 소자절연층(175)의 막질을 치밀화시키기 위한 어닐 공정을 진행한다. 어닐 공정은 대략 950도의 질소(N2) 가스 분위기에서 30초 내지 60초 동안 진행한다. 이때, 온도는 (+), (-) 10% 정도 각각 변화시킬 수 있다. Referring to FIG. 7, an annealing process for densifying the film quality of the first device insulation layer 170 and the second device insulation layer 175 formed by the HARP method is performed. The annealing process is carried out for 30 seconds to 60 seconds in a nitrogen (N 2 ) gas atmosphere of approximately 950 degrees. At this time, the temperature can be changed by (+), (-) 10% respectively.

도 8을 참조하면, 반도체 기판(100) 상에 산소(O2) 가스 및 헬륨(He) 가스 분위기에서 프리히팅(preheating)을 수행한다. 구체적으로, 반도체 기판(100)을 고밀도 플라즈마(High Density Plasma; 이하 HDP라 함) 챔버 내에 로딩시킨다. 다음에 HDP 챔버 내에 HDP 챔버의 측면에 위치한 측면 가스 분배부를 통해 산소(O2)가스 및 아르곤(Ar) 가스를 소스 가스로 공급하고, 헬륨(He)가스를 첨가 가스로 공급하면서 적절한 파워를 인가하여 60초 동안 프리히팅을 진행한다. 여기서 산소(O2)가스는 200sccm의 흐름량으로 공급하고, 아르곤(Ar) 가스는 45sccm의 흐름량으로 공급하며, 헬륨(He)가스는 200sccm의 흐름량으로 공급한다. 이때, HDP 챔버의 상측에 위치한 상측 가스 분배부를 통해 헬륨(He) 가스를 추가로 200sccm 의 흐름량으로 공급할 수 있다. 또한 플라즈마를 발생시키기 위한 소스파워는 HDP 챔버 상부에서 인가되는 전원인 탑 파워(top power)를 5000W로 인가하고, HDP 챔버 측면에서 인가되는 전원인 사이드 파워(side power)를 4000W로 인가하고, 플라즈마를 흡착시키는 전원인 바텀 파워(bottom power)는 인가하지 않는다. 이때, 흐름량 또는 파워는 (+), (-) 10% 정도 각각 변화시킬 수 있으며, 프리히팅 시간 또한 (+), (-) 10% 정도 변화시킬 수 있다. 이러한 프리히팅 공정으로 플라즈마 산화물을 형성하기 위한 전처리를 진행한다.Referring to FIG. 8, preheating is performed on an oxygen (O 2 ) gas and a helium (He) gas atmosphere on the semiconductor substrate 100. Specifically, the semiconductor substrate 100 is loaded into a high density plasma (HDP) chamber. Next, in the HDP chamber, oxygen (O 2 ) gas and argon (Ar) gas are supplied as a source gas through a side gas distribution unit located on the side of the HDP chamber, and helium (He) gas is supplied as an additive gas, and an appropriate power is applied. Preheat for 60 seconds. Here, oxygen (O 2 ) gas is supplied at a flow rate of 200 sccm, argon (Ar) gas is supplied at a flow rate of 45 sccm, and helium (He) gas is supplied at a flow rate of 200 sccm. At this time, helium (He) gas may be additionally supplied in a flow amount of 200 sccm through the upper gas distribution unit located above the HDP chamber. In addition, the source power for generating the plasma is applied to the top power (top power), which is the power applied from the top of the HDP chamber to 5000W, the side power (side power) is applied to the power applied from the side of the HDP chamber to 4000W, the plasma Bottom power, which is a power source for adsorbing water, is not applied. At this time, the flow amount or power can be changed by (+), (-) 10%, respectively, and the preheating time can also be changed by (+), (-) 10%. In this preheating process, pretreatment for forming plasma oxide is performed.

도 9를 참조하면, 주변회로영역(B)의 제2 소자절연층(175) 상에 라이너 형상으로 HDP 시드층(seed layer, 180)을 형성한다. 이러한 HDP 시드층(180)의 증착은 앞선 프리히팅 공정에 인시츄로 진행될 수 있다. HDP 시드층(180)은 후속되는 제3 트렌치(120)를 채우는 소자분리층을 HDP 과정으로 증착할 때 HDP 산화물의 성장을 위한 시드(seed) 역할을 위해 도입될 수 있다. HDP 시드층(180)은 100Å 내지 200Å의 두께, 바람직하게는 150Å의 두께로 형성될 수 있다. 이를 위해 HDP 챔버 내에 산소 가스(O2), 실란 가스(SiH4) 및 헬륨 가스(He)를 포함하는 증착 소스를 공급한다. Referring to FIG. 9, the HDP seed layer 180 is formed in a liner shape on the second device insulating layer 175 of the peripheral circuit region B. Referring to FIG. The deposition of the HDP seed layer 180 may be performed in situ in the previous preheating process. The HDP seed layer 180 may be introduced to serve as a seed for growth of the HDP oxide when the device isolation layer filling the subsequent third trench 120 is deposited by the HDP process. The HDP seed layer 180 may be formed to a thickness of 100 kPa to 200 kPa, preferably 150 kPa. To this end, a deposition source including oxygen gas (O 2 ), silane gas (SiH 4 ) and helium gas (He) is supplied into the HDP chamber.

산소 가스(O2)는 100sccm 내지 115sccm의 유량, 바람직하게는 대략 108sccm으로 측면 가스 분배부를 통해 공급될 수 있다. 실란 가스(SiH4)는 측면 가스 분배부를 통해 40sccm 내지 55sccm의 유량, 바람직하게 대략 47sccm의 유량으로 공급되고, 또한, 상측 가스 분배부를 통해 25sccm 내지 35sccm의 유량, 바람직하게 대략 30sccm의 유량으로 공급한다. 캐리어 가스로 이용되는 헬륨 가스(He)는 측면 및 상측 가스 분배부 각각에서 150sccm 내지 250sccm의 유량, 바람직하게 200sccm의 유량 및 50sccm 내지 150sccm의 유량, 바람직하게 100sccm의 유량으로 공급된다. Oxygen gas (O 2 ) may be supplied through the side gas distribution at a flow rate of 100 sccm to 115 sccm, preferably approximately 108 sccm. Silane gas (SiH 4 ) is supplied at a flow rate of 40 sccm to 55 sccm, preferably at approximately 47 sccm, through the side gas distributor, and at a flow rate of 25 sccm to 35 sccm, preferably at approximately 30 sccm, through the upper gas distributor. . The helium gas He used as a carrier gas is supplied at a flow rate of 150 sccm to 250 sccm, preferably at a flow rate of 200 sccm and at a flow rate of 50 sccm to 150 sccm, preferably at a flow rate of 100 sccm at each of the side and upper gas distribution portions.

이와 같이 증착 소스를 공급하고, 탑 파워를 7500W 내지 8500W, 바람직하게는 8000W로 인가하고, 사이드 파워를 4500W 내지 5500W, 바람직하게 대략 5000W로 인가하여 증착 소스를 플라즈마 여기하고, 바텀 파워를 450W 내지 550W, 대략 500W로 인가하여 플라즈마의 직진성을 유도한다. 이와 같이 발생된 플라즈마 소스에 의해서 HDP 시드층(180)이 실리콘 산화물로 증착된다. In this way, the deposition source is supplied, the top power is applied at 7500W to 8500W, preferably 8000W, the side power is applied at 4500W to 5500W, preferably approximately 5000W to plasma excite the deposition source, and the bottom power is 450W to 550W. , Approximately 500W is applied to induce the straightness of the plasma. The HDP seed layer 180 is deposited with silicon oxide by the plasma source generated as described above.

도 10을 참조하면, HDP 시드층(180) 상에 HDP 산화물 증착 과정 중의 하나의 세부 단계로 제1 증착층(185)을 대략 700Å 정도 두께로 증착한다. HDP 증착 챔버 내에 산소 가스(O2)를 HDP 시드층(180) 형성 시 보다 작은 유량인 대략 70sccm 내지 80sccm의 유량, 바람직하게는 대략 74sccm의 유량으로 측면 가스 분배부를 통해 공급한다. 실란 가스(SiH4)를 측면 가스 분배부를 통해 40sccm 내지 55sccm의 유량, 바람직하게 대략 43sccm의 유량으로 공급하고, 또한, 상측 가스 분배부를 통해 5sccm 내지 15sccm의 유량, 바람직하게 대략 10sccm의 유량으로 공급한다. 캐리어 가스로 이용되는 헬륨 가스(He)는 측면 가스 분배부에서 250sccm 내지 350sccm의 유량, 바람직하게 300sccm의 유량으로 공급된다. 이러한 증착 소스에 수소 가스(H2)를 대략 100sccm 내지 150sccm, 바람직하게는 대략 120sccm의 유량으로 공급한다. Referring to FIG. 10, the first deposition layer 185 is deposited to a thickness of about 700 μs in one detail step of the HDP oxide deposition process on the HDP seed layer 180. Oxygen gas (O 2 ) in the HDP deposition chamber is supplied through the side gas distribution at a flow rate of about 70 sccm to 80 sccm, preferably about 74 sccm, which is a smaller flow rate when forming the HDP seed layer 180. Silane gas (SiH 4 ) is supplied through the side gas distributor at a flow rate of 40 sccm to 55 sccm, preferably at about 43 sccm, and also through the upper gas distributor at a flow rate of 5 sccm to 15 sccm, preferably at about 10 sccm. . The helium gas He used as a carrier gas is supplied at a flow rate of 250 sccm to 350 sccm, preferably 300 sccm, in the side gas distribution unit. Hydrogen gas (H 2 ) is fed to this deposition source at a flow rate of approximately 100 sccm to 150 sccm, preferably approximately 120 sccm.

이와 같이 증착 소스를 공급하고, 탑 파워를 6500W 내지 7500W, 바람직하게는 7000W로 인가하고, 사이드 파워를 6500W 내지 7500W, 바람직하게 대략 7000W로 인가하여 증착 소스를 플라즈마 여기하고, 바텀 파워를 1900W 내지 2100W, 대략 2000W로 인가하여 플라즈마의 직진성을 유도한다. 이와 같이 발생된 플라즈마 소스에 의해서 HDP 시드층(180) 상에 실리콘 산화물의 제1 증착층(185)이 형성된다. In this way, the deposition source is supplied, the top power is applied at 6500W to 7500W, preferably 7000W, the side power is applied at 6500W to 7500W, preferably approximately 7000W to plasma excite the deposition source, and the bottom power is 1900W to 2100W. , Approximately 2000W is applied to induce the straightness of the plasma. The first deposition layer 185 of silicon oxide is formed on the HDP seed layer 180 by the plasma source generated as described above.

도 11을 참조하면, 제1 증착층(185)의 증착 과정에 인시튜로 제1 증착층(185)의 일부 두께를 식각하는 제1 건식식각 과정을 수행한다. 제1 건식식각 과정은 제1 증착층(185)의 일부 두께를 식각함으로써, 제1 증착층(423)의 오버행 부분(O, 도 10 참조)에 식각이 집중되는 현상을 이용하여 오버행을 완화시키도록 수행된다. HDP 증착 챔버 내에 삼불화질소 가스(NF3) 및 헬륨(He) 가스를 포함하는 식각 소스를 공급하고 식각 소스를 플라즈마로 여기하여 제1 건식식각을 수행한다. Referring to FIG. 11, a first dry etching process of etching a part thickness of the first deposition layer 185 is performed in situ in the deposition process of the first deposition layer 185. In the first dry etching process, the thickness of the first deposition layer 185 is etched to alleviate the overhang by using a phenomenon in which etching is concentrated on the overhang portion O (see FIG. 10) of the first deposition layer 423. Is performed. A first dry etching is performed by supplying an etching source including nitrogen trifluoride gas (NF 3 ) and helium (He) gas into the HDP deposition chamber and exciting the etching source with plasma.

삼불화질소 가스(NF3)는 100sccm 내지 200sccm의 유량, 바람직하게는 대략 120sccm의 유량으로 공급하고, 헬륨 가스(He)는 150sccm 내지 260sccm의 유량, 바람직하게는 대략 210sccm의 유량으로 측면 가스 분배부를 통해 공급된다. 또한, 플라즈마를 발생시키기 위한 소스 파워는 HDP 챔버의 탑 파워를 1500W 내지 2500W, 바람직하게는 2000W로 인가하고, 사이드 파워를 5000W 내지 6000W, 바람직하게는 5500W로 인가한다. 바텀 파워를 1000W 내지 1800W, 바람직하게는 1300W로 인가한다. 이러한 제1 건식식각 과정은 제1 증착층(185)을 85Å 내지 95Å, 바람직하게는 80Å 두께를 식각하도록 식각 타겟(etch target)을 설정한다. 이에 따라, 제1 증착층(185, 도 10 참조)은 오버행(도 10의 O)이 보다 완화되고 그 두께가 줄어든 제1 증착층(186)으로 전환된다. Nitrogen trifluoride gas (NF 3 ) is supplied at a flow rate of 100 sccm to 200 sccm, preferably about 120 sccm, and helium gas He is supplied at a flow rate of 150 sccm to 260 sccm, preferably about 210 sccm. Supplied through. In addition, the source power for generating the plasma is applied to the top power of the HDP chamber from 1500W to 2500W, preferably 2000W, and the side power from 5000W to 6000W, preferably 5500W. Bottom power is applied at 1000W to 1800W, preferably 1300W. The first dry etching process sets an etch target to etch the first deposition layer 185 in a thickness of 85 kPa to 95 kPa, preferably 80 kPa. As a result, the first deposition layer 185 (see FIG. 10) is converted to the first deposition layer 186 in which the overhang (O in FIG. 10) is more relaxed and the thickness thereof is reduced.

이러한 제1 증착층(186)을 증착하고 그 두께를 일부 제거하는 제1 식각 과정을 다수 번 반복하여, 도 12에 도시한 바와 같이, 제3 트렌치(120)를 채우는 제3 소자절연층(190)을 형성한다. 이때, 제3 소자절연층(190)을 형성하는 과정은 제1 증착층의 증착 및 제1 식각 과정이 적어도 5번 정도 반복하여 형성된다. 이와 같이 제1 증착층을 형성하는 증착 - 식각 과정을 다수 번 반복함으로써, 제3트렌치(120)를 불량 없이 유효하게 채우는 갭 채움 특성을 개선할 수 있다. 여기서 제3 소자절연층(190)은 최상층을 균일한 표면으로 형성하게 제1 증착층의 증착 과정 및 제1 식각 과정을 다수 번 반복한 다음, 그 위에 HDP 캡핑층(미도시함)을 추가로 형성하여 형성할 수도 있다. 여기서 제3 소자절연층(190)은 총 6000Å의 높이를 가지게 형성된다.By repeating the first etching process of depositing the first deposition layer 186 and partially removing the thickness of the first deposition layer 186, as shown in FIG. 12, the third device insulating layer 190 filling the third trench 120 is shown. ). In this case, the process of forming the third device insulating layer 190 is formed by repeatedly depositing the first deposition layer and the first etching process at least five times. As such, by repeatedly repeating the deposition-etching process of forming the first deposition layer, the gap filling characteristic of effectively filling the third trenches 120 without defects may be improved. Here, the third device insulating layer 190 repeats the deposition process and the first etching process of the first deposition layer a plurality of times to form the top layer with a uniform surface, and then further add an HDP capping layer (not shown) thereon. It may be formed by forming. Here, the third device insulating layer 190 is formed to have a total height of 6000 mW.

이와 같은 과정에 의해 주변회로영역(B)의 제3 트렌치(120)를 채우는 제3 소자절연층(190)은 하부 구조로 제1 소자절연층(170), 제2 소자절연층(175), HDP 시드층(seed layer, 180)을 모두 포함하는 구조로 형성된다.By the above process, the third device insulation layer 190 filling the third trench 120 of the peripheral circuit region B has a lower structure such that the first device insulation layer 170, the second device insulation layer 175, It is formed into a structure including all of the HDP seed layer (180).

이후에, 도 13에 제시된 바와 같이, 제3 소자절연층(190), 제2 소자절연층(175) 및 제1 소자절연층(170)을 평탄화(planarization)하여 각각의 제1 트렌치(110), 제2 트렌치(115) 및 제3 트렌치(120)들을 각각 채우는 패턴들로 분리한다. 이러한 평탄화는 화학기계적연마(CMP: Chemical Mechanical Polishing)를 이용하여, 하부의 패드 마스크막(105)이나 또는 그 상부의 라이너 질화막(155) 부분의 표면이 노출되게 CMP 연마하는 과정으로 이루어질 수 있다. Subsequently, as shown in FIG. 13, each of the first trenches 110 may be planarized by planarizing the third device insulation layer 190, the second device insulation layer 175, and the first device insulation layer 170. The second trench 115 and the third trench 120 are separated into filling patterns, respectively. The planarization may be performed by chemical mechanical polishing (CMP), by performing CMP polishing to expose the surface of the lower pad mask layer 105 or the upper portion of the liner nitride layer 155.

도 14를 참조하면, 패드 마스크막(105)을 제거하고 제3 소자절연층(190), 제2 소자절연층(175) 및 제1 소자절연층(170)으로 이루어진 각각의 제1 트렌치(110), 제2 트렌치(115) 및 제3 트렌치(120)들을 각각 채우는 패턴을 활성 영역(a)의 표면 높이에 도달하게 평탄화 공정을 진행한다. 이러한 평탄화 공정에 의해 셀 영역(A)에서 스토리지노드 컨택이 배치될 활성영역의 양 끝단에 인접한 활성영역들 사이의 갭인 제1 트렌치(110)는 제1 소자절연층으로 이루어진 제1 소자분리층(193)으로 구성되고, 제1 트렌치(110)보다 상대적으로 폭이 넓고 비트라인 컨택이 배치될 활성영역의 중심부에 인접하는 활성영역들 사이의 갭인 제2 트렌치(115)는 제1 소자절연층(170) 및 제2 소자절연층(175)로 이루어진 제2 소자분리층(195)으로 구성되며, 주변회로영역(B)은 제1 소자절연층(170), 제2 소자절연층(175), HDP 시드층(seed layer, 180) 및 제3 소자절연층(190)으로 이루어진 제3 소자분리층(200)으로 구성된다. Referring to FIG. 14, each of the first trenches 110 including the third device insulating layer 190, the second device insulating layer 175, and the first device insulating layer 170 may be removed by removing the pad mask layer 105. ), And the pattern filling the second trenches 115 and the third trenches 120 are respectively planarized to reach the surface height of the active region a. By the planarization process, the first trench 110, which is a gap between the active regions adjacent to both ends of the active region where the storage node contact is to be disposed in the cell region A, is formed of a first device isolation layer formed of a first device insulating layer. 193, the second trench 115, which is relatively wider than the first trench 110 and adjacent to the center of the active region where the bit line contact is to be disposed, is formed of the first device insulating layer ( A second device isolation layer 195 including a second device isolation layer 175 and a second device isolation layer 175, and the peripheral circuit region B includes a first device insulation layer 170, a second device insulation layer 175, The third device isolation layer 200 includes an HDP seed layer 180 and a third device insulation layer 190.

도 15를 참조하면, 셀 영역(A)의 활성 영역(a) 내에 매립 게이트를 형성하기 위한 게이트 트렌치(210)를 형성한다. 이를 위해 먼저 활성 영역(a) 상에 하드마스크 패턴(205)을 형성한다. 하드마스크 패턴(205)은 매립 게이트가 형성될 영역을 정의하는 개구부를 포함하여 형성한다. 다음에 하드마스크 패턴(205)을 식각마스크로 한 식각 공정을 진행하여 소정 깊이의 게이트 트렌치(210)를 형성한다. Referring to FIG. 15, a gate trench 210 for forming a buried gate is formed in the active region a of the cell region A. Referring to FIG. To this end, a hard mask pattern 205 is first formed on the active region a. The hard mask pattern 205 includes an opening defining an area in which the buried gate is to be formed. Next, an etching process using the hard mask pattern 205 as an etching mask is performed to form the gate trench 210 having a predetermined depth.

도 16을 참조하면, 반도체 기판(100) 상에 저압 조건에서 질화물층(215)을 형성한다. 이를 위해 반도체 기판(100)을 퍼니스(furnace) 내에 로딩시킨다. 다음에 퍼니스 내에 암모니아(NH3) 가스 및 디클로로실란(DCS: SiH2Cl2) 가스를 공급한다. 여기서 암모니아(NH3) 가스는 1000cc의 유량으로 공급하고, 디클로로실란(DCS: SiH2Cl2) 가스는 100cc의 유량으로 공급하여 30Å 내지 40Å의 두께로 형성한다. 여기서 질화물층(215)은 600-700도, 바람직하게는 650도의 증착온도와 0.25Torr의 압력 조건에서 증착한다. 이때, 가스 유량, 증착온도 또는 압력은 (+), (-) 10% 정도 각각 변화시킬 수 있다. Referring to FIG. 16, the nitride layer 215 is formed on the semiconductor substrate 100 under low pressure. To this end, the semiconductor substrate 100 is loaded into a furnace. Next, ammonia (NH 3 ) gas and dichlorosilane (DCS: SiH 2 Cl 2 ) gas are supplied into the furnace. Here, ammonia (NH 3 ) gas is supplied at a flow rate of 1000 cc, and dichlorosilane (DCS: SiH 2 Cl 2 ) gas is supplied at a flow rate of 100 cc to form a thickness of 30 kPa to 40 kPa. The nitride layer 215 is deposited at a deposition temperature of 600-700 degrees, preferably 650 degrees and a pressure of 0.25 Torr. At this time, the gas flow rate, deposition temperature or pressure may be changed by about (+), (-) 10%, respectively.

이 경우 반도체 기판(100) 상에 형성된 질화물층(215)은 게이트 트렌치(210)의 측벽 및 바닥면의 표면을 따라 연장하여 형성되며, HARP 공정을 이용하여 형성시 네거티브한 프로파일에서 발생된 심(171, 172)은 질화물층(215)으로 채워진다. 심(171, 172)이 질화물층(215)으로 채워짐에 따라, 심(171, 172)이 남아 있는 상태에서 매립 게이트를 형성하기 위한 배리어 금속층 형성하는 경우 단락이 발생하여 게이트 신뢰성 저하 및 보이드에 의한 브릿지 현상과 같은 불량을 방지할 수 있다. In this case, the nitride layer 215 formed on the semiconductor substrate 100 is formed to extend along the surfaces of the sidewalls and the bottom surface of the gate trench 210, and the core generated in the negative profile when formed using the HARP process ( 171 and 172 are filled with a nitride layer 215. As the shims 171 and 172 are filled with the nitride layer 215, a short circuit occurs when the barrier metal layer for forming the buried gate is formed while the shims 171 and 172 remain, resulting in a decrease in gate reliability and voids. A defect such as a bridge phenomenon can be prevented.

도 17을 참조하면, 질화물층(215, 도 16 참조)을 산화시켜 노출된 질화물층(215)을 게이트 산화물(220)로 형성한다. 게이트 산화물(220)은 라디칼 산화(radical oxidation) 방법을 이용하여 30Å 내지 40Å의 두께로 형성된 질화물층(215)을 모두 산화물로 치환시킨다. 구체적으로, 질화물층(215)이 형성된 반도체 기판(100) 상에 산소 라디칼을 공급한다. 산소 라디칼은 산소(O2)가스와 수소(H2)가스를 소정 비율로 혼합한 소스 가스를 촉매 반응기로 통과시켜 발생시킬 수 있다. 다음에 발생된 산소 라디칼을 질화물층(215)에 공급하면 우수한 산화력을 가지는 산소 라디칼에 의해 질화물층(215) 내에 포함된 질소(nitrogen)를 모두 산화시켜 제거시킴으로써 게이트 산화물(220)로 변환된다. 라디칼 산화 방법은 다른 산화 방법, 예를 들어 습식산화방법에 비해 비교적 짧은 시간 안에 질화막을 산화시켜 산화막으로 형성할 수 있다.Referring to FIG. 17, the nitride layer 215 (see FIG. 16) is oxidized to form an exposed nitride layer 215 as the gate oxide 220. The gate oxide 220 replaces all of the nitride layers 215 formed to a thickness of 30 kV to 40 kV by oxide using a radical oxidation method. Specifically, oxygen radicals are supplied onto the semiconductor substrate 100 on which the nitride layer 215 is formed. Oxygen radicals may be generated by passing a source gas in which oxygen (O 2 ) gas and hydrogen (H 2 ) gas are mixed at a predetermined ratio to the catalytic reactor. Next, when the generated oxygen radicals are supplied to the nitride layer 215, all of the nitrogen contained in the nitride layer 215 is oxidized and removed by the oxygen radical having excellent oxidizing power to be converted into the gate oxide 220. The radical oxidation method can form the oxide film by oxidizing the nitride film in a relatively short time compared to other oxidation methods, for example, wet oxidation method.

도 18을 참조하면, 게이트 산화물(220)이 형성된 반도체 기판(100) 상에 게이트 금속막(225)을 형성한다. 게이트 금속막(225)은 게이트 트렌치(210)를 모두 매립하는 두께로 형성하며, 배리어금속막 및 금속막의 적층 구조로 형성할 수 있다. 이 경우 배리어금속막은 티타늄질화물(TiN)을 포함하여 형성할 수 있다. Referring to FIG. 18, a gate metal film 225 is formed on the semiconductor substrate 100 on which the gate oxide 220 is formed. The gate metal layer 225 may be formed to have a thickness filling all of the gate trenches 210, and may be formed as a stacked structure of a barrier metal layer and a metal layer. In this case, the barrier metal film may include titanium nitride (TiN).

도 19를 참조하면, 게이트 금속막(225, 도 18 참조)을 리세스시켜 게이트 트렌치(210)를 일부 매립하는 매립 게이트 전극(230)을 형성한다. 이를 위해 먼저 게이트 금속막(225)이 형성된 반도체 기판(100) 상에 평탄화 공정을 진행한다. 평탄화 공정은 게이트 금속막(225)을 균일한 두께로 리세스 시키기 위해 게이트 금속막(225)의 표면을 연마하는 공정이다. 이러한 평탄화 공정은 화학적기계적연마(CMP; Chemical mechanical polishing) 방식으로 진행할 수 있다. Referring to FIG. 19, the gate metal layer 225 (see FIG. 18) is recessed to form a buried gate electrode 230 partially filling the gate trench 210. To this end, first, a planarization process is performed on the semiconductor substrate 100 on which the gate metal film 225 is formed. The planarization process is a process of polishing the surface of the gate metal film 225 to recess the gate metal film 225 to a uniform thickness. This planarization process may be performed by chemical mechanical polishing (CMP).

다음에 평탄화 공정으로 표면이 연마된 게이트 금속막(225)을 표면으로부터 일정 깊이만큼 리세스시켜 매립 게이트 전극(230)을 형성한다. 리세스 공정은 에치백(etch back) 공정으로 진행할 수 있다. 여기서 에치백 공정으로 게이트 산화물(220)은 매립 게이트 전극(230)과 동일한 높이를 가지게 형성된다. 그리고 에치백 공정으로 매립 게이트가 형성될 영역을 제외한 나머지 영역, 예컨대 주변회로영역(B)을 덮고 있는 게이트 금속막도 함께 제거된다. Next, the buried gate electrode 230 is formed by recessing the gate metal film 225 whose surface is polished by a planarization process to a predetermined depth from the surface. The recess process may proceed to an etch back process. The gate oxide 220 is formed to have the same height as the buried gate electrode 230 by an etch back process. In addition, the gate metal film covering the remaining regions, for example, the peripheral circuit region B, except for the region where the buried gate is to be formed is removed by the etch back process.

본 발명의 실시예에서는 디램 메모리 소자의 디자인 룰이 40㎚ 이하로 축소됨에 따라 셀 영역에서 가장 좁은 폭을 가지는 제1트렌치를 채우기 위해서 단차 도포성이 좋은 HARP 과정 및 흐름 특성이 좋은 HARP 과정을 번갈아 가며 진행하여 갭 채움을 이룬다. 이후에, 제1 트렌치보다 상대적으로 넓은 폭을 가지는 제2 트렌치의 나머지 부분은 HARP 과정을 진행하여 채우고, 제1 트렌치 및 제2 트렌치보다 넓은 폭을 가지는 주변회로영역의 제3 트렌치는 HDP 과정을 이용하여 갭 채움을 이룬다. 이에 따라 고온의 큐어링 공정이 요구되는 SOD 막을 도입하지 않아 PMOS 트랜지스터의 HEIP과 같이 전기적으로 문제가 되고 있는 주변 영역에서의 라이너 질화물층을 50Å 이하의 두께로 감소시켜 트랩되는 전하들의 양을 감소시킬 수 있다. 또한 SOD막에 의해 유발되는 실리콘 슬라이딩(Si sliding)에 의한 게이트 전극의 크랙 현상을 방지할 수 있어 반도체 소자 분리구조의 신뢰성을 향상시킬 수 있다.In the embodiment of the present invention, as the design rule of the DRAM memory device is reduced to 40 nm or less, the HARP process having good step coverage and the HARP process having good flow characteristics are alternated to fill the first trench having the narrowest width in the cell region. Proceed to fill gaps. Subsequently, the remaining portion of the second trench having a relatively wider width than the first trench is filled through the HARP process, and the third trench of the peripheral circuit region having the wider width than the first trench and the second trench has the HDP process. To fill gaps. As a result, the SOD film, which requires a high temperature curing process, is not introduced to reduce the amount of trapped charges by reducing the liner nitride layer to a thickness of 50 kΩ or less in an electrically problematic peripheral region such as the HEIP of the PMOS transistor. Can be. In addition, it is possible to prevent cracking of the gate electrode caused by Si sliding caused by the SOD film, thereby improving reliability of the semiconductor device isolation structure.

아울러 매립 게이트를 형성하는 공정에서 질화물 및 라디칼 산화공정을 도입함으로써 트렌치 프로파일이 네거티브하거나 이상 프로파일을 가지는 경우에도 심(seam)에 의한 보이드가 발생하는 것을 방지함으로써 HARP 공정을 이용하여 갭필을 용이하게 진행할 수 있다.
In addition, nitride and radical oxidation processes are introduced in the process of forming the buried gate to prevent voids caused by the seam even when the trench profile is negative or has an abnormal profile, thereby easily performing gap fill using the HARP process. Can be.

110, 115, 120: 소자분리 트렌치 150: 측벽 산화막
155: 라이너 질화막 160: 제1 테오스
165: 제2 테오스 170: 제1 소자절연층
175: 제2 소자절연층 180: HDP 시드층
190: 제3 소자절연층 193: 제1 소자분리층
195: 제2 소자분리층 200: 제3 소자분리층
215: 질화물층 220: 게이트 산화물
230 : 매립 게이트 전극110, 115, and 120: device isolation trench 150: sidewall oxide film
155: liner nitride film 160: first theos
165: second theos 170: first device insulating layer
175: second device insulating layer 180: HDP seed layer
190: third device insulating layer 193: first device isolation layer
195: second device isolation layer 200: third device isolation layer
215: nitride layer 220: gate oxide
230: buried gate electrode

Claims (15)

반도체 기판의 셀(cell) 영역에 제1 트렌치 및 제2 트렌치를 형성하면서 주변회로영역에 제3 트렌치를 형성하는 단계;
상기 제1, 제2 및 제3 트렌치 상에 제1테오스층 및 상기 제1테오스층보다 막질이 단단한 제2테오스층이 적층하게 형성하는 단계;
상기 제1테오스층 및 제2테오스층을 번갈아 증착하여 상기 제2 및 제3 트렌치는 일부 메우면서 상기 제1 트렌치를 매립하는 제1소자절연층을 형성하는 단계;
상기 제1테오스층보다 흐름성이 높은 제3테오스층으로 상기 제3 트렌치의 일부를 메우면서 상기 제2 트렌치를 매립하는 제2소자절연층을 형성하는 단계;
상기 제3 트렌치 상에 고밀도 플라즈마(HDP) 증착 소스를 공급하여 상기 제3 트렌치를 매립하는 제3소자절연층을 형성하는 단계;
상기 셀 영역의 활성영역 내에 게이트 트렌치를 형성하는 단계;
상기 게이트 트렌치의 측벽 및 바닥면에 질화물층을 형성하는 단계;
상기 질화물층 상에 산화 소스를 공급하여 상기 질화물층을 산화물로 변환시켜 게이트 산화막을 형성하는 단계; 및
상기 게이트 산화막 상에 금속막을 형성하여 상기 게이트 트렌치를 일부 매립하는 매립 게이트 전극을 형성하는 단계를 포함하는 메모리 소자의 형성 방법. Forming a third trench in the peripheral circuit region while forming the first trench and the second trench in the cell region of the semiconductor substrate;
Forming a first theos layer and a second theos layer having a harder film quality than the first thes layer on the first, second and third trenches;
Alternately depositing the first and second theos layers to form a first device insulating layer filling the first trenches while partially filling the second and third trenches;
Forming a second device insulating layer filling the second trench by filling a portion of the third trench with a third theos layer having higher flowability than the first theos layer;
Supplying a high density plasma (HDP) deposition source on the third trench to form a third device insulating layer filling the third trench;
Forming a gate trench in an active region of the cell region;
Forming a nitride layer on sidewalls and bottom surfaces of the gate trench;
Supplying an oxide source on the nitride layer to convert the nitride layer into an oxide to form a gate oxide film; And
Forming a buried gate electrode to partially fill the gate trench by forming a metal film on the gate oxide film. 제1항에 있어서,
상기 제2 트렌치는 상기 제1 트렌치보다 폭이 상대적으로 넓게 형성하고 상기 제3 트렌치는 상기 제1 및 제2 트렌치보다 폭이 넓게 형성하는 메모리 소자의 형성 방법. The method of claim 1,
And the second trench is formed to be relatively wider than the first trench, and the third trench is formed to be wider than the first and second trenches. 제1항에 있어서,
상기 제1 트렌치는 상기 셀 영역의 스토리지노드 컨택이 배치될 활성영역의 양 끝단에 인접한 활성영역들 사이의 갭이고, 상기 제2 트렌치는 상기 셀 영역의 비트라인 컨택이 배치될 활성영역의 중심부와 인접하는 활성영역들 사이의 갭인 메모리 소자의 형성 방법. The method of claim 1,
The first trench is a gap between active regions adjacent to both ends of an active region in which a storage node contact of the cell region is to be disposed, and the second trench is formed at a center of an active region in which a bit line contact of the cell region is to be disposed. A method of forming a memory device that is a gap between adjacent active regions. 제1항에 있어서,
상기 제1 테오스층, 제2 테오스층 및 제3 테오스층은 테오스 소스 및 오존(O3) 가스를 공급하여 형성하는 메모리 소자의 형성 방법. The method of claim 1,
And forming a first source layer, a second layer layer, and a third layer layer by supplying a source source and ozone (O 3 ) gas. 제4항에 있어서,
상기 제2 테오스층은 상기 제1 테오스층보다 테오스 소스의 흐름량을 상대적으로 크게 공급하여 형성하는 메모리 소자의 형성 방법. 5. The method of claim 4,
And the second theos layer is formed by supplying a flow amount of the theos source relatively larger than that of the first theos layer. 제1항에 있어서,
상기 제1 소자절연층은 상기 제1 테오스층 및 제2 테오스층을 형성하는 단계를 1싸이클로 하여 5-8 싸이클로 진행하여 형성하는 메모리 소자의 형성 방법. The method of claim 1,
The first device insulating layer is formed by proceeding to 5-8 cycles using the first step of forming the first the second layer and the second theos layer to form a memory device. 제1항에 있어서,
상기 제2 소자절연층은 상기 제1 및 제2 테오스층보다 테오스 소스의 흐름량을 상대적으로 크게 공급하여 형성하는 메모리 소자의 형성 방법. The method of claim 1,
The second device insulating layer is formed by supplying a flow amount of the theos source relatively larger than the first and second theos layer. 제1항에 있어서,
상기 제1 내지 제3 테오스층을 형성하는 단계는 하나의 챔버에서 인시츄로 진행하는 메모리 소자의 형성 방법. The method of claim 1,
The forming of the first to third theos layers may be performed in-situ in one chamber. 제1항에 있어서,
상기 고밀도 플라즈마 소스는 산소 가스(O2), 실란 가스(SiH4) 및 헬륨 가스(He)를 포함하는 메모리 소자의 형성 방법. The method of claim 1,
The high density plasma source comprises oxygen gas (O 2 ), silane gas (SiH 4 ) and helium gas (He). 제1항에 있어서, 상기 제3 소자절연층을 형성하는 단계는,
상기 제3 트렌치 내에 실리콘 산화물의 제1 증착층을 증착하는 단계;
상기 제1 증착층을 제1건식 식각하여 두께를 감소시키는 단계; 및
상기 제1 증착층의 증착 및 상기 제1건식 식각 과정을 다수 번 반복하는 단계를 포함하여 고밀도플라즈마(HDP) 산화물로 이루어진 제3 소자절연층이 형성되게 수행되는 메모리 소자의 형성 방법. The method of claim 1, wherein the forming of the third device insulating layer comprises:
Depositing a first deposition layer of silicon oxide in the third trench;
Reducing the thickness by first dry etching the first deposition layer; And
And repeating the deposition of the first deposition layer and the first dry etching process a plurality of times, thereby forming a third device insulating layer made of a high density plasma (HDP) oxide. 제10항에 있어서,
상기 제1 증착층을 증착하는 단계는, 상기 제3트렌치 상에 산소 가스, 수소 가스, 실란(silane) 가스 및 헬륨 캐리어 가스를 포함하는 고밀도 플라즈마 증착 소스를 제공하고 플라즈마 여기시켜 상기 증착이 수행되게 하는 메모리 소자의 형성 방법. The method of claim 10,
The depositing of the first deposition layer may include providing a high density plasma deposition source including oxygen gas, hydrogen gas, silane gas, and helium carrier gas on the third trench and plasma exciting to perform the deposition. A method of forming a memory device. 제10항에 있어서,
상기 제1 증착층의 증착 및 상기 제1건식 식각 과정은 5번 이상 반복되는 메모리 소자의 형성 방법. The method of claim 10,
The method of claim 1, wherein the deposition of the first deposition layer and the first dry etching process are repeated five or more times. 제10항에 있어서,
상기 제3 소자절연층을 형성하는 단계 이후에,
상기 제3 소자절연층, 제2 소자절연층 및 제1 소자절연층을 평탄화(planarization)하여 각각의 제1 트렌치, 제2 트렌치 및 제3 트렌치들을 각각 채우는 패턴들로 분리하는 단계를 더 포함하는 메모리 소자의 형성 방법. The method of claim 10,
After forming the third device insulating layer,
And planarizing the third device insulation layer, the second device insulation layer, and the first device insulation layer to separate the first trenches, the second trenches, and the third trenches into filling patterns, respectively. Method of forming a memory device. 제1항에 있어서, 상기 질화물층을 형성하는 단계는,
상기 게이트 트렌치가 형성된 반도체 기판을 퍼니스(furnace) 내에 로딩시키는 단계; 및
상기 퍼니스 내에 암모니아(NH3) 가스 및 디클로로실란(DCS: SiH2Cl2) 가스를 공급하면서 600도 내지 700도의 증착 온도와 0.25Torr의 압력 조건을 인가하여 질화물층을 형성하는 단계를 포함하는 메모리 소자의 형성 방법. The method of claim 1, wherein the forming of the nitride layer,
Loading the semiconductor substrate on which the gate trench is formed into a furnace; And
A memory including forming a nitride layer by applying a deposition temperature of 600 to 700 degrees and a pressure condition of 0.25 Torr while supplying ammonia (NH 3 ) gas and dichlorosilane (DCS: SiH 2 Cl 2 ) gas into the furnace. Formation method of the device. 제1항에 있어서,
상기 질화물층은 상기 제1 또는 제2소자절연층 내에 발생된 심을 채우게 형성하는 메모리 소자의 형성 방법. The method of claim 1,
And the nitride layer is formed to fill a seam generated in the first or second device insulating layer.
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