KR20130032270A - 다층 프린트 배선판 - Google Patents

Abstract

다층 프린트 배선판은, 제 1 절연 레이어들, 제 1 절연 레이어들 상에 형성된 제 1 도전성 패턴들, 및 제 1 절연 레이어들을 관통해 형성되어 제 1 도전성 패턴들을 연결하는 복수의 제 1 비아 도체들을 포함하는 코어 기판, 및 코어 기판 상에 형성되고, 제 2 절연 레이어들, 제 2 절연 레이어들 상에 형성된 제 2 도전성 패턴들, 및 제 2 절연 레이어들을 관통해 형성되어 제 2 도전성 패턴들을 연결하는 제 2 비아 도체들을 포함하는 빌드업 레이어를 갖는다. 제 1 절연 레이어들의 각각은 무기 보강 섬유 재료를 포함하고, 제 2 절연 레이어들의 각각은 무기 보강 섬유 재료를 포함하지 않으며, 코어 기판은 제 1 도전성 패턴들 및 제 1 비아 도체들을 갖는 인덕터를 포함한다.

Description

다층 프린트 배선판{MULTILAYER PRINTED WIRING BOARD}

본 출원은 2011년 9월 22일 출원된 미국 특허출원 제 61/538,027 호에 기초하고 그에 대해 우선권의 이익을 주장하며, 그 전체 내용들은 참조에 의해 본원에 통합된다.

본 발명은 다층 프린트 배선판에 관한 것이고, 이 다층 프린트 배선판에서, 코어 기판 (core substrate) 상에 형성된 빌드업 레이어 (buildup layer) 는 절연 레이어 (insulation layer) 들, 그 절연 레이어들 상의 도전성 패턴 (conductive pattern) 들, 및 그 절연 레이어들 내에 형성되어 도전성 패턴들을 서로 연결하는 비아 도체 (via conductor) 들을 갖는다.

일본 공개특허공보 제 2009-16504 호에서, 상이한 레이어들 내의 도전성 패턴들을 전기적으로 연결함으로써 배선판에 인덕터가 형성된다. 이 공보의 전체 내용들은 참조에 의해 본원에 통합된다.

본 발명의 일 양태에 따르면, 다층 프린트 배선판은, 제 1 절연 레이어들, 제 1 절연 레이어들 상에 형성된 제 1 도전성 패턴들, 및 제 1 절연 레이어들을 관통해 형성되어 제 1 도전성 패턴들을 연결하는 제 1 비아 도체들을 포함하는 코어 기판, 및 코어 기판 상에 형성되고, 제 2 절연 레이어들, 제 2 절연 레이어들 상에 형성된 제 2 도전성 패턴들, 및 제 2 절연 레이어들을 관통해 형성되어 제 2 도전성 패턴들을 연결하는 제 2 비아 도체들을 포함하는 빌드업 레이어를 갖는다. 제 1 절연 레이어들의 각각은 무기 보강 (reinforcing) 섬유 재료를 포함하고, 제 2 절연 레이어들의 각각은 무기 보강 섬유 재료를 포함하지 않으며, 코어 기판은 제 1 도전성 패턴들 및 제 1 비아 도체들을 갖는 인덕터를 포함한다.

본 발명의 다른 양태에 따르면, 다층 프린트 배선판을 제조하는 방법은, 제 1 절연 레이어들, 제 1 절연 레이어들 상에 형성된 제 1 도전성 패턴들, 및 제 1 절연 레이어들을 관통해 형성되어 제 1 도전성 패턴들을 연결하는 제 1 비아 도체들을 포함하는 코어 기판을 형성하는 단계, 및 제 2 절연 레이어들, 제 2 절연 레이어들 상에 형성된 제 2 도전성 패턴들, 및 제 2 절연 레이어들을 관통해 형성되어 제 2 도전성 패턴들을 연결하는 제 2 비아 도체들을 포함하는 빌드업 레이어를 코어 기판 상에 형성하는 단계를 포함한다. 코어 기판의 형성은 무기 보강 섬유 재료를 갖는 제 1 절연 레이어들의 각각을 형성하는 것을 포함하고, 빌드업 레이어의 형성은 무기 보강 섬유 재료를 가지지 않는 제 2 절연 레이어들의 각각을 형성하는 것을 포함하며, 코어 기판의 형성은 제 1 도전성 패턴들 및 제 1 비아 도체들을 갖는 인덕터를 형성하는 것을 포함한다.

도 1 은 본 발명의 제 1 실시형태에 따른 다층 프린트 배선판의 단면도이다.
도 2 는 제 1 실시형태에 따른 인덕터의 도전성 패턴들의 구조를 나타내는 도면이다.
도 3(A)-(B) 는 빌드업 레이어 내의 제 2 비아 도체들의 포지션 (position) 들을 개략적으로 나타내는 도면들이다.
도 4(A)-(B) 는 빌드업 레이어 내의 제 2 비아 도체들의 포지션들을 개략적으로 나타내는 도면들이다.
도 5(A)-(G) 는 제 1 실시형태에 따른 다층 프린트 배선판을 제조하는 방법을 나타내는 단계들의 도면들이다.
도 6(A)-(F) 는 제 1 실시형태에 따른 다층 프린트 배선판을 제조하는 방법을 나타내는 단계들의 도면들이다.
도 7(A)-(D) 는 제 1 실시형태에 따른 다층 프린트 배선판을 제조하는 방법을 나타내는 단계들의 도면들이다.
도 8(A)-(D) 는 제 1 실시형태에 따른 다층 프린트 배선판을 제조하는 방법을 나타내는 단계들의 도면들이다.
도 9(A)-(C) 는 제 1 실시형태에 따른 다층 프린트 배선판을 제조하는 방법을 나타내는 단계들의 도면들이다.
도 10 은 제 2 실시형태에 따른 다층 프린트 배선판의 단면도이다.

본 발명 및 그 수반되는 이점들의 더욱 완전한 이해는 첨부 도면들과 함께 고려될 때 이하의 상세한 설명을 참조하여 더 잘 이해됨에 따라 쉽게 획득될 것이다.

실시형태들은, 동일한 참조 부호들은 여러 도면들 전체에 걸쳐 대응하는 또는 동일한 엘리먼트들을 지정하는 첨부 도면들을 참조하여 이하 설명될 것이다.

제 1 실시형태

도 1 은 제 1 실시형태에 따른 다층 프린트 배선판의 단면도이다. 다층 프린트 배선판 (10) 은 코어 기판 (30) 을 갖는다. 코어 기판 (30) 은, 다수의 제 1 절연 레이어들 (30M, 30A, 30B, 30C, 30D, 30E, 30F), 그 제 1 절연 레이어들 상의 제 1 도전성 패턴들 (34Ma, 34Mb, 34A, 34B, 34C, 34D, 34E, 34F), 제 1 절연 레이어들 내에 형성되고 제 1 도전성 패턴들을 서로 연결하는 제 1 비아 도체들 (36M, 36A, 36B, 36C, 36D, 36E, 36F) 을 포함한다. 코어 기판 (30) 의 제 1 절연 레이어들은 무기 보강 섬유 재료를 포함한다. 이러한 무기 보강 섬유 재료는 특정 종류로 제한되지 않고, 예를 들어, 유리 클로스 (glass cloth), 유리 부직포 (non-woven fabric), 아라미드 (aramid) 클로스, 아라미드 부직포 등이 사용될 수도 있다. 또한, 코어 기판 (30) 을 형성하기 위해 본 실시형태에서는 8 개 레이어들의 제 1 도전성 패턴들이 존재하지만, 레이어들의 수는 나중에 설명되는 인덕터에서 요구되는 인덕턴스가 획득되는 한 구체적으로 한정되지 않는다.

코어 기판 (30) 의 제 1 절연 레이어들 중에서, 두께 방향의 중심에 위치한 제 1 절연 레이어 (30M) 의 상부 면 상에 제 1 도전성 패턴 (34Ma) 이 형성되고, 제 1 절연 레이어 (30M) 의 반대의 하부 면 상에 제 1 도전성 패턴 (34Mb) 이 형성된다. 제 1 비아 도체 (36M) 가 제 1 절연 레이어 (30M) 내에 형성되고, 제 1 도전성 패턴 (34Ma) 및 제 1 도전성 패턴 (34Mb) 이 제 1 비아 도체 (36M) 에 의해 연결된다.

제 1 절연 레이어들 (30A, 30C, 30E) 은 그 순서대로 제 1 절연 레이어 (30M) 의 상부 면 상에 적층된다. 제 1 도전성 패턴들 (34A, 34C, 34E) 은 제 1 절연 레이어들 (30A, 30C, 30E) 상에 각각 형성된다. 그 다음, 제 1 도전성 패턴 (34A) 및 제 1 도전성 패턴 (34Ma) 은 제 1 비아 도체 (36A) 에 의해 연결되고, 제 1 도전성 패턴 (34A) 및 제 1 도전성 패턴 (34C) 은 제 1 비아 도체 (36C) 에 의해 연결되며, 제 1 도전성 패턴 (34C) 및 제 1 도전성 패턴 (34E) 은 제 1 비아 도체 (36E) 에 의해 연결된다.

한편, 제 1 절연 레이어들 (30B, 30D, 30F) 은 그 순서대로 제 1 절연 레이어 (30M) 의 하부 면 상에 적층된다. 제 1 도전성 패턴들 (34B, 34D, 34F) 은 제 1 절연 레이어들 (30B, 30D, 30F) 상에 각각 형성된다. 그 다음, 제 1 도전성 패턴 (34B) 및 제 1 도전성 패턴 (34Mb) 은 제 1 비아 도체 (36B) 에 의해 연결되고, 제 1 도전성 패턴 (34B) 및 제 1 도전성 패턴 (34D) 은 제 1 비아 도체 (36D) 에 의해 연결되며, 제 1 도전성 패턴 (34D) 및 제 1 도전성 패턴 (34F) 은 제 1 비아 도체 (36F) 에 의해 연결된다.

코어 기판 (30) 은 반도체 소자 (도면들에는 미도시) 가 탑재될 제 1 면, 및 그 제 1 면 반대편의 제 2 면을 갖는다. 코어 기판 (30) 의 제 1 면 및 제 2 면 상에, 제 2 절연 레이어들, 제 2 절연 레이어들 상의 제 2 도전성 패턴들, 및 제 2 절연 레이어들 내에 형성되고 제 2 도전성 패턴들을 서로 연결하는 제 2 비아 도체들을 갖는 빌드업 레이어들 (501, 502) 이 각각 형성된다.

빌드업 레이어 (501, 502) 의 제 2 절연 레이어들은 무기 보강 섬유 재료를 포함하지 않는다. 제 2 도전성 패턴 (58A) 은 코어 기판 (30) 의 제 1 면 상에 형성된 빌드업 레이어 (501) 의 제 2 절연 레이어 (50A) 상에 형성된다. 제 2 도전성 패턴 (58A) 및 제 1 도전성 패턴 (34E) 은 제 2 비아 도체 (60A) 에 의해 연결된다. 제 2 절연 레이어들 (50C, 50E, 50G) 은 그 순서대로 제 2 절연 레이어 (50A) 및 제 2 도전성 패턴 (58A) 상에 적층된다. 제 2 도전성 패턴들 (58C, 58E, 58G) 은 제 2 절연 레이어들 (50C, 50E, 50G) 상에 각각 형성된다. 그 다음, 수직으로 인접한 제 2 도전성 패턴들은 그들의 각각의 제 2 절연 레이어들 내에 형성된 제 2 비아 도체들 (60C, 60E, 60G) 에 의해 연결된다.

한편, 제 2 도전성 패턴 (58B) 은 코어 기판 (30) 의 제 2 면 상에 형성된 빌드업 레이어 (502) 의 제 2 절연 레이어 (50B) 상에 형성된다. 제 2 도전성 패턴 (58B) 및 제 1 도전성 패턴 (34F) 은 제 2 비아 도체 (60B) 에 의해 연결된다. 제 2 절연 레이어들 (50D, 50F, 50H) 은 그 순서대로 제 2 절연 레이어 (50B) 및 제 2 도전성 패턴 (58B) 상에 적층된다. 제 2 도전성 패턴들 (58D, 58F, 58H) 은 제 2 절연 레이어들 (50D, 50F, 50H) 상에 각각 형성된다. 그 다음, 수직으로 인접한 제 2 도전성 패턴들은 그들의 각각의 제 2 절연 레이어들 내에 형성된 제 2 비아 도체들 (60D, 60F, 60H) 에 의해 연결된다.

개구 (71) 를 갖는 솔더-레지스트 레이어 (solder-resist layer; 70) 가 상부-면 측에 최외곽 인터레이어 (interlayer) 수지 절연 레이어 (50G) 상에 형성된다. 반도체 소자와의 접속을 위한 솔더 범프 (solder bump; 76U) 가 개구 (71) 내에 형성된다. 개구 (71) 를 갖는 솔더-레지스트 레이어 (70) 는 하부-면 측에 최외곽 인터레이어 수지 절연 레이어 (50H) 상에 형성된다. 마더보드 (motherboard) 와 같은 외부 기판과의 접속을 위한 솔더 범프 (76D) 가 개구 (71) 내에 형성된다.

인덕터들이 코어 기판 (30) 에 형성된다. 도 2 에 도시된 바와 같이, 본 실시형태의 인덕터는 소용돌이 모양의 제 1 도전성 패턴 그룹들로, 그리고, 수직으로 인접한 소용돌이 모양의 제 1 도전성 패턴 그룹들을 연결하는 제 1 비아 도체들로 이루어지고, 이 소용돌이 모양의 제 1 도전성 패턴 그룹들은 그들의 각각의 제 1 절연 레이어들의 상부 면들 상에 형성된다. 도 2 에서, 최하위 레이어 상의 제 1 도전성 패턴 그룹 (34F), 그것의 상부 레이어 상의 제 1 도전성 패턴 그룹 (34D), 최상위 레이어 상의 제 1 도전성 패턴 그룹 (34E), 및 그것의 하부 레이어 상의 제 1 도전성 패턴 그룹 (34C) 이 인덕터의 제 1 도전성 패턴 그룹들 중에서 도시되었고, 제 1 도전성 패턴 그룹들의 나머지는 생략되었다.

본 실시형태에서, 적어도 한 쌍의 인접 인덕터들 (L1, L2) 이 존재한다. 이러한 한 쌍의 인덕터들 (L1, L2) 은 전기적으로 접속된다. 따라서, 반도체 소자 내의 스위칭부에서 전환되는 전압은 인턱터들 (L1, L2) 및 커패시터 (도면들에는 미도시) 를 통해 부드럽게 된다.

인덕터들 (L1, L2) 의 도전성 패턴들의 설계는 구체적으로 제한되지 않는다. 인덕터들의 수 역시 구체적으로 제한되지 않는다.

도 1 에서 도시된 바와 같이, 평면 레이어 (plane layer) 들이 코어 기판 (30) 의 제 1 절연 레이어들 (30M, 30A, 30B, 30C, 30D, 30E, 30F) 상에 각각 형성된다. 이러한 평면 레이어들은 전력 소스 (power source) 또는 그라운드 (ground) 로서 작용한다. 각각의 평면 레이어는 인덕터들 (L1, L2) 의 제 1 도전성 패턴들이 형성되는 위치에 오목부를 갖는다. 따라서, 인덕터들 (L1, L2) 은 평면 방향에서 평면 레이어들로부터 분리되고, 요구되는 인덕턴스를 달성하는 것을 더욱 쉽게 한다.

인덕터들 (L1, L2) 주위에 위치된 제 1 비아 도체들은 코어 기판 (30) 의 두께 방향으로 일직선으로 적층된다. "일직선으로 적층된다 (being stacked straight)" 라고 하는 것은 두께 방향으로 수직으로 인접한 제 1 비아 도체들의 적어도 부분들이 평면 방향에서 중첩되는 것을 의미한다. 이러한 비아 도체들이 전력-소스 라인으로서 기능하는 경우, 전력-소스 라인은 단축되고, 반도체 소자에 대해 공급될 전압의 손실을 가능한 한 많이 억제하게 된다.

본 실시형태에서, 인덕터들 (L1, L2) 은 반도체 소자가 탑재되는 영역 (범프들 (76U) 이 형성되는 영역) 바로 아래에 위치된다. 이러한 경우에, 손실을 유발함이 없이 반도체 소자에 대해 전압을 공급하는 것이 더 쉽다.

본 실시형태의 다층 프린트 배선판에서, 무기 보강 섬유 재료는, 인덕터들의 도전성 패턴들 (34E, 34C, 34A, 34Ma, 34Mb, 34B, 34D, 34F) 중에서 수직으로 인접한 도전성 패턴들 사이에 위치된 제 1 절연 레이어들 (30M, 30A, 30B, 30C, 30D, 30E, 30F) 내에 포함된다. 따라서, 제 1 절연 레이어들의 열 수축은 고강성 (highly rigid) 무기 보강 섬유 재료에 의해 억제되는 경향이 있다. 그 결과, 예를 들어, 제조 프로세스 또는 신뢰성 테스트 동안 열 이력 (thermal history) 이 배선판에 영향을 미치는 경우에도, 배선판에서의 뒤틀림 (warping) 이 억제되는 것으로 생각된다.

인덕터들 (L1, L2) 은 본 실시형태에서는 다층 프린트 배선판의 코어 기판 (30) 에 형성된다. 인덕터들 (L1, L2) 이 코어 기판 (30) 의 제 1 면 또는 제 2 면 중 어느 일방 상에서만 빌드업 레이어에서 형성되는 경우, 상부 빌드업 레이어 (501) 에서의 도체 체적과 하부 빌드업 레이어 (502) 에서의 도체 체적 사이의 차이가 증가한다. 이러한 경우에, 배선판에 영향을 미치는 열 이력으로부터의 열 수축의 양들은 상이할 것이고, 뒤틀림이 발생하기 쉽다. 하지만, 본 실시형태의 구조에 따르면, 인덕터들 (L1, L2) 이 코어 기판 (30) 에서 형성되기 때문에, 상부 빌드업 레이어와 하부 빌드업 레이어의 대칭을 유지하는 것이 더 쉽고, 뒤틀림은 거의 발생하지 않는 것으로 생각된다.

본 실시형태의 다층 프린트 배선판에서, 코어 기판 (30) 의 상부 및 하부 면들 사이의 전기적인 접속은 다수의 제 1 절연 레이어들 (30E, 30C, 30A, 30M, 30B, 30D, 30F) 내에 각각 형성된 비아 도체들 (36E, 36C, 36A, 36M, 36B, 36D, 36F) 에 의해 확보된다. 따라서, 비아 도체의 개구에 대한 깊이의 비 (애스펙트 비 (aspect ratio)) 는 코어 기판을 관통하는 동일한 두께를 갖는 관통 홀의 것보다 더 작다. 따라서, 비아 도체 개구들의 직경이 작은 경우에도, 도금막이 비아 도체들에서 채워질 때 도금 용액의 흐름이 훌륭하다. 그 결과, 보이드 (void) 들이 좀처럼 발생하지 않고, 각 비아 도체들의 신뢰성을 향상시킨다. 코어 기판의 상부 면과 하부 면 사이의 접속 신뢰성이 향상된다. 인덕터들의 비아 도체들에서 보이드들이 발생하는 것을 억제함으로써, 인덕터들의 품질 (Q 팩터들) 이 상승될 수 있다.

코어 기판 (30) 내의 제 1 비아 도체들의 직경 (d1) 은 빌드업 레이어들 (501, 502) 내의 제 2 비아 도체들의 직경 (d2) 보다 더 크게 설정된다. 예를 들어, 코어 기판 (30) 내의 제 1 비아 도체들의 직경 (d1) 은 80μm 이고, 빌드업 레이어들 내의 제 2 비아 도체들의 직경 (d2) 은 50μm 이다. 즉, 코어 기판 (30) 내의 인덕터들의 제 1 비아 도체들의 직경을 증가시킴으로써, 인덕터들의 품질 (Q 팩터) 이 한층 더 높아지게 될 수 있다.

본 실시형태의 다층 프린트 배선판에서, 인덕터들 (L1, L2) 의 제 1 도전성 패턴들의 두께 (s1) 는 빌드업 레이어들 (501, 502) 의 제 2 도전성 패턴들 (58B) 의 두께 (s2) 보다 크게 설정된다. 예를 들어, 코어 기판 (30) 의 제 1 도전성 패턴들의 두께 (s1) 는 20~40μm 이고, 빌드업 레이어들의 제 2 도전성 패턴들의 두께 (s2) 는 10~18μm 이다. 인덕터들 (L1, L2) 의 제 1 도전성 패턴들의 두께를 증가시킴으로써, 인덕터들의 품질이 향상된다. 또한, 코어 기판 (30) 은 강하게 된다. 한편, 빌드업 레이어들 (501, 502) 의 제 2 도전성 패턴들의 상대적인 두께를 감소시킴으로써, 빌드업 레이어들 (501, 502) 의 도전성 패턴들의 미세한 피치 (fine pitch) 들이 달성되고, 전체 배선판의 두께를 억제하면서 배선판이 다층화되는 것을 가능하게 한다.

본 실시형태의 다층 프린트 배선판에서, 제 1 절연 레이어들 (30E, 30C, 30A, 30M, 30B, 30D, 30F) 의 두께 (t1) 는 빌드업 레이어들 (501, 502) 내의 제 2 절연 레이어들 (50G, 50E, 50C, 50A, 50B, 50D, 50F, 50H) 의 두께 (t2) 보다 크게 설정된다. 예를 들어, 제 1 절연 레이어들의 두께는 대략 60μm 이고, 제 2 절연 레이어들의 두께는 대략 40μm 이다. 코어 기판 (30) 의 다수의 제 1 절연 레이어들의 두께를 증가시킴으로써, 코어 기판 (30) 의 강성이 확보된다. 또한, 인덕터들 (L1, L2) 의 제 1 비아 도체들의 상대적인 깊이가 더 크게 되고, 인덕턴스를 확보하는 것이 더 쉽게 된다. 한편, 제 2 절연 레이어들의 상대적인 두께를 감소시킴으로써, 빌드업 레이어들 내의 도전성 패턴들의 미세한 피치들이 달성되고, 전체 두께를 억제하면서 배선판이 다층화되는 것을 가능하게 한다.

본 실시형태의 다층 프린트 배선판에서, 코어 기판 (30) 의 제 1 비아 도체들 중에서, 인덕터들 (L1, L2) 을 형성하지 않는 제 1 비아 도체들 (36E, 36C, 36A, 36M, 36B, 36D, 36F) 은 두께 방향으로 일직선으로 적층된다. 따라서, 전력-소스 라인들 또는 신호 라인들이 단축될 수도 있다. 또한, 제 1 비아 도체들을 적층시킴으로써, 코어 기판 (30) 의 강성이 확보된다.

또한, 본 실시형태에서, 인덕터들 (L1, L2) 의 최상위 (uppermost) 제 1 도전성 패턴 (34E) 과 빌드업 레이어 (501) 의 최상위 레이어 상에 위치된 제 2 도전성 패턴 (58G) 을 연결하는 다수의 제 2 비아 도체들은 일직선으로 적층된다. "일직선으로 적층된다 (being stacked straight)" 라고 하는 것은 두께 방향으로 수직으로 인접한 제 2 비아 도체들의 적어도 부분들이 평면 방향에서 중첩된다는 것을 의미한다. 여기서, 전력 소스 (그라운드) 에 대한 평면 레이어 (50AE) 는 빌드업 레이어 (501) 의 제 2 절연 레이어 (50A) 상에 형성된다. 도 3(A) 에 도시된 바와 같이 수직으로 인접한 제 2 비아 도체들 (60A, 60C) 이 평면 방향에서 시프트 (shift) 되는 경우, 평면 레이어 (50AE) 와 제 2 도전성 패턴 (58A) (비아 랜드 (via land)) 을 절연시키기 위한 오목부 (50Z) 의 체적이 증가하고, 자계 (magnetic field) 가 누설되기 쉽다 (도 3(B) 참조). 따라서, 인덕턴스가 감소될 수도 있다. 한편, 도 4(A) 에서 도시된 바와 같이, 빌드업 레이어 내의 다수의 제 2 비아 도체들 (예를 들어, 60(A) 및 60(C)) 이 일직선으로 적층되는 경우에, 평면 레이어 (50AE) 와 제 2 도전성 패턴 (58A) (비아 랜드) 을 절연시키기 위한 오목부 (50Z) 의 상대적인 체적이 감소한다. 그 결과, 자계가 누설되는 것이 억제되고, 필요한 인덕턴스를 달성하는 것이 더 쉽다.

다층 프린트 배선판을 제조하는 방법

도 5 내지 도 9 는 제 1 실시형태에 따른 다층 프린트 배선판을 제조하는 방법을 나타낸다. 이중 동박 적층판 (double-sided copper-clad laminate; CCL-HL832NSLC) 이 시작 재료로서 준비되고, 여기서, 에폭시 수지로 유리-클로스 코어 재료를 함침 (impregnate) 시킴으로써 형성된 프리프레그 (prepreg) 로 이루어진 절연층 (30M) 의 양 면 상에 동박들 (32, 32) 이 적층된다 (도 5(A)).

레이저를 이용하여, 비아 개구들 (31) 이 절연 레이어 (30M) 및 일 측 상의 동박 (32) 을 관통하도록 형성된다 (도 5(B)). 다음으로, 무전해 도금막 (33) 이 형성된다 (도 5(C)). 절연 레이어의 표면들 상에 및 개구들 (31) 내에 전해 도금막 (35) 을 형성하기 위해 전해 도금이 수행된다 (도 5(D)). 그 다음, 미리결정된 패턴들을 갖는 에칭 레지스트들 (37) 이 전해 도금막들 상에 형성된다 (도 5(E)). 에칭 레지스트들이 형성되지 않은 부분들로부터 전해 도금막 (35), 무전해 도금막 (33), 및 동박 (32) 이 제거되고 (도 5(F)), 에칭 레지스트들이 제거된다. 무전해 도금막 (33) 및 전해 도금막 (35) 으로 이루어진 비아 도체들 (36M) 이 형성되고, 무전해 도금막 (33), 전해 도금막 (35), 및 동박 (32) 으로 이루어진 도전성 패턴들 (34Ma, 34Mb) 이 형성된다 (도 5(G)).

동박 (32a) 을 갖는 절연 레이어 (30A) 가 절연 레이어 (30M) 의 상부 면 상에 적층되는 한편, 동박 (32b) 을 갖는 절연 레이어 (30B) 가 절연 레이어 (30M) 의 하부 면 상에 적층된다 (도 6(A)). 동박들 (32a, 32b) 의 두께는 에칭에 의해 감소되고, 그 다음, 레이저를 이용하여, 비아 개구들 (31A) 이 절연 레이어 (30A) 내에 형성되어 비아 도체들 (36M) 에 도달하고, 비아 개구들 (31B) 이 절연 레이어 (30B) 내에 형성되어 비아 도체들 (36M) 에 도달한다 (도 6(B)). 무전해 도금막들 (33a, 33b) 이 형성된다 (도 6(C)). 절연 레이어의 표면들 상에 및 개구들 (31A, 31B) 내에 전해 도금막들 (35a, 35b) 을 형성하기 위해 전해 도금이 수행된다 (도 6(D)). 미리결정된 패턴들을 갖는 에칭 레지스트들 (37a, 37b) 이 전해 도금막들 상에 형성된다 (도 6(E)). 에칭 레지스트들이 형성되지 않은 부분들로부터 전해 도금막들 (35a, 35b), 무전해 도금막들 (33a, 33b), 및 동박들 (32a, 32b) 이 제거되고, 에칭 레지스트들이 제거된다. 무전해 도금막 (33a) 및 전해 도금막 (35a) 으로 이루어진 비아 도체들 (36A) 이 형성되고, 무전해 도금막 (33a), 전해 도금막 (35a), 및 동박 (32a) 으로 이루어진 도전성 패턴 (34A) 이 형성된다. 또한, 무전해 도금막 (33b) 및 전해 도금막 (35b) 으로 이루어진 비아 도체들 (36B) 이 형성되고, 무전해 도금막 (33b), 전해 도금막 (35b), 및 동박 (32b) 으로 이루어진 도전성 패턴 (34B) 이 형성된다 (도 6(F)).

도 6 에 도시된 처리들이 반복되고, 비아 도체들 (36C) 및 도전성 패턴 (34C) 을 갖는 절연 레이어 (30C), 및 비아 도체들 (36D) 및 도전성 패턴 (34D) 을 갖는 절연 레이어 (30D) 가 적층된다. 또한, 비아 도체들 (36E) 및 도전성 패턴 (34E) 을 갖는 절연 레이어 (30E), 및 비아 도체들 (36F) 및 도전성 패턴 (34F) 을 갖는 절연 레이어 (30F) 가 적층된다. 따라서,본 실시형태의 코어 기판 (30) 이 완성된다 (도 7(A)).

(유리-클로스 코어 재료와 같은) 무기 보강 섬유 재료를 포함하지 않는 인터레이어 절연 레이어들을 위한 수지막이 코어 기판 (30) 의 제 1 및 제 2 면들 상에 적층되고 열적으로 경화 (cure) 되어 인터레이어 수지 절연 레이어들 (50A, 50B) 을 형성한다 (도 7(B)).

CO₂ 가스 레이어를 이용하여, 도전성 패턴 (34E) 및 비아 도체들 (36E) 에 도달하는 개구들 (51A) 이 인터레이어 수지 절연 레이어 (50A) 에 형성되고, 도전성 패턴 (34F) 및 비아 도체들 (36F) 에 도달하는 개구들 (51B) 이 인터레이어 수지 절연 레이어 (50B) 에 형성된다 (도 7(C)). 이 적층체는, 인터레이어 수지 절연 레이어 (50A, 50B) 의 표면들이 거칠게 되도록 크롬산 또는 과망간산염과 같은 산화제에 침지 (immerse) 된다 (도면들에는 미도시).

팔라듐과 같은 촉매가 인터레이어 수지 절연 레이어 (50A, 50B) 의 표면들에 부착되고, 적층체는 무전해 도금 용액에 5 내지 60 분 동안 침지된다. 따라서, 무전해 도금막들 (53a, 53b) 이 0.1~5μm 의 범위 내에서 형성된다 (도 7(D)).

상업적으로 이용가능한 감광성 드라이 필름이 상기 처리들 후에 적층체 상에 붙여지고, 포토마스크 필름이 배치되고, 노광되어 탄산 나트륨을 이용하여 현상된다. 따라서, 15μm 두께의 도금 레지스트들 (54a, 54b) 이 형성된다 (도 8(A)). 15μm 두께의 도금막들 (56a, 56b) 을 형성하기 위해 전해 도금이 수행된다 (도 8(B)).

도금 레지스트들이 5% NaOH 에 의해 제거된 후에, 도금 레지스트들 하의 무전해 도금막들 (53a, 53b) 이 질산, 황산, 및 과산화수소의 혼합 용액을 이용하여 용해 및 제거된다. 따라서, 대략 15μm 두께를 갖는 도전성 패턴들 (58A, 58B) 및 비아 도체들 (60A, 60B) 이 형성되고, 무전해 도금막들 (53a, 53b) 및 전해 도금막들 (56a, 56b) 로 이루어진다 (도 8(C)). 도전성 패턴들 (58A, 58B) 및 비아 도체들 (60A, 60B) 의 표면들은 제 2 구리 착체 및 유기산을 포함하는 에칭 용액을 이용하여 조면화된다 (도면들에는 미도시).

도 7(B) ~ 도 8(C) 에 도시된 처리들이 반복되어 코어 기판 (30) 의 제 1 면 상의 빌드업 레이어 (501) 및 제 2 면 상의 빌드업 레이어 (502) 를 형성한다 (도 8(D)).

다음으로, 상업적으로 이용가능한 솔더-레지스트 (solder-resist) 조성물이 도포되고, 이것은 노광되어 현상된다. 따라서, 개구부들 (71) 을 갖는 솔더-레지스트 레이어들 (70) 이 형성된다 (도 9(A)).

적층체는 무전해 니켈 도금 용액에 침지되어 개구부들 (71) 내에 니켈-도금 레이어 (72) 를 형성한다. 적층체는 무전해 금 도금 용액에 더 침지되어 니켈-도금 레이어 (72) 상에 금-도금 레이어 (74) 를 형성한다 (도 9(B)). 니켈-금 레이어들 대신에, 니켈-팔라듐-금 레이어들이 또한 형성될 수도 있다.

솔더 볼 (ball) 들이 개구부들 (71) 내에 로딩되고, 상부-면 측 상의 솔더 범프들 (76U) 및 하부-면 측 상의 솔더 범프들 (76D) 을 형성하기 위해 리플로우 (reflow) 가 수행된다. 이에 따라, 다층 프린트 배선판 (10) 이 완성된다 (도 9(C) 및 도 1).

제 2 실시형태

도 10 은 제 2 실시형태에 따른 다층 프린트 배선판의 단면도를 나타낸다. 제 2 실시형태에 따른 다층 프린트 배선판에서, 코어 기판 (30) 에 형성된 인덕터들 (L1, L2) 바로 아래의 빌드업 레이어 (502) 의 영역에 인덕터들 (L3, L4) 이 추가로 형성된다. 인덕터들 (L3, L4) 은, 도전성 패턴 (58B), 도전성 패턴 (58D), 도전성 패턴 (50F), 비아 도체 (60B), 비아 도체 (60D), 비아 도체 (60F), 및 비아 도체 (60H) 를 이용하여 형성된다. 빌드업 레이어 (502) 에 형성된 인덕터들 (L3, L4) 은 코어 기판 (30) 에서의 인덕터들 (L1, L2) 과 동일하게 설계될 수도 있고, 또는, 상이하게 설계될 수도 있다.

따라서, 인덕터들이 빌드업 레이어 (502) 에 또한 형성되기 때문에, 코어 기판 (30) 에서의 인덕턴스에만 의존하는 대신에 추가적인 인덕턴스가 더 확보된다. 또한, 빌드업 레이어들 (501, 502) 내의 도체 체적들에서의 차이들은 코어 기판 (30) 의 상부 및 하부 면들 상에서 조정될 수 있고, 배선판의 뒤틀림이 감소될 것으로 생각된다.

본 발명의 일 실시형태에 따른 다층 프린트 배선판은 다음과 같은 것을 갖는다: 다수의 제 1 절연 레이어들, 제 1 절연 레이어들 상에 형성된 제 1 도전성 패턴들, 및 제 1 절연 레이어들 내에 형성되어 제 1 도전성 패턴들을 서로 연결하는 제 1 비아 도체들을 갖는 코어 기판; 및 코어 기판 상에 형성되고, 무기 보강 섬유 재료를 포함하지 않는 제 2 절연 레이어들, 제 2 절연 레이어들 상의 제 2 도전성 패턴들, 및 제 2 절연 레이어들 내에 형성되어 제 2 도전성 패턴들을 서로 연결하는 제 2 비아 도체들을 갖는 빌드업 레이어. 이러한 다층 프린트 배선판은 다음과 같은 기술적 특징들을 갖는다: 다수의 제 1 절연 레이어들은 무기 보강 섬유 재료를 포함하고; 코어 기판은 제 1 도전성 패턴들 및 제 1 비아 도체들로 형성된 인덕터를 포함한다.

본 발명의 일 실시형태에 따른 다층 프린트 배선판에서, 코어 기판은, 다수의 제 1 절연 레이어들, 절연 레이어들 상의 제 1 도전성 패턴들, 및 제 1 절연 레이어들 내에 형성되어 제 1 도전성 패턴들을 서로 연결하는 제 1 비아 도체들을 갖는다. 또한, 인덕터가 제 1 도전성 패턴들 및 제 1 비아 도체들을 이용하여 코어 기판에 형성된다. 이러한 인덕터는 반도체 소자에 대해 공급될 전압의 손실을 억제할 목적으로 코어 기판에 형성된다. 각각의 제 1 절연 레이어는 (유리 클로스, 유리 부직포, 아라미드 클로스, 및 아라미드 부직포와 같은) 무기 보강 섬유 재료를 포함한다. 즉, 강성을 향상시키기 위한 무기 보강 섬유 재료는 인덕터가 형성되는 레이어들 내에 포함된다. 따라서, 절연 레이어들의 열 수축이 무기 보강 섬유 재료에 의해 억제되는 경향이 있다. 그 결과, 예를 들어, 제조 프로세스 또는 신뢰성 테스트 동안 열 이력이 배선판에 영향을 미치는 경우에도, 배선판의 뒤틀림이 억제될 것으로 생각된다. 또한, 범프들의 높이는 균일하게 되고, 반도체 소자의 탑재성이 향상된다.

명백하게, 본 발명의 수많은 수정들 및 변화들이 전술한 교시들의 관점에서 가능하다. 따라서, 첨부된 청구항들의 범위 내에서 본 발명은 본원에서 구체적으로 설명된 것 이외의 방식으로 실시될 수도 있다.

Claims (20)

1. 다층 프린트 배선판으로서,
   복수의 제 1 절연 레이어들, 상기 제 1 절연 레이어들 상에 형성된 복수의 제 1 도전성 패턴들, 및 상기 제 1 절연 레이어들을 관통해 형성되어 상기 제 1 도전성 패턴들을 연결하는 복수의 제 1 비아 도체들을 포함하는 코어 기판; 및
   상기 코어 기판 상에 형성된 빌드업 레이어로서, 복수의 제 2 절연 레이어들, 상기 제 2 절연 레이어들 상에 형성된 복수의 제 2 도전성 패턴들, 및 상기 제 2 절연 레이어들을 관통해 형성되어 상기 제 2 도전성 패턴들을 연결하는 복수의 제 2 비아 도체들을 포함하는, 상기 빌드업 레이어를 포함하고,
   상기 제 1 절연 레이어들의 각각은 무기 보강 섬유 재료를 포함하고, 상기 제 2 절연 레이어들의 각각은 무기 보강 섬유 재료를 포함하지 않으며, 상기 코어 기판은 상기 제 1 도전성 패턴들 및 상기 제 1 비아 도체들을 포함하는 인덕터를 포함하는, 다층 프린트 배선판.
2. 제 1 항에 있어서,
   상기 복수의 제 1 비아 도체들은, 비아 도체들이 상기 코어 기판의 두께 방향으로 일직선으로 적층되도록 위치된 복수의 비아 도체들을 포함하는, 다층 프린트 배선판.
3. 제 1 항에 있어서,
   상기 제 1 도전성 패턴들의 각각은 상기 제 2 도전성 패턴들의 각각의 두께보다 크게 설정된 두께를 갖는, 다층 프린트 배선판.
4. 제 1 항에 있어서,
   상기 제 1 비아 도체들의 각각은 상기 제 2 비아 도체들의 각각의 직경보다 크게 설정된 직경을 갖는, 다층 프린트 배선판.
5. 제 1 항에 있어서,
   상기 제 1 절연 레이어들의 각각은 상기 제 2 절연 레이어들의 각각의 두께보다 크게 설정된 두께를 갖는, 다층 프린트 배선판.
6. 제 1 항에 있어서,
   반도체 디바이스를 탑재하도록 위치된 복수의 범프들을 더 포함하고,
   상기 복수의 범프들은 상기 제 2 도전성 패턴들 중에서 최외곽 레이어 상에 위치된 최외곽 제 2 도전성 패턴 상에 형성되고, 상기 인덕터는 상기 빌드업 레이어의 상기 복수의 범프들이 형성되는 부분 바로 아래에 형성되는, 다층 프린트 배선판.
7. 제 6 항에 있어서,
   상기 복수의 제 1 도전성 패턴들은 상기 코어 기판의 표면 상에 형성된 최외곽 제 1 도전성 패턴을 포함하고, 상기 복수의 제 2 비아 도체들은, 상기 최외곽 제 1 도전성 패턴이 비아 도체들을 통해 상기 최외곽 제 2 도전성 패턴에 연결되도록 상기 최외곽 제 1 도전성 패턴과 상기 최외곽 제 2 도전성 패턴 사이에 일직선으로 적층된 복수의 비아 도체들을 포함하는, 다층 프린트 배선판.
8. 제 1 항에 있어서,
   상기 코어 기판 상에서 상기 빌드업 레이어의 반대 측에 형성된 제 2 빌드업 레이어로서, 복수의 도전성 패턴들 및 복수의 비아 도체들을 포함하는 제 2 인덕터를 포함하는, 상기 제 2 빌드업 레이어를 더 포함하고,
   상기 제 2 인덕터는 상기 제 2 빌드업 레이어의, 상기 코어 기판에서의 상기 인덕터 바로 아래 부분에 형성되는, 다층 프린트 배선판.
9. 제 1 항에 있어서,
   상기 코어 기판의 상기 복수의 제 1 도전성 패턴들은 상기 코어 기판에 적어도 6 개의 도전성 레이어들을 형성하는, 다층 프린트 배선판.
10. 제 1 항에 있어서,
    상기 제 1 도전성 패턴들의 각각은 상기 제 2 도전성 패턴들의 각각의 두께보다 크게 설정된 두께를 가지며, 상기 제 1 비아 도체들의 각각은 상기 제 2 비아 도체들의 각각의 직경보다 크게 설정된 직경을 갖는, 다층 프린트 배선판.
11. 제 1 항에 있어서,
    상기 제 1 절연 레이어들의 각각은, 상기 제 2 절연 레이어들의 각각의 두께보다 크게 설정된 두께를 가지고, 상기 제 1 도전성 패턴들의 각각은 상기 제 2 도전성 패턴들의 각각의 두께보다 크게 설정된 두께를 가지며, 상기 제 1 비아 도체들의 각각은 상기 제 2 비아 도체들의 각각의 직경보다 크게 설정된 직경을 갖는, 다층 프린트 배선판.
12. 제 1 항에 있어서,
    반도체 디바이스를 탑재하도록 위치된 복수의 범프들을 더 포함하고,
    상기 복수의 범프들은 상기 제 2 도전성 패턴들 중에서 최외곽 레이어 상에 위치된 최외곽 제 2 도전성 패턴 상에 형성되는, 다층 프린트 배선판.
13. 제 12 항에 있어서,
    상기 복수의 제 1 도전성 패턴들은 상기 코어 기판의 표면 상에 형성된 최외곽 제 1 도전성 패턴을 포함하고, 상기 복수의 제 2 비아 도체들은, 상기 최외곽 제 1 도전성 패턴이 비아 도체들을 통해 상기 최외곽 제 2 도전성 패턴에 연결되도록 상기 최외곽 제 1 도전성 패턴과 상기 최외곽 제 2 도전성 패턴 사이에 일직선으로 적층된 복수의 비아 도체들을 포함하는, 다층 프린트 배선판.
14. 제 1 항에 있어서,
    상기 코어 기판 상에서 상기 빌드업 레이어의 반대 측에 형성된 제 2 빌드업 레이어를 더 포함하는, 다층 프린트 배선판.
15. 다층 프린트 배선판을 제조하는 방법으로서,
    복수의 제 1 절연 레이어들, 상기 제 1 절연 레이어들 상에 형성된 복수의 제 1 도전성 패턴들, 및 상기 제 1 절연 레이어들을 관통해 형성되어 상기 제 1 도전성 패턴들을 연결하는 복수의 제 1 비아 도체들을 포함하는 코어 기판을 형성하는 단계; 및
    복수의 제 2 절연 레이어들, 상기 제 2 절연 레이어들 상에 형성된 복수의 제 2 도전성 패턴들, 및 상기 제 2 절연 레이어들을 관통해 형성되어 상기 제 2 도전성 패턴들을 연결하는 복수의 제 2 비아 도체들을 포함하는 빌드업 레이어를 상기 코어 기판 상에 형성하는 단계를 포함하고,
    상기 코어 기판의 형성은 무기 보강 섬유 재료를 포함하는 상기 제 1 절연 레이어들의 각각을 형성하는 것을 포함하고, 상기 빌드업 레이어의 형성은 무기 보강 섬유 재료를 포함하지 않는 상기 제 2 절연 레이어들의 각각을 형성하는 것을 포함하며, 상기 코어 기판의 형성은 상기 제 1 도전성 패턴들 및 상기 제 1 비아 도체들을 포함하는 인덕터를 형성하는 것을 포함하는, 다층 프린트 배선판을 제조하는 방법.
16. 제 15 항에 있어서,
    상기 복수의 제 1 도전성 패턴들은 상기 제 2 도전성 패턴들의 각각의 두께보다 크게 설정된 두께로 형성되는, 다층 프린트 배선판을 제조하는 방법.
17. 제 15 항에 있어서,
    상기 복수의 제 1 비아 도체들은 상기 제 2 비아 도체들의 각각의 직경보다 크게 설정된 직경으로 형성되는, 다층 프린트 배선판을 제조하는 방법.
18. 제 15 항에 있어서,
    상기 복수의 제 1 절연 레이어들은 상기 제 2 절연 레이어들의 각각의 두께보다 크게 설정된 두께로 형성되는, 다층 프린트 배선판을 제조하는 방법.
19. 제 15 항에 있어서,
    복수의 범프들이 반도체 디바이스를 탑재하도록 위치되도록, 상기 제 2 도전성 패턴들 중에서 최외곽 레이어 상에 위치된 최외곽 제 2 도전성 패턴 상에 상기 복수의 범프들을 형성하는 단계를 더 포함하고,
    상기 인덕터는 상기 빌드업 레이어의 상기 복수의 범프들이 형성되는 부분 바로 아래에 형성되는, 다층 프린트 배선판을 제조하는 방법.
20. 제 15 항에 있어서,
    상기 제 1 도전성 패턴들은 서브트랙티브법 (subtractive method) 에 의해 형성되고, 상기 제 2 도전성 패턴들은 세미-애디티브법 (semi-additive method) 에 의해 형성되는, 다층 프린트 배선판을 제조하는 방법.

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