KR20130025639A - Chip package member and manufacturing method thereof - Google Patents

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Abstract

PURPOSE: A chip package member and a manufacturing method thereof are provided to generate a chip package which is robust against external stress by forming a plating layer with metal including cobalt. CONSTITUTION: A chip package member includes a circuit pattern layer(220) and an insulation layer(210). The insulation layer is bonded to a bonding region of the circuit pattern layer. A first mask layer is formed on the insulation layer of the chip package member. The chip package member is plated with the first metal(S50). The first mask layer is separated from the insulation layer. A second mask layer is formed on the circuit pattern layer. The chip package member is plated with the second metal(S60).

Description

칩 패키지 부재 및 그 제조 방법{CHIP PACKAGE MEMBER AND MANUFACTURING METHOD THEREOF}Chip package member and manufacturing method therefor {CHIP PACKAGE MEMBER AND MANUFACTURING METHOD THEREOF}

본 발명은 칩 패키지 부재 및 그 제조 방법에 관한 것이다.The present invention relates to a chip package member and a method of manufacturing the same.

반도체 또는 광소자 패키지 기술은 고밀도화, 소형화, 고성능화의 요구에 부합하여 꾸준히 발전하여 왔지만, 반도체 제조 기술에 비하여 상대적으로 뒤쳐져 있는 상태이기 때문에 패키지 기술 개발로 고성능화, 소형화, 고밀도화에 대한 요구를 해결하려는 움직임이 최근 대두되고 있다.Semiconductor or optical device package technology has been steadily developed in accordance with demands for high density, miniaturization, and high performance. However, since it is relatively inferior to semiconductor manufacturing technology, development of package technology is required to solve the demand for high performance, miniaturization and high density Have recently emerged.

반도체/광소자 패키지 관련하여 실리콘 칩이나 LED(Light Emitting Diode) 칩, 스마트 IC 칩 등이 와이어 본딩이나 LOC(Lead On Chip) 본딩 방식을 통해 기판 상에 본딩된다.In the semiconductor / optical device package, a silicon chip, a light emitting diode (LED) chip, a smart IC chip, and the like are bonded onto a substrate through wire bonding or lead on chip (LOC) bonding.

도 1은 종래의 칩 패키지 부재를 제조하는 방법을 나타내는 순서도이다.1 is a flowchart illustrating a method of manufacturing a conventional chip package member.

먼저, 절연층(110)을 마련한다(S1). 절연층(110)은 절연 필름 예컨대, 폴리이미드 필름(polyimide film)으로 형성될 수 있다. 절연층(110)을 마련한 후 절연층(110)에 비아홀들(112)을 형성한다(S2). First, the insulating layer 110 is provided (S1). The insulating layer 110 may be formed of an insulating film, for example, a polyimide film. After the insulating layer 110 is provided, via holes 112 are formed in the insulating layer 110 (S2).

이어서, 금속층(120)을 절연층(110) 상에 라미네이트한다(S3). 상기 금속층(120)은 구리(Cu)로 이루어지는 것이 바람직하다. 그런 다음, 여러 약품 처리를 통해 표현을 활성화시킨 후, 포토 레지스트를 도포하고 노광 및 현상 공정을 수행한다. 현상공정이 완료된 후, 에칭 공정을 통해 필요한 회로를 형성하고 포토레지스트를 박리함으로써 회로패턴층(120)을 형성한다(S4). Subsequently, the metal layer 120 is laminated on the insulating layer 110 (S3). The metal layer 120 is preferably made of copper (Cu). Then, the expression is activated through various chemical treatments, then the photoresist is applied, and the exposure and development processes are performed. After the development process is completed, the circuit pattern layer 120 is formed by forming a necessary circuit through the etching process and peeling the photoresist (S4).

여기에서, 회로패턴층(120)의 일 면 즉, 상부 면은 콘택 영역(contact area)이 되며, 회로패턴층(120)의 다른 면 즉, 하부 면은 LED 패키지의 기판에 본딩된다. 그러므로, 회로패턴층(120)의 기판에 본딩되는 면은 본딩 영역(bonding area)이 된다.Here, one surface of the circuit pattern layer 120, that is, the upper surface, becomes a contact area, and the other surface of the circuit pattern layer 120, that is, the lower surface, is bonded to the substrate of the LED package. Therefore, the surface bonded to the substrate of the circuit pattern layer 120 becomes a bonding area.

이와 같이, 일 면에 본딩 영역을 가지고 다른 면에 콘택 영역을 갖는 회로 패턴층과, 회로 패턴층의 본딩 영역에 접착되는 절연층을 포함하는 칩 패키지 부재가 형성된다. In this way, a chip package member including a circuit pattern layer having a bonding region on one side and a contact region on the other side and an insulating layer bonded to the bonding region of the circuit pattern layer is formed.

이어서, 상기 칩 패키지 부재는 미리 결정된 금속 재료를 이용하여 도금된다. 구체적으로, 칩 패키지 부재를 니켈(Ni)을 이용하여 도금하여 칩 패키지의 양면 즉, 본딩 영역 및 콘택 영역에 제1 도금층(130)을 형성한다(S5). 칩 패키지 부재의 양 면 상에 제1 도금층(130)을 형성한 후 제1 도금층(130) 상에 금(Au)을 이용하여 제2 도금층(140)을 형성한다(S6). The chip package member is then plated using a predetermined metal material. Specifically, the chip package member is plated using nickel (Ni) to form the first plating layer 130 on both surfaces of the chip package, that is, the bonding region and the contact region (S5). After the first plating layer 130 is formed on both surfaces of the chip package member, the second plating layer 140 is formed on the first plating layer 130 using gold (Au) (S6).

이와 같이, 칩 패키지 부재는 그 양면 상에 제1 도금층(130) 및 제2 도금층(140)을 갖는다. 칩 패키지의 하면 즉, 본딩 영역은 기판에 본딩되기 때문에, 외부에 노출되지 않는다. 그러나, 칩 패키지 부재의 상면 즉, 콘택 영역은 외부에 노출되어 있기 때문에, 마찰 등의 스트레스를 겪는다. 이러한 이유로, 콘택 영역 상에 형성된 제1 및 제2 도금층(130,140)은 벗겨지기 쉬운 상태에 있다. 따라서, 칩 패키지 부재의 상면에 형성된 제1 및 제2 도금층들(130,140)의 경도를 증가시킬 필요가 있다. As such, the chip package member has a first plating layer 130 and a second plating layer 140 on both surfaces thereof. Since the lower surface of the chip package, that is, the bonding region is bonded to the substrate, it is not exposed to the outside. However, since the upper surface of the chip package member, that is, the contact region, is exposed to the outside, stress such as friction occurs. For this reason, the first and second plating layers 130 and 140 formed on the contact region are in a peelable state. Therefore, it is necessary to increase the hardness of the first and second plating layers 130 and 140 formed on the upper surface of the chip package member.

본 발명은 전술한 문제를 해결하기 위해 안출된 것으로, 본 발명의 목적은, 외부 스트레스에 강한 칩 패키지 부재 및 그 제조 방법을 제공하는데 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above-described problem, and an object of the present invention is to provide a chip package member that is resistant to external stress and a method of manufacturing the same.

전술한 문제를 해결하기 위한 본 발명의 일 실시예에 따른 칩 패키지 부재 제조 방법은 일 면에 본딩 영역을 가지고 다른 면에 콘택 영역을 갖는 회로패턴층과, 상기 회로패턴층의 본딩 영역에 접착되는 절연층을 포함하는 칩 패키지 부재를 형성하며; 상기 칩 패키지 부재의 절연층 상에 제1 마스크층을 형성하며; 상기 칩 패키지 부재에 대해 제1 금속을 이용하여 도금을 수행하고, 상기 제1 마스크층을 상기 절연층으로부터 분리하며; 상기 회로패턴층 상에 제2 마스크층을 형성하며; 상기 칩 패키지 부재에 대해 제2 금속을 이용하여 도금을 수행하는 것을 포함한다.The chip package member manufacturing method according to an embodiment of the present invention for solving the above problems is a circuit pattern layer having a bonding region on one side and a contact region on the other side, and bonded to the bonding region of the circuit pattern layer Forming a chip package member comprising an insulating layer; Forming a first mask layer on the insulating layer of the chip package member; Plating the chip package member using a first metal, and separating the first mask layer from the insulating layer; Forming a second mask layer on the circuit pattern layer; Plating the chip package member using a second metal.

상기 제1 금속은 금과 코발트의 합금일 수 있다.The first metal may be an alloy of gold and cobalt.

상기 제2 금속은 금일 수 있다.The second metal may be gold.

상기 칩 패키지 부재 제조 방법은 상기 제1 마스크층을 형성한 후 제3 금속을 이용하여 도금을 수행하는 것을 더 포함할 수 있다.The chip package member manufacturing method may further include performing plating using a third metal after the first mask layer is formed.

상기 칩 패키지 부재 제조 방법은 상기 제2 마스크층을 형성한 후 제3 금속을 이용하여 도금을 수행하는 것을 더 포함할 수 있다.The chip package member manufacturing method may further include performing plating using a third metal after forming the second mask layer.

상기 제3 금속은 니켈일 수 있다.The third metal may be nickel.

본 발명의 일 실시예에 따른 칩 패키지 부재는 일 면에 본딩 영역을 가지고 다른 면에 콘택 영역을 갖는 회로패턴층과, 상기 회로패턴층의 본딩 영역에 접착되며 비아홀이 형성된 절연층을 포함하는 칩 패키지 부재로서, 상기 회로패턴층의 콘택 영역 상에 니켈을 이용하여 형성된 제1 도금층; 상기 제1 도금층 상에 니켈과 금의 합금을 이용하여 형성된 제2 도금층; 상기 절연층의 비아홀에 의해 노출된 회로패턴층 상에 니켈을 이용하여 형성된 제3 도금층; 및 상기 제3 도금층 상에 금을 이용하여 형성된 제4 도금층을 포함한다.A chip package member according to an embodiment of the present invention includes a circuit pattern layer having a bonding region on one surface and a contact region on the other surface, and an insulating layer bonded to the bonding region of the circuit pattern layer and having a via hole formed therein. A package member, comprising: a first plating layer formed of nickel on a contact region of the circuit pattern layer; A second plating layer formed on the first plating layer by using an alloy of nickel and gold; A third plating layer formed of nickel on the circuit pattern layer exposed by the via hole of the insulating layer; And a fourth plating layer formed using gold on the third plating layer.

상기 니켈과 금의 합금에서 금은 98%의 함유율을 나타내고, 코발트는 2%의 함유율을 나타낼 수 있다.In the alloy of nickel and gold, gold represents 98% content, and cobalt represents 2% content.

본 발명에 따르면, 회로패턴층 상에 위치하며 칩 패키지의 외부에 노출된 도금층을 코발트가 함유된 금속을 이용하여 형성함으로써 그 경도를 증가시키며, 그에 따라 외부 스트레스에 강한 칩 패키지를 생성할 수 있는 효과가 있다. 또한, 콘택 영역의 민감도(Sensitivity)가 향상될 수 있다.According to the present invention, by forming a plating layer on the circuit pattern layer and exposed to the outside of the chip package using a metal containing cobalt increases its hardness, thereby making it possible to produce a chip package resistant to external stress It works. In addition, the sensitivity of the contact region may be improved.

도 1은 종래의 칩 패키지 부재의 제조 공정을 나타낸 도면이다.
도 2는 본 발명의 바람직한 실시예에 따른 칩 패키지 부재의 제조 공정을 모식적으로 나타낸 도면이다.
도 3는 도 2의 제조 공정에 따라 제조된 칩 패키지 부재의 단면도를 나타낸 도면이다.
도 4는 본 발명의 바람직한 실시예에 따른 칩 패키지 부재의 제조 공정의 흐름도를 나타낸다.1 is a view showing a manufacturing process of a conventional chip package member.
2 is a diagram schematically illustrating a manufacturing process of a chip package member according to a preferred embodiment of the present invention.
3 is a cross-sectional view illustrating a chip package member manufactured according to the manufacturing process of FIG. 2.
4 shows a flowchart of a manufacturing process of a chip package member according to a preferred embodiment of the present invention.

이하에서는 첨부한 도면을 참조하여 바람직한 일 실시형태에 따른 칩 패키지 및 그 제조 방법에 대해서 상세히 설명한다. 다만, 실시형태를 설명함에 있어서, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그에 대한 상세한 설명은 생략한다.Hereinafter, a chip package and a method of manufacturing the same according to an exemplary embodiment will be described in detail with reference to the accompanying drawings. In the following description, well-known functions or constructions are not described in detail to avoid unnecessarily obscuring the subject matter of the present invention.

또한, 도면에서의 각 구성요소들의 크기는 설명을 위하여 과장될 수 있으며, 실제로 적용되는 크기를 의미하는 것은 아니다.In addition, the size of each component in the drawings may be exaggerated for the sake of explanation and does not mean a size actually applied.

도 2는 본 발명의 바람직한 실시예에 따른 칩 패키지 부재의 제조 공정을 모식적으로 나타낸 도면이다.2 is a diagram schematically illustrating a manufacturing process of a chip package member according to a preferred embodiment of the present invention.

도 2을 참조하면, 먼저, 절연층(210)을 마련한다(S10). 절연층(210)은 폴리이미드 필름(polyimide film)으로 형성될 수 있다. 절연층(210)을 마련한 후 절연층(210)에 비아홀들(112)을 형성한다(S20). 절연층(210)을 관통하여 형성된 비아홀들은 칩, 즉 LED가 실장되는 비아홀, 각 층 간의 전기적 연결을 위한 바이홀, 열 확산을 용이하게 하기 위한 열 비아홀(thermal via hole), 각 층들을 정렬하는 기준이 되는 비아홀을 포함할 수 있다. Referring to FIG. 2, first, an insulating layer 210 is prepared (S10). The insulating layer 210 may be formed of a polyimide film. After preparing the insulating layer 210, via holes 112 are formed in the insulating layer 210 (S20). Via holes formed through the insulating layer 210 may include chips, that is, via holes in which LEDs are mounted, via holes for electrical connection between layers, thermal via holes to facilitate heat diffusion, and alignment of the layers. It may include a reference via hole.

이어서, 금속층(220)을 절연층(210) 상에 라미네이트한다(S30). 상기 금속층(220)은 구리(Cu)로 이루어지는 것이 바람직하다. 그런 다음, 여러 약품 처리를 통해 표현을 활성화시킨 후, 포토 레지스트를 도포하고 노광 및 현상 공정을 수행한다. 현상공정이 완료된 후, 에칭 공정을 통해 필요한 회로를 형성하고 포토레지스트를 박리함으로써 회로패턴층(220)을 형성한다(S40). Subsequently, the metal layer 220 is laminated on the insulating layer 210 (S30). The metal layer 220 is preferably made of copper (Cu). Then, the expression is activated through various chemical treatments, then the photoresist is applied, and the exposure and development processes are performed. After the development process is completed, the circuit pattern layer 220 is formed by forming a necessary circuit through the etching process and peeling the photoresist (S40).

여기에서, 회로패턴층(220)의 상부 면은 콘택 영역(contact area)이 되며, 회로패턴층(220)의 다른 면 즉, 하부 면은 LED 패키지의 기판에 본딩된다. 그러므로, 회로패턴층(220)의 기판에 본딩되는 면은 본딩 영역(bonding area)이 된다.Here, the upper surface of the circuit pattern layer 220 becomes a contact area, and the other surface of the circuit pattern layer 220, that is, the lower surface, is bonded to the substrate of the LED package. Therefore, the surface bonded to the substrate of the circuit pattern layer 220 becomes a bonding area.

이와 같이, 공정 S10 내지 S40을 통해, 일 면에 본딩 영역을 가지고 다른 면에 콘택 영역을 갖는 회로패턴층(220)과, 회로패턴층(220)의 본딩 영역에 접착되는 절연층(210)을 포함하는 칩 패키지 부재가 제조될 수 있다. As described above, the circuit pattern layer 220 having the bonding region on one surface and the contact region on the other surface and the insulating layer 210 bonded to the bonding region of the circuit pattern layer 220 are formed through the steps S10 to S40. A chip package member including the same may be manufactured.

이어서, 칩 패키지 부재를 도금하는 공정을 수행한다. 여기에서, 도금은 전해 도금인 것이 바람직하다.Subsequently, a process of plating the chip package member is performed. Here, it is preferable that plating is electrolytic plating.

구체적으로 설명하면, 먼저 칩 패키지 부재의 절연층(210) 상에 제1 마스크층(310)을 형성하고, 상기 칩 패키지 부재를 도금한다(S50). 구체적으로, 칩 패키지 부재를 니켈(Ni)을 이용하여 제1 도금층(230)을 형성하고, 제1 도금층(230) 상에 금과 코발트의 합금으로 도금하여 제2 도금층(240)을 형성한다. 그에 따라, 마스킹된 절연층(210) 상에는 도금이 이루어지지 않고, 회로패턴층(220)의 콘택 영역 상에만 도금이 이루어져 회로패턴층(220)의 콘택 영역 상에 제1 도금층(230) 및 제2 도금층(240)이 형성된다. 이 경우, 외부에 노출되는 제2 도금층은 금과 코발트의 합금을 이용하여 형성되기 때문에 제2 도금층(240)의 경도가 향상된다. 예컨대, 제2 도금층(240)은 종래 기술에 따라 금(Au)을 이용해 형성된 경우 70 내지 90 HV의 경도를 가지지만, 본 발명에 따라 금과 코발트의 합금을 이용하여 형성될 경우 180 내지 200 HV의 경도를 나타낸다.Specifically, first, the first mask layer 310 is formed on the insulating layer 210 of the chip package member, and the chip package member is plated (S50). Specifically, the chip package member is formed of nickel (Ni) to form the first plating layer 230, and the second plating layer 240 is formed by plating with an alloy of gold and cobalt on the first plating layer 230. Accordingly, plating is not performed on the masked insulating layer 210, and plating is performed only on the contact region of the circuit pattern layer 220, thereby forming the first plating layer 230 and the first plating layer on the contact region of the circuit pattern layer 220. 2 plating layer 240 is formed. In this case, since the second plating layer exposed to the outside is formed using an alloy of gold and cobalt, the hardness of the second plating layer 240 is improved. For example, the second plating layer 240 has a hardness of 70 to 90 HV when formed using gold (Au) according to the prior art, but when formed using an alloy of gold and cobalt according to the present invention, 180 to 200 HV. Indicates the hardness.

이 경우, 회로패턴층(220)의 회로 패턴에 의해 외부에 노출된 절연층(210)은 폴리이미드 또는 수지와 같은 절연 재료로 이루어 지므로, 원칙적으로 도금되지 않는다. 그러나, 실제 도금 공정 후에, 회로패턴층(220)의 회로 패턴에 의해 외부에 노출된 절연층(210) 상에는 아주 얇게 도금층들(230,240)이 형성될 수도 있다. In this case, since the insulating layer 210 exposed to the outside by the circuit pattern of the circuit pattern layer 220 is made of an insulating material such as polyimide or resin, it is not plated in principle. However, after the actual plating process, the plating layers 230 and 240 may be formed very thinly on the insulating layer 210 exposed to the outside by the circuit pattern of the circuit pattern layer 220.

또한, 회로패턴층(220)의 제1 도금층 상에 위치된 제2 도금층(240)을 형성하는 도금 재료는 전술한 바와 같이, 금(Au)와 코발트(covalt)의 합금인데, 합금에서 금은 98%의 함유율을 나타내고 코발트는 2%의 함유율을 나타내는 것이 바람직하다. 그러나, 본 발명은 이에 한정되지 않고, 당업자에게 자명한 어떠한 함유율의 비도 가능하다. In addition, the plating material for forming the second plating layer 240 positioned on the first plating layer of the circuit pattern layer 220 is an alloy of gold (Au) and cobalt (covalt), as described above. It is preferable that the content rate of 98% and the cobalt content 2%. However, the present invention is not limited to this, and any ratio of contents apparent to those skilled in the art is possible.

이어서, 절연층(210)으로부터 제1 마스크층(310)을 분리한 후 즉, 절연층(210)으로부터 제1 마스크층(310)을 벗겨낸(stripping) 후, 회로패턴층(220) 상에 위치된 제2 도금층(140) 상에 제2 마스크층(320)을 형성하고, 상기 칩 패키지 부재를 도금한다(S60).Subsequently, after the first mask layer 310 is separated from the insulating layer 210, that is, the first mask layer 310 is peeled off from the insulating layer 210, and then, on the circuit pattern layer 220. A second mask layer 320 is formed on the positioned second plating layer 140, and the chip package member is plated (S60).

구체적으로, 칩 패키지 부재를 니켈(Ni)을 이용하여 제3 도금층(260)을 형성하고, 제3 도금층(230) 상에 금(Au)을 이용하여 도금하여 제4 도금층(270)을 형성한다. 이 경우, 절연층(210)은 전술한 바와 같이, 폴리이미드 또는 수지와 같은 절연 재료로 이루어 지므로, 절연층(210)에 대해 도금이 수행되더라도 절연층(210) 상에는 원칙적으로 도금이 이루어지지 않는다. 그에 따라, 도금은 절연층(210)의 비아홀(212)에 의해 노출된 회로패턴층(220) 상에 실행된다. 그에 따라, 절연층(210)의 비아홀(212)에 의해 노출된 회로패턴층(220) 상에 제3 도금층(260) 및 제4 도금층(270)이 형성된다. 제3 및 제4 도금층(260,270)의 형성 후에 제2 마스크층(320)은 칩 패키지 부재 즉, 제2 도금층(240)으로부터 분리되거나 벗겨진다.Specifically, the third chip layer 260 is formed of nickel (Ni) on the chip package member, and the fourth plating layer 270 is formed by plating gold using Au on the third plating layer 230. . In this case, since the insulating layer 210 is made of an insulating material such as polyimide or resin as described above, even if plating is performed on the insulating layer 210, the plating is not performed on the insulating layer 210 in principle. . Accordingly, plating is performed on the circuit pattern layer 220 exposed by the via hole 212 of the insulating layer 210. Accordingly, the third plating layer 260 and the fourth plating layer 270 are formed on the circuit pattern layer 220 exposed by the via hole 212 of the insulating layer 210. After formation of the third and fourth plating layers 260 and 270, the second mask layer 320 is separated or peeled from the chip package member, that is, the second plating layer 240.

이와 같은 공정에 의해 형성된 칩 패키지 부재는 도 4에 도시되어 있다. The chip package member formed by this process is shown in FIG.

도 3는 도 2의 제조 공정에 따라 제조된 칩 패키지 부재의 단면도를 나타낸 도면이다. 3 is a cross-sectional view illustrating a chip package member manufactured according to the manufacturing process of FIG. 2.

도 3을 참조하면, 칩 패키지 부재는 일 면에 본딩 영역을 가지며, 다른 면에 콘택 영역을 갖는 회로패턴층(220) 및 회로패턴층(220)의 본딩 영역에 접착되는 절연층(210)을 포함한다. Referring to FIG. 3, the chip package member may include a circuit pattern layer 220 having a bonding region on one surface and a contact region on the other surface, and an insulating layer 210 bonded to the bonding region of the circuit pattern layer 220. Include.

회로패턴층(220)의 콘택 영역 상에 제1 도금층(230)이 형성되어 있고, 제1 도금층(230) 상에 제2 도금층(240)이 형성되어 있다. 여기에서 제2 도금층(240)은 금과 코발트의 합금을 이용하여 형성되기 때문에 기존의 칩 패키지 부재보다 제2 도금층(240)의 경도가 향상된다. 전술한 바와 같이, 제2 도금층(240)은 금과 코발트의 합금을 이용하여 형성될 경우 180 내지 200 HV의 경도를 나타낼 수 있다.The first plating layer 230 is formed on the contact region of the circuit pattern layer 220, and the second plating layer 240 is formed on the first plating layer 230. Here, since the second plating layer 240 is formed using an alloy of gold and cobalt, the hardness of the second plating layer 240 is improved compared to the conventional chip package member. As described above, when the second plating layer 240 is formed using an alloy of gold and cobalt, the second plating layer 240 may exhibit a hardness of 180 to 200 HV.

또한, 절연층(210)의 비아홀(212)에 의해 노출된 회로패턴층(220) 상에 제3 도금층(260) 및 제4 도금층(270)이 형성된다. 전술한 바와 같이, 절연층(210)은 폴리이미드 또는 수지와 같은 절연 재료로 이루어 지므로, 원칙적으로 도금되지 않는다.In addition, the third plating layer 260 and the fourth plating layer 270 are formed on the circuit pattern layer 220 exposed by the via hole 212 of the insulating layer 210. As described above, since the insulating layer 210 is made of an insulating material such as polyimide or resin, it is not plated in principle.

도 4는 본 발명의 바람직한 실시예에 따른 칩 패키지 부재의 제조 공정의 흐름도를 나타낸다.4 shows a flowchart of a manufacturing process of a chip package member according to a preferred embodiment of the present invention.

도 2 및 4를 참조하면, 먼저, 절연층(210)을 마련한 후 절연층(210)에 비아홀들(112)을 형성한다(S20). 이어서, 금속층(220)을 절연층(210) 상에 라미네이트하고 금속층(220)을 에칭 공정에 따라 처리함으로써 회로패턴층(220)을 형성한다(S30, S40). 2 and 4, first, after forming the insulating layer 210, via holes 112 are formed in the insulating layer 210 (S20). Next, the circuit pattern layer 220 is formed by laminating the metal layer 220 on the insulating layer 210 and treating the metal layer 220 according to an etching process (S30 and S40).

여기에서, 회로패턴층(120)의 상부 면은 콘택 영역(contact area)이 되며, 회로패턴층(220)의 다른 면 즉, 하부 면은 LED 패키지의 기판에 본딩된다. 그러므로, 회로패턴층(220)의 기판에 본딩되는 면은 본딩 영역(bonding area)이 된다..Here, the upper surface of the circuit pattern layer 120 becomes a contact area, and the other surface of the circuit pattern layer 220, that is, the lower surface, is bonded to the substrate of the LED package. Therefore, the surface bonded to the substrate of the circuit pattern layer 220 becomes a bonding area.

이어서, 절연층(210) 상에 제1 마스크층(310)을 형성하고, 상기 칩 패키지 부재를 도금한다(S50). 구체적으로, 칩 패키지 부재를 니켈(Ni)을 이용하여 제1 도금층(230)을 형성하고, 제1 도금층(230) 상에 금과 코발트의 합금으로 도금하여 제2 도금층(240)을 형성한다. Subsequently, the first mask layer 310 is formed on the insulating layer 210 and the chip package member is plated (S50). Specifically, the chip package member is formed of nickel (Ni) to form the first plating layer 230, and the second plating layer 240 is formed by plating with an alloy of gold and cobalt on the first plating layer 230.

제2 도금층(240)의 형성 후, 절연층(210)으로부터 제1 마스크층(310)을 분리한다(S55). 그런 다음. 회로패턴층(220) 상에 위치된 제2 도금층(140) 상에 제2 마스크층(320)을 형성하고, 상기 칩 패키지 부재를 도금한다(S60).After the formation of the second plating layer 240, the first mask layer 310 is separated from the insulating layer 210 (S55). after that. A second mask layer 320 is formed on the second plating layer 140 positioned on the circuit pattern layer 220, and the chip package member is plated (S60).

구체적으로, 칩 패키지 부재를 니켈(Ni)을 이용하여 제3 도금층(260)을 형성하고, 제3 도금층(230) 상에 금(Au)을 이용하여 도금하여 제4 도금층(270)을 형성한다. 이 경우, 절연층(210)은 전술한 바와 같이, 폴리이미드 또는 수지와 같은 절연 재료로 이루어 지므로, 절연층(210)에 대해 도금이 수행되더라도 절연층(210) 상에는 원칙적으로 도금이 이루어지지 않는다. 그에 따라, 도금은 절연층(210)의 비아홀(212)에 의해 노출된 회로패턴층(220) 상에 실행된다. 그에 따라, 절연층(210)의 비아홀(212)에 의해 노출된 회로패턴층(220) 상에 제3 도금층(260) 및 제4 도금층(270)이 형성된다. 제3 및 제4 도금층(260,270)의 형성 후에 제2 마스크층(320)은 칩 패키지 부재 즉, 제2 도금층(240)으로부터 분리한다.Specifically, the third chip layer 260 is formed of nickel (Ni) on the chip package member, and the fourth plating layer 270 is formed by plating gold using Au on the third plating layer 230. . In this case, since the insulating layer 210 is made of an insulating material such as polyimide or resin as described above, even if plating is performed on the insulating layer 210, the plating is not performed on the insulating layer 210 in principle. . Accordingly, plating is performed on the circuit pattern layer 220 exposed by the via hole 212 of the insulating layer 210. Accordingly, the third plating layer 260 and the fourth plating layer 270 are formed on the circuit pattern layer 220 exposed by the via hole 212 of the insulating layer 210. After the formation of the third and fourth plating layers 260 and 270, the second mask layer 320 is separated from the chip package member, that is, the second plating layer 240.

한편, 본 실시예에서는 절연층(210) 상에 제1 마스크층(310)을 형성한 후 칩 패키지 부재를 니켈(Ni)을 이용하여 도금한다. 다른 실시예에 따르면, 절연층(210)이나 회로패턴층(220) 상에 마스크층을 형성하기 전에 칩 패키지 부재를 니켈을 이용하여 도금할 수 있다. 이 경우, 회로패턴층(220) 상에 제1 금속층(230)이 형성되고, 동시에 절연층(210)의 비아홀(212)에 의해 노출된 회로패턴층(220) 상에 제3 금속층(260)이 형성된다. 그에 따라, 도 4의 실시예보다 도금 공정이 1번 적게 수행될 수 있다. 또한, 본 실시예에서 공정 S50 및 S60의 실행 순서는 소정의 조건 또는 당업자에 의해 서로 바뀔 수 있다.In the present exemplary embodiment, after forming the first mask layer 310 on the insulating layer 210, the chip package member is plated using nickel (Ni). According to another embodiment, the chip package member may be plated using nickel before forming the mask layer on the insulating layer 210 or the circuit pattern layer 220. In this case, the first metal layer 230 is formed on the circuit pattern layer 220, and the third metal layer 260 is formed on the circuit pattern layer 220 exposed by the via hole 212 of the insulating layer 210. Is formed. Accordingly, the plating process may be performed one time less than the embodiment of FIG. 4. In addition, in this embodiment, the execution order of steps S50 and S60 may be interchanged by predetermined conditions or by those skilled in the art.

이와 같이, 회로패턴층의 콘택 영역을 금과 코발트의 합금으로 도금함으로써, 즉, 회로패턴층 상에 위치하며 칩 패키지 부재의 외부에 노출된 도금층을 코발트가 함유된 금속을 이용하여 형성함으로써 그 경도가 향상되어 외부 스트레스에 강한 칩 패키지를 생성할 수 있다. 회로패턴층의 콘택 영역을 금과 코발트의 합금으로 도금함으로써 콘택 영역의 민감도(Sensitivity)가 향상될 수 있다.In this way, the contact area of the circuit pattern layer is plated with an alloy of gold and cobalt, that is, the plating layer located on the circuit pattern layer and exposed to the outside of the chip package member is formed using a metal containing cobalt so that its hardness is increased. Can be improved to create a chip package resistant to external stress. Sensitivity of the contact region may be improved by plating the contact region of the circuit pattern layer with an alloy of gold and cobalt.

전술한 바와 같은 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였다. 그러나 본 발명의 범주에서 벗어나지 않는 한도 내에서는 여러 가지 변형이 가능하다. 본 발명의 기술적 사상은 본 발명의 전술한 실시예에 국한되어 정해져서는 안 되며, 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.In the foregoing detailed description of the present invention, specific examples have been described. However, various modifications are possible within the scope of the present invention. The technical spirit of the present invention should not be limited to the above-described embodiments of the present invention, but should be determined by the claims and equivalents thereof.

210: 절연층 220: 회로패턴층
230: 제1 도금층 240: 제2 도금층
260: 제3 도금층 270: 제4 도금층210: insulating layer 220: circuit pattern layer
230: first plating layer 240: second plating layer
260: third plating layer 270: fourth plating layer

Claims (8)

일 면에 본딩 영역을 가지고 다른 면에 콘택 영역을 갖는 회로패턴층과, 상기 회로패턴층의 본딩 영역에 접착되는 절연층을 포함하는 칩 패키지 부재를 형성하며;
상기 칩 패키지 부재의 절연층 상에 제1 마스크층을 형성하며;
상기 칩 패키지 부재에 대해 제1 금속을 이용하여 도금을 수행하고, 상기 제1 마스크층을 상기 절연층으로부터 분리하며;
상기 회로패턴층 상에 제2 마스크층을 형성하며;
상기 칩 패키지 부재에 대해 제2 금속을 이용하여 도금을 수행하는 것을 포함하는 칩 패키지 부재 제조 방법.Forming a chip package member including a circuit pattern layer having a bonding region on one side and a contact region on the other side, and an insulating layer bonded to the bonding region of the circuit pattern layer;
Forming a first mask layer on the insulating layer of the chip package member;
Plating the chip package member using a first metal, and separating the first mask layer from the insulating layer;
Forming a second mask layer on the circuit pattern layer;
And chipping the chip package member using a second metal. 제1항에 있어서,
상기 제1 금속은 금과 코발트의 합금인 칩 패키지 부재 제조 방법.The method of claim 1,
And the first metal is an alloy of gold and cobalt. 제1항에 있어서,
상기 제2 금속은 금인 칩 패키지 부재 제조 방법.The method of claim 1,
And said second metal is gold. 제1항에 있어서,
상기 제1 마스크층을 형성한 후 제3 금속을 이용하여 도금을 수행하는 것을 더 포함하는 칩 패키지 부재 제조 방법.The method of claim 1,
The method of claim 1, further comprising performing plating using a third metal after forming the first mask layer. 제4항에 있어서,
상기 제2 마스크층을 형성한 후 제3 금속을 이용하여 도금을 수행하는 것을 더 포함하는 칩 패키지 부재 제조 방법.5. The method of claim 4,
And forming a second mask layer and then performing plating using a third metal. 제5항에 있어서,
상기 제3 금속은 니켈인 칩 패키지 부재 제조 방법.The method of claim 5,
And the third metal is nickel. 일 면에 본딩 영역을 가지고 다른 면에 콘택 영역을 갖는 회로패턴층과, 상기 회로패턴층의 본딩 영역에 접착되며 비아홀이 형성된 절연층을 포함하는 칩 패키지 부재로서,
상기 회로패턴층의 콘택 영역 상에 니켈을 이용하여 형성된 제1 도금층;
상기 제1 도금층 상에 니켈과 금의 합금을 이용하여 형성된 제2 도금층;
상기 절연층의 비아홀에 의해 노출된 회로패턴층 상에 니켈을 이용하여 형성된 제3 도금층; 및
상기 제3 도금층 상에 금을 이용하여 형성된 제4 도금층을 포함하는 칩 패키지 부재.A chip package member comprising a circuit pattern layer having a bonding region on one side and a contact region on the other side, and an insulating layer bonded to the bonding region of the circuit pattern layer and having via holes formed therein.
A first plating layer formed of nickel on the contact region of the circuit pattern layer;
A second plating layer formed on the first plating layer by using an alloy of nickel and gold;
A third plating layer formed of nickel on the circuit pattern layer exposed by the via hole of the insulating layer; And
The chip package member comprising a fourth plating layer formed using gold on the third plating layer. 제7항에 있어서, 상기 니켈과 금의 합금에서 금은 98%의 함유율을 나타내고, 코발트는 2%의 함유율을 나타내는 칩 패키지 부재.8. The chip package member of claim 7, wherein in the alloy of nickel and gold, gold represents 98% content and cobalt represents 2% content.
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