KR20120090972A - A method for manufacturing a semiconductor device - Google Patents

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구니히꼬 스즈끼
?뻬이 야마자끼
다까히로 쯔지
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

안정적인 전기 특성을 갖는 산화물 반도체층을 이용한 신뢰성이 높은 박막 트랜지스터를 제공하는 것이 목적이다. The reliability using an oxide semiconductor layer having a stable electric property It is an object to provide a high thin film transistor. 산화물 반도체층을 이용하는 박막 트랜지스터에서, BT 시험 전후의 박막 트랜지스터의 임계 전압의 변화량은 2 V 이하, 바람직하게는 1.5 V 이하, 더욱 바람직하게는 1 V 이하가 되도록 함으로써, 신뢰성이 높고 안정적인 전기 특성을 갖는 반도체 장치가 제조될 수 있다. In the thin film transistor using the oxide semiconductor layer, by making the change amount of the threshold voltage of the thin film transistor before and after the BT test is 2 V or less, preferably 1.5 V or less, more preferably 1 V or less, is highly reliable and stable electrical properties having a semiconductor device can be manufactured. 특히, 반도체 장치의 일 실시예인 표시 장치에서, 임계 전압 변화에 기인한 표시 불균형 등의 오동작이 저감될 수 있다. In particular, in one embodiment of the semiconductor device shown towing device, a malfunction, such as a display imbalance due to the threshold voltage variation it can be reduced.

Description

반도체 장치의 제조 방법{A METHOD FOR MANUFACTURING A SEMICONDUCTOR DEVICE} A method for manufacturing a semiconductor device {A METHOD FOR MANUFACTURING A SEMICONDUCTOR DEVICE}

본 발명은 산화물 반도체를 포함하는 반도체 장치 및 그 제조 방법에 관한 것이다. The present invention relates to a semiconductor device and a manufacturing method including the oxide semiconductor.

본 명세서에서, 반도체 장치란, 반도체 특성을 이용하여 기능할 수 있는 모든 장치를 말하며, 전기-광학 장치, 반도체 회로, 및 전자 장치는 모두 반도체 장치임에 주목한다. In this specification, a semiconductor device refers to refers to any device which can function by using semiconductor characteristics, and electro-optical devices, semiconductor circuits, and electronic devices are all semiconductor devices being noted.

최근, 절연 표면을 갖는 기판 위에 형성된 (수 나노미터 내지 수백 나노미터의 두께를 갖는) 반도체 박막을 이용해 박막 트랜지스터(TFT)를 제조하는 기술이 주목받고 있다. Recently, it formed on a substrate having an insulating surface (the number of a thickness of a nanometer to several hundred nanometers) using a semiconductor thin film has received attention in the technique for manufacturing a thin film transistor (TFT). 박막 트랜지스터는 IC나 전기-광학 장치 등의 전자 장치에 넓게 응용되며, 특히 화상 표시 장치의 스위칭 소자로서 이용될 박막 트랜지스터의 개발이 시급해지고 있다. The thin film transistor IC or electrical - is widely applied to electronic devices such as optical devices, in particular, becomes a development of the thin film transistor is used as switching elements of image display device urgent. 다양한 응용을 위해 다양한 금속 산화물이 이용되고 있다. There are a variety of metal oxides are used for a variety of applications. 산화 인듐은 잘 알려진 재료이며 액정 디스플레이 등에 필요한 투명 전극 재료로서 이용되고 있다. Indium oxide is a well-known material and is used as the transparent electrode material is required for a liquid crystal display.

일부 금속 산화물은 반도체 특성을 가진다. Some metal oxides have semiconductor characteristics. 이러한 반도체 특성을 갖는 금속 산화물의 예로서는, 산화 텅스텐, 산화 주석, 산화 인듐, 산화 아연 등이 포함된다. Examples of the metal oxide having such a semiconductor characteristic, include tungsten oxide, tin oxide, indium oxide, zinc oxide and the like. 이러한 반도체 특성을 갖는 금속 산화물을 이용하여 채널 형성 영역이 형성되는 박막 트랜지스터가 이미 알려져 있다(특허 문헌 1 및 2). The use of a metal oxide having semiconductor characteristics and a thin film transistor that is a channel formation region is formed has been known (Patent Documents 1 and 2).

(특허 문헌 1) 일본 공개 특허 출원 제2007-123861호 [Patent Document 1] Japanese Laid-Open Patent Application No. 2007-123861 (특허 문헌 2) 일본 공개 특허 출원 제2007-96055호 [Patent Document 2] Japanese Laid-Open Patent Application No. 2007-96055

산화물 반도체에 채널 형성 영역이 제공된 박막 트랜지스터의 전계 효과 이동도는, 아몰퍼스(amorphous) 실리콘을 이용한 박막 트랜지스터의 전계 효과 이동도보다 높다. A field-effect thin film transistor of a channel formation region provided on the oxide semiconductor mobility, amorphous (amorphous) The field effect mobility of a thin film transistor using Si also higher than that.

이러한 산화물 반도체를 이용해 유리 기판, 플라스틱 기판 등에 박막 트랜지스터를 제조하고, 액정 디스플레이, 전계발광 표시 장치, 및 전자 페이퍼 등의 표시 장치에 응용하는 것이 기대되고 있다. Using such an oxide semiconductor to manufacture a thin film transistor such as a glass substrate, a plastic substrate and, applied to the display device such as a liquid crystal display, electroluminescence display, and an electronic paper is expected.

액티브 매트릭스 표시 장치에서는, 회로에 포함된 박막 트랜지스터의 전기 특성이 중요하고 표시 장치의 성능은 박막 트랜지스터의 전기 특성에 의존한다. In the active matrix display device, the critical electrical properties of the thin film transistor included in the circuit, and performance of the display device depends on the electric characteristics of the thin film transistor. 박막 트랜지스터의 전기 특성 중에서, 임계 전압(V th )이 특히 중요하다. Among the electric characteristics of the thin film transistor, the threshold voltage (V th) is particularly important. 전계 효과 이동도가 높아도 임계 전압이 높거나 음이면, 회로를 제어하는 것이 어렵다. The field effect mobility nopahdo If the threshold voltage is high or negative, it is difficult to control the circuit. 박막 트랜지스터가 높은 임계 전압과 임계 전압의 높은 절대값을 갖는 경우, 그 박막 트랜지스터는 낮은 전압에서 구동될 때 스위칭 기능을 수행하지 못하고 부하(load)가 될 우려가 있다. When a thin film transistor having a high threshold voltage and the absolute value of the high threshold voltage, the thin film transistor may be a concern does not perform the switching function when it is driven at a low voltage load (load). 또, 임계 전압이 음인 경우, 게이트 전압이 0 V이더라도 소스 전극과 드레인 전극 사이에 전류가 흐르는 경향이 있다, 즉, 박막 트랜지스터는 소위 노멀리-온(normally-on) 상태에 있는 경향이 있다. Also, if the threshold voltage is negative, the gate voltage tends to flow a current between 0 V even if the source electrode and the drain electrode, that is, the thin film transistor is a so-called normally-there is a tendency that the on (normally-on) state.

n채널형 박막 트랜지스터의 경우, 게이트 전압으로서 양의 전압을 인가한 후에만 채널이 형성되어 드레인 전류가 흐르는 것이 바람직하다. For the n-channel type thin-film transistor, only after applying a positive voltage as the gate voltage of the channel it is formed it is preferred that the drain current flows. 구동 전압을 증가시키지 않으면 채널이 형성되지 않는 트랜지스터나, 음의 전압 상태에서도 채널이 형성되어 드레인 전류가 흐르는 트랜지스터는, 회로에 이용되는 박막 트랜지스터로서는 적합하지 않다. Without increasing the driving voltage transistor that is the channel is not formed or, a channel in a negative voltage state is formed in the transistor, the drain current is flowing, is not suitable as the thin film transistor used in the circuit.

반도체 장치의 회로에 포함되는 트랜지스터의 특성 변동폭(변화량)이 큰 경우, 그 임계 전압의 변동 때문에 오동작이 발생할 수 있다. If characteristic variation width (variation) of the transistors included in the circuit of the semiconductor device is large, a malfunction may occur due to variation in the threshold voltage.

특히, 액정 표시 장치에서는, 개개의 소자들간에 임계 전압이 크게 변동하는 경우, 그 임계 전압의 변동에 기인하는 표시 불균형 등의 오동작이 발생할 수 있다. In particular, in the liquid crystal display device, when the threshold voltage is greatly varied between the individual elements, it can cause a malfunction such as a display imbalance caused by the variation in the threshold voltage.

또한, 발광 소자를 포함하는 표시 장치에서도, 화소 전극에 일정한 전류가 흐르도록 배열된 TFT(구동 회로의 TFT 또는 화소에 배치된 발광 소자에 전류를 공급하는 TFT)의 온 전류 (I on )가 크게 변동하는 경우, 표시 화면에서 휘도의 변동 등의 오동작이 발생할 수 있다. Also in the display device including the light emitting device, the on-state current (I on) of (a TFT for supplying a current to a light emitting device disposed on the TFT, or pixel of the drive circuit), a TFT array so that a constant current flows to the pixel electrode greatly when fluctuations, can cause a malfunction such as a variation in brightness of the display screen.

본 발명의 일 실시예의 목적은, 장기간 안정적으로 동작하는 박막 트랜지스터 및 그 박막 트랜지스터를 이용하는 반도체 장치를 제공하는 것이다. One embodiment of an object of the present invention to provide a semiconductor device using the thin film transistor and the thin-film transistor that operates stably for a long period of time.

본 명세서에서 개시되는 본 발명의 일 실시예는 반도체 장치이다. One embodiment of the invention disclosed herein is a semiconductor device. 이 반도체 장치는, 절연 표면을 갖는 기판 위의 게이트 전극층; The semiconductor device includes a gate electrode layer over a substrate having an insulating surface; 상기 게이트 전극층 위의 게이트 절연층; A gate insulating layer over the gate electrode layer; 상기 게이트 절연층 위의 산화물 반도체층; An oxide semiconductor layer on said gate insulating layer; 상기 산화물 반도체층 위의 소스 전극층 및 드레인 전극층; The oxide semiconductor layer source electrode and a drain electrode layer of the above; 상기 게이트 절연층, 상기 산화물 반도체층, 및 소스 전극층 및 드레인 전극층 위의, 상기 산화물 반도체층의 일부와 접하는 절연층을 포함한다. It includes the gate insulating layer, the oxide semiconductor layer, and an insulating layer in contact with the upper source electrode and a drain electrode layer, and the portion of the oxide semiconductor layer.

본 명세서에서 개시되는 본 발명의 일 실시예는 반도체 장치의 제조 방법이다. One embodiment of the invention disclosed herein is a method for manufacturing a semiconductor device. 이 반도체 장치의 제조 방법은, 절연 표면을 갖는 기판 위에 게이트 전극층을 형성하는 단계; Method of manufacturing a semiconductor device, comprising: forming a gate electrode layer over a substrate having an insulating surface; 상기 게이트 전극층 위에 게이트 절연층을 형성하는 단계; Forming a gate insulating layer over the gate electrode layer; 상기 게이트 절연층 위에 산화물 반도체층을 형성하는 단계; Forming an oxide semiconductor layer over the gate insulating layer; 상기 산화물 반도체층의 형성 후에 제1 열 처리를 수행하는 단계; Performing a first heat treatment after the formation of the oxide semiconductor layer; 상기 산화물 반도체층 위에 소스 전극층 및 드레인 전극층을 형성하는 단계; Forming a source electrode and a drain electrode layer over the oxide semiconductor layer; 상기 게이트 절연층, 상기 산화물 반도체층, 및 소스 전극층 및 드레인 전극층 위에, 상기 산화물 반도체층의 일부와 접하는 절연층을 형성하는 단계; Comprising: on the gate insulating layer, the oxide semiconductor layer, and a source electrode and a drain electrode layer, forming an insulating layer in contact with a portion of the oxide semiconductor layer; 및 상기 절연층의 형성 후에 제2 열 처리를 수행하는 단계를 포함한다. And performing a second heat treatment after the formation of the insulating layer.

제1 열 처리는 질소 분위기 또는 희가스 분위기에서 수행하는 것이 바람직하다는 점에 주목한다. First heat treatment is noted that preferably carried out in a nitrogen atmosphere or a rare gas atmosphere. 또한, 제1 열 처리는 처리시의 최고 온도가 350℃ 이상 750℃ 이하인 조건하에서 수행하는 것이 바람직하다. In addition, the first heat treatment is preferably carried out under the maximum temperature is not more than 750 ℃ ​​than 350 ℃ conditions at the time of treatment. 본 명세서에서 온도 조절시에 발생하는 소위 오버슛 부분의 온도는 최고 온도로서 포함되지 않는다는 점에 주목한다. So-called temperature of the overshoot portion generated at the time of temperature control in the present specification is to be noted that it is not included as a maximum temperature.

제2 열 처리는, 대기 분위기, 산소 분위기, 질소 분위기 또는 희가스 분위기에서 수행하는 것이 바람직하다. Second heat treatment is preferably carried out in an air atmosphere, oxygen atmosphere, nitrogen atmosphere or rare gas atmosphere. 또한, 제2 열 처리는 100℃ 이상, 제1 열 처리의 최고 온도 이하의 온도에서 수행하는 것이 바람직하다. In addition, the second heat treatment is preferably carried out at a temperature of less than 100 ℃, a first highest temperature of the heat treatment.

상기 구조를 이용하여, 전술된 목적들 중 적어도 하나가 달성된다. Using the above structure, at least one of the above objectives are achieved.

본 명세서에서 이용되는 산화물 반도체는, InMO 3 (ZnO) m (m>0)로 표현되는 박막으로 형성되고, 이 박막을 산화물 반도체층으로서 이용한 박막 트랜지스터가 제조된다. An oxide semiconductor used in this specification is formed into a thin film represented by InMO 3 (ZnO) m (m > 0), the thin film is made of a thin film transistor using an oxide semiconductor layer. m은 항상 정수인 것은 아님에 주목한다. m is always pay attention to not necessarily an integer. M은, Ga, Fe, Ni, Mn 및 Co로부터 선택된 하나의 금속 원소 또는 복수의 금속 원소를 나타낸다는 점에 주목한다. M is noticed that the Ga, Fe, Ni, represents one of a metal element or a plurality of metal elements selected from Mn and Co. 예로서, M은 Ga이거나, Ga에 추가하여 상기 금속 원소를 포함할 수 있으며, 예를 들어, M은 Ga 및 Ni이거나, Ga 및 Fe일 수 있다. By way of example, or M is Ga, In addition to Ga may include the metal element, for example, M may be Ga and Ni or, Ga and Fe. 게다가, 상기 산화물 반도체에 있어서, 일부 경우에는, M으로서 포함되는 금속 원소 외에도, 불순물 원소로서 Fe, Ni 등의 천이 금속 또는 천이 금속의 산화물이 포함된다. In addition, in the above oxide semiconductor, in some cases, it includes the metal elements in addition to, a transition metal or oxide of a transition metal such as Fe, Ni as an impurity element contained as M. 본 명세서에 있어서, 조성식이 InMO 3 (ZnO) m (m>0)로 표현되는 산화물 반도체층 중에서, M으로서 Ga를 포함하는 조성식의 산화물 반도체를 In-Ga-Zn-O계 산화물 반도체라고 부르며, In-Ga-Zn-O계 산화물 반도체의 박막을 In-Ga-Zn-O계 비-단결정 층이라고 부른다. In the present specification, it called the composition formula is InMO 3 (ZnO) m (m > 0) from among the oxide semiconductor layers, the oxide-based semiconductor of the composition formula containing Ga as M In-Ga-ZnO oxide semiconductor represented by a, It referred to as a single crystal layer, a Ga-Zn-O-based-in oxide semiconductor thin film of the in-Ga-Zn-O-based non.

그 외에도, 산화물 반도체층에 대해, In-Sn-Zn-O-계의 산화물 반도체; In addition, for the oxide semiconductor layer, In-Sn-Zn-O- based oxide semiconductor; In-Al-Zn-O-계의 산화물 반도체; In-Al-Zn-O- based oxide semiconductor; Sn-Ga-Zn-O-계의 산화물 반도체; -Ga-Zn-O- based Sn oxide semiconductor; Al-Ga-Zn-O-계의 산화물 반도체; -Ga-Zn-O- based Al oxide semiconductor; Sn-Al-Zn-O-계의 산화물 반도체; Sn-Al-Zn-O- based oxide semiconductor; In-Zn-O-계의 산화물 반도체; In-Zn-O- based oxide semiconductor; Sn-Zn-O-계의 산화물 반도체; Sn-Zn-O- based oxide semiconductor; Al-Zn-O-계의 산화물 반도체; Al-Zn-O- based oxide semiconductor; In-Ga-O-계의 산화물 반도체; In-Ga-O- based oxide semiconductor; In-O-계의 산화물 반도체; Oxide semiconductor of In-O- type; Sn-O-계의 산화물 반도체; The oxide semiconductor of the Sn-based O-; Zn-O-계의 산화물 반도체를 이용할 수 있다. It may use the oxide semiconductor of the Zn-O- based. 산화물 반도체층에 산화 규소가 포함될 수도 있다. The oxide semiconductor layer may contain silicon oxide. 결정화를 저해하는 산화 규소(SiO x ( X >0))를 산화물 반도체층에 추가하면, 제조 공정에서 산화물 반도체층의 형성 후에 열 처리를 수행할 때 산화물 반도체층의 결정화가 억제될 수 있다. Adding a silicon oxide (SiO x (X> 0) ) to inhibit crystallization, the oxide semiconductor layer, the crystallization of the oxide semiconductor layer can be suppressed when performing a heat treatment after the formation of the oxide semiconductor layer in the manufacturing process. 산화물 반도체층은 아몰퍼스인 것이 바람직하지만 부분적으로 결정화되어도 좋다는 점에 주목한다. The oxide semiconductor layer should be noted that good crystallization in the preferred amorphous but partially.

산화물 반도체는 바람직하게는 In을 포함하고, 더 바람직하게는 In 및 Ga를 포함한다. The oxide semiconductor is preferably at, and more preferably includes In including In and Ga. I형(진성) 산화물 반도체를 얻기 위해서는, 탈수화 또는 탈수소화가 효과적이다. In order to obtain an I-type (intrinsic) semiconductor oxide, a dehydration or dehydrogenation painter effective.

열 처리 조건이나 산화물 반도체의 재료에 따라, 산화물 반도체층의 상태는 아몰퍼스 상태로부터 미정질 상태나 다결정 상태로 변한다. Depending on the heat treatment conditions and the material of the oxide semiconductor, the state of the oxide semiconductor layer is changed to a microcrystalline state or a polycrystalline state from the amorphous state. 산화물 반도체층의 상태가 아몰퍼스 상태로부터 미정질 상태나 다결정 상태로 변하더라도, TFT로서의 스위칭 특성을 얻을 수 있다. Even if the state of the oxide semiconductor layer is changed to a microcrystalline state or a polycrystalline state from the amorphous state, it is possible to obtain characteristics as a switching TFT.

임계 전압에서의 변동이 작고 장기간 안정적인 전기 특성을 갖는 박막 트랜지스터를 제공할 수 있다. This variation in threshold voltage is small it is possible to provide a thin film transistor having a long-term stable electrical characteristics. 따라서, 양호한 전기 특성을 갖는 신뢰성이 높은 박막 트랜지스터를 포함하는 반도체 장치를 제공할 수 있다. Thus, the reliability with good electrical properties it is possible to provide a semiconductor device including a thin film transistor high.

첨부된 도면에서: In the accompanying drawings:
도 1a 내지 도 1d는 반도체 장치의 제조 단계를 나타낸다; Figure 1a to 1d show the manufacturing steps of the semiconductor device;
도 2는 반도체 장치를 나타낸다; 2 shows a semiconductor device;
도 3a 내지 도 3c는 반도체 장치를 나타낸다; Figures 3a to 3c shows a semiconductor device;
도 4a 및 도 4b는 산화물 반도체층에서 수소의 농도를 나타낸다; Figures 4a and 4b represent a hydrogen concentration in the oxide semiconductor layer;
도 5의 (a1) 및 도 5의 (a2)는 산화물 반도체층의 HO 이온 강도를 나타내고, 도 5의 (b1) 및 도 5의 (b2)는 산화물 반도체층의 H 2 O의 이온 강도를 나타낸다; Figure 5 (a1) and 5 of the (a2) represents a HO ionic strength of the oxide semiconductor layer, (b1) of FIG. 5 and (b2) of Figure 5 shows the ionic strength of the H 2 O in the oxide semiconductor layer .;
도 6a 내지 도 6f는 산화물 반도체로부터 물 분자가 제거되는 메커니즘의 분석 결과를 나타낸다; Figure 6a through Figure 6f shows an analysis of the mechanism by which water molecules are removed from the oxide semiconductor;
도 7a 및 도 7b는 반도체 장치의 블록도이다; Figures 7a and 7b is a block diagram of a semiconductor device;
도 8a 및 도 8b는 각각 신호선 구동 회로의 회로도 및 타이밍도이다; Figures 8a and 8b is a circuit diagram and timing of each signal line driving circuit;
도 9a 내지 도 9d는 시프트 레지스터의 구조의 회로도이다; Figure 9a through 9d is a circuit diagram of the structure of the shift register;
도 10a 및 도 10b는 각각 시프트 레지스터의 회로도 및 타이밍도이다; Figs. 10a and 10b is a circuit diagram and timing of each shift register;
도 11의 (a1), 도 11의 (a2), 및 도 11의 (b)는 반도체 장치를 나타낸다; (B) the (a1), (a2) of Fig. 11 of Figure 11, and Figure 11 shows a semiconductor device;
도 12는 반도체 장치를 나타낸다; 12 shows a semiconductor device;
도 13은 반도체 장치를 나타낸다; 13 shows a semiconductor device;
도 14는 화소 등가 회로는 나타낸다; Figure 14 illustrates a pixel equivalent circuit;
도 15a 내지 도 15c는 반도체 장치를 나타낸다; Figure 15a to Figure 15c shows a semiconductor device;
도 16a 및 도 16b는 반도체 장치를 나타낸다; Figure 16a and 16b shows a semiconductor device;
도 17은 반도체 장치를 나타낸다; 17 illustrates a semiconductor device;
도 18은 반도체 장치를 나타낸다; 18 shows a semiconductor device;
도 19는 반도체 장치를 나타낸다; 19 illustrates a semiconductor device;
도 20은 반도체 장치의 구조를 나타내는 회로도이다; 20 is a circuit diagram showing a structure of a semiconductor device;
도 21은 반도체 장치를 나타낸다; 21 shows a semiconductor device;
도 22는 반도체 장치를 나타낸다; 22 shows a semiconductor device;
도 23은 반도체 장치를 나타낸다; Figure 23 illustrates a semiconductor device;
도 24는 반도체 장치의 구조를 나타내는 회로도이다; 24 is a circuit diagram showing a structure of a semiconductor device;
도 25는 전자 서적 리더의 예를 나타낸다; 25 shows an example of an electronic book reader;
도 26a 및 도 26b는 각각 텔레비젼 세트 및 디지털 포토 프레임의 예를 나타낸다; Figure 26a and Figure 26b each show an example of a television set and a digital photo frame;
도 27a 및 도 27b는 게임 기기의 예를 나타낸다; Figure 27a and Figure 27b shows an example of a game machine;
도 28a 및 도 28b는 각각 휴대형 컴퓨터 및 휴대 전화기의 예를 나타낸다; Figure 28a and Figure 28b shows an example of each of a portable computer and a mobile phone;
도 29는 V th 를 정의하는 그래프이다; 29 is a graph defining the V th;
도 30a 및 도 30b는 예 1의 박막 트랜지스터에 수행되는 BT 시험 결과를 나타낸다; Figure 30a and Figure 30b represents the BT test is performed in the transistor of Example 1;
도 31a 및 도 31b는 종래의 박막 트랜지스터에 수행되는 BT 시험 결과를 나타낸다. Figure 31a and Figure 31b shows the BT test is performed in a conventional thin film transistor.

본 발명의 실시를 위한 최상의 모드 Best Mode for Carrying Out the invention

이하에서부터, 본 발명의 실시예들 및 예가 첨부된 도면들을 참조하여 상세히 설명될 것이다. From the following, embodiments of the present invention and examples will be described in detail with reference to the accompanying drawings. 그러나, 본 발명은 이하의 설명으로만 제한되는 것은 아니며, 당업자라면 본 명세서에서 개시된 형태들과 세부사항들이 본 발명의 사상과 범위로부터 벗어나지 않고 다양한 방식으로 수정될 수 있다는 것을 용이하게 이해할 것이다. However, the present invention is not limited to the following description, it will be readily appreciated that one of ordinary skill in the art may be modified in various ways without departing from the disclosed forms and details are the spirit and scope of the invention herein. 따라서, 본 발명은 실시예들 및 예의 설명으로만 제한되는 것으로 해석되어서는 안 된다. Accordingly, it is not to be construed as the present invention is limited to the embodiments and the description.

(실시예 1) (Example 1)

본 실시예에서는, 도 1d에 나타낸 박막 트랜지스터(150)의 제조 방법의 일 실시예가, 박막 트랜지스터 제조 단계를 나타내는 단면도인 도 1a 내지 도 1d를 참조하여 설명된다. In this embodiment, the process for producing an embodiment of the thin film transistor 150 shown in Fig. 1d, is described with reference to the Figure 1a to 1d a cross-sectional view showing a thin film transistor fabrication steps. 박막 트랜지스터(150)는 채널-에칭형 구조라 불리는 바텀-게이트 구조를 가진다. A thin film transistor 150 has a channel-gate has a structure called a bottom-type etching gujora.

우선, 절연 표면을 갖는 기판(100) 위에, 포토마스크를 이용해 포토리소그래피 공정을 통해 게이트 전극층(101)이 제공된다. First, a gate electrode layer 101 is provided through a photolithography process using a photomask on a substrate 100 having an insulating surface. 레지스트 마스크는 잉크젯법으로 형성될 수 있다는 점에 주목한다. The resist mask is noted that can be formed by the inkjet method. 레지스트 마스크를 잉크젯법으로 형성하면 포토마스크가 필요하지 않아, 제조 비용이 감소된다. When forming a resist mask by the inkjet method it does not require a photomask, and the manufacturing cost is reduced.

기판(100)으로서는 유리 기판을 이용하는 것이 바람직하다. Substrate 100 as it is preferred to use a glass substrate. 이후에 수행되는 열 처리의 온도가 높은 경우, 변형점이 730℃ 이상인 유리 기판을 기판(100)으로서 이용하는 것이 바람직하다. When the temperature of heat treatment performed after high, it is preferred to use a glass substrate or more strain point 730 ℃ as the substrate 100. The 또한, 기판(100)의 재료로서, 예를 들어, 알루미노실리케이트 유리(aluminosilicate glass), 알루미노보로실리케이트 유리 또는 바륨 보로실리케이트 유리 등의 유리 재료가 이용된다. Further, as a material of the substrate 100, for example, the alumino-silicate glass (aluminosilicate glass), aluminosilicate glass such as silicate glass novo or barium borosilicate glass material is used. 유리 기판이 산화 붕소(B 2 O 3 )보다 산화 바륨(BaO)을 더 많이 포함하면, 더 실용적인 내열성 유리를 얻을 수 있다는 점에 주목한다. It is noted that the glass substrate is boron oxide (B 2 O 3) than when contained more of the barium oxide (BaO), to obtain a more practical heat-resistant glass. 따라서, B 2 O 3 보다 BaO를 더 많이 포함한 유리 기판을 이용하는 것이 바람직하다. Therefore, it is preferable to use a glass substrate, including more than the BaO B 2 O 3.

유리 기판(100) 대신에, 세라믹 기판, 석영 유리 기판, 석영 기판, 또는 사파이어 기판 등의 절연체로 형성된 기판을 이용할 수도 있다는 점에 주목한다. It is noted that in place of the glass substrate 100, a ceramic substrate, a quartz glass substrate, may be used a substrate formed of an insulating material such as a quartz substrate, or a sapphire substrate. 또한, 결정화된 유리 등을 이용할 수 있다. In addition, it is possible to use a crystallized glass, or the like.

기판(100)과 게이트 전극층(101) 사이에 기초층의 역할을 하는 절연층을 제공할 수도 있다. It may be provided with an insulating layer acting as the base layer between the substrate 100 and the gate electrode layer (101). 기초층은 기판(100)으로부터의 불순물 원소의 확산을 방지하는 기능을 갖고 있고, 질화 규소층, 산화 규소층, 질화 산화 규소층, 및 산화 질화 규소층 중 하나 이상을 포함하는 단층 구조 또는 적층 구조를 갖도록 형성될 수 있다. The base layer is a single layer structure or a layered structure including, and has a function of preventing diffusion of impurity elements from the substrate 100, a silicon nitride layer, a silicon oxide layer, a silicon nitride oxide layer, and one or more of the oxidation silicon nitride layer so as to have a can be formed.

염소 또는 불소 등의 할로겐 원소를 기초층에 포함시키면, 기판(100)으로부터의 불순물 원소의 확산을 방지하는 기능을 더욱 높일 수 있다. , Incorporation of a halogen element such as chlorine or fluorine at the base layer can further enhance the function of preventing diffusion of impurity elements from the substrate (100). 기초층에 포함되는 할로겐 원소의 농도의 피크는, SIMS(2차 이온 질량 분석계)에 의해 측정되며, 1 x 10 15 cm -3 내지 1 x 10 20 cm -3 의 범위에 있다. The concentration of the halogen element contained in the base layer is the peak, measured by the SIMS (Secondary Ion Mass Spectrometry 2), in the range of 1 x 10 15 cm -3 to 1 x 10 20 cm -3.

게이트 전극층(101)으로서는 금속 도전층을 이용할 수 있다. As the gate electrode layer 101 may be used for the metal conductive layer. 금속 도전층의 재료로서는, 알루미늄(Al), 크롬(Cr), 구리(Cu), 탄탈룸(Ta), 티타늄(Ti), 몰리브덴(Mo), 및 텅스텐(W)으로부터 선택된 원소, 전술한 원소를 포함하는 합금, 이들 원소를 조합하여 포함하는 합금 등을 이용하는 것이 바람직하다. As a material of the metal conductive layer, aluminum (Al), chromium (Cr), copper (Cu), tantalum (Ta), titanium (Ti), molybdenum (Mo), and the selected element, the above-described elements from tungsten (W) to use an alloy, such as alloy comprising a combination of these elements, including preferred. 예를 들어, 티타늄층 위에 알루미늄층이 적층되고 그 알루미늄층 위에 티타늄층이 적층된 3층의 적층 구조, 또는 몰리브덴층 위에 알루미늄층이 적층되고 그 알루미늄층 위에 몰리브덴층이 적층된 3층의 적층 구조가 바람직하다. For example, the titanium aluminum layer over layer is deposited the aluminum layer on the titanium layer is laminated structure of the laminated three-layer, or a layer of aluminum is deposited over the molybdenum layer the aluminum layer of molybdenum layer laminated structure of the laminated three-layer over it is preferred. 물론, 금속 도전층은, 단층 구조, 2층 구조, 또는 4층 이상을 적층한 구조를 가질 수도 있다. Of course, the metal conductive layer may have a laminated structure of a single-layer structure, a two-layer structure, four-layer or more.

그 다음, 게이트 전극층(101) 위에 게이트 절연층(102)이 형성된다. Then, the gate electrode layer 101. The gate insulating layer 102 is formed on.

게이트 절연층(102)은, 플라즈마 CVD법 또는 스퍼터링법 등에 의해, 산화 규소층, 질화 규소층, 산화 질화 규소층 또는 질화 산화 규소층의 단층을 갖거나 그 적층을 갖도록 형성될 수 있다. A gate insulating layer 102, for example by plasma CVD or sputtering, having a single layer of a silicon oxide layer, silicon nitride layer, silicon oxynitride layer or a silicon nitride oxide layer, or may be formed to have the stack. 예를 들어, 성막 가스로서 SiH 4 , 산소, 및 질소를 이용해 플라즈마 CVD법에 의해 산화 질화 규소층을 형성할 수 있다. For example, it is possible to form a silicon nitride oxide layer by a plasma CVD method using SiH 4, oxygen, and nitrogen as a film formation gas. 게이트 절연층(102)의 두께는 100 nm 내지 500 nm로 설정된다. The thickness of the gate insulating layer 102 is set to be 100 nm to 500 nm. 게이트 절연층(102)이 적층 구조를 갖는 경우, 예를 들어, 이 적층 구조는, 두께 50 nm 내지 200 nm의 제1 게이트 절연층과, 제1 게이트 절연층 위에 두께 5 nm 내지 300 nm의 제2 게이트 절연층을 포함한다. If the gate insulating layer 102 having a layered structure, e.g., a laminated structure, having a thickness of 50 nm to 200 nm, the first gate insulating layer and, the thickness on the first gate insulating layer 5 nm to 300 nm of 2 includes a gate insulating layer.

산화물 반도체층의 형성 이전에, 불활성 가스 분위기(예를 들어, 질소, 또는 헬륨, 네온, 아르곤)하에서 열 처리(400℃ 이상, 기판의 변형점 미만)를 수행하여, 게이트 절연층(102) 내에 포함된 수소 및 물 등의 불순물을 제거할 수도 있다. Prior to the formation of the oxide semiconductor layer, in an inert gas atmosphere to perform the heat treatment (more than 400 ℃, less than the transformation point of the substrate) in the (e. G., Nitrogen, or helium, neon, argon), a gate insulating layer 102 It may remove impurities such as hydrogen and water included.

그 다음, 게이트 절연층(102) 위에, 두께 5 nm 내지 200 nm, 바람직하게는 10 nm 내지 50 nm의 산화물 반도체층을 형성한다. Then, on the gate insulating layer 102, to form the oxide semiconductor layer having a thickness of 5 nm to 200 nm, preferably 10 nm to 50 nm. 산화물 반도체층의 형성 후에 탈수화 또는 탈수소화를 위한 열 처리를 수행한 후에도 아몰퍼스 상태가 되기 위해서는, 산화물 반도체층이 50 nm 이하의 얇은 두께를 갖는 것이 바람직하다. In order after the formation of the oxide semiconductor layer after performing the dehydration or thermal treatment for dehydrogenation to the amorphous state, it is preferred that the oxide semiconductor layer having a thin thickness of not more than 50 nm. 산화물 반도체층의 두께를 얇게 함으로써, 산화물 반도체층의 형성 후에 열 처리를 수행할 때 산화물 반도체 층이 결정화되는 방지할 수 있다. When performing the oxide by reducing the thickness of the semiconductor layer, heat treatment after the formation of the oxide semiconductor layer it can be prevented that an oxide semiconductor layer is crystallized.

산화물 반도체층은, In-Ga-Zn-O계의 비단결정 층, In-Sn-Zn-O계의 산화물 반도체층, In-Al-Zn-O계의 산화물 반도체층, Sn-Ga-Zn-O계의 산화물 반도체층; The oxide semiconductor layer, In-Ga-Zn-O-based non-single crystal layer of, In-Sn-Zn-O-based oxide semiconductor layer, In-Al-Zn-O-based oxide semiconductor layer, Sn-Ga-Zn- of O-based oxide semiconductor layer; Al-Ga-Zn-O계의 산화물 반도체층, Sn-Al-Zn-O계의 산화물 반도체층, In-Zn-O계의 산화물 반도체층, Sn-Zn-O계의 산화물 반도체층, Al-Zn-O계의 산화물 반도체층, In-Ga-O계의 산화물 반도체층, In-O계의 산화물 반도체층, Sn-O계의 산화물 반도체층 또는 Zn-O계의 산화물 반도체층을 이용하여 형성된다. -Ga-Zn-O-based Al oxide semiconductor layer, a Sn-Al-Zn-O-based oxide semiconductor layer, an In-Zn-O-based oxide semiconductor layer, an oxide-based semiconductor layer of the Sn-Zn-O, Al- of an oxide semiconductor layer of the Zn-O-based oxide semiconductor layer of in-Ga-O-based oxide semiconductor layer of the in-O type, formed using an oxide semiconductor layer of the Sn-O-based oxide semiconductor layer or a Zn-O-based of do. 예를 들어, 본 실시예에서는, In-Ga-Zn-O계의 산화물 반도체 타겟을 이용하여 스퍼터링법에 의해 산화물 반도체층을 형성한다. For example, in the embodiment, by using a-Ga-Zn-O-based In the oxide semiconductor target to form the oxide semiconductor layer by a sputtering method. 대안으로서, 산화물 반도체층(130)은, 희가스(대표적으로는, 아르곤) 분위기, 산소 분위기, 또는 희가스(대표적으로는, 아르곤) 및 산소를 포함하는 분위기에서, 스퍼터링법에 의해 형성될 수 있다. Alternatively, the oxide semiconductor layer 130, a rare gas in the (typically argon) atmosphere, an oxygen atmosphere or a rare gas atmosphere containing (typically, argon) and oxygen may be formed by a sputtering method. 스퍼터링법을 이용하는 경우, SiO 2 를 2 중량% 이상 10 중량% 이하 포함한 타겟을 이용해 막 형성을 수행하고, 결정화를 저해하는 SiO x ( X >0)를 산화물 반도체층에 포함시켜 이후에 수행되는 탈수화 또는 탈수소화를 위한 열 처리 시에 산화물 반도체층이 결정화되는 것을 방지하는 것이 바람직하다. When using the sputtering method, the dehydration is carried out for film deposition using a target containing 10 wt% or less than 2% by weight of SiO 2, and perform the later include the SiO x (X> 0) which inhibits crystallization, the oxide semiconductor layer it is desirable to prevent or at the time of screen heat treatment for dehydrogenation that is an oxide semiconductor layer is crystallized. 펄스 직류(DC) 전원을 이용하면, 먼지를 경감할 수 있고 두께 분포를 균일하게 할 수 있기 때문에 바람직하다는 점에 주목한다. With a pulse direct current (DC) power, can be reduced, and the dust will be noted that the preferable because they can be made uniform in thickness distribution.

또한, 산화물 반도체 타겟에서 산화물 반도체의 상대적 밀도는 80% 이상인 것이 바람직하고, 이 경우, 형성된 산화물 반도체층 내의 불순물 농도를 저감할 수 있어 우수한 전기 특성 및 높은 신뢰성을 갖는 박막 트랜지스터를 얻을 수 있다. Further, the relative density of the oxide semiconductor in the oxide semiconductor target is preferable, and less than 80% in this case, it is possible to reduce the impurity concentration in the formed oxide semiconductor layers can be obtained a thin film transistor having excellent electrical characteristics and high reliability.

스퍼터링법의 예로서는, 스퍼터링용 전원으로서 고주파 전원을 이용하는 RF 스퍼터링법과, DC 스퍼터링법, 및 바이어스가 펄스화된 방식으로 인가되는 펄스 DC 스퍼터링법이 포함된다. RF sputtering using a high frequency power supply as the examples, the sputtering power for the sputtering method, include DC sputtering, and a pulsed DC sputtering method in which a bias is applied in a pulsed manner. RF 스퍼터링법은 주로 절연층을 형성하는 경우에 이용되고, DC 스퍼터링법은 주로 금속층을 형성하는 경우에 이용된다. RF sputtering method is mainly used in the case of forming the insulating layer, DC sputtering method is mainly used when a metal layer is formed.

또한, 상이한 재료의 복수개 타겟이 셋팅될 수 있는 멀티-소스 스퍼터링 장치도 있다. In addition, the multi-target with a plurality of different materials can be set - may source sputtering apparatus. 멀티-소스 스퍼터링 장치를 이용하면, 하나의 챔버에서 상이한 재료를 성막하여 적층할 수 있고, 또는 하나의 챔버에서 복수 종류의 재료를 전기 방전에 의해 동시에 성막할 수 있다. A multi-source sputtering apparatus when used, is from can be laminated on the film-forming material different from the one chamber, or a chamber can be formed a plurality of kinds of material by electric discharge at the same time.

또한, 챔버 내부에 자석 시스템을 갖춘 마그네트론 스퍼터링법에 이용되는 스퍼터링 장치와, 글로우 방전을 사용하지 않고 마이크로파를 이용해 발생시킨 플라즈마를 이용하는 ECR 스퍼터링법에 이용되는 스퍼터링 장치가 있다. Further, the sputtering apparatus used in the sputtering apparatus and, ECR sputtering method using the plasma caused by using a microwave without using glow discharge used in the magnetron sputtering method with a magnet system inside the chamber.

또한, 스퍼터링법을 이용한 성막 방법으로서, 성막 동안에 타겟 물질과 스퍼터링 가스 성분을 화학반응시켜 그 화합물 박막을 형성하는 리액티브 스퍼터링법과, 성막 동안에 기판에도 전압을 인가하는 바이어스 스퍼터링법도 있다. Further, as a film formation method using a sputtering method, by chemical reaction with the target substance and a sputtering gas component during the film formation may bias sputtering law for applying a voltage to the substrate during the reactive sputtering, the film formation to form the compound film.

산화물 반도체막을 형성하기 이전에, 스퍼터링 장치의 내벽, 타겟 표면이나, 타겟 재료에 잔존하고 있는 수분 또는 수소를 제거하기 위해서 예비가열 처리를 수행하는 것이 바람직하다. Prior to forming the oxide semiconductor film, it is preferable to perform a preliminary heat treatment in order to remove the inner wall of the sputtering apparatus, the target surface, or water or hydrogen that remain in the target material. 예비가열 처리로서는, 성막 챔버의 내부를 감압하에서 200℃ 내지 600℃의 온도로 가열하는 방법, 성막 챔버의 내부를 가열하면서 질소나 불활성 가스의 도입과 배기를 반복하는 방법 등이 있다. As the preheating process, a method of heating to a temperature of 200 ℃ to 600 ℃ under reduced pressure to the interior of the film formation chamber, while heating the inside of the deposition chamber, and a method of repeating the introduction and exhaust of nitrogen or an inert gas. 이 경우, 타겟에 대한 냉각액으로서 물이 아니라 기름 등을 이용하는 것이 바람직하다. In this case, it is preferable to use the oil and so on rather than water as the cooling fluid for a target. 성막 챔버를 가열하지 않고 질소의 도입과 배기를 반복해도 일정한 수준의 효과를 얻을 수 있지만, 성막 챔버의 내부를 가열하면서 처리를 수행하는 것이 더 바람직하다. Without having to heat the deposition chamber to obtain the introduction of the effect of a certain level even when repeating the discharge of nitrogen but, while heating the inside of the deposition chamber, it is more preferable to perform the treatment. 예비가열 처리 후, 기판 또는 스퍼터링 장치를 냉각하면, 산화물 반도체막이 형성된다. After the preheating process, the substrate is cooled or the sputtering device, the oxide semiconductor film is formed.

스퍼터링법에 의한 산화물 반도체막의 형성 동안에 기판을 400℃ 이상 700℃ 이하의 온도로 가열할 수도 있다. A substrate during oxide semiconductor film formed by sputtering may be heated to a temperature of less than 700 ℃ 400 ℃.

산화물 반도체막의 형성 이전, 또는 형성 중에, 또는 형성 후에, 크라이오펌프(cryopump)를 이용해 스퍼터링 장치 내에 잔존하고 있는 수분 등을 제거하는 것이 바람직하다. The oxide semiconductor film is formed prior to, or formed, or after forming, using a cryo pump (cryopump) it is preferred to remove the residual water, such as that within the sputtering apparatus.

게이트 절연층(102) 및 산화물 반도체막을 대기에 노출시키지 않고 연속적으로 형성할 수도 있다. Without exposing the gate insulating layer 102 and the oxide semiconductor film may be formed in the atmosphere continuously. 대기에 노출시키지 않고 연속적으로 막을 형성함으로써, 물, 하이드로 카본 등의 대기 성분이나 대기중에 부유하는 불순물 원소에 오염되지 않은, 적층된 층들 사이의 각 계면을 얻을 수 있다. By forming a continuous film without being exposed to the air, not contaminated with the impurity element floating in the air components, such as water, hydrocarbons or air, it is possible to obtain each interface between stacked layers. 따라서, 박막 트랜지스터들간의 특성 격차를 저감할 수 있다. Therefore, it is possible to reduce the characteristic difference between the thin film transistor.

그 다음, 산화물 반도체층을 포토리소그래피 공정을 통해 섬-형상의 산화물 반도체층(103)으로 가공한다(도 1a 참조). Is processed into an oxide semiconductor layer 103 of the shape (see Fig. 1a) - Then, the oxide semiconductor layer island through a photolithography process. 대안으로서, 섬-형상의 산화물 반도체층(103)을 형성하기 위한 레지스트 마스크를 잉크젯법으로 형성할 수도 있다. Alternatively, the island-is a resist mask for forming the oxide semiconductor layer 103 of the shape may be formed by the inkjet method. 레지스트 마스크를 잉크젯법으로 형성하면 포토마스크가 필요하지 않아, 제조 비용이 감소된다. When forming a resist mask by the inkjet method it does not require a photomask, and the manufacturing cost is reduced.

그 다음, 제1 열 처리를 수행해 산화물 반도체층(103)을 탈수화 또는 탈수소화한다. Then, perform the first heat treatment and dewatering the digested oxide semiconductor layer 103 or the dewatering screen. 탈수화 또는 탈수소화를 위한 제1 열 처리의 온도는 350℃ 내지 750℃, 바람직하게는 425℃ 이상으로 설정된다. The first temperature of the heat treatment for dehydration or dehydrogenation may be 350 ℃ to 750 ℃, preferably set to not less than 425 ℃. 온도가 425℃ 이상인 경우, 열 처리 시간은 1시간 이하일 수 있지만, 온도가 425℃ 미만인 경우, 열 처리 시간은 1시간보다 길게 설정된다는 점에 주목한다. But if the temperature is less than 425 ℃, the heat treatment time will be up to one hour, when the temperature is less than 425 ℃, the heat treatment time should be noted that the set longer than an hour. 예를 들어, 일종의 열 처리 장치인 전기로(electric furnace)에 기판을 도입해, 질소 분위기에서 산화물 반도체층에 열 처리를 수행한 다음, 산화물 반도체층을 대기에 노출시키지 않고 산화물 반도체층으로의 물이나 수소의 혼입을 막는다; For example, by introducing the substrate to an electrically a kind of heat treatment apparatus (electric furnace), performing the heat treatment on the oxide semiconductor layer in a nitrogen atmosphere, and then, the oxide without exposing to the atmosphere the semiconductor layer oxide water into the semiconductor layer or block the incorporation of hydrogen; 따라서, 산화물 반도체층(103)을 얻을 수 있다. Thus, the oxide can be obtained the semiconductor layer 103. 본 실시예에서는, 산화물 반도체층(103)에 탈수화 또는 탈수소화를 수행하는 가열 온도 T로부터, 다시 물이 들어가지 않도록 하기에 충분히 낮은 온도까지 하나의 노(furnace)에서 질소 분위기하에서 서냉; In this embodiment, the oxide of the heating temperature T to perform the dehydration or dehydrogenation in the semiconductor layer 103, again under a nitrogen atmosphere in the furnace (furnace) to a temperature low enough to not allow water slowly cooled; 구체적으로는 가열 온도 T로부터 100℃ 이상 내릴 때까지 서냉한다. Specifically, it is slowly cooled to above 100 ℃ when making the heating temperature T. 또, 분위기는 질소 분위기로 한정되지 않으며, 희가스 분위기(예를 들어, 헬륨, 네온 또는 아르곤)에서 탈수화 또는 탈수소화를 수행할 수 있다. The atmosphere may perform the dehydration or dehydrogenation at not limited to nitrogen, noble gas atmosphere (e.g., helium, neon or argon).

제1 열 처리를 통해, 산화물 반도체층(103)에 포함된 산화물 반도체에서 원자 수준의 재배열이 발생한다. Through the first heat treatment, oxide rearrangement of the atomic level in the oxide semiconductor included in the semiconductor layer 103 occurs. 제1 열 처리는 산화물 반도체층(103)에서 캐리어의 이동을 저해하는 변형을 경감할 수 있기 때문에 제1 열 처리는 중요하다. The first heat treatment is a first heat treatment it is possible to reduce the strain that inhibits the movement of carriers in the oxide semiconductor layer 103 is important.

제1 열 처리에 있어서, 질소, 또는 헬륨, 네온 또는 아르곤 등의 희가스에, 물, 수소 등이 포함되지 않는 것이 바람직하다. In the first heat treatment, in inert gas such as nitrogen, or helium, neon or argon, preferably it does not contain water, hydrogen and the like. 또한, 열 처리 장치에 도입하는 질소 또는 헬륨, 네온, 아르곤 등의 희가스의 순도를, 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상, (즉, 불순물 농도를 1 ppm 이하, 바람직하게는 0.1 ppm 이하)으로 설정하는 것이 바람직하다. Further, the purity of a rare gas, such as nitrogen or helium, neon, argon to be introduced into the heat treatment apparatus, 6N (99.9999%) or higher, preferably 7N (99.99999%) or more, (that is, less than 1 ppm impurity concentration, preferably it is preferably set to less than 0.1 ppm).

제1 열 처리는 전기로를 이용한 가열 방법에 의해 수행될 수 있다. First heat treatment may be performed by a heating method using an electric furnace. 제1 열 처리에서, 열 처리 장치는 전기로에 한정되지 않고, 저항 히터 등의 히터로부터의 열 전도나 열 복사에 의해 피처리물을 가열하는 장치를 갖출 수도 있다는 점에 주목한다. In the first heat treatment, the heat treatment apparatus noted that also enables the apparatus is not limited to an electric furnace, heating an object to be treated by heat conduction or heat radiation from a heater such as a resistance heater. 예를 들어, GRTA(gas rapid thermal anneal) 장치 또는 LRTA(lamp rapid thermal anneal) 장치 등의 RTA(rapid thermal anneal) 장치를 이용할 수 있다. For example, it is possible to use an RTA (rapid thermal anneal) device, such as a GRTA (gas rapid thermal anneal) device or LRTA (lamp rapid thermal anneal) device. LRTA 장치는, 할로겐 램프, 메탈 할라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프 또는 고압 수은 램프 등의 램프로부터 방출되는 광(전자파)의 복사에 의해 피처리물을 가열하는 장치이다. LRTA apparatus is an apparatus for heating an object to be treated by radiation of light (electromagnetic wave) emitted from a lamp such as a halogen lamp, a metal halide lamp, a xenon arc lamp, carbon arc lamp, a high pressure sodium lamp or high pressure mercury lamp. GRTA 장치는 고온의 가스를 이용해 열 처리를 수행하는 장치이다. GRTA apparatus is an apparatus for performing heat treatment using a gas at a high temperature. 가스로서는, 아르곤 등의 희가스 또는 질소와 같은, 열 처리에 의해 피처리물과 반응하지 않는 불활성 가스가 이용된다. As the gas, an inert gas that does not react with the object to be treated by a heat treatment, such as a rare gas or nitrogen, such as argon is used.

제1 열 처리의 조건 또는 산화물 반도체층의 재료에 따라 산화물 반도체층이 결정화되어 미정질층 또는 다결정층이 되는 경우도 있다. The first oxide semiconductor layer is crystallized in accordance with the material of the oxide semiconductor layer or conditions of the heat treatment there is also a case where the crude jilcheung or polycrystalline layer. 예를 들어, 산화물 반도체층은 결정화 정도가 80% 이상 또는 90% 이상인 미정질 반도체가 되도록 결정화될 수도 있다. For example, the oxide semiconductor layer may be crystallized to be a microcrystalline semiconductor or higher degree of crystallinity is at least 80% or 90%. 산화물 반도체층의 재료에 따라, 산화물 반도체층은 결정을 포함하지 않는 산화물 반도체층이 될 수도 있다. Depending on the material of the oxide semiconductor layer, the oxide semiconductor layer may be an oxide semiconductor layer containing no crystal.

제1 열 처리는 산화물 반도체막이 섬-형상의 산화물 반도체층(103)으로 가공되기 이전에 수행될 수도 있다. The first heat treatment is an oxide semiconductor film island-may be performed before the processing of an oxide semiconductor layer 103 of the shape. 그 경우, 제1 열 처리 후에 가열 장치로부터 기판을 꺼낸 다음, 포토리소그래피 공정을 수행한다. In this case, the taken out the substrate from the heater after the first heat treatment is performed, and then, the photolithography process.

여기서, 탈수소화된 산화물 반도체층과 탈수소화되지 않은 산화물 반도체층 내의 수소 농도의 분석을 설명한다. The following is a description for the dehydrogenation of the oxide analysis of the hydrogen concentration in the semiconductor layer and the dehydrated undigested oxide semiconductor layer. 도 4a는 본 분석에서 이용된 샘플의 단면 개략도이다. Figure 4a is a cross-sectional schematic diagram of the samples used in this analysis. 준비된 샘플은 다음과 같이 형성되었다: 유리 기판(400) 위에 플라즈마 CVD법으로 산화질화 절연층(401)을 형성하고, 산화질화 절연층(401) 위에 In-Ga-Zn-O계 산화물 반도체층(402)이 약 40nm 두께로 형성되었다. Prepared samples were formed as follows: the glass substrate 400 on the plasma CVD method to form an oxynitride insulating layer 401, the oxynitride dielectric layer (401) on the system In-Ga-Zn-O oxide semiconductor layer ( 402) is formed in a thickness of about 40nm. 준비된 샘플을 2개로 분할하였다: 둘 중 하나는 탈수소화를 수행하지 않았고, 다른 하나는 GRTA법에 의해 질소 분위기에서 650℃, 6분간의 탈수소화를 행했다. The prepared sample was divided into two: one of them did not perform the dehydrogenation, and the other is subjected to dehydrogenation of 650 ℃, 6 minutes in a nitrogen atmosphere by a GRTA method. 각 샘플의 산화물 반도체층 내의 수소 농도가 측정되어 열 처리에 의한 탈수소화의 효과가 조사되었다. The hydrogen concentration in the oxide semiconductor layer in each sample is measured and was investigated the effect of the dehydrogenation according to the heat treatment.

각 산화물 반도체층 내의 수소의 농도는 2차 이온 질량분석법(SIMS: secondary ion mass spectrometry)에 의해 측정되었다. The oxides concentration of the hydrogen in the semiconductor layer is a secondary ion mass spectrometry: was measured by (SIMS secondary ion mass spectrometry). 도 4b는 산화물 반도체층 내의 두께 방향에서의 수소의 농도 분포에 대한 SIMS 분석 결과를 나타낸다. Figure 4b shows a SIMS analysis of the concentration distribution of the hydrogen in the thickness direction in the oxide semiconductor layer. 가로축은 샘플 표면으로부터의 깊이를 나타내고, 좌단의 깊이 0nm의 위치가 샘플의 최외곽 표면(산화물 반도체층의 최외곽 표면)에 대응한다. The horizontal axis represents the depth from the sample surface, and the position of the depth 0nm the left end corresponds to the outermost surface of the sample (the outermost surface of the oxide semiconductor layer). 도 4a에 도시된 분석 방향(403)은 SIMS 분석의 분석 방향을 나타낸다. The analysis direction 403 shown in Figure 4a shows the analysis direction of the SIMS analysis. 분석은 각 산화물 반도체층의 최외곽 표면으로부터 유리 기판(400)으로의 방향, 즉, 도 4b에서 가로축의 좌단으로부터 우단의 방향으로 수행되었다. Analysis was carried out in a direction from the right end direction, that is, the horizontal axis at the left end in Figure 4b of the glass substrate 400 from the outermost surface of each of the oxide semiconductor layer. 도 4b의 세로축은 각 샘플의 소정 깊이에서의 수소 농도와 산소의 이온 강도를 나타내는 대수축이다. Figure 4b is a logarithmic axis of the ordinate represents the intensity of the hydrogen ion concentration and oxygen at a given depth in each sample.

도 4b에서, 수소 농도 프로파일(412)은 탈수소화를 수행하지 않은 산화물 반도체층 내의 수소 농도의 프로파일이고, 수소 농도 프로파일(413)은 열 처리에 의해 탈수소화된 산화물 반도체층 내의 수소 농도의 프로파일이다. In Figure 4b, the hydrogen concentration profile 412 is a profile of the hydrogen concentration in the oxide semiconductor layer which does not perform the dehydrogenation, the hydrogen concentration profile 413 is a profile of the hydrogen concentration in the dewatered digested oxide semiconductor layer by a heat treatment . 산소 이온 강도 프로파일(411)은 수소 농도 프로파일(412)의 측정시에 얻어진 산소 이온 강도를 나타내고 있다. Oxygen ion intensity profile 411 shows the oxygen ion intensity obtained in the measurement of hydrogen concentration profile 412. 산소 이온 강도 프로파일(411)에서는 극단적인 변동이 없고 실질적으로 일정한데, 이것은 SIMS 분석이 정확히 수행되었음을 의미한다. The oxygen ion intensity profile 411, there is no extreme change together substantially constant, this means that the SIMS analysis was performed correctly. 비록 도시되고 있지 않지만, 산소 이온 강도 프로파일(411)의 경우와 유사한 방식으로 수소 농도 프로파일(413)의 측정시에도 산소 이온 강도가 측정되었고, 산소 이온 강도도 역시 실질적으로 일정하였다. Although not being shown, but, in a similar manner to the case of the oxygen ion intensity profile 411 was the oxygen ion strength measured in the measurement of hydrogen concentration profile 413, the oxygen ion strength were also substantially constant. 수소 농도 프로파일(412) 및 수소 농도 프로파일(413)은, 샘플들과 유사하게 In-Ga-Zn-O계 산화물 반도체층을 이용하여 형성된 기준 샘플을 이용해 정량되었다. Hydrogen concentration profile 412 and the hydrogen concentration profile 413, by analogy with the sample using a Ga-Zn-O-based-In oxide semiconductor layer were quantified using a reference sample is formed.

SIMS 분석은, 그 원리상, 샘플 표면 부근이나, 상이한 재료를 이용하여 형성된 적층된 층들간의 계면 부근에서 정확한 데이터를 얻는 것이 어려운 것으로 알려져 있다는 점에 주목한다. SIMS analysis, be noted that the principle, near the sample surface, or by using a different material known to be difficult to obtain the correct data at the interface formed between the laminated layers. 본 분석에서는 샘플의 최외곽 표면으로부터 깊이 약 15 nm까지는 정확한 데이터를 얻지 못하는 것으로 생각된다; In the analysis by depth of about 15 nm from the outermost surface of the sample it is considered to be unable to obtain the correct data; 따라서, 깊이 15 nm 이상의 프로파일을 평가했다. Therefore, to evaluate the depth of 15 nm or more profiles.

수소 농도 프로파일(412)로부터, 탈수소화를 수행하지 않은 산화물 반도체층 내에는 수소가, 약 3 x 10 20 atoms/cm 3 내지 약 5 x 10 20 atoms/cm 3 , 및 약 4 x 10 20 atoms/cm 3 의 평균 수소 농도로 포함되어 있음을 알 수 있다. From the hydrogen concentration profile 412, the hydrogen in the oxide semiconductor is not performing the dehydrogenation layer, about 3 x 10 20 atoms / cm 3 to about 5 x 10 20 atoms / cm 3 , and about 4 x 10 20 atoms / the average of 3 cm it can be seen that are included in the hydrogen concentration. 또한, 수소 농도 프로파일(413)은, 산화물 반도체층 내의 평균 수소 농도가 탈수소화에 의해 약 2 x 10 19 atoms/cm 3 로 저감될 수 있다는 것을 보여준다. In addition, the hydrogen concentration profile 413, shows that the average hydrogen concentration in the oxide semiconductor layer can be reduced to about 2 x 10 19 atoms / cm 3 by the dehydrogenation.

본 분석에 의해, 열 처리에 의한 탈수소화를 수행함으로써 산화물 반도체층 내의 수소의 농도를 저감할 수 있다는 것을 확인할 수 있었다. It was confirmed that it is possible to reduce the hydrogen concentration in the oxide semiconductor layer by by the present analysis, performing the dehydrogenation by heat treatment. 또한 본 분석으로부터, GRTA법에 의한 질소 분위기에서의 650℃, 6분간의 탈수소화에 의해 산화물 반도체층 내의 수소 농도를 1/10 이하로 저감할 수 있다는 것을 확인할 수 있었다. In addition, it was confirmed that there can be reduced to less than 1/10 the concentration of hydrogen in the oxide semiconductor layer by the dehydrogenation of 650 ℃, 6 minutes of in a nitrogen atmosphere by the light of this analysis, GRTA method.

도 5의 (a1) 및 도 5의 (a2)는, 각각, 도 4b에 도시된 SIMS 분석과 동시에 측정된 H+O 이온 강도를 나타내고, 도 5의 (b1) 및 (b2)는, 각각, 도 4b에 도시된 SIMS 분석과 동시에 측정된 H 2 +O 이온 강도의 검출 결과를 나타낸다. Figure (a1) and (a2) of FIG 5, respectively, represents a a H + O ionic strength measurement SIMS analysis and at the same time as shown in Figure 4b, Figure 5 (b1) and (b2), respectively, also the SIMS analysis and measurement at the same time H 2 + O shown in 4b shows the detection result of the ionic strength. 도 5의 (a1)은, 탈수소화를 수행하지 않은 산화물 반도체층 내의 H+O 이온 강도를 나타내며, 도 5의 (a2)는 탈수소화를 수행한 산화물 반도체층 내의 H+O 이온 강도를 나타낸다. (A1) of Figure 5, represents a H + O ionic strength in the oxide semiconductor layer which does not perform the dehydrogenation, (a2) of Figure 5 shows the H + O ionic strength in the oxide semiconductor layer by performing the dehydrogenation. 도 5의 (b1)은, 탈수소화를 수행하지 않은 산화물 반도체층 내의 H 2 +O 이온 강도를 나타내며, 도 5의 (b2)는 탈수소화를 수행한 산화물 반도체층 내의 H 2 +O 이온 강도를 나타낸다. (B1) of Figure 5, represents the H 2 + O ionic strength in the oxide semiconductor layer which does not perform the dehydrogenation, (b2) of FIG. 5 is a H 2 + O ionic strength in the oxide semiconductor layer performing the dehydrogenation It represents. 탈수소화한 샘플이 탈수화하지 않은 샘플보다 더 낮은 H+O 이온 강도와 H 2 +O 이온 강도를 가지며 GRTA법으로 650℃, 6분간의 열 처리에 의해, 수분 또는 OH의 제거가 효율적으로 수행되었음을 알 수 있었다. Dehydrated sample is lower than the non-dehydration sample digestion H + O ionic strength and H 2 + O has an ionic strength by a heat treatment of 650 ℃, 6 minutes at a GRTA method, performed by the moisture or the removal of the OH efficiently that was found.

그 다음, 도 6a 내지 도 6f는, In-Ga-Zn-O계 산화물 반도체로부터 물 분자가 제거되는 메커니즘의 계산상의 화학적 분석 결과를 나타낸다. Next, Fig. 6a through Figure 6f shows a calculation on the chemical analysis of the In-Ga-Zn-O-based oxide mechanism in which water molecules are removed from the semiconductor. 본 분석에 대해 양자 화학 계산 프로그램 Gaussian 03이 이용되었다. The quantum chemical calculation program Gaussian 03 was used for this analysis. 산화물 반도체에서는, 물 분자 뿐만이 아니라, OH 및 H는, OH 및 H가 서로 결합되어 있는 물 분자로서 제거될 수 있기 때문에, 산화물 반도체 내에 존재하는 OH기의 제거 메커니즘을 분석하였다. In the oxide semiconductor, since it is not only water molecules, OH and H, H and OH can be removed as water molecules are bonded to each other, and analyzed the removing mechanism of the OH groups present in the oxide semiconductor.

도 6a는 OH기를 포함한 산화물 반도체의 가장 안정된 구조의 초기 상태를 나타내고 있고, 도 6d는 OH기가 물 분자(H 2 O 분자)가 되어 무한히 제거되는 최종 상태를 나타내고 있다. Figure 6a shows an initial state of the most stable structure of the oxide semiconductor contains a group OH, Figure 6d shows the final state in which the OH group is a water molecule (H 2 O molecules) indefinitely removed. 도 6b 및 6c는, 도 6a에 도시된 상태로부터 도 6d에 도시된 상태에 이르기 이전의 천이 상태 및 중간 상태를 나타낸다. Figure 6b and 6c is also down in the state shown in Figure 6d from the state shown in FIG. 6a shows a state before the transition and intermediate states. M 1 , M 2 및 M'는 In, Ga, 및 Zn에 대응하는 금속 원자를 나타낸다. M 1, M 2 and M 'represents a metal atom corresponding to In, Ga, and Zn. 즉, M 1 및 M 2 의 6개 조합이 있다: In-In, Ga-Ga, Zn-Zn, In-Ga, In-Zn 및 Ga-Zn. That is, the six combinations of M 1 and M 2: In-In, Ga -Ga, Zn-Zn, In-Ga, In-Zn -Ga, and Zn. 본 계산은, M'를 수소 원자로 대체하여 최소 분자 구조 단위로 수행되었음에 주목한다. This calculation is, attention is directed to the molecular structure was carried out with the minimum unit by replacing M 'a hydrogen atom. 이하, OH기의 제거 메커니즘에 관한 단계별 설명이 주어질 것이다. It will now be given of a step-by-step description of the removal mechanism of the OH group.

우선, 초기 상태에서, OH기(701)가 M 1 과 결합하고, OH기(702)는 M 1 과 M 2 를 가교하도록 배위 결합(coordinate bond)을 형성하고 있다(도 6a 참조). First, in the initial state, OH group 701 is bonded with M 1, OH group 702 may form a coordination bond (coordinate bond) cross-linked to the M 1 and M 2 (see FIG. 6a).

그 다음, 소정량 이상의 에너지가 산화물 반도체에 가해지면, OH기(702)의 H가 OH기(701)로 이동해(도 6b 참조), H 2 O 분자(705)를 생성한다. Then, when the least amount of energy is applied to the oxide semiconductor, the H of the OH group (702) moving to the OH groups 701 (see FIG. 6b), and generates H 2 O molecules (705). H 2 O 분자(705)는 M 1 과 배위 결합을 형성한다(도 6c 참조). H 2 O molecules (705) forms a coordination bond with the M 1 (see Fig. 6c). 마지막으로, H 2 O 분자(705)는 H 2 O 분자(710)가 되어, 이것이 M 1 로부터 무한히 제거된다(도 6d 참조). Is the last time, H 2 O molecules 705 H 2 O molecules 710, which is indefinitely removed from M 1 (see Fig. 6d).

도 6e는, M 1 및 M 2 의 조합이 In 및 Ga인 경우 도 6a 내지 도 6d에 도시된 상태들의 퍼텐셜-에너지의 값을 나타내고 있다. Figure 6e is a combination of M 1 and M 2 the state of potential shown in Figure 6a to Figure 6d the case of In and Ga - represents the value of the energy. 에너지(711)는 도 6a에 도시된 상태의 에너지를 나타낸다. Energy 711 represents the energy of the state shown in Figure 6a. 에너지(712)는 도 6b에 도시된 상태의 에너지를 나타낸다. Energy 712 represents the energy of the state shown in Figure 6b. 에너지(713)는 도 6c에 도시된 상태의 에너지를 나타낸다. Energy 713 represents the energy of the state shown in Figure 6c. 에너지(714)는 도 6d에 도시된 상태의 에너지를 나타낸다. Energy (909) represents the energy of the state shown in Figure 6d.

본 해석 결과로부터, M 1 및 M 2 의 조합이 In 및 Ga인 경우 물 분자를 생성하기 위한 활성화 에너지는 1.14 eV임을 알 수 있었다. If from the analysis results, the combination of M 1 and M 2 of In and Ga activation energy for generating water molecules was found to be 1.14 eV. 도 6f는 M 1 및 M 2 의 6개의 조합의 경우에서 물 분자 생성을 위한 활성화 에너지(Ea)의 계산 결과를 나타낸다. Figure 6f illustrates the result of the calculation of activation energy (Ea) for the water molecules generated in the case of the six combinations of M 1 and M 2. M 1 및 M 2 의 6개의 조합 중에서, In 및 Ga의 조합인 경우의 활성화 에너지가 가장 작고, Zn 및 Zn의 조합인 경우의 활성화 에너지가 가장 크다는 것을 알 수 있었다. Among the six combinations of M 1 and M 2, it was found that the activation energy in the case of a combination of In and Ga smallest, is the large activation energy in the case of combination of Zn and Zn. 또, M 1 및 M 2 의 조합에 Zn이 포함되면 활성화 에너지가 커지는 경향이 있다; Further, when Zn is contained in a combination of M 1 and M 2 it tends to increase the activation energy; 따라서, In-Ga-Zn-O계 산화물 반도체에서 Zn이 OH기의 제거에 방해 요인이 될 수 있다. Thus, a-Ga-Zn-O-based In Zn in the oxide semiconductor may be a disturbance factor in the removal of OH group.

본 해석 결과로부터, In-Ga-Zn-O계 산화물 반도체에서 열 처리에 의한 OH기의 효율적 제거를 위해서, In의 함유량(원자수)과 Ga의 함유량(원자수)이 실질적으로 동일하거나 In의 함유량이 Ga의 함유량보다 많은 것이 바람직하다는 것을 알 수 있었다. For the efficient removal of the OH group by from the analysis results, the heat treatment in the In-Ga-Zn-O-based oxide semiconductor, the content of the In content of the (atoms) and Ga (number of atoms) of substantially the same or In the it was found that the content is much preferable than the content of Ga. 또한, Zn의 함유량(원자수)이 In의 함유량과 Ga의 함유량 합계보다 적은 것이 바람직하고, Zn은 In의 함유량 및 Ga 함유량 각각보다 적은 것이 더욱 바람직하다는 것을 알았다. In addition, it was found that the content (atoms) of Zn is preferable that the content is less than the total content of In and Ga and, Zn is more preferably less than the respective content and Ga content of In.

산화물 반도체의 조성을 최적화함으로써, 열 처리에 의한 탈수화 또는 탈수소화를 효율적으로 수행할 수 있다. By optimizing the composition of the oxide semiconductor, it is possible to perform the dehydration or dehydrogenation resulting from the thermal treatment efficiently.

그 다음, 게이트 절연층(102) 및 산화물 반도체층(103) 위에 소스 전극층 및 드레인 전극층을 형성하기 위한 도전층을 형성한다. Then, to form a conductive layer for forming a source electrode and a drain electrode on the gate insulating layer 102 and the oxide semiconductor layer 103.

소스 전극층 및 드레인 전극층을 형성하기 위한 도전층은, 게이트 전극층(101)과 유사한 방식으론 금속 도전층을 이용하여 형성될 수 있다. A conductive layer for forming the source electrode and the drain electrode layer, the similar manner as the gate electrode layer 101 euron can be formed using a metal conductive layer. 금속 도전층의 재료로서, Al, Cr, Cu, Ta, Ti, Mo 및 W로부터 선택된 원소, 또는 이들 원소들 중 임의의 원소를 그 성분으로서 포함하는 합금, 이들 원소들 중 임의의 원소의 조합을 포함하는 합금 등을 이용하는 것이 바람직하다. As the material of the metal conductive layer, the combination of the alloy, any element of these elements, including any of the elements of the selected element, or these elements from Al, Cr, Cu, Ta, Ti, Mo, and W as its component to use an alloy containing preferred. 예를 들어, 티타늄층 위에 알루미늄층이 적층되고 그 알루미늄층 위에 티타늄층이 적층된 3층의 적층 구조, 또는 몰리브덴층 위에 알루미늄층이 적층되고 그 알루미늄층 위에 몰리브덴층이 적층된 3층의 적층 구조가 바람직하다. For example, the titanium aluminum layer over layer is deposited the aluminum layer on the titanium layer is laminated structure of the laminated three-layer, or a layer of aluminum is deposited over the molybdenum layer the aluminum layer of molybdenum layer laminated structure of the laminated three-layer over it is preferred. 물론, 금속 도전층은, 단층 구조, 2층 구조, 또는 4층 이상을 적층한 구조를 가질 수도 있다. Of course, the metal conductive layer may have a laminated structure of a single-layer structure, a two-layer structure, four-layer or more.

포토리소그래피 공정에서, 포토마스크를 이용하여, 소스 전극층 및 드레인 전극층을 형성하기 위한 도전층을 이용하여 소스 전극층(105a) 및 드레인 전극층(105b)을 형성한다(도 1b 참조). In the photolithography process using a photomask, using the conductive layer for forming the source electrode and the drain electrode layer to form a source electrode layer (105a) and the drain electrode layer (105b) (see Fig. 1b). 이 때, 산화물 반도체층(103)의 일부만이 에칭되어, 그루브(오목부(depression))를 갖는 산화물 반도체층(103)이 형성된다. At this time, only a part of the oxide semiconductor layer 103 is etched, the oxide semiconductor layer 103 having a groove (concave portion (depression)) is formed.

소스 전극층(105a) 및 드레인 전극층(105b)를 형성하는데 이용되는 레지스트 마스크는 잉크젯법에 의해 형성될 수 있다는 점에 주목한다. The resist mask used in forming the source electrode layer (105a) and the drain electrode layer (105b) is noticed that it can be formed by an ink jet method. 레지스트 마스크를 잉크젯법으로 형성하면 포토마스크가 필요하지 않아, 제조 비용이 감소된다. When forming a resist mask by the inkjet method it does not require a photomask, and the manufacturing cost is reduced.

산화물 반도체층(103)보다 낮은 저항을 갖는 산화물 도전층을, 산화물 반도체층(103)과 소스 전극층(105a) 및 드레인 전극층(105b) 사이에 형성할 수도 있다. Oxide may be formed between the semiconductor layer 103 than the oxide conductive layer has a lower resistance, the oxide semiconductor layer 103 and the source electrode (105a) and the drain electrode layer (105b). 이러한 적층 구조에 의해 박막 트랜지스터의 내압(withstand voltage)을 향상시킬 수 있다. With such a layered structure can improve the withstand voltage (withstand voltage) of the thin film transistor. 구체적으로는, 저항이 낮은 산화물 도전층의 캐리어 농도는, 예를 들어 1 x 10 20 /cm 3 내지 1 x 10 21 /cm 3 범위에 있는 것이 바람직하다. Specifically, the carrier concentration in the oxide conductive layer is a low resistance is, for example, is preferably in the 1 x 10 20 / cm 3 to 1 x 10 21 / cm 3 range.

그 다음, 게이트 절연층(102), 산화물 반도체층(103), 소스 전극층(105a), 및 드레인 전극층(105b)을 피복하고, 산화물 반도체층(103)의 일부와 접하는 절연층(107)이 형성된다(도 1c 참조). Then, the gate insulating layer 102, the oxide semiconductor layer 103, the insulating layer 107 in contact with a portion of the source electrode (105a), and covering the drain electrode layer (105b), and the oxide semiconductor layer 103 is formed is (see Fig. 1c). 절연층(107)은, CVD법 또는 스퍼터링법 등의, 절연층(107)에 물과 수소 등의 불순물을 혼입시키지 않는 방법을 적절히 이용해, 적어도 1nm 이상의 두께로 형성될 수 있다. Insulation layer 107, using a CVD method or a sputtering method such as a method which does not incorporate impurities such as water and hydrogen in the insulating layer 107, as appropriate, may have a thickness of at least 1nm. 여기서, 절연층(107)은, 예를 들어, 스퍼터링법의 일종인 리액티브 스퍼터링법을 이용해 형성된다. Here, the insulating layer 107 is, for example, is formed using a type of reactive sputtering of a sputtering method. 산화물 반도체층(103)의 일부와 접하는 절연층(107)은, 수분, 수소 이온, 및 OH - 등의 불순물을 포함하지 않으며, 이들 분술문들이 외부로부터 침입하는 것을 차단하는 무기 절연층을 이용하여 형성된다. Oxide part and the insulating layer 107 in contact with the semiconductor layer 103, moisture, hydrogen ions, and OH - not including the impurities, using the inorganic insulating layer that blocks the These minutes sulmun are invading from the outside It is formed. 절연층(107)은, 대표적으로는 산화 규소층, 질화 산화 규소층, 질화 규소층, 산화 알루미늄층, 또는 산화 질화 알루미늄층을 이용해 형성될 수 있다. Insulating layer 107, typically, it may be formed using a silicon oxide layer, a silicon nitride oxide layer, a silicon nitride layer, an aluminum oxide layer, or an aluminum nitride oxide layer.

절연층(107)은, 산화 규소층, 질화 산화 규소층, 산화 알루미늄층 또는 산화 질화 알루미늄층 위에 질화 규소층 또는 질화 알루미늄층을 적층한 구조를 가질 수도 있다. Insulating layer 107 may have a laminated structure of a silicon nitride layer or an aluminum nitride layer on the silicon oxide layer, a silicon nitride oxide layer, an aluminum layer or an aluminum oxide nitride oxide layer. 특히, 질화 규소층은, 수분, 수소 이온, 및 OH - 등의 불순물을 포함하지 않으며, 이들 불순물들이 외부로부터 침입하는 것을 방지하기 때문에 바람직하다. In particular, the silicon nitride layer, moisture, hydrogen ions, and OH - not including the impurities, are preferred since these impurities to prevent intrusion from outside.

절연층(107) 형성시의 기판 온도는 실온 이상 300℃ 이하인 것이 바람직하다. The substrate temperature of the insulating layer 107 during formation is preferably not more than 300 ℃ above room temperature. 산화 규소층은, 희가스(대표적으로는, 아르곤) 분위기, 산소 분위기, 또는 희가스(대표적으로는, 아르곤) 및 산소를 포함하는 분위기에서 스퍼터링법에 의해 형성될 수 있다. A silicon oxide layer, a noble gas (typically argon) atmosphere, an oxygen atmosphere or a rare gas may be formed by a sputtering method in an atmosphere containing (typically, argon) and oxygen. 타겟으로서, 산화 규소 타겟이나 규소 타겟을 이용할 수 있다. As a target, it is possible to use a silicon oxide target or a silicon target. 예를 들어, 규소 타겟을 이용해 산소 및 희가스를 포함하는 분위기에서 스퍼터링법에 의해 산화 규소를 성막할 수 있다. For example, you may use a silicon target to the deposition of silicon oxide by a sputtering method in an atmosphere containing oxygen and inert gas.

그 다음, 제2 열 처리가 수행된다. Then, the second heat treatment is performed. 제2 열 처리는 100℃ 이상, 제1 열 처리의 최고 온도 이하에서 수행된다. The second heat treatment is carried out below a maximum temperature of more than 100 ℃, the first heat treatment. 예를 들어, 열 처리 장치의 일종인 전기로에 기판을 도입해 질소 분위기에서 열 처리를 수행한다. For example, by introducing the substrate into an electric furnace which is a kind of heat treatment apparatus and a heat treatment is performed in a nitrogen atmosphere. 제2 열 처리는, 절연층(107)의 형성 이후에 수행된다면 언제라도 수행될 수 있다. The second heat treatment can be performed at any time if carried out after the formation of the insulating layer 107.

이상의 단계들을 통해, 절연 표면을 갖는 기판(100) 위에 게이트 전극층(101)이 제공되고, 게이트 전극층(101) 위에 게이트 절연층(102)이 제공되고, 게이트 절연층(102) 위에 산화물 반도체층(103)이 제공되고, 산화물 반도체층(103) 위에 소스 전극층(105a) 및 드레인 전극층(105b)이 제공되고, 게이트 절연층(102), 산화물 반도체층(103), 소스 전극층(105a) 및 드레인 전극층(105b)을 덮고 산화물 반도체층(103)의 일부와 접하는 절연층(107)이 제공되는, 채널 에칭형의 박막 트랜지스터(150)를 제조할 수 있다. Through the above steps, isolation provided by the gate electrode layer 101 over a substrate 100 having a surface, and a gate electrode layer 101 provided with a gate insulating layer 102 above and the gate insulating layer 102 over the oxide semiconductor layer ( 103) is provided, the oxide semiconductor layer 103 over the source electrode layer (105a) and the drain electrode layer (105b) is provided, the gate insulating layer 102, the oxide semiconductor layer 103, the source electrode layer (105a) and a drain electrode layer (105b) for covering it is possible to manufacture a thin film transistor 150 of a channel etch type is provided an insulating layer 107 is in contact with a portion of the oxide semiconductor layer 103.

도 2는 본 실시예에서 설명되는 박막 트랜지스터(150)의 상부면도이다. Figure 2 is a top view of the thin film transistor 150 described in this embodiment. 도 1d는 도 2의 X1-X2 라인을 따라 취해진 부분의 단면 구조를 나타내고 있다. Figure 1d shows a cross-sectional view of a portion taken along the line X1-X2 of FIG. 도 2에서, L 은 채널 길이를 나타내고; In Figure 2, L indicates a channel length; W 는 채널폭을 나타내고; W denotes a channel width; A 는 채널폭 방향과 평행한 방향에서 산화물 반도체층(103)이 소스 전극층(105a) 및 드레인 전극층(105b)과 중첩하지 않는 영역의 길이를 나타내며; A is an oxide semiconductor layer 103 in a direction parallel to the channel width direction this indicates the length of the region that does not overlap the source electrode (105a) and the drain electrode layer (105b); Ls 는, 소스 전극층(105a)과 게이트 전극층(101)이 서로 중첩하는 영역의 길이를 나타내고; Ls is, the source electrode layer (105a) and the gate electrode layer 101 indicates the length of the region in which the overlap with each other; Ld 는, 드레인 전극층(105b)과 게이트 전극층(101)이 서로 중첩하는 영역의 길이를 나타내고 있다. Ld, the drain electrode layer (105b) and the gate electrode layer 101 indicates the length of the region overlap each other.

본 실시예에서는, 박막 트랜지스터(150)가 싱글-게이트 박막 트랜지스터인 것으로서 설명했지만, 필요하다면, 박막 트랜지스터(150)는 복수의 채널 형성 영역을 포함하는 멀티-게이트 박막 트랜지스터나, 절연층(107) 위에 제2 게이트 전극층이 제공되는 박막 트랜지스터일 수 있다. In this embodiment, the thin film transistor 150 is a single-has been described as being a gate thin film transistor, if desired, the thin film transistor 150 is a multi comprising a plurality of channel forming region-gate thin film transistor and an insulating layer 107 above it may be a thin film transistor provided with a second gate electrode layer.

또한, 본 실시예에서는 채널 에칭형 박막 트랜지스터(150)의 제조 방법을 설명했지만, 본 실시예는 이것만으로 한정되는 것은 아니다. Further, in the present embodiment has been described a method for manufacturing a channel etch type thin film transistor 150, the present embodiment is not limited only thereto. 채널-에칭형 박막 트랜지스터(150)와 유사한 재료 및 방법을 이용해, 도 3a에 나타낸 바텀-게이트 박막 트랜지스터(역 코플래너형 박막 트랜지스터라고도 함)(160), 도 3b에 나타낸 채널 보호층(110)을 포함하는 채널 보호형 박막 트랜지스터(채널 스톱형 박막 트랜지스터라고도 함)(170) 등이 제조될 수 있다. Using a similar material and a method and an etching-type thin film transistor 150, the bottom shown in Fig. 3a - - channel (also called reverse coplanar type thin film transistor), gate thin film transistor 160, a channel protective layer 110 shown in Figure 3b channel protection type thin film transistor including a can be prepared, such as (also known as channel-stop thin film transistor hereinafter) 170. 도 3c는 채널 에칭형 박막 트랜지스터의 다른 예를 나타내고 있다. Figure 3c shows another example of a channel etch type thin film transistor. 도 3c에 나타낸 박막 트랜지스터(180)는 게이트 전극층(101)의 외측 단부가 산화물 반도체층(103)의 외측 단부를 넘어 연장되어 있는 구조를 가진다. The thin film transistor 180 shown in Figure 3c has a structure that outer ends of the gate electrode layer 101 extends beyond the outer ends of the oxide semiconductor layer 103.

박막 트랜지스터의 채널 길이(도 2의 L)는 소스 전극층(105a)과 드레인 전극층(105b) 사이의 거리로 정의되는 반면, 채널 보호형 박막 트랜지스터의 채널 길이는, 캐리어가 흐르는 방향과 평행한 방향의 채널 보호층의 폭으로 정의된다는 점에 주목한다. The channel length of the thin film transistor (FIG. 2 L) is the channel length, channel protective type thin film transistor, while the defined distance between the source electrode (105a) and the drain electrode layer (105b), of the carrier is parallel to the flowing direction orientation be noted that the definitions in the width of the channel protection layer.

본 실시예에 따르면, 채널 형성 영역에 대해 산화물 반도체가 이용되는 박막 트랜지스터의 임계 전압을 0V에 가깝게 만들 수 있다. According to this embodiment, it can be made close to the threshold voltage of the thin film transistor having the oxide semiconductor is used in 0V for a channel formation region.

또한, 처리 온도 150℃, 처리 시간 1시간 및 전계 강도 2 x 10 6 V/cm의 조건하에서 수행된 BT 시험 전후에서의 임계 전압의 변화량이 2 V 이하, 바람직하게는 1.5 V 이하, 더욱 바람직하게는 1V 이하인 산화물 반도체층을 포함하는 박막 트랜지스터를 제조할 수 있다. The processing temperature 150 ℃, treatment time of 1 hour and the electric field intensity 2 x 10 the amount of change in threshold voltage in a BT test before and after performed under the condition of 6 V / cm 2 V or less, preferably 1.5 V or less, more preferably It can be made a thin film transistor including an oxide semiconductor layer not more than 1V.

본 실시예는 다른 실시예에서 설명한 구조와 적절하게 조합하여 구현될 수 있다. This embodiment can be implemented in combination as appropriate with structures described in other embodiments.

(실시예 2) (Example 2)

본 실시예에서, 하나의 기판 위에 적어도 구동 회로의 일부와 화소부에 배치되는 박막 트랜지스터가 형성되는 예를 이하에 설명한다. In this embodiment, an example that is formed at least a thin film transistor disposed on a part of the driving circuit and the pixel portion over one substrate in the following.

화소부에 배치되는 박막 트랜지스터는 실시예 1에 따라 형성된다. A thin film transistor arranged in the pixel portion is formed according to the first embodiment. 실시예 1에 설명된 박막 트랜지스터는 n채널형 TFT이기 때문에, 구동 회로들 중에서 n채널형 TFT에 의해 구성될 수 있는 구동 회로의 일부를 화소부의 박막 트랜지스터가 형성되는 기판 위에 형성한다. Examples of the thin film described in the first transistor because the n-channel TFT, to form a part of the drive circuit that can be configured by n-channel TFT among driver circuits over the substrate on which the pixel section thin-film transistor is formed.

도 7a는 액티브 매트릭스 표시 장치의 블록도의 예를 나타낸다. Figure 7a shows an example of a block diagram of an active matrix display device. 표시 장치에서 기판(5300) 위에는, 화소부(5301), 제1 주사선 구동 회로(5302), 제2 주사선 구동 회로(5303), 및 신호선 구동 회로(5304)가 제공된다. In the above display device substrate 5300, a pixel portion (5301), the first scan line driver circuit 5302, the second scanning line driving circuit (5303), and the signal line driver circuit 5304 are provided. 화소부(5301)에서, 신호선 구동 회로(5304)로부터 연장되는 복수의 신호선이 배치되고, 제1 주사선 구동 회로(5302) 및 제2 주사선 구동 회로(5303)로부터 연장되는 복수의 주사선이 배치된다. In the pixel portion (5301), a plurality of signal lines extending from the signal line driver circuit 5304 is arranged, the plurality of scanning lines extending from the first scan line driver circuit 5302 and the second scan line driver circuit (5303) are arranged. 주사선과 신호선이 서로 교차하는 각각의 영역에는, 각각이 표시 소자를 포함하는 화소들이 매트릭스 형태로 배치되어 있다는 점에 주목한다. Each region of the scanning lines and signal lines intersect with each other, the pixels, each of which includes a display element to be noted that it is arranged in a matrix form. 표시 장치의 기판(5300)은 FPC(flexible printed circuit) 등의 접속부를 통해 타이밍 제어 회로(5305)(콘트롤러 또는 제어 IC라고도 함)에 접속된다. The substrate 5300 of the display device is connected to a timing control circuit (5305) (also referred to as a controller or a control IC) through a connection portion such as a (flexible printed circuit) FPC.

도 7a에서, 화소부(5301)가 형성된 기판(5300) 위에는, 제1 주사선 구동 회로(5302), 제2 주사선 구동 회로(5303), 및 신호선 구동 회로(5304)가 형성된다. In the Figure 7a, the pixel portion over a substrate 5300, (5301) is formed of a first scan line driver circuit 5302, the second scanning line driving circuit (5303), and the signal line driver circuit 5304 are formed. 따라서, 외부로부터 제공되는 구동 회로 등의 부품의 수가 줄어들어, 비용을 저감할 수 있다. Therefore, reducing the number of parts such as a driving circuit that is provided from the outside, it is possible to reduce the cost. 게다가, 기판(5300) 외부로부터 제공된 구동 회로로부터 배선을 연장시키는 경우 접속부에서의 접속수를 줄일 수가 있어, 신뢰성 또는 수율을 향상시킬 수 있다. In addition, the substrate 5300, it can reduce the number of connections at the connection case to extend the wiring from the driving circuit is provided from the outside, it is possible to improve the reliability or yield.

타이밍 제어 회로(5305)는, 예를 들어, 제1 주사선 구동 회로용 스타트 신호(GSP1)(스타트 펄스라고도 함) 및 주사선 구동 회로용 클록 신호(GCK1)를 제1 주사선 구동 회로(5302)에 공급한다는 점에 주목한다. A timing control circuit (5305) is, for example, supplying the first scan line driver circuit start signal (GSP1) for (also referred to as a start pulse) and the clock for the scanning line drive circuit signal (GCK1) to the first scan line driver circuit 5302 and it noted that. 또한, 타이밍 제어 회로(5305)는, 예를 들어, 제2 주사선 구동 회로용 스타트 신호(GSP2) 및 주사선 구동 회로용 클록 신호(GCK2)를 제2 주사선 구동 회로(5303)에 공급한다. Further, the timing control circuit (5305) is, for example, and supplies the second scan line driver circuit clock for a start signal (GSP2) and the scanning line driving circuit for a signal (GCK2) to a second scanning line drive circuit (5303). 게다가, 타이밍 제어 회로(5305)는, 신호선 구동 회로용 스타트 신호(SSP), 신호선 구동 회로용 클록 신호(SCK), 비디오 신호용 데이터(DATA)(간단히 비디오 신호라고도 함), 및 래치 신호(LAT)를 신호선 구동 회로(5304)에 공급한다. In addition, the timing control circuit (5305), the signal line driver circuit start signal (SSP) for, for a signal line driver circuit clock signal (SCK), video signal data (DATA) (referred to simply as video signal), and a latch signal (LAT) and supplies to the signal line driving circuit 5304. 각 클록 신호는 위상이 어긋난 복수의 클록 신호일 수도 있거나, 클록 신호를 반전시켜 얻어진 신호(CKB)와 함께 공급되는 것일 수도 있다. Each clock signal may be supplied with the resultant signal (CKB), or also a plurality of the clock signal phase-shifted, by inverting the clock signal. 제1 주사선 구동 회로(5302)와 제2 주사선 구동 회로(5303) 중 하나를 생략하는 것이 가능하다는 점에 주목한다. First it is noted that it is possible to omit one of the first scan line driver circuit 5302 and the second scan line driver circuit (5303).

도 7b는 구동 주파수가 낮은 회로들(예를 들어, 제1 주사선 구동 회로(5302) 및 제2 주사선 구동 회로(5303))은 화소부(5301)가 형성되는 기판(5300) 위에 형성되고, 신호선 구동 회로(5304)는 화소부(5301)가 형성되는 기판(5300)과는 상이한 기판 위에 형성되는 구조를 나타낸다. In Figure 7b a low drive frequency circuit (e.g., a first scan line driver circuit 5302 and the second scan line driver circuit (5303)) is formed on the substrate 5300 where the pixel portion (5301) formed on the signal line driving circuit 5304 is shows a structure to be formed on different substrates and the substrate 5300 where the pixel portion (5301) formed. 이 구조에 의해, 단결정 반도체를 포함하는 트랜지스터에 비해 전계 효과 이동도가 작은 박막 트랜지스터에 의해, 기판(5300) 위에 형성되는 구동 회로를 구성할 수 있다. This structure can be made by a field effect mobility of the thin film transistor it is less than a transistor comprising a single crystal semiconductor, constituting the driving circuit formed on the substrate 5300. 따라서, 표시 장치의 대형화, 공정수의 감소, 비용 저감, 수율 향상 등을 달성할 수 있다. Therefore, it is possible to achieve a large-sized display device, a reduction in number of steps, cost reduction and yield improvement and the like.

실시예 1에서 설명된 박막 트랜지스터는 n채널형 TFT이다. Embodiment is a thin film transistor is an n-channel TFT described in Example 1. 도 8a 및 도 8b는, n채널형 TFT에 의해 구성된 신호선 구동 회로의 구조 및 동작의 예를 나타낸다. Figures 8a and 8b show an example of the structure and operation of the signal line driving circuit is configured by n-channel type TFT.

신호선 구동 회로는 시프트 레지스터(5601) 및 스위칭 회로(5602)를 포함한다. A signal line drive circuit includes a shift register 5601 and a switching circuit (5602). 스위칭 회로(5602)는 복수의 스위칭 회로(5602_1 내지 5602_ N )( N 은 자연수)를 포함한다. The switching circuit 5602 comprises an (N is a natural number) (N 5602_1 to 5602_) a plurality of switching circuits. 스위칭 회로(5602_1 내지 5602_ N ) 각각은 복수의 박막 트랜지스터(5603_1 내지 5603_ k )( k 는 자연수)를 포함한다. Each switching circuit (5602_1 to 5602_ N) comprises a (k is a natural number), (k 5603_1 to 5603_) a plurality of thin film transistors. 박막 트랜지스터(5603_1 내지 5603_ k )가 n채널형 TFT인 예를 이하에서 설명한다. A thin film transistor (5603_1 to 5603_ k) will be described below an example in which the n-channel type TFT.

스위칭 회로(5602_1)를 예로서 이용하여 신호선 구동 회로의 접속 관계를 설명한다. By using the switching circuit (5602_1) as an example will be described the connection relationship of the signal line driving circuit. 박막 트랜지스터(5603_1 내지 5603_ k )의 제1 단자는, 각각, 배선(5604_1 내지 5604_ k )에 접속된다. The first terminal of the thin-film transistor (5603_1 to 5603_ k), respectively, are connected to the wiring (5604_1 to 5604_ k). 박막 트랜지스터(5603_1 내지 5603_ k )의 제2 단자는, 각각, 신호선(S1 내지 S k )에 접속된다. A second terminal of the thin-film transistor (5603_1 to 5603_ k), respectively, are connected to the signal line (S1 to S k). 박막 트랜지스터(5603_1 내지 5603_ k )의 게이트는 배선(5605_1)에 접속된다. The gate of the thin-film transistor (5603_1 to 5603_ k) is connected to the wiring (5605_1).

시프트 레지스터(5601)는, 배선(5605_1 내지 5605_ N )에 H 레벨(H 신호, 고전원 전위 레벨의 신호라고도 함)의 신호를 순차적으로 출력함으로써 스위칭 회로(5602_1 내지 5602_ N )를 순차적으로 선택하는 기능을 갖는다. Shift register 5601 is a wiring (5605_1 to 5605_ N) H level by outputting the signals in sequence of (also referred to as the H signal, the signal of the high-power potential level), the switching circuit (5602_1 to 5602_ N) for selecting sequentially the and a function.

스위칭 회로(5602_1)는, 배선(5604_1 내지 5604_ k )과 신호선(S1 내지 S k ) 사이의 도통 상태(제1 단자와 제2 단자 사이의 전기적 연속성)를 제어하는 기능, 즉, 배선(5604_1 내지 5604_ k )의 전위를 신호선(S1 내지 S k )에 공급할지의 여부를 제어하는 기능을 가진다. A switching circuit (5602_1), the wiring (5604_1 to 5604_ k) and signal lines (S1 through S k) function of controlling a conduction state (the first terminal and the electrical continuity between the second terminal) between, that is, wiring (5604_1 to It has a function of controlling whether to supply the voltage of 5604_ k) to the signal line (S1 to S k). 이런 식으로, 스위칭 회로(5602_1)는 선택기로서 기능한다. In this manner, the switching circuit (5602_1) functions as a selector. 게다가, 박막 트랜지스터(5603_1 내지 5603_ k )는, 각각, 배선(5604_1 내지 5604_ k )과 신호선(S1 내지 S k ) 사이의 도통 상태를 제어하는 기능, 즉, 배선(5604_1 내지 5604_ k )의 전위를 각각 신호선(S1 내지 S k )에 공급하는 기능을 가진다. In addition, the thin film transistor (5603_1 to 5603_ k) are, respectively, the wiring to the potential of (5604_1 to 5604_ k) and signal lines (S1 through S k) function of controlling a conduction state between, that is, wiring (5604_1 to 5604_ k) each has a function for supplying to the signal line (S1 to S k). 이런 식으로, 박막 트랜지스터(5603_1 내지 5603_ k ) 각각은 스위치로서 기능한다. In this way, each of the thin film transistor (5603_1 to 5603_ k) functions as a switch.

배선(5604_1 내지 5604_ k )의 각각에는 비디오 신호용 데이터(DATA)가 입력된다. In the video signal data (DATA) is input to each of the wiring (5604_1 to 5604_ k). 비디오 신호용 데이터(DATA)는 화상 신호 또는 화상 데이터에 대응하는 아날로그 신호인 경우가 많다. Video signal data (DATA) is often an analog signal corresponding to the image signal or image data.

그 다음, 도 8a의 신호선 구동 회로의 동작을 도 8b의 타이밍 차트를 참조하여 설명한다. Next, it will be described with the operation of the signal line drive circuit of Figure 8a reference to the timing chart of Figure 8b. 도 8b는 신호(Sout_1 내지 Sout_ N ) 및 신호(Vdata_1 내지 Vdata_ k )의 예를 나타낸다. Figure 8b shows an example of a signal (Sout_1 to Sout_ N) and the signal (k Vdata_1 to Vdata_). 신호(Sout_1 내지 Sout_ N )는 시프트 레지스터(5601)로부터의 출력 신호의 예이다. Signal (Sout_ Sout_1 to N) is an example of an output signal from the shift register (5601). 신호(Vdata_1 내지 Vdata_ k )는 배선(5604_1 내지 5604_ k )에 입력되는 신호의 예이다. Signal (Vdata_1 to Vdata_ k) is an example of a signal input to the wiring (5604_1 to 5604_ k). 신호선 구동 회로의 1 동작 기간은 표시 장치에서 1 게이트 선택 기간에 대응한다는 점에 주목한다. One operation period of the signal line driver circuit will be noted that corresponds to one gate selection period in a display device. 예를 들어, 1 게이트 선택 기간은 기간들(T1 내지 T N )로 분할된다. For example, one gate selection period is divided into periods (T1 to T N). 기간(T1 내지 T N ) 각각은, 선택된 행의 화소 내에 비디오 신호용 데이터(DATA)를 기입하기 위한 기간이다. Period (T1 to T N) each is a period for writing the video signal data (DATA) in the pixel of the selected row.

본 실시예의 도면 등에 나타낸 각 구조의 신호 파형 왜곡 등은 명료화를 위해서 과장되어 있는 경우가 있다는 점에 주목한다. Such as the waveform distortion or the like in each structure shown in this embodiment the drawing is noted that a case which is exaggerated for clarity. 따라서, 본 실시예는 반드시 도면 등에 나타낸 축적비율(scale)만으로 한정되지는 않는다. Thus, the present embodiment is not limited necessarily only accumulation ratio (scale) shows a diagram or the like.

기간(T1 내지 T N )에서, 시프트 레지스터(5601)는 H 레벨의 신호를 배선(5605_1 내지 5605_ N )에 순차적으로 출력한다. Period (T1 to T N) from the shift register 5601 is sequentially outputs a signal of H level to the wiring (5605_1 to 5605_ N). 예를 들어, 기간 T1에서, 시프트 레지스터(5601)는 H 레벨 신호를 배선(5605_1)에 출력한다. For example, in the period T1, the shift register 5601 outputs an H-level signal to the wiring (5605_1). 그러면, 박막 트랜지스터(5603_1 내지 5603_ k )는 온으로 되어, 배선(5604_1 내지 5604_ k )과 신호선(S1 내지 S k )이 도통 상태가 된다. Then, a thin film transistor (5603_1 to 5603_ k) is turned on, and the wiring (5604_1 to 5604_ k) and signal lines (S1 through S k) is in a conductive state. 이때, 배선(5604_1 내지 5604_ k )에는 Data(S1) 내지 Data(S k )가 각각 입력된다. In this case, the wiring (5604_1 to 5604_ k), the Data (S1) to Data (S k) are input. Data(S1) 내지 Data(S k )는, 각각, 박막 트랜지스터(5603_1 내지 5603_ k )를 통해 제1 열 내지 제k 열의 선택된 행의 화소에 기입된다. Data (S1) to Data (S k), respectively, are written in the first column to the k-th column, the pixels of the selected row through the thin film transistor (5603_1 to 5603_ k). 이런 식으로, 기간(T1 내지 T N )에서, 비디오 신호용 데이터(DATA)가 k 개 열마다 선택된 행의 화소들에 순차적으로 기입된다. In this way, the period (T1 to T N), the video-signal data (DATA) are sequentially written to the pixels of the selected row for each k columns.

전술한 바와 같이 복수의 열마다 비디오 신호용 데이터(DATA)를 화소에 기입함으로써, 비디오 신호용 데이터(DATA)의 수 또는 배선의 수를 줄일 수 있다. By writing a plurality of pixels for video signal data (DATA) for each column as described above, it is possible to reduce the number of number or wires of the video signal data (DATA). 결과적으로, 외부 회로와의 접속수를 줄일 수 있다. As a result, it is possible to reduce the number of connection to the external circuit. 게다가, 복수의 열의 화소들에 비디오 신호를 기입할 때 기입 시간을 연장할 수 있다; Besides, a plurality of pixel columns to extend the write time for writing the video signal; 따라서, 비디오 신호의 불충분한 기입을 방지할 수 있다. Therefore, it is possible to prevent an insufficient writing of a video signal.

실시예 1의 박막 트랜지스터에 의해 구성된 회로가 시프트 레지스터(5601) 및 스위칭 회로(5602)로서 이용될 수 있다는 점에 주목한다. Embodiment will be noted that the example circuit is configured by a thin film transistor 1 may be used as the shift register 5601 and a switching circuit (5602). 그 경우, 시프트 레지스터(5601)는 n채널형 트랜지스터만으로 구성되거나 p채널형 트랜지스터만으로 구성될 수 있다. In that case, the shift register 5601 may be configured or configured with only the p-channel transistor with only the n-channel transistor.

주사선 구동 회로 및/또는 신호선 구동 회로의 일부로서 이용되는 시프트 레지스터의 일 실시예가 도 9a 내지 도 9d와 도 10a 및 도 10b를 참조하여 설명된다. One embodiment of a shift register which is used the scanning line driving circuit and / or as part of a signal line driver circuit is described with reference to Figure 9a to Figure 9d and Figs. 10a and 10b.

주사선 구동 회로는 시프트 레지스터를 포함한다. Scanning line drive circuit includes a shift register. 주사선 구동 회로가 추가적으로 레벨 시프터, 버퍼 등을 포함하는 경우도 있다. In some cases where the scanning line driving circuit further includes a level shifter, a buffer, and the like. 주사선 구동 회로에서, 시프트 레지스터에 클록 신호(CK) 및 스타트 펄스 신호(SP)가 입력되어, 선택 신호가 생성된다. In the scan line driver circuit, a clock signal (CK) and a start pulse signal (SP) are input to the shift register, a selection signal is generated. 생성된 선택 신호는 버퍼에 의해 버퍼링 및 증폭되고, 그 결과의 신호는 대응하는 주사선에 공급된다. The generated selection signal is buffered and amplified by the buffer, and the resulting signal is supplied to the scanning line corresponding. 1개 라인의 화소들의 트랜지스터들의 게이트 전극들이 주사선에 접속된다. One of the gate electrodes of the transistors of the pixels of the line are connected to the scan line. 1개 라인의 화소들의 트랜지스터들은 한번에 모두 온(on)으로 되어야 하기 때문에, 큰 전류를 공급할 수 있는 버퍼가 사용된다. One of the pixels of the line transistors because they must be turned on (on) all at once, a buffer which can supply a large current is used.

시프트 레지스터는, 제1 내지 제 N 펄스 출력 회로(10_1 내지 10_ N )(N은 3이상의 자연수)를 포함한다(도 9a 참조). The shift register includes first to N-th pulse output circuit (10_1 to 10_ N) (N is a natural number of 3 or more) (see FIG. 9a). 도 9a에 나타낸 시프트 레지스터에서, 제1 내지 제 N 펄스 출력 회로(10_1 내지 10_ N )에는, 각각, 제1 배선(11)으로부터의 제1 클록 신호(CK1), 제2 배선(12)으로부터의 제2 클록 신호(CK2), 제3 배선(13)으로부터의 제3 클록 신호(CK3), 제4 배선(14)으로부터의 제4 클록 신호(CK4)가 공급된다. In the shift register shown in Fig. 9a, from the first to the N-th pulse output circuit (10_1 to 10_ N), the first clock signal (CK1), the second wiring 12 from each of the first wiring 11 a second clock signal (CK2), a fourth clock signal (CK4) from the third clock signal (CK3), fourth line 14 from the third wire (13) is supplied. 스타트 펄스 SP1(제1 스타트 펄스)이 제5 배선(15)으로부터 제1 펄스 출력 회로(101)로 입력된다. Start pulse SP1 is input to the first pulse output circuit 101 from (a first start pulse) is the fifth wire (15). 2단째 및 그 이후단의 제 n 펄스 출력 회로(10_ n ) ( n 은, 2이상 N 이하의 자연수)에는, 전단의 펄스 출력 회로로부터의 신호(전단 신호 OUT( n -1)라고 함)( n 은 2이상의 자연수)가 입력된다. The second stage and the n-th pulse output circuit of the subsequent stage (n 10_) (referred to as the front end signal OUT (n -1)) (n is a natural number of 2 or more of N or less), the signal from the front end of the pulse output circuit ( n is input to a natural number of 2 or more). 제1 펄스 출력 회로(10_1)에는, 제1 펄스 출력 회로(10_1)보다 2단 후단인 제3 펄스 출력 회로(103)으로부터의 신호가 입력된다. The signal from the first pulse output circuit (10_1), the first pulse output circuits than the two-stage rear end of the third pulse output circuit 103 (10_1) is input. 유사한 방식으로, 2단째 및 그 이후단의 제 n 펄스 출력 회로(10_ n )에는, 제 n 펄스 출력 회로(10_ n )보다 2단 후단인 제( n +2) 펄스 출력 회로(10_( n +2))로부터의 신호(후단 신호 OUT( n +2)라고 함)가 입력된다. In a similar fashion, the second stage and the n-th pulse output circuit of the subsequent stage (10_ n), the n-th pulse output circuit (10_ n) than the rear end of the second stage (n +2) pulse output circuit (10_ (n + 2)), referred to as the signal (rear end signal OUT (n +2) from a) are input. 따라서, 각 단의 펄스 출력 회로는, 각 후단의 펄스 출력 회로 및/또는 2단 전단의 펄스 출력 회로에 입력하기 위한 제1 출력 신호(OUT(1)(SR) 내지 OUT(N)(SR))와, 다른 회로 등에 입력하기 위한 제2 출력 신호(OUT(1) 내지 OUT(N))를 출력한다. Accordingly, the pulse output circuit of each stage, the first output signals (OUT (1) (SR) to OUT (N) (SR) to the input of each subsequent stage of the pulse output circuit and / or the second end of the front end pulse output circuit ) and outputs the second output signal (OUT (1) to OUT (N)) for inputting or the like other circuits. 도 9a에 도시된 바와 같이, 시프트 레지스터의 최종 2개 단에는 후단 신호 OUT( n +2)가 펄스 출력 회로에 입력되지 않기 때문에, 예를 들어, 제2 스타트 펄스(SP2), 제3 스타트 펄스(SP3)가 각각의 펄스 출력 회로에 입력될 수 있다는 점에 주목한다. Since as shown in FIG. 9a, does the final two stages of the shift register is not input to the subsequent stage signal OUT (n +2) pulse output circuit, e.g., a second start pulse (SP2), the third start pulse It is noted that the (SP3) can be input to each of the pulse output circuit.

클록 신호(CK)는 일정한 간격으로 H 레벨과 L 레벨(L 신호 또는 저전원 전위 레벨 신호라고도 함)을 교대로 반복하는 신호임에 주목한다. The clock signal (CK) is noted on the signal being repeated for a (also known as L signal or the low power supply potential level signal) H level and the L level alternately at regular intervals. 여기서, 제1 클록 신호(CK1) 내지 제4 클록 신호(CK4)는 1/4 주기만큼 순차적으로 지연되고 있다(즉, 이들은 위상이 서로 90도 어긋나 있다). Here, the first clock signal (CK1) to the fourth clock signal (CK4) are sequentially delayed by a quarter cycle (i.e., they are phase shifted from each other by 90 degrees). 본 실시예에서, 제1 내지 제4 클록 신호(CK1 내지 CK4)를 이용하여 펄스 출력 회로의 구동이 제어된다. In this embodiment, by using the first to fourth clock signals (CK1 to CK4) of the driving pulse output circuit it is controlled. 클록 신호가 입력되는 구동 회로에 따라 몇몇 경우에서는 클록 신호가 GCK 또는 SCK라고 지칭되지만, 이하의 설명에서는 클록 신호를 CK라고 지칭한다는 점에 주목한다. In accordance with a drive circuit that is a clock signal input, in some cases, but the clock signal referred to as GCK or SCK, the following description focuses on the fact that the clock signal referred to as CK.

제1 입력 단자(21), 제2 입력 단자(22), 및 제3 입력 단자(23)는, 제1 배선 내지 제4 배선(11 내지 14) 중 임의의 배선에 전기적으로 접속된다. A first input terminal 21, a second input terminal 22, and the third input terminal 23, the wiring is electrically connected to any of the first to fourth wiring lines (11 to 14). 예를 들어, 도 9a의 제1 펄스 출력 회로(10_1)에서, 제1 입력 단자(21)는 제1 배선(11)에 전기적으로 접속되고, 제2 입력 단자(22)는 제2 배선(12)에 전기적으로 접속되며, 제3 입력 단자(23)는 제3 배선(13)에 전기적으로 접속된다. For example, in the first pulse output circuit (10_1) of Figure 9a, a first input terminal 21 is electrically connected to the first wiring 11, the second input terminal 22 of the second wiring (12 ) is electrically connected to the third input terminal 23 is electrically connected to the third wire (13). 제2 펄스 출력 회로(10_2)에서, 제1 입력 단자(21)는 제2 배선(12)에 전기적으로 접속되고, 제2 입력 단자(22)는 제3 배선(13)에 전기적으로 접속되며, 제3 입력 단자(23)는 제4 배선(14)에 전기적으로 접속된다. In the second pulse output circuit (10_2), a first input terminal 21 is electrically connected to the second wiring 12, the second input terminal 22 is electrically connected to the third wire (13), the third input terminal 23 is electrically connected to the fourth wire (14).

제1 내지 제 N 펄스 출력 회로(10_1 내지 10_ N )의 각각은, 제1 입력 단자(21), 제2 입력 단자(22), 제3 입력 단자(23), 제4 입력 단자(24), 제5 입력 단자(25), 제1 출력 단자(26), 제2 출력 단자(27)를 포함한다(도 9b 참조). First to each of the N-th pulse output circuit (10_1 to 10_ N), a first input terminal 21, a second input terminal 22, a third input terminal 23, a fourth input terminal 24, claim 5 comprises an input terminal 25, first output terminal 26, a second output terminal 27 (see Fig. 9b). 제1 펄스 출력 회로(10_1)에서, 제1 입력 단자(21)에 제1 클록 신호(CK1)가 입력되고, 제2 입력 단자(22)에 제2 클록 신호(CK2)가 입력되고, 제3 입력 단자(23)에 제3 클록 신호(CK3)가 입력되고, 제4 입력 단자(24)에 스타트 펄스가 입력되고, 제5 입력 단자(25)에 후단 신호 OUT(3)가 입력되고, 제1 출력 단자(26)로부터 제1 출력 신호 OUT(1)(SR)가 출력되고, 제2 출력 단자(27)로부터 제2 출력 신호 OUT(1)가 출력된다. In the first pulse output circuit (10_1), a, and the second clock signal (CK2) input to the first input terminal 21, the first clock signal is input, (CK1), a second input terminal 22, the third input is the third clock signal (CK3) is input to the terminal 23, a fourth input the start pulse is input to the terminal 24, and the rear end signal OUT (3) is input to the fifth input terminal 25, the 1, the first output signal OUT (1) (SR) from the output terminal 26 are output, and the second is the second output signal OUT (1) from the output terminal 27 is output.

제1 내지 제 N 펄스 출력 회로(10_1 내지 10_ N )에서, 3 단자의 박막 트랜지스터 뿐만 아니라 4 단자의 박막 트랜지스터를 이용할 수 있다. In the first to the N-th pulse output circuit (10_1 to 10_ N), as well as the transistor of the third terminal it can be used for the transistor of the four-terminal. 4 단자를 갖는 박막 트랜지스터는, 소스 전극, 드레인 전극, 제1 게이트 전극, 및 제2 게이트 전극을 포함하며, 여기서, 산화물 반도체층의 채널 형성 영역은 제1 게이트 전극과 제2 게이트 전극 사이에 제공되며, 제1 게이트 전극과 제2 게이트 전극 사이에는 절연층이 개재되어 있다. 4, a thin film transistor having a terminal, a source electrode, a drain electrode, a first gate electrode, and the second comprises a gate electrode, wherein the oxide channel forming region of the semiconductor layer is provided between the first gate electrode and second gate electrode and, between the first gate electrode and second gate electrode is interposed an insulating layer. 도 9c는 4 단자를 갖는 박막 트랜지스터(28)의 심볼을 나타내며, 이 심볼은 이하에서 도면 등에 이용된다. Figure 9c represents a symbol of the thin film transistor 28 having four terminals, the symbol is used for the drawing in the following. 박막 트랜지스터(28)는, 제1 게이트 전극에 입력되는 제1 제어 신호(G1) 및 제2 게이트 전극에 입력되는 제2 제어 신호(G2)에 의해 In 단자와 Out 단자 사이의 전류를 제어할 수 있다. Thin film transistor 28, the first to control the current between the In terminal and the Out terminal by a first control signal (G1) and a second control signal (G2) inputted to the gate electrode which is input to the first gate electrode have.

또한, 도 9c에 나타낸 박막 트랜지스터(28)의 임계 전압은, 제1 게이트 전극의 전위 및 제2 게이트 전극의 전위의 제어에 의해 소망 레벨이 되도록 제어될 수 있다. In addition, the threshold voltage of the thin film transistor 28 shown in Figure 9c is the liquid can be controlled so that the first gate electrode potential and the second desired level by control of the potential of the gate electrode.

그 다음, 펄스 출력 회로의 구체적인 회로 구성의 일례를 도 9d를 참조하여 설명한다. Next, it will be described with an example of a specific circuit configuration of the pulse output circuit, see Figure 9d.

제1 펄스 출력 회로(10_1)는 제1 내지 제13 트랜지스터(31 내지 43)를 포함한다(도 9d 참조). The first pulse output circuit (10_1) includes a first to thirteenth transistors (31 to 43) (see Fig. 9d). 전술된 제1 내지 제5 입력 단자(21 내지 25), 제1 출력 단자(26), 및 제2 출력 단자(27) 외에도, 제1 고전원 전위 VDD가 공급되는 전원선(51), 제2 고전원 전위 VCC가 공급되는 전원선(52), 저전원 전위 VSS가 공급되는 전원선(53)으로부터 제1 내지 제13 트랜지스터(31 내지 43)에 신호 또는 전원 전위가 공급된다. The first to fifth input terminals 21 to 25 described above, the first output terminal 26, and a second output terminal 27. In addition, the first high-power electric potential power source VDD is supplied to line 51, a second the high-power potential power source line 52, the signal or power supply potential to the first to thirteenth transistors (31 to 43) from the low-potential power supply line 53 which is supplied with VSS VCC supply is supplied. 여기서, 도 9d에 나타낸 전원선들의 전원 전위들간의 관계는 다음과 같다: 제1 전원 전위 VDD는 제2 전원 전위 VCC보다 높거나 같고, 제2 전원 전위 VCC는 제3 전원 전위 VSS보다 높다. Here, the relationship between the electric power supply lines between the power supply potential of the shown in Figure 9d are as follows: the first power supply potential VDD is equal to or higher than the second power supply potential VCC, the second power supply potential VCC is higher than the third power supply potential VSS. 제1 내지 제4 클록 신호(CK1 내지 CK4)는 일정한 간격으로 H 레벨과 L 레벨을 교대로 반복한다; The repeats in the first to fourth clock signals (CK1 to CK4) is alternately the H level and the L level at regular intervals; 클록 신호가 H 레벨일 때 전위는 VDD이고 클록 신호가 L 레벨 때 전위는 VSS임에 주목한다. When the clock signal is at the H level potential VDD and the potential when the clock signal at L level is VSS being noticed. 전원선(51)의 전위 VDD를 전원선(52)의 전위 VCC보다 높게함으로써, 트랜지스터의 동작에 악영향을 미치지 않고 트랜지스터의 게이트 전극에 인가되는 전위를 낮출 수 있고, 트랜지스터의 임계 전압의 변화를 저감시키며, 트랜지스터의 열화를 억제할 수 있다. By the power supply line 51 higher than the potential VCC of the power supply line 52, the potential VDD of, it is possible without adversely affecting the operation of the transistor to lower the voltage applied to the gate electrode of the transistor, reduction of the threshold voltage of the transistor changes sikimyeo, it is possible to suppress the deterioration of the transistor. 도 9d에 나타낸 바와 같이, 제1 트랜지스터(31) 및 제1 내지 제13 트랜지스터(31 내지 43) 중 제6 내지 제9 트랜지스터(36 내지 39)로서, 도 9c에 나타낸 4 단자의 박막 트랜지스터(28)를 이용하는 것이 바람직하다는 점에 주목한다. As it is shown in Figure 9d, a first transistor 31 and the first to thirteenth transistors (31 to 43), the sixth to ninth transistors TFTs (28 of the four-terminal as shown in a (36 to 39), Fig. 9c of ) it is noted that it is preferable to use a. 제1 트랜지스터(31) 및 제6 내지 제9 트랜지스터(36 내지 39)는, 소스 또는 드레인으로서 역할하는 한 전극이 접속된 노드의 전위가 게이트 전극의 제어 신호에 의해 전환되도록 동작할 필요가 있으며, 게이트 전극에 입력되는 제어 신호에 대한 응답이 빠르기 때문에(온-상태 전류의 상승이 가파름), 펄스 출력 회로의 오동작을 더욱 저감할 수 있다. A first transistor 31 and the sixth to ninth transistors (36 to 39), it is necessary to operate so that the potential of the one electrode serving as a source or drain connected to node switching by a control signal of the gate electrode, as fast a response to a control signal input to the gate electrode (on-state current steepness of the rise), it is possible to further reduce a malfunction of the pulse output circuit. 따라서, 도 9c에 나타낸 4 단자의 박막 트랜지스터(28)를 이용함으로써, 임계 전압을 제어할 수 있고, 펄스 출력 회로의 오동작을 더욱 방지할 수 있다. Therefore, it is possible by using a thin-film transistor 28 of the terminal 4 shown in FIG. 9c, it is possible to control the threshold voltage, to further prevent the malfunction of the pulse output circuit. 도 9d에서는 제1 제어 신호(G1) 및 제2 제어 신호(G2)는동일한 제어 신호이지만, 제1 제어 신호(G1) 및 제2 제어 신호(G2)는 상이한 제어 신호일 수 있다는 점에 주목한다. Figure 9d, it noted that the first control signal (G1) and a second control signal (G2) has the same control signal, the first control signal (G1) and a second control signal (G2) may be a signal different from the control.

도 9d에서, 제1 트랜지스터(31)의 제1 단자는 전원선(51)에 전기적으로 접속되고, 제1 트랜지스터(31)의 제2 단자는 제9 트랜지스터(39)의 제1 단자에 전기적으로 접속되며, 제1 트랜지스터(31)의 게이트 전극들(제1 게이트 전극 및 제2 게이트 전극)은 제4 입력 단자(24)에 전기적으로 접속된다. In Figure 9d, a first terminal of the first transistor 31 is electrically connected to the power supply line 51, a second terminal of the first transistor 31 is electrically connected to the first terminal of the ninth transistor (39) is connected, the gate electrode of the first transistor 31 (first gate electrode and second gate electrode) is electrically connected to the fourth input terminal 24. 제2 트랜지스터(32)의 제1 단자는 전원선(53)에 전기적으로 접속되고, 제2 트랜지스터(32)의 제2 단자는 제9 트랜지스터(39)의 제1 단자에 전기적으로 접속되며, 제2 트랜지스터(32)의 게이트 전극은 제4 트랜지스터(34)의 게이트 전극에 전기적으로 접속된다. 2 a first terminal of the transistor 32 is electrically connected to the power source line 53, the second terminal of the second transistor 32 is electrically connected to the first terminal of the ninth transistor (39), the 2, the gate electrode of the transistor 32 is electrically connected to the gate electrode of the fourth transistor (34). 제3 트랜지스터(33)의 제1 단자는 제1 입력 단자(21)에 전기적으로 접속되고, 제3 트랜지스터(33)의 제2 단자는 제1 출력 단자(26)에 전기적으로 접속된다. A first terminal of the third transistor 33 is electrically connected to the first input terminal 21, a third terminal of the second transistor 33 is electrically connected to the first output terminal (26). 제4 트랜지스터(34)의 제1 단자는 전원선(53)에 전기적으로 접속되고, 제4 트랜지스터(34)의 제2 단자는 제1 출력 단자(26)에 전기적으로 접속된다. The fourth terminal of the first transistor 34 is electrically connected to the power source line 53, the second terminal of the fourth transistor 34 is electrically connected to the first output terminal (26). 제5 트랜지스터(35)의 제1 단자는 전원선(53)에 전기적으로 접속되고, 제5 트랜지스터(35)의 제2 단자는 제2 트랜지스터(32)의 게이트 전극 및 제4 트랜지스터(34)의 게이트 전극에 전기적으로 접속되며, 제5 트랜지스터(35)의 게이트 전극은 제4 입력 단자(24)에 전기적으로 접속된다. A first terminal of the fifth transistor 35 is electrically connected to the power source line 53, the second terminal of the fifth transistor 35 is the gate electrode and the fourth transistor 34 of the second transistor (32) is electrically connected to the gate electrode, a gate electrode of the fifth transistor 35 is electrically connected to the fourth input terminal 24. 제6 트랜지스터(36)의 제1 단자는 전원선(52)에 전기적으로 접속되고, 제6 트랜지스터(36)의 제2 단자는 제2 트랜지스터(32)의 게이트 전극 및 제4 트랜지스터(34)의 게이트 전극에 전기적으로 접속되며, 제6 트랜지스터(36)의 게이트 전극들(제1 게이트 전극 및 제2 게이트 전극)은 제5 입력 단자(25)에 전기적으로 접속된다. A sixth first terminal of transistor 36 is electrically connected to the power source line 52, the second terminal of the sixth transistor 36 is the gate electrode and the fourth transistor 34 of the second transistor (32) electrically connected to the gate electrode is, the gate electrode of the sixth transistor 36 (first gate electrode and second gate electrode) is electrically connected to the fifth input terminal 25. 제7 트랜지스터(37)의 제1 단자는 전원선(52)에 전기적으로 접속되고, 제7 트랜지스터(37)의 제2 단자는 제8 트랜지스터(38)의 제2 단자에 전기적으로 접속되며, 제7 트랜지스터(37)의 게이트 전극들(제1 게이트 전극 및 제2 게이트 전극)은 제3 입력 단자(23)에 전기적으로 접속된다. Seventh first terminal of transistor 37 is electrically connected to the power source line 52, the second terminal of the seventh transistor 37 is electrically connected to the second terminal of the eighth transistor 38, the 7, the gate electrode of the transistor 37 (first gate electrode and second gate electrode) is electrically connected to the third input terminal (23). 제8 트랜지스터(38)의 제1 단자는 제2 트랜지스터(32)의 게이트 전극 및 제4 트랜지스터(34)의 게이트 전극에 전기적으로 접속되고, 제8 트랜지스터(38)의 게이트 전극들(제1 게이트 전극 및 제2 게이트 전극)은 제2 입력 단자(22)에 전기적으로 접속된다. Section 8 of the first terminal of the transistor 38 is a second of being electrically connected to the gate electrode and the gate electrode of the fourth transistor 34 of the transistor 32, the gate electrode of the eighth transistor 38 (the first gate electrode and a second gate electrode) is electrically connected to the second input terminal (22). 제9 트랜지스터(39)의 제1 단자는 제1 트랜지스터(31)의 제2 단자 및 제2 트랜지스터(32)의 제2 단자에 전기적으로 접속되고, 제9 트랜지스터(39)의 제2 단자는 제3 트랜지스터(33)의 게이트 전극 및 제10 트랜지스터(40)의 게이트 전극에 전기적으로 접속되며, 제9 트랜지스터(39)의 게이트 전극들(제1 게이트 전극 및 제2 게이트 전극)은 전원선(52)에 전기적으로 접속된다. Claim 9 The first terminal is electrically connected to the second terminal of the second terminal and the second transistor 32 of the first transistor 31, the second terminal of the ninth transistor 39 of the transistor 39 is the 3 is electrically connected to the gate electrode and the gate electrode of the tenth transistor 40 of the transistor 33, the gate electrode of the ninth transistor 39 (first gate electrode and second gate electrode) is the power supply line (52 ) it is electrically connected to the. 제10 트랜지스터(40)의 제1 단자는 제1 입력 단자(21)에 전기적으로 접속되고, 제10 트랜지스터(40)의 제2 단자는 제2 출력 단자(27)에 전기적으로 접속되며, 제10 트랜지스터(40)의 게이트 전극은 제9 트랜지스터(39)의 제2 단자에 전기적으로 접속된다. A first terminal of the tenth transistor 40 is first electrically connected to the input terminal 21, a second terminal of the tenth transistor 40 is electrically connected to the second output terminal 27, 10 the gate electrode of transistor 40 is electrically connected to the second terminal of the ninth transistor (39). 제11 트랜지스터(41)의 제1 단자는 전원선(53)에 전기적으로 접속되고, 제11 트랜지스터(41)의 제2 단자는 제2 출력 단자(27)에 전기적으로 접속되며, 제11 트랜지스터(41)의 게이트 전극은 제2 트랜지스터(32)의 게이트 전극 및 제4 트랜지스터(34)의 게이트 전극에 전기적으로 접속된다. Claim 11 The first terminal of the transistor 41 is electrically connected to the power source line 53, the second terminal of the eleventh transistor 41 is electrically connected to the second output terminal 27, an eleventh transistor ( 41 the gate electrode of) is electrically connected to the gate electrode of the gate electrode and the fourth transistor 34 of the second transistor (32). 제12 트랜지스터(42)의 제1 단자는 전원선(53)에 전기적으로 접속되고, 제12 트랜지스터(42)의 제2 단자는 제2 출력 단자(27)에 전기적으로 접속되며, 제12 트랜지스터(42)의 게이트 전극은 제7 트랜지스터(37)의 게이트 전극들(제1 게이트 전극 및 제2 게이트 전극)에 전기적으로 접속된다. Claim 12 The first terminal of the transistor 42 is electrically connected to the power source line 53, the second terminal of the twelfth transistor 42 is electrically connected to the second output terminal 27, a twelfth transistor ( 42 the gate of) electrode is electrically connected to the seventh gate electrode of the transistor 37 (first gate electrode and second gate electrode). 제13 트랜지스터(43)의 제1 단자는 전원선(53)에 전기적으로 접속되고, 제13 트랜지스터(43)의 제2 단자는 제1 출력 단자(26)에 전기적으로 접속되며, 제13 트랜지스터(43)의 게이트 전극은 제7 트랜지스터(37)의 게이트 전극들(제1 게이트 전극 및 제2 게이트 전극)에 전기적으로 접속된다. Claim 13 The first terminal of the transistor 43 is electrically connected to the power source line 53, the second terminal of the thirteenth transistor 43 is electrically connected to the first output terminal 26, a thirteenth transistor ( a gate electrode 43) is electrically connected to the seventh transistor to the gate electrode of the 37 (first gate electrode and second gate electrode).

도 9d에서, 제3 트랜지스터(33)의 게이트 전극, 제10의 트랜지스터(40)의 게이트 전극, 및 제9 트랜지스터(39)의 제2 단자의 접속 부분은 노드 A로서 지칭된다. In Figure 9d, the connection between the second terminal of the third transistor 33, a gate electrode, a gate electrode of the tenth transistor (40) of, and the ninth transistor 39 it is referred to as the node A. 게다가, 제2 트랜지스터(32)의 게이트 전극, 제4 트랜지스터(34)의 게이트 전극, 제5 트랜지스터(35)의 제2 단자, 제6 트랜지스터(36)의 제2 단자, 제8 트랜지스터(38)의 제1 단자, 및 제11 트랜지스터(41)의 게이트 전극의 접속 부분은 노드 B로서 지칭된다. Furthermore, a second terminal, an eighth transistor (38) of the second gate electrode of the transistor 32, the fourth transistor 34, a gate electrode, a fifth transistor (35), a second terminal, a sixth transistor (36) of the a first terminal, and a connection portion of the gate electrode of the eleventh transistor 41 is referred to as a node B.

박막 트랜지스터는, 적어도 3개 단자, 게이트, 드레인, 및 소스를 갖는 소자임에 주목한다. A thin film transistor is noticed, the device being at least three terminals, a gate, having a drain, and a source. 박막 트랜지스터는 드레인 영역과 소스 영역 사이에 채널 영역을 가지며, 전류는 드레인 영역, 채널 영역, 및 소스 영역을 통해 흐를 수 있다. A thin film transistor has a channel region between the drain region and the source region, current can flow through the drain region, a channel region, and a source region. 여기서, 박막 트랜지스터의 소스 및 드레인은 박막 트랜지스터의 구조, 동작 조건 등에 따라 바뀔수 있기 때문에, 어느 것이 소스인지 또는 드레인인지를 정의하는 것은 어렵다. Here, the source and drain of the thin film transistor because be altered depending on the structure, operating conditions of thin film transistors, it is difficult to define which is that the source or a drain. 따라서, 몇몇 경우에서는, 소스 또는 드레인으로서 기능하는 영역은, 소스 또는 드레인이라고 불리지 않는다. Thus, in some cases, a region functioning as a source or drain is not called the source or drain it. 그 경우, 예를 들어, 이와 같은 영역은 각각 제1 단자 및 제2 단자로서 지칭될 수 있다. In that case, for example, this area may be referred to as a first terminal and a second terminal, respectively.

또한, 예를 들어, 상이한 극성을 갖는 트랜지스터들이 이용되거나 회로 동작에서 전류의 방향이 바뀔 때 소스 및 드레인의 기능이 바뀔 수 있다. Also, for example, a function of the source and drain may change when they use a transistor having a different polarity or change the direction of the current in the circuit operation. 따라서, 본 명세서에서 용어 "소스" 및 "드레인"은 바뀔 수 있다. Thus, the term of the terms "source" and "drain" can be changed.

도 9d 및 도 10a에서 노드 A를 플로팅 상태로 만듦으로써 부트스트랩 동작을 수행하기 위한 커패시터가 추가로 제공될 수 있다는 점에 주목한다. Be noted that FIG. 9d and can be provided to the node A in Figure 10a, an additional capacitor for performing bootstrap operation by making the floating state. 또한, 노드 B의 전위를 유지하기 위해 한 전극이 노드 B에 전기적으로 접속되어 있는 커패시터가 추가로 제공될 수 있다. In addition, a capacitor with one electrode to maintain the potential of the node B is electrically connected to the node B may be further provided.

도 10b는 도 10a에 나타낸 복수의 펄스 출력 회로를 포함하는 시프트 레지스터의 타이밍도이다. Figure 10b is a timing diagram of a shift register including a plurality of pulse output circuits shown in Figure 10a. 시프트 레지스터가 주사선 구동 회로에 포함되는 경우, 도 10b의 기간(61)은 수직 귀선 시간(vertical retrace period)에 대응하고, 기간(62)는 게이트 선택 기간에 대응한다는 점에 주목한다. If the shift register included in the scanning line driving circuit, the period 61 of Figure 10b is noted that corresponds to the vertical blanking period (vertical retrace period) and the period 62 corresponds to a gate selection period.

도 10a에 나타낸 바와 같이, 제2 전원 전위 VCC가 게이트에 인가되는 제9 트랜지스터(39)가 제공되면 부트스트랩 동작의 전후에서 다음과 같은 이점이 있다는 점에 주목한다. As shown in Figure 10a, when the second power supply potential VCC is provided by a ninth transistor (39) is applied to the gate will be noted that the following advantages before and after bootstrap operation.

게이트 전극에 제2 전원 전위 VCC가 인가되는 제9 트랜지스터(39)가 없는 경우, 부트스트랩 동작에 의해 노드 A의 전위가 상승하면, 제1 트랜지스터(31)의 제2 단자인 소스의 전위가 제1 전원 전위 VDD보다 높은 값으로 상승한다. If you do not have a ninth transistor (39) to which the second power supply potential VCC to the gate electrode, if the potential at the node A is raised by bootstrap operation, a potential of the second terminal is the source of the first transistor (31) of claim 1 is raised to a value higher than the power source potential VDD. 그 다음, 제1 트랜지스터(31)의 소스가 제1 단자, 즉, 전원선(51)측의 단자로 스위칭된다. Then, the source of the first transistor 31 is switched to a terminal of the first terminal, that is, the power supply line 51 side. 결과적으로, 제1 트랜지스터(31)에서, 게이트와 소스 사이 및 게이트와 드레인 사이에는 큰 바이어스 전압이 인가되어 큰 스트레스가 걸리므로, 이것은 트랜지스터의 열화를 유발할 수 있다. As a result, the first transistor 31, to the gate and the source and between the gate and is applied to a large bias voltage between the drain takes great stress, which can lead to degradation of the transistor. 반면, 게이트 전극에 제2 전원 전위 VCC가 인가되는 제9 트랜지스터(39)가 제공되면, 부트스트랩 동작에 의해 노드 A의 전위가 상승하더라도 제1 트랜지스터(31)의 제2 단자의 전위 상승을 방지할 수 있다. On the other hand, if the second is the ninth transistor (39) to which the power source potential VCC supplied to the gate electrode, even if the potential of the node A is raised by bootstrap operation prevent potential rise of the second terminal of the first transistor 31 can do. 즉, 제9 트랜지스터(39)를 제공하면, 제1 트랜지스터(31)의 게이트와 소스 사이에 인가되는 음의 바이어스 전압의 레벨을 낮출 수 있다. That is, by providing the ninth transistor 39 can lower the level of the negative bias voltage is applied between the gate and the source of the first transistor (31). 따라서, 본 실시예의 회로 구성은 제1 트랜지스터(31)의 게이트와 소스 사이에 인가되는 음의 바이어스 전압을 저감시켜, 스트레스에 기인한 제1 트랜지스터(31)의 열화를 방지할 수 있다. Accordingly, the circuit configuration of this embodiment can be reduced to a negative bias voltage is applied between the gate and the source of the first transistor 31, preventing the deterioration of the first transistor 31 due to stress.

제9 트랜지스터(39)의 제1 단자 및 제2 단자가 제1 트랜지스터(31)의 제2 단자와 제3 트랜지스터(33)의 게이트 사이에 접속되는 한, 제9 트랜지스터(39)는 임의의 장소에 제공될 수 있다는 점에 주목한다. A ninth first terminal and a second terminal of the first transistor 31, the second one, the ninth transistor (39) coupled between the gate terminal and a third transistor (33) of the arbitrary position of the transistor 39 and noted that it can be provided for. 본 실시예에서 복수의 펄스 출력 회로를 포함하는 시프트 레지스터가, 주사선 구동 회로보다 많은 단을 갖는 신호선 구동 회로에 포함되는 경우, 제9 트랜지스터(39)를 생략할 수 있어서, 트랜지스터 개수를 줄일 수 있다는 점에 주목한다. In the shift register comprising a plurality of pulse output circuits in this embodiment can be omitted, if included in the signal line driver circuit having a number of stages than a scan line driver circuit, the ninth transistor (39), it can reduce the number of transistors the noted.

제1 내지 제13 트랜지스터(31 내지 43) 각각의 반도체층으로서 산화물 반도체를 이용하면, 박막 트랜지스터의 오프 전류를 저감할 수 있고, 온-상태 전류 및 전계 효과 이동도를 높일 수가 있으며, 트랜지스터의 열화의 정도를 저감할 수 있다는 점에 주목한다. The first to thirteenth transistor by using an oxide semiconductor as the respective semiconductor layers (31 to 43), it is possible to reduce the off current of the thin film transistor, on-and can increase the state in which the current and field-effect mobility, deterioration of the transistor of note in that it can reduce the degree. 그 결과, 회로의 오동작을 방지할 수 있다. As a result, it is possible to prevent malfunction of the circuit. 게이트 전극에 고전위를 인가한 산화물 반도체를 이용하는 트랜지스터의 열화의 정도는, 아몰퍼스 실리콘을 이용한 트랜지스터에 비해 작다. Degree of degradation of the transistor using an oxide semiconductor is applied to the high potential to the gate electrode is smaller than the transistor using amorphous silicon. 결과적으로, 제2 전원 전위 VCC를 공급하는 전원선에 제1 전원 전위 VDD를 공급하더라도 유사한 동작을 얻을 수 있고, 회로들간의 전원선의 수를 저감할 수 있다; As a result, even if the first supply the power supply potential VDD to the power supply line 2 for supplying the power supply potential VCC can be obtained a similar operation, it is possible to reduce the number of the power supply line of the circuit between; 따라서, 회로의 크기를 줄일 수 있다. Therefore, it is possible to reduce the size of the circuit.

제3 입력 단자(23)로부터 제7 트랜지스터(37)의 게이트 전극들(제1 게이트 전극 및 제2 게이트 전극)에 공급되는 클록 신호와, 제2 입력 단자(22)로부터 제8 트랜지스터(38)의 게이트 전극들(제1 게이트 전극 및 제2 게이트 전극)에 공급되는 클록 신호가, 각각 제2 입력 단자(22) 및 제3 입력 단자(23)로부터 공급되도록 접속 관계가 변하더라도 유사한 기능을 얻을 수 있다는 점에 주목한다. A third gate electrode of the seventh transistor 37 from the input terminal 23 and the clock signal supplied to the (first gate electrode and second gate electrode), and the second eighth transistor 38 from the input terminal 22, the gate electrode of the clock signal supplied to the (first gate electrode and second gate electrode), respectively, a second input terminal 22 and the even if the connection between service to be supplied from the third input terminal 23 to obtain a similar function It should be noted that. 도 10a에 나타낸 시프트 레지스터에서, 제7 트랜지스터(37) 및 제8 트랜지스터(38) 양자 모두가 온이고, 그 다음, 제7 트랜지스터(37)가 오프이고 제8 트랜지스터(38)가 온인 다음, 제7 트랜지스터(37)와 제8 트랜지스터(38)가 오프이도록 제7 트랜지스터(37) 및 제8 트랜지스터(38)의 상태가 변한다; In the shift register shown in Figure 10a, the seventh transistor 37 and the eighth transistor 38, and are both turned on, then the seventh transistor 37 is off and the eighth transistor 38 is on, then the 7, the state of the transistor 37 and the eighth transistor 38 is off so that the seventh transistor 37 and the eighth transistor 38 is changed; 따라서, 제2 입력 단자(22) 및 제3 입력 단자(23)의 전위 저하로 인한 노드 B의 전위 저하는, 제7 트랜지스터(37)의 게이트 전극의 전위 저하 및 제8 트랜지스터(38)의 게이트 전극의 전위 저하에 의해 두번 유발된다. Thus, the gate of the second input terminal 22 and the third input terminal 23, the potential of the node B decreases due to the potential degradation of, the seventh transistor 37 is the potential decrease and the eighth transistor 38 of the gate electrode of the It is caused twice by the potential degradation of the electrode. 반면, 도 10a에 나타낸 시프트 레지스터에서, 제7 트랜지스터(37) 및 제8 트랜지스터(38) 양자 모두가 온이고, 그 다음, 제7 트랜지스터(37)가 온이고 제8 트랜지스터(38)가 오프인 다음, 제7 트랜지스터(37)와 제8 트랜지스터(38)가 오프이도록 제7 트랜지스터(37) 및 제8 트랜지스터(38)의 상태가 도 10b의 기간에서와 같이 변할 때, 제2 입력 단자(22) 및 제3 입력 단자(23)의 전위 저하로 인한 노드 B의 전위 저하는 1회로 저감될 수 있는데, 이것은 제8 트랜지스터(38)의 게이트 전극의 전위 저하에 의한 것이다. On the other hand, in the shift register shown in Figure 10a, the seventh transistor 37 and the eighth transistor 38, and are both turned on, then the seventh transistor 37 is on and the eighth transistor 38 are off the when the next state of the seventh transistor 37 and the eighth transistor 38 is off so that the seventh transistor 37 and the eighth transistor 38 is changed as shown in the period of FIG. 10b, the second input terminal (22 ) and a third input potential of the node B decreases due to the potential degradation of the terminal 23 may be reduced first circuit, and this is due to the potential degradation of the gate electrode of the eighth transistor (38). 결과적으로, 클록 신호 CK3가 제3 입력 단자(23)로부터 제7 트랜지스터(37)의 게이트 전극들(제1 게이트 전극 및 제2 게이트 전극)에 공급되고 클록 신호 CK2가 제2 입력 단자(22)로부터 제8 트랜지스터(38)의 게이트 전극들(제1 게이트 전극 및 제2 게이트 전극)에 공급되는 접속 관계를 이용하는 것이 바람직한데, 이것은, 노드 B의 전위 변동 횟수를 저감하여 노이즈를 저감할 수 있기 때문이다. As a result, the clock signal CK3 a third gate electrode of the seventh transistor 37 from the input terminal 23 is supplied to the (first gate electrode and second gate electrode), the clock signal CK2 and a second input terminal 22, from can be reduced to an eighth transistor (38) gate electrodes it is preferable to use the connection relationship that is supplied to the (first gate electrode and second gate electrode), which, by reducing the voltage variation time count of the node B noise of Because.

이런 식으로, 제1 출력 단자(26) 및 제2 출력 단자(27)의 전위를 각각 L 레벨로 유지하는 기간에 노드 B에 정기적으로 H 레벨의 신호를 공급한다; In this way, the first supply output terminal 26 and the second output terminal 27 on a regular basis a signal of H level to the node B in the period for holding the electric potential to each of the L level; 따라서, 펄스 출력 회로의 오동작을 방지할 수 있다. Therefore, it is possible to prevent a malfunction of the pulse output circuit.

실시예 1에 설명된 박막 트랜지스터의 제조 방법에 의해 구동 회로의 박막 트랜지스터를 제조함으로써, 구동 회로부의 박막 트랜지스터의 고속 동작을 실현하고 전력 절감을 달성할 수 있다. Carried out by preparing a thin film transistor of the drive circuit according to the production method of the thin film transistor described in Example 1, it is possible to realize a high speed operation of the thin film transistor of the drive circuit and to achieve power savings.

본 실시예는, 다른 실시예에서 설명한 구조와 적절하게 조합하여 구현될 수 있다. This embodiment can be implemented in appropriate combination with the structures described in other embodiments.

(실시예 3) (Example 3)

본 실시예에서는, 박막 트랜지스터를 제조해 그 박막 트랜지스터를 화소부 및 구동 회로에 이용하는 표시 기능을 갖는 반도체 장치(표시 장치라고도 함)를 제조하는 경우를 설명한다. In this embodiment, the case of manufacturing the semiconductor device (also called a display device) having a display function using the thin film transistor manufactured by a thin-film transistor in the pixel portion and the driver circuit. 또한, 박막 트랜지스터를 포함하는 구동 회로의 일부 또는 전체를 화소부가 형성되는 기판 위에 형성하여, 시스템-온-패널을 얻을 수 있다. Moreover, by forming part or all of a driver circuit including the thin film transistor over a substrate on which the pixel portion is formed, the system - it is possible to obtain a panel-on.

표시 장치는 표시 소자를 포함한다. The display device comprises a display element. 표시 소자로서, 액정 소자(액정 표시 소자라고도 함) 또는 발광 소자(발광 표시 소자라고도 함)를 이용할 수 있다. A display device, may use a liquid crystal element (also referred to as a liquid crystal display element) or a light-emitting element (also called a light-emitting display element). 발광 소자는, 그 범주에, 전류 또는 전압에 의해 휘도가 제어되는 소자를 포함하며, 구체적으로는, 무기 EL(Electro Luminescence), 유기 EL 등을 포함한다. The light emitting element, in its scope, comprises a device which luminance is controlled by current or voltage, and specifically include, inorganic EL (Electro Luminescence), an organic EL or the like. 또한, 전자 잉크 등의, 전기적 효과에 의해 콘트라스트가 변화하는 표시 매체도 이용할 수 있다. It is also possible to use a display medium which contrast is changed by the electrical effects, such as electronic ink.

또한, 표시 장치는, 표시 소자가 밀봉되어 있는 패널과, 콘트롤러를 포함한 IC 등을 그 패널 위에 탑재한 모듈을 포함한다. The display apparatus includes a panel, a module mounted on the IC or the like including the panel and a controller that is a display element is sealed. 표시 장치는, 표시 장치의 제조 과정에서 표시 소자가 완성되기 이전의 소자 기판의 한 형태에 관한 것이며, 이 소자 기판에는 복수의 화소들 각각의 표시 소자에 전류를 공급하기 위한 수단이 제공된다. Display device, relates to a form of an element substrate before the display element is completed in a manufacturing process of the display device, the device substrate is provided with means for supplying a current to each display element of the plurality of pixels. 구체적으로는, 소자 기판은, 표시 소자의 화소 전극만이 형성된 상태일 수도 있고, 화소 전극이 되는 도전막을 형성했지만 아직 도전막을 에칭하여 화소 전극을 형성하지 않은 상태일 수도 있고, 기타의 상태일 수도 있다. Specifically, the element substrate, may be a state, only a pixel electrode of the display element is formed, but to form a conductive film to be a pixel electrode may be a non-forming the pixel electrode by etching yet conductive film state, the other of state, may have.

본 명세서에서 표시 장치란, 화상 표시 장치, 표시 장치, 또는 광원(조명 장치 포함)을 말한다는 점에 주목한다. Refers to a display device is in the present specification, an image display apparatus, display apparatus, or light sources (including lighting device) is noted. 또한, 표시 장치는 그 범주 내에 다음과 같은 모듈들을 포함한다: FPC(flexible printed circuit) 또는 TAB(tape automated bonding) 테이프 또는 TCP(tape carrier package) 등의 커넥터를 포함하는 모듈; In addition, the display device includes the following modules in its category: a module including connectors, such as FPC (flexible printed circuit) or TAB (tape automated bonding) tape or TCP (tape carrier package); TAB 테이프나 TCP의 끝에 인쇄 배선판이 제공된 모듈; TAB tape or a TCP module is provided at the end of the printed circuit board; 및 COG(Chip On Glass) 방식에 의해 집적 회로(IC)가 표시 소자에 직접 탑재된 모듈. And a COG (Chip On Glass) manner by an integrated circuit (IC) is directly mounted on the module display device.

본 실시예에서는, 본 발명의 일 실시예인 반도체 장치로서 액정 표시 장치의 예를 설명한다. In this embodiment, in one embodiment of the semiconductor device of the present invention will be described an example of a liquid crystal display device. 반도체 장치의 일 실시예인 액정 표시 패널의 외관 및 단면을, 도 11의 (a1), 도 11의 (a2), 및 도 11의 (b)를 참조하여 설명한다. It will be described with an embodiment and a cross-sectional appearance of the liquid crystal display panel according to the semiconductor device of FIG. 11 (a1), of Figure 11 refer to the (a2), and (b) of Fig. 도 11의 (a1) 및 도 11의 (a2)는 각각, In-Ga-Zn-O계 비단결정층의 반도체층을 포함하는 신뢰성이 높은 박막 트랜지스터(4010 및 4011)와, 제1 기판(4001) 위에 형성되어 있는 액정 소자(4013)가 밀봉재(4005)를 이용하여 제1 기판(4001)과 제2 기판(4006) 사이에 밀봉되어 있는 패널의 상부면도이다. In Figure 11 of the (a1) and Figure 11 (a2), respectively, In-Ga-Zn-O-based non-single and the high thin film transistors (4010 and 4011), the reliability including the semiconductor layer of the crystal layer, the first substrate (4001 ) which is a top view of the liquid crystal element 4013 is formed over the using a sealing material (4005) is sealed between the first substrate 4001 and second substrate 4006 panel. 도 11의 (b)는 라인 MN을 따른 도 11의 (a1) 및 도 11의 (a2)의 단면도에 대응한다. (B) of Figure 11 corresponds to the sectional view of Figure 11 along line MN (a1) and (a2) of FIG.

제1 기판(4001) 위에 제공된 화소부(4002)와 주사선 구동 회로(4004)를 둘러싸도록 밀봉재(4005)가 제공되고 있다. A second sealing material 4005 is provided so as to surround the pixel portion 4002 and the scanning line driver circuit 4004 provided over the first substrate 4001. 화소부(4002)와 주사선 구동 회로(4004) 위에 제2 기판(4006)이 제공되고 있다. Over the pixel portion 4002 and the scanning line driver circuit 4004 it is provided with a second substrate 4006. 결과적으로, 화소부(4002)와 주사선 구동 회로(4004)는 제1 기판(4001), 밀봉재(4005) 및 제2 기판(4006)에 의해 액정층(4008)과 함께 밀봉되어 있다. As a result, the pixel portion 4002 and the scanning line driver circuit 4004 are sealed together with a liquid crystal layer 4008 by the first substrate 4001, the sealing material 4005 and the second substrate 4006. 단결정 반도체 또는 다결정 반도체를 이용하여 별도 준비된 기판 위에 형성된 신호선 구동 회로(4003)가, 제1 기판(4001) 위의 밀봉재(4005)에 의해 둘러싸여 있는 영역과는 상이한 영역에 탑재되고 있다. And a signal line driver circuit 4003 formed over a substrate separately prepared by using a single crystal semiconductor or a polycrystalline semiconductor, a first substrate 4001, the area surrounded by the sealing material 4005 above may be mounted on different regions.

별도 형성된 구동 회로의 접속 방법에는 특별한 제한이 있는 것은 아니고, COG 방법, 와이어 본딩 방법, TAB 방법 등을 이용할 수 있다는 점에 주목한다. Be noted that the connection method of the driver circuit is separately formed is not limited in particular, can take advantage of a COG method, wire bonding method, a TAB method or the like. 도 11의 (a1)은 COG 방법에 의해 신호선 구동 회로(4003)가 탑재되는 예를 나타낸다. Of Figure 11 (a1) shows an example in which the signal line driver circuit 4003, mounted by the COG method. 도 11의 (a2)는 TAB 방법에 의해 신호선 구동 회로(4003)가 탑재되는 예를 나타낸다. Of Figure 11 (a2) shows an example in which the signal line driver circuit 4003, mounted by a TAB method.

제1 기판(4001) 위에 제공된 화소부(4002)와 주사선 구동 회로(4004) 각각은 복수의 박막 트랜지스터를 포함한다. A first substrate 4001, the pixel portion 4002 and the scanning line driver circuit 4004 provided over each of which includes a plurality of thin film transistors. 도 11의 (b)는, 예로서, 화소부(4002)에 포함되는 박막 트랜지스터(4010)와 주사선 구동 회로(4004)에 포함되는 박막 트랜지스터(4011)를 나타내고 있다. (B) of Figure 11, as an example, it shows a thin film transistor 4011 included in the thin film transistor 4010 and a scanning line driving circuit 4004 included in the pixel portion 4002. 박막 트랜지스터(4010 및 4011) 위에는 절연층(4020 및 4021)이 제공된다. Above the thin film transistors (4010 and 4011) it is provided with an insulating layer (4020 and 4021).

실시예 1에서 설명된 산화물 반도체층을 포함한 신뢰성이 높은 임의의 박막 트랜지스터를 박막 트랜지스터(4010 및 4011)로서 사용할 수 있다. Carried out the reliability including the oxide semiconductor layer described in Example 1 can be used for any high thin film transistor as a thin film transistors (4010 and 4011). 본 실시예에서, 박막 트랜지스터(4010 및 4011)는 n채널형 박막 트랜지스터이다. In this embodiment, the thin film transistors (4010 and 4011) is an n channel-type thin film transistor.

구동 회로용의 박막 트랜지스터(4011)의 산화물 반도체층의 채널 형성 영역과 중첩하도록 절연층(4021)의 일부 위에 도전층(4040)이 제공되고 있다. The drive circuit has a conductive layer 4040 over a portion of the thin film transistor 4011 oxide semiconductor layer channel forming region and overlapping insulating layer to 4021 of this is provided for. 산화물 반도체층의 채널 형성 영역과 중첩하는 위치에 도전층(4040)이 제공됨으로써, BT 시험 전후의 박막 트랜지스터(4011)의 임계 전압의 변화량을 저감할 수 있다. Oxide being provided in a position overlapping with the channel formation region of the semiconductor layer a conductive layer 4040 is, it is possible to reduce the amount of change in threshold voltage before and after the BT test of a thin film transistor (4011). 도전층(4040)의 전위는 박막 트랜지스터(4011)의 게이트 전극층과 동일하거나 상이한 전위일 수 있다. The potential of the conductive layer 4040 may be identical to the gate electrode of the TFT 4011 or a different electric potential. 도전층(4040)은 제2 게이트 전극층으로서 기능할 수 있다. A conductive layer 4040 can function as a second gate electrode layer. 대안으로서, 도전층(4040)의 전위는 GND 또는 0V이거나, 또는 플로팅 상태일 수도 있다. Alternatively, the potential of the conductive layer 4040 may be GND or or 0V, or a floating state.

액정 소자(4013)에 포함된 화소 전극층(4030)은 박막 트랜지스터(4010)에 전기적으로 접속되고 있다. The pixel electrode layer 4030 included in the liquid crystal element 4013 is electrically connected to the thin film transistor 4010. 액정 소자(4013)의 대향 전극층(4031)은 제2 기판(4006) 위에 형성된다. Counter electrode layer 4031 of the liquid crystal element 4013 is formed on the second substrate 4006. 화소 전극층(4030), 대향 전극층(4031) 및 액정층(4008)이 서로 중첩하고 있는 부분이, 액정 소자(4013)에 대응한다. This section pixel electrode layer 4030, the counter electrode layer 4031 and the liquid crystal layer 4008 are overlapped with each other, which corresponds to the liquid crystal element 4013. 화소 전극층(4030) 및 대향 전극층(4031)에는 각각, 배향막으로서 기능하는 절연층(4032) 및 절연층(4033)이 제공되고, 액정층(4008)은 화소 전극층(4030)과 대향 전극층(4031) 사이에 끼워져 있고, 그들 사이에는 절연층(4032 및 4033)이 개재되어 있다는 점에 주목한다. The pixel electrode layer 4030 and the counter electrode layer 4031 are respectively, the insulating layer 4032 and insulating layer 4033 functioning as alignment films is provided, and the liquid crystal layer 4008 is the pixel electrode layer 4030 and the counter electrode layer 4031 and sandwiched between, and have noted that the insulating layer is interposed (4032 and 4033) between them.

제1 기판(4001) 및 제2 기판(4006)은, 유리, 금속(대표적으로는, 스텐레스강), 세라믹, 또는 플라스틱으로 형성될 수 있다는 점에 주목한다. The first substrate 4001 and second substrate 4006 can be noted that glass, metal (typically, stainless steel), may be formed of ceramic, or plastic. 플라스틱으로서, FRP(fiberglass-reinforced plastics) 판, 폴리비닐 플루라이드(PVF; polyvinyl fluoride) 필름, 폴리에스테르 필름 또는 아크릴 수지 필름을 이용할 수 있다. As plastic, FRP (fiberglass-reinforced plastics) plate, a polyvinyl fluoride; may be used (PVF polyvinyl fluoride) film, a polyester film, or an acrylic resin film. 또한, PVF 필름들이나 폴리에스테르 필름들 사이에 알루미늄 호일을 끼워 둔 구조의 시트(sheet)를 이용할 수 있다. In addition, it is possible to use a sheet (sheet) has been inserted in the structure with aluminum foil between the PVF films or polyester films.

참조 번호(4035)로 표시된 기둥 모양의 스페이서는 절연막을 선택적으로 에칭하여 얻어지고, 화소 전극층(4030)과 대향 전극층(4031) 사이의 거리(셀 갭)를 제어하기 위해 제공되고 있다. Reference columnar spacer denoted by (4035) is obtained by selectively etching an insulating film, it is provided to control a distance (cell gap) between the pixel electrode layer 4030 and the counter electrode layer 4031. 대안으로서, 구형 스페이서(spherical spacer)를 이용할 수도 있다. As an alternative, it is also possible to use the spherical spacers (spherical spacer). 대향 전극층(4031)은 박막 트랜지스터(4010)가 형성된 기판 위에 형성된 공통 전위선에 전기적으로 접속된다. Counter electrode layer 4031 is electrically connected to a common potential line formed over a substrate formed of a thin film transistor (4010). 공통 접속부를 이용하여, 한 쌍의 기판 사이에 배치된 도전성 입자를 통해 대향 전극층(4031)과 공통 전위선이 서로 전기적으로 접속될 수 있다. Using the common connection portion, the counter electrode layer 4031 and the common potential line can be electrically connected to each other through the conductive particles disposed between the pair of substrates. 도전성 입자는 밀봉재(4005)에 포함된다는 점에 주목한다. Conductive particles noted that included in the sealing material (4005).

또한, 배향막이 필요하지 않은 블루상(blue phase)을 나타내는 액정을 이용할 수도 있다. In addition, it is also possible to use a liquid crystal showing a blue phase is not required alignment layer (blue phase). 블루상은 액정상들 중 하나로서, 콜레스테릭 액정의 온도를 상승시키는 동안 콜레스테릭상이 등방상으로 전이되기 직전에 나타나는 상이다. Blue phase is a phase that appears just before a cholesteric phase transition of isotropic phase during which a one of a liquid crystal phase, raising the temperature of the cholesteric liquid crystal. 블루상은 좁은 온도 범위에서만 나타나므로, 온도 범위를 증가시키기 위해서 5 중량% 이상의 카이럴제를 혼합시킨 액정 조성물을 이용해 액정층(4008)을 형성한다. Blue phase to form a liquid crystal layer 4008 with the liquid crystal composition in which the mixing this occurs more than 5% by weight of the car to increase the temperature range therefore shown only in a narrow temperature range. 블루상을 나타내는 액정과 카이럴제를 포함한 액정 조성물은 1 msec 이하의 짧은 응답 속도를 가지며 광학적 등방성이다; A liquid crystal composition containing the liquid crystal and do this car represents the blue phase is optically isotropic having a short response time of less than 1 msec; 따라서, 배향 처리가 불필요하고 시야각 의존성이 작다. Thus, the alignment treatment is not necessary and viewing angle dependence is small.

본 실시예에서 설명된 액정 표시 장치는 투과형 액정 표시 장치의 예이다; The liquid crystal display device described in this embodiment is an example of a transmission type liquid crystal display device; 그러나, 이 액정 표시 장치는 반사형 액정 표시장치 또는 반투과형 액정 표시 장치에도 적용할 수 있다는 점에 주목한다. However, it should be noted that the liquid crystal display device can be applied to a reflective liquid crystal display device or a transflective liquid crystal display device.

기판의 외측면(관찰자 측)에 편광판을 제공하고 기판의 내측면에 착색층 및 표시 소자에 이용하는 전극층을 이 순서로 제공한 본 실시예에서 설명되는 액정 표시 장치의 예가 도시되어 있다; Has a liquid crystal display device will be described an electrode layer providing a polarizing plate on the outer side (viewer side) of the substrate used in the colored layer and the display element to the inner surface of the substrate in this order in the present embodiment provided as an example is shown; 그러나, 편광판은 기판의 내측 표면에 제공될 수도 있다. However, the polarizing plate may be provided on the inner surface of the substrate. 편광판과 착색층의 적층 구조는 본 실시예만으로 한정되지 않고, 편광판 및 착색층의 재료 또는 제조 공정 조건에 따라 적절하게 설정될 수 있다. Stacked structure of the polarizing plate and the coloring layer can be appropriately set according to the material or the manufacturing process conditions of the present invention is not limited, the polarizer and the colored layer only this embodiment. 필요하다면, 블랙 매트릭스(black matrix)로서 기능하는 차광층을 제공할 수도 있다. If necessary, it is also possible to provide a light blocking layer that functions as a black matrix (black matrix).

본 실시예에서는, 박막 트랜지스터의 표면 요철을 저감하기 위해, 그리고 박막 트랜지스터의 신뢰성을 향상시키기 위해, 보호층이나 평탄화 절연층으로서 기능하는 절연층들(절연층(4020) 및 절연층(4021))로 박막 트랜지스터가 피복되고 있다. In the present embodiment, in order to reduce surface unevenness of the thin-film transistor and to improve reliability of the thin film transistor, the insulating layer functioning as a protective layer or a planarizing insulating layer (the insulating layer 4020 and an insulating layer 4021) a thin film transistor is covered with. 보호층은 대기중에 부유하는 유기물, 금속 물질, 수분 등의 오염 불순물의 침입을 방지하기 위해 제공되며, 치밀한 막이 바람직하다는 점에 주목한다. The protective layer is provided for preventing the penetration of contaminated impurities such as organic matter, metal, moisture floating in the atmosphere, it noted that a dense film is preferable. 보호층은, 스퍼터링법을 이용해, 산화 규소층, 질화 규소층, 산화 질화 규소층, 질화 산화 규소층, 산화 알루미늄층, 질화 알루미늄층, 산화 질화 알루미늄층, 및/또는 질화 산화 알루미늄층의 단층, 또는 적층으로 형성될 수 있다. The protective layer, using a sputtering method, a silicon oxide layer, silicon nitride layer, oxide silicon nitride layer, a silicon nitride oxide layer, an aluminum layer, an aluminum nitride layer, oxidized aluminum nitride layer, and / or a single layer of aluminum nitride layer oxide, or it may be formed as a laminate. 본 실시예에서는, 보호층을 스퍼터링법으로 형성하는 예를 설명한다; In this embodiment, an example of forming the protective layer by sputtering; 그러나, 특별한 제한이 있는 것은 아니고, 다양한 방법이 이용될 수 있다. However, that is not particularly limited, and various methods can be used.

여기서는, 적층 구조를 갖는 절연층(4020)이 보호층으로서 형성된다. Here, the insulating layer 4020 having a layered structure is formed as a protective layer. 여기서는, 절연층(4020)의 제1 층으로서 스퍼터링법에 의해 산화 규소층이 형성된다. Here, the silicon oxide layer by a sputtering method is formed as a first layer of the insulating layer (4020). 보호층으로서 산화 규소층을 이용하면, 소스 전극층 및 드레인 전극층에 이용되는 알루미늄층의 힐록(hillock) 방지에 효과가 있다. With the silicon oxide layer as a protective layer, there is an effect to prevent hillock (hillock) of the aluminum layer used for the source electrode layer and a drain electrode layer.

보호층의 제2 층으로서 절연층이 형성된다. An insulating layer is formed into a second layer of the protective layer. 여기서는, 절연층(4020)의 제2 층으로서 스퍼터링법에 의해 질화 규소층이 형성된다. Here, the silicon nitride layer by sputtering method is formed into a second layer of an insulating layer (4020). 보호층으로서 질화 규소층을 이용하면, 나트륨 이온 등의 이동성 이온이 반도체 영역에 침입하는 것을 방지하여, TFT의 전기 특성의 변화를 억제할 수 있다. Using the silicon nitride layer as a protective layer, a mobile ion such as sodium ion can be prevented from entering a semiconductor region, it suppresses the change in the electrical characteristics of the TFT.

보호층을 형성한 후에, 반도체층의 어닐링(300℃ 내지 400℃)을 수행할 수도 있다. After forming the protective layer, it is also possible to perform the annealing (300 ℃ to 400 ℃) of the semiconductor layer.

평탄화 절연층으로서 절연층(4021)이 형성된다. The insulating layer 4021 is formed as the planarization insulating layer. 절연층(4021)으로서, 폴리이미드, 아크릴 수지, 벤조시크로부텐계 수지, 폴리아미드 또는 에폭시 수지 등의 내열성을 갖는 유기 재료를 이용할 수 있다. Isolated as a layer 4021, may be used polyimide, acrylic resin, the organic having heat resistance, such as benzo seek in part butene resin, polyamide or epoxy resin material. 상기 유기 재료 외에도, 저유전 상수 재료(low-k 재료), 실록산계 수지, PSG(phosphosilicate glass), BPSG(borophosphosilicate glass) 등을 이용하는 것도 가능하다. In addition to the organic material, it is also possible to use, such as low dielectric constant material (low-k material), siloxane-based resin, PSG (phosphosilicate glass), BPSG (borophosphosilicate glass). 이러한 재료로 형성된 복수의 절연층을 적층함으로써 절연층(4021)을 형성할 수도 있다는 점에 주목한다. By stacking a plurality of insulating layers formed of these materials it will be noted that to form the insulating layer 4021.

실록산계 수지는, 출발 재료로서 실록산계 재료를 이용하여 형성된 Si-O-Si 결합을 포함한 수지에 대응한다는 점에 주목한다. The siloxane-based resins, attention is directed as a starting material in that it corresponds to a resin containing a siloxane-based material Si-O-Si bond formed using a. 실록산계 수지는, 치환기로서 유기기(예를 들어, 알킬기나 아릴기)나 플루오르기를 포함할 수 있다. The siloxane-based resin may include as a substituent an organic group (e.g., alkyl group or aryl group) or a fluoro group. 또한, 유기기는 플루오르기를 포함할 수도 있다. The organic group may comprise a fluorocarbon.

절연층(4021)의 형성 방법에는 특별한 제한이 없다. The method of forming the insulating layer 4021 is not particularly limited. 절연층(4021)은, 그 재료에 따라, 스퍼터링, SOG법, 스핀 코팅법, 딥핑(dipping) 방법, 스프레이 도포법, 액적 토출법(예를 들어, 잉크젯법, 스크린 인쇄, 또는 오프셋 인쇄) 등의 방법이나, 닥터 나이프, 롤 코터, 커텐 코터, 나이프 코터 등의 도구(tool)에 의해 형성할 수 있다. An insulating layer 4021, depending on the material, sputtering, SOG, spin coating, dipping (dipping) method, a spray coating method, a droplet discharge method (e.g., an inkjet method, screen printing, or offset printing), etc. method or, a doctor knife, a roll can be formed by the tool (tool) of the coater, a curtain coater, a knife coater or the like. 재료액(material solution)을 이용해 절연층(4021)을 형성하는 경우, 베이킹 단계와 동시에 반도체층의 어닐링(300℃ 내지 400℃)을 수행할 수도 있다. In the case of forming a material solution to the insulating layer 4021 using a (material solution), and is bake step at the same time it may also want to annealing (300 to 400 ℃ ℃) of the semiconductor layer. 절연층(4021)의 베이킹 단계가 반도체층의 어닐링을 겸함으로써, 반도체 장치를 효율적으로 제조할 수 있다. President and isolated by the baking step is the annealing of the semiconductor layer of the layer 4021, it is possible to efficiently manufacture a semiconductor device.

화소 전극층(4030) 및 대향 전극층(4031)은, 산화 텅스텐을 포함한 인듐 산화물, 산화 텅스텐을 포함한 인듐 아연 산화물, 산화 티타늄을 포함한 인듐 산화물, 산화 티타늄을 포함한 인듐 주석 산화물, 인듐 주석 산화물(이하, ITO라 언급함), 인듐 아연 산화물, 산화 규소를 첨가한 인듐 주석 산화물 등의 투광성 도전 재료를 이용하여 형성될 수 있다. The pixel electrode layer 4030 and the counter electrode layer 4031 is, indium tin oxide, indium tin oxide containing indium oxide including indium zinc oxide, titanium oxide containing indium oxide, tungsten oxide including tungsten oxide, titanium oxide (hereinafter, ITO la also mentioned), may be formed using a light transmitting conductive material such as indium zinc oxide, indium tin oxide added with silicon oxide.

화소 전극층(4030) 및 대향 전극층(4031)에 대하여, 도전성 고분자(도전성 폴리머라고도 함)를 포함한 도전성 조성물을 이용할 수 있다. With respect to the pixel electrode layer 4030 and the counter electrode layer 4031, it is possible to use a conductive composition containing a conductive polymer (also referred to as a conductive polymer). 도전성 조성물을 이용해 형성된 화소 전극은, 시트 저항이 10000Ω/square 이하, 파장 550 nm에서의 투광율이 70% 이상인 것이 바람직하다. A pixel electrode formed using the conductive composition preferably has a sheet resistance of not less than 70% of the tugwangyul 10000Ω / square or less, and the wavelength 550 nm. 또한, 도전성 조성물에 포함된 도전성 고분자의 저항율이 0.1Ω?cm이하인 것이 바람직하다. In addition, the resistivity of the conductive polymer included in the conductive composition is preferably 0.1Ω? Cm or less.

도전성 고분자로서, 이른바 π-전자 공액(π-electron conjugated) 도전성 고분자를 이용할 수 있다. As the conductive polymer, it is possible to use so-called π- electron conjugated (π-electron conjugated) conductive polymer. 그 예로서, 폴리아닐린 또는 그 유도체, 폴리피롤 또는 그 유도체, 폴리치오펜 또는 그 유도체, 또는 이들의 2종 이상의 공중합체 등을 들 수 있다. As an example, there may be mentioned such as polyaniline or a derivative thereof, polypyrrole or a derivative thereof, poly Chi thiophene or a derivative thereof, or combinations of two or more copolymers.

또한, 별도 형성된 신호선 구동 회로(4003), 주사선 구동 회로(4004), 또는 화소부(4002)에는 FPC(4018)로부터 각종 신호 및 전위가 공급되고 있다. In addition, there are various kinds of signals and potentials are supplied from an FPC (4018) separately formed signal line driver circuit 4003, a scanning line driver circuit 4004, or the pixel portion 4002.

본 실시예에서, 접속 단자 전극(4015)은 액정 소자(4013)에 포함된 화소 전극층(4030)과 동일한 도전층을 이용하여 형성된다. In this embodiment, the connection terminal electrode 4015 is formed using the same conductive layer as the pixel electrode layer 4030 included in the liquid crystal device (3752). 단자 전극(4016)은, 박막 트랜지스터(4010 및 4011)에 포함된 소스 전극층 및 드레인 전극층과 동일한 도전층을 이용하여 형성된다. A terminal electrode 4016 is formed using the same conductive layer as the source electrode layers and drain electrode layers included in the thin film transistors (4010 and 4011).

접속 단자 전극(4015)은, 이방성 도전층(4019)을 통해 FPC(4018)에 포함된 단자에 전기적으로 접속된다. Connecting the terminal electrode (4015) is through the anisotropic conductive layer (4019) electrically connected to a terminal included in the FPC (4018).

도 11의 (a1), 도 11의 (a2), 및 도 11의 (b)는, 신호선 구동 회로(4003)가 별도로 형성되어 제1 기판(4001) 위에 탑재된 예를 나타낸다; (B) the (a1), (a2) of Fig. 11 of Figure 11, and Figure 11, the signal line driver circuit 4003 is formed separately shows an example mounted on the first substrate 4001; 그러나, 본 실시예는 이 구조만으로 한정되지 않는다. However, the embodiment is not limited to this structure. 주사선 구동 회로가 별도로 형성되어 탑재되거나, 신호선 구동 회로의 일부 또는 주사선 구동 회로의 일부만이 별도로 형성되어 탑재될 수도 있다. A scanning line driving circuit or the mount are formed separately, some or only a portion of the scanning line driving circuit of the signal line driving circuit is formed separately may be mounted.

도 12는 반도체 장치의 일 실시예에 대응하는 액정 표시 모듈이 TFT 기판(2600)을 이용하여 형성되는 예를 나타낸다. 12 shows an example that is formed using a liquid crystal display module is the TFT substrate 2600 corresponding to the embodiment of the semiconductor device.

도 12는, TFT 기판(2600)과 대향 기판(2601)이 밀봉재(2602)에 의해 서로 접합되고 이들 기판들 사이에 TFT 등을 포함한 화소부(2603), 액정층을 포함한 표시 소자(2604), 및 착색층(2605)이 제공되어 표시 영역을 형성하고 있는, 액정 표시 모듈의 예를 나타낸다. Figure 12, TFT substrate 2600 and a counter substrate a pixel portion 2603, a display element including a liquid crystal layer 2604, 2601 are joined to each other by the sealing material 2602 including a TFT or the like between these substrates, and that the colored layer 2605 is provided to form a display area, an example of a liquid crystal display module. 착색층(2605)은 컬러 표시를 수행하는데 필요하다. Coloring layer 2605 is necessary to perform color display. RGB 시스템에서, 적, 녹 및 청의 색상에 대응하는 착색층들이 각 화소에 제공되고 있다. In the RGB system, the red, colored layers corresponding to the colors green and red rusting are being provided for each pixel. TFT 기판(2600)과 대향 기판(2601)의 외측에는, 편광판(2606 및 2607) 및 확산판(2613)이 제공되고 있다. The outer side of the TFT substrate 2600 and a counter substrate 2601, a polarizing plate (2606 and 2607) and the diffuser plate (2613) is provided. 광원은 냉음극관(2610)과 반사판(2611)을 포함한다. The light source includes a cold cathode tube 2610 and a reflective plate 2611. 회로 기판(2612)은 가요성 배선 기판(2609)에 의해 TFT 기판(2600)의 배선 회로부(2608)에 접속되며, 제어 회로나 전원 회로 등의 외부 회로를 포함한다. The circuit board 2612 includes an external circuit such as by a flexible wiring board 2609 is connected to a wiring circuit portion 2608 of the TFT substrate 2600, a control circuit, a power supply circuit. 편광판과 액정층이, 그들 사이에 위상차판(retardation plate)을 가진 상태로 적층될 수도 있다. The polarizing plate and the liquid crystal layer, and between them may be laminated in the state with the phase difference plate (retardation plate).

액정 표시 모듈로서, TN(twisted nematic) 모드, IPS(in-plane-switching) 모드, FFS(fringe field switching) 모드, MVA(multidomain vertical alignment) 모드, PVA(patterned vertical alignment), ASM(axially symmetric aligned micro-cell) 모드, OCB(optically compensated birefringence) 모드, FLC(ferroelectric liquid crystal) 모드, AFLC(anti ferroelectric liquid crystal) 등을 이용할 수가 있다. A liquid crystal display module, TN (twisted nematic) mode, IPS (in-plane-switching) mode, FFS (fringe field switching) mode, MVA (multidomain vertical alignment) mode, PVA (patterned vertical alignment), ASM (axially symmetric aligned such as micro-cell) mode, OCB (optically compensated birefringence) mode, FLC (ferroelectric liquid crystal) mode, AFLC (anti ferroelectric liquid crystal) can be used.

이상의 단계들을 통해, 반도체 장치로서 신뢰성이 높은 액정 표시 장치를 제조할 수 있다. Through the above steps, it is possible to manufacture a liquid crystal display device with high reliability as a semiconductor device.

실시예 1에 설명된 박막 트랜지스터를 이용해 액정 표시 장치의 화소부의 박막 트랜지스터를 제조함으로써, 화소 내의 박막 트랜지스터의 임계 전압의 변동에 기인하는 표시 불균형을 억제할 수 있다. Example 1 carried out by using the thin film transistor described in manufacturing the thin film transistor of the pixel portion of the liquid crystal display device, it is possible to suppress the display imbalance caused by the variations in the threshold voltage of the thin film transistor in the pixel.

또한, 실시예 1에 설명된 박막 트랜지스터의 제조 방법에 의해 액정 표시 장치의 구동 회로부의 박막 트랜지스터를 제조함으로써, 구동 회로부의 박막 트랜지스터의 고속 동작을 실현하고 전력 절감을 달성할 수 있다. Further, the embodiment by producing a thin-film transistor of the drive circuit of the liquid crystal display device by the manufacturing method of the thin film transistor described in Example 1, it is possible to realize a high speed operation of the thin film transistor of the drive circuit and to achieve power savings.

본 실시예는 다른 실시예에서 설명한 구조와 적절하게 조합하여 구현될 수 있다. This embodiment can be implemented in combination as appropriate with structures described in other embodiments.

(실시예 4) (Example 4)

본 실시예에서, 반도체 장치의 일 실시예로서 전자 페이퍼의 예를 설명할 것이다. In the present embodiment, it will be described an example of an electronic paper according to an exemplary embodiment of the semiconductor device.

실시예 1에 설명된 박막 트랜지스터는, 스위칭 소자에 전기적으로 접속된 소자에 의해 전자 잉크를 구동시키는 전자 페이퍼에 이용될 수 있다. Embodiment the thin film transistor described in Example 1, it can be used for electronic paper that drives electronic ink by an element electrically connected to the switching element. 전자 페이퍼는 전기영동 표시 장치(전기영동 디스플레이)라고도 불리며, 통상의 종이와 동일한 수준의 가독성과, 다른 표시 장치들에 비해 낮은 소비 전력을 가지며, 얇고 가볍게 만들 수 있다는 점 등에서 유리하다. Electronic paper is also called glass, etc., the ability to create have low power consumption, thin and light compared to the same level as the normal paper and the readability, another display device electrophoretic display device (electrophoretic display).

전기영동 디스플레이는 다양한 형태를 가질 수 있다. Electrophoretic displays can have various forms. 전기영동 디스플레이는 용매 또는 용질에 분산된 복수의 마이크로캡슐을 포함하고, 각각의 마이크로캡슐은 양으로 대전된 제1 입자와 음으로 대전된 제2 입자를 포함한다. The electrophoretic display each of the microcapsules, and comprises a plurality of microcapsules dispersed in a solvent or a solute comprising a second charged particles to the first particles and negatively charged to be positive. 마이크로캡슐에 전계를 인가함으로써, 마이크로캡슐 내의 입자들이 서로 반대 방향으로 이동하고, 한측에 집합한 입자들의 색상만이 표시된다. By applying an electric field to the microcapsules, they move to the opposite directions to each other particles in the microcapsules, and only a color of a set of particles on one side is displayed. 제1 입자 또는 제2 입자 각각이 색소를 포함하고, 전계가 없다면 이동하지 않는다는 점에 주목한다. It comprises a first particle or the second particle, respectively dyes, and noted that it does not move without an electric field. 게다가, 제1 입자와 제2 입자는 상이한 색상(무색을 포함할 수 있음)을 가진다. In addition, the first particles and the second particles have a (which may include a color) different colors.

따라서, 전기영동 디스플레이는, 높은 유전 상수를 갖는 물질이 높은 전계 영역으로 이동하는 소위 유전체전기영동 효과(dielectrophoretic effect)를 이용한다. Thus, the electrophoretic display utilizes a so-called dielectric electrophoretic effect (dielectrophoretic effect) which moves in the high field region material having a high dielectric constant.

상기 마이크로캡슐을 용매에 분산시킨 용액을 전자 잉크라 부른다. To a solution dispersing the microcapsules in the solvent it is referred to as electronic ink. 이 전자 잉크는, 유리, 플라스틱, 옷감, 종이 등의 표면에 인쇄될 수 있다. This electronic ink can be printed on a surface such as glass, plastic, cloth, paper. 또한, 컬러 필터나 색소를 포함하는 입자에 의해 컬러 표시도 가능하다. In addition, it is also possible to color display by a color filter or particles including a coloring matter.

액티브 매트릭스 기판 위에서 2개의 전극의 사이에 끼워지도록 상기 복수의 마이크로캡슐을 적절하게 배치하면, 액티브 매트릭스 표시 장치가 완성되고, 마이크로캡슐에 전계를 인가하여 표시를 수행할 수가 있다. When to be fitted between two electrodes on the active matrix substrate properly arranging the plurality of microcapsules, a finished active matrix display device, it is possible to perform the display by applying an electric field to the microcapsules. 예를 들어, 실시예 1의 박막 트랜지스터를 이용하여 형성된 액티브 매트릭스 기판을 이용할 수 있다. For example, the embodiment may use an active matrix substrate formed by using a thin-film transistor of Example 1.

마이크로캡슐 내의 제1 입자 및 제2 입자는, 도전체 재료, 절연체 재료, 반도체 재료, 자성 재료, 액정 재료, 강유전성 재료, 전자발광 재료, 전기변색 재료, 및 자기영동 재료 중 하나, 또는 이들 중 임의의 재료들로 된 복합 재료를 이용하여 형성될 수 있다는 점에 주목한다. The first particles and the second particles in the microcapsules, the conductive material, insulator material, the semiconductor material, magnetic material, liquid crystal material, a ferroelectric material, one of the electroluminescent material, an electrochromic material, and a magnetophoretic material, or any of these by using the composite material as the material of the noticed that it can be formed.

도 13은 반도체 장치의 예로서 액티브 매트릭스 전자 페이퍼를 나타낸다. Figure 13 illustrates an active matrix electronic paper as an example of the semiconductor device. 반도체 장치에 이용되는 박막 트랜지스터(581)는, 실시예 1에서 설명된 박막 트랜지스터와 유사한 방식으로 형성될 수 있고, 산화물 반도체층을 포함한 신뢰성이 높은 박막 트랜지스터이다. A thin film transistor 581 used for the semiconductor device is carried out may be formed in a manner similar to the thin film transistor described in Embodiment 1, a highly reliable thin film transistor including an oxide semiconductor layer.

도 13의 전자 페이퍼는 트위스트 볼 표시 방식(twisting ball display system)을 이용한 표시 장치의 예이다. The electronic paper of FIG. 13 is an example of a display device using a twisting ball display system (twisting ball display system). 트위스트 볼 표시 방식이란, 표시 소자에 이용되는 전극층들인 제1 전극층과 제2 전극층 사이에 각각 흰색과 흑색으로 착색된 구형 입자들을 배치하고, 제1 전극층과 제2 전극층 사이에 전위차를 생성해 구형 입자의 방향을 제어하여 표시를 수행하는 방법을 말한다. By twisting ball display system refers to placement of each of the spherical particles colored in white and black between the electrode layers, which are the first electrode layer and the second electrode layer used for a display element, and generating a potential difference between the first electrode and the second electrode layer, spherical particles to the direction of the control means a method for performing a display.

기판(580) 위에 형성된 박막 트랜지스터(581)는 바텀-게이트 박막 트랜지스터이며, 반도체층과 접하는 절연층(583)으로 피복되어 있다. A thin film transistor 581 formed on the substrate 580 is a bottom-gate thin film transistor, and, are coated with an insulating layer 583 in contact with the semiconductor layer. 박막 트랜지스터(581)의 소스 전극층 또는 드레인 전극층은, 절연층(583) 및 절연층(585)에 형성된 개구를 통해 제1 전극층(587)과 접해 있어, 박막 트랜지스터(581)는 제1 전극층(587)에 전기적으로 접속하고 있다. A source electrode layer or a drain electrode layer of the thin film transistor 581 is, it is in contact with the insulating layer 583 and insulating layer 585 first electrode layer 587 through an opening formed in the thin film transistor 581 includes a first electrode layer (587 ) and electrically connected to the. 구형 입자(589)는 기판(596) 위에 형성된 제1 전극층(587)과 제2 전극층(588) 사이에 제공된다. Spherical particles (589) is provided between the first electrode layer 587 and the second electrode layer 588 formed on a substrate (596). 각 구형 입자(589)는, 흑색 영역(590a), 백색 영역(590b), 및 흑색 영역(590a)과 백색 영역(590b) 주위의 액체로 채워진 공동(cavity)(594)을 포함한다. Each spherical particle (589) is including a black region (590a), the white area (590b), and a black region (590a) and a white region (590b) cavity (cavity), (594) filled with liquid around. 구형 입자(589)의 주변 공간은 수지 등의 충전재(595)로 채워지고 있다(도 13 참조). The space around the spherical particles (589) are filled with a filler 595 such as a resin (see FIG. 13). 제1 전극층(587)은 화소 전극에 대응하고, 제2 전극층(588)은 공통 전극에 대응한다. The first electrode layer 587 corresponds to the pixel electrode and the second electrode layer 588 corresponds to a common electrode. 제2 전극층(588)은 박막 트랜지스터(581)가 형성된 기판 위에 제공된 공통 전위선에 전기적으로 접속된다. A second electrode layer 588 is electrically connected to a common potential line provided over a substrate formed of a thin film transistor (581). 공통 접속부를 이용하여, 한 쌍의 기판 사이에 배치된 도전성 입자를 통해 제2 전극층(588)과 공통 전위선이 서로 전기적으로 접속될 수 있다. Using the common connection portion, the second electrode layer 588 and the common potential line through conductive particles arranged between a pair of substrates may be electrically connected to each other.

대안으로서, 트위스트 볼 대신 전기영동 소자를 이용하는 것도 가능하다. As an alternative, instead of the twisting ball it is also possible to use electrophoretic media. 투명한 액체와, 양으로 대전된 흰색 미립자와, 음으로 대전된 흑색 미립자를 봉입한 직경이 약 10μm 내지 200μm인 마이크로캡슐이 이용된다. The clear liquid and, with the charged white particles in the amount, the diameter of the sealing the black particles charged negatively about 10μm to 200μm which microcapsules are used. 제1 전극층과 제2 전극층 사이에 제공된 마이크로캡슐에서, 제1 전극층과 제2 전극층에 의해 전계가 인가될 때, 흰색 미립자와 흑색 미립자가 반대 방향으로 이동해, 흰색 또는 흑색을 표시할 수 있다. It is possible to time the application of the electric field, the white fine particles and black fine particles are moving in the opposite direction, the display of white or black by the first layer and the first electrode layer and the second electrode layer in the microcapsules provided between the second electrode layer. 이러한 원리를 이용한 표시 소자가 전기영동 표시 소자이다. Display device using this principle is an electrophoretic display device. 전기영동 표시 소자는 액정 표시 소자에 비해 높은 반사율을 갖는다; The electrophoretic display element has higher reflectance than a liquid crystal display device; 따라서, 보조 라이트가 불필요하고, 소비 전력이 작으며, 어두운 장소에서도 표시부를 인식할 수 있다. Thus, the auxiliary lights may be unnecessary, and power consumption was low, recognizes the display in a dark place. 또한, 표시부에 전력이 공급되지 않는 때에도, 표시된 상이 유지될 수 있다. In addition, even when no power to the display, can be maintained is displayed differently. 따라서, 표시된 상이 기억될 수 있다. Thus, it can be displayed differently stored.

이상의 단계들을 통해, 반도체 장치로서 신뢰성이 높은 전자 페이퍼를 제조할 수 있다. Through the above steps, it is possible to manufacture a highly reliable electronic paper as a semiconductor device.

본 실시예는 다른 실시예에서 설명한 구조와 적절하게 조합하여 구현될 수 있다. This embodiment can be implemented in combination as appropriate with structures described in other embodiments.

(실시예 5) (Example 5)

반도체 장치로서 발광 표시 장치의 예를 설명할 것이다. A semiconductor device will be described an example of a light-emitting display device. 표시 장치에 포함된 표시 소자로서, 여기서는 전계발광(electroluminescence)을 이용하는 발광 소자를 설명한다. As a display element included in the display device, here it will be described a light emitting device using the EL (electroluminescence). 전계발광을 이용하는 발광 소자는, 발광 재료가 유기 화합물인지 또는 무기 화합물인지에 따라 분류된다. A light emitting device using the light emitting, the light emitting material is classified depending on whether an organic compound or an inorganic compound. 일반적으로, 전자는 유기 EL 소자라 불리고, 후자는 무기 EL 소자라 불린다. In general, the former is called an organic EL cattle growing, and the latter is called an inorganic EL element growing.

유기 EL 소자에서, 발광 소자에 전압을 인가함으로써, 한 쌍의 전극으로부터 발광 유기 화합물을 포함하는 층 내로 전자 및 정공이 주입되어, 전류가 흐른다. In the organic EL device, by applying a voltage to the light emitting element is a pair of electron and hole injection into the layer containing an organic compound in the light emission from the electrode, a current flows. 캐리어들(전자 및 정공)이 재결합함으로써, 발광 유기 화합물이 여기된다. By carriers (electrons and holes) are recombined, a light-emitting organic compound is excited. 발광 유기 화합물이 여기 상태로부터 기저 상태로 돌아올 때 발광한다. It emits light when the light-emitting organic compound is a return from an excited state to a ground state. 이와 같은 메카니즘으로 인해, 이러한 발광 소자를 전류 여기형 발광 소자라고 부른다. Due to such a mechanism, this light-emitting element is referred to here as a current emitting device.

무기 EL 소자는, 그 소자 구조에 따라 분산형 무기 EL 소자와 박막형 무기 EL 소자로 분류된다. Inorganic EL elements are classified into a distributed thin-film inorganic EL element and an inorganic EL element depending on its element structure. 분산형 무기 EL 소자는 발광 재료의 입자를 바인더(binder) 내에 분산시킨 발광층을 포함하며, 그 발광 메카니즘은 도너 준위와 억셉터 준위를 이용하는 도너-억셉터 재결합형 발광이다. Dispersed inorganic EL device comprises a light-emitting layer obtained by dispersing particles of light-emitting material in a binder (binder), the light emission mechanism is donor using a donor level and the acceptor level - the acceptor recombination type light emission. 박막형 무기 EL 소자는, 유전체층들 사이에 발광층을 끼우고, 이것을 전극들 사이에 더 끼운 구조를 가지며, 그 발광 메카니즘은 금속 이온들의 내부-쉘(inner shell) 전자 천이를 이용하는 국부형 발광이다. Thin-film inorganic EL element has a light emitting layer sandwiched between dielectric layers, this structure has a further sandwiched between electrodes, the light emission mechanism is internal of the metal ion is localized type light emission using a shell (inner shell) electron transition. 여기서 발광 소자로서 유기 EL 소자가 설명된다는 점에 주목한다. Here it is noted that the organic EL element described as a light-emitting element.

도 14는 반도체 장치의 예로서, 디지털 시간 계조 구동을 적용할 수 있는 화소 구조의 예를 나타낸다. 14 shows an example of a pixel structure which can be applied as an example of a semiconductor device, a digital time gray scale driving.

디지털 시간 계조 구동이 적용될 수 있는 화소의 구조 및 동작을 설명한다. It will be described the structure and operation of the digital time grayscale driving can be applied with a pixel. 여기서는, 하나의 화소가 2개의 n채널형의 트랜지스터를 포함하고, 각 트랜지스터는 채널 형성 영역으로서 산화물 반도체층을 이용한다. Here, one pixel includes two n-channel transistors of the respective transistor uses an oxide semiconductor layer as a channel formation region.

화소(6400)는, 스위칭용 트랜지스터(6401), 트랜지스터(6402), 발광 소자(6404), 및 커패시터(6403)를 포함한다. Pixel 6400 includes a switching transistor (6401), a transistor (6402), a light emitting device (6404), and a capacitor (6403). 스위칭용 트랜지스터(6401)의 게이트는 주사선(6406)에 접속된다. Gate of the switching transistor (6401) is connected to the scan line for (6406). 스위칭용 트랜지스터(6401)의 제1 전극(소스 전극 및 드레인 전극 중 하나)은 신호선(6405)에 접속된다. (One of a source electrode and a drain electrode), a first electrode of the switching transistor (6401) is for connection to a signal line (6405). 스위칭용 트랜지스터(6401)의 제2 전극(소스 전극 및 드레인 전극 중 다른 하나)은 구동용 트랜지스터(6402)의 게이트에 접속된다. A second electrode of the switching transistor (6401) for (the other of the source electrode and the drain electrode) is connected to the gate of the drive transistor (6402) for. 구동용 트랜지스터(6402)의 게이트는 커패시터(6403)를 통해 전원선(6407)에 접속된다. The gate of the driving transistor (6402) is for connection to a power supply line 6407 through the capacitor (6403). 구동용 트랜지스터(6402)의 제1 전극은 전원선(6407)에 접속된다. A first electrode of the driving transistor (6402) is for connection to a power supply line (6407). 구동용 트랜지스터(6402)의 제2 전극은 발광 소자(6404)의 제1 전극(화소 전극)에 접속된다. A second electrode of the driving transistor (6402) is for connection to a first electrode (pixel electrode) of the light emitting device (6404). 발광 소자(6404)의 제2 전극은 공통 전극(6408)에 대응한다. A second electrode of the light emitting device (6404) corresponds to the common electrode (6408). 공통 전극(6408)은 동일한 기판 위에 제공된 공통 전위선에 전기적으로 접속된다. A common electrode (6408) is electrically connected to a common potential line provided over the same substrate.

발광 소자(6404)의 제2 전극(공통 전극 6408)은 저전원 전위로 설정되어 있다. A second electrode of the light emitting device (6404) (common electrode 6408) is set to the low power supply potential. 저전원 전위는 전원선(6407)으로 설정된 고전원 전위보다 낮다는 점에 주목한다. Low power supply potential is noted that is lower than the high-power electric potential set to the power supply line (6407). 예를 들어, 저전원 전위로서 GND 또는 0V가 설정될 수 있다. For example, a GND or 0V may be set as the low power supply potential. 고전원 전위와 저전원 전위 사이의 전위차를 발광 소자(6404)에 인가해, 발광 소자(6404)에 전류를 흘림으로써 발광 소자(6404)가 발광한다. By applying a potential difference between the high-power potential and the low power supply potential to the light-emitting device (6404) to emit light with a light-emitting element by flowing a current to the light emitting device (6404) (6404). 발광 소자(6404)가 발광하도록 만들기 위하여, 고전원 전위와 저전원 전위 사이의 전위차가 발광 소자(6404)의 순방향 임계 전압 이상이 되도록 각각의 전위가 설정된다. A light emitting device (6404) is to make so as to emit light, a high-power potential and the respective electric potential so that the forward threshold voltage or more of the light emitting device (6404), the potential difference between the low power supply potential is set.

커패시터(6403) 대신에 구동용 트랜지스터(6402)의 게이트 커패시턴스를 이용하면, 커패시터(6403)를 생략할 수 있다는 점에 주목한다. With the gate capacitance of the driver transistor (6402) for, instead of the capacitor (6403), attention is directed to the ability to bypass the capacitor (6403). 채널 영역과 게이트 전극 사이에 구동용 트랜지스터(6402)의 게이트 커패시턴스가 형성될 수도 있다. It may be the gate capacitance of the driver transistor (6402) for between channel region and the gate electrode is formed.

전압-입력 전압-구동 방법을 이용하는 경우, 구동용 트랜지스터(6402)의 게이트에는 비디오 신호가 입력되어, 구동용 트랜지스터(6402)가 충분히 온으로 되든지 또는 오프로 되든지의 2개 상태중 어느 하나가 된다. Voltage-input voltage-the case of using the driving method, the gate of the driving transistor (6402) for, the video signal is input, the driving transistor (6402) for is the one of the two states of doedeunji to doedeunji or off to a sufficient on-one . 즉, 구동용 트랜지스터(6402)는 선형 영역에서 동작한다. That is, a drive transistor (6402) for operate in the linear region. 구동용 트랜지스터(6402)는 선형 영역에서 동작하기 때문에, 전원선(6407)의 전압보다 높은 전압이 구동용 트랜지스터(6402)의 게이트에 인가된다. The driving transistor (6402) is due to operate in the linear region, a voltage higher than the voltage of the power source line 6407 is applied to the gate of the drive transistor (6402) for. 신호선(6405)에는, 전원선 전압+구동용 트랜지스터(6402)의 V th 이상이 전압이 인가된다는 점에 주목한다. A signal line (6405), the flow more than V th of the power supply line voltage + drive transistor (6402) for noting that the voltage is applied.

디지털 시간 계조 방법 대신에 아날로그 계조 방법을 이용하는 경우, 신호 입력을 변경함으로써, 도 14에서와 동일한 화소 구조를 이용할 수 있다. By changing the case of using the analog grayscale method, a signal input instead of digital time gray scale method, it is possible to use the same pixel structure as in FIG.

아날로그 계조 구동 방법을 수행하는 경우, 구동용 트랜지스터(6402)의 게이트에는 발광 소자(6404)의 순방향 전압+구동용 트랜지스터(6402)의 V th 이상의 전압이 인가된다. When performing analog grayscale driving method, a gate of the drive transistor (6402) for a voltage greater than V th is applied to the forward voltage + drive transistor (6402) for a light emitting device (6404). 발광 소자(6404)의 순방향 전압이란 소망 휘도를 달성하기 위한 전압을 말하며, 적어도 순방향 임계 전압을 포함한다. The forward voltage of the light emitting device (6404) means any of the various voltages to achieve the desired luminance, and includes at least forward threshold voltage. 구동용 트랜지스터(6402)가 포화 영역에서 동작하게 하는 비디오 신호를 입력하여, 발광 소자(6404)에 전류를 공급할 수 있다. The driving transistor (6402) is input to a video signal which operates in a saturation region, it is possible to supply a current to the light emitting device (6404). 구동용 트랜지스터(6402)를 포화 영역에서 동작시키기 위해, 전원선(6407)의 전위는 구동용 트랜지스터(6402)의 게이트 전위보다 높게 설정된다. To operate the drive transistor (6402) for in a saturation region, the potential of the power supply line 6407 is set higher than the gate potential of the drive transistor (6402) for. 아날로그 비디오 신호가 이용될 때, 이 비디오 신호에 대응하는 전류가 발광 소자(6404)에 공급되어, 아날로그 계조 구동이 수행될 수 있다. When used, the analog video signal, is supplied to the device (6404) the emission current corresponding to the video signal, and the analog grayscale driving can be performed.

화소 구조는 도 14에 도시된 구조만으로 제한되지 않는다는 점에 주목한다. The pixel structure is to be noted that it is not limited to the structure shown in Fig. 예를 들어, 도 14에 나타낸 화소에, 스위치, 레지스터, 커패시터, 트랜지스터 또는 논리 회로 등을 추가할 수도 있다. For example, it may be added to the pixel shown in Figure 14, switches, resistors, capacitors, transistors or the like logical circuit.

그 다음, 발광 소자의 구조가 도 15a 내지 15c를 참조하여 설명된다. Next, the structure of the light emitting device is described with reference to FIGS. 15a to 15c. 여기서는, n채널 구동용 TFT를 예로서 들어, 화소의 단면 구조를 설명한다. Here, for n-channel driving TFT as an example, it will be described a sectional structure of the pixel. 도 15a 내지 15c에 도시된 반도체 장치에 이용되는 구동용 TFT(7001, 7011, 및 7021)는, 실시예 1에 설명된 박막 트랜지스터와 유사한 방식으로 형성될 수 있으며, 각각 산화물 반도체층을 포함한 신뢰성이 높은 박막 트랜지스터이다. The driving TFT used for the semiconductor device (7001, 7011, and 7021) may be formed in a manner similar to the thin film transistor described in Embodiment 1, and reliability, each including an oxide semiconductor layer shown in Figure 15a to 15c a high thin film transistor.

발광 소자로부터 방출된 광을 추출하기 위하여, 애노드(anode)와 캐소드(cathode) 중 적어도 하나가 투명할 것이 요구된다. In order to extract the light emitted from the light emitting element, and that at least one is transparent to requirements of the anode (anode) and a cathode (cathode). 기판 위에 박막 트랜지스터 및 발광 소자가 형성된다. A thin film transistor and the light emitting element is formed on the substrate. 발광 소자는, 기판의 반대 면을 통해 광을 추출하는 전면 발광 구조나, 기판측의 면을 통해 광을 추출하는 배면 발광 구조나, 기판측 및 기판과는 반대측의 면을 통해 광을 추출하는 양면 발광 구조를 가질 수 있다. A light emitting element is on both sides of extracting the light, the front of extracting light through the reverse side of the substrate the light emitting structure or a rear emitting structure for extracting light through the surface of the substrate side and, is the substrate side and the substrate through the surface of the opposite side It may have a light emitting structure. 화소 구조는 이들 방출 구조들 중 임의의 구조를 갖는 발광 소자에 적용될 수 있다. The pixel structure can be applied to a light emitting device having any of the structures of these emission structures.

도 15a를 참조하여 배면 발광 구조를 갖는 발광 소자를 설명한다. See Figs. 15a to be a light emitting device having a bottom emission structure.

도 15a는 구동용 TFT(7011)가 n채널형 TFT이고 발광 소자(7012)로부터 캐소드(7013) 측으로 광이 방출되는 경우의 화소의 단면도이다. Figure 15a is a cross-sectional view of a pixel in the case where light is emitted to the cathode side 7013 from the driving TFT (7011) the n-channel TFT and the light emitting elements 7012 for. 도 15a에서, 구동용 TFT(7011)에 전기적으로 접속된 투광성 도전막(7017) 위에 발광 소자(7012)의 캐소드(7013)가 형성되고, 캐소드(7013) 위에 EL층(7014) 및 애노드(7015)가 이 순서대로 적층되고 있다. In Figure 15a, the transparent conductive film (7017) on top is formed in the cathode 7013 of the light emitting device 7012, the cathode 7013 on the EL layer (7014 and an anode 7015 electrically connected to the driving TFT (7011) for ) it has been laminated in this order. 투광성 도전층(7017)은, 산화물 절연층(7031)에 형성된 컨택 홀을 통해 TFT(7011)의 드레인 전극층(7030)에 전기적으로 접속되어 있다는 점에 주목한다. The transparent conductive layer (7017) will be noted that the through contact holes formed in the oxide insulating layer 7031 is electrically connected to the drain electrode layer (7030) of the TFT (7011).

투광성 도전층(7017)으로서, 산화 텅스텐을 포함한 인듐 산화물, 산화 텅스텐을 포함한 인듐 아연 산화물, 산화 티타늄을 포함한 인듐 산화물, 산화 티타늄을 포함한 인듐 주석 산화물, 인듐 주석 산화물(이하, ITO라 언급함), 인듐 아연 산화물, 산화 규소를 첨가한 인듐 주석 산화물 등을 이용하여 형성된 투광성 도전층을 이용할 수 있다. The transparent conductive layer (7017) as indium oxide including tungsten oxide, tungsten, indium zinc oxide, indium tin oxide, indium tin oxide containing indium oxide, titanium oxide including titanium oxide, including oxide (hereinafter referred to as ITO), indium zinc oxide can be used for the transparent conductive layer formed by using indium tin oxide added with silicon oxide.

캐소드(7013)에 대해 임의의 다양한 재료가 이용될 수 있다. There are any of a variety of materials may be used for the cathode 7013. 구체적으로는, 캐소드(7013)는, Li나 Cs 등의 알칼리 금속; Specifically, the cathode 7013 is, alkali metals such as Li or Cs; Mg, Ca 또는 Sr 등의 알칼리 토류 금속; Alkaline earth metals such as Mg, Ca or Sr; 이들 금속들 중 임의의 금속을 포함한 합금(Mg:Ag 또는 Al:Li); An alloy including any of these metal metal (Mg: Ag or Al: Li); 또는 Yb나 Er 등의 희토류 금속 등의 일 함수가 작은 재료를 이용하여 형성되는 것이 바람직하다. Or it is preferred that the work function, such as a rare earth metal such as Yb or Er is formed using a material. 도 15a에서, 캐소드(7013)의 두께는 광 투과를 허용하는 두께이다(그 두께는 약 5 nm 내지 30 nm인 것이 바람직하다). In Figure 15a, the thickness of the cathode 7013 has a thickness that allows light transmission (its thickness is preferably about 5 nm to 30 nm). 예를 들어, 20 nm의 두께를 갖는 알루미늄층을 캐소드(7013)로서 이용한다. For example, it uses an aluminum layer having a thickness of 20 nm as a cathode 7013.

투광성 도전층 및 알루미늄층을 적층한 다음 선택적으로 에칭하여 투광성 도전층(7017) 및 캐소드(7013)를 형성할 수도 있다는 점에 주목한다. By laminating the transparent conductive layer and the aluminum layer and then selectively etching noted that to form the transparent conductive layer (7017) and a cathode 7013 as. 이 경우, 에칭은 하나의 마스크를 이용하여 수행할 수 있는 것이 바람직하다. In this case, etching can preferably be carried out by using a single mask.

캐소드(7013)의 주변부는 격벽(7019)으로 덮여있다. A peripheral portion of the cathode 7013 is covered with the partition wall (7019). 격벽(7019)은, 폴리이미드, 아크릴 수지, 폴리아미드, 에폭시 수지 등의 유기 수지층; Partition wall (7019) is an organic resin such as polyimide, acrylic resin, polyamide, epoxy resin; 무기 절연층; An inorganic insulating layer; 또는 유기 폴리실록산을 이용해 형성된다. Or it formed with the organopolysiloxane. 감광성 수지 재료를 이용해 격벽(7019)을 형성하여 캐소드(7013) 위에 개구부를 가짐으로써, 그 개구부의 측벽이 연속한 곡율을 갖는 경사면으로서 형성되도록 하는 것이 특히 바람직하다. By having an opening on the cathode 7013 to form a partition wall (7019) with a photosensitive resin material, it is particularly preferable to be formed as an inclined surface having a curvature is continuous side wall of the opening. 격벽(7019)에 대해 감광성 수지 재료를 이용하는 경우, 레지스트 마스크를 형성하는 단계는 생략할 수 있다. If for the partition wall (7019) using a photosensitive resin material, comprising: forming a resist mask can be omitted.

캐소드(7013) 및 격벽(7019) 위에 형성되는 EL층(7014)은 단층 또는 적층된 복수의 층을 이용하여 형성될 수 있다. EL layer (7014) formed on the cathode 7013 and the partition wall (7019) may be formed by using a plurality of layers of a single layer or a laminate layer. 복수의 층을 이용하여 EL층(7014)이 형성되는 경우, 전자 주입층, 전자 수송층, 발광층, 홀 수송층 및 홀 주입층을 이 순서대로 캐소드(7013) 위에 적층함으로써 EL층(7014)이 형성된다. When using a plurality of the layer and the EL layer (7014) formed on the electron injection layer, an electron transport layer, emission layer, hole transport layer and the hole injection layer in this order as a cathode (7013) EL layer (7014) it is formed by stacking on top . 이들 층들 모두가 반드시 제공될 필요는 없다는 점에 주목한다. These layers need to be sure to provide all should pay attention to that point.

적층 순서는 상기 순서만으로 한정되지 않는다. Stacking sequence is not limited to the order. 홀 주입층, 홀 수송층, 발광층, 전자 수송층, 및 전자 주입층이 이 순서대로 캐소드(7013) 위에 적층될 수도 있다. The hole injection layer, a hole transport layer, light emitting layer, an electron transport layer, and an electron injection layer may be laminated on the cathode 7013, in this order. 그러나, 전력 소비를 비교해 보면, 전자 주입층, 전자 수송층, 발광층, 홀 수송층, 및 홀 주입층이 이 순서로 캐소드(7013) 위에 적층되는 것이 낮은 소비 전력 때문에 바람직하다. However, comparing the power consumption, and an electron injection layer, it is preferable because it is low power consumption that is an electron transporting layer, an emission layer, a hole transport layer, and hole injection layer laminated on the cathode 7013 in this order.

EL층(7014) 위에 형성되는 애노드(7015)에 대해 다양한 재료를 이용할 수 있다. For the anode (7015) is formed over the EL layer (7014) may use a variety of materials. 구체적으로, 일 함수가 큰 재료, 예를 들어, 질화 티타늄, ZrN, Ti, W, Ni, Pt, Cr; More specifically, the work function of a material, e.g., titanium nitride, ZrN, Ti, W, Ni, Pt, Cr; 또는 ITO, IZO(산화 인듐 아연), ZnO 등의 투명 도전성 재료가 바람직하다. Or ITO, IZO (indium zinc oxide), preferably a transparent conductive material such as ZnO. 또한, 애노드(7015) 위에 차광막(7016), 예를 들어, 광을 차단하는 금속, 광을 반사하는 금속 등을 제공한다. Further, the light-blocking film 7016, for example, on the anode (7015) example, provides a metal or the like for reflecting metal, the light to block the light. 본 실시예에서는, 애노드(7015)로서 ITO막을 이용하고 차광막(7016)으로서 Ti층을 이용한다. In this embodiment, a Ti layer is used as the light-shielding film 7016 as an anode using ITO film (7015).

발광 소자(7012)는, 캐소드(7013)와 애노드(7015) 사이에 EL층(7014)이 끼워져 있는 영역에 대응한다. A light emitting element 7012 is a cathode 7013 and the EL layer (7014) between the anode (7015) corresponds to an area sandwiched. 도 15a에 나타낸 화소 구조의 경우, 화살표로 표시된 바와 같이 발광 소자(7012)로부터 캐소드(7013) 측으로 광이 방출된다. If the pixel structure shown in Figure 15a, light is emitted to the cathode side 7013 from the light-emitting element 7012, as indicated by the arrow.

도 15a에서, 게이트 전극층으로서 투광성 도전층이 이용되는 예가 나타나 있다. In Figure 15a, it is shown an example in which the transparent conductive layer used as the gate electrode layer. 발광 소자(7012)로부터 방출된 광은 컬러 필터층(7033)을 통과한 다음, TFT(7011)의 게이트 전극층, 소스 전극층, 드레인 전극층 등을 통과해 외부로 방출된다. It emitted from the light emitting device 7012 passes through the light passing through the color filter layer (7033), and then, a gate electrode of the TFT (7011), the source electrode, the drain electrode or the like is released to the outside. TFT(7011)의 게이트 전극층, 소스 전극층, 드레인 전극층 등으로서 투광성 도전층을 이용하여 개구율을 향상시킬 수 있다. As a gate electrode of the TFT (7011), the source electrode, drain electrode and so on can improve the aperture ratio by using a light transmitting conductive layer.

컬러 필터층(7033)은, 잉크젯법 등의 액적 토출법, 인쇄법, 포토리소그래피 기술 등을 이용한 에칭 방법 등으로 형성된다. A color filter layer (7033) is formed by a droplet discharge method such as an inkjet method, a printing method, a photo-etching method using the lithography technique or the like.

컬러 필터층(7033)은 오버코트층(7034)으로 덮여 있고, 또한 보호 절연층(7035)으로 덮여 있다. A color filter layer (7033) is covered with an overcoat layer (7034), also covered with a protective insulating layer (7035). 도 15a에서는 얇은 두께를 갖는 오버코트층(7034)이 도시되어 있지만, 오버코트층(7034)은 컬러 필터층(7033)에 의해 기인하는 요철면을 평탄화하는 기능을 가지고 있다. In Figure 15a, but the overcoat layer (7034) having a small thickness is shown, the overcoat layer (7034) has a function of planarizing an uneven surface caused by the color filter layer (7033).

또한, 보호 절연층(7035), 오버코트층(7034), 컬러 필터층(7033), 및 산화물 절연층(7031)에 형성되고 드레인 전극층(7030)에 도달하는 컨택 홀은 격벽(7019)과 중첩하는 영역에 배치된다. Further, contact holes that reach the protective insulation layer (7035), the overcoat layer (7034), a color filter layer (7033), and an oxide insulating layer is formed on the (7031) the drain electrode layer (7030) is an area overlapping the barrier rib (7019) It is disposed. 드레인 전극층(7030)과 격벽(7019)에 이르는 컨택 홀은 서로 중첩함으로써, 개구율을 향상시킬 수 있다. By a contact hole reaching the drain electrode layer (7030) and the partition wall (7019) are overlapped with each other, it is possible to improve the aperture ratio.

그 다음, 양면 발광 구조를 갖는 발광 소자를, 도 15b를 참조하여 설명한다. Next, it will be described by a device having a both-side emission structure, referring to Figure 15b.

도 15b에서, TFT(7021)에 전기적으로 접속된 투광성 도전층(7027) 위에 발광 소자(7022)의 캐소드(7023)가 형성되고, EL층(7024) 및 애노드(7025)는 이 순서대로 캐소드(7023) 위에 적층되고 있다. In Figure 15b, the cathode 7023 of the electrically connected to the TFT (7021), the transparent conductive layer (7027) over the light emitting device (7022) is formed, EL layer (7024) and the anode (7025) is a cathode in this order ( 7023) has been laminated on. 투광성 도전층(7027)은, 산화물 절연층(7041)에 형성된 컨택 홀을 통해 TFT(7021)의 드레인 전극층(7040)에 전기적으로 접속되어 있다는 점에 주목한다. The transparent conductive layer (7027) will be noted that the through contact holes formed in the oxide insulating layer 7041 is electrically connected to the drain electrode layer (7040) of the TFT (7021).

투광성 도전층(7027)으로서, 산화 텅스텐을 포함한 인듐 산화물, 산화 텅스텐을 포함한 인듐 아연 산화물, 산화 티타늄을 포함한 인듐 산화물, 산화 티타늄을 포함한 인듐 주석 산화물, 인듐 주석 산화물(이하, ITO라 언급함), 인듐 아연 산화물, 산화 규소를 첨가한 인듐 주석 산화물 등으로 형성된 투광성 도전층을 이용할 수 있다. The transparent conductive layer (7027) as indium oxide including tungsten oxide, tungsten, indium zinc oxide, indium tin oxide, indium tin oxide containing indium oxide, titanium oxide including titanium oxide, including oxide (hereinafter referred to as ITO), the transparent conductive layer formed of an indium zinc oxide, indium tin oxide added with silicon oxide, etc. can be used.

캐소드(7023)에 대해 임의의 다양한 재료가 이용될 수 있다. There are any of a variety of materials may be used for the cathode 7023. 구체적으로는, 캐소드(7023)는, Li나 Cs 등의 알칼리 금속; Specifically, the cathode 7023 is, alkali metals such as Li or Cs; Mg, Ca 또는 Sr 등의 알칼리 토류 금속; Alkaline earth metals such as Mg, Ca or Sr; 이들 금속들 중 임의의 금속을 포함한 합금(Mg:Ag 또는 Al:Li); An alloy including any of these metal metal (Mg: Ag or Al: Li); 또는 Yb나 Er 등의 희토류 금속 등의 일 함수가 작은 재료를 이용하여 형성되는 것이 바람직하다. Or it is preferred that the work function, such as a rare earth metal such as Yb or Er is formed using a material. 본 실시예에서, 캐소드(7023)의 두께는 광 투과를 허용하는 두께이다(그 두께는 약 5 nm 내지 30 nm인 것이 바람직하다). In this embodiment, the thickness of the cathode 7023 has a thickness that allows light transmission (its thickness is preferably about 5 nm to 30 nm). 예를 들어, 20 nm의 두께를 갖는 알루미늄층을 캐소드(7023)로서 이용한다. For example, it uses an aluminum layer having a thickness of 20 nm as a cathode 7023.

투광성 도전층 및 알루미늄층을 적층한 다음 선택적으로 에칭하여 투광성 도전층(7027) 및 캐소드(7023)를 형성할 수도 있다는 점에 주목한다. By laminating the transparent conductive layer and the aluminum layer and then selectively etching noted that to form the transparent conductive layer (7027) and a cathode 7023 as. 이 경우, 에칭은 하나의 마스크를 이용하여 수행할 수 있는 것이 바람직하다. In this case, etching can preferably be carried out by using a single mask.

캐소드(7023)의 주변부는 격벽(7029)으로 덮여있다. A peripheral portion of the cathode 7023 is covered with the partition wall (7029). 격벽(7029)은, 폴리이미드, 아크릴 수지, 폴리아미드, 에폭시 수지 등의 유기 수지층;무기 절연층; Partition wall (7029) is a polyimide, an organic resin such as acrylic resin, polyamide, epoxy resins, the inorganic insulating layer; 또는 유기 폴리실록산을 이용해 형성된다. Or it formed with the organopolysiloxane. 감광성 수지 재료를 이용해 격벽(7029)을 형성하여 캐소드(7023) 위에 개구부를 가짐으로써, 그 개구부의 측벽이 연속 곡율을 갖는 경사면으로서 형성되도록 하는 것이 특히 바람직하다. By having an opening on the cathode 7023 to form a partition wall (7029) with a photosensitive resin material, it is particularly preferable to ensure that the side wall of the opening formed as the inclined surface with continuous curvature. 격벽(7029)에 대해 감광성 수지 재료를 이용하는 경우, 레지스트 마스크를 형성하는 단계는 생략할 수 있다. If for the partition wall (7029) using a photosensitive resin material, comprising: forming a resist mask can be omitted.

캐소드(7023) 및 격벽(7029) 위에 형성되는 EL층(7024)은 단층 또는 적층된 복수의 층을 이용하여 형성될 수 있다. EL layer (7024) formed on the cathode 7023 and the partition wall (7029) may be formed by using a plurality of layers of a single layer or a laminate layer. 복수의 층을 이용하여 EL층(7024)이 형성되는 경우, 전자 주입층, 전자 수송층, 발광층, 홀 수송층 및 홀 주입층을 이 순서대로 캐소드(7023) 위에 적층함으로써 EL층(7024)이 형성된다. When using a plurality of the layer and the EL layer (7024) formed on the electron injection layer, an electron transport layer, emission layer, hole transport layer and the hole injection layer in this order as a cathode (7023) EL layer (7024) it is formed by stacking on top . 이들 층들 모두가 반드시 제공될 필요는 없다는 점에 주목한다. These layers need to be sure to provide all should pay attention to that point.

적층 순서는 상기만으로 제한되지 않는다; Stacking sequence is not limited to the above; 즉, 홀 주입층, 홀 수송층, 발광층, 전자 수송층, 및 전자 주입층이 이 순서대로 캐소드(7023) 위에 적층될 수도 있다. That is, the hole injection layer, a hole transport layer, light emitting layer, an electron transport layer, and an electron injection layer may be laminated on the cathode 7023, in this order. 그러나, 전력 소비를 비교해 보면, 전자 주입층, 전자 수송층, 발광층, 홀 수송층, 및 홀 주입층이 이 순서로 캐소드(7023) 위에 적층되는 것이 낮은 소비 전력 때문에 바람직하다. However, comparing the power consumption, and an electron injection layer, it is preferable because it is low power consumption that is an electron transporting layer, an emission layer, a hole transport layer, and hole injection layer laminated on the cathode 7023 in this order.

EL층(7024) 위에 형성되는 애노드(7025)에 대해 다양한 재료를 이용할 수 있다. For the anode (7025) is formed over the EL layer (7024) may use a variety of materials. 구체적으로는, ITO, IZO, 또는 ZnO 등의 투명 도전 재료와 같은 일 함수가 큰 재료가 바람직하다. Specifically, the work function of a material such as a transparent conductive material of ITO, such as IZO, or ZnO is preferred. 본 실시예에서는, 애노드(7026)에 대해 산화 규소를 포함하는 ITO막이 이용된다. In this embodiment, the ITO film containing silicon oxide on the anode (7026) is used.

발광 소자(7022)는, 캐소드(7023)와 애노드(7025) 사이에 EL층(7024)이 끼워져 있는 영역에 대응한다. A light emitting device (7022) is a cathode 7023 and the EL layer (7024) between the anode (7025) corresponds to an area sandwiched. 도 15b에 도시된 화소 구조의 경우, 화살표로 표시된 바와 같이 발광 소자(7022)로부터 애노드(7025)측 및 캐소드(7023) 측 양쪽 모두로 광이 방출된다. In the case of the pixel structure shown in Figure 15b, the side, as indicated by the arrows from the light emitting device (7022), the anode (7025) and the cathode 7023 side both sides light is emitted with.

도 15b에서, 게이트 전극층으로서 투광성 도전층이 이용되는 예가 나타나 있다. In Figure 15b, it is shown an example in which the transparent conductive layer used as the gate electrode layer. 발광 소자(7022)로부터 캐소드(7023) 측으로 방출된 광은 컬러 필터층(7043)을 통과한 다음, TFT(7011)의 게이트 전극층, 소스 전극층, 드레인 전극층 등을 통과해 외부로 방출된다. Emitted to the cathode side 7023 from the light emitting device (7022) light is passed through the passing through the color filter layer (7043), and then, a gate electrode of the TFT (7011), the source electrode, the drain electrode or the like is released to the outside. TFT(7021)의 게이트 전극층, 소스 전극층, 드레인 전극층 등으로서 투광성 도전층을 이용함으로써, 애노드(7025) 측의 개구율을 캐소드(7023) 측의 개구율과 실질적으로 동일하게 할 수 있다. By the gate electrode of the TFT (7021), the source electrode, the drain electrode layer, such as using a transmissive conductive layer, it can be the same as the aperture ratio of the anode (7025) side as the aperture ratio is substantially of the cathode 7023 side.

컬러 필터층(7043)은, 잉크젯법 등의 액적 토출법, 인쇄법, 포토리소그래피 기술 등을 이용한 에칭 방법 등에 의해 형성된다. A color filter layer (7043) is formed by etching or the like method using a droplet discharge method such as an inkjet method, a printing method, a photolithography technique or the like.

컬러 필터층(7043)은 오버코트층(7044)으로 덮여 있고, 또한 보호 절연층(7045)으로 덮여 있다. A color filter layer (7043) is covered with an overcoat layer (7044), also covered with a protective insulating layer (7045).

양면 발광 구조를 갖는 발광 소자를 이용하고 양쪽의 표시면에 풀 컬러 표시를 수행하는 경우, 애노드(7025)측으로부터의 광은 컬러 필터층(7043)을 통과하지 않는다; When using a light emitting device having a both-side emission structure, and performing a full color display the display surface of both sides, the anode (7025), light from the side does not pass through the color filter layer (7043); 따라서, 또 다른 컬러 필터층을 갖는 밀봉 기판을 애노드(7025) 위에 제공하는 것이 바람직하다는 점에 주목한다. Thus, again it noted that a sealing substrate has a color filter layer is different it is desirable to provide on the anode (7025).

또한, 보호 절연층(7045), 오버코트층(7044), 컬러 필터층(7043), 및 산화물 절연층(7041)에 형성되고 드레인 전극층(7040)에 도달하는 컨택 홀은 격벽(7029)과 중첩하는 영역에 배치된다. Further, contact holes that reach the protective insulation layer (7045), the overcoat layer (7044), a color filter layer (7043), and an oxide insulating layer is formed on the (7041) the drain electrode layer (7040) is an area overlapping the barrier rib (7029) It is disposed. 드레인 전극층(70430) 및 격벽(7029)에 도달하는 컨택 홀이 서로 중첩함으로써, 애노드(7025) 측의 개구율이 캐소드(7023) 측의 개구율과 실질적으로 동일할 수 있다. By contact holes are overlapped with each other to reach the drain electrode layer (70 430) and the partition wall (7029), the aperture ratio of the anode (7025) side may be the same as the aperture ratio is substantially of the cathode 7023 side.

그 다음, 전면 발광 구조를 갖는 발광 소자를 도 15c를 참조하여 설명한다. Next, will be described by a light-emitting element having a top emission structure, see Fig. 15c.

도 15c는, 구동용 TFT(7001)가 n채널형 박막 트랜지스터이고 발광 소자(7002)로부터 애노드(7005) 측으로 광이 방출되는 화소의 단면도이다. Figure 15c is a cross-sectional view of a pixel where the light is emitted toward the anode 7005 from a driving TFT (7001) is an n-channel type thin film transistor light-emitting element 7002 for. 도 15c에서, TFT(7001)에 전기적으로 접속된 발광 소자(7002)의 캐소드(7003)가 형성되고, EL층(7004) 및 애노드(7005)가 이 순서로 캐소드(7003) 위에 적층되어 있다. In Figure 15c, a cathode 7003 of the light emitting element 7002 is electrically connected to the TFT (7001) is formed, EL layer 7004 and an anode 7005 are stacked over the cathode 7003 in this order.

캐소드(7003)에 대해 다양한 재료가 이용될 수 있다. A variety of materials may be used for the cathode 7003. 구체적으로는, Li나 Cs 등의 알칼리 금속; Specifically, an alkali metal such as Li or Cs; Mg, Ca, Sr 등의 알칼리 토류 금속; Alkaline earth metals such as Mg, Ca, Sr; 이들 금속들 중 임의의 금속을 포함한 합금(Mg:Ag 또는 Al:Li); An alloy including any of these metal metal (Mg: Ag or Al: Li); 및, Yb나 Er 등의 희토류 금속 등의 일 함수가 작은 재료가 바람직하다. And, it is preferable that the work function, such as a rare earth metal such as Yb or Er a material.

캐소드(7003)의 주변부는 격벽(7009)으로 덮여 있다. A peripheral portion of the cathode 7003 is covered with the partition wall (7009). 격벽(7009)은, 폴리이미드, 아크릴 수지, 폴리아미드, 에폭시 수지 등의 유기 수지층; Partition wall (7009) is an organic resin such as polyimide, acrylic resin, polyamide, epoxy resin; 무기 절연층; An inorganic insulating layer; 또는 유기 폴리실록산을 이용해 형성된다. Or it formed with the organopolysiloxane. 감광성 수지 재료를 이용해 격벽(7009)을 형성하여 캐소드(7003) 위에 개구부를 가짐으로써, 그 개구부의 측벽이 연속 곡율을 갖는 경사면으로서 형성되도록 하는 것이 특히 바람직하다. By having an opening on the cathode 7003 to form a partition wall (7009) with a photosensitive resin material, it is particularly preferable to ensure that the side wall of the opening formed as the inclined surface with continuous curvature. 격벽(7009)에 대해 감광성 수지 재료를 이용하는 경우, 레지스트 마스크를 형성하는 단계는 생략할 수 있다. If for the partition wall (7009) using a photosensitive resin material, comprising: forming a resist mask can be omitted.

캐소드(7003) 및 격벽(7009) 위에 형성되는 EL층(7004)은 단층 또는 적층된 복수의 층을 이용하여 형성될 수 있다. EL layer 7004 is formed on the cathode 7003 and the partition wall (7009) may be formed by using a plurality of layers of a single layer or a laminate layer. 복수의 층을 이용하여 EL층(7004)이 형성되는 경우, 전자 주입층, 전자 수송층, 발광층, 홀 수송층 및 홀 주입층을 이 순서대로 캐소드(7003) 위에 적층함으로써 EL층(7004)이 형성된다. When using a plurality of the layer and the EL layer 7004 is formed, an electron injection layer, an electron transport layer, emission layer, hole transport layer and the hole injection layer in this order as a cathode (7003), the EL layer 7004 is formed by stacking on top . 이들 층들 모두가 반드시 제공될 필요는 없다는 점에 주목한다. These layers need to be sure to provide all should pay attention to that point.

적층 순서는 상기만으로 제한되지 않는다; Stacking sequence is not limited to the above; 즉, 홀 주입층, 홀 수송층, 발광층, 전자 수송층, 및 전자 주입층이 이 순서대로 캐소드(7003) 위에 적층될 수도 있다. That is, the hole injection layer, a hole transport layer, light emitting layer, an electron transport layer, and an electron injection layer may be laminated on the cathode 7003, in this order. 이들 층들이 이 순서로 적층되는 경우, 캐소드(7003)는 애노드로서 기능한다. If these layers are laminated in this order, a cathode 7003 functions as an anode.

도 15c에서, Ti층, 알루미늄, Ti층이 이 순서로 적층된 적층 위에, 홀 주입층, 홀 수송층, 발광층, 전자 수송층, 및 전자 주입층을 이 순서대로 적층하고, 그 위에 Mg:Ag 합금 박막과 ITO막의 적층을 형성한다. In Figure 15c, Ti layer, Al, Ti layers are laminated, a hole injection layer, a hole transport layer, light emitting layer, an electron transport layer, and an electron injection layer over the stacked laminated in this order in this order, and that on the Mg: Ag alloy thin film and to form the ITO film is laminated.

그러나, 전력 소비를 비교해 보면, 전자 주입층, 전자 수송층, 발광층, 홀 수송층, 및 홀 주입층이 이 순서로 캐소드(7003) 위에 적층되는 것이 낮은 소비 전력 때문에 바람직하다. However, comparing the power consumption, and an electron injection layer, it is preferable because it is low power consumption that is an electron transporting layer, an emission layer, a hole transport layer, and hole injection layer laminated on the cathode 7003 in this order.

애노드(7005)는 투광성 도전 재료를 이용하여 형성된다. The anode 7005 is formed using a light transmitting conductive material. 애노드(7005)는, 예를 들어, 산화 텅스텐을 포함한 인듐 산화물, 산화 텅스텐을 포함한 인듐 아연 산화물, 산화 티타늄을 포함한 인듐 산화물, 산화 티타늄을 포함한 인듐 주석 산화물, 인듐 주석 산화물막, 인듐 아연 산화물, 또는 산화 규소를 첨가한 인듐 주석 산화물을 이용하여 형성된 투광성 도전막을 이용하여 형성될 수 있다. The anode 7005 is, for example, indium oxide, indium tin oxide including titanium oxide containing indium oxide including tungsten oxide, indium zinc oxide including tungsten oxide, titanium oxide, indium tin oxide film, an indium zinc oxide, or It can be formed using a light transmitting conductive film is formed using indium tin oxide added with silicon oxide.

발광 소자(7002)는 캐소드(7003)와 애노드(7005) 사이에 EL층(7004)이 끼워져 있는 영역에 대응한다. Light-emitting element 7002 corresponds to a region where the EL layer 7004 is sandwiched between the cathode 7003 and the anode 7005. 도 15c에 나타낸 화소 구조의 경우, 화살표로 표시된 바와 같이 발광 소자(7002)로부터 애노드(7005) 측으로 광이 방출된다. If the pixel structure shown in Figure 15c, the light is emitted toward the anode 7005 from the light-emitting element 7002, as indicated by the arrow.

도 15c에서, TFT(7001)로서 박막 트랜지스터(150)를 이용하는 예를 나타내고 있다; May in Figure 15c, a TFT (7001) shows an example of using a thin film transistor (150); 그러나, 이것으로만 특별히 한정되는 것은 아니고, 박막 트랜지스터(160), 박막 트랜지스터(170), 또는 박막 트랜지스터(180)를 이용할 수 있다. However, only this is not particularly limited, it is possible to use a thin-film transistor 160, a thin film transistor 170, or the thin film transistor 180.

도 15c에서, 캐소드(7003)는 산화물 절연층(7051), 평탄화 절연층(7053), 및 절연층(7055)에 형성된 컨택 홀을 통해 TFT(7001)의 드레인 전극층(7050)에 전기적으로 접속되고 있다. In Figure 15c, the cathode 7003 is electrically connected to the oxide insulating layer (7051), the planarization insulating layer (7053), and the insulating layer a drain electrode 7050 of the TFT (7001) through a contact hole formed on the (7055) have. 평탄화 절연층(7053)은 폴리이미드, 아크릴 수지, 벤조시크로브텐계 수지, 폴리아미드, 또는 에폭시 수지 등의 수지 재료를 이용하여 형성될 수 있다. Planarizing the insulating layer (7053) may be formed using a resin material such as polyimide, acrylic resin, benzo seek lobe butene resin, polyamide, or epoxy resin. 전술된 수지 재료 외에도, 저유전 상수 재료(low-k 재료), 실록산계 수지, PSG(phosphosilicate glass), BPSG(borophosphosilicate glass) 등을 이용하는 것도 가능하다. In addition to the above-described resin material, it is also possible to use, such as low dielectric constant material (low-k material), siloxane-based resin, PSG (phosphosilicate glass), BPSG (borophosphosilicate glass). 이러한 재료로 형성된 복수의 절연층을 적층함으로써 평탄화 절연층(7053)을 형성할 수도 있다는 점에 주목한다. By stacking a plurality of insulating layers formed of these materials it will be noted that to form the planarization insulating layer (7053). 평탄화 절연층(7053)의 형성 방법에는 특별한 제한이 없다. Method for forming a planarized insulating layer (7053) There is no particular limitation. 평탄화 절연층(7053)은, 그 재료에 따라, 스퍼터링법, SOG법, 스핀 코팅법, 딥핑 방법, 스프레이 도포법, 액적 토출법(예를 들어, 잉크젯법, 스크린 인쇄, 또는 오프셋 인쇄) 등의 방법이나, 닥터 나이프, 롤 코터, 커텐 코터, 나이프 코터 등의 도구를 이용하여 형성할 수 있다. Such flattening insulation layer (7053) is, depending on the material, a sputtering method, a SOG method, a spin coating method, dipping method, spray coating method, a droplet discharge method (e.g., an inkjet method, screen printing, or offset printing) It can be formed using a method or a doctor knife, a roll of the tool coater, curtain coater, knife coater or the like.

캐소드(7003)를 인접 화소의 캐소드(7008)로부터 절연시키도록 격벽(7009)이 제공된다. A partition (7009) is provided to insulate the cathode from the (7008) of the pixel adjacent to the cathode 7003. 격벽(7009)은, 폴리이미드, 아크릴 수지, 폴리아미드, 에폭시 수지 등의 유기 수지층; Partition wall (7009) is an organic resin such as polyimide, acrylic resin, polyamide, epoxy resin; 무기 절연층; An inorganic insulating layer; 또는 유기 폴리실록산을 이용해 형성된다. Or it formed with the organopolysiloxane. 감광성 수지 재료를 이용해 격벽(7009)을 형성하여 캐소드(7003) 위에 개구부를 가짐으로써, 그 개구부의 측벽이 연속 곡율을 갖는 경사면으로서 형성되도록 하는 것이 특히 바람직하다. By having an opening on the cathode 7003 to form a partition wall (7009) with a photosensitive resin material, it is particularly preferable to ensure that the side wall of the opening formed as the inclined surface with continuous curvature. 격벽(7009)에 대해 감광성 수지 재료를 이용하는 경우, 레지스트 마스크를 형성하는 단계는 생략할 수 있다. If for the partition wall (7009) using a photosensitive resin material, comprising: forming a resist mask can be omitted.

도 15c의 구조에서, 풀 컬러 표시를 수행하는 경우, 예를 들어 발광 소자(7002)는 녹색 발광 소자로서 이용되고, 인접하는 발광 소자들 중 하나는 적색 발광 소자로서 이용되고, 다른 하나는 청색 발광 소자로서 이용된다. In the structure of Figure 15c, the case of performing a full-color display, such as a light emitting element 7002 is used as a green light emitting device, one of the light emitting device adjacent is used as the red light emitting device, and the other is a blue light emitting It is used as the element. 대안으로서, 3종류의 발광 소자 뿐만이 아니라 백색 발광 소자를 포함한 4종류의 발광 소자를 이용하여 풀 컬러 표시를 할 수 있는 발광 표시 장치를 제조할 수도 있다. As an alternative, it may be not only the light emitting element of three kinds of manufacturing a light emitting display device capable of full color display using a light-emitting element of the four types, including a white light emitting device.

도 15c의 구조에서, 배치되는 복수의 발광 소자 모두가 백색 발광 소자이고 컬러 필터 등을 갖는 밀봉 기판을 발광 소자(7002) 위에 배치하는 방식으로, 풀 컬러 표시를 할 수 있는 발광 표시 장치를 제조할 수도 있다. In the structure of Figure 15c, a plurality of light emitting elements are arranged all in a white light emitting device and method for placement over the color filter or the like emitting a sealing substrate with a device 7002, to manufacture a light emitting display device capable of full color display may. 백색 등의 단색을 나타내는 재료를 형성해 컬러 필터나 색변환층과 조합함으로써, 풀 컬러 표시를 수행할 수 있다. Formed by the color filters or in combination with the color conversion layer of material exhibiting a single color, such as white, it is possible to perform full color display.

물론, 단색광의 표시를 수행할 수도 있다. Of course, it is also possible to perform the display of monochromatic light. 예를 들어, 백색 발광을 이용하여 조명 시스템을 형성할 수도 있고, 단색 발광을 이용하여 영역-컬러 발광 장치를 형성할 수도 있다. For example, it is possible to form an illumination system using a white light emission, using a monochromatic light emitting region may be formed in a color light emitting device.

필요하다면, 원 편광판을 포함하는 편광 필름 등의 광학 필름이 제공될 수도 있다. If necessary, an optical film such as a polarizing film including a circularly polarizing plate may be provided.

비록 여기서는 발광 소자로서 유기 EL 소자를 설명하였지만, 발광 소자로서 무기 EL 소자를 제공할 수도 있다는 점에 주목한다. Although this case has been described an organic EL device as a light emitting element, it is noted that also provide an inorganic EL device as a light emitting element.

발광 소자의 구동을 제어하는 박막 트랜지스터(구동용 TFT)가 발광 소자에 전기적으로 접속되어 있는 예를 설명하였다; A thin film transistor (driving TFT) for controlling the driving of the light emitting element has been described an example that is electrically connected to the light emitting element; 대안으로서, 구동용 TFT와 발광 소자 사이에 전류 제어용 TFT가 접속되어 있는 구조를 이용할 수도 있다는 점에 주목한다. As an alternative, be noted that also possible to use a structure in which the current control TFT is connected between the driving TFT and the light-emitting device.

그 다음, 반도체 장치의 일 실시예인 발광 표시 패널(발광 패널이라고도 함)의 외관 및 단면을, 도 16a 및 16b를 참조하여 설명한다. Next, it will be described with the appearance and cross section of one embodiment of a light-emitting display panel (also referred to as a light-emitting panel) of the semiconductor device, with reference to Figures 16a and 16b. 도 16a는, 제1 기판 위에 형성된 박막 트랜지스터 및 발광 소자가, 밀봉재에 의해 제1 기판과 제2 기판 사이에서 밀봉되어 있는 패널의 평면도이다. Figure 16a is a first thin film transistor and a light emitting element formed over a first substrate, a top view of a panel with a sealing material is sealed between the first substrate and the second substrate. 도 16b는 도 16a의 라인 HI를 따라 취해진 단면도이다. Figure 16b is a cross-sectional view taken along line HI of Figure 16a.

제1 기판(4501) 위에 제공된 화소부(4502), 신호선 구동 회로(4503a 및 4503b), 및 주사선 구동 회로(4504a 및 4504b)를 둘러싸도록 밀봉재(4505)가 제공되고 있다. A second sealing material (4505) is provided so as to surround the first substrate (4501) a pixel portion (4502), the signal line drive circuit (4503a and 4503b), and the scanning line drive circuit (4504a and 4504b) provided above. 또한, 화소부(4502), 신호선 구동 회로(4503a 및 4503b), 및 주사선 구동 회로(4504a 및 4504b) 위에 제2 기판(4506)이 제공되고 있다. In addition, there is provided a pixel portion (4502), the signal line drive circuit (4503a and 4503b), and the scanning line driver circuit 4506 over the second substrate (4504a and 4504b). 결과적으로, 화소부(4502), 신호선 구동 회로(4503a 및 4503b), 및 주사선 구동 회로(4504a 및 4504b)는, 제1 기판(4501), 밀봉재(4505), 및 제2 기판(4506)에 의해 충전재(4507)와 함께 밀봉되고 있다. By the As a result, the display unit (4502), the signal line drive circuit (4503a and 4503b), and the scanning line drive circuit (4504a and 4504b), the first substrate 4501, the sealing material (4505), and a second substrate (4506) it is sealed with a filler (4507). 이런 식으로, 패널이 외부 대기에 노출되지 않도록 기밀성이 높고 탈가스가 적은 보호 필름(라미네이트 필름, 자외선 경화 수지 필름 등)이나 커버재로 패널을 패키징(봉입)하는 것이 바람직하다. In this way, it is preferred that the panel is a high confidentiality from exposure to the outside atmosphere is degassed (sealed) packaging the small protective film (laminate film, ultraviolet ray curing resin film, etc.) or a panel with covering material.

제1 기판(4501) 위에 형성되는 화소부(4502), 신호선 구동 회로(4503a 및 4503b), 및 주사선 구동 회로(4504a 및 4504b) 각각은 복수의 박막 트랜지스터를 포함한다. The first substrate 4501 pixel portion (4502) formed on the signal line drive circuit (4503a and 4503b), and the scanning line drive circuit (4504a and 4504b), each of which includes a plurality of thin film transistors. 화소부(4502)에 포함된 박막 트랜지스터(4510)와 주사선 구동 회로(4503a)에 포함된 박막 트랜지스터(4509)가 도 16b에 예로서 나타나 있다. A thin film transistor (4509) included in the thin film transistor 4510 and a scanning line drive circuit (4503a) including a pixel portion (4502) is shown by way of example in Figure 16b.

실시예 1에서 설명된 산화물 반도체층을 포함한 신뢰성이 높은 박막 트랜지스터를, 박막 트랜지스터(4509 및 4510)로서 사용할 수 있다. Embodiment has an oxide thin film transistor with high reliability, including a semiconductor layer described in Example 1, it can be used as the thin film transistors (4509 and 4510). 본 실시예에서, 박막 트랜지스터(4509 및 4510)는 n채널형 박막 트랜지스터이다. In this embodiment, the thin film transistors (4509 and 4510) is an n channel-type thin film transistor.

구동 회로용의 박막 트랜지스터(4509)의 산화물 반도체층의 채널 형성 영역과 중첩하도록 절연층(4544)의 일부 위에 도전층(4540)이 제공되고 있다. The drive circuit has a conductive layer 4540 over a portion of the thin film transistors (4509), the oxide semiconductor layer channel forming region and overlapping insulating layer so as to (4544) of this is provided for. 산화물 반도체층의 채널 형성 영역과 중첩하는 위치에 도전층(4540)이 제공됨으로써, BT 시험 전후의 박막 트랜지스터(4509)의 임계 전압의 변화량을 저감할 수 있다. Oxide being provided in a position overlapping with the channel formation region of the semiconductor layer a conductive layer 4540 is, it is possible to reduce the amount of change in threshold voltage before and after the BT test of a thin film transistor (4509). 도전층(4540)의 전위는 박막 트랜지스터(4509)의 게이트 전극층의 전위와 동일하거나 상이한 전위일 수 있다. The potential of the conductive layer 4540 may be the same or a different potential and the potential of the gate electrode layer of the thin film transistor (4509). 도전층(4540)은 제2 게이트 전극층으로서 기능할 수 있다. A conductive layer 4540 can function as a second gate electrode layer. 대안으로서, 도전층(4540)의 전위는 GND 또는 0V이거나, 또는 플로팅 상태일 수도 있다. Alternatively, the potential of the conductive layer 4540 may be GND or or 0V, or a floating state.

박막 트랜지스터(4509)에서, 보호 절연층으로서, 절연층(4541)이 채널 형성 영역을 포함한 반도체층에 접해 형성되고 있다. In the thin film transistor (4509), as a protective insulating layer, it is formed in contact with the semiconductor layer including a channel formation region insulating layer (4541). 절연층(4541)은 실시예 1에서 설명된 절연층(107)과 유사한 재료 및 방법을 이용하여 형성될 수 있다. An insulating layer (4541) may be formed using a similar material and method as the insulating layer 107 described in the first embodiment. 게다가, 박막 트랜지스터의 표면 요철을 저감하기 위하여 평탄화 절연층으로서 기능하는 절연층(4544)이 박막 트랜지스터를 덮고 있다. Further, a dielectric layer (4544) which functions as a planarizing insulating layer in order to reduce surface unevenness of the thin film transistor is covered with a thin film transistor. 여기서는, 절연층(4541)으로서, 실시예 1에서 설명된 절연층(107)과 유사한 방식으로 스퍼터링법에 의해 산화 규소층을 형성한다. In this case, to form a silicon oxide layer by a sputtering method in a similar manner as the insulating layer 107 described in Embodiment 1 as an insulating layer (4541).

또한, 절연층(4541) 위에 보호 절연층(4543)이 형성된다. Further, a protective insulating layer (4543) is formed on an insulating layer (4541). 보호 절연층(4543)은 실시예 1에서 설명된 보호 절연층(407)과 유사한 재료 및 방법을 이용하여 형성될 수 있다. Protective insulation layer (4543) may be formed using a similar material and a method and a protective insulating layer 407 described in the first embodiment. 여기서는, 보호 절연층(4543)으로서, PCVD법에 의해 질화 규소막이 형성된다. Here, as the protective insulating layer (4543), the silicon nitride film is formed by a PCVD method.

또한, 평탄화 절연층으로서 절연층(4544)이 형성된다. In addition, the insulating layer (4544) is formed as the planarization insulating layer. 절연층(4544)은 실시예 3에서 설명된 절연층(4021)과 유사한 재료 및 방법을 이용하여 형성될 수 있다. An insulating layer (4544) may be formed using a similar material and method, and an insulating layer 4021 is described in Example 3. 여기서는, 절연층(4544)은 아크릴 수지를 이용하여 형성된다. Here, the insulating layer (4544) is formed using an acrylic resin.

참조 번호(4511)는 발광 소자를 가리킨다. Reference numeral (4511) denotes a light emitting element. 발광 소자(4511)에 포함된 화소 전극인 제1 전극층(4517)은, 박막 트랜지스터(4510)의 소스 전극층 또는 드레인 전극층에 전기적으로 접속되고 있다. A pixel electrode, a first electrode layer (4517), which is included in the light emitting device (4511) is, and is electrically connected to the source electrode or the drain electrode of the TFT 4510. 발광 소자(4511)의 구조는, 제1 전극층(4517), 전계발광층(4512), 및 제2 전극층(4513)의 적층 구조만으로 한정되지 않는다는 점에 주목한다. The structure of the light emitting element (4511) has noted that a first electrode (4517), electroluminescent layer (4512), and is not limited to the stacked structure of the second electrode layer (4513). 발광 소자(4511)로부터 광이 추출되는 방향 등에 따라, 발광 소자(4511)의 구조는 적절하게 변경될 수 있다. Depending on the direction in which light is extracted from the light emitting device (4511), the structure of the light emitting device (4511) may be suitably changed.

격벽(4520)은, 유기 수지층, 무기 절연층 또는 유기 폴리실록산을 이용해 형성된다. Partition wall 4520 is formed using an organic resin layer, an inorganic insulating layer or an organic polysiloxane. 감광성 재료를 이용해 격벽(4520)을 형성하고 제1 전극층(4517) 위에 개구부를 형성하여, 그 개구부의 측벽이 연속한 곡률을 갖는 경사면으로서 형성되도록 하는 것이 특히 바람직하다. By using the photosensitive material to form a partition wall (4520) to form an opening over the first electrode layer (4517), it is particularly preferable to be formed as an inclined side wall of the aperture with a continuous curvature.

전계 발광층(4512)은 단일 층 또는 적층된 복수의 층으로서 형성될 수 있다. An electroluminescent layer (4512) may be formed as a plurality of layers of a single layer or a laminate layer.

발광 소자(4511) 내에 산소, 수소, 수분, 이산화탄소 등이 침입하지 않도록 하기 위해, 제2 전극층(4513) 및 격벽(4520) 위에 보호층을 형성할 수도 있다. In order to prevent the oxygen, hydrogen, moisture, carbon dioxide or the like from invading into the light-emitting device (4511), it is also possible to form a protective layer over the second electrode layer (4513) and the partition (4520). 보호층으로서는, 질화 규소층, 질화 산화 규소층, DLC층 등을 형성할 수 있다. As the protective layer, it is possible to form a silicon nitride layer, a silicon nitride oxide layer, a DLC layer, and the like.

또한, 신호선 구동 회로(4503a 및 4503b), 주사선 구동 회로(4504a 및 4504b), 또는 화소부(4502)에는 FPC(4518a 및 4518b)로부터 각종 신호 및 전위가 공급되고 있다. Further, there has been a variety of signals and potentials supplied from the FPC (4518a and 4518b), the signal line drive circuit (4503a and 4503b), the scanning line drive circuit (4504a and 4504b), or the pixel portion (4502).

접속 단자 전극(4515)은, 발광 소자(4511)에 포함된 제1 전극층(4517)과 동일한 도전층을 이용하여 형성되고, 단자 전극(4516)은, 박막 트랜지스터(4509 및 4510)에 포함된 소스 전극층 및 드레인 전극층과 동일한 도전층을 이용하여 형성된다. Connecting the terminal electrode (4515) is formed using the same conductive layer as the first electrode layer (4517) comprises a light emitting device (4511), a terminal electrode (4516) is the source included in the thin film transistors (4509 and 4510) It is formed using the same conductive layer and the electrode layer and a drain electrode layer.

접속 단자 전극(4515)은 이방성 도전층(4519)을 통해 FPC(4018a)에 포함된 단자에 전기적으로 접속되고 있다. Connecting the terminal electrode (4515) is electrically connected to a terminal included in the FPC (4018a) through an anisotropic conductive layer (4519).

발광 소자(4511)로부터 광이 추출되는 방향에 위치하는 기판은 투광성을 가질 필요가 있다. The substrate which is located in the direction in which light is extracted from the light emitting devices (4511) need to have a light transmitting property. 그 경우, 유리판, 플라스틱판, 폴리에스테르 필름 또는 아크릴 수지 필름 등의 투광성 재료가 제2 기판으로서 사용된다. In this case, the light-transmitting material such as a glass plate, a plastic plate, a polyester film, or an acrylic resin film is used as the second substrate.

충전재(4507)로서, 질소나 아르곤 등의 불활성 가스 외에도 자외선 경화 수지 또는 열경화 수지를 이용할 수 있다. The filler material (4507), in addition to an inert gas such as nitrogen or argon can be used an ultraviolet-curing resin or a thermosetting resin. 예를 들어, PVC(폴리비닐 클로라이드), 아크릴 수지, 폴리이미드, 에폭시 수지, 실리콘 수지, PVB(폴리비닐 부티랄) 또는 EVA(에틸렌 비닐 아세테이트)를 이용할 수 있다. For example, PVC (polyvinyl chloride), acrylic resin, polyimide, epoxy resin, silicone resin, PVB (polyvinyl butyral) or EVA (ethylene vinyl acetate) can be used. 예를 들어, 충전재로서 질소가 이용된다. For example, nitrogen is used as the filler.

만일 필요하다면, 편광판, 또는 원 편광판(타원 편광판을 포함), 위상차판(1/4 파장판 또는 1/2 파장판), 또는 컬러 필터 등의 광학 필름이 발광 소자의 발광면 위에 적절하게 제공될 수도 있다. If necessary, a polarizing plate, or a circularly polarizing plate (including an elliptically polarizing plate), a retardation plate (a quarter-wave plate or half-wave plate), or a color filter, an optical film is provided as appropriate on a light-emitting surface of the light emitting element of may. 또한, 편광판 또는 원 편광판에 반사 방지막을 제공할 수도 있다. It is also possible to provide the anti-reflection film on a polarizing plate or a circularly polarizing plate. 예를 들어, 표면 상의 요철에 의해 반사광이 확산되어 눈부심을 저감할 수 있는 안티-글래어 처리(anti-glare treatment)를 수행할 수 있다. For example, the anti-reflection light, which can reduce the glare by diffusion is unevenness on the surface can be carried out-glare treatment (anti-glare treatment).

별도 준비된 기판 위에 단결정 반도체 또는 다결정 반도체를 이용하여 형성된 구동 회로가, 신호선 구동 회로(4503a 및 4503b) 및 주사선 구동 회로(4504a 및 4504b)로서 탑재될 수도 있다. A drive circuit formed using a single crystal semiconductor or a polycrystalline semiconductor substrate on the prepared separately, may be mounted as a signal line drive circuit (4503a and 4503b) and the scanning line drive circuit (4504a and 4504b). 대안으로서, 신호선 구동 회로 단독 또는 그 일부, 또는 주사선 구동 회로 단독 또는 그 일부만이 별도로 형성되어 탑재될 수 있다. As an alternative, the signal line driving circuit alone, or a portion thereof, or the scanning line driving circuit alone, or that only a portion can be mounted are formed separately. 본 실시예는 도 16a 및 16b에 나타낸 구조만으로 한정되지 않는다. The present embodiment is not limited to the structure shown in Figures 16a and 16b.

이상의 단계들을 통해, 반도체 장치로서 신뢰성이 높은 발광 표시 장치(표시 패널)를 제조할 수 있다. Through the above steps, it is possible to manufacture a high light-emitting display device (display panel) as a semiconductor device reliability.

발광 표시 장치의 화소부의 박막 트랜지스터가 실시예 1에서 설명된 박막 트랜지스터의 제조 방법에 의해 제조됨으로써, 화소들의 박막 트랜지스터의 임계 전압의 변동에 기인하는 표시 불균형을 억제할 수 있다. By being a thin film transistor of a pixel portion of a light-emitting display device manufactured by the manufacturing method of the thin film transistor described in Embodiment 1, it is possible to suppress the display imbalance caused by variations in the threshold voltage of the thin film transistors of pixels.

또한, 발광 표시 장치의 구동 회로의 박막 트랜지스터가 실시예 1에 설명된 박막 트랜지스터의 제조 방법에 의해 제조됨으로써, 구동 회로부의 박막 트랜지스터의 고속 동작을 실현하고 전력 절감을 달성할 수 있다. In addition, by being a thin film transistor of the drive circuit of a light-emitting display device manufactured by the manufacturing method of the thin film transistor described in Embodiment 1, it is possible to realize a high speed operation of the thin film transistor of the drive circuit and to achieve power savings.

본 실시예는 다른 실시예에서 설명한 구조와 적절하게 조합하여 구현될 수 있다. This embodiment can be implemented in combination as appropriate with structures described in other embodiments.

(실시예 6) (Example 6)

본 실시예에서는, 반도체 장치의 일 실시예로서, 실시예 1에서 설명된 박막 트랜지스터와 액정 소자를 포함하는 액정 표시 장치의 예를 도 17, 도 18, 도 19 ,및 도 20을 참조하여 설명한다. In the present embodiment, will be described with reference to an exemplary embodiment of the semiconductor device, a thin film transistor and an example of a liquid crystal display including the liquid crystal element 17, 18, 19, and 20 described in Example 1 . 실시예 1에서 설명된 박막 트랜지스터는, 도 17, 18, 19, 및 20에 나타낸 액정 표시 장치에 이용되는 TFT(628 및 629)로서 이용될 수 있다. Embodiment the thin film transistor described in Example 1, it can be used 17, 18, 19, and a TFT (628 and 629) used in a liquid crystal display device shown in Fig. 20. TFT(628 및 629)는 실시예 1에서 설명된 것과 유사한 공정을 통해 제조될 수 있는 전기 특성이 우수하고 신뢰성이 높은 트랜지스터이다. TFT (628 and 629) is that a high reliability and excellent electrical characteristics, which may be prepared through a process similar to the transistors described in the first embodiment. TFT(628 및 629) 각각은 산화물 반도체층에 형성되는 채널 형성 영역을 포함한다. Each TFT (628 and 629) includes a channel forming region formed in the oxide semiconductor layer. 도 17, 18, 19, 및 도 20을 참조하여, 박막 트랜지스터의 일례로서 도 3c에 나타낸 박막 트랜지스터를 이용하는 경우를 설명한다; Referring to Figure 17, 18, 19, and 20, will be described a case as one example of the thin film transistor using a thin film transistor shown in Figure 3c; 그러나, 본 실시예는 이것으로만 한정되는 것은 아니다. However, the embodiment is not limited only to this.

VA(vertical alignment)형의 액정 표시 장치를 이하에서 설명한다. It describes a liquid crystal display device of the type VA (vertical alignment) below. VA형의 액정 표시 장치란, 액정 표시 패널의 액정 분자의 배열이 제어되는 방식의 일종이다. The liquid crystal display device of the VA type is a type of system which is arranged to control the liquid crystal molecules in the liquid crystal display panel. VA형의 액정 표시 장치에서, 전압이 인가되어 있지 않을 때 패널면에 대해 액정 분자가 수직 방향으로 배향된다. The liquid crystal molecules are oriented perpendicularly to the panel plane when the liquid crystal display of VA type, do not have the applied voltage. 본 실시예에서는, 특히, 화소를 몇개의 영역(부화소)으로 나누고, 분자들은 그들 각각의 영역에서 상이한 방향들로 배향된다. In this embodiment, in particular, divides the pixel into several regions (subpixels), the molecules are oriented in different directions in the area of ​​each of them. 이것을 멀티-도메인 또는 멀티-도메인 설계라고 한다. Called domain design - this multi-domain or multi. 멀티-도메인 설계의 액정 표시 장치가 이하에서 설명된다. Multi-domain liquid crystal display of the design are described below.

도 18 및 도 19는 각각 화소 전극 및 대향 전극을 나타낸다. 18 and 19 denotes a pixel electrode and a counter electrode, respectively. 도 18은 화소 전극이 형성되는 기판측을 도시하는 평면도이다. 18 is a plan view showing the substrate side where the pixel electrode is formed. 도 17은 도 18의 라인 EF를 따라 취해진 단면 구조를 나타낸다. Figure 17 shows a cross-sectional structure taken along line EF of Figure 18. 도 19는 대향 전극이 형성되는 기판측을 도시하는 평면도이다. 19 is a plan view showing the substrate side that is the opposite electrode is formed. 이들 도면들을 참조하여 이하에서 설명이 이루어진다. With reference to these drawings is made as described below.

도 17에서, TFT(628), TFT(628)에 접속된 화소 전극(624), 및 보관유지(storage) 커패시터부(630)가 형성된 기판(600)과 대향 전극(640) 등이 형성된 대향 기판(601)이 서로 중첩하고, 기판(600)과 대향 기판(601) 사이에는 액정이 주입된다. 17, the counter substrate such as TFT (628), TFT (628), a pixel electrode 624, and the holding (storage) capacitor 630 of the substrate 600 is formed and the counter electrode (640) connected to the formed between 601 and are superposed to each other the substrate 600 and the counter substrate 601, the liquid crystal is injected.

비록 도시되지는 않았지만, 기판(600)과 대향 기판(601) 사이에는 돌기(644)보다 높은 기둥 모양의 스페이서가 형성되어, 화소 전극(624)과 대향 전극(640) 사이의 거리(셀 갭)을 일정하게 만든다. Although not shown, the substrate 600 and the counter substrate 601 between, the spacers of high columnar shape than the projection 644 is formed on the pixel electrode distance (cell gap) between 624 and the counter electrode 640 create a constant. 화소 전극(624) 위에는 배향막(648)이 형성된다. The alignment film 648 is formed on the pixel electrode 624. 마찬가지로, 대향 전극(640)에는 배향막(646)이 제공된다. Similarly, the counter electrode 640 is provided with an alignment film 646. 배향막들(646 및 648) 사이에는 액정층(650)이 형성된다. Between the alignment layers (646 and 648) it is formed with a liquid crystal layer (650).

여기서는 기둥 모양의 스페이서가 이용되고 있지만, 그 대신 비드 스페이서(bead spacer)를 살포할 수도 있다. In this case, but is used for the columnar spacer, it is also possible to spray the place of the bead spacers (spacer bead). 또한, 기판(600) 위에 제공된 화소 전극(624) 위에 스페이서를 형성할 수도 있다. It is also possible to form the spacers on the pixel electrode 624 provided on the substrate 600.

기판(600) 위에는, TFT(628), TFT(628)에 접속된 화소 전극(624), 및 보관유지 커패시터부(630)가 형성된다. The pixel electrode 624, and the holding capacitor 630 connected to the above the substrate (600), TFT (628), TFT (628) is formed. 화소 전극(624)은, TFT(628), 배선(616), 및 보관유지 커패시터부(630)를 덮는 절연층(620)을 관통하고, 또한 절연층(620)을 덮는 절연층(622)을 관통하는 컨택 홀(623)을 통해 배선(618)에 접속된다. A pixel electrode 624, TFT (628), the wiring 616, and the holding insulating layer insulation covering the capacitor section 630 extends through the layer 620, and covers the insulation layer 620 (622) It is connected to the wiring 618 through the contact hole 623 passing through. 실시예 1에 설명된 박막 트랜지스터는 TFT(628)로서 적절히 이용될 수 있다. Embodiment the thin film transistor described in Example 1 may be suitably used as a TFT (628). 또한, 보관유지 커패시터부(630)는 TFT(628)의 게이트 배선(602)과 동시에 형성된 제1 커패시터 배선(604); Also, the holding capacitor 630 includes a first capacitor wiring 604 is formed simultaneously with the gate wiring 602 of the TFT (628); 게이트 절연층(606); A gate insulating layer 606; 및 배선(616 및 618)과 동시에 형성된 제2 커패시터 배선(617)을 포함한다. And a wiring comprising a second capacitor wiring 617 are formed at the same time (616 and 618).

화소 전극(624), 액정층(650), 및 대향 전극(640)이 서로 중첩함으로써, 액정 소자가 형성된다. By the pixel electrode 624, liquid crystal layer 650, and the counter electrode 640 are overlapped with each other, a liquid crystal element is formed.

도 18은 기판(600)의 평면 구조를 나타낸다. 18 shows a planar structure of the substrate 600. 화소 전극(624)은, 산화 텅스텐을 포함한 인듐 산화물, 산화 텅스텐을 포함한 인듐 아연 산화물, 산화 티타늄을 포함한 인듐 산화물, 산화 티타늄을 포함한 인듐 주석 산화물, 인듐 주석 산화물(이하, ITO라 언급됨), 인듐 아연 산화물, 산화 규소를 첨가한 인듐 주석 산화물 등의 투광성 도전 재료를 이용하여 형성된다. A pixel electrode (hereinafter, referred to as ITO) (624) is, indium oxide including tungsten oxide, indium zinc oxide including tungsten oxide, indium oxide including titanium oxide, indium tin oxide including titanium oxide, indium tin oxide, indium It is formed using a light transmitting conductive material such as zinc oxide, indium tin oxide added with silicon oxide.

화소 전극(624)은 도전성 고분자(도전성 폴리머라고도 함)를 포함한 도전성 조성물을 이용해 형성될 수 있다. The pixel electrode 624 may be formed using a conductive composition including a (also known as a conductive polymer), a conductive polymer. 도전성 조성물을 이용해 형성된 화소 전극은, 시트 저항이 10000Ω/square 이하, 파장 550 nm에서의 투광율이 70% 이상인 것이 바람직하다. A pixel electrode formed using the conductive composition preferably has a sheet resistance of not less than 70% of the tugwangyul 10000Ω / square or less, and the wavelength 550 nm. 또한, 도전성 조성물에 포함된 도전성 고분자의 저항율이 0.1Ω?cm이하인 것이 바람직하다. In addition, the resistivity of the conductive polymer included in the conductive composition is preferably 0.1Ω? Cm or less.

도전성 고분자로서, 이른바 π-전자 공액(π-electron conjugated) 도전성 고분자를 이용할 수 있다. As the conductive polymer, it is possible to use so-called π- electron conjugated (π-electron conjugated) conductive polymer. 예를 들어, 폴리아닐린 및 그 유도체, 폴리피롤 및 그 유도체, 폴리치오펜 및 그 유도체, 또는 이들의 2종 이상의 공중합체 등을 들 수 있다. For example, there may be mentioned such as polyaniline and its derivatives, polypyrrole and its derivatives, poly Chi thiophene and derivatives thereof, or combinations of two or more copolymers.

화소 전극(624)에는 슬릿(625)이 제공된다. The pixel electrode 624 is provided with a slit (625). 슬릿(625)은 액정의 배향을 제어하기 위해 제공된다. A slit 625 is provided to control the orientation of liquid crystal.

도 18에 나타내는 TFT(629), TFT(629)에 접속된 화소 전극(626), 및 보관유지 커패시터부(631)는, 각각, TFT(628), 화소 전극(624), 및 보관유지 커패시터부(630)와 유사한 방식으로 형성될 수 있다. A pixel electrode 626 connected to the TFT (629), TFT (629) shown in Figure 18, and the holding capacitor 631, respectively, TFT (628), the pixel electrode 624, and the holding capacitor portion It may be formed in a similar manner as 630. TFT(628)와 TFT(629) 양쪽 모두는 배선(616)에 접속되고 있다. Both TFT (628) and the TFT (629) is connected to the wiring 616. 이 액정 표시 패널의 한 화소는 화소 전극(624 및 626)을 포함한다. A pixel of this liquid crystal display panel includes a pixel electrode (624 and 626). 화소 전극(624 및 626)은 부화소를 구성한다. Pixel electrodes (624 and 626) constitute a unit pixel.

도 19는 대향 기판측의 평면 구조를 나타낸다. 19 shows a planar structure of the counter substrate side. 대향 전극(640)은 화소 전극(624)과 유사한 재료를 이용해 형성하는 것이 바람직하다. A counter electrode 640 is preferably formed using a material similar to the pixel electrode 624. 대향 전극(640) 위에는 액정의 배향을 제어하는 돌기(644)가 형성된다. The protrusions 644 are formed to control alignment of the liquid crystal formed on the counter electrode 640.

도 20은 이 화소 구조의 등가 회로를 나타낸다. 20 shows an equivalent circuit of this pixel structure. TFT(628)와 TFT(629) 양쪽 모두는 게이트 배선(602)과 배선(616)에 접속되고 있다. Both TFT (628) and the TFT (629) is connected to the gate wiring 602 and the wiring 616. 이 경우, 커패시터 배선(604)과 커패시터 배선(605)의 전위가 서로 상이할 때, 액정 소자(651 및 652)의 동작이 달라질 수 있다. In this case, the operation when the potential of the capacitor wiring 604 and the capacitor wiring 605 be different from each other, a liquid crystal element (651 and 652) may vary. 즉, 커패시터 배선(604 및 605)의 전위를 개별적으로 제어함으로써 액정의 배향을 정밀하게 제어되고 시야각이 증가된다. In other words, the precise control of the alignment of the liquid crystal in the viewing angle is increased by controlling the potential of the capacitor wiring (604 and 605) separately.

슬릿(625)이 제공된 화소 전극(624)에 전압을 인가하면, 슬릿(625)의 부근에는 왜곡된 전계(비스듬한 전계)가 발생한다. When voltage is applied to the pixel electrode slit 624, 625 is provided, near the slit 625, the generates a distorted electric field (an oblique electric field). 슬릿(625)과 대향 기판(601)측의 돌기(644)를 교대로 배열하여 비스듬한 전계를 효과적으로 발생시켜 액정의 배향을 제어함으로써, 액정의 배향 방향이 장소에 따라 달라진다. By controlling the orientation of liquid crystal by arranging the projections 644 of the slit 625 and the counter substrate 601 side alternately to effectively generate an oblique electric field, the orientation direction of the liquid crystal varies depending on a location. 즉, 멀티-도메인에 의해 액정 표시 패널의 시야각이 증가된다. That is, the multi-increases the viewing angle of the liquid crystal display panel by the domain.

그 다음, 상기 장치와는 상이한 VA형의 액정 표시 장치를 도 21 내지 도 24를 참조하여 설명한다. Then, the apparatus and will be described with Fig. A liquid crystal display device of the VA type different from the reference 21 to 24.

도 21 및 도 22는 VA형 액정 표시 패널의 화소 구조를 나타내고 있다. 21 and 22 shows a pixel structure of the VA-type liquid crystal display panel. 도 22는 기판(600)의 평면도이다. 22 is a plan view of the substrate 600. 도 21은 도 22의 절단선 YZ를 따라 취해진 단면 구조를 나타낸다. 21 shows a cross-sectional view taken along section line YZ in FIG. 양쪽 도면을 참조하여 이하에서 설명이 이루어진다. Refer to both the drawings is made as described below.

이 화소 구조에서, 하나의 화소에 복수의 화소 전극이 제공되고, 각각의 화소 전극에 TFT가 접속되고 있다. In this pixel structure, provided with a plurality of pixel electrodes in one pixel is, the TFT is connected to each pixel electrode. 복수의 TFT가 상이한 게이트 신호에 의해 구동된다. A plurality of TFT is driven by a different gate signal. 즉, 멀티-도메인 화소에서 개개의 화소 전극에 인가되는 신호는 서로 독립적으로 제어된다. That is, the multi-signal applied to each pixel electrode in the pixel domain is controlled independently of each other.

화소 전극(624)은 컨택 홀(623)에서 배선(618)을 통해 TFT(628)에 접속된다. The pixel electrode 624 is connected to the TFT (628) through a wiring 618 in a contact hole 623. 화소 전극(626)은 컨택 홀(627)에서 배선(619)을 통해 TFT(629)에 접속된다. The pixel electrode 626 is connected to the TFT (629) through a wiring 619 in a contact hole 627. TFT(628)의 게이트 배선(602)은 TFT(629)의 게이트 배선(603)으로부터 분리되어 있어서 상이한 게이트 신호가 공급될 수 있다. In the gate wiring 602 of the TFT (628) is separated from the gate wiring 603 of the TFT (629) has a different gate signals can be supplied. 반면, 데이터선으로서 역할하는 배선(616)은 TFT(628 및 629)에 의해 공유된다. On the other hand, the wiring 616 serving as a data line is shared by a TFT (628 and 629). 실시예 1에 설명된 박막 트랜지스터는 TFT(628 및 629) 각각으로서 적절히 이용될 수 있다. Examples of the thin film transistor described in 1 can be suitably used as each TFT (628 and 629). 또한, 커패시터 배선(690)이 제공된다. Further, there is provided a capacitor wiring (690).

화소 전극(624)의 형상은 화소 전극(626)의 형상과 상이하며, 화소 전극(626)은 V자형으로 펼쳐진 화소 전극(624)의 외측을 둘러싸도록 형성된다. The shape of the pixel electrode 624, and different from the shape of the pixel electrode 626, the pixel electrode 626 is formed so as to surround the outer side of the pixel electrode 624, expanded in a V-shape. TFT(628)에 의해 화소 전극(624)에 인가되는 전압을 TFT(629)에 의해 화소 전극(626)에 인가하는 전압과 상이하게 함으로써, 액정의 배향이 제어된다. By the voltage applied to the pixel electrode 624 by the TFT (628) by the TFT (629) different from the voltage applied to the pixel electrode 626, the alignment of the liquid crystal is controlled. 도 24는 이 화소 구조의 등가 회로를 나타낸다. 24 shows an equivalent circuit of this pixel structure. TFT(628)는 게이트 배선(602)에 접속되고, TFT(629)는 게이트 배선(603)에 접속된다. TFT (628) is connected to the gate wiring (602), TFT (629) is connected to the gate wiring 603. The TFT(628)와 TFT(629) 양쪽 모두는 배선(616)에 접속되고 있다. Both TFT (628) and the TFT (629) is connected to the wiring 616. 게이트 배선(602)에 공급되는 신호와 게이트 배선(603)에 공급되는 신호는 분리 제어됨으로써, 액정 소자(651)에 공급되는 전압과 액정 소자(652)에 공급되는 전압은 서로 상이할 수 있다. A gate signal supplied to the signal and the gate wiring 603 is supplied to the wiring 602. The voltage supplied to the voltage and the liquid crystal element 652 is supplied to thereby separate the control, the liquid crystal device 651 may be different from each other. 즉, TFT(628 및 629)의 동작은 액정 소자(651 및 652)의 액정의 배향을 정확히 제어하기 위해 분리 제어됨으로써, 시야각이 더 넓어진다. That is, the operation of the TFT (628 and 629) is, the wider the viewing angle control by being separated in order to accurately control the alignment of the liquid crystal in the liquid crystal element (651 and 652). 즉, TFT(628 및 629)의 동작이 분리 제어됨으로써, 액정 소자(651) 및 액정 소자(652)에서 액정의 배향이 달라지고, 시야각이 넓어진다. That is, being a separate control operation of the TFT (628 and 629), the alignment of the liquid crystal is changed in the liquid crystal element 651 and the liquid crystal device 652, the viewing angle is widened.

대향 기판(601)에는 착색층(636) 및 대향 전극(640)이 제공된다. The counter substrate 601 is provided with a colored layer 636 and the counter electrode 640. 착색층(636)과 대향 전극(640) 사이에 평탄화층(637)이 형성되어 액정의 배향 혼란이 방지된다. Planarization layer 637 between the color layer 636 and the counter electrode 640 is formed is prevented from confusing the alignment of the liquid crystal. 도 23은 대향 기판측의 구조를 나타낸다. 23 shows the structure of the counter substrate side. 대향 전극(640)은 상이한 화소들에 의해 공유되는 전극이며, 슬릿(641)이 형성되어 있다. A counter electrode 640 is an electrode which is shared by different pixels, there is a slit 641 is formed. 화소 전극(624)측 및 화소 전극(626)측의 슬릿(641) 및 슬릿(625)을 교대로 배열하여, 비스듬한 전계를 효과적으로 발생시켜 액정의 배향을 제어할 수 있다. By arranging the pixel electrode 624 side and the pixel electrode 626, the slit 641 and the slit 625 of the side alternately, to effectively generate the oblique electric field can control the alignment of the liquid crystal. 따라서, 액정의 배향을 상이한 장소에서 다르게 할 수 있어, 시야각이 넓어진다. Accordingly, it is possible to vary the orientation of the liquid crystal at a different location, viewing angle is widened. 도 23에서, 기판(600) 위에 형성된 화소 전극(624 및 626)은 점선으로 표시되고, 대향 전극(640)과 화소 전극(624 및 626)은 서로 중첩한다는 점에 주목한다. 23, the pixel electrodes (624 and 626) formed on the substrate 600. It is noted that the shown by the broken line and the counter electrode 640 and the pixel electrodes (624 and 626) are overlapped with each other.

화소 전극(624) 및 화소 전극(626) 위에는 배향막(648)이 형성되고, 마찬가지로 대향 전극(640)에는 배향막(646)이 제공된다. Above the pixel electrode 624 and the pixel electrode 626. The alignment film 648 is formed, similarly to the counter electrode 640, the alignment film 646 is provided. 기판(600)과 대향 기판(601) 사이에는 액정층(650)이 형성된다. Between the substrate 600 and the counter substrate 601 is formed with a liquid crystal layer (650).

화소 전극(624), 액정층(650), 및 대향 전극(640)이 서로 중첩함으로써, 제1 액정 소자가 형성된다. By the pixel electrode 624, liquid crystal layer 650, and the counter electrode 640 are overlapped with each other, the first liquid crystal element is formed. 또한, 화소 전극(626), 액정층(650), 및 대향 전극(640)이 서로 중첩함으로써, 제2 액정 소자가 형성된다. Further, the pixel electrode 626, liquid crystal layer 650, and the counter electrode 640 are overlapped with each other, the second liquid crystal element is formed. 도 21, 도 22, 도 23, 및 도 24에 나타낸 표시 패널의 화소 구조는, 하나의 화소에 제1 액정 소자와 제2 액정 소자가 제공되어 있는 멀티-도메인 구조이다. Figure 21, Figure 22, Figure 23, and the pixel structure of the display panel shown in Figure 24, the first liquid crystal element and the second multi with a liquid crystal element are provided in one pixel-domain structure is.

실시예 1에서 설명된 박막 트랜지스터를 포함하는 액정 표시 장치로서 VA형의 액정 표시 장치를 설명했지만, IPS형의 액정 표시 장치나, TN형의 액정 표시 장치 등을 이용할 수도 있다. Embodiment as a liquid crystal display device including the thin film transistor described in 1 has been described a liquid crystal display device of the VA type, it may also be used such as liquid crystal display devices and liquid crystal display device of TN type, IPS type.

액정 표시 장치의 화소부의 박막 트랜지스터가 실시예 1에 설명된 박막 트랜지스터의 제조 방법에 의해 제조됨으로써, 화소들의 박막 트랜지스터의 임계 전압의 변동에 기인하는 표시 불균형을 억제할 수 있다. By being a thin film transistor of the pixel portion of the liquid crystal display device manufactured by the manufacturing method of the thin film transistor described in Embodiment 1, it is possible to suppress the display imbalance caused by variations in the threshold voltage of the thin film transistors of pixels.

(실시예 7) (Example 7)

본 명세서에서 개시하는 반도체 장치는 전자 페이퍼에 적용될 수 있다. The semiconductor device disclosed herein may be applied to electronic paper. 전자 페이퍼는, 데이터를 표시할 수 있는 것이라면 어떠한 분야의 전자 장치에도 이용될 수 있다. Electronic paper, as long as they can display data may also be used for electronic devices in any field. 예를 들어, 전자 페이퍼는, 전자 서적 리더(전자 북), 포스터, 전철 등의 운송 수단 내의 광고, 신용 카드 등의 각종 카드의 표시에 적용될 수 있다. For example, electronic paper can be applied to an electronic book reader (e-book), posters, displays of various cards such as advertising, credit cards in transportation such as trains. 도 25는 전자 장치의 예를 나타낸다. Figure 25 shows an example of an electronic device.

도 25는 전자 서적 리더(2700)를 나타낸다. Figure 25 shows an electronic book reader (2700). 예를 들어, 전자 서적 리더(2700)는 2개의 하우징, 하우징(2701) 및 하우징(2703)을 포함한다. For example, the electronic book reader 2700 includes two housings, a housing 2701 and the housing 2703. 하우징(2701) 및 하우징(2703)은 경첩(2711)에 의해 결합되어, 전자 서적 리더(2700)는 경첩(2711)을 축으로 하여 개폐될 수 있다. The housing 2701 and the housing 2703 are joined by hinge 2711, the electronic book reader 2700 can be opened and closed with the hinge 2711 as an axis. 이와 같은 구조에 의해, 전자 서적 리더(2700)가 종이 서적처럼 동작할 수 있다. By such structure, the electronic book reader 2700 can operate like a paper book.

표시부(2705) 및 표시부(2707)는 각각 하우징(2701) 및 하우징(2703)에 병합된다. Display portion 2705 and a display portion 2707 are incorporated in each of the housing 2701 and the housing 2703. 표시부(2705) 및 표시부(2707)는 하나의 화상 또는 상이한 화상을 표시할 수 있다. Display portion 2705 and a display portion 2707 may display one image or different images. 표시부(2705) 및 표시부(2707)가 상이한 화상을 표시하는 경우, 예를 들어, 우측의 표시부(도 20에서는 표시부(2705))는 텍스트를 표시하고, 좌측의 표시부(도 20에서는 표시부(2707))는 그래픽을 표시할 수 있다. Display if the 2705 and the display 2707 to display a different image, e.g., (in Fig. 20, display unit 2705), the display on the right side is displayed the text, and the display section (Fig. 20 on the left display portion 2707 ) can display graphics.

도 25는 하우징(2701)에 조작부 등이 제공되어 있는 예를 나타내고 있다. 25 shows an example in which the operation section, etc. are provided in the housing 2701. 예를 들어, 하우징(2701)에는 전원 스위치(2721), 조작 키(2723), 스피커(2725) 등이 제공되고 있다. For example, the housing 2701, there is provided a power switch, etc. (2721, operation keys 2723, a speaker 2725). 페이지는 조작 키(2723)를 이용하여 넘길 수 있다. Page can pass by using the operation key (2723). 하우징의 표시부와 동일한 면에는, 키보드, 포인팅 장치 등도 역시 제공될 수 있다는 점에 주목한다. In the same plane as the display section of the housing, it is noted that also a keyboard, a pointing device may be also provided. 게다가, 하우징의 이면이나 측면에는, 외부 접속용 단자(이어폰 단자, USB 단자, AC 어댑터 및 USB 케이블 등의 각종 케이블에 접속가능한 단자 등), 기록 매체 삽입부 등이 제공될 수도 있다. In addition, the back surface of the housing or the side, may be provided with an external connection terminal or the like (an earphone terminal, USB terminals, AC adapter, USB cable, and various types of cables connectable to the terminal or the like and the like), a recording medium insertion portion for. 게다가, 전자 서적 리더(2700)는 전자 사전의 기능을 가질 수도 있다. Moreover, the electronic book reader 2700 may have a function of an electronic dictionary.

전자 서적 리더(2700)는 무선으로 데이터를 송수신할 수도 있다. E-book reader 2700 may transmit and receive data wirelessly. 무선 통신을 통해, 전자 서적 서버로부터 원하는 서적 데이터 등을 구입해, 다운로드할 수 있다. Through wireless communication, purchasing the book data, such as e-books from any server and can be downloaded.

(실시예 8) (Example 8)

본 명세서에서 개시하는 반도체 장치는 (게임기를 포함한) 다양한 전자 기기에 적용될 수 있다. The semiconductor device disclosed herein may be applied to a variety of electronic devices (including game machines). 전자 기기의 예는, 텔레비젼 세트(텔레비젼 또는 텔레비젼 수신기라고도 함), 컴퓨터용 등의 모니터, 디지털 카메라나 디지털 비디오 카메라 등의 카메라, 디지털 포토 프레임, 휴대 전화기(휴대 전화, 휴대 전화 장치라고도 함), 휴대형 게임기, 휴대 정보 단말기, 오디오 재생 장치, 파칭코기 등의 대형 게임기 등이다. Examples of the electronic apparatus (also called a mobile phone, cellular phone), television set (television or television receiver also called), such as a monitor, a digital camera or a digital video camera, such as for computer, camera, a digital photo frame, a cellular phone, a portable game machine, a large-sized game machine such as a portable information terminal, an audio reproducing apparatus, a pachinko machine.

도 26a는 텔레비젼 세트(9600)의 예를 나타내고 있다. Figure 26a shows an example of a television set (9600). 텔레비젼 세트(9600)에서, 표시부(9603)는 하우징(9601) 내에 병합된다. In the television set (9600), a display (9603) are incorporated in a housing (9601). 표시부(9603)는 화상을 표시할 수 있다. A display (9603) may display an image. 여기서, 하우징(9601)은 스탠드(9605)에 의해 지지된다. Here, the housing (9601) is supported by a stand (9605).

텔레비젼 세트(9600)는 하우징(9601)의 조작 스위치 또는 별개의 리모콘(9610)에 의해 작동될 수 있다. The television set (9600) may be operated by an operation switch or a separate remote control (9610) of the housing (9601). 리모콘(9610)의 조작 키(9609)에 의해 채널을 전환하거나 음량을 제어하여 표시부(9603)에 표시되는 영상을 제어할 수 있다. By switching the channel by an operation key (9609) on the remote control (9610) or control the volume it is possible to control the image displayed on the display unit (9603). 게다가, 리모콘(9610)에는 리모콘(9610)으로부터 출력되는 데이터를 표시하기 위한 표시부(9607)가 제공될 수 있다. Furthermore, in the remote control (9610) may be provided with a display unit (9607) for displaying data outputted from the remote control (9610).

텔레비젼 세트(9600)에는 수신기, 모뎀 등이 제공될 수 있다는 점에 주목한다. The television set (9600), it is noted that the receiver, modem, etc. can be provided. 수신기를 이용하여, 일반적인 텔레비젼 방송을 수신할 수 있다. Using the receiver can receive a general television broadcast. 또한, 표시 장치가 모뎀을 통해 유선 또는 무선에 의해 통신 네트워크에 접속될 때, 단방향(송신자로부터 수신자) 또는 쌍방향(송신자와 수신자간, 또한 수신자들간)의 정보 통신이 수행될 수 있다. Further, when the display device is connected to a communication network by wired or wireless via a modem, the communication information of the one-way (from a sender receiver) or two-way (between sender and receiver, the receiver also between), can be performed.

도 26b는 디지털 포토 프레임 예를 나타내고 있다. Figure 26b shows a digital photo frame, for example. 예를 들어, 디지털 포토 프레임(9700)에서, 표시부(9703)는 하우징(9701) 내에 병합된다. For example, in a digital photo frame (9700), a display 9703 are incorporated in the housing 9701. 표시부(9703)는 다양한 화상을 표시할 수 있다. Display portion 9703 can display various images. 예를 들어, 표시부(9703)는 디지털 카메라 등으로 촬영한 화상 데이터를 표시하며, 통상의 사진 프레임으로서 기능할 수가 있다. For example, the display portion 9703 and the display the picture data taken with the digital camera, it is possible to function as a normal photo frame.

디지털 포토 프레임(9700)에는, 조작부, 외부 접속용 단자(USB 단자, USB 케이블 등의 다양한 케이블에 접속가능한 단자 등), 기록 매체 삽입부 등이 제공된다는 점에 주목한다. Digital Photo Frame (9700), the operation portion, an external connection terminal (USB terminal, a variety of cables connectable to the terminal, such as a USB cable or the like), and noted that the service is such a recording medium insertion portion. 비록 이들 부품들은 표시부(9703)와 동일한 면에 제공될 수도 있지만, 설계 미관 때문에 측면이나 배면에 제공하는 것이 바람직하다. Although these parts are preferably provided on the side surface or the back surface because, the design aesthetics, but can also be provided in the same plane and the display 9703. 예를 들어, 디지털 카메라로 촬영한 화상 데이터를 저장하는 메모리를 디지털 포토 프레임(9700)의 기록 매체 삽입부 내에 삽입하여 데이터를 로딩함으로써, 화상 데이터를 표시부(9703)에 표시할 수 있다. For example, by insert a memory for storing image data taken with digital cameras in the recording medium insertion portion of the digital photo frame (9700) loads data, it is possible to display the image data on the display unit 9703.

디지털 포토 프레임(9700)은 무선으로 데이터를 송수신할 수도 있다. Digital Photo Frame (9700) may transmit and receive data wirelessly. 무선 통신을 통해, 원하는 화상 데이터를 로딩하여 표시시킬 수 있다. Through wireless communication it can be displayed by loading the desired image data.

도 27a는 휴대형 게임 기기이며, 휴대형 게임 기기가 개폐가능하도록 연결부(9893)에 의해 연결된 2개의 하우징, 즉, 하우징(9881)과 하우징(9891)으로 구성된다. Figure 27a is a portable game machine, the portable game machine is composed of two housings, i.e., the housing (9881) and the housing (9891) connected by a connecting portion (9893) so as to be opened and closed. 표시부(9882) 및 표시부(9883)는 각각 하우징(9881) 및 하우징(9891)에 병합된다. A display (9882) and the display (9883) are incorporated in each of the housing (9881) and the housing (9891). 또한, 도 27a에 도시된 휴대형 게임 기기에는, 스피커부(9884), 기록 매체 삽입부(9886), LED 램프(9890), 입력 수단(조작 키(9885), 접속 단자(9887), 센서(9888)(힘, 변위, 위치, 속도, 가속도, 각속도, 회전수, 거리, 광,액, 자기, 온도, 화학물질, 음성, 시간, 경도, 전기장, 전류, 전압, 전력, 방사선, 유량, 습도, 경도, 진동, 향기나 또는 적외선을 측정하는 기능을 포함함), 마이크로폰(9889) 등이 제공된다. 물론, 휴대형 게임 기기의 구조는 전술된 것만으로 한정되지 않으며, 적어도 본 명세서에 개시된 반도체 장치를 갖춘 다른 구조도 이용할 수 있다. 휴대형 게임 기기는 적절하다면 다른 부속 장비를 포함할 수도 있다. 도 27a에 도시된 휴대형 게임 기기는, 기록 매체에 저장된 프로그램 또는 데이터를 판독하여 표시부에 표시하는 기능, 및 무선 통신에 의해 다른 휴대 Further, the portable game machine shown in Figure 27a, a speaker portion (9884), a recording medium insertion portion (9886), LED lamp (9890), input means (an operation key (9885), access terminals (9887, the sensor 9888 ) (force, displacement, position, speed, acceleration, angular velocity, rotation number, distance, light, liquid, magnetism, temperature, chemical substance, sound, time, hardness, electric field, current, voltage, electric power, radiation, flow rate, humidity, like a microphone (9889) it is provided hereinafter), including the ability to measure the hardness, oscillation, smell, or infrared ray. of course, the structure of the portable game machine is not limited to the above only, at least as described herein with a semiconductor device other structures are also available. portable game device has a function of displaying on and, if appropriate, may also include other accessory equipment. the portable game machine shown in Figure 27a, the read out a program or data stored in the recording medium display part, and a radio the other carried by the communication 게임 기기와 데이터를 공유하는 기능을 갖는다. 도 27a에 나타낸 휴대형 게임 기기의 기능은 전술된 것만으로 한정되지 않으며, 다양한 기능을 가질 수 있다는 점에 주목한다. And a function of sharing a game machine and the data capabilities of the portable game machine shown in Fig. 27a is not limited to only the above-mentioned, attention is directed to the ability to have a variety of functions.

도 27b는 대형 게임 기기인 슬롯 머신(9900)을 나타내고 있다. Figure 27b shows a slot machine (9900), a large game machine. 슬롯 머신(9900)에서, 표시부(9903)는 하우징(9901) 내에 병합된다. In a slot machine (9900), a display (9903) are incorporated in a housing (9901). 또한, 슬롯 머신(9900)은, 스타트 레바나 스톱 스위치와 같은 조작 수단, 코인 투입구, 스피커 등을 포함한다. Further, the slot machine (9900) comprises, operating means such as a start lever or a stop switch, a coin slot, a speaker or the like. 물론, 슬롯 머신(9900)의 구조는 전술된 것만으로 한정되지 않으며, 적어도 본 명세서에 개시된 반도체 장치를 갖춘 다른 구조도 이용할 수 있다. Of course, the structure of the slot machine (9900) is not limited to only the above-mentioned, there are other structures it can be used with at least a semiconductor device disclosed herein. 슬롯 머신(9900)은 적절하다면 다른 부속 장비를 포함할 수도 있다. Slot Machine (9900) may be appropriate, including other equipment parts.

도 28a는 휴대형 컴퓨터의 예를 나타내는 사시도이다. Figure 28a is a perspective view showing an example of a portable computer.

도 28a의 휴대형 컴퓨터에서, 표시부(9303)를 갖는 상부 하우징(9301)과 키보드(9304)를 갖는 하부 하우징(9302)은, 상부 하우징(9301)과 하부 하우징(9302)을 접속하는 경첩 유닛을 닫음으로써 서로 중첩될 수 있다. In portable computers, the upper housing (9301) and a keyboard lower housing (9302) having a (9304) having a display portion (9303) of Figure 28a is close to the hinge unit for connecting the upper housing (9301) and the lower housing (9302) as it can be overlapped with each other. 따라서, 휴대형 컴퓨터를 편리하게 소지할 수 있다. Thus, it can conveniently carry the portable computer. 게다가, 데이터 입력을 위해 키보드를 이용하는 경우, 경첩 유닛이 개방되어 사용자가 표시부(9303)를 보면서 데이터를 입력할 수 있다. In addition, in the case of using a keyboard for data input, the hinge unit is opened can be user inputs data while the display portion (9303).

하부 하우징(9302)은, 키보드(9304) 외에도, 입력을 수행할 수 있는 포인팅 장치(9306)를 포함한다. A lower housing (9302) has, in addition to the keyboard (9304), and a pointing device (9306) capable of performing input. 표시부(9303)가 터치 패널일 때, 사용자는 표시부의 일부를 터치함으로써 데이터를 입력할 수 있다. When the display unit (9303) is a touch panel, a user can input data by touching a part of the display unit. 하부 하우징(9302)은 CPU 등의 연산 기능부 또는 하드 디스크를 포함한다. The lower housing (9302) includes an operation function unit or a hard disk such as a CPU. 또한, 하부 하우징(9302)은, 또 다른 장치, 예를 들어, USB의 통신 규격에 따른 통신 케이블이 삽입되는 외부 접속 포트(9305)를 포함한다. In addition, the lower housing (9302) is another device, for example, comprising an external connection port (9305) that a communication cable is inserted according to the USB communication standard.

상부 하우징(9301)은 상부 하우징(9301) 내부에 슬라이드시켜 수납할 수 있는 표시부(9307)를 더 포함한다. The upper housing (9301) further comprises a display unit (9307) that can be stored to slide inside the upper housing (9301). 이 표시부(9307)를 이용하여, 대형 표시 화면을 실현할 수 있다. Using the display unit (9307), it is possible to realize a large display screen. 또한, 사용자는 수납가능한 표시부(9307)의 화면의 각도를 조절할 수 있다. In addition, the user can adjust the viewing angle of the display section of the housing as possible (9307). 수납가능한 표시부(9307)가 터치 패널이라면, 사용자는 표시부(9307)의 일부를 터치함으로써 데이터를 입력할 수 있다. If available storage display (9307) is a touch panel, a user can input data by touching a part of the display unit (9307).

표시부(9303) 또는 수납가능한 표시부(9307)는, 액정 표시 패널, 유기 발광 소자 또는 무기 발광 소자 등을 이용한 발광 표시 패널 등의 영상 표시 장치를 이용하여 형성된다. A display (9303) or storage available display section (9307) is formed using an image display device such as a display panel using a liquid crystal display panel, an organic light-emitting element or an inorganic light emitting device or the like.

또한, 도 28a에 나타낸 휴대형 컴퓨터는 수신기 등을 갖추고, TV 방송을 수신해 표시부(9303) 또는 표시부(9307)에 영상을 표시할 수 있다. Further, it is possible to even a portable computer shown in Fig. 28a shows the image to have a receiver and so on, it receives a TV broadcasting display unit (9303) or a display (9307). 상부 하우징(9301)과 하부 하우징(9302)을 접속하는 경첩 유닛을 닫힌 상태로 유지한 채, 표시부(9307)를 슬라이드시켜 디스플레이부(9307)의 전체 화면을 노출시키고 그 각도를 조절하면, 사용자는 TV 방송을 볼 수 있다. When exposing the entire surface of the upper housing (9301) and the lower housing (9302) to slide the one, a display (9307) holding the hinged unit in a closed state for connecting the display unit (9307) and adjusting its angle, the user you can see the TV broadcast. 이 경우, 경첩 유닛은 개방되지 않고 표시부(9303)에서 표시는 수행되지 않는다. In this case, the hinge unit is not opened in the display unit (9303), display is not performed. 또한, TV 방송을 표시하기 위한 회로만의 기동이 수행된다. Further, start-up is performed only of the circuit for displaying a TV broadcast. 따라서, 전력 소비가 최소화될 수 있어, 배터리 용량이 제한되어 있는 휴대형 컴퓨터에 유용하다. Accordingly, the power consumption can be minimized, and it is useful for portable computers which have limited battery capacity.

도 28b는 손목 시계와 같이 사용자가 손목에 착용할 수 있는 휴대 전화의 예를 나타내는 사시도이다. Figure 28b is a perspective view showing an example of a mobile phone that the user can wear on the wrist like a wristwatch.

이 휴대 전화는, 적어도 전화 기능을 포함하는 통신 장치 및 배터리를 포함하는 본체; This mobile phone includes a main body including a communication device and a battery including at least a telephone function; 본체를 손목에 장착할 수 있게 하는 밴드부(9204); The band portion (9204) to be able to mount the main body to the wrist; 손목에 꼭 맞게 밴드부(9204)를 조절하는 조절부(9205); Control unit (9205), which means control the band (9204) to fit the wrist; 표시부(9201); A display (9201); 스피커(9207); A speaker (9207); 및 마이크로폰(9208)으로 형성된다. And it is formed of a microphone (9208).

또한, 본체는 조작 스위치(9203)를 포함한다. Further, the main body includes operation switches (9203). 조작 스위치(9203)는, 전원 스위치, 표시 전환 스위치, 촬상 개시 지시용 스위치 등으로서 역할하는 것 외에도, 예를 들어, 누르면 인터넷용의 프로그램을 기동시키는 스위치로서 역할할 수 있으며, 각각의 기능을 가질 수 있다. An operation switch (9203) is, in addition to serving as the power switch, the display change-over switch, an imaging start light switch for indicating, for example, a press can serve as the switch to activate the for Internet applications, to have the respective functions can.

사용자는, 손가락이나 입력 펜으로 표시부(9201)를 터치하거나, 조작 스위치(9203)를 작동하거나, 또는 마이크로폰(9208)에 음성을 입력함으로써 이 휴대 전화에 데이터를 입력할 수 있다. The user, a touch display (9201) by a finger or an input pen, or may input data to the mobile phone by the voice input operation on the operation switch (9203), or a microphone (9208). 도 28b에서, 표시부(9201)에는 표시 버턴(9202)이 표시된다. In Figure 28b, the display (9201) is displayed on the display button (9202). 사용자는 손가락 등으로 표시 버턴(9202)을 터치함으로써 데이터를 입력할 수 있다. The user data can be input by touching the display button (9202) with a finger or the like.

또한, 본체는 카메라 렌즈를 통해 형성되는 피사체의 상을 전자 화상 신호로 변환하는 기능을 갖는 촬상 수단을 포함하는 카메라부(9206)를 포함한다. Further, the main body includes a camera portion (9206) including image pickup means having a function of converting the image of a subject formed through the camera lens into electronic image signals. 카메라부는 반드시 제공될 필요는 없다는 점에 주목한다. Note that the camera unit is not necessarily provided.

도 28b에 나타낸 휴대 전화는 TV 방송 수신기 등을 갖추고, TV 방송을 수신해 영상을 표시부(9201)에 표시할 수 있다. Fig. Mobile phone shown in FIG. 28b may be equipped with a receiver, such as TV broadcast, to display by receiving a TV broadcast image on the display unit (9201). 또한, 휴대 전화는 메모리 등의 기억 장치를 갖추고, TV 방송을 메모리에 녹화할 수 있다. In addition, the mobile phone may be equipped with a storage device such as a memory, a recording of a TV broadcast in the memory. 도 28b에 나타낸 휴대 전화는 GPS 등의 위치 정보를 수집하는 기능을 가질 수도 있다. A mobile phone shown in Figure 28b may have a function of collecting location information such as GPS.

액정 표시 패널, 또는 유기 발광 소자 또는 무기 발광 소자를 이용한 발광 표시 패널 등의 영상 표시 장치가 표시부(9201)로서 이용된다. A video display device such as a display panel using a liquid crystal display panel, or an organic light-emitting element or an inorganic light emitting device is used as a display portion (9201). 도 28b에 나타낸 휴대 전화는 작고 경량이며 배터리 용량이 제한되어 있다. Fig. Mobile phone shown in Fig. 28b is small and lightweight and has a limited battery capacity. 이와 같은 이유 때문에, 표시부(9201)용의 표시 장치로서 낮은 소비 전력으로 구동할 수 있는 패널을 이용하는 것이 바람직하다. For these reasons, it is preferred to use a panel that can be driven with low power consumption as a display device for a display unit (9201).

도 28b는 손목에 착용하는 전자 장치를 나타내고 있지만, 본 실시예는, 휴대할 수 있기만 한다면, 이것만으로 한정되지 않는다는 점에 주목한다. Figure 28b, but illustrates an electronic device worn on the wrist, this embodiment, if long as it can carry, noticed that it is not limited to this.

[예 1] EXAMPLE 1

이 예에서, 실시예 1에서 설명된 제조 방법에 의해 박막 트랜지스터를 제조하였다. In this example, a thin film transistor was prepared by the method described in Example 1. BT 시험 전후의 V th 변화량을 평가한 결과를 도시하고 있다. It shows the results of evaluation of the V th change amount before and after the BT test.

이 예에서는, 하나의 기판 위에, 각각, 채널 길이 L이 3μm, 채널폭 W가 20 μm인 박막 트랜지스터를 제조했다. In this example, on a single substrate, respectively, a channel length L is made to prepare a thin film transistor 3μm, the channel width W is 20 μm. 우선, 박막 트랜지스터의 제조 방법을 설명한다. First, a manufacturing method of a thin film transistor.

먼저, 기초층으로서, CVD법에 의해 유리 기판 위에 질화 규소층을 형성하고, 질화 규소층 위에 산화 질화 규소층을 형성했다. First, as a base layer, forming a silicon nitride layer on a glass substrate by a CVD method to form a silicon nitride oxide layer over the silicon nitride layer. 산화 질화 규소층 위에, 게이트 전극층으로서 스퍼터링법에 의해 텅스텐층을 형성했다. Over the silicon nitride oxide layer, a gate electrode layer to form a tungsten layer by the sputtering method. 여기서, 텅스텐층을 선택적으로 에칭하여 게이트 전극층을 형성했다. Here, by selectively etching the tungsten layer to form a gate electrode layer.

그 다음, 게이트 전극층 위에, 게이트 절연층으로서 CVD법에 의해 두께 100 nm의 산화 질화 규소층을 형성했다. Then, over the gate electrode layer, a gate insulating layer to form a silicon oxynitride layer with a thickness of 100 nm by the CVD method.

그 다음, 게이트 절연층 위에, 스퍼터링법에 의해 산화물 반도체의 상대 밀도가 85%인 In-Ga-Zn-O계 산화물 반도체 타겟(몰수비로, In 2 O 3 :Ga 2 O 3 :ZnO =1:1:1)을 이용해 두께 30 nm의 산화물 반도체층을 형성했다. Then, a gate insulating layer on the relative density of the oxide semiconductor by a sputtering method is 85% of In-Ga-ZnO based oxide semiconductor target (mole ratio, In 2 O 3: Ga 2 O 3: ZnO = 1: 1: 1) was formed using an oxide semiconductor layer having a thickness of 30 nm. 여기서, 산화물 반도체층을 선택적으로 에칭하여 섬-형상의 산화물 반도체층을 형성했다. Here, by selectively etching the oxide semiconductor layer island-shape to form an oxide semiconductor layer.

그 다음, GRTA법에 의해 질소 분위기에서 650℃, 6분간의 제1 열 처리를 산화물 반도체층에 수행했다. Then, 650 ℃ in a nitrogen atmosphere by a GRTA method, carried out a first heat treatment for 6 minutes, the oxide semiconductor layer.

그 다음, 산화물 반도체층 위에 소스 전극층 및 드레인 전극층으로서 두께 100 nm의 티타늄층, 두께 200 nm의 알루미늄층, 및 두께 100 nm의 티타늄층을 스퍼터링법에 의해 적층하였다. Then, the oxide having a thickness of 100 nm as a source electrode and a drain electrode layer over the semiconductor layer a titanium layer, an aluminum layer and a titanium layer having a thickness of 100 nm having a thickness of 200 nm was laminated by the sputtering method. 여기서, 소스 전극층 및 드레인 전극층을 선택적으로 에칭하여, 박막 트랜지스터의 채널 길이 L이 3μm, 채널 폭 W가 20 μm가 되도록 했다. Here, by selectively etching the source electrode and the drain electrode layer, and the channel length L of the thin film transistor to be 3μm, the channel width W is 20 μm.

그 다음, 보호 절연층으로서의 산화 규소층을 산화물 반도체층에 접하도록 리액티브 스퍼터링법에 의해 형성했다. It was then formed by reactive sputtering a silicon oxide layer as a protective insulating layer in contact with the oxide semiconductor layer. 여기서, 보호층인 산화 규소층을 선택적으로 에칭하여, 게이트 전극층, 소스 전극층 및 드레인 전극층 위에 개구를 형성했다. Here, by selectively etching the silicon oxide layer protective layer, a gate electrode layer to form an opening over the source electrode layer and a drain electrode layer. 그 후, 질소 분위기하에서 250℃, 1시간의 제2 열 처리를 수행했다. Then, 250 ℃ under a nitrogen atmosphere and performing a second heat treatment for one hour.

이상의 단계들을 통해, 박막 트랜지스터가 제조되었다. Through the above steps, a thin film transistor was produced.

후속해서, 본 예에서 제조한 박막 트랜지스터에 대해서 BT 시험을 수행했다. Subsequently, a BT test was performed with respect to a thin film transistor manufactured in this example. BT 시험은 가속 시험의 일종으로서, 장기간의 사용에 의해 일어나는 박막 트랜지스터의 특성 변화를 단시간에 평가할 수 있다. BT test is a kind of acceleration test, and evaluating the characteristic variation of the TFT caused by the prolonged use of a short period of time. 특히, BT 시험 전후의 박막 트랜지스터의 임계 전압의 변화량은 신뢰성을 검사하기 위한 중요한 지표이다. In particular, the change amount of the threshold voltage of the thin film transistor before and after the BT test is an important indicator to check the reliability. BT 시험 전후에서 임계 전압의 변화량이 적을수록, 신뢰성이 높은 박막 트랜지스터이다. The BT test less the amount of change in threshold voltage before and after, the high reliability is a thin film transistor.

구체적으로는, 박막 트랜지스터가 형성되어 있는 기판의 온도(기판 온도)를 일정한 온도로 유지하고, 박막 트랜지스터의 소스 및 드레인을 동일한 전위로 설정할 시에, 박막 트랜지스터의 게이트에는 소스 및 드레인과는 상이한 전위를 일정 시간 인가한다. Specifically, held at a constant temperature of the temperature (substrate temperature) of the substrate is formed with a thin film transistor, and at the time to set the source and drain of the thin film transistor at the same potential, the different potential to the gate, the source and drain of the thin film transistor and the applied period of time. 기판 온도는 시험 목적에 따라 적절하게 설정될 수 있다. The substrate temperature may be suitably set according to the examination purpose. 게이트에 인가되는 전위가 소스 및 드레인의 전위보다 높은 BT 시험을 +BT 시험이라 말하고, 게이트에 인가되는 전위가 소스 및 드레인의 전위보다 낮은 BT 시험을 -BT 시험이라 말한다. The potential applied to the gate to say as high BT test + BT test than the potential of the source and drain, and the potential applied to the gate as said test -BT low BT test than the potential of the source and drain.

BT 시험의 스트레스 강도는, 기판 온도, 게이트 절연막에 인가되는 전계의 강도, 및 전계의 인가 시간에 따라 결정될 수 있다. Stress intensity of the BT test can be determined according to the application time of the strength, electric field and the electric field applied to the substrate temperature, the gate insulating film. 게이트 절연층에 인가되는 전계의 강도는, 게이트와 소스 및 드레인 사이의 전위차를 게이트 절연층의 두께로 나눈 값에 따라 결정된다. Intensity of electric field applied to the gate insulating layer is determined by a potential difference between the gate and the source and drain to the value divided by the thickness of the gate insulating layer. 예를 들어, 두께 100 nm의 게이트 절연층에 인가되는 전계의 강도를 2 MV/cm로 한 경우, 전위차는 20V로 설정될 수 있다. For example, when the intensity of the electric field applied to the gate insulation layer having a thickness of 100 nm to 2 MV / cm, the potential difference may be set to 20V.

전압이란 2 지점들간의 전위차를 말하며, 전위란 정전계의 소정 지점에서의 단위 전하의 정전 에너지(위치 에너지)를 말한다는 점에 주목한다. A voltage refers to a potential difference is between the two points, the potential refers to electrostatic energy (potential energy) of a unit charge at a given point of the electrostatic field will be noted. 일반적으로는, 한 지점의 전위와 기준 전위 사이의 전위차를 전위 또는 전압이라고 부르며, 전위와 전압이 동의어로서 사용되는 경우가 많다는 점에 주목한다. In general, calling the potential difference between the potential and the reference potential of a point that the potential or voltage, be noted there are many cases that are potential and the voltage is used as a synonym. 따라서, 본 명세서에서는, 특별히 명시하지 않는 한, 전위를 전압이라고 읽어도 괜찮고, 전압을 전위라고 읽어도 괜찮다. Accordingly, the present specification, the fine and also unless otherwise stated, that the read voltage potential, okay to read as a voltage potential.

+BT 시험 및 -BT 시험 양자는 다음과 같은 조건하에서 수행되었다: 기판 온도는 150℃; + BT test and test both -BT was carried out under the following conditions: a substrate temperature of 150 ℃; 게이트 절연층에 인가되는 전계의 강도는 2 MV/cm; Intensity of electric field applied to the gate insulating layer is 2 MV / cm; 및 인가 시간은 1시간이었다. And the application time was 1 hour.

우선, +BT 시험을 설명한다. First, explain the + BT test. BT 시험 대상이 되는 박막 트랜지스터의 초기 특성을 측정하기 위해, 기판 온도를 40℃, 소스와 드레인간 전압(이하, 드레인 전압 또는 V d 라고 함)을 10 V, 소스와 게이트간 전압(이하, 게이트 전압 또는 V g 라고 함)을 -20V 내지 +20V까지 변화시켰을 때의 소스-드레인 전류(이하, 드레인 전류 또는 I d 라고 함)의 특성 변화를 측정하였다. In order to measure the initial characteristic of the thin-film transistor that BT test subjects, 40 ℃ the substrate temperature, the source and the drain voltage (hereinafter referred to as the drain voltage or V d) to 10 V, the source and the gate voltage (hereinafter, a gate or voltage V g & quot;) a source of time is changed to -20V to + 20V - a characteristic change of the called drain current (the drain current, or I d) were measured. 즉, V g -I d 특성을 측정했다. That is, to measure the V g -I d characteristics. 여기서, 샘플 표면으로의 수분 흡수 방지 대책으로서, 기판 온도는 40℃로 설정되었다. Here, as the moisture absorption prevention measures of the sample surface, and the substrate temperature was set to 40 ℃. 그러나, 특별한 문제가 없다면 실온(25℃)에서 측정을 수행할 수도 있다. However, unless there is a specific problem may perform measurements at room temperature (25 ℃).

그 다음, 기판 온도를 150℃까지 상승시킨 후, 박막 트랜지스터의 소스 및 드레인의 전위를 0 V로 설정했다. After raising the next, the substrate temperature to 150 ℃, has set the potential of the source and drain of the thin film transistor to V 0. 그 후, 게이트 절연층에 인가되는 전계 강도가 2 MV/cm가 되도록 게이트에 전압을 인가했다. Then, the electric field intensity applied to the gate insulating layer was applied a voltage to the gate such that the 2 MV / cm. 여기서는 박막 트랜지스터의 게이트 절연층의 두께가 100 nm이었기 때문에, 게이트에 +20 V를 인가해 그대로 1시간 동안 유지했다. Here, since the thickness of the gate insulating layer of the thin-film transistor was 100 nm, by applying +20 V to the gate was maintained for 1 hour. 여기서는 전압 인가 시간이 1시간이었지만, 목적에 따라 적절하게 시간을 변경해도 좋다. Here, the voltage application time was 1 hour, or may be properly changed over time depending on the purpose.

그 다음, 게이트, 소스 및 드레인에 전압을 계속 인가한 채로 기판 온도를 40℃까지 내렸다. Then, the gate, the substrate temperature was lowered while still applying a voltage to source and drain to 40 ℃. 이 경우, 기판 온도를 완전히 내리기 전에 전압의 인가를 중단하면, 여열로 인해 BT 시험에서 박막 트랜지스터에 가해진 데미지가 회복된다; In this case, when the application of the voltage stops before completely lowering the substrate temperature, due to the remaining heat damage is applied to the thin film transistor is recovered in the BT test; 따라서, 전압을 인가한 채로 기판 온도를 내릴 필요가 있다. Therefore, while applying the voltage, it is necessary to make the substrate temperature. 기판 온도를 40℃로 내린 후, 전압의 인가를 중단했다. Lower the substrate temperature being 40 ℃, the application of the voltage was stopped. 엄밀하게는, 온도 강하에 걸린 시간도 전압 인가 시간에 추가될 필요가 있다; Strictly speaking, the time taken to drop the temperature to be added to the voltage application time; 그러나, 실제로는 수분만에 40℃까지 온도를 내릴 수 있었기 때문에, 이것을 오차 범위내라고 간주해 온도 강하에 걸린 시간은 전압 인가 시간에 추가되지 않았다. However, since actually been able to lower the temperature in minutes to 40 ℃, the time taken for this error range naerago considered temperature drop was not added to the voltage application time.

그 다음, 초기 특성의 측정과 동일한 조건하에 V g -I d 특성을 측정하여,+BT시험 후의 V g -I d 특성을 얻었다. Then, under the same conditions as the measurement of the initial characteristics by measuring the V g -I d characteristics, BT + V g -I d to give the characteristics after the test.

그 다음, -BT 시험을 설명한다. Next, describe the -BT test. -BT 시험도+BT 시험과 유사한 절차로 수행되었지만, 기판 온도를 150℃까지 상승시킨 후에 게이트에 인가되는 전압이 -20 V로 설정된다는 점이 +BT 시험과는 다르다. -BT test was performed in a procedure similar to the Fig + BT test, it is different from the point + BT test that the voltage applied to the gate is set to -20 V after raising the substrate temperature to 150 ℃.

한번도 BT 시험을 수행하지 않은 박막 트랜지스터를 이용해 BT 시험을 수행하는 것이 중요하다는 점에 주목한다. Never use a thin film transistor did not perform the BT test is noted that it is important to perform a BT test. 예를 들어, 이미 +BT 시험을 수행한 박막 트랜지스터에 대해 -BT 시험을 수행하면, 앞서 수행한 +BT 시험의 영향으로 인해, -BT 시험 결과가 올바르게 평가될 수 없다. For example, performing the -BT test for the thin film transistors had been performed + BT test, due to the effect of a + BT test carried out previously, -BT test results can not be evaluated correctly. 또한, 이미 +BT 시험을 수행한 박막 트랜지스터에 대해 재차 +BT시험을 수행하는 경우에도 마찬가지이다. In addition, the same is true when performing a re-+ BT test for the thin film transistors had been performed + BT test. 이러한 영향을 고려해 BT 시험을 의도적으로 반복하는 경우는 예외로 한다는 점에 주목한다. When you consider the impact of these repeated BT test is intentionally noted that as an exception.

여기서, 본 명세서에 있어서의 V th 의 정의를 설명한다. Here, a description will be given of the definition of V th in the present specification. 도 29에서, 가로축은 게이트 전압을 선형 스케일로 나타내고 있고 세로축은 드레인 전류의 제곱근(이하, √I d 라고도 함)을 선형 스케일로 나타내고 있다. 29, the horizontal axis represents the gate voltage on a linear scale and the vertical axis represents the square root (hereinafter also referred to, √I d) of the drain current on a linear scale. 곡선(501)은 게이트 전압의 변화에 대한 드레인 전류의 제곱근을 나타내며, V d 가 10 V인 조건 하에서 측정한 V g -I d 곡선의 I d 의 제곱근을 나타내는 곡선(이하, √I d 곡선이라고도 한다)이다. Also known as curve 501 represents the square root of the drain current for a change in the gate voltage, V d the 10 V of the V g -I curve (hereinafter, √I d curve d represents the square root of I d on the curve measured under the conditions and a).

우선, V d 가 10 V인 조건 하에서 측정한 V g -I d 곡선으로부터 √I d 곡선(곡선 501)을 얻는다. First, to obtain a √I d curve (curve 501) from the V g -I d curve measured under the condition that V d V 10. 그 다음, √I d 곡선의 미분치가 최대가 되는 √I d 곡선 상의 지점의 접선(504)을 얻는다. Then, to obtain a tangent 504 of the point on the differential value of the curve d √I √I d curve is maximum. 그 다음, 접선(504)을 연장해 접선(504) 상에서 I d 가 0 A가 될 때의 V g , 즉, 접선(504)의 게이트 전압축 절편(505)의 값을 V th 로서 정의한다. Then, the tangent 504 to extend when the I d on the tangent 504 to be 0 V A g, that is, defines the value of the tangent line 504, the gate around the compression segment 505 of a V th.

도 30a 및 도 30b 각각은 BT 시험 전후의 박막 트랜지스터의 V g -I d 특성을 나타낸다. Figure 30a and Figure 30b each represents the V g -I d characteristics of the transistor of the BT before and after the test. 도 30a 및 도 30b에서, 가로축은 게이트 전압(V g )을 나타내고, 세로축은 게이트 전압에 대한 드레인 전류(I d )를 대수 눈금으로 나타내고 있다. In Figure 30a and Figure 30b, the horizontal axis represents the gate voltage (V g), and the vertical axis shows a drain current (I d) for a gate voltage in a logarithmic scale.

도 30a는 +BT 시험 전후의 박막 트랜지스터의 V g -I d 특성을 나타내고 있다. Figure 30a shows the V g -I d characteristics of the transistor of the before and after test + BT. 초기 특성(331)은 +BT 시험전의 박막 트랜지스터의 V g -I d 특성이고, +BT(332)는 +BT 시험 후의 박막 트랜지스터의 V g -I d 특성이다. The initial characteristics 331 BT + V g -I d characteristics of the thin film transistor before the test, + BT (332) is V g -I d characteristics of the thin film transistor after the + BT test.

도 30b는 -BT 시험 전후의 박막 트랜지스터의 V g -I d 특성을 나타내고 있다. Figure 30b shows the V g -I d characteristics of the transistor of the before and after test -BT. 초기 특성(341)은 -BT 시험 전의 박막 트랜지스터의 V g -I d 특성이고, -BT(342)는 -BT 시험 후의 박막 트랜지스터의 V g -I d 특성이다. The initial characteristics 341 V g -I d characteristics of the thin film transistor before the -BT test, -BT (342) is V g -I d characteristics of the thin film transistor after -BT test.

도 30a에서, +BT(332)의 임계 전압은 초기 특성(331)의 임계 전압으로부터 양의 방향으로 0.72 V 이동되어 있다. In Figure 30a, the threshold voltages of + BT (332) is 0.72 V in the direction of the movement amount from the threshold voltage of the initial characteristics (331). 도 30b에서, -BT(342)의 임계 전압은 초기 특성(341)의 임계 전압으로부터 양의 방향으로 0.04 V 이동되어 있다. In Figure 30b, the threshold voltage of the -BT (342) is 0.04 V in the direction of the movement amount from the threshold voltage of the initial characteristics (341). 양쪽 BT 시험에 있어서, 임계 전압의 변화량은 1 V 이하로서, 실시예 1에 따라 제조된 박막 트랜지스터는 신뢰성이 높은 박막 트랜지스터임을 확인할 수 있었다. In both BT test, the change amount of the threshold voltage of the thin film transistor as below 1 V, prepared according to Example 1 was found to be highly reliable thin-film transistor.

여기서, 종래의 박막 트랜지스터의 BT 시험 결과를 설명한다. Here, a BT test results of the conventional thin film transistor. 종래의 박막 트랜지스터는 실시예 1의 박막 트랜지스터와 유사한 채널-에칭형 박막 트랜지스터이다. Conventional thin-film transistor TFT and a similar channel in the Example 1 is etched thin film transistor. 특별히 도시하지는 않지만, 종래의 박막 트랜지스터에서, 유리 기판 위에 기초 절연층이 형성되고; While not specifically shown, in a conventional thin-film transistor, the insulating layer is formed based on a glass substrate; 기초 절연층 위에 게이트 전극층이 형성되고; The gate electrode layer is formed on a base insulating layer; 게이트 전극층 위에 게이트 절연층으로서 CVD법에 의해 두께 100 nm의 산화 질화 규소층이 형성되고; A gate insulating layer over the gate electrode layer is a silicon nitride oxide layer with a thickness of 100 nm is formed by CVD; 게이트 절연층 위에, 스퍼터링법에 의해 상대 밀도 85%의 산화물 반도체를 갖는 In-Ga-Zn-O계 산화물 반도체 타겟(몰수비로, In 2 O 3 : Ga 2 O 3 : ZnO =1:1:1)을 이용해 두께 20 nm의 산화물 반도체층이 형성되고; A gate insulating layer on, In-Ga-ZnO based oxide semiconductor target having a relative density of 85% of the oxide semiconductor by a sputtering method (mole ratio, In 2 O 3: Ga 2 O 3: ZnO = 1: 1: 1 ) to an oxide semiconductor layer having a thickness of 20 nm it is formed with; 산화물 반도체층 위에 소스 전극 및 드레인 전극이 형성되고; Oxide is a source electrode and a drain electrode on the semiconductor layer is formed; 소스 전극 및 드레인 전극 위에 산화물 반도체층의 일부와 접하도록 보호 절연층으로서 CVD법에 의해 산화 질화 규소층이 형성되어 있다. As the protective insulating layer in contact with a portion of the oxide semiconductor layer over the source electrode and the drain electrode has a silicon nitride oxide layer is formed by CVD. 종래의 박막 트랜지스터에는 제1 열 처리를 수행하지 않았다는 점에 주목한다. There will be noted that the first heat treatment was not carried out the conventional thin film transistor.

도 31a 및 도 31b 각각은 BT 시험 전후의 박막 트랜지스터의 V g -I d 특성을 나타낸다. Figure 31a and Figure 31b each represents the V g -I d characteristics of the transistor of the BT before and after the test. 본 예에서 이용된 종래의 박막 트랜지스터의 V g -I d 특성의 측정에 있어서, I d 가 오프 영역(일반적으로, n채널 트랜지스터의 경우 V g 가 약 0 V 내지 음 전압에 이르는 영역)에서 측정 장치의 검출 하한치 이하가 되어 버렸다. For the measurement of the V g -I d characteristics of a conventional thin film transistor used in the present example, measured at I d is off region (generally, in the case of n-channel transistors V g is about 0 V to the area up to negative voltage) It has become less than detection limit of the apparatus. 따라서, 도 31a 및 도 31b는 I d 가 측정 장치의 검출 하한치 이하가 된 부분은 도시하지 않고 있다. Thus, Figure 31a and Figure 31b is the portion below the detection limit of I d is the measuring device is not shown.

도 31a는 +BT 시험 전후의 종래의 박막 트랜지스터의 V g -I d 특성을 나타내고 있다. Figure 31a shows the V g -I d characteristics of a conventional thin film transistor before and after the BT test +. 초기 특성(311)은 +BT 시험 전의 종래의 박막 트랜지스터의 V g -I d 특성이고, +BT(312)는 +BT 시험 후의 V g -I d 특성이다. Initial characteristic 311 and BT + V g -I d characteristics of a conventional thin film transistor before the test, + BT (312) is V g -I d characteristics after the BT test +.

도 31b는 -BT 시험 전후의 종래의 박막 트랜지스터의 V g -I d 특성을 나타내고 있다. Figure 31b shows the V g -I d characteristics of before and after the test -BT conventional thin film transistor. 초기 특성(321)은 -BT 시험 전의 종래의 박막 트랜지스터의 V g -I d 특성이고, -BT(322)는 -BT 시험 후의 V g -I d 특성이다. Initial characteristic 321 is the V g -I d characteristics of a conventional thin film transistor before the -BT test, -BT (322) is V g -I d characteristics after -BT test.

도 31a에서, +BT(312)의 임계 전압은 초기 특성(311)의 임계 전압으로부터 양의 방향으로 5.7 V 이동되어 있다. In Figure 31a, the threshold voltages of + BT (312) is 5.7 V moves in the positive direction from the threshold voltage of the initial characteristics (311). 도 31b에서, -BT(322)의 임계 전압은 초기 특성(321)의 임계 전압으로부터 음의 방향으로 3.4 V 이동되어 있다. In Figure 31b, the threshold voltage of the -BT (322) is 3.4 V moves in the negative direction from a threshold voltage of the initial characteristics (321).

본 출원은 2009년 9월 24일 일본 특허청에 출원된 출원번호 제2009-218904호에 기초하며, 그 전체 내용은 본원에 참조로서 원용된다. The present application on September 24, 2009 and based on the application No. 2009-218904, filed in the Japanese Patent Office, the entire content of which is incorporated herein by reference.

10: 펄스 출력 회로, 11: 배선, 12: 배선, 13: 배선, 14: 배선, 15: 배선, 21: 입력 단자, 22: 입력 단자, 23: 입력 단자, 24: 입력 단자, 25: 입력 단자, 26: 출력 단자, 27: 출력 단자, 28: 박막 트랜지스터, 31: 트랜지스터, 32: 트랜지스터, 33: 트랜지스터, 34: 트랜지스터, 35: 트랜지스터, 36: 트랜지스터, 37: 트랜지스터, 38: 트랜지스터, 39: 트랜지스터, 40: 트랜지스터, 41: 트랜지스터, 42: 트랜지스터, 43: 트랜지스터, 51: 전원선, 52: 전원선, 53: 전원선, 61: 기간, 62: 기간, 100: 기판, 101: 게이트 전극층, 102: 게이트 절연층, 103: 산화물 반도체층, 107: 절연층, 110: 채널 보호층, 130: 산화물 반도체층, 150: 박막 트랜지스터, 160: 박막 트랜지스터, 170: 박막 트랜지스터, 180: 박막 트랜지스터, 311: 초기 특성, 312: +BT, 321: 초기 특성, 322: -BT, 331: 초기 특성, 332: +BT, 341: 초기 특성, 342: -BT, 400: 유리 10: pulse output circuit, 11: wiring, 12: wiring, 13: wiring, 14: wiring, 15: wiring, 21: input terminal 22: input terminal 23: input terminal 24: input terminal 25: input terminal , 26: output terminal, 27: output terminal, 28: thin-film transistor, 31: transistor 32: transistor 33: transistor 34: transistor 35: transistor 36: transistor 37: transistor 38: transistor 39: transistor, 40: transistor 41: transistor 42: transistor 43: transistor 51: power supply line, 52: power supply line, 53: power supply line, 61: period, 62: period, 100: substrate 101: a gate electrode layer, 102: a gate insulating layer, 103: an oxide semiconductor layer, 107: insulating layer, 110: channel protective layer, 130: an oxide semiconductor layer, 150: thin film transistor, 160: thin film transistor, 170: thin film transistor, 180: thin film transistor, 311 The initial characteristics, 312: + BT, 321: initial characteristic, 322: -BT, 331: initial characteristic, 332: + BT, 341: initial characteristic, 342: -BT, 400: glass 판, 401: 산화질화 절연층, 402: In-Ga-Zn-O-계 산화물 반도체층, 403: 분석 방향, 407: 보호 절연층, 411: 산소 이온 강도 프로파일, 412: 수소 농도 프로파일, 413: 수소 농도 프로파일, 460: 박막 트랜지스터, 461: 박막 트랜지스터, 481: 박막 트랜지스터, 501: 곡선, 504: 접선, 505: 게이트 전압축 절편 , 580: 기판, 581: 박막 트랜지스터, 583: 절연층, 585: 절연층, 587: 전극층, 588: 전극층, 589: 구형 입자, 594: 공동, 595: 충전재, 596: 기판, 600: 기판, 601: 대향 기판, 602: 게이트 배선, 603: 게이트 배선, 604: 커패시터 배선, 605: 커패시터 배선, 606: 게이트 절연층, 616: 배선, 617: 커패시터 배선, 618: 배선, 619: 배선, 620: 절연층, 622: 절연층, 623: 컨택 홀, 624: 화소 전극, 625: 슬릿, 626: 화소 전극, 627: 컨택 홀, 628: TFT, 629: TFT, 630: 보관유지 커패시터부, 631: 보관유지 커패시터부, 636: 착색층, 637: 평 Plate, 401: insulating oxide nitride layer, 402: In-Ga-Zn-O- based oxide semiconductor layer, 403: analysis direction, 407: insulating protective layer, 411: oxygen ion intensity profile, 412: hydrogen concentration profile, 413: hydrogen concentration profiles, 460: thin film transistor, 461: thin film transistor, 481: thin film transistor, 501: curve 504: tangential, 505: gate before compression sections, 580: substrate, 581: thin film transistor, 583: insulating layer, 585: an insulating layer, 587: electrode, 588: electrode, 589: spherical particles, 594: cavity, 595: filler, 596: substrate, 600: substrate, 601: facing substrate, 602: gate line, 603: a gate wiring, 604: capacitor wiring, 605: capacitor wiring, 606: gate insulating layer, 616: wiring, 617: capacitor wiring, 618: wiring, 619: wiring, 620: insulating layer, 622: insulating layer, 623: contact hole, 624: pixel electrode, 625: slit, 626: pixel electrode, 627: contact hole, 628: TFT, 629: TFT, 630: the holding capacitor unit, 631: storage unit holding capacitor, 636: colored layer, 637: flat 화층, 640: 대향 전극, 641: 슬릿, 644: 돌기, 646: 배향막, 648: 배향막, 650: 액정층, 651: 액정소자, 652: 액정소자, 690: 커패시터 배선, 701: OH기, 702: OH기, 705: O 분자, 710: O 분자, 711: 에너지, 712: 에너지, 713: 에너지, 714: 에너지, 2600: TFT 기판, 2601: 대향 기판, 2602: 밀봉재, 2603: 화소부, 2604: 표시 소자, 2605: 착색층, 2606: 편광판, 2607: 편광판, 2608: 배선 회로부, 2609: 가요성 배선 기판, 2610: 냉음극관, 2611: 반사판, 2612: 회로 기판, 2613: 확산판, 2700: 전자서적 리더, 2701: 하우징, 2703: 하우징, 2705: 표시부, 2707: 표시부, 2711: 경첩, 2721: 전원 스위치, 2723: 작동키, 2725: 스피커, 4001: 기판, 4002: 화소부, 4003: 신호선 구동 회로, 4004: 주사선 구동 회로, 4005: 밀봉재, 4006: 기판, 4008: 액정층, 4010: 박막 트랜지스터, 4011: 박막 트랜지스터, 4013: 액정소자, 4015: 접속 단자 전극, 4016: 단자 전극, 40 Hwacheung, 640: opposite electrode, 641: slit, 644: projection, 646: orientation film, 648: an alignment film, 650: liquid crystal layer, 651: a liquid crystal element, 652: a liquid crystal element, 690: a capacitor wiring, 701: OH group, 702: OH group, 705: O molecules, 710: O molecules, and 711: Power, 712: Power, 713: Power, 714: energy, 2600: TFT substrate, 2601: the opposing substrate, 2602: sealing material, 2603: display unit, 2604: display device, 2605: colored layer 2606: a polarizing plate, 2607: polarizing plate, 2608: wiring circuit, 2609: flexible wiring substrate, 2610: cold cathode tube, 2611: reflector, 2612: circuit board, 2613: diffusion plate, 2700: e ebook reader, 2701: housing, 2703: housing, 2705: display unit, 2707: display unit, 2711: hinge, 2721: power switch, 2723: operation keys 2725: speaker 4001: substrate, 4002: display unit, 4003: signal line driver circuit, 4004: a scanning line driving circuit, 4005: sealing material, 4006: a substrate, 4008: liquid crystal layer, 4010: thin film transistor, 4011: thin film transistor, 4013: a liquid crystal device, 4015: connecting terminal electrode, 4016: terminal electrode, 40 18: FPC, 4019: 이방성 도전층, 4020: 절연층, 4021: 절연층, 4030: 화소 전극층, 4031: 대향 전극층, 4032: 절연층, 4040: 도전층, 4501: 기판, 4502: 화소부, 4505: 밀봉재, 4506: 기판, 4507: 충전재, 4509: 박막 트랜지스터, 4510: 박막 트랜지스터, 4511: 발광 소자, 4512: 전계발광층, 4513: 전극층, 4515: 접속 단자 전극, 4516: 단자 전극, 4517: 전극층, 4519: 이방성 도전층, 4520: 격벽, 4540: 도전층, 4541: 절연층, 4543: 보호 절연층, 4544: 절연층, 5300: 기판, 5301: 화소부, 5302: 주사선 구동 회로, 5303: 주사선 구동 회로, 5304: 신호선 구동 회로, 5305: 타이밍 제어회로, 5601: 시프트 레지스터, 5602: 스위칭회로, 5603: 박막 트랜지스터, 5604: 배선, 5605: 배선, 6400: 화소, 6401: 스위칭용 트랜지스터, 6402: 구동용 트랜지스터, 6403: 커패시터 소자, 6404: 발광 소자, 6405: 신호선, 6406: 주사선, 6407: 전원선, 6408: 공통 전극 18: FPC, 4019: an anisotropic conductive layer 4020: insulating layer, 4021: insulating layer, 4030: pixel electrode layer 4031: counter electrode layer, 4032: insulating layer, 4040: conductive layer 4501: substrate, 4502: a pixel portion, 4505 : sealing material, 4506: a substrate, 4507: filler, 4509: thin film transistor, 4510: thin film transistor, 4511: light-emitting device, 4512: The electroluminescent layer, 4513: electrode layer 4515: connecting terminal electrode, 4516: terminal electrode, 4517: electrode layer, 4519: anisotropic conductive layer 4520: partition wall, 4540: conductive layer, 4541: insulating layer, 4543: protective insulating layer, 4544: insulating layer, 5300: a substrate, 5301: display unit, 5302: a scanning line driving circuit, 5303: a scanning line driving circuit, 5304: signal line drive circuit, 5305: the timing control circuit, 5601: a shift register, 5602: switching circuit, 5603: thin film transistor, 5604: wiring, 5605: wiring, 6400: pixels, 6401: switching transistors, 6402: drive transistor, 6403 for: a capacitor element, 6404: light-emitting device, 6405: signal line, 6406: a scanning line, 6407: power supply line, 6408: common electrode , 7001: TFT, 7002: 발광 소자, 7003: 캐소드, 7004: EL층, 7005: 애노드, 7008: 캐소드, 7009: 격벽, 7011: TFT, 7012: 발광 소자, 7013: 캐소드, 7014: EL층, 7015: 애노드, 7016: 차광막, 7017: 도전층, 7019: 격벽, 7021: TFT, 7022: 발광 소자, 7023: 캐소드, 7024: EL층, 7025: 애노드, 7026: 애노드, 7027: 도전층, 7029: 격벽, 7030: 드레인 전극층, 7031: 산화물 절연층, 7033: 컬러 필터층, 7034: 오버코트층, 7035: 보호 절연층, 7040: 드레인 전극층, 7041: 산화물 절연층, 7043: 컬러 필터층, 7044: 오버코트층, 7045: 보호 절연층, 7050: 드레인 전극층, 7051: 산화물 절연층, 7053: 평탄화 절연층, 7055: 절연층, 9201: 표시부, 9202: 표시 버턴, 9203: 작동 스위치, 9205: 조절부, 9206: 카메라부, 9207: 스피커, 9208: 마이크로폰, 9301: 상부 하우징, 9302: 하부 하우징, 9303: 표시부, 9304: 키보드, 9305: 외부 접속 단자, 9306: 포인팅 장치, 9307: 표시 , 7001: TFT, 7002: light-emitting device, 7003: cathode, 7004: EL layer, 7005: anode, 7008: cathode, 7009: partition wall, 7011: TFT, 7012: light-emitting device, 7013: cathode, 7014: EL layer, 7015 : anode, 7016: a light shielding film, 7017: conductive layer, 7019: partition wall, 7021: TFT, 7022: light-emitting device, 7023: cathode, 7024: EL layer, 7025: anode, 7026: anode, 7027: conductive layer, 7029: partition wall , 7030: drain electrode, 7031: oxide insulating layer, 7033: color filter, 7034: an overcoat layer, 7035: protective insulating layer, 7040: drain electrode, 7041: oxide insulating layer, 7043: color filter, 7044: an overcoat layer, 7045 : protective insulating layer, 7050: drain electrode, 7051: oxide insulating layer, 7053: planarizing the insulating layer, 7055: insulating layer, 9201: display unit, 9202: display button, 9203: operation switch, 9205: control unit, 9206: camera unit , 9207: speaker 9208: microphone, 9301: upper housing, 9302: lower housing, 9303: display portion, 9304 keyboard, 9305: external connection terminal, 9306: a pointing device, 9307: Appearance , 9600: 텔레비전 세트, 9601: 하우징, 9603: 표시부, 9605: 스탠드, 9607: 표시부, 9609: 작동키, 9610: 리모콘, 9700: 디지털 포토프레임, 9701: 하우징, 9703: 표시부, 9881: 하우징, 9882: 표시부, 9883: 표시부, 9884: 스피커부, 9885: 작동키, 9886: 기록 매체 삽입부, 9887: 접속 단자, 9888: 센서, 9889: 마이크로폰, 9890: LED 램프, 9891: 하우징, 9893: 연결부, 9900: 슬롯 머신, 9901: 하우징, 9903: 표시부, 105a: 소스 전극층, 105b: 드레인 전극층, 4503a: 신호선 구동 회로, 4504a: 주사선 구동 회로, 4518a: FPC, 590a: 흑색 영역, 590b: 백색 영역. , 9600: a television set, 9601: Housing, 9603: display unit, 9605: lamp, 9607: display unit, 9609: operation key, 9610: Remote Control, 9700: digital photo frame, 9701: Housing, 9703: display unit, 9881: Housing, 9882 : display unit, 9883: display unit, 9884: speaker unit, 9885: operation key 9886: a recording medium insertion portion, 9887: connecting terminal, 9888: sensor, 9889: microphone, 9890: LED lamp, 9891: housing, 9893: connecting portion, 9900: slots, 9901: housing, 9903: display portion, 105a: source electrode, 105b: drain electrode layers, 4503a: signal line driver circuit, 4504a: a scanning line driver circuit, 4518a: FPC, 590a: black region, 590b: white area.

Claims (12)

  1. 반도체 장치의 제조 방법으로서, A method of manufacturing a semiconductor device,
    절연 표면을 갖는 기판 위에 게이트 전극층을 형성하는 단계; Forming a gate electrode layer over a substrate having an insulating surface;
    상기 게이트 전극층 위에 게이트 절연층을 형성하는 단계; Forming a gate insulating layer over the gate electrode layer;
    상기 게이트 절연층 위에 스퍼터링에 의해 산화물 반도체층을 형성하는 단계 - 상기 기판은 상기 스퍼터링 동안 400℃ 이상 700℃ 이하의 온도에서 가열됨 - ; Forming an oxide semiconductor layer by sputtering on the gate insulating layer, wherein the substrate is heated at a temperature of less than 400 ℃ 700 ℃ during said sputtering; And
    상기 산화물 반도체층이 형성된 후 열 처리를 수행하는 단계 Performing a heat treatment after the oxide semiconductor layer formed
    를 포함하는, 반도체 장치의 제조 방법. Method of producing a semiconductor device comprising a.
  2. 반도체 장치의 제조 방법으로서, A method of manufacturing a semiconductor device,
    절연 표면을 갖는 기판 위에 게이트 전극층을 형성하는 단계; Forming a gate electrode layer over a substrate having an insulating surface;
    상기 게이트 전극층 위에 게이트 절연층을 형성하는 단계; Forming a gate insulating layer over the gate electrode layer;
    상기 게이트 절연층 위에 스퍼터링에 의해 산화물 반도체층을 형성하는 단계 - 상기 기판은 상기 스퍼터링 동안 400℃ 이상 700℃ 이하의 온도에서 가열됨 - ; Forming an oxide semiconductor layer by sputtering on the gate insulating layer, wherein the substrate is heated at a temperature of less than 400 ℃ 700 ℃ during said sputtering; And
    상기 산화물 반도체층이 형성된 후 열 처리를 수행하는 단계 Performing a heat treatment after the oxide semiconductor layer formed
    를 포함하고, And including,
    BT 시험에 따른 임계 전압의 변화량은 2 V 이하인, 반도체 장치의 제조 방법. Change amount of the threshold voltage according to the BT test is 2 V or less, a method of manufacturing a semiconductor device.
  3. 반도체 장치의 제조 방법으로서, A method of manufacturing a semiconductor device,
    절연 표면을 갖는 기판 위에 게이트 전극층을 형성하는 단계; Forming a gate electrode layer over a substrate having an insulating surface;
    상기 게이트 전극층 위에 게이트 절연층을 형성하는 단계; Forming a gate insulating layer over the gate electrode layer;
    상기 게이트 절연층 위에 스퍼터링에 의해 산화물 반도체층을 형성하는 단계 - 상기 기판은 상기 스퍼터링 동안 400℃ 이상 700℃ 이하의 온도에서 가열됨 - ; Forming an oxide semiconductor layer by sputtering on the gate insulating layer, wherein the substrate is heated at a temperature of less than 400 ℃ 700 ℃ during said sputtering;
    상기 산화물 반도체층이 형성된 후 제1 열 처리를 수행하는 단계; After the step of the oxide semiconductor layer formed of performing a first heat treatment;
    상기 제1 열 처리를 수행한 후 상기 산화물 반도체층 위에 소스 및 드레인 전극층을 형성하는 단계; After performing the first heat treatment step of forming the source and drain electrode layer over the oxide semiconductor layer;
    상기 게이트 절연층, 상기 산화물 반도체층, 및 상기 소스 및 드레인 전극층 위에, 상기 산화물 반도체층의 일부와 접하여 보호 절연층을 형성하는 단계; Forming a gate insulating layer, the oxide semiconductor layer, and a part of the protective insulating layer in contact with the oxide semiconductor layer, over the source and drain electrode layer; And
    상기 보호 절연층이 형성된 후 제2 열 처리를 수행하는 단계 After the protective insulating layer is formed and performing a second heat treatment
    를 포함하고, And including,
    BT 시험에 따른 임계 전압의 변화량은 2 V 이하인, 반도체 장치의 제조 방법. Change amount of the threshold voltage according to the BT test is 2 V or less, a method of manufacturing a semiconductor device.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 스퍼터링에 의해 상기 산화물 반도체층을 형성하기 전에 사전 열 처리를 수행하는 단계를 더 포함하는, 반도체 장치의 제조 방법. Any one of claims 1 to A method according to any one of claim 3, by a sputtering method of producing a semiconductor device further comprising: performing a pre-heat treatment prior to forming the oxide semiconductor layer.
  5. 제1항 또는 제2항에 있어서, 상기 열 처리는, 열 처리의 최고 온도가 350℃ 이상 750℃ 이하인 조건하에서 수행되는, 반도체 장치의 제조 방법. 3. A method according to claim 1 or 2, wherein the heat treatment method of producing a semiconductor device is performed under the condition that the maximum temperature of heat treatment is less than 750 ℃ ​​350 ℃.
  6. 제1항 또는 제2항에 있어서, 상기 열 처리는, 질소 분위기 또는 희가스 분위기에서 수행되는, 반도체 장치의 제조 방법. According to claim 1 or 2, wherein the heat treatment method of producing a semiconductor device is performed in a nitrogen atmosphere or a rare gas atmosphere.
  7. 제2항 또는 제3항에 있어서, 상기 BT 시험에 따른 임계 전압의 변화량은 1.5 V 이하인, 반도체 장치의 제조 방법. In the second or claim 3, wherein the process for producing a threshold amount of change in the voltage is 1.5 V or less, the semiconductor device according to the BT test.
  8. 제2항 또는 제3항에 있어서, 상기 BT 시험에 따른 임계 전압의 변화량은 1.0 V 이하인, 반도체 장치의 제조 방법. In the second or claim 3, wherein the process for producing a threshold amount of change in the voltage is 1.0 V or less, the semiconductor device according to the BT test.
  9. 제3항에 있어서, 상기 제1 열 처리는, 열 처리의 최고 온도가 350℃ 이상 750℃ 이하인 조건하에서 수행되는, 반도체 장치의 제조 방법. 4. The method of claim 3 wherein the first heat treatment, the method of manufacturing a semiconductor device is performed under the condition that the maximum temperature of heat treatment is less than 750 ℃ ​​350 ℃.
  10. 제3항에 있어서, 상기 제1 열 처리는, 질소 분위기 또는 희가스 분위기에서 수행되는, 반도체 장치의 제조 방법. 4. The method of claim 3 wherein the first heat treatment, the method of manufacturing a semiconductor device is performed in a nitrogen atmosphere or a rare gas atmosphere.
  11. 제3항에 있어서, 상기 제2 열 처리는, 100℃ 이상, 상기 제1 열 처리의 최고 온도 이하에서 수행되는, 반도체 장치의 제조 방법. 4. The method of claim 3 wherein the second heat treatment is more than 100 ℃, method of manufacturing a semiconductor device is performed in less than the maximum temperature of the first heat treatment.
  12. 제3항에 있어서, 상기 제2 열 처리는, 대기, 산소 분위기, 질소 분위기, 또는 희가스 분위기에서 수행되는, 반도체 장치의 제조 방법. 4. The method of claim 3 wherein the second heat treatment is a method of manufacturing a semiconductor device is carried out in air, oxygen atmosphere, nitrogen atmosphere or a rare gas atmosphere.
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