KR20120068217A - 지연회로 및 신호 지연방법 - Google Patents

Abstract

본 발명에 따른 지연회로는, 입력된 제1신호를 지연하여 제1지연신호를 생성하는 제1신호 지연부; 상기 입력된 제1신호에 응답하여 제2신호를 저장하고, 상기 제1지연신호에 응답하여 저장된 상기 제2신호를 제2지연신호로 출력하는 제2신호 지연부를 포함한다.

Description

지연회로 및 신호 지연방법{DELAY CIRCUIT AND OF SIGNAL DELAY METHOD}

본 발명은 지연회로에 관한 발명이다.

각종 장치는 혼자서만 동작하는 것이 아니라 주변의 다른 장치와 신호(예를 들면 데이터) 등을 서로 주고 받으며 동작한다. 일반적으로 장치A와 장치B가 상호 동작을 하기 위해서는 A가 B에 어떠한 동작을 요청하고, 요청에 대응하여 B가 동작을 하기까지는 일정한 대기시간이 필요하다. 이러한 대기시간을 레이턴시(latency)라 한다. 위와 같은 대기시간을 필요로 하는 이유는 장치A와 장치B의 전송효율을 높이고 장치B의 내부동작 시간을 보장하기 위함이다.

그 예로, 메모리 콘트롤러(memory controller)가 메모리 장치에게 라이트 명령을 인가하면, 메모리 장치는 메모리 콘트롤러로부터 자신에게 입력되는 데이터를 메모리 셀에 저장한다. 그런데, 메모리 장치가 라이트 명령을 인가받자마자 바로 데이터를 메모리 콘트롤러로부터 입력받는 것은 불가능하다. 메모리 장치 내부적으로도 데이터를 저장하기 위해 준비를 할 시간이 필요하기 때문이다. 이를 위해 정의 된 것이 라이트 레이턴시(write latency)이다.

메모리 콘트롤러가 메모리 장치에 라이트 명령을 인가하고 라이트 레이턴시만큼 시간이 흐른 후 데이터를 입력하면 메모리 장치는 라이트 명령과 함께 인가된 어드레스에 의해 지정된 메모리 셀에 데이터를 저장한다. 이때 어드레스는 라이트 명령과 동시에 인가된다.

그런데 실제로 어드레스에 의해 지정된 메모리 셀에 저장될 데이터가 입력되는 것은 라이트 명령이 인가되고 라이트 레이턴시만큼 시간이 지난 후이므로 라이트 명령과 동시에 인가되는 어드레스 역시 라이트 레이턴시만큼 지연될 필요가 있다. 따라서 메모리 장치는 라이트 명령에 대응되는 어드레스가 입력되면 어드레스를 라이트 레이턴시만큼 지연하여야 한다.

즉 제1신호(라이트 명령)가 입력되어 소정의 지연 값(레이턴시)만큼 지연될 때, 제1신호(라이트 명령)와 함께 입력된 제2신호(어드레스)를 제1신호(라이트 명령)가 지연되는 소정의 지연 값(레이턴시)만큼 지연해야하는 경우가 있는데 이하에서 이러한 동작을 하는 지연회로에 대해 설명한다.

도 1은 종래 지연회로의 구성도이다.

도 1에 도시된 바와 같이 지연회로는, 제1신호 지연부(110)와 지연제어부(120) 및 제2신호 지연부(130)를 포함한다.

이하 도 1을 참조하여 지연회로의 동작에 대해 설명한다.

제1신호 지연부(110)는 다수의 제1쉬프팅부(111 내지 115, 일반적으로 디플립플롭) 및 제1신호(SIG1) 및 다수의 제1쉬프팅부의 출력(OUT1A 내지 OUT5A) 중 하나를 제1지연신호(SIG1_DEL)로 선택하기 위한 제1선택부(116)를 포함한다.

다수의 제1쉬프팅부(111 내지 115)는 입력된 제1신호(SIG1)를 쉬프팅하여 쉬프팅된 신호들(OUT1A 내지 OUT5A)을 출력한다. 각각의 제1쉬프팅부(111 내지 115)는 자신에게 입력된 신호(SIG1, OUT1A 내지 OUT4A)를 1클럭씩 쉬프트하여 출력한다. 따라서 제1신호(SIG1)가 활성화되면 다수의 A출력(OUT1A 내지 OUT5A)이 1클럭의 간격을 두고 순차적으로 활성화된다.

제1선택부(116)는 지연정보(DEL)에 응답하여 제1신호(SIG1) 및 다수의 A출력(OUT1A 내지 OUT5A) 중 하나를 제1지연신호(SIG1_DEL)로 선택한다. 지연정보(DEL)는 선택할 수 있는 경우의 수(A출력의 개수)에 따라 1비트 이상의 디지털 신호일 수 있다. 예를 들어 목표 지연 값이 '3'인 경우 제3A출력(OUT3A)을 제1지연신호(SIG1_DEL)로 선택한다. 지연 값이 '0'인 경우 제1신호(SIG1)를 제1지연신호(SIG1_DEL)로 선택한다. 도 1의 제1신호 지연부(110)는 제1신호(SIG1)를 0 내지 5클럭 사이의 지연 값만큼 지연시킬 수 있다.

지연제어부(120)는 클럭(CLK)에 동기하여 제1신호(SIG1)를 쉬프팅하기 위한 다수의 제2쉬프팅부(121 내지 125, 일반적으로 디플립플롭)를 포함한다. 다수의 제2쉬프팅부(121 내지 125)는 입력된 제1신호(SIG1)를 쉬프팅하여 쉬프팅된 신호들(OUT1B 내지 OUT5B)을 출력한다. 각각의 제2쉬프팅부(121 내지 125)는 자신에게 입력된 신호(SIG1, OUT1B 내지 OUT4B)를 1클럭씩 쉬프트하여 출력한다. 따라서 제1신호(SIG1)가 활성화되면 다수의 B출력(OUT1B 내지 OUT5B)가 1클럭의 간격을 두고 순차적으로 활성화된다.

제2신호 지연부(130)는, 저장래치(131), 다수의 지연래치(132 내지 136) 및 다수의 C출력(OUT1C 내지 OUT1C) 중 하나를 제2지연신호(SIG2_DEL)로 선택하기 위한 제2선택부(137)를 포함한다. 제2신호(SIG2)와 제2지연신호(SIG2_DEL)가 싱글 비트인 경우 하나의 단위 비트 래치부(130)를 포함한다.

저장래치(131)는 제1신호(SIG1)에 응답하여 제1신호(SIG1)와 동시에 입력되는 제2신호(SIG2)를 저장한다. 제1지연래치(132)는 제1B출력(OUT1B)이 활성화되면 저장래치(131)의 출력을 저장하고, 저장된 값을 제1C출력(OUT1C)으로 출력한다. 제2지연래치(133)는 제2B출력(OUT2B)이 활성화되면 제1C출력(OUT1C)을 저장하고 저장된 값을 제2C출력(OUT2C)으로 출력한다. 이와 같이 다수의 지연래치(132 내지 136)는 자신에게 대응되는 B출력(OUT1B 내지 OUT5B)이 활성화되면 자기 앞단의 래치(131 내지 135 중 하나)의 출력을 입력받아 저장하고 출력한다. 출력값이 C출력(OUT1C 내지 OUT5C)가 된다.

다수의 B출력(OUT1B 내지 OUT5B)은 1클럭 간격으로 활성화되므로 다수의 C출력(OUT1C 내지 OUT5C)은 제2신호(SIG2)를 1클럭 간격으로 지연시킨 신호가 출력된다. 예를 들어 제3C출력(OUT3C)는 제2신호(SIG2)를 3클럭 지연시킨 신호가 되고, 제5C출력(OUT5C)는 제2신호(SIG2)를 5클럭 지연시킨 신호가 된다.

제2선택부(137)는 지연정보(DEL)에 응답하여 제2신호(SIG2) 및 다수의 C출력(OUT1C 내지 OUT5C) 중 하나를 제2지연신호(SIG2_DEL)로 선택한다. 동일한 지연 정보(DEL)에 응답하여 제1선택부(116)과 제2선택부(137)는 각각 서로 대응되는 A출력(OUT1A 내지 OUT5A 중 하나)과 C출력(OUT1C 내지 OUT5C 중 하나)을 선택한다. 따라서 제1지연신호(SIG1_DEL)와 제2지연신호(SIG2_DEL)은 동일한 지연 값을 가진다.

제2신호(SIG2)와 제2지연신호(SIG2_DEL)가 1비트이면 하나의 단위 비트 래치부(130)를 이용하여 제2신호(SIG2)를 지연시키면 된다. 제2신호(SIG2<0:1>)가 멀티 비트의 디지털 신호이면 1비트 마다 하나의 단위 비트 래치부(130, 140)를 이용하여 제2신호(SIG2<0:1>)의 각 코드(SIG2<0>, SIG2<1>)를 지연시키면 된다. 따라서 제2신호 지연부(130, 140)는 제2신호(SIG2)의 비트 수만큼의 단위 비트 래치부(130, 140)를 포함한다.

멀티비트 제2신호(SIG2<0:1>)를 지연하려면 다수의 단위 비트 래치부(130, 140)가 필요하다. 다수의 단위 비트 래치부(130, 140)는 모두 지연 제어부(120)의 제어를 받는다. 따라서 제2신호(SIG2<0:1>)의 각 코드(SIG2<0>, SIG2<1>)가 제1신호(SIG1)와 동일하게 지연되어 제2지연신호의 각 코드(SIG2_DEL<0>, SIG2_DEL<1>)가 생성된다.

종래의 지연회로는 멀티 비트의 제2신호(SIG2<O:1>)를 지연하기 위해 지연 제어부(120)와 다수의 단위 비트 래치부(130, 140)를 구비한다. 지연제어부(120)는 다수의 플립플롭(121 내지 125)를, 각 단위 비트 래치부(130, 140)는 다수의 래치(131 내지 135)를 포함하여 면적이 크고, 제2신호(SIG2<0:1>)가 1비트 증가할 때마다 다수의 래치가 필요하여 회로 면적의 증가량도 컸다. 또한 플립플롭으로 인해 소모전력이 많고, 지연동작을 수행하지 않아도 플립플롭에 클럭(CLK)이 인가되어 의미없이 전력이 소모된다는 단점이 있다.

본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 간단한 구성으로 제1신호를 지연시킨 만큼 제2신호를 지연시키고, 지연동작을 하지 않는 동안 클럭을 공급받지 않는 지연회로를 제공하고자 하는데 그 목적이 있다.

본 발명에 따른 지연회로는, 입력된 제1신호를 지연하여 제1지연신호를 생성하는 제1신호 지연부; 상기 입력된 제1신호에 응답하여 제2신호를 저장하고, 상기 제1지연신호에 응답하여 저장된 상기 제2신호를 제2지연신호로 출력하는 제2신호 지연부를 포함할 수 있다.

상기 제2신호 지연부는, 상기 제1신호에 응답하여 입력신호를 생성하는 입력신호 생성부; 상기 제1지연신호에 응답하여 출력신호를 생성하는 출력신호 생성부; 및 상기 입력신호에 응답하여 상기 제2신호를 저장하고, 상기 출력신호에 응답하여 상기 제2신호를 제2지연신호로 출력하는 래치부를 포함할 수 있다.

지연회로는 상기 제1신호 지연부에 상기 제1신호가 입력되면 상기 제1신호 지연부에 클럭의 공급을 시작하고, 상기 제1신호 지연부가 상기 제1지연신호를 생성한 후에 상기 제1신호 지연부에 상기 클럭의 공급을 중단하는 클럭 제어부를 더 포함할 수 있다.

또한 본 발명에 따른 지연회로는, 제1신호가 활성화되면 상기 제1신호를 지연하여 제1지연신호를 활성화하는 제1신호 지연부; 상기 제1신호가 활성화될 때마다 다수의 입력신호 중 하나를 순차적으로 활성화하는 입력신호 생성부; 상기 제1지연신호가 활성화될 때마다 다수의 출력신호 중 하나를 순차적으로 활성화하는 출력신호 생성부; 상기 다수의 입력신호 중 자신에게 대응되는 상기 입력신호가 활성화되면 제2신호를 저장하고, 상기 다수의 출력신호 중 자신에게 대응되는 상기 출력신호가 활성화되면 자신에게 저장된 상기 제2신호를 제2지연신호로 출력하는 다수의 래치를 포함하는 래치부를 포함하는 제2신호 지연부를ㄴ 포함할 수 있다.

지연회로는 상기 제1신호 지연부가 상기 제1신호를 지연하여 상기 제1지연신호를 생성하는 동작을 하지 않는 구간에서는 상기 제1신호 지연부에 클럭을 공급하지 않도록 제어하는 클럭 제어부를 더 포함할 수 있다.

상기 입력신호 생성부는, 리셋신호가 인가되면 활성화된 초기값 또는 비활성화된 초기값을 저장하고, 상기 제1신호가 활성화될 때마다 자신에게 저장된 값을 쉬프팅하는 다수의 쉬프팅부; 및 상기 제1신호가 활성화될 때마다 상기 다수의 쉬프팅부에 저장된 값을 이용하여 상기 다수의 입력신호를 생성하는 제1신호 생성부를 포함할 수 있다.

상기 출력신호 생성부는, 상기 리셋신호가 인가되면 활성화된 초기값 또는 비활성화된 초기값을 저장하고, 상기 제1지연신호가 활성화될 때마다 자신에게 저장된 값을 쉬프팅하는 다수의 쉬프팅부; 상기 제1신호를 지연하여 상기 제1지연신호를 활성화하는 경우 상기 다수의 쉬프팅부에 저장된 값을 이용하여 상기 다수의 출력신호를 생성하는 제2신호 생성부; 및 상기 제1신호를 지연하지 않고 상기 제1지연신호를 활성화하는 경우 상기 제1신호를 이용하여 상기 무지연 출력신호를 생성하는 제3신호 생성부를 포함할 수 있다.

또한 상기한 목적을 달성하기 위한 본 발명에 따른 신호 지연 방법은 제1신호를 지연하여 제1지연신호를 생성하는 단계; 상기 제1신호에 응답하여 제2신호를 저장하는 단계; 상기 제1지연신호에 응답하여 저장된 상기 제2신호를 제2지연신호로 출력하는 단계를 포함한다.

본 발명에 따른 지연회로는, 제1신호에 응답하여 제2신호를 저장하고, 제1신호를 지연한 제1지연신호에 응답하여 제2신호를 제2지연신호로 전달하는 구성을 통해 제2지연신호가 제1지연신호와 비슷한 지연값을 가지도록 한다. 따라서 제2신호를 지연하는 구성이 간단하다는 장점이 있다.

또한 지연동작을 하지 않는 경우 클럭을 공급받지 않아 전류의 소모를 줄일 수 있다는 장점이 있다.

도 1은 종래 지연회로의 구성도,
도 2는 본 발명의 일실시예에 따른 지연회로의 구성도,
도 3은 본 발명에 따른 제2신호 지연부(220)의 구성도,
도 4는 본 발명에 따른 클럭 제어부(230)의 구성도,
도 5은 본 발명의 일실시예에 따른 지연회로의 구성도,
도 6은 본 발명에 따른 입력신호 생성부(520)의 구성도,
도 7은 본 발명에 따른 출력신호 생성부(530)의 구성도,
도 8은 본 발명에 따른 제2신호 지연부(540)의 구성도,
도 9는 본 발명에 따른 클럭 제어부(550)의 구성도.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.

도 2는 본 발명의 일실시예에 따른 지연회로의 구성도이다.

도 2에 도시된 바와 같이, 지연회로는, 입력된 제1신호(SIG1)를 지연하여 제1지연신호(SIG1_DEL)를 생성하는 제1신호 지연부(210), 입력된 제1신호(SIG1)에 응답하여 제2신호(SIG2)를 저장하고, 제1지연신호(SIG1_DEL)에 응답하여 저장된 제2신호(SIG2)를 제2지연신호(SIG2_DEL)로 출력하는 제2신호 지연부(220)를 포함한다. 또한 제1신호 지연부(210)에 제1신호(SIG1)가 입력되면 제1신호 지연부(210)에 클럭(CLK)의 공급을 시작하고, 제1신호 지연부(210)가 제1지연신호(SIG1_DEL)를 생성한 후에 제1신호 지연부(210)에 클럭(CLK)의 공급을 중단하는 클럭 제어부(230)를 포함한다.

제2신호(SIG2<0:1>)와 제2지연신호(SIG2_DEL<0:1>)는 1비트 또는 멀티 비트의 디지털 신호이다. 이하에서 제2신호(SIG2<0:1>)와 제2지연신호(SIG2_DEL<0:1>)가 2비트의 디지털 신호인 경우에 대해 설명한다. 또한 신호를 지연시킨다는 것은 어떤 신호가 활성화 또는 비활성화되는 시점을 늦춘다는 것을 의미한다.

이하 도 2를 참조하여 지연회로의 동작에 대해 설명한다.

제1신호 지연부(210)는 지연정보(DEL)에 응답하여 제1신호(SIG1)를 소정의 지연 값(이하 '제1지연값')만큼 지연시켜 제1지연신호(SIG1_DEL)를 생성한다. 제1신호 지연부(210)의 구성 및 동작은 종래의 제1신호 지연부(110)의 구성 및 동작과 동일하다. 도 2에서 '제1지연값'은 0 내지 5클럭 사이의 값을 갖는다. '제1지연값'의 범위를 증가시키기 위해서는 제1신호 지연부(210)에 포함된 플립플롭의 개수를 증가시키면 된다.

제2신호 지연부(220)는 '제1지연값'이 0이 아니면(무지연 신호(DEL0)가 비활성화(로우)됨) 제1신호(SIG1)에 응답하여 제2신호(SIG2<0:1>)를 저장하고, 제1지연신호(SIG1_DEL)에 응답하여 자신에게 저장되었던 제2신호(SIG2<0:1>)를 제2지연신호(SIG2<0:1>)로 전달한다.

여기서 제2신호(SIG2<0:1>)가 인가되는 시점부터 제2신호(SIG2<0:1>)가 제2지연 신호(SIG2_DEL<0:1>)로 전달되는 시점까지가 제2신호 지연부(220)가 제2신호(SIG2<0:1>)를 지연시킨 지연 값(이하 '제2지연값')이 된다.

제1신호(SIG1)와 제2신호(SIG2<0:1>)는 동시에 인가된다. 또한 제1지연신호(SIG1_DEL)에 응답하여 제2신호(SIG2<0:1>)가 제2지연신호(SIG2_DEL<0:1>)로 전달되므로, 제1지연신호(SIG1_DEL)와 제2지연신호(SIG2_DEL<0:1>)가 활성화되는 시점은 거의 동일하다. 따라서 '제2지연값'은 '제1지연값'과 거의 동일하다.

'제1지연값'이 0클럭인 경우(무지연 신호(DEL0)가 활성화(하이)됨)에는 제2신호(SIG2<0:1>)를 저장하지 않고 바로 제2지연신호(SIG2_DEL<0:1>)로 전달한다. 따라서 이러한 경우에도 '제1지연값'과 '제2지연값'은 거의 동일하다.

클럭 제어부(230)는 제1신호(SIG1)가 활성화되는 시점부터 클럭소스(미도시)에서 생성된 예비 클럭(PRE_CLK)을 클럭(CLK)로 전달하고, 제1지연신호(SIG1_DEL)가 활성화되면 예비 클럭(PRE_CLK)을 클럭(CLK)으로 전달하지 않는다. 즉 제1신호 지연부(210)가 제1신호(SIG1)를 지연하는 동작을 수행하는 동안만 제1신호 지연부(210)에 공급되는 클럭(CLK)이 토글한다.

도 3은 본 발명에 따른 제2신호 지연부(220)의 구성도이다.

도 3에 도시된 바와 같이, 제2신호 지연부(220)는 제1신호(SIG1)에 응답하여 제2신호의 각 코드값(SIG2<0>, SIG2<1>)를 저장하고, 제1지연신호(SIG1_DEL)에 응답하여 저장된 제2신호의 각 코드값(SIG2<0>, SIG2<1>)을 제2지연신호의 각 코드값(SIG2_DEL<0>, SIG2_DEL<1>)으로 전달하는 다수의 단위 비트 래치부(310, 320)를 포함한다.

이하 제1단위 비트 래치부(310)의 구성 및 동작에 대해 설명한다.

제1단위 비트 래치부(310)는 제1코드(SIG2<0>)를 지연하여 제1지연코드(SIG2_DEL<0>)를 생성한다. '제1지연값'이 0이 아닌 경우 무지연 신호(DEL0)가 비활성화(로우)되므로 무지연 게이트(314)는 닫힌다. 이 경우 제1신호(SIG1)의 활성화(하이)구간에서 지연 게이트(311)가 열리고, 제1코드(SIG2<0>)가 제1래치(312)에 저장된다.

제1신호(SIG1)가 인가된 시점으로부터 '제1지연값'만큼의 시간이 지나면 제1지연신호(SIG1_DEL)가 활성화된다. 제1지연신호(SIG1_DEL)에 응답하여 출력 게이트(313)가 열리고 제1래치(312)에 저장되었던 제1코드(SIG2<0>)가 제2래치(315)에 저장되고 제1지연코드(SIG2_DEL<0>)로 출력된다. 제2래치(315)는 제1지연코드(SIG2_DEL<0>)가 현재값을 유지하도록 한다. 이를 통해 제1코드(SIG2<0>)는 '제2지연값'만큼 지연된다. 또한 '제2지연값'은 '제1지연값'과 거의 동일한 값을 가지게 된다.

'제1지연값'이 0인 경우 무지연 신호(DEL0)가 활성화(하이)되므로 지연 게이트(311)는 닫힌다. 이 경우 제1신호(SIG1)의 활성화(하이)구간에서 무지연 게이트(314)가 열리고, 제1코드(SIG2<0>)는 저장되지 않고 즉시 제1지연코드(SIG2_DEL<0>)로 출력된다. 따라서 '제2지연값'도 0이 된다.

제2단위 비트 래치부(320)는 제1단위 비트 래치부(310)와 동일한 구성을 가지며 동일한 동작을 통해 제2코드(SIG2<1>)를 지연시켜 제2지연코드(SIG2_DEL<1>)를 생성한다.

참고로 제2신호(SIG2<0:1>)의 비트 수가 증가하면 1비트당 단위 비트 래치부(310, 320)를 하나씩 증가시키면 된다.

도 4는 본 발명에 따른 클럭 제어부(230)의 구성도이다.

제1신호(SIG1)가 RS래치(401)의 셋입력(S)으로 인가되면 RS래치(401)의 부출력(Q')인 클럭 인에이블 신호(CLK_EN)가 활성화(하이)된다. 클럭 인에이블 신호(CLK_EN)가 활성화(하이)된 구간에서 앤드 게이트(402)는 예비 클럭(PRE_CLK)을 클럭(CLK)으로 전달한다.

제1지연신호(SIG1_DEL) 또는 리셋신호(RST)가 인가되면 RS래치(401)의 리셋입력(R)이 활성화되어 클럭 인에이블 신호(CLK_EN)가 비활성화(로우)된다. 클럭 인에이블 신호(CLK_EN)가 비활성화(로우)된 구간에서 앤드 게이트(402)는 예비 클럭(PRE_CLK)을 클럭(CLK)로 전달하지 않으므로 클럭(CLK)은 토글하지 않는다.

따라서 클럭 제어부(230)는 제1신호(SIG1)가 제1신호 지연부(210)에 지연되는 구간 동안에만 제1신호 지연부(210)에 공급되는 클럭(CLK)이 토글하도록 한다.

이하에서 본 발명에 따른 지연회로가 메모리 장치에서 커맨드(command)와 어드레스(address)의 레이턴시(latency)를 조절하기 위한 회로(이하 '레이턴시 조절회로')에 적용된 경우에 대해 설명한다. 이하에서 커맨드는 제1신호(SIG1)에 대응되고, 어드레스는 제2신호(SIG2)에 대응되고, '제1지연값' 및 '제2지연값'은 '레이턴시'에 대응된다.

'레이턴시 조절회로'(도 2)의 동작은 다음과 같다. 제1신호 지연부(210)는 지연정보(DEL)에 따라 커맨드(SIG1)의 '레이턴시'를 조절한다. 메모리 장치는 어드레스(SIG2<0:1>)에 의해 지정된 메모리 셀에 커맨드(SIG1)에 의한 동작(예를 들어 라이트 동작)을 수행해야 하므로 어드레스(SIG2<0:1>)의 '레이턴시'도 커맨드(SIG1)와 동일하게 조절되어야 한다. 이를 위해 제2신호 지연부(220)는 커맨드(SIG1)인가 되면 어드레스(SIG2<0:1>)를 저장하고, 지연된 커맨드(SIG1_DEL)가 인가되면 어드레스(SIG2<0:1>)를 지연된 어드레스(SIG2_DEL<0:1>)로 출력한다. 따라서 상술한 바와 같이 어드레스(SIG2<0:1>)의 '레이턴시'도 커맨드(SIG1)의 '레이턴시'와 거의 동일하게 조절된다.

본 발명의 경우 제2신호(SIG2)을 '제1지연값'만큼 지연시키기 제1신호(SIG1)와 제1지연신호(SIG1_DEL)를 직접 이용하여 제2신호(SIG2<0:1>)를 '제1지연값' 동안 저장하였다가 제2지연신호(SIG2_DEL<0:1>)로 출력함으로써 제2신호(SIG2<0:1>)를 지연시킨다. 따라서 지연 제어부(120)가 필요하지 않다. 또한 단위 비트 래치부(310, 320)는 2개의 래치와 수개의 논리 게이트를 포함하므로 종래의 단위 비트 래치부(130, 140)에 비해 포함하는 래치의 수와 논리 게이트의 수가 훨씬 적다. 즉 종래와 달리 제2신호(SIG2<0:1>)를 지연시키기 위해 다수의 플립플롭가 필요없고, 제2신호의 각 비트(SIG2<0>, SIG2<1>)당 필요로 하는 래치 및 논리 게이트의 개수도 훨씬 적다. 따라서 회로가 차지하는 면적이 많이 줄어드는 장점이 있다.

또한 제2신호 지연부(220)가 플립플롭을 포함하지 않고, 제1신호 지연부(210)의 플립플롭에도 제1신호(SIG1)를 지연시키는 동작을 하는 동안에만 토글하는 클럭(CLK)을 공급하므로 전력소모가 많이 줄어든다는 장점이 있다.

도 5은 본 발명의 일실시예에 따른 지연회로의 구성도이다.

도 5의 지연회로의 경우 제1신호(SIG1)와 제2신호(SIG2<0:1>)가 활성화되고 '제1지연값'이 지나기 전에 다시 제1신호(SIG1)와 제2신호(SIG2<0:1>가 활성화되는 경우 사용될 수 있는 지연회로이다. 즉 연속적으로 활성화되는 제1신호(SIG1)와 제2신호(SIG2<0:1>)를 지연시키기 위한 회로이다.

도 1의 지연회로의 경우 제1신호(SIG1)와 제2신호(SIG2<0:1>가 활성화되고 '제1지연값'이 지나기 전에 다시 제1신호(SIG1)와 제2신호(SIG2<0:1>가 활성화되면 먼저 활성화된 제2신호(SIG2<0:1>)가 제2지연신호(SIG2_DEL<0:1>)로 전달되지 못하고 나중에 활성화된 제2신호(SIG2<0:1>)의 값으로 바뀌어 버리므로 오류가 발생한다.

도 5에 도시된 바와 같이, 지연회로는, 제1신호(SIG1)가 활성화되면 제1신호(SIG1)를 지연하여 제1지연신호(SIG1_DEL)를 활성화하는 제1신호 지연부(510), 제1신호(SIG1)가 활성화될 때마다 다수의 입력신호(IN<0:2>) 중 하나를 순차적으로 활성화하는 입력신호 생성부(520), 제1지연신호(SIG1_DEL)가 활성화될 때마다 다수의 출력신호(OUT<0:2>) 중 하나를 순차적으로 활성화하는 출력신호 생성부(530), 다수의 입력신호(IN<0:2>) 중 자신에게 대응되는 입력신호(IN<0:2>)가 활성화되면 제2신호(SIG2<0:1>)를 저장하고, 다수의 출력신호(OUT<0:2>) 중 자신에게 대응되는 출력신호(OUT<0:2>)가 활성화되면 자신에게 저장된 제2신호(SIG2<0:1>)를 제2지연신호(SIG2_DEL<0:1>)로 다수의 래치부(540)를 포함한다. 또한 제1신호 지연부(510)가 제1신호(SIG1)를 지연하여 제1지연신호(SIG1_DEL)를 생성하는 동작을 하지 않는 구간에서는 제1신호 지연부(510)에 클럭(CLK)을 공급하지 않도록 제어하는 클럭 제어부(550)를 포함한다.

이하 지연회로의 각 구성(510, 520, 530, 540, 550)에 대해 설명하고, 이를 이용해 지연회로 전체의 동작에 대해 설명한다.

제1신호 지연부(510)는 제1신호(SIG1)가 활성화될 때마다 제1신호(SIG1)를 지연하여 제1지연신호(SIG1_DEL)를 생성한다. 제1신호(SIG1)가 활성화될 때마다 다른 '제1지연값'으로 지연하기 위해 제1신호(SIG1)가 활성화될 때마다 다른 지연정보(DEL)가 입력될 수 있다. 제1신호 지연부(510)의 구성 및 동작은 종래의 제1신호 지연부(110)와 동일하다.

도 6은 본 발명에 따른 입력신호 생성부(520)의 구성도이다.

도 6에 도시된 바와 같이, 입력신호 생성부(520)는, 다수의 쉬프팅부(601, 602, 603) 및 제1신호 생성부(604)를 포함한다.

다수의 쉬프팅부(601, 602, 603, 보통 디플립플롭)는 제1신호(SIG1)가 활성화될 때마다 자신에게 저장된 값을 쉬프팅하여 다수의 예비 입력신호(PRE_IN1<0:2>) 중 하나를 순차적으로 활성화('1')한다. 이때 쉬프팅 동작은 제1신호(SIG1)가 비활성화 구간으로 들어가는 지점(이하 '비활성화 엣지')에서 이루어진다. 다수의 쉬프팅부(601, 602, 603) 출력이 예비 입력신호(PRE_IN1<0>, PRE_IN<1>, PRE_IN<2>)가 된다.

제1신호 생성부(604)는 제1신호(SIG1)가 활성화될 때마다 다수의 예비 입력신호(PRE_IN1<0:2>)를 다수의 입력신호(IN1<0:2>)로 전달한다. 이때 전달동작은 제1신호(SIG1)가 활성화 구간으로 들어가는 지점(이하 '활성화 엣지')에서 이루어진다.

'제1지연값'이 0이 아닌 경우 무지연 신호(DEL0)가 비활성화(로우)된다. 제1신호(SIG1)의 첫번째 '활성화 엣지'에서 리셋신호(RST)에 응답하여 다수의 예비 입력신호(PRE_IN<0:2>)는 (1, 0, 0)이 된다. 제1신호(SIG1)의 첫번째 '활성화 엣지'에서 입력신호(IN<0:2>)는 (1, 0, 0)이 된다. 제1신호(SIG1)의 첫번째 '비활성화 엣지'에서 다수의 쉬프팅부(601, 602, 603)는 자신에게 저장된 값을 쉬프팅하므로 다수의 예비 입력신호(PRE_IN<0:2>)는 (0, 1, 0)이 된다.

제1신호(SIG1)의 두번째 '활성화 엣지'에서 입력신호(IN<0:2>)는 (0, 1, 0)이 된다. 제1신호(SIG1)의 두번째 '비활성화 엣지'에서 다수의 쉬프팅부(601, 602, 603)는 자신에게 저장된 값을 쉬프팅하므로 다수의 예비 입력신호(PRE_IN<0:2>)는 (0, 0, 1)이 된다.

제1신호(SIG1)의 세번째 '활성화 엣지'에서 입력신호(IN<0:2>)는 (0, 0, 1)이 된다. 제1신호(SIG1)의 세번째 '비활성화 엣지'에서 다수의 쉬프팅부(601, 602, 603)는 자신에게 저장된 값을 쉬프팅하므로 다수의 예비 입력신호(PRE_IN<0:2>)는 (1, 0, 0)이 된다.

'제1지연값'이 0인 경우 무지연 신호(DEL0)가 활성화되므로 다수의 입력신호(IN<0:2>)는 모두 비활성화(0, 0, 0)된다.

도 7은 본 발명에 따른 출력신호 생성부(530)의 구성도이다.

도 7에 도시된 바와 같이, 출력신호 생성부(530)는, 다수의 쉬프팅부(701, 702, 703), 제2신호 생성부(704) 및 제3신호 생성부(705)를 포함한다.

다수의 쉬프팅부(601, 602, 603, 보통 디플립플롭)는 제1지연신호(SIG1_DEL)가 활성화될 때마다 자신에게 저장된 값을 쉬프팅하여 다수의 예비 출력신호(PRE_OUT1<0:2>) 중 하나를 순차적으로 활성화('1')한다. 이때 쉬프팅 동작은 제1지연신호(SIG1)가 비활성화 구간으로 들어가는 지점(이하 '비활성화 엣지')에서 이루어진다. 다수의 쉬프팅부(701, 702, 703) 출력이 예비 출력신호(PRE_OUT1<0>, PRE_OUT<1>, PRE_OUT<2>)가 된다.

제1신호 생성부(704)는 제1지연신호(SIG1_DEL)가 활성화될 때마다 다수의 예비 출력신호(PRE_OUT1<0:2>)를 다수의 출력신호(OUT1<0:2>)로 전달한다. 이때 전달동작은 제1지연신호(SIG1_DEL)가 활성화 구간으로 들어가는 지점(이하 '활성화 엣지')에서 이루어진다.

'제1지연값'이 0이 아닌 경우 무지연 신호(DEL0)가 비활성화(로우)된다. 제1신호(SIG1)의 첫번째 '활성화 엣지'에서 리셋신호(RST)에 응답하여 다수의 예비 출력신호(PRE_OUT<0:2>)는 (1, 0, 0)이 된다. 제1지연신호(SIG1_DEL)의 첫번째 '활성화 엣지'에서 출력신호(OUT<0:2>)는 (1, 0, 0)이 된다. 제1지연신호(SIG1_DEL)의 첫번째 '비활성화 엣지'에서 다수의 쉬프팅부(701, 702, 703)는 자신에게 저장된 값을 쉬프팅하므로 다수의 예비 출력신호(PRE_OUT<0:2>)는 (0, 1, 0)이 된다.

제1지연신호(SIG1_DEL)의 두번째 '활성화 엣지'에서 출력신호(OUT<0:2>)는 (0, 1, 0)이 된다. 제1지연신호(SIG1_DEL)의 두번째 '비활성화 엣지'에서 다수의 쉬프팅부(701, 702, 703)는 자신에게 저장된 값을 쉬프팅하므로 다수의 예비 출력신호(PRE_OUT<0:2>)는 (0, 0, 1)이 된다.

제1지연신호(SIG1_DEL)의 세번째 '활성화 엣지'에서 출력신호(OUT<0:2>)는 (0, 0, 1)이 된다. 제1지연신호(SIG1_DEL)의 세번째 '비활성화 엣지'에서 다수의 쉬프팅부(701, 702, 703)는 자신에게 저장된 값을 쉬프팅하므로 다수의 예비 출력신호(PRE_OUT<0:2>)는 (1, 0, 0)이 된다.

'제1지연값'이 0인 경우 무지연 신호(DEL0)가 활성화되므로 다수의 출력신호(OUT<0:2>)는 모두 비활성화(0, 0, 0)된다. 이 경우 제1신호(SIG1)가 활성화된 구간에서 무지연 출력신호(NOUT)가 활성화된다.

도 8은 본 발명에 따른 제2신호 지연부(540)의 구성도이다.

도 8에 도시된 바와 같이, 제2신호 지연부(540)는, 다수의 래치부(810, 820, 830), 무지연 출력부(840), 지연 출력부(850)를 포함한다.

제1래치부(810)는 자신에게 대응되는 입력신호(IN<0>)가 활성화되었을 때 입력된 제2신호(SIG2<0:1>)를 저장하고, 자신에게 대응되는 출력신호(OUT<0>)가 활성화되었을 때 저장된 제2신호(SIG2<0:1>)를 제2지연신호(SIG2<0:1>)로 출력한다. 좀더 자세히 입력신호(IN<0:2>)가 (1, 0, 0)이 되면(IN<0>가 활성화) 입력 게이트(811, 812)가 열리고, 제2신호(SIG2<0:1>)가 지연 래치(812, 815)에 저장된다. 그 후 출력신호(OUT<0:2>)가 (1, 0, 0)이 되면(OUT<0>가 활성화) 출력 게이트(813, 816)가 열리고, 지연 래치(812, 815)에 저장되었던 제2신호(SIG2<0:1>)가 지연 출력부(850)에서 저장되고, 제2지연신호(SIG2_DEL<0:2>)로 출력된다.

제2래치부(820)는 입력신호(IN<0:2>)가 (0, 1, 0)이 되면 제2신호(SIG2<0:1>)를 저장하고, 출력신호(OUT<0:2>)가 (0, 1, 0)이 되면 저장된 제2지연신호(SIG2<0:1>)를 제2지연신호(SIG2<0:1>)로 출력한다.

제3래치부(830)는 입력신호(IN<0:2>)가 (0, 0, 1)이 되면 제2신호(SIG2<0:1>)를 저장하고, 출력신호(OUT<0:2>)가 (0, 0, 1)이 되면 저장된 제2지연신호(SIG2<0:1>)를 제2지연신호(SIG2<0:1>)로 출력한다. 이때 제2신호(SIG2<0:1>)를 '제1지연값'만큼 지연하는 원리는 도 4와 동일하다.

다수의 래치부(810, 820, 830)를 구비하는 경우 제1신호(SIG1)가 여러번 활성화되고, 제1신호(SIG1)가 활성화될 때마다 새로운 제2신호(SIG2<0:1>)가 입력되는 경우 제2신호(SIG2<0:1>)를 자신과 함께 활성화된 제1신호(SIG1)가 지연된 만큼 지연하여 출력한다.

도 9는 본 발명에 따른 클럭 제어부(550)의 구성도이다.

도 9에 도시된 바와 같이, 클럭 제어부(550)는, 신호 매치부(910) 및 클럭 인에이블부(920)를 포함한다.

도 5의 지연회로의 경우 제1신호(SIG1)가 활성화될 때마다 다수의 예비 입력신호(PRE_IN<0:2>)의 값이 변경된다. 또한 제1지연신호(SIG1_DEL)가 활성화될 때마다 다수의 예비 출력신호(PRE_OUT<0:2>)의 값이 변경된다. 이때 다수의 예비 입력신호(PRE_IN<0:2>)와 다수의 예비 출력신호(PRE_OUT<0:2>)는 같은 값(1, 0, 0)에서 시작하므로 두 신호(PRE_IN<0:2>, PRE_OUT<0:2>)의 값이 같아지면, 제1신호(SIG1)의 지연이 완료되었다는 것을 의미한다. 따라서 신호 매치부(910)에서는 다수의 예비 입력신호(PRE_IN<0:2>)와 다수의 예비 출력신호(PRE_OUT<0:2>)는 같은 값을 가지는 여부를 검출하여 매치 신호(FIFOMATCH)를 활성화한다.

클럭 인에이블부(920)는 도 4의 클럭 제어부(230)와 구성 및 동작이 동일하다. 다만 클럭(CLK)을 차단하기 위한 신호로 제1지연신호(SIG1_DEL) 대신 매치 신호(FIFOMATCH)를 사용한다. 즉 첫번째 활성화된 제1신호(SIG1)에 응답하여 제1신호 지연부(210)에 공급되는 클럭(CLK)이 토글하기 시작하고, 리셋신호(RST) 또는 매치 신호(FIFOMATCH)가 활성화되면 제1신호 지연부(510)에 공급되는 클럭(CLK)이 토글을 중단한다.

이하 도 5 내지 도 9를 참조하여 본 발명에 따른 지연회로(도 5)의 동작에 대해 설명한다.

첫번째로 제1신호(SIG1)가 활성화되면, '활성화 엣지'에서 클럭 제어부(550)에 의해 예비클럭(PRE_CLK)가 클럭(CLK)으로 전달되어 제1신호 지연부(510)에 공급되는 클럭(CLK)이 토글을 시작한다. 또한 '활성화 엣지'에서 입력신호 생성부(520)는 다수의 입력신호(IN<0:2>)를 (1, 0, 0)로 생성한다(다수의 예비 입력신호(PRE_IN<0:2>의 값이 (1, 0, 0)이 됨). 그러면 제1입력신호(IN<0>)에 대응되는 제1래치부(810)가 활성화되므로 첫번째로 활성화된 제1신호(SIG1)와 함께 입력된 제2신호(SIG2<0:1>)가 제2신호 지연부(540)의 제1래치부(810)에 저장된다. '비활성화 엣지'에서 다수의 예비 입력신호(PRE_IN<0:2>)의 값이 (0, 1, 0)로 변경된다.

두번째로 제1신호(SIG1)가 활성화되면, '활성화 엣지'에서 입력신호 생성부(520)는 다수의 입력신호(IN<0:2>)를 (0, 1, 0)로 생성한다. 그러면 제2입력신호(IN<1>)에 대응되는 제2래치부(820)가 활성화되므로 두번째로 활성화된 제1신호(SIG1)와 함께 입력된 제2신호(SIG2<0:1>)가 제2신호 지연부(540)의 제2래치부(820)에 저장된다. '비활성화 엣지'에서 다수의 예비 입력신호(PRE_IN<0:2>)의 값이 (0, 0, 1)이 된다.

두번째로 제1신호(SIG1)가 활성화되고 나서 첫번째로 활성화된 제1신호(SIG1)가 지연되어 첫번째로 제1지연신호(SIG1_DEL)가 활성화된다고 하자. 첫번째 제1지연신호(SIG1_DEL)의 '활성화 엣지'에서 출력신호 생성부(530)는 다수의 출력신호(OUT<0:2>)를 (1, 0, 0)로 생성한다(다수의 예비 출력신호(PRE_IN<0:2>의 값이 (1, 0, 0)이 됨). 그러면 제1출력신호(OUT<0>)에 대응되는 제1래치부(810)에 저장되었던 제2신호(SIG2<0:1>)가 제2지연신호(SIG2_DEL<0:1>)로 출력된다. 이때 출력된 제2지연신호(SIG2_DEL<0:1>)는 첫번째로 활성화된 제1지연신호(SIG1_DEL)와 같은 지연값을 가진다. 첫번째 제1지연신호(SIG1_DEL)의 '비활성화 엣지'에서 다수의 예비 출력신호(PRE_IN<0:2>)의 값이 (0, 1, 0)로 변경된다.

두번째로 활성화된 제1신호(SIG1)가 지연되어 두번째로 제1지연신호(SIG1_DEL)가 활성화되면, 두번째 제1지연신호(SIG1_DEL)의 '활성화 엣지'에서 출력신호 생성부(530)는 다수의 출력신호(OUT<0:2>)를 (0, 1, 0)로 생성한다. 그러면 제2출력신호(OUT<1>)에 대응되는 제2래치부(820)에 저장되었던 제2신호(SIG2<0:1>)가 제2지연신호(SIG2_DEL<0:1>)로 출력된다. 이때 출력된 제2지연신호(SIG2_DEL<0:1>)는 두번째로 활성화된 제1지연신호(SIG1_DEL)와 같은 지연값을 가진다. 두번째 제1지연신호(SIG1_DEL)의 '비활성화 엣지'에서 다수의 예비 출력신호(PRE_IN<0:2>)의 값이 (0, 0, 1)로 변경된다.

다수의 예비 입력신호(PRE_IN<0:2>)와 다수의 예비 출력신호(PRE_IN<0:2>)의 값이 (0, 0, 1)로 같아지면 매치 신호(FIFOMATCH)가 활성화되고, 클럭 제어부(550)에 의해 제1신호 지연부(510)에 공급되는 클럭(CLK)의 토글이 중단된다.

도 5의 지연회로의 경우 도 2의 지연회로의 장점을 그대로 가지면서 연속으로 활성화되는 제1신호(SIG1)마다 입력되는 제2신호(SIG2<0:1>)를 제1신호(SIG1)가 지연된만큼 지연시킬 수 있다는 장점이 있다.

본 발명에 따른 지연회로가 메모리 장치에서 커맨드(command)와 어드레스(address)의 레이턴시(latency)를 조절하기 위한 회로(이하 '레이턴시 조절회로')에 적용된 경우 1회 이상 활성화되는 제1신호(SIG1)는 연속으로 입력되는 커맨드에 해당하고, 제2신호(SIG<0:1>)는 커맨드가 활성화될 때마다 입력되는 서로 다른 어드레스에 해당한다. 이하의 동작은 상술한 바와 동일하다.

도 2 내지 도 4를 참조하여 본 발명에 따른 신호 지연 방법에 대해 설명한다.

본 발명에 따른 신호 지연 방법은, 제1신호(SIG1)를 지연하여 제1지연신호(SIG1_DEL)를 생성하는 단계, 제1신호(SIG1)에 응답하여 제2신호(SIG2<0:1>)를 저장하는 단계, 제1지연신호(SIG1_DEL)에 응답하여 저장된 제2신호(SIG2<0:1>)를 제2지연신호(SIG2_DEL<0:1>)로 출력하는 단계를 포함한다.

지연회로가 메모리 장치의 '레이턴시 조절회로' 적용되는 경우 제1신호(SIG1)는 커맨드이고, 제2신호(SIG2<0:1>)는 어드레스이고, 제1신호(SIG1)를 지연하여 제1지연신호(SIG1_DEL)를 생성하는 단계는, 제1신호(SIG1)를 레이턴시만큼 지연하여 제1지연신호(SIG1_DEL)를 생성한다.

자세한 동작은 도 2 내지 도 4에서 상술한 바와 동일하다.

본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.

Claims (16)

1. 입력된 제1신호를 지연하여 제1지연신호를 생성하는 제1신호 지연부;
   상기 입력된 제1신호에 응답하여 제2신호를 저장하고, 상기 제1지연신호에 응답하여 저장된 상기 제2신호를 제2지연신호로 출력하는 제2신호 지연부
   를 포함하는 지연회로.
   
2. 제 1항에 있어서,
   상기 제1신호는 커맨드이고, 상기 제2신호는 어드레스인 지연회로.
   
3. 제 2항에 있어서,
   상기 제1신호 지연부는 상기 제1신호를 레이턴시만큼 지연하여 상기 제1지연신호를 생성하는 지연회로.
   
4. 제 1항에 있어서,
   상기 제2신호와 상기 제2지연신호는 멀티 비트 신호인 지연회로.
   
5. 제 4항에 있어서,
   상기 제1신호 지연부가 상기 제1신호를 지연하지 않고 상기 제1지연신호를 생성하는 경우, 상기 제2신호 지연부는 상기 제2신호를 저장하지 않고 상기 제2지연신호로 출력하는 지연회로.
   
6. 제 1항에 있어서,
   상기 제1신호 지연부에 상기 제1신호가 입력되면 상기 제1신호 지연부에 클럭의 공급을 시작하고, 상기 제1신호 지연부가 상기 제1지연신호를 생성한 후에 상기 제1신호 지연부에 상기 클럭의 공급을 중단하는 클럭 제어부를 더 포함하는 지연회로.
   
7. 제1신호가 활성화되면 상기 제1신호를 지연하여 제1지연신호를 활성화하는 제1신호 지연부;
   상기 제1신호가 활성화될 때마다 다수의 입력신호 중 하나를 순차적으로 활성화하는 입력신호 생성부;
   상기 제1지연신호가 활성화될 때마다 다수의 출력신호 중 하나를 순차적으로 활성화하는 출력신호 생성부;
   상기 다수의 입력신호 중 자신에게 대응되는 상기 입력신호가 활성화되면 제2신호를 저장하고, 상기 다수의 출력신호 중 자신에게 대응되는 상기 출력신호가 활성화되면 자신에게 저장된 상기 제2신호를 제2지연신호로 출력하는 다수의 래치부를 포함하는 제2신호 지연부
   를 포함하는 지연회로.
   
8. 제 7항에 있어서,
   상기 제1신호는 커맨드이고, 상기 제2신호는 어드레스인 지연회로.
   
9. 제 7항에 있어서,
   상기 제1신호 지연부는 상기 제1신호를 레이턴시만큼 지연하여 상기 제1지연신호를 생성하는 지연회로.
   
10. 제 7항에 있어서,
    상기 제1신호 지연부가 상기 제1신호를 지연하지 않고 상기 제1지연신호를 활성화하는 경우, 상기 입력신호 생성부는 상기 다수의 입력신호를 활성화하지 않고, 상기 출력신호 생성부는 상기 다수의 출력신호를 활성화하지 않고, 무지연 출력신호를 활성화하고, 상기 래치부는 상기 제2신호를 저장하지 않고 상기 무지연 출력신호에 응답하여 상기 제2신호를 상기 제2지연신호로 출력하는 지연회로.
    
11. 제 7항에 있어서,
    상기 제1신호 지연부가 상기 제1신호를 지연하여 상기 제1지연신호를 생성하는 동작을 하지 않는 구간에서는 상기 제1신호 지연부에 클럭을 공급하지 않도록 제어하는 클럭 제어부를 더 포함하는 지연회로.
    
12. 제 7항에 있어서,
    상기 입력신호 생성부는,
    리셋신호가 인가되면 활성화된 초기값 또는 비활성화된 초기값을 저장하고, 상기 제1신호가 활성화될 때마다 자신에게 저장된 값을 쉬프팅하는 다수의 쉬프팅부; 및
    상기 제1신호가 활성화될 때마다 상기 다수의 쉬프팅부에 저장된 값을 이용하여 상기 다수의 입력신호를 생성하는 제1신호 생성부
    를 포함하는 지연회로.
    
    
13. 제 12항에 있어서,
    상기 출력신호 생성부는,
    상기 리셋신호가 인가되면 활성화된 초기값 또는 비활성화된 초기값을 저장하고, 상기 제1지연신호가 활성화될 때마다 자신에게 저장된 값을 쉬프팅하는 다수의 쉬프팅부;
    상기 제1신호를 지연하여 상기 제1지연신호를 활성화하는 경우 상기 다수의 쉬프팅부에 저장된 값을 이용하여 상기 다수의 출력신호를 생성하는 제2신호 생성부; 및
    상기 제1신호를 지연하지 않고 상기 제1지연신호를 활성화하는 경우 상기 제1신호를 이용하여 상기 무지연 출력신호를 생성하는 제3신호 생성부
    를 포함하는 지연회로
    
14. 제 7항에 있어서,
    상기 제2신호와 상기 제2지연신호는 멀티 비트 신호인 지연회로.
    
15. 제1신호를 지연하여 제1지연신호를 생성하는 단계;
    상기 제1신호에 응답하여 제2신호를 저장하는 단계;
    상기 제1지연신호에 응답하여 저장된 상기 제2신호를 제2지연신호로 출력하는 단계
    를 포함하는 신호 지연 방법.
    
16. 제 15항에 있어서,
    상기 제1신호는 커맨드이고, 상기 제2신호는 어드레스이고, 상기 제1신호를지연하여 상기 제1지연신호를 생성하는 단계는, 상기 제1신호를 레이턴시만큼 지연하여 상기 제1지연신호를 생성하는 신호 지연 방법.

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