KR20110134159A - Method for processing the image data, the image sensor and image data processor system using the method - Google Patents

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Abstract

PURPOSE: An image data processing method, an image sensor using the same, and an image data processing system are provided to support a normal sampling mode and a 1/N sub sampling without modifying a circuit of a data processing device. CONSTITUTION: A sample and hold array(140) includes a plurality of latch circuits. A two-channel transmission line block(150) connects the output image data of the latch circuits to four transmission lines. A horizontal address generator(160) generates a first channel selection control signal and a second channel selection control signal which control the opening and closing of a plurality of switches.

Description

영상데이터처리방법, 상기 영상데이터처리방법을 이용하는 이미지센서 및 영상데이터처리시스템{Method for processing the Image data, the Image sensor and image data processor system using the method} Image data processing method, an image sensor and an image data processing system using the image data processing method

본 발명은 영상신호처리방법에 관한 것으로, 특히 멀티채널을 이용하여 영상데이터를 처리할 때 정상샘플링모드 및 1/N서브샘플링모드를 모두 지원하는 영상데이터처리방법에 관한 것이다. The present invention relates to a video signal processing method, and more particularly, to a video data processing method that supports both a normal sampling mode and a 1 / N subsampling mode when processing video data using a multi-channel.

CMOS 이미지센서는 포토다이오드를 구비하는 단위 이미지센서에 인가되는 영상신호를 전기신호로 변환하는 기능을 수행한다. CMOS 이미지센서의 해상도는 내장된 단위 이미지센서의 숫자에 의해 결정되는데 최근 해상도를 늘리기 위하여 단위 이미지센서의 개수는 늘어나는 추세이다. 또한 높은 해상도를 요구하는 한편 빠른 데이터 처리시간을 요구하고 있기 때문에, 복수 개의 단위 이미지센서에서 검출된 영상신호를 순차적으로 읽어 저장하는데 필요한 시간이 오히려 감소하고 있다. 데이터의 처리시간을 감소시키기 위해서는 하나의 채널이 아닌 복수 개의 채널을 이용하는 것이 바람직하다. 경우에 따라서는 해상도를 감소시키더라도 영상데이터의 크기를 감소시키고자하는 서브샘플링도 요구된다. The CMOS image sensor converts an image signal applied to a unit image sensor having a photodiode into an electrical signal. The resolution of CMOS image sensors is determined by the number of built-in unit image sensors. Recently, the number of unit image sensors is increasing to increase the resolution. In addition, since high resolution and fast data processing time are required, time required for sequentially reading and storing video signals detected by a plurality of unit image sensors is rather reduced. In order to reduce the processing time of data, it is preferable to use a plurality of channels instead of one channel. In some cases, subsampling is also required to reduce the size of the image data even if the resolution is reduced.

본 발명이 해결하고자 하는 기술적과제는, 정상샘플링모드 및 1/N서브샘플링을 지원하는 이미지센서를 제공하는데 있다. The technical problem to be solved by the present invention is to provide an image sensor that supports the normal sampling mode and 1 / N subsampling.

본 발명이 해결하고자 하는 다른 기술적과제는, 정상샘플링모드 및 1/N서브샘플링을 지원하는 영상데이터처리방법을 제공하는데 있다. Another technical problem to be solved by the present invention is to provide a video data processing method that supports the normal sampling mode and 1 / N sub-sampling.

본 발명이 해결하고자 하는 또 다른 기술적과제는, 정상샘플링모드 및 1/N서브샘플링을 지원하는 영상데이터처리시스템을 제공하는데 있다. Another technical problem to be solved by the present invention is to provide an image data processing system that supports the normal sampling mode and 1 / N subsampling.

상기 기술적과제를 이루기 위한 본 발명에 따른 이미지센서는, 정상샘플링모드 및 1/N 샘플링모드를 모두 지원하며, 샘플&홀드어레이, 2채널전송라인블록 및 수평어드레스생성기를 구비한다. 상기 샘플&홀드어레이는 이미지센서 어레이를 구성하는 복수 개의 단위 이미지센서들로부터 검출된 영상데이터를 샘플링하여 저장하는 복수 개의 래치회로를 구비한다. 상기 2채널전송라인블록은 상기 복수 개의 래치회로들로부터 출력되는 영상데이터를 4개의 전송라인에 연결시킨다. 상기 수평어드레스생성기는 상기 복수 개의 래치회로들의 주소에 대응되는 수평어드레스에 따라, 상기 복수 개의 스위치들의 개폐 및 개폐시간을 제어하는 제1채널선택제어신호 및 제2채널선택제어신호를 생성한다. 여기서, 스위치의 개폐시간에 대응되는 상기 제1채널선택제어신호 및 상기 제2채널선택제어신호의 활성화시간의 적어도 일부분이 중복 되고, N은 2이상의 자연수이다. The image sensor according to the present invention for achieving the above technical problem, supports both the normal sampling mode and 1 / N sampling mode, and includes a sample & hold array, a two-channel transmission line block and a horizontal address generator. The sample & hold array includes a plurality of latch circuits for sampling and storing image data detected from a plurality of unit image sensors constituting the image sensor array. The two channel transmission line block connects image data output from the plurality of latch circuits to four transmission lines. The horizontal address generator generates a first channel selection control signal and a second channel selection control signal for controlling opening and closing times of the plurality of switches according to the horizontal addresses corresponding to the addresses of the plurality of latch circuits. Here, at least a part of the activation time of the first channel selection control signal and the second channel selection control signal corresponding to the switching time of the switch is overlapped, and N is a natural number of two or more.

상기 다른 기술적과제를 이루기 위한 본 발명에 따른 영상데이터처리방법은, 정상샘플링모드 및 1/N 샘플링모드를 모두 지원하며, 복수 개의 단위 이미지센서들로부터 검출되어 복수 개의 래치회로들에 저장된 영상데이터를 4개의 전송라인을 이용하여 데이터처리장치에 전달하는 이미지센서에서 사용되며, 수평어드레스 생성단계 및 채널선택신호생성단계를 구비한다. 상기 수평어드레스 생성단계는 상기 복수 개의 래치회로들의 주소에 해당하는 수평어드레스를 생성한다. 상기 채널선택신호생성단계는 활성화되는 시간 중 적어도 일부가 중복되는 제1채널선택제어신호 및 제2채널선택제어신호를 생성한다. 여기서 N은 2 이상의 자연수이다. The image data processing method according to the present invention for achieving the other technical problem, supports both the normal sampling mode and 1 / N sampling mode, the image data detected from the plurality of unit image sensors stored in the plurality of latch circuits It is used in an image sensor that transmits to a data processing apparatus using four transmission lines, and includes a horizontal address generation step and a channel selection signal generation step. The horizontal address generating step generates a horizontal address corresponding to the addresses of the plurality of latch circuits. The channel selection signal generation step generates a first channel selection control signal and a second channel selection control signal in which at least a part of the activated time is overlapped. Where N is a natural number of 2 or more.

상기 기술적과제를 이루기 위한 본 발명에 따른 영상데이터처리시스템은, 정상샘플링모드 및 1/N 샘플링모드를 모두 지원하며, 2채널전송라인블록 및 수평어드레스생성기를 구비한다. The image data processing system according to the present invention for achieving the above technical problem, supports both the normal sampling mode and 1 / N sampling mode, and has a two-channel transmission line block and a horizontal address generator.

상기 2채널전송라인블록은 복수 개의 단위 이미지센서들로부터 검출된 영상데이터를 저장하는 복수 개의 래치회로로부터 출력되는 영상데이터를 4개의 전송라인에 연결시킨다. 상기 수평어드레스생성기는 상기 복수 개의 래치회로들의 주소에 대응되는 수평어드레스에 따라, 상기 복수 개의 스위치들의 개폐 및 개폐시간을 제어하는 제1채널선택제어신호 및 제2채널선택제어신호를 생성한다. 여기서, 스위치의 개폐시간에 대응되는 상기 제1채널선택제어신호 및 상기 제2채널선택제어신호의 활성화시간의 적어도 일부분이 중복 되고, N은 2이상의 자연수이다. The two channel transmission line block connects the image data output from the plurality of latch circuits storing the image data detected from the plurality of unit image sensors to the four transmission lines. The horizontal address generator generates a first channel selection control signal and a second channel selection control signal for controlling opening and closing times of the plurality of switches according to the horizontal addresses corresponding to the addresses of the plurality of latch circuits. Here, at least a part of the activation time of the first channel selection control signal and the second channel selection control signal corresponding to the switching time of the switch is overlapped, and N is a natural number of two or more.

본 발명은 데이터처리장치의 회로를 수정하지 않더라도 정상샘플링모드 및 1/N서브샘플링을 지원할 수 있는 장점이 있다. The present invention has the advantage of supporting the normal sampling mode and the 1 / N subsampling even without modifying the circuit of the data processing apparatus.

도 1은 본 발명에 따른 이미지센서의 블록 다이어그램이다.
도 2는 샘플&홀드어레이 및 2채널전송라인블록의 상세도이다.
도 3은 정상샘플링모드 일 때 2채널전송라인블록을 구성하는 복수 개의 스위치들의 개폐상태를 나타낸다.
도 4는 1/N 서브샘플링모드 일 때 2채널전송라인블록을 구성하는 복수 개의 스위치들의 개폐상태를 나타낸다.
도 5는 정상샘플링모드 일 때 2채널전송라인블록을 구성하는 복수 개의 스위치들의 개폐상태를 나타낸다.
도 6은 1/N 서브샘플링모드 일 때 2채널전송라인블록을 구성하는 복수 개의 스위치들의 개폐상태를 나타낸다.
도 7은 하나의 수평어드레스로부터 제1채널선택제어신호 및 제2채널선택제어신호를 생성하는 회로를 나타낸다.
도 8은 1/N 서브샘플링 시 선택되는 래치회로를 나타낸다. 1 is a block diagram of an image sensor according to the present invention.
2 is a detailed diagram of a sample & hold array and a two channel transmission line block.
3 illustrates an open / close state of a plurality of switches constituting a 2-channel transmission line block in a normal sampling mode.
4 illustrates an open / close state of a plurality of switches constituting a 2-channel transmission line block in 1 / N subsampling mode.
5 shows an open / close state of a plurality of switches constituting a 2-channel transmission line block in a normal sampling mode.
6 illustrates an open / close state of a plurality of switches constituting a 2-channel transmission line block in 1 / N subsampling mode.
Fig. 7 shows a circuit for generating a first channel selection control signal and a second channel selection control signal from one horizontal address.
8 shows a latch circuit selected at 1 / N subsampling.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 예시적인 실시예를 설명하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.DETAILED DESCRIPTION In order to fully understand the present invention, the operational advantages of the present invention, and the objects achieved by the practice of the present invention, reference should be made to the accompanying drawings that describe exemplary embodiments of the present invention and the contents described in the accompanying drawings.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. Like reference numerals in the drawings denote like elements.

본 발명의 핵심 아이디어는, 샘플&홀드어레이(140)에 저장되어 있는 영상데이터를 데이터처리장치(170)에 전달할 때, 정상샘플링모드로 동작할 경우 및 1/N(N은 2 이상의 자연수)서브샘플링모드로 동작할 경우를 구분하지 않고, 제1채널선택제어신호(Channel 1 selection)에 의해 선택된 스위치들은 4개의 전송라인 중 연속된 2개의 전송라인으로 연결시키고, 제2채널선택제어신호(Channel 2 selection)에 의해 선택된 스위치들은 연속된 나머지 2개의 전송라인으로 연결시키도록 제어하도록 하는 것이다. The core idea of the present invention is to transfer the image data stored in the sample & hold array 140 to the data processing apparatus 170, when operating in the normal sampling mode and 1 / N (N is a natural number of 2 or more) sub Irrespective of the operation in the sampling mode, the switches selected by the first channel selection control signal (Channel 1 selection) are connected to two consecutive transmission lines among the four transmission lines, and the second channel selection control signal (Channel The switches selected by 2 selection are controlled to be connected to the remaining two transmission lines.

여기서 정상샘플링모드는 샘플&홀드어레이(140)에 저장되어 있는 모든 영상데이터를 데이터처리장치(170)에 전달하고, 1/N서브샘플링모드는 샘플&홀드어레이(140)에 저장되어 있는 영상데이터 중 일부를 샘플링 하여 데이터처리장치(170)에 전달하는 모드이다. Here, the normal sampling mode transfers all the image data stored in the sample & hold array 140 to the data processing device 170, and the 1 / N subsampling mode stores the image data stored in the sample & hold array 140. In this mode, some of the samples are transferred to the data processing apparatus 170.

이렇게 함으로써, 샘플&홀드어레이(140)에 저장된 데이터가 데이터처리장치(170)에 전달될 때, 정상샘플링모드 뿐만 아니라 1/N서브샘플링모드일 때에도 4개의 전송라인을 빠짐없이 사용하게 되므로, 1/N서브샘플링모드로 동작할 때의 데이터 전송을 위하여 따로 데이터처리장치(170)의 회로를 수정할 필요가 없게 된다. By doing so, when the data stored in the sample & hold array 140 is transferred to the data processing apparatus 170, four transmission lines are used without exception, not only in the normal sampling mode but also in the 1 / N subsampling mode. There is no need to modify the circuit of the data processing apparatus 170 separately for data transmission when operating in the / N subsampling mode.

먼저, 본 발명의 이해를 위하여 이하에서 사용하는 용어를 정의한다. First, terms used below are defined for understanding of the present invention.

4개의 전송라인으로 데이터를 전송하는 이미지센서의 경우, 2개의 전송라인이 동시에 선택되므로, 4개의 전송라인은 2채널과 같이 동작한다. 따라서 4개의 전송라인을 사용하는 경우 2채널데이터 전송이라고 가정한다. In the case of an image sensor transmitting data to four transmission lines, since two transmission lines are selected at the same time, the four transmission lines operate like two channels. Therefore, it is assumed that two channel data transmission when four transmission lines are used.

1/N서브샘플링 모드에서, N이 2일 경우에는 복수 개의 래치회로에 저장된 영상데이터의 반(a half) 만이 샘플링 된다는 의미이고, N이 3인 경우에는 1/3 만이 샘플링 된다는 의미이다. In the 1 / N subsampling mode, when N is 2, it means that only a half of the image data stored in the plurality of latch circuits is sampled, and when N is 3, only 1/3 is sampled.

도 1은 본 발명에 따른 이미지센서의 블록 다이어그램이다. 1 is a block diagram of an image sensor according to the present invention.

도 1을 참조하면, 이미지센서(100)는, 이미지센서어레이(110), 수직어드레스생성기(120), 컬럼증폭어레이(130), 샘플&홀드어레이(140), 2채널전송라인블록(150), 수평어드레스생성기(160) 및 데이터처리장치(170)를 구비한다. Referring to FIG. 1, the image sensor 100 includes an image sensor array 110, a vertical address generator 120, a column amplifier array 130, a sample & hold array 140, and a two channel transmission line block 150. And a horizontal address generator 160 and a data processing device 170.

이미지센서어레이(110)에는 복수 개의 단위 이미지센서(미도시)가 2차원으로 배열되어 있다. 단위 이미지센서는 입력되는 영상신호를 검출하는 회로로서, CMOS 이미지센서의 경우 포토다이오드를 이용한다. In the image sensor array 110, a plurality of unit image sensors (not shown) are arranged in two dimensions. The unit image sensor is a circuit for detecting an input image signal. In the case of a CMOS image sensor, a photodiode is used.

수직어드레스생성기(120)는 2차원적으로 배열되어 있는 복수 개의 단위이미지센서들을 수평라인단위로 선택하는 수직어드레스신호를 생성한다. The vertical address generator 120 generates a vertical address signal for selecting a plurality of unit image sensors arranged in two dimensions in units of horizontal lines.

컬럼증폭어레이(130)는 수직어드레스생성기(120)로부터 출력된 수직어드레스신호에 의해 선택된 임의의 수평라인에 포함된 복수 개의 단위 이미지센서로부터 출력되는 영상데이터를 각각 증폭하는 복수 개의 증폭기를 구비한다. The column amplifier array 130 includes a plurality of amplifiers each amplifying image data output from a plurality of unit image sensors included in any horizontal line selected by the vertical address signal output from the vertical address generator 120.

샘플&홀드어레이(140)는 컬럼증폭어레이(130)로부터 증폭된 영상데이터를 샘플링 하여 저장하는 복수 개의 래치회로(미도시)를 구비한다. The sample & hold array 140 includes a plurality of latch circuits (not shown) for sampling and storing image data amplified from the column amplification array 130.

2채널전송라인블록(150)은 4개의 전송라인(미도시)를 구비하며, 복수 개의 래치회로(미도시) 각각의 출력단자는 4개의 스위치에 의해 4개의 전송라인에 연결되어 있다. The two-channel transmission line block 150 includes four transmission lines (not shown), and each output terminal of the plurality of latch circuits (not shown) is connected to four transmission lines by four switches.

수평어드레스생성기(160)는 복수 개의 래치회로(미도시)의 출력단자와 4개의 전송라인을 연결한 복수 개의 스위치들의 개폐를 제어하는 제1채널선택제어신호(Channel 1 Selection) 및 제2채널선택제어신호(Channel 2 Selection)를 생성한다. The horizontal address generator 160 includes a first channel selection control signal (Channel 1 Selection) and a second channel selection for controlling opening and closing of a plurality of switches connecting output terminals of a plurality of latch circuits (not shown) and four transmission lines. Generate a control signal (Channel 2 Selection).

데이터처리장치(170)는 제1채널선택제어신호(Channel 1 Selection) 및 제2채널선택제어신호(Channel 2 Selection)에 응답하여 턴 온 되는 스위치의 동작에 따라 복수 개의 래치회로(미도시)에 저장된 영상데이터를 수신한다. The data processing apparatus 170 is connected to a plurality of latch circuits (not shown) according to an operation of a switch turned on in response to a first channel selection control signal (Channel 1 Selection) and a second channel selection control signal (Channel 2 Selection). Receive stored image data.

도 1에는 자세하게 도시하지 않았지만, 데이터처리장치(170)는 4개의 전송라인으로부터 전달되는 신호를 처리하도록 설계되어 있다. 만일 4개의 전송라인 모두로부터 신호가 인가되지 않고 일부의 전송라인으로만 영상데이터가 전송되는 경우, 전송라인을 통해 전달되는 정상적인 데이터 이외에 영상데이터가 전달되지 않는 전송라인의 하이 임피던스 상태의 값도 처리되는 오류가 발생하게 된다. 정상샘플링모드에서는 4개의 전송라인 모두를 통해 영상데이터를 전송하도록 설계되어 있으므로 문제가 없다. 그러나 서브샘플링모드로 동작시킬 경우 특별히 고안된 회로를 사용하지 않는 경우 일부의 전송라인 만을 사용하여 영상데이터를 전달할 수밖에 없게 되는데, 이러한 경우 서브샘플링모드를 지원하지 않는다고 한다. Although not shown in detail in FIG. 1, the data processing apparatus 170 is designed to process signals transmitted from four transmission lines. If the image data is transmitted to only a part of the transmission line without the signal being applied from all four transmission lines, in addition to the normal data transmitted through the transmission line, the value of the high impedance state of the transmission line to which the image data is not transmitted is also processed. Error occurs. In the normal sampling mode, there is no problem because it is designed to transmit image data through all four transmission lines. However, when operating in the subsampling mode, unless a specially designed circuit is used, only some transmission lines can transmit image data. In this case, the subsampling mode is not supported.

도 2는 샘플&홀드어레이 및 2채널전송라인블록의 상세도이다. 2 is a detailed diagram of a sample & hold array and a two channel transmission line block.

도 2를 참조하면, 샘플&홀드어레이(140) 은 복수 개의 래치회로(R1~R8)를 구비한다. 2채널전송라인블록(150)은 4개의 전송라인(Line1 ~Line4) 및 복수 개의 스위치들(S11~S14, S21~S24, S81~S84)을 구비한다. Referring to FIG. 2, the sample & hold array 140 includes a plurality of latch circuits R1 to R8. The two-channel transmission line block 150 includes four transmission lines Line1 to Line4 and a plurality of switches S11 to S14, S21 to S24, and S81 to S84.

복수 개의 래치회로(R1~R8)를 구성하는 각 래치회로들의 출력은 4개의 스위치들을 이용하여 4개의 전송라인(Line1 ~Line4)에 연결되어 있다. 즉, 제1래치회로(R1)의 출력의 경우, 제1스위치(S11)에 의해 제1전송라인(Line1)에 연결되고, 제2스위치(S12)에 의해 제2전송라인(Lines2)에 연결되며, 제2스위치(S13)에 의해 제3전송라인(Line3)에 연결되고 마지막으로 제4스위치(S14)에 의해 제4전송라인(Lines4)에 연결된다. 제2래치회로(R2) 내지 제8래치회로(R8)의 경우도 제1래치회로(R1)와 동일한 구조를 가지고 있다. 상기의 설명에서는 복수 개의 래치회로의 부재 번호를 1(one)로부터 시작하였지만, 이는 설명의 편의를 위한 것이고, 0(zero)으로부터 시작하는 것도 가능하다. The outputs of the latch circuits constituting the plurality of latch circuits R1 to R8 are connected to four transmission lines Line1 to Line4 using four switches. That is, the output of the first latch circuit R1 is connected to the first transmission line Line1 by the first switch S11 and connected to the second transmission line Lines2 by the second switch S12. It is connected to the third transmission line (Line3) by the second switch (S13) and finally to the fourth transmission line (Lines4) by the fourth switch (S14). The second latch circuit R2 to the eighth latch circuit R8 also have the same structure as the first latch circuit R1. In the above description, the member numbers of the plurality of latch circuits have been started from one (one), but this is for convenience of description and may start from zero (zero).

본 발명의 경우, 제1채널선택제어신호(Channel 1 Selection)는 4개의 전송라인 중 2개의 연속된 전송라인(Line1, Lines2)에 연결된 스위치들의 개폐 및 개폐시간을 제어하는데 사용되며 제2채널선택제어신호(Channel 2 Selection)는 4개의 전송라인 중 나머지 2개의 연속된 전송라인(Line3, Line4)에 연결된 스위치들의 개폐 및 개폐시간을 제어하는데 사용되도록 설정되는데 특징이 있다. 즉, 정상샘플링모드일 경우, 제1채널선택제어신호(Channel 1 Selection)는 제1래치회로(R1) 및 제2래치회로(R2)에 연결된 스위치들 중 제1전송라인(Line1) 및 제2전송라인(Line2)에 연결된 스위치의 개폐를 제어하며, 제2채널선택제어신호(Channel 2 Selection)는 제3래치회로(R3) 및 제4래치회로(R4)에 연결된 스위치들 중 제3전송라인(Line3) 및 제4전송라인(Line4)에 연결된 스위치의 개폐를 제어한다. In the present invention, the first channel selection control signal (Channel 1 Selection) is used to control the opening and closing time of the switches connected to two consecutive transmission lines (Line1, Lines2) of the four transmission lines, the second channel selection The control signal (Channel 2 Selection) is characterized in that it is set to be used to control the opening and closing time of the switches connected to the remaining two consecutive transmission lines (Line3, Line4) of the four transmission lines. That is, in the normal sampling mode, the first channel selection control signal (Channel 1 Selection) is the first transmission line (Line1) and the second of the switches connected to the first latch circuit (R1) and the second latch circuit (R2) The opening and closing of the switch connected to the transmission line Line2 is controlled, and the second channel selection control signal Channel 2 Selection is the third transmission line among the switches connected to the third latch circuit R3 and the fourth latch circuit R4. Controls the opening and closing of the switch connected to the line 3 and the fourth transmission line Line 4.

스위치의 부재 번호 중 알파벳은 스위치, 2개의 연속 숫자 중 앞선 숫자는 해당 래치회로의 번호 그리고 어이지는 숫자는 전송라인의 번호를 의미한다. 예를 들어, 제3래치회로(R3)에 연결된 4개의 스위치들의 부재 번호 중 앞선 숫자는 래치회로의 번호 3을 지시하고 있다. 이어지는 숫자의 경우 제1전송라인(Line1)에 연결된 스위치(S31)는 1, 제2전송라인(Line2)에 연결된 스위치(S32)는 2와 같이 표시되어 있다. The alphabet of the member number of the switch is the switch, the preceding number of the two consecutive numbers is the number of the corresponding latch circuit, and the number is the number of the transmission line. For example, the preceding number among the member numbers of the four switches connected to the third latch circuit R3 indicates the number 3 of the latch circuit. In the following numbers, the switch S31 connected to the first transmission line Line1 is 1, and the switch S32 connected to the second transmission line Line2 is indicated as 2.

본 발명에 따른 이미지센서는 2가지 다른 방식으로 구현될 수 있다. The image sensor according to the invention can be implemented in two different ways.

첫 째, 하나의 수평어드레스디코더로부터 직렬로 출력되는 수평어드레스를 이용하여 제1채널선택제어신호(Channel 1 selection) 및 제2채널선택제어신호(Channel 2 selection)를 생성시키며, 이 때 생성된 2개의 제어신호가 활성화되는 시간 중 일부는 서로 중복된다. First, the first channel selection control signal (Channel 1 selection) and the second channel selection control signal (Channel 2 selection) are generated using the horizontal addresses output in series from one horizontal address decoder. Some of the times at which the two control signals are activated overlap each other.

둘 째, 두개의 수평어드레스디코더로부터 직렬로 출력되는 2개의 수평어드레스 각각을 이용하여 제1채널선택제어신호(Channel 1 selection) 및 제2채널선택제어신호(Channel 2 selection)를 생성시키며, 이 때 생성된 2개의 제어신호가 활성화되는 시간 전부는 중복된다. Second, a first channel selection control signal (Channel 1 selection) and a second channel selection control signal (Channel 2 selection) are generated using each of the two horizontal addresses output from two horizontal address decoders in series. All of the times when the two generated control signals are activated overlap.

먼저 상기 2가지 방식 중 첫 번째 방식을 구현한 경우에 대하여 설명한다. First, a case of implementing the first of the two methods will be described.

도 3은 정상샘플링모드 일 때 2채널전송라인블록을 구성하는 복수 개의 스위치들의 개폐상태를 나타낸다. 3 illustrates an open / close state of a plurality of switches constituting a 2-channel transmission line block in a normal sampling mode.

도 3을 참조하면, 첫 번째 방식의 경우 하나의 수평어드레스디코더(미도시)로부터 직렬로 출력되는 수평어드레스(Horizontal Address) 및 주파수는 동일하고 위상이 서로 다른 2개의 클럭신호(CLK1, CLK2)를 이용하여 제1채널선택제어신호(Channel 1 selection) 및 제2채널선택제어신호(Channel 2 selection)를 생성시킨다. 정상샘플링모드 일 때 수평어드레스(Horizontal Address)는 복수 개의 래치회로 전체의 주소를 순서대로 출력한다. Referring to FIG. 3, in the first method, two clock signals CLK1 and CLK2 having the same horizontal frequency and different phases outputted in series from one horizontal address decoder (not shown) are different from each other. The first channel selection control signal (Channel 1 selection) and the second channel selection control signal (Channel 2 selection) are generated. In the normal sampling mode, the horizontal address outputs the addresses of all the latch circuits in order.

수평어드레스(Horizontal Address)가 0번째 래치회로(R0)를 지정하였을 경우, 제1채널선택제어신호(Channel 1 selection)는 제1클럭신호(CLK1)의 라이징 에지로부터 제1클럭신호(CLK1)의 다음 라이징 에지의 이전까지 활성화된다. 이어서 수평어드레스(Horizontal Address)가 1번째 래치회로(R1)를 지정하였을 경우, 제2채널선택제어신호(Channel 2 selection)는 제2클럭신호(CLK2)의 라이징 에지로부터 제2클럭신호(CLK2)의 다음 라이징 에지의 이전까지 활성화된다. 제1클럭신호(CLK1) 및 제2클럭신호(CLK2)의 위상이 서로 다르므로, 제1채널선택제어신호(Channel 1 selection) 및 제2채널선택제어신호(Channel 2 selection)가 활성화되는 시간이 서로 중복된다. When the horizontal address designates the zeroth latch circuit R0, the first channel selection control signal Channel 1 selection is applied to the first clock signal CLK1 from the rising edge of the first clock signal CLK1. It is active until the next rising edge. Subsequently, when the horizontal address (Horizontal Address) designates the first latch circuit R1, the second channel selection control signal Channel 2 selection is applied from the rising edge of the second clock signal CLK2 to the second clock signal CLK2. Is activated until before the next rising edge of. Since the phases of the first clock signal CLK1 and the second clock signal CLK2 are different from each other, a time period during which the first channel selection control signal Channel 1 selection and the second channel selection control signal Channel 2 selection are activated is determined. Overlap with each other.

제1채널선택제어신호(Channel 1 selection)가 첫 번째로 활성화되었을 때, 제0래치(R0)로부터 출력되는 영상데이터는 스위치(S01)에 의해 제1전송라인(Line1)에 연결되고, 제1래치(R1)로부터 출력되는 영상데이터는 스위치(S12)에 의해 제2전송라인(Line2)에 연결된다. 제2채널선택제어신호(Channel 2 selection)가 첫 번째로 활성화되었을 때, 제2래치(R2)로부터 출력되는 영상데이터는 스위치(S23)에 의해 제3전송라인(Line3)에 연결되고, 제3래치(R3)로부터 출력되는 영상데이터는 스위치(S34)에 의해 제4전송라인(Line4)에 연결된다. When the first channel selection control signal Channel 1 selection is activated for the first time, the image data output from the 0th latch R0 is connected to the first transmission line Line1 by a switch S01, and the first The image data output from the latch R1 is connected to the second transmission line Line2 by the switch S12. When the second channel selection control signal (Channel 2 selection) is first activated, the image data output from the second latch R2 is connected to the third transmission line Line3 by the switch S23, and the third The image data output from the latch R3 is connected to the fourth transmission line Line4 by the switch S34.

제1채널선택제어신호(Channel 1 selection)가 두 번째로 활성화되었을 때, 제4래치(R4)로부터 출력되는 영상데이터는 스위치(S41)에 의해 제1전송라인(Line1)에 연결되고, 제5래치(R5)로부터 출력되는 영상데이터는 스위치(S52)에 의해 제2전송라인(Line2)에 연결된다. 제2채널선택제어신호(Channel 2 selection)가 두 번째로 활성화되었을 때, 제6래치(R6)로부터 출력되는 영상데이터는 스위치(S63)에 의해 제3전송라인(Line3)에 연결되고, 제7래치(R7)로부터 출력되는 영상데이터는 스위치(S74)에 의해 제4전송라인(Line4)에 연결된다. When the first channel selection control signal Channel 1 selection is activated for the second time, the image data output from the fourth latch R4 is connected to the first transmission line Line1 by the switch S41, and the fifth The image data output from the latch R5 is connected to the second transmission line Line2 by the switch S52. When the second channel selection control signal (Channel 2 selection) is activated for the second time, the image data output from the sixth latch R6 is connected to the third transmission line Line3 by the switch S63, and the seventh The image data output from the latch R7 is connected to the fourth transmission line Line4 by the switch S74.

상술한 바와 같이 첫 번째 방식의 이미지센서의 경우, 제1채널선택제어신호(Channel 1 selection) 및 제2채널선택제어신호(Channel 2 selection)는 번갈아 가면서 반복적으로 활성화된다. 도 3 및 도 4에는 제1채널선택제어신호(Channel 1 selection)의 활성화시간과 제2채널선택제어신호(Channel 2 selection)의 활성화시간이 서로 50% 정도 중복되는 것으로 도시되어 있지만, 중복 비율은 사용자의 편의에 따라 변할 수 있다. As described above, in the first type of image sensor, the first channel selection control signal (Channel 1 selection) and the second channel selection control signal (Channel 2 selection) are repeatedly activated alternately. 3 and 4 show that the activation time of the first channel selection control signal (Channel 1 selection) and the activation time of the second channel selection control signal (Channel 2 selection) overlap by about 50%. It may change according to the user's convenience.

도 4는 1/N 서브샘플링모드 일 때 2채널전송라인블록을 구성하는 복수 개의 스위치들의 개폐상태를 나타낸다. 4 illustrates an open / close state of a plurality of switches constituting a 2-channel transmission line block in 1 / N subsampling mode.

도 4를 참조하면, N이 2인 1/2 서브샘플링모드일 때, 수평어드레스(Horizontal Address)는 복수 개의 래치회로로부터 출력되는 영상데이터를 2개 걸러 2개씩 선택하도록 설정된다. 즉, 수평어드레스(Horizontal Address)가 0, 2, 4 등과 같이 설정된다. Referring to FIG. 4, in the 1/2 subsampling mode where N is 2, the horizontal address is set to select every two video data output from the plurality of latch circuits. That is, the horizontal address is set as 0, 2, 4, or the like.

수평어드레스(Horizontal Address)가 0번째 래치회로(R0)를 지정하였을 경우, 제1채널선택제어신호(Channel 1 selection)는 제1클럭신호(CLK1)의 라이징 에지로부터 제1클럭신호(CLK1)의 다음 라이징 에지의 이전까지 활성화된다. 이 부분은 정상샘플링 모드일 경우와 동일하다. 1/2 서브샘플링모드에서는 1번째 래치회로(R1)의 출력은 샘플링에서 제외된다. 이어서, 수평어드레스(Horizontal Address)가 2번째 래치회로(R2)를 지정하였을 경우, 제2채널선택제어신호(Channel 2 selection)는 제2클럭신호(CLK2)의 라이징 에지로부터 제2클럭신호(CLK2)의 다음 라이징 에지의 이전까지 활성화된다. When the horizontal address designates the zeroth latch circuit R0, the first channel selection control signal Channel 1 selection is applied to the first clock signal CLK1 from the rising edge of the first clock signal CLK1. It is active until the next rising edge. This part is the same as in the normal sampling mode. In the 1/2 subsampling mode, the output of the first latch circuit R1 is excluded from sampling. Subsequently, when the horizontal address (Horizontal Address) designates the second latch circuit R2, the second channel selection control signal Channel 2 selection is applied from the rising edge of the second clock signal CLK2 to the second clock signal CLK2. Is active until the next rising edge of).

제1채널선택제어신호(Channel 1 selection)가 활성화되었을 때, 제0래치(R0)로부터 출력되는 영상데이터는 턴 온 된 스위치(S01)에 의해 제1전송라인(Line1)에 연결되고, 제1래치(R1)로부터 출력되는 영상데이터는 턴 온 된 스위치(S12)에 의해 제2전송라인(Line2)에 연결된다. 제2채널선택제어신호(Channel 2 selection)가 활성화되었을 때, 제4래치(R4)로부터 출력되는 영상데이터는 턴 온 된 스위치(S43)에 의해 제3전송라인(Line3)에 연결되고, 제5래치(R5)로부터 출력되는 영상데이터는 턴 온 된 스위치(S54)에 의해 제4전송라인(Line4)에 연결된다. When the first channel selection control signal (Channel 1 selection) is activated, the image data output from the zero latch (R0) is connected to the first transmission line (Line1) by the switch S01 turned on, and the first The image data output from the latch R1 is connected to the second transmission line Line2 by the turned-on switch S12. When the second channel selection control signal Channel 2 selection is activated, the image data output from the fourth latch R4 is connected to the third transmission line Line3 by the turned-on switch S43, and the fifth The image data output from the latch R5 is connected to the fourth transmission line Line4 by the turned-on switch S54.

도면에는 도시하지 않았지만, 수평어드레스(Horizontal Address)가 4를 지정하였을 경우, 제8래치회로(R8) 및 제9래치회로(R9)로부터 출력되는 영상데이터가 2개의 전송라인(Line 1, Line2)에 연결될 것이다. 이어 수평어드레스(Horizontal Address)가 6을 지정하였을 경우, 제12래치회로(R12) 및 제13래치회로(R13)로부터 출력되는 영상데이터가 나머지 2개의 전송라인(Line 3, Line4)에 연결될 것이다. Although not shown in the drawing, when the horizontal address (Horizontal Address) designates 4, the image data output from the eighth latch circuit R8 and the ninth latch circuit R9 is divided into two transmission lines (Line 1 and Line 2). Will be connected to. Subsequently, when the horizontal address is set to 6, the image data output from the twelfth latch circuit R12 and the thirteenth latch circuit R13 will be connected to the remaining two transmission lines (Line 3 and Line 4).

도 3 및 도 4에 도시한 바와 같이, 본 발명에 따른 첫 번째 형태의 이미지센서의 경우, 정상샘플링모드 뿐만 아니라 1/M서브샘플링모드일 때에도, 수평어드레스(Horizontal Address)가 지정하는 영상데이터를 4개의 전송라인에 분산하여 연결시킨다. As shown in FIGS. 3 and 4, in the case of the first type of image sensor according to the present invention, image data designated by a horizontal address may be specified not only in the normal sampling mode but also in the 1 / M sub-sampling mode. It is distributed in 4 transmission lines and connected.

이하에서는 상기 2가지 방식 중 두 번째 방식을 구현한 경우에 대하여 설명한다. 도 3 및 도 4에 도시된 첫 번째 방식의 경우 제1채널선택제어신호(Channel 1 selection)의 활성화시간과 제2채널선택제어신호(Channel 2 selection)의 활성화시간의 일부가 중복되었지만, 이하에서 설명하는 두 번째 방식의 경우에는 제1채널선택제어신호(Channel 1 selection)의 활성화시간과 제2채널선택제어신호(Channel 2 selection)의 활성화시간 전체가 중복된다. Hereinafter, a case of implementing the second of the two methods will be described. 3 and 4, a part of the activation time of the first channel selection control signal (Channel 1 selection) and the activation time of the second channel selection control signal (Channel 2 selection) are overlapped. In the second method described, the activation time of the first channel selection control signal (Channel 1 selection) and the entire activation time of the second channel selection control signal (Channel 2 selection) overlap.

도 5는 정상샘플링모드 일 때 2채널전송라인블록을 구성하는 복수 개의 스위치들의 개폐상태를 나타낸다. 5 shows an open / close state of a plurality of switches constituting a 2-channel transmission line block in a normal sampling mode.

도 5를 참조하면, 두 번째 방식의 이미지센서의 경우, 2개의 수평어드레스디코더(미도시)로부터 각각 출력되는 제1수평어드레스(Horizontal Address 1) 및 제2수평어드레스(Horizontal Address 2)에 응답하여 제1채널선택제어신호(Channel 1 selection) 및 제2채널선택제어신호(Channel 2 selection)가 동시에 활성화된다. 여기서 제1수평어드레스(Horizontal Address 1) 및 제2수평어드레스(Horizontal Address 2)는, 1/N 샘플링 되어 선택된 복수 개의 어드레스를 서로 하나씩 번갈아 가면서 할당받은 것이다. 예를 들면, 제1수평어드레스(Horizontal Address 1)가 0, 2 내지 2M의 어드레스를 지정할 때, 제2수평어드레스(Horizontal Address 2)는 1, 3내지 (2M-1)의 어드레스를 지정한다. 여기서 M은 3이상의 자연수이다. Referring to FIG. 5, in the case of the second type of image sensor, the first horizontal address (Horizontal Address 1) and the second horizontal address (Horizontal Address 2) respectively output from two horizontal address decoders (not shown) are provided. The first channel selection control signal (Channel 1 selection) and the second channel selection control signal (Channel 2 selection) are simultaneously activated. In this case, the first horizontal address 1 and the second horizontal address 2 are assigned to a plurality of addresses selected by 1 / N sampling in turn. For example, when the first horizontal address 1 specifies an address of 0, 2 to 2M, the second horizontal address 2 specifies an address of 1, 3 to 2M-1. Where M is a natural number of 3 or more.

제1채널선택제어신호(Channel 1 selection)가 첫 번째로 활성화되면, 제0래치회로(R0)에 출력되는 영상데이터는 턴 온 된 스위치(S01)에 의해 제1전송라인(Line1)에 연결되며, 제1래치(R1)로부터 출력되는 영상데이터는 턴 온 된 스위치(S12)에 의해 제2전송라인(Line2)에 연결된다. 제1채널선택제어신호(Channel 1 selection)가 활성화되는 것과 동시에 제2채널선택제어신호(Channel 2 selection)가 첫 번째로 활성화되면, 제2래치(R2)로부터 출력되는 영상데이터는 턴 온 된 스위치(S23)에 의해 제3전송라인(Line3)에 연결되고, 제3래치(R3)로부터 출력되는 영상데이터는 턴 온 된 스위치(S34)에 의해 제4전송라인(Line4)에 연결된다. When the first channel selection control signal Channel 1 selection is activated for the first time, the image data output to the zeroth latch circuit R0 is connected to the first transmission line Line1 by the turned-on switch S01. The image data output from the first latch R1 is connected to the second transmission line Line2 by the turned-on switch S12. When the first channel selection control signal (Channel 1 selection) is activated and the second channel selection control signal (Channel 2 selection) is activated for the first time, the image data output from the second latch R2 is turned on. The image data output from the third latch R3 is connected to the third transmission line Line3 by S23, and the image data output from the third latch R3 is connected to the fourth transmission line Line4 by the switched-on switch S34.

제1채널선택제어신호(Channel 1 selection)가 두 번째로 활성화되면, 제4래치회로(R4)에 출력되는 영상데이터는 턴 온 된 스위치(S41)에 의해 제1전송라인(Line1)에 연결되며, 제5래치(R5)로부터 출력되는 영상데이터는 턴 온 된 스위치(S52)에 의해 제2전송라인(Line2)에 연결된다. 제2채널선택제어신호(Channel 2 selection)가 두 번째로 활성화되면, 제6래치(R6)로부터 출력되는 영상데이터는 턴 온 된 스위치(S63)에 의해 제3전송라인(Line3)에 연결되고, 제7래치(R7)로부터 출력되는 영상데이터는 턴 온 된 스위치(S74)에 의해 제4전송라인(Line4)에 연결된다. When the first channel selection control signal Channel 1 selection is activated for the second time, the image data output to the fourth latch circuit R4 is connected to the first transmission line Line1 by the turned-on switch S41. The image data output from the fifth latch R5 is connected to the second transmission line Line2 by the turned-on switch S52. When the second channel selection control signal Channel 2 selection is activated for the second time, the image data output from the sixth latch R6 is connected to the third transmission line Line3 by the turned-on switch S63. The image data output from the seventh latch R7 is connected to the fourth transmission line Line4 by the turned-on switch S74.

도 6은 1/N 서브샘플링모드 일 때 2채널전송라인블록을 구성하는 복수 개의 스위치들의 개폐상태를 나타낸다. 6 illustrates an open / close state of a plurality of switches constituting a 2-channel transmission line block in 1 / N subsampling mode.

도 6을 참조하면, N이 2인 1/2 서브샘플링모드일 때, 수평어드레스(Horizontal Address)는 복수 개의 래치회로로부터 출력되는 영상데이터를 2개 걸러 2개씩 선택하도록 설정된다. 그러나 제1수평어드레스(Horizontal Address 1)는 0, 4 등을 지정하고, 제2수평어드레스(Horizontal Address 2) 2, 6 등을 각각 지정하게 된다. Referring to FIG. 6, in N 1/2 subsampling mode, a horizontal address is set to select every two video data output from a plurality of latch circuits. However, the first horizontal address 1 (Horizontal Address 1) and the like, and the second horizontal address (Horizontal Address 2) 2, 6 and so on.

제1채널선택제어신호(Channel 1 selection)가 첫 번째로 활성화되면, 제0래치회로(R0)에 출력되는 영상데이터는 턴 온 된 스위치(S01)에 의해 제1전송라인(Line1)에 연결되며, 제1래치(R1)로부터 출력되는 영상데이터는 턴 온 된 스위치(S12)에 의해 제2전송라인(Line2)에 연결된다. 제1채널선택제어신호(Channel 1 selection)가 활성화되는 것과 동시에 제2채널선택제어신호(Channel 2 selection)가 첫 번째로 활성화되면, 제4래치(R4)로부터 출력되는 영상데이터는 턴 온 된 스위치(S43)에 의해 제3전송라인(Line3)에 연결되고, 제5래치(R3)로부터 출력되는 영상데이터는 턴 온 된 스위치(S54)에 의해 제4전송라인(Line4)에 연결된다. When the first channel selection control signal Channel 1 selection is activated for the first time, the image data output to the zeroth latch circuit R0 is connected to the first transmission line Line1 by the turned-on switch S01. The image data output from the first latch R1 is connected to the second transmission line Line2 by the turned-on switch S12. When the first channel selection control signal (Channel 1 selection) is activated and the second channel selection control signal (Channel 2 selection) is activated for the first time, the image data output from the fourth latch R4 is turned on. The image data output from the fifth latch R3 is connected to the third transmission line Line3 by S43, and the image data output from the fifth latch R3 is connected to the fourth transmission line Line4 by the switched-on switch S54.

도면에는 도시하지 않았지만, 제1수평어드레스(Horizontal Address)가 4를 지정하였을 경우, 제8래치회로(R8) 및 제9래치회로(R9)로부터 출력되는 영상데이터가 2개의 전송라인(Line 1, Line2)에 연결될 것이다. 동시에 제2수평어드레스(Horizontal Address)가 6을 지정하였을 경우, 제12래치회로(R12) 및 제13래치회로(R13)로부터 출력되는 영상데이터가 나머지 2개의 전송라인(Line 3, Line4)에 연결될 것이다. Although not shown in the drawing, when the first horizontal address (Horizontal Address) designates 4, image data output from the eighth latch circuit R8 and the ninth latch circuit R9 is divided into two transmission lines (Line 1, Will be connected to Line2). At the same time, when the second horizontal address (Horizontal Address) is designated as 6, image data output from the twelfth latch circuit R12 and the thirteenth latch circuit R13 is connected to the remaining two transmission lines (Line 3 and Line 4). will be.

상술한 두 가지 방식의 이미지센서는 정상샘플링모드 및 1/N서브샘플링모드에서 4개의 전송라인을 모두 사용하고 있으므로, 서브샘플링 시의 동작을 지원하기 위하여 데이터처리장치(170)에 대하여 별도의 설계 변경이 필요 없다. Since the above-described two types of image sensors use all four transmission lines in the normal sampling mode and the 1 / N subsampling mode, a separate design is designed for the data processing apparatus 170 to support an operation during subsampling. No change is necessary.

도 7은 하나의 수평어드레스로부터 제1채널선택제어신호 및 제2채널선택제어신호를 생성하는 회로를 나타낸다. Fig. 7 shows a circuit for generating a first channel selection control signal and a second channel selection control signal from one horizontal address.

도 7을 참조하면, 2개의 D형 플립플롭(710, 720)을 이용하여 제1채널선택제어신호(Channel 1 Selection) 및 제2채널선택제어신호(Channel 2 Selection)를 생성한다. Referring to FIG. 7, a first channel selection control signal (Channel 1 Selection) and a second channel selection control signal (Channel 2 Selection) are generated using two D-type flip-flops 710 and 720.

제1D형 플립플롭(710)은 입력단자에 인가되는 수평어드레스(Horizontal Address)를 양의 출력단자(Q)를 통해 제1채널선택제어신호(Channel 1 Selection)를 출력하며, 제2D형 플립플롭(720)은 입력단자에 인가되는 수평어드레스(Horizontal Address)를 양의 출력단자(Q)를 통해 제2채널선택제어신호(Channel 2 Selection)를 출력한다. 이 때 제1채널선택제어신호(Channel 1 Selection)는 제1클럭신호(CLK1)와 동기가 일치된 상태로 출력되며, 제2채널선택제어신호(Channel 2 Selection)는 제2클럭신호(CLK2)와 동기가 일치된 상태로 출력된다. The 1D flip-flop 710 outputs a first channel selection control signal (Channel 1 Selection) through a horizontal address applied to an input terminal through a positive output terminal Q, and a 2D flip-flop 710. In operation 720, a horizontal address applied to the input terminal outputs a second channel selection control signal Channel 2 Selection through a positive output terminal Q. At this time, the first channel selection control signal (Channel 1 Selection) is output in a state in synchronization with the first clock signal (CLK1), and the second channel selection control signal (Channel 2 Selection) is the second clock signal (CLK2). Synchronized with is outputted.

도 8은 1/N 서브샘플링 시 선택되는 래치회로를 나타낸다. 8 shows a latch circuit selected at 1 / N subsampling.

도 8을 참조하면, 정상샘플링모드(1/1)일 경우 모든 래치회로로부터 출력되는 영상데이터가 선택된다. N이 2인 1/2 서브샘플링모드(1/2)일 경우 짝수 번째 래치회로(0, 2 ~ 10)로부터 출력되는 영상데이터 만 선택된다. 1/3 서브샘플링모드(1/3)일 경우 0, 3 6 및 9번째 래치회로만이 선택되며, 1/4 서브샘플링모드(1/4)일 경우 0, 4 및 8번째 래치회로만 선택되고, 1/5 서브샘플링모드(1/5)일 경우 0, 5 및 10번째 래치회로만이 선택된다. Referring to FIG. 8, in the normal sampling mode 1/1, image data output from all latch circuits is selected. In the 1/2 subsampling mode (1/2) where N is 2, only image data output from the even-numbered latch circuits (0, 2 to 10) is selected. Only the 0, 3, 6, and 9th latch circuits are selected in 1/3 subsampling mode (1/3), and only the 0, 4, and 8th latch circuits are selected in 1/4 subsampling mode (1/4). In the 1/5 subsampling mode (1/5), only the 0th, 5th and 10th latch circuits are selected.

상술한 두 가지 방식의 이미지센서는 동일한 목적을 달성하지만 서로 약간이 차이가 있다. 따라서 본 발명을 실시할 때 이들의 상대적인 장점 및 단점을 비교하여 최적의 방식을 선택하면 될 것이다. 예를 들면, 두 번째 방식의 경우 2개의 수평어드레스디코더를 사용하므로 디코더의 개수는 첫 번째 방식에 비해 늘어나지만 수평어드레스의 속도는 절반이 되는 장점이 있다. The two types of image sensors described above achieve the same purpose, but are slightly different from each other. Therefore, when implementing the present invention will be compared to their relative advantages and disadvantages to select the best way. For example, since the second method uses two horizontal address decoders, the number of decoders increases compared to the first method, but the speed of the horizontal address is halved.

상기 도 3 내지 도 8에 도시된 도면 및 이에 대한 설명을 바탕으로, 이미지센서가 정상샘플링모드 및 1/N서브샘플링모드에서 동작할 수 있도록 하는 영상데이터처리방법을 유추할 수 있으므로, 여기서는 자세하게 설명하지는 않을 것이다. 영상데이터처리방법이 수행되는 과정은 상기의 설명에서 각 기능블록들의 동작을 통해 용이하게 실시할 수 있을 것이다. Based on the drawings shown in FIGS. 3 to 8 and a description thereof, an image data processing method for operating an image sensor in a normal sampling mode and a 1 / N subsampling mode can be inferred. I will not. The process of performing the image data processing method may be easily performed through the operation of the respective functional blocks in the above description.

특히, 이미지센서 뿐만 아니라 영상데이터가 저장된 메모리장치를 구비하는 영상데이터처리시스템에도 본원발명이 적용될 수 있다. 영상데이터처리시스템이, 내장된 메모리장치에 저장된 모든 영상데이터 또는 외부로부터 인가되는 모든 영상데이터를 재생시키는 경우는 물론이고, 영상데이터에 대하여 서브 샘플링 하여 재생시킬 때 재생되는 영상신호의 품질을 향상시킬 수 있게 한다. 특히, 영상데이터를 수신하여 이를 가공하는 데이터처리장치의 회로를 수정하지 않고도 상기의 기능을 수행하도록 할 수 있도록 하는 장점도 가지고 있다. In particular, the present invention can be applied to an image data processing system including a memory device storing image data as well as an image sensor. In addition to reproducing all image data stored in the built-in memory device or all image data applied from the outside, the image data processing system may improve the quality of the image signal reproduced when subsampling and reproducing the image data. To be able. In particular, it has the advantage of being able to perform the above function without modifying the circuit of the data processing apparatus for receiving and processing the image data.

이상에서는 본 발명에 대한 기술사상을 첨부 도면과 함께 서술하였지만 이는 본 발명의 바람직한 실시 예를 예시적으로 설명한 것이지 본 발명을 한정하는 것은 아니다. 또한 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 이라면 누구나 본 발명의 기술적 사상의 범주를 이탈하지 않는 범위 내에서 다양한 변형 및 모방이 가능함은 명백한 사실이다. While the present invention has been described in connection with what is presently considered to be the most practical and preferred embodiment, it is to be understood that the invention is not limited to the disclosed embodiments. It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the scope of the present invention.

110: 이미지센서어레이 120: 수직어드레스생성기
130: 컬럼증폭어레이 140: 샘플&홀드어레이
150: 2채널전송라인블록 160: 수평어드레스생성기
170: 데이터처리장치 110: image sensor array 120: vertical address generator
130: column amplified array 140: sample & hold array
150: two-channel transmission line block 160: horizontal address generator
170: data processing device

Claims (10)

정상샘플링모드 및 1/N 샘플링모드를 모두 지원하는 이미지센서에 있어서,
이미지센서 어레이(110)를 구성하는 복수 개의 단위 이미지센서(미도시)들로부터 검출된 영상데이터를 샘플링하여 저장하는 복수 개의 래치회로(R1 ~ R8, 도 2)를 구비하는 샘플&홀드어레이(140);
상기 복수 개의 래치회로(R1 ~ R8, 도 2)들로부터 출력되는 영상데이터를 4개의 전송라인에 연결시키는 2채널전송라인블록(150); 및
상기 복수 개의 래치회로(R1 ~ R8, 도 2)들의 주소에 대응되는 수평어드레스(Horizontal Address)에 따라, 상기 복수 개의 스위치들의 개폐 및 개폐시간을 제어하는 제1채널선택제어신호(Channel 1 selection) 및 제2채널선택제어신호(Channel 2 selection)를 생성하는 수평어드레스생성기(160)를 구비하며,
여기서, 스위치의 개폐시간에 대응되는 상기 제1채널선택제어신호(Channel 1 selection) 및 상기 제2채널선택제어신호(Channel 2 selection)의 활성화시간의 적어도 일부분이 중복 되고,
N은 2이상의 자연수인 이미지센서. In the image sensor that supports both normal sampling mode and 1 / N sampling mode,
Sample and hold array 140 including a plurality of latch circuits R1 to R8 (FIG. 2) for sampling and storing image data detected from a plurality of unit image sensors (not shown) constituting the image sensor array 110. );
A two-channel transmission line block 150 for connecting image data output from the plurality of latch circuits R1 to R8 (FIG. 2) to four transmission lines; And
A first channel selection control signal (Channel 1 selection) for controlling the opening and closing time of the plurality of switches according to the horizontal address corresponding to the addresses of the plurality of latch circuits (R1 to R8, Fig. 2) And a horizontal address generator 160 for generating a second channel selection control signal (Channel 2 selection),
Here, at least a portion of an activation time of the first channel selection control signal (Channel 1 selection) and the second channel selection control signal (Channel 2 selection) corresponding to the switching time of the switch is overlapped,
N is an image sensor of more than two natural numbers. 제1항에 있어서,
복수 개의 래치회로(R1 ~ R8, 도 2)들 각각의 출력은, 4개의 서로 분리된 스위치에 의해 상기 4개의 전송라인에 연결되며,
상기 제1채널선택제어신호(Channel 1 selection)는 상기 복수 개의 래치회로(R1 ~ R8, 도 2)들 중 연속된 2개의 래치회로들로부터 출력되는 2개의 영상데이터와 2개의 전송라인을 연결하는 스위치들의 개폐동작을 제어하고,
상기 제2채널선택제어신호(Channel 2 selection)는 상기 복수 개의 래치회로(R1 ~ R8, 도 2)들 중 상기 제1채널선택제어신호(Channel 1 selection)에 의해 선택된 래치회로에 이어지는 2개의 연속된 래치회로들로부터 출력되는 2개의 영상데이터와 나머지 2개의 전송라인을 연결하는 스위치들의 개폐동작을 제어하는 이미지센서. The method of claim 1,
Outputs of each of the plurality of latch circuits R1 to R8 (FIG. 2) are connected to the four transmission lines by four separate switches.
The first channel selection control signal Channel 1 selection connects two image data and two transmission lines output from two consecutive latch circuits among the plurality of latch circuits R1 to R8 (FIG. 2). To control the opening and closing of the switches,
The second channel selection control signal (Channel 2 selection) is two consecutive to the latch circuit selected by the first channel selection control signal (Channel 1 selection) of the plurality of latch circuits (R1 ~ R8, Figure 2) An image sensor for controlling the opening and closing operation of the switches connecting the two image data and the remaining two transmission lines output from the latch circuits. 제2항에 있어서,
상기 제1채널선택제어신호(Channel 1 selection) 및 상기 제2채널선택제어신호(Channel 2 selection)의 활성화시간 중 일부분이 중복되는 경우,
상기 수평어드레스(Horizontal Address)는 상기 수평어드레스생성기(160)에 설치된 하나의 수평 어드레스 디코더(미도시)로부터 직렬로 출력되는 이미지센서. The method of claim 2,
When a part of the activation time of the first channel selection control signal (Channel 1 selection) and the second channel selection control signal (Channel 2 selection) is overlapped,
The horizontal address is an image sensor output in series from a horizontal address decoder (not shown) installed in the horizontal address generator (160). 제3항에 있어서,
상기 제1채널선택제어신호(Channel 1 selection)의 활성화시간 및 상기 제2채널선택제어신호(Channel 2 selection)의 활성화시간의 반이 중복되는 이미지센서. The method of claim 3,
And an half of an activation time of the first channel selection control signal (Channel 1 selection) and an activation time of the second channel selection control signal (Channel 2 selection). 제3항에 있어서, 상기 수평어드레스생성기(160)는,
입력단자에 인가되는 상기 수평어드레스(Horizontal Address)를, 제1클럭신호(CLK1)의 동기에 맞춰, 양의 출력단자(Q)로 상기 제1채널선택제어신호(Channel 1 selection)를 출력하는 제1D형 플립플롭(710); 및
입력단자에 인가되는 상기 수평어드레스(Horizontal Address)를, 제2클럭신호(CLK2)의 동기에 맞춰, 양의 출력단자(Q)로 상기 제2채널선택제어신호(Channel 2 selection)를 출력하는 제2D형 플립플롭(720)을 구비하며,
상기 제1클럭신호(CLK1) 및 상기 제2클럭신호(CLK)는, 주파수는 동일하고 위상이 차이가 있는 신호인 이미지센서. The method of claim 3, wherein the horizontal address generator 160,
Outputting the first channel selection control signal (Channel 1 selection) to a positive output terminal (Q) in accordance with the synchronization of the first clock signal (CLK1) with the horizontal address applied to the input terminal; 1D flip-flop 710; And
Outputting the second channel selection control signal (Channel 2 selection) to the positive output terminal (Q) in accordance with the synchronization of the second address signal (CLK2) to the horizontal address applied to the input terminal; 2D flip-flop 720,
The first clock signal CLK1 and the second clock signal CLK are signals having the same frequency and different phases. 제3항에 있어서, 1/N 서브샘플링모드 일 때,
상기 수평 어드레스 디코더(미도시)는 1/N 서브샘플링 된 수평어드레스 값(Horizontal Address)을 직렬로 출력하는 이미지센서. The method of claim 3, wherein in the 1 / N subsampling mode,
The horizontal address decoder (not shown) outputs a 1 / N subsampled horizontal address (Horizontal Address) in series. 제2항에 있어서, 상기 제1채널선택제어신호(Channel 1 selection) 및 상기 제2채널선택제어신호(Channel 2 selection)의 활성화시간 전체가 중복되는 경우,
상기 복수 개의 래치회로(R1 ~ R8, 도 2)의 주소에 대응되는 상기 수평어드레스(Horizontal Address)는 2개의 수평 어드레스 디코더(미도시)로부터 분할되어 각각 직렬로 출력되며,
상기 제1채널선택제어신호(Channel 1 selection)는 제1수평어드레스디코더(미도시)로부터 출력되는 제1수평어드레스(Horizontal Address 1)에 대응하여 활성화되며,
상기 제2채널선택제어신호(Channel 2 selection)는 제2수평어드레스디코더(미도시)로부터 출력되는 제2수평어드레스(Horizontal Address 2)에 대응하여 활성화되는 이미지센서. The method of claim 2, wherein the entire activation time of the first channel selection control signal (Channel 1 selection) and the second channel selection control signal (Channel 2 selection) overlap.
The horizontal addresses corresponding to the addresses of the plurality of latch circuits R1 to R8 (FIG. 2) are divided from two horizontal address decoders (not shown) and output in series, respectively.
The first channel selection control signal (Channel 1 selection) is activated corresponding to the first horizontal address (Horizontal Address 1) output from the first horizontal address decoder (not shown),
The second channel selection control signal (Channel 2 selection) is activated in response to a second horizontal address (Horizontal Address 2) output from a second horizontal address decoder (not shown). 정상샘플링모드 및 1/N 샘플링모드를 모두 지원하며, 복수 개의 단위 이미지센서(미도시)들로부터 검출되어 복수 개의 래치회로(R1 ~ R8, 도 2)들에 저장된 영상데이터를 4개의 전송라인을 이용하여 데이터처리장치(170)에 전달하는 이미지센서의 영상데이터처리방법에 있어서,
상기 복수 개의 래치회로(R1 ~ R8, 도 2)들의 주소에 해당하는 수평어드레스(Horizontal Address)를 생성하는 수평어드레스 생성단계; 및
활성화되는 시간 중 적어도 일부가 중복되는 제1채널선택제어신호(Channel 1 selection) 및 제2채널선택제어신호(Channel 2 selection)를 생성하는 채널선택신호생성단계를 구비하며,
여기서 N은 2 이상의 자연수 인 영상데이터처리방법. It supports both the normal sampling mode and the 1 / N sampling mode, and transmits four transmission lines to the image data detected by the plurality of unit image sensors (not shown) and stored in the plurality of latch circuits R1 to R8 (FIG. 2). In the image data processing method of the image sensor to be transmitted to the data processing apparatus 170,
A horizontal address generation step of generating a horizontal address corresponding to the addresses of the plurality of latch circuits R1 to R8 (FIG. 2); And
And a channel selection signal generation step of generating a first channel selection control signal (Channel 1 selection) and a second channel selection control signal (Channel 2 selection) in which at least a portion of the activated time overlaps.
Where N is at least two natural numbers. 제8항에 있어서,
복수 개의 래치회로(R1 ~ R8, 도 2)들 각각의 출력은, 4개의 서로 분리된 스위치에 의해 상기 4개의 전송라인에 연결되며,
상기 제1채널선택제어신호(Channel 1 selection)는 상기 복수 개의 래치회로(R1 ~ R8, 도 2)들 중 연속된 2개의 래치회로들로부터 출력되는 2개의 영상데이터와 2개의 전송라인을 연결하는 스위치들의 개폐동작을 제어하고,
상기 제2채널선택제어신호(Channel 2 selection)는 상기 복수 개의 래치회로(R1 ~ R8, 도 2)들 중 상기 제1채널선택제어신호(Channel 1 selection)에 의해 선택된 래치회로에 이어지는 2개의 연속된 래치회로들로부터 출력되는 2개의 영상데이터와 나머지 2개의 전송라인을 연결하는 스위치들의 개폐동작을 제어하며,
상기 제1채널선택제어신호(Channel 1 selection) 및 제2채널선택제어신호(Channel 2 selection)의 활성화시간 중 일부분만 중복되는 경우,
하나의 수평어드레스(Horizontal Address)를 이용하여 상기 제1채널선택제어신호(Channel 1 selection) 및 제2채널선택제어신호(Channel 2 selection)를 생성하는 영상데이터처리방법. The method of claim 8,
Outputs of each of the plurality of latch circuits R1 to R8 (FIG. 2) are connected to the four transmission lines by four separate switches.
The first channel selection control signal Channel 1 selection connects two image data and two transmission lines output from two consecutive latch circuits among the plurality of latch circuits R1 to R8 (FIG. 2). To control the opening and closing of the switches,
The second channel selection control signal (Channel 2 selection) is two consecutive to the latch circuit selected by the first channel selection control signal (Channel 1 selection) of the plurality of latch circuits (R1 ~ R8, Figure 2) To control the opening and closing operations of the switches connecting the two image data and the remaining two transmission lines output from the latch circuits,
When only a part of an activation time of the first channel selection control signal (Channel 1 selection) and the second channel selection control signal (Channel 2 selection) overlaps,
And a first channel selection control signal (Channel 1 selection) and a second channel selection control signal (Channel 2 selection) using one horizontal address. 제9항에 있어서, 상기 제1채널선택제어신호(Channel 1 selection) 및 제2채널선택제어신호(Channel 2 selection)의 활성화시간 전부가 중복되는 경우,
상기 수평어드레스(Horizontal Address)를 제1수평어드레스(Horizontal Address 1)와 제2수평어드레스(Horizontal Address 1)로 분할하는 수평어드레스분할단계;
상기 제1수평어드레스(Horizontal Address 1)에 대응하여 상기 제1채널선택제어신호(Channel 1 selection)를 활성화시키는 단계; 및
상기 제2수평어드레스(Horizontal Address 2)에 대응하여 상기 제2채널선택제어신호(Channel 2 selection)를 활성화시키는 단계를 더 구비하는 영상데이터처리방법. 10. The method of claim 9, wherein when all of the activation times of the first channel selection control signal (Channel 1 selection) and the second channel selection control signal (Channel 2 selection) overlap,
A horizontal address dividing step of dividing the horizontal address into a first horizontal address 1 and a second horizontal address 1;
Activating the first channel selection control signal (Channel 1 selection) corresponding to the first horizontal address (Horizontal Address 1); And
And activating the second channel selection control signal (Channel 2 selection) corresponding to the second horizontal address (Horizontal Address 2).
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9112655B1 (en) * 2013-07-30 2015-08-18 Altera Corporation Clock data recovery circuitry with programmable clock phase selection
US10578538B2 (en) * 2015-02-20 2020-03-03 Artium Technologies, Inc. Multiple beam and convergent light illumination crossed-beam imaging
US10705001B2 (en) 2018-04-23 2020-07-07 Artium Technologies, Inc. Particle field imaging and characterization using VCSEL lasers for convergent multi-beam illumination
CN112821889B (en) * 2019-11-15 2024-02-20 京东方科技集团股份有限公司 Output control circuit, data transmission method and electronic equipment
CN111294530B (en) * 2020-02-18 2022-02-11 西安微电子技术研究所 Free sub-sampling type row logic circuit for image sensor and working method thereof
US11223790B2 (en) * 2020-06-02 2022-01-11 Foveon, Inc. Pipelined row decoder topology for faster imager row decoding

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030011829A1 (en) * 2001-07-16 2003-01-16 Bart Dierickx Methods and devices for reading out an image sensor with reduced delay time between lines
KR20040032541A (en) * 2002-10-10 2004-04-17 주식회사 하이닉스반도체 Sub-sampling apparatus and method of the same and image sensor and method for sub-sampling of address of the same
KR20060077636A (en) * 2004-12-30 2006-07-05 동부일렉트로닉스 주식회사 Apparatus and method of image sensor
JP2007274591A (en) * 2006-03-31 2007-10-18 Canon Inc Solid-state imaging apparatus

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3908411B2 (en) * 1999-06-10 2007-04-25 富士通株式会社 Solid-state imaging device
JP2001160925A (en) 1999-12-02 2001-06-12 Canon Inc Image pickup device
KR100640603B1 (en) 2004-06-22 2006-11-01 삼성전자주식회사 Improved solid state image sensing device and driving method for averaging sub-sampled analog signals
JP4765578B2 (en) 2005-11-24 2011-09-07 ソニー株式会社 Solid-state imaging device, driving method thereof, and camera module
JP4723994B2 (en) * 2005-12-19 2011-07-13 株式会社東芝 Solid-state imaging device
JP4475665B2 (en) * 2006-03-31 2010-06-09 キヤノン株式会社 Solid-state imaging device
JP4404074B2 (en) * 2006-06-30 2010-01-27 ソニー株式会社 Solid-state imaging device, data transmission method, and imaging device
JP4054839B1 (en) * 2007-03-02 2008-03-05 キヤノン株式会社 Photoelectric conversion device and imaging system using the same
DE102007027463B4 (en) * 2007-06-14 2021-03-25 Arnold & Richter Cine Technik Gmbh & Co. Betriebs Kg Image sensor
JP5164531B2 (en) * 2007-11-13 2013-03-21 キヤノン株式会社 Solid-state imaging device
JP5115335B2 (en) * 2008-05-27 2013-01-09 ソニー株式会社 Solid-state imaging device and camera system
JP5292939B2 (en) * 2008-06-20 2013-09-18 ソニー株式会社 Image processing apparatus and method, and manufacturing apparatus
JP4363496B2 (en) 2009-03-23 2009-11-11 ソニー株式会社 Solid-state imaging device and driving method thereof
US8411184B2 (en) * 2009-12-22 2013-04-02 Omnivision Technologies, Inc. Column output circuits for image sensors

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030011829A1 (en) * 2001-07-16 2003-01-16 Bart Dierickx Methods and devices for reading out an image sensor with reduced delay time between lines
KR20040032541A (en) * 2002-10-10 2004-04-17 주식회사 하이닉스반도체 Sub-sampling apparatus and method of the same and image sensor and method for sub-sampling of address of the same
KR20060077636A (en) * 2004-12-30 2006-07-05 동부일렉트로닉스 주식회사 Apparatus and method of image sensor
JP2007274591A (en) * 2006-03-31 2007-10-18 Canon Inc Solid-state imaging apparatus

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US8681251B2 (en) 2014-03-25
US9137467B2 (en) 2015-09-15
US20140240571A1 (en) 2014-08-28
US20110298957A1 (en) 2011-12-08
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